BOST를 이용한 테스트 방법 및 응용 방안

조 형 준

Hyungjun.cho@sk.com

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IntroductionTrends of DRAM & Test Challenges-. Trends of Cost Drivers & Reduction Techniques-. History of DRAM Price

-. Change of DRAM Defect & Test Cost

-. Diversification of Technology & Performance

-. Change of Test Strategy

-. 테스트 절감시키는 방법들DFT / Test Compression / BIST ( Built in Self Test ) / BOST ( Built off Self Test )

BIST & BOST MEM BIST 실험DDR2 CFDS 실험DDR3 BOST 실험

Conclusions

Outline

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Trends of Cost Drivers & Reduction Techniques

-. Test time and Test coverage-. ATE(Automatic Test Equipment) Price

Current Test Key-Factors

-. New defects and Reliability problems-. KGD(Known Good Die) requirement-. Test requirements of packaging

Future Test Key-Factors

-. Multi-site & Reduced pin-count-. Compression / DFT / BIST / BOST-. Concurrent test-. Yield learning

Current Cost Reduction techniques

-. Wafer-level at-speed testing-. DFT + BIST + BOST-. Adaptive test-. New contacting technologies

Future Cost Reduction techniques

Important Areas of concern

Power consumptionThermal management

High speed IO interfaceMulti-core trends

Low Power / Low Voltage / Weak Drive strengthHigh Bandwidth / High IO Pin count / Small Foot Print

Parallel Processing / Heterogeneous IntegrationConvenient / Affordable(low cost) / Small Form-Factor

DFT, BIST, BOSTReduced pin count DFT, new contacting technology (Fine pitch contact),

Low Reliability Cost, One T/D Wafer Test, Multi-Purpose ATE

Trends of DRAM & Test Challenges

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Trends of DRAM & Test ChallengesHistory of DRAM Price

DRAM은 매년 32% (@Price/Mb) 감소를 유지하고 있습니다. 향후 Price per Megabit은 더욱 더 가파른 떨어질 것으로 보입니다.

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Change of DRAM Defect & Test CostTech Scaling : Hard Defect < Systemic Defect < Parametric DefectATE Cost : the rapidly rising interface cost

Trends of DRAM & Test Challenges

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Diversification of Technology & Performance제품의 고집적화 / 고성능화Emergence of Fusion Technology (Packaging/BIST/BOST)

Trends of DRAM & Test Challenges

Source : Teradyne Because testing matters Year 2013 (Teradyne , Chang Kim, 2010)

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Change of Test StrategyHardware Software : Screening Grading (Statistics)

Source : Wafer Area 집중성불량선별을위한효과적인 PKG Test 방안연구 (KTC 2012)

Trends of DRAM & Test Challenges

High-level diagram of Adaptive Test Flow

Source : Test And Test Equipment pp. 18 (ITRS 2009)

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테스트 절감시키는 방법들DFT & BOST & BIST

DFT(Design For Test)Compression : High speed test일 때 기생 부하가 생겨 타이밍 정밀도 떨어지고 실제 동작 상태와

다른 결과를 초래할 수도 있다. 하지만 Low speed test에서는 비용 감소 효과가 커서테스트 비용 절감의 효과가 매우 큽니다.

BIST(Built in Self Test) : IO Pin이 증가에 따라 접속 불량에 의한 수율 감소가 늘어나거나 ATE로직접 테스트가 어려운 사항이거나 고비용이 필요한 at-speed test을이용해야만 하는 경우에 효율적이다. 하지만 칩 내부 자체 테스트방법으로써 test pattern generation과 테스트 결과를 저장하는 메모리가증가하여 테스트 시간과 비용이 늘고 재사용이 어렵다.

BOST(Built off Self Test) : 성능이 낮은 ATE로부터 오는 clock과 pattern을 고속으로 변환시켜 DUT핀에 직접 인가할 수 있다. 하지만 성능이 낮은 ATE의 대체하는기능에만 쓰는 기술이 아니고 다른 역할을 수행할 수도 있다. BIST는 칩 내부에서 동작한다면 Board 위에 동작하는 칩으로 BIST의기능과 크게 틀리지 않습니다.

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BIST & BOST

MBIST Design

FPGA Board

DRAM PKG Component TestUsing ATE

Test Results From BIST FPGA

Test Results From ATE

CorrelationBetween TwoTest Results

ResultsATE (Automatic Test Equipment)

FPGA (Field Programmable Gate Array)

Sample

Work Flow Diagram

DRAM 불량PKG Sample 확보

↓Socket So-DIMM

Refresh성 불량 검출을

위한 10개 Test Pattern 사용

40n급 DRAM Device

100ea Test

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BIST & BOST최종 MEBIST & PKG ATE Correlation 결과

총 100ea 불량 samples 중에서,100ea samples: Matching0ea samples: Mismatching

최종 MBIST Correlation 결과

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CFDS SystemATE의 Hi-Fix부에 BOST BOARD 회로 연결

BIST & BOST

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11/01/01 ~12/12/31BIST & BOST

DC & AC CHARACTERISTICS기존 ATE vs BOST Correlation : Coincidence

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BIST & BOSTDDR3 BOST System

BOST

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BIST & BOSTSPEED CHARACTERISTICS

Trise /Tfall, Eye-Diagram, Jitter, …

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BIST & BOSTDC & AC CHARACTERISTICS

기존 ATE vs BOST Correlation : Coincidence

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New Issue & Test MethodNew Issue for Test Method

Low Cost ATE (WFBI/TDBI)Test Separate (Core + Interface)At-speed (Parametric test)Test Flow (Wafer test / Final test / Board test / In-Suit Test)Fusion Product (Stacking Memory Product)

Fusion Technologies (DFT + BIST + BOST) DFT / BIST / BOST 각 독립적인 개발은 필요Test Challenges 을 위해서 DFT+BIST+BOST 같이 병행하여 Test할 수 있는 방법

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1 MEM-BIST

1 SiP 구조 내에서 Test Solution으로 MBIST 가능성 확인

Programmability 향상을 위한 노력 필요

2 DDR2 CFDS

1 기존 장비에 CFDS Board만 연결하여 DDR2 High speed Test 가능

3 DDR3 BOST

1 기존 장비에 BOST Board만 연결하여 DDR3 High speed Test 가능

4 Future

1 DFT + BIST + BOST 융합된 Test 방식 필요

Device + ATE + Interface 동시 같이 개발하여 새로운 Test Methodology 찾을 필요가 있음.

Conclusions