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CBCM 法を用い、 0.001fF 分解能、浮遊容量分離型、 400 個の容量 TEG マトリクス・テスト・ストラクチャの提案. 東京工業大学大学院理工学研究科 電子物理工学専攻 菅原 光俊、盛 健次、角川 佳弘 、松澤 昭 2013/1/21. 目次. 1. 容量 TEG 設計の背景 2. 従来の CBCM 法 3. 提案する回路とレイアウト 4. 実測結果 5. その他のリファレンス. 容量 TEG 設計の背景. 今般 、 下記 2 種の容量のキャラクタライジングが必要 - PowerPoint PPT Presentation
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Matsuzawa& Okada Lab.
Matsuzawa Lab.Tokyo Institute of TechnologyMatsuzawa
& Okada Lab.Matsuzawa Lab.Tokyo Institute of Technology
2013/1/21
CBCM 法を用い、 0.001fF 分解能、浮遊容量分離型、 400 個の容量 TEG マトリクス・テスト・スト
ラクチャの提案
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CBCM 法を用い、 0.001fF 分解能、浮遊容量分離型、 400 個の容量TEG マトリクス・テスト・スト
ラクチャの提案
東京工業大学大学院理工学研究科電子物理工学専攻
菅原 光俊、盛 健次、角川 佳弘 、松澤 昭2013/1/21
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& Okada Lab.Matsuzawa Lab.Tokyo Institute of Technology2013/1/21
CBCM 法を用い、 0.001fF 分解能、浮遊容量分離型、 400 個の容量 TEG マトリクス・テスト・スト
ラクチャの提案
目次
1. 容量 TEG 設計の背景2. 従来の CBCM 法3. 提案する回路とレイアウト4. 実測結果5. その他のリファレンス
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容量 TEG設計の背景
• 今般、下記 2 種の容量の が必要キャラクタライジング– 配線間櫛形容量 (MOM 容量 ) の詳細 (DAC,ADC の高
精度設計のため )– MOS の 容量の再評価トランジスタ ゲート ( 新 化のためモデル )
• 状にたくさん容量を作り、少ない で正マトリクス ピンしく評価するための工夫が必要– CBCM 法採用– 100 種類以上の容量を測ってみたい– 1fF 以下の分解能で測りたい– 被測定容量自体の浮遊容量を分離して求めたい– 非線形容量測定に 100mV 振幅で測りたい
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ラクチャの提案
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従来の CBCM法
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Charge Based Bapacitance Measurement
• 基本技術の CBCM 法– 被測定容量をまず放電– 次に VDD まで充電す
る。 VDD から Q=Cx ・VDD の電荷が注入される。
– これを 1 秒間に f 回繰り返すと、充電電流 I はI=Q/1 秒 =Cx ・ VDD ・ f∴Cx=I/(VDD ・ f)
– 容量無し (No Cap) の レを作り、浮遊容量をプリカ
相殺する– 貫通電流防止。
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CBCM 法を用い、 0.001fF 分解能、浮遊容量分離型、 400 個の容量 TEG マトリクス・テスト・スト
ラクチャの提案
J.C.Chen,et al: “An On-Chip, Attofarad Interconnect Charge-Based Capacitance Measurement (CBCM) Technique, IEDM 1996
被測定容量 Cx
まず放電
次に充電
Break before make
レプリカ
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CBCM法の利点と欠点• 利点
– 電流波形に依らず、その積分値 = 総電荷のみ必要– 放電後、充電後には電流が流れないので、 接続不要ケルビン– 測定系の浮遊容量は できるキャンセル– 1fF 程度まで測れる
• 欠点– 端子数が多い– 構成でインバータ 、 VDD>>VT が必要。 100mV では測れない
• 対策– 状に並べ、被測定容量のみをマトリクス CVCM 法で測る。
非測定容量には を加えないパルス– 回路工夫で 100mV で動作させる
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提案する回路とレイアウト
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提案するユニット回路• 充放電は
– 上下とも 3.3V Nch 。スイッチ ゲートは 3.3V ドライブ
– 両端電位 VDD =0~2.5V で、
のスイッチ on/off 可
• 座標 xsel,ysel の交点の のみユニット 、 をクロック アクティベート– 貫通電流を避ける Break before make のための 挿入ロジック
• 容量の他端は– 任意 を掛けるなら、共通のバイアス com 端子へ– 他端が substrate の容量のみ sub 端子へ。
• VDD 及び GND,com,sub 間は出来るだけ容量を付加
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Vc=0.1~2V
A
ck
xselysel
Vsub=-1~2V sub
Vcom=-1~2V
com
GND
(x+1)selyseldelay delay
VDD
P1 P2
Cx
Vc
VDD=3.3V
レプリカ
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ユニット回路のレイアウト
• 50μm□ の被測定容量 + 用レプリカ エリア
• 逆 L 字型– 上辺に とロジック ス
を配置イッチ– 層ごとに VDD,
GND,com,sub を割り当て
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ラクチャの提案
P1 P2
ここに被測定容量との両方を置くレプリカ 50μm
10μm
5μm 50μm
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容量アレーの形状
• 1 列ごとに をユニット対称に配置– 最大
50μm×100μm の「被測定容量 + レ
」の が可プリカ エリア能
– 4 つの独立したアをもつドレス xsel
で制御
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10um
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容量アレーの形状
• をユニット 20 行 ×20列配置
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容量アレーの形状
• ・ を付パッド リングけて、四方へ引き出している。
• はダイサイズ 2mm□
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被測定容量の浮遊容量の分離法の提案
• MOM の場合、 被測定容量 Cxの両端に浮遊容量 Cy,Cz が付く
• 2 を使い図ユニットのように接続
• 非 の は、セレクト ユニットGND 側のスイッチがオン
• ( はこの隣にレプリカ置き、測定系の浮遊容量を相殺 )
1. まず左の xsel,ysel を選択Cx + Cy を測定
2. 次に右の (x+1)sel,ysel を選択Cx + Cz を測定
3. 次に左右 xsel,(x+1)sel,ysel を選択Cy + Cz を測定 (Cx の両端は同電位で無視 )
4. 連立方程式を解き Cx,Cy,Cz を求める
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ラクチャの提案
Vc=0.1~2V
A
ck
xselysel
Vsub=-1~2V sub
Vcom=-1~2V
com
GND
(x+1)selyseldelay delay
VDD
P1 P2Cx
Vc
CzCy
VDD=3.3V
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被測定容量 の使い方の例エリア• 50μm×100μm エリ
に、ア 4 付アドレスの 4 容量計測点がある
• を含め、任レプリカ意に割り当て可能
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ラクチャの提案
Meas Meas
wire
s
Meas Meas
wire
s
repl
ica1
com
floating capacitors
1Vppadr1 adr2 adr3 adr4
x xx
DUT1
x
DUT2 DUT3com
Meas Meas
wire
s
Meas Meas
wire
s
com
1Vpp adr9 adr10 adr11 adr12
com
Meas Meas
wire
s
adr7 adr8
x x
DUT4com
x x
DUT5
repl
ica2
repl
ica3
1Vpp
Meas Meas
wire
s
Meas Meas
wire
s
sub
adr17 adr18 adr19 adr20
sub
Meas Meas
wire
s
adr15 adr16
x x
DUT5sub
x x
DUT6
repl
ica5
0.1Vpp
xre
plic
a4
DUT7
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実測結果
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実測結果 : MOM容量と 本数フィンガ• T 社 90nm 標準
CMOS で試プロセス作
• 結論– 0.001fF=1aF の
分解能があることが確かめられた
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ラクチャの提案
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実測結果 : 単位MOM容量のばらつき
• 100 個の単位 MOM容量 ( 無シールド ) の実測値の分布とペリグラム– 配線層間容量 (MIM
容量 ) の σ よりやや大 きいが、設計でマ
出来るネージ レベル
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CBCM 法を用い、 0.001fF 分解能、浮遊容量分離型、 400 個の容量 TEG マトリクス・テスト・スト
ラクチャの提案
単位 MOM 容量n=100平均 =6.327fFσ=0.032fF
0
0.1
0.2
0.3
0.4
0.5
0.6
0 0.1 0.2 0.3 0.4 0.51/ C0.5[ Ff- 0.5]
Disp
ersio
n [%]
MOMMIM
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実測結果 : MOM容量の長さ依存性• 右図の各種容量を試作
– 長フィンガ 5um の配線層櫛形横方向単位容量 ( 単位MOM 容量 )1 個 (約 5fF)
– 長をフィンガ 0 と 2.5um も– シールド ( 右図の灰色 )有
無• 結論 ( 浮遊容量分離後 )
– 多少の はあるオフセットが、MOM の 長と容フィンガ量は 1 次式の関係にあることが実証された
– 無しだと約シールド 1fF のフ容量があるリンジ
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5um2.5um
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その他のリファレンス
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被測定容量へ 100mV振幅印加技術
• 2002年に、上下Pch MOS をスイッチ使って、Vcap-Vo=100mVを実現した例。(V1,V2 は Vo より負 )
• 2008年に上下 Nch MOS を使ったスイッチ例もあった
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ラクチャの提案
B.Sell, et al: “Charge-Based Capacitance Measurements (CBCM) on MOS Devices ” IEEE Tran. Devices & Materials Reliability, Vol 2, No 1, 2002
レプリカT.Sutory, et al: “C-V CHARACTERIZATION OF NONLINEAR CAPACITORS USING CBCM METHOD” International Conference Mixed Design, 21-23, 2007
レプリカ
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容量マトリクス切替技術 1• x,y,z 座標で選択された容量の
み を供給クロック• 対策はリーク
– 切替用にバンク Pch をスイッチ 2 個直列挿入
– VD を VDD よりやや下げる
• 型 を採用インバータ スイッチ• ・ 対策クロック ノイズなお我々は、
– 逆に VDD 側をまとめて 構造メッシュとし、引出 を下げ、測インピーダンス定周波数を高め、かつ VDD 側の容量を大きくし電流平均化対応
– はリーク 、 分を差し引きレプリカ 、相殺– はクロックノイズ 、秒 の平均で対応オーダ
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CBCM 法を用い、 0.001fF 分解能、浮遊容量分離型、 400 個の容量 TEG マトリクス・テスト・スト
ラクチャの提案
S.Ohkawa, et al: “Analysis and Characterization of Device Variations in an LSI Chip Using an Integrated Device Matrix Array” IEEE Tran Semiconductor Manufacturing, Vol 17, No 2, 2004
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容量マトリクス切替技術 2
• 接続を採用ケルビン• 型 のたインバータ スイッチ
め、複雑な電源系で、小振幅を実現
なお、我々は、– 放電後、充電後には電
流が流れないので、接続は不要と結ケルビン
論づけた。– 両サイド Nch で、簡スイッチ
単な電源系を実現
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CBCM 法を用い、 0.001fF 分解能、浮遊容量分離型、 400 個の容量 TEG マトリクス・テスト・スト
ラクチャの提案
レプリカ
K.Tsuji, et al: “Measurement of MOSFET C-V Curve Variation Using CBCM Method” IEEE International Conference on Microelectronic Test Structures Conference, P81-P84, 2009
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複数 ch動作同時動作で容量測定
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ラクチャの提案
B.Froment, et al: “Ultra Low capacitance measurements in multilevel metallization CMOS by using a built-in Electron -meter” 14thInternationa Electron Device Meeting, 37.2, 1999
• 配線間浮遊容量測定のため、複数の信号源による CBCMと、連立方程式での解法
我々は、被測定容量の浮遊容量を分離する際に、 n=2 に相当する処理をしているとも言える