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主辦單位 承辦單位 執行單位
經濟部工業局 104 年度智慧電子學院計畫
國研院國家晶片系統設計中心短期在職訓練班
主辦單位：經濟部工業局
承辦單位：財團法人資訊工業策進會
執行單位：財團法人國家實驗研究院 國家晶片系統設計中心
本中心應科學園區多家廠商之邀請，針對半導體領域相關之在職工程師及IC設計人員開
設專業之培訓課程，課程內容是針對業界之需求來進行設計與安排，適合產學研各界之新進
及在職工程師或對半導體課程有興趣之IC設計人員參與，名額有限，歡迎各界踴躍報名參加。
■招生名額 報名人數達 10 人以上即開班，每班人數最高為 40 名，以完成報名繳費者優先錄訓 ■上課日期 請參開課課程總表 ■報名時間 即日起至各課程額滿為止
■報名方式 網路報名
■報名網址 http://www.cic.narl.org.tw/點選「教育訓練」/點選「智慧電子學院課程」，詳細報
名流程及報名須知請上網查詢
■上課地點 CIC 新竹訓練教室（新竹市科學園區展業一路 26 號 8 樓）
台北科技大學綜合科館 511 教室(台北市忠孝東路三段 1 號)
■收費標準
個人報名：符合報名資格者，每門課程學員自付額 5,000 元，特定身份學員自付額3,000 元。(原價 10,000 元，一般身份學員由經濟部工業局補助 50%，特定身份補助70%，特定身份之認定及相關規定請參注意事項說明)。
優惠報名：3 人(含)以上團體報名及本中心企業採認方案公司同仁，請連絡服務窗口可享優惠價。
■繳費方式 至全家便利商店及 萊爾富便利商店繳費
■退費標準 繳費後因故無法前來上課者，需於各課程報名截止日前提出退費申請，逾期或未
備齊所需文件，恕不受理。申請方式及退費方式如下：
申請退費者，需酌收 3 0 0 元 行政處理費，其餘餘款則一律以郵局匯票退款。
退費申請所需提出之文件有：
(1)訓練課程退費申請表(如附件一)
(2)便利商店已繳費收據影本
退費申請文件，需於該課程報名截止日前傳真或郵寄承辦人員。
(於文件送出請務必與承辦人員確認，以免因逾期而造成無法退費)
主辦單位 承辦單位 執行單位
傳真：03-5774064
郵寄地址：300 新竹市科學園區展業一路 26 號 7 樓 劉惠甄 小姐收
■結訓條件 需達出席率及成績考核標準者，本中心才會發予上課證明書，詳細如下：
(1)出席率(以簽到退表計算)須達總時數 80％(含)以上。
(2)考試成績需達 60 分(含)以上者。
■聯絡窗口 劉小姐 03-577-3693 轉 144 E-Mail: [email protected]
■注意事項
特定身份者於報名時需檢附相關資格證明文件，說明如下：
生活扶助戶(低收入戶)中有工作能力者：檢附縣市政府或鄉鎮(區)公所開立之低
收入戶身份證明文件或低收入戶卡影本一份，但該證明文件未載明身分證號碼及地址者，應檢附國民身分證正反面影本或戶口名簿影本一份。
原住民：檢附身分證正反面影本(或全戶戶口名簿影本)一份(須有原住民身分之記載資料)。
身心障礙者：檢附身心障礙者手冊正反面影本一份。
中堅企業員工：須任職於工業局擇定重點輔導之中堅企業(中堅企業名單查詢網址 http://www.mittelstand.org.tw/)，檢附員工證影本或在職證明正本一份。
特定身份欲報名者，請來電報名。
結訓學員應配合經濟部工業局培訓後電訪調查。
主辦單位 承辦單位 執行單位
■開課課程總表
序
號 課程名稱 師資 經歷
課程
時數
(小時)
上課日期
1 Verilog數位晶片設計及其
應用實戰教學 吳建明 CIC Verilog 專業講師 12
05/16(六)、05/23(六)
共二天，09:00~16:00
2
精通電路合成與最佳化技
巧- Design Compiler 數位
IC 前段晶片設計實務課
程(新竹班)
王旭昇 CIC Logic Synthesis
專業講師 18
05/30(六)、06/06(六)、06/13(六)
共三天，09:00~16:00
3 高性能三角積分資料轉換
器 李順裕
國立成功大學電機系
教授 12
06/13(六)、06/27 (六)、
共二天，09:00~16:00
4
複雜數位系統設計佈局佈
線 解 決 方 案 - SoC
Encounter 數位 IC 後段晶
片設計實務課程
張年翔 CIC SOC Compiler 專
業講師 12
06/27(六)、07/04(六)
共二天，09:00~16:00
5
精通電路合成與最佳化技
巧- Design Compiler 數位
IC 前段晶片設計實務課
程(台北班)
王旭昇 CIC Logic Synthesis
專業講師 18
06/27(六)、07/04(六)、07/11(六)
共三天，09:00~16:00
6 物聯網之光感測應用與讀
取電路設計 謝志成
國立清華大學電機系
教授 12
07/04(六)、07/11(六)
共二天，09:00~16:00
7
精通自動化佈局技術- IC
Compiler 數位 IC 後段晶
片設計實務課程
林亮毅 CIC IC Compiler 專
業講師 12
07/11(六)、07/18(六)、
共二天，09:00~16:00
8 IC 佈局設計與實務解析 陳益誠 CIC Full Custom 專業
講師 18
07/18(六)、07/25(六)、08/01(六)
共三天，09:00~16:00
9 Design and Application of
PLL/DLL 林宗賢
國立台灣大學電機系
教授 12
07/25(六)、08/01(六)
共二天，09:00~16:00
10 Nyquist-rate ADCs design 陳信樹 國立台灣大學電機系
教授 12
09/05(六)、09/12(六)
共二天，09:00~16:00
11 多核心通量處理器之架構
與設計最佳化 賴伯承
國立交通大學電子系
教授 12
09/05(六)、09/12(六)
共二天，09:00~16:00
主辦單位 承辦單位 執行單位
■課程簡介
課程
名稱 Verilog 數位晶片設計及其應用實戰教學
開課期間
05.16、05.23 上課時段
每週(六) 09:00~16:00
訓練對象
數位 IC 設計工程師或相關產業人員
課程介紹
本課程介紹 Verilog 之語言結構及設計應用，配合上機實作，讓學員得以充份掌握 Verilog 語言特性並了解如何實際應用於電路設計上。除此之外，本課程也會說明硬體合成語法以及 Testbench 的撰寫技巧。
課程
設計說明
Verilog 是用來設計數位電路的硬體描述語言，它的語法雖與 C 語言相似，但
絕不能用學習 C 語言這種『軟體設計』的方式學習 Verilog，必須要清楚了解每個 Verilog 敘述背後的硬體，而不是如 C 語言那樣，只要語法符合編譯器規定即可。
本課程內容主要為介紹 Verilog 硬體描述語言，除了投影片授課之外，本課程並規劃上機實作，讓學員實際撰寫 Verilog 並操作模擬器(Simulator)，將課堂上所學習之 Verilog 寫作技巧實際應用並完成電路的設計與模擬驗證，理論與實務並重，讓學員可以充份掌握 Verilog 語言結構及設計應用。課程也將介紹可用於硬體合成的 Verilog 語法，讓學員進一步瞭解硬體設計的觀念與硬體描述語言的關係。
此外，本課程亦是晶片中心數位 IC 設計能力鑑定課程之一，學員可透過本課程之學習參與晶片中心所舉辦數位 IC 設計能力鑑定考試，提升於業界之競爭力。
師資 吳建明
經歷: 國家晶片中心研究員兼副組長
專長:
1. VLSI Design
2. SoC Design
課程大綱
1. Introduction to Verilog Design
2. Lexical Conventions in Verilog
3. Verilog Expressions and Operators
4. Dataflow Modeling
LAB1
5. Behavioral Modeling
LAB2
6. Support for Verification
7. Verilog Test Bench
LAB3
8. Finite State Machine Design
LAB4
9. Verilog Modeling Style for Synthesis
LAB5
課程評量
方式 筆試方式評估學習成效
主辦單位 承辦單位 執行單位
課程名稱
精通電路合成與最佳化技巧- Design Compiler數位 IC前段晶片設計實務課程(新竹班)
開課期間
05.30、06.06、06.13 上課時段
每週(六) 09:00 ~16:00
訓練對象
數位 IC 設計工程師
混合訊號 IC 設計工程師
CAD 工程師
晶片佈局設計工程師
課程介紹
本課程主要導引學員如何將自己設計的 Verilog Code，根據電路環境條件及所需之速度、面積、功率等，進行電路合成與最佳化技巧。最後會依據合成的結果做分析，可再度調整CHIP Performance、降低功率消耗量、減少更多的面積之方法。
課程設計
說明
本課程內容具備多項特色，可協助學員充分掌握 Logic Synthesis 的各項技巧：
1. 本課程之規劃，係為因應業界 Cell-Based Front-end(前段)設計，同時也涵蓋
了 Mixed-signal Flow 之數位部分的電路設計。
2. 修完本課程便知如何撰寫 Synthesizable-Verilog 的能力，可從事數位 IC 設計硬體描述語言設計或 IP 設計製作人員! 此外，本課程會引導學員 Digital IC
設計實現(實作)之方法與技巧，讓學員可將產品實現至 Soft-Macro 階段。未來若有須從事 Cell-Based Back-end Layout 工作，可再銜接自動化佈局技術課程，方可完成整顆晶片製作之所有流程。
3. Verilog 語法暗藏許多 Coding 的小技巧，本課程講師將以多年 Coding 設計經
驗與常見問題說明其差異性與注意事項，大幅縮減 Coding 時間及加強學習效果。
4. 無論數位電路內含任何特殊電路，本課程將協助您如何針對各式電路設定其
相對應的 Constraints，以確保製作出一個正確規格的電路! 特殊電路涵蓋範圍如下:
A. Single Clock Domain 電路設定方法
B. Multi-clock Domain 電路設定方法與注意事項
C. Clock-Gating 電路設定方法與注意事項
D. Clock 正負緣都觸發的處理與 Coding 方法
E. 除頻/倍頻 Clock 電路之設定方法
F. Latch 電路設計之設定方法
G. 同步與非同步電路設計之設定方法
5. 傳授各種 Low power 密技，將現有 Low Power 電路，再獲得更進一步的改良，包含：
A. Basic Low Power Skill (含 Clock-Gating & Reduce Leakage Power )
B. Multi-Supply Voltage Design (搭配 Synopsys DC – UPF Format)
6. 本課程將學習到如何善用現有工具之操作技巧，獲得最佳電路之效能，課後將成為本軟體操作之達人。
晶片中心有完整、詳細的設計流程及合法使用的設計軟體，能提供來上課之學員更多更完善、良好的學習、實作環境，使學員獲得最大的收益、增進本
身的知識及技術。
主辦單位 承辦單位 執行單位
師資 王旭昇
經歷:擔任國家晶片中心 副研究員 與 Logic Synthesis 相關之專業講師!
專長:Cell-Based IC Design、Low Power Design(含 Multi-supply Voltage Design)、VLSI Architecture Design
課程大綱
1. Introduction to Cell-Based Flow
2. Verilog Coding Skill (1995 / 2001 / 2005)
3. Basic Chip Spec Constraint Setting
4. Single/Multi-Clock Domain design
5. Double Clock Edge Circuit design
6. Latch Circuit design
7. Basic Low Power Design (含 Clock-Gating & Reduce Leakage Power )
8. Multi-Supply Voltage Design Concept (搭配 Synopsys DC – UPF Format)
9. Basic Compiler Methodology and Advanced Compiler Tool
10. Synthesis Report & Analysis
11. Function / Timing Simulation
課程評量方式
筆試方式評估學習成效
主辦單位 承辦單位 執行單位
課程名稱
高性能三角積分資料轉換器
開課期間
06.13、06.27 上課時段
每週(六) 09:00~16:00
訓練對象
半導體產業暨相關系統業者之在職人士或有相關技術需求者，熟悉類比積體電路設計者
課程介紹
本課程主要針對資料轉換器初學者介紹有關超取樣資料轉換器設計技術，課程內容包含四個主題，分別為低階與高階三角積分調變器理論、數位降頻濾波器與三角積分 ADC 與DAC、高階三角積分調變器架構設計考量、高階三角積分調變器電路實現方式。
課程
設計說明
課程將以循序漸進方式介紹超取樣資料轉換器理論與實作技術，讓初學者可很容
易瞭解高性能資料轉換器設計方法。課程目標將包含：
1. 認識低階與高階三角積分調變器理論
2. 瞭解數位濾波器設計技術與三角積分 ADC 與 DAC
3. 熟習高階三角積分調變器架構合成方法
4. 建立超取樣資料轉換器設計能力
5. 瞭解寬頻超取樣資料轉換器設計方法
透過課程的訓練，可讓學員熟悉高解析度資料轉換器的設計技巧，並應用於音訊、通訊與生醫系統所需之介面電路中。
師資 李順裕
經歷:國立成功大學電機系教授
專長:
1. Analog IC
2. RF IC
3. Biomedical IC
4. Communication IC
課程大綱
1. Low-Order SDM Design
Oversampling without noise shaping
Oversampling with noise shaping
System architectures
2. High-Order SDM Design
Multi-stage noise shaping (MASH) structures
-- Cascaded first-order modulator
--Cascaded first-order and/or second-order modulator
Single-stage structures
--Feedforward (FF) modulator
--Multiple-feedback (MF) modulator
3. Digital Filter Design
FIR filter
IIR filter
4. Design Example: Speech IC Using Switched-Current Sigma-Delta Converter
5. High-Order SDM Architecture Design Issues
Stability
Coefficient tolerance
Oversampling ratio (OSR)
主辦單位 承辦單位 執行單位
Modulator order
Quantizer resolution
Maximum stable input
6. Design Example: Implementation of High-Order SDM for Audio
Clock jitter
Noise Budget
Switch thermal noise in Switched-Capacitor circuits
OPAMP finite gain & non-linearity
OPAMP Bandwidth & Slew-Rate
Non-zero switch-on resistance
課程評量方式
採用評量測驗，提供選擇、是非與問答題進行測驗
主辦單位 承辦單位 執行單位
課程名稱
複雜數位系統設計佈局佈線解決方案-
SoC Encounter 數位 IC 後段晶片設計實務課程
開課期間
06.27、07.04 上課時段
每週(六) 09: 00~16:00
訓練對象
IC 設計工程師或相關產業人員 課程介紹
本課程主要導引學員如何將一已合成之 Gate-level 電路，實現成晶片之佈局。
教授內容包括數位晶片在後段實現各個階段之方法、並解說相關之設計概念，設計階段包含元件擺置、繞線、時鐘合成、佈局、阻抗淬取、時序分析、功率分析等。
課程
設計說明
數位電路後段實作在整個數位流程上占有相當重要的地位，工程師必須小心
處理所有細節，包括電路特性或時序分析或實體上的細節，方可製作出一顆完美的晶片。
本項課程特點包含：
1. 因應晶片設計之後段設計，教授完整的設計流程，包含:
A. Cell Based P&R flow
包含 Floorplan，Placement，Powerplan，CTS 到 Routing 之基礎流程
B. Static timing analysis
STA 是 Cell-based 的靈魂，所有 Timing 問題皆須回歸 STA 分析，方可找到解決方法
C. Encounter Foundation Flow
Encounter 內建一自動化 Script，以 Makefile 管控流程進行
2. 內容包括理論講解與實務操作，講義將列舉大量後段設計在實體上及時序上所會遭遇的各式問題，並提供找到正確對應的處理方法。
3. 特別強調流程各步驟之意義，時序分析之方法，並輔以實際操作來加強學習印象。
本課程之設計因應晶片設計之後段設計，教授完整的設計流程，並透過理論講解與實務操作，使學員能實際瞭解後段設計在實體上及時序上所會遭遇的各式問題，及對應的處理方法。
課程以強調流程概念為主，實務上機操作為輔，深入淺出之教授方式，適合初入數位晶片後段設計的學員學習。
師資 張年翔
經歷:國家晶片系統設計中心-副研究員
專長:VLSI design、Cell Based 流程設計
課程大綱
1. Cell Based P&R flow Overview
2. Prepare Data
3. Floorplan
4. Powerplan
5. Placement
6. Timing Analysis
7. Timing Optimization
8. Power Analysis
9. Clock Tree Synthesis
10. Routing
11. Timing Signoff
12. Encounter Foundation Flow
主辦單位 承辦單位 執行單位
課程評量
方式 筆試方式評估學習成效
主辦單位 承辦單位 執行單位
課程名稱
精通電路合成與最佳化技巧- Design Compiler數位 IC前段晶片設計實務課程(台北班)
開課期間
06.27、07.04、07.11 上課時段
每週(六) 09:00 ~16:00
訓練對象
數位 IC 設計工程師
混合訊號 IC 設計工程師
CAD 工程師
晶片佈局設計工程師
課程介紹
本課程主要導引學員如何將自己設計的 Verilog Code，根據電路環境條件及所需之速度、面積、功率等，進行電路合成與最佳化技巧。最後會依據合成的結果做分析，可再度調整CHIP Performance、降低功率消耗量、減少更多的面積之方法。
課程設計
說明
課程內容具備多項特色，可協助學員充分掌握 Logic Synthesis 的各項技巧：
1. 本課程之規劃，係為因應業界 Cell-Based Front-end(前段)設計，同時也涵蓋
了 Mixed-signal Flow 之數位部分的電路設計。
2. 修完本課程便知如何撰寫 Synthesizable-Verilog 的能力，可從事數位 IC 設計硬體描述語言設計或 IP 設計製作人員! 此外，本課程會引導學員 Digital IC
設計實現(實作)之方法與技巧，讓學員可將產品實現至 Soft-Macro 階段。未來若有須從事 Cell-Based Back-end Layout 工作，可再銜接自動化佈局技術課程，方可完成整顆晶片製作之所有流程。
3. Verilog 語法暗藏許多 Coding 的小技巧，本課程講師將以多年 Coding 設計經
驗與常見問題說明其差異性與注意事項，大幅縮減 Coding 時間及加強學習效果。
4. 無論數位電路內含任何特殊電路，本課程將協助您如何針對各式電路設定其
相對應的 Constraints，以確保製作出一個正確規格的電路! 特殊電路涵蓋範圍如下:
A. Single Clock Domain 電路設定方法
B. Multi-clock Domain 電路設定方法與注意事項
C. Clock-Gating 電路設定方法與注意事項
D. Clock 正負緣都觸發的處理與 Coding 方法
E. 除頻/倍頻 Clock 電路之設定方法
F. Latch 電路設計之設定方法
G. 同步與非同步電路設計之設定方法
5. 傳授各種 Low power 密技，將現有 Low Power 電路，再獲得更進一步的改良，包含：
A. Basic Low Power Skill (含 Clock-Gating & Reduce Leakage Power )
B. Multi-Supply Voltage Design (搭配 Synopsys DC – UPF Format)
6. 本課程將學習到如何善用現有工具之操作技巧，獲得最佳電路之效能，課後將成為本軟體操作之達人。
晶片中心有完整、詳細的設計流程及合法使用的設計軟體，能提供來上課之學員更多更完善、良好的學習、實作環境，使學員獲得最大的收益、增進本
身的知識及技術。
主辦單位 承辦單位 執行單位
師資 王旭昇
經歷:擔任國家晶片中心 副研究員 與 Logic Synthesis 相關之專業講師!
專長:Cell-Based IC Design、Low Power Design(含 Multi-supply Voltage Design)、VLSI Architecture Design
課程大綱
1. Introduction to Cell-Based Flow
2. Verilog Coding Skill (1995 / 2001 / 2005)
3. Basic Chip Spec Constraint Setting
4. Single/Multi-Clock Domain design
5. Double Clock Edge Circuit design
6. Latch Circuit design
7. Basic Low Power Design (含 Clock-Gating & Reduce Leakage Power )
8. Multi-Supply Voltage Design Concept (搭配 Synopsys DC – UPF Format)
9. Basic Compiler Methodology and Advanced Compiler Tool
10. Synthesis Report & Analysis
11. Function / Timing Simulation
課程評量方式
筆試方式評估學習成效
主辦單位 承辦單位 執行單位
課程名稱
物聯網之光感測應用與讀取電路設計
開課期間
07.04、07.11 上課時段
每週(六) 09: 00~16:00
訓練對象
光感測應用之半導體暨相關產業上中下游之在職人士或有相關技術需求者
課程介紹
本課程將介紹物聯網應用中所需之光感測器應用技術與低功耗讀取積體電路設計.
課程設計說明
本課程從 CMOS 影像感測基礎知識和相關應用技術開始介紹，包括元件架構、操作原理、特性定義到訊號讀取、訊號處理與智慧感測。接著介紹負責訊號讀取之積體電路相關技術包含相關雙取樣電路(CDS)、可程式化增益級(PGA)、和資料轉換器(Data converter)。最後，將介紹與探討因應物聯網應用所需之低壓低功耗電路架構與設計範例。
師資 謝志成
經歷:國立清華大學電機系教授
專長:
1. CMOS image sensor IC design
2. Low-power ADC design
課程
大綱
1. Introduction
2. Fundamentals of CMOS Image sensors
2.1. Photo detector type
2.2. Sensor operation and peripherals
2.3. Sensor characterization
3. Smart imaging functions and materials
4. Readout circuits of CIS
4.1. Analog front end
4.2. CDS
4.3. PGA
4.4. ADC
5. Low-power techniques for IoT
5.1. Low-voltage low-power CIS
5.2. Low-voltage low-power ADC
課程評量方式 筆試方式評估學習成效
主辦單位 承辦單位 執行單位
課程名稱
精通自動化佈局技術- IC Compiler 數位 IC 後段晶片設計實務課程
開課期間
07.11、07.18 上課時段
(六) 9:00 ~16:00
訓練對象
IC 設計工程師或相關產業人員 課程介紹
本課程主要導引學員如何將合成後的 Gate-level netlist，利用 IC
Compiler 完成 APR(Auto Place &
Route)實作流程，產生出晶片下線所需 GDSII，並且根據晶片實際的速度、面積、功率做最佳化之基礎課程。
課程設計
說明
本課程之規劃，係為因應 Cell-Based Back-End(後段)設計基礎課程，教導學員將合成完的 Gate-level netlist，經過 APR 實作流程，產生晶片下線所需 GDSII。
IC Compiler 為 Synopsys 取代 Astro 之新一代後端實體解決方案，IC Compiler 較先前 Astro 減少許多繁雜的步驟，能更有效率將晶片實現完成，且 IC Compiler
之操作介面與 TCL 語法繼承合成軟體 Design Compiler，讓使用者從 Synthesis
到 APR 的設計實現流程，有一慣性的操作方法，並能更快熟悉實現流程。
修習完本課程後，能了解如何透過 IC Compiler 完成 APR 實現流程，除了可以讓數位 IC 後端設計人員，了解整顆晶片製作之基本流程，也可讓數位 IC 前端設計人員，了解後段的設計流程。另外在課程中會教導學員，數位 IC 後段設計實作之方法與技巧，同時學會如何利用 IC Compiler 完成 Chip level design 與Block level design(Macro)。
晶片中心有完整、詳細的設計流程及合法使用的設計軟體，能提供來上課之學員更多更完善、良好的學習、實作環境，使學員獲得最大的收益、增進本身的
知識及技術。
師資 林亮毅
經歷:國家晶片中心佐理工程師與 IC Compiler 相關之專業講師!
專長: 數位 IC 設計、NoC 設計
課程大綱
1. Introduction & Overview
2. IC Compiler Basic Flow
3. Design Planning
4. Placement
5. Clock Tree Synthesis
6. Routing
7. Chip Finishing and DFM
8. Post-Layout Verification
課程評量方式
筆試方式評估學習成效
主辦單位 承辦單位 執行單位
課程名稱
IC 佈局設計與實務解析
開課期間
07.18、07.25、08.01 上課時段
每週(六) 09:00~16:00
訓練對象
在職學生、業界人士以及對本課程有興趣者
課程介紹
本課程將針對 Full-Custom CMOS IC
佈局設計基礎、相關知識、EDA 佈局平台、PDK 檔案架構以及有效佈局技巧作密集式的觀念解說與電路範例探討。
課程設計說明
此課程將介紹 Full-Custom IC 佈局設計流程之基本觀念及 EDA 軟體的使用方法，經由詳細說明使參與學員能儘快了解積體電路製程、佈局設計軟體間之相關技術與流程，課程中將學習認識 SPICE-format 電路描述檔案(netlist)並使用Cadence(Virtuoso)搭配Mentor Graphics(Calibre)等各種EDA佈局設計和驗證工具
平台。
在前 12小時課程內容講授中包含 IC 設計概念(Concepts), 一般 IC 設計流程(Design Flow), 半導體製程技術(CMOS Process), 實體佈局與元件之間的關係(Physical Layout & Devices), 各式佈局設計考量(Layout Design Considerations)以及佈局設計步驟間的資料檔案銜接與格式轉換，大致上已納入目前業界普遍所使用到之設計環境與流程。
而在後 6 小時課程內容將以 Calibre 軟體平台為主，進行佈局驗證基礎解說(Layout Verification: DRC, ERC, LVS and LPE)，包括軟體基本環境設定、簡介指令參數含意、佈局相關規則語法說明、圖形化使用者介面(GUI)顯示以及 Calibre
之 DRC、LVS 驗證除錯與 PEX 萃取電路佈局結果處理，以達輔助設計者可完成積體電路佈局設計目標。同時也利用課程當中的完整 EDA 設計流程作實務探討
與經驗分享，並將產研界所熟知的 PDK 之檔案結構和使用介面進行闡述，以期學員於教育訓練後能具有 Full-Custom IC 佈局觀念與基本設計驗證能力。
此外，本課程亦是晶片中心 IC 佈局設計能力鑑定課程之一，學員可透過本課程之學習參與晶片中心所舉辦 IC 佈局設計能力鑑定考試，提升於業界之競爭力
師資 陳益誠
經歷:國家晶片系統設計中心
專長:
1. Familiar with Full-Custom/Cell-Based/Mixed-Signal IC design flow
2. IC back-end design and verification
課程大綱
1. Basic Concepts of CMOS VLSI Design
2. Full-Custom IC Design Flow
3. CMOS IC Process Flow
4. Fundamentals and Concepts of Layout and Device
(1) Layout of MOS Transistor
(2) Layout of Resistor
(3) Layout of Capacitor
(4) Layout of CMOS Amplifier
5. Layout Design Considerations
(1) General Considerations
(2) Layout and Matching
(3) Layout for Noise Isolation
主辦單位 承辦單位 執行單位
6. Cadence-Virtuoso Layout Design Environment
7. Verification Overview (DRC/LVS/ERC/LPE)
(1) The Concepts of Verification
(2) Design Rule Check
(3) Layout vs. Schematic
(4) Parasitic Extraction using XCalibre/XRC
(5) Design For Manufacturing
8. Introduction to Process Design Kit
課程評量方式
筆試方式評估學習成效
主辦單位 承辦單位 執行單位
課程名稱
Design and Application of PLL/DLL
開課期間
07.25、08.01 上課時段
每週(六) 09: 00~16:00
訓練對象
混合訊號 IC 設計工程師
類比 IC 設計工程師
課程介紹
本課程主要介紹 Phase-Locked Loop
及 Delay-Locked Loop 之原理及常見的架構。
課程的重點在於說明 PLL/DLL 的設計考量，以及近年文獻所發表的新穎設計技術及應用。
課程設計說明
鎖相迴路( PLL/DLL)被廣泛運用在電子和通訊領域中，包含了微處理器、高
解析圖形處理、硬碟驅動裝置及需求時脈或頻率精確控制之應用架構。近十年
來，高性能的積體電路也被廣泛地運用在高頻無線、光纖通訊及高速有線收發系
統中，也因上述應用的快速發展得以利於積體電路朝向便宜、密度高以及易使用
趨勢。在同一系統晶片內，所要面對介面電路和同步的問題也將會使設計電路更
具複雜與挑戰性。在目前積體電路的運用普及潮流之下，許多同步應用當中不乏
發現鎖相迴路或同樣具有時脈同步功能電路的關鍵性技術。
PLL 及 DLL 是時脈訊號產生器架構中最主要的核心電路，也是混合訊號積
體電路設計中極為重要的 IP 元件，重點包含 PLL/DLL 應用在晶片系統電路的時
脈(Clock)及時序(Timing)管理方法等。本課程介紹 PLL 及 DLL 之原理、設計及
應用，包含：
1. PLL 及 DLL 之線性模型及系統設計
2. 子電路設計
3. PLL 及 DLL 之應用及設計，包含 Fractional-N PLL 及 ADPLL
師資 林宗賢
經歷:國立台灣大學電機系教授
專長:混合訊號 IC 設計、類比 IC 設計
課程大綱
1. Introduction (1 hour)
Overview of PLL and DLL systems
2. Modeling and System Design of a PLL (1 hour)
Behavioral modeling
System parameter design
3. PLL Building Block Designs (1 hour)
Voltage-controlled oscillator
Frequency divider
Phase-frequency detector
Charge pump circuit
Calibrations
4. Application and Design Examples of PLL (3 hours)
Fast-locking PLL design
Design case study (from literatures)
5. Fractional-N PLL Design (2 hours)
主辦單位 承辦單位 執行單位
Overview
System design and behavioral modeling
Circuit implementation
Design case study
6. All-Digital PLL Design (2 hours)
Overview (vs. analog PLL)
System design and behavioral modeling
Design case study
7. Modeling and Design of a DLL (1 hour)
Overview
System design and behavioral modeling
Circuit implementations
8. Application and Design Examples of DLL (1 hour)
Design case study (from literatures) 課程評量方式
筆試方式評估學習成效
主辦單位 承辦單位 執行單位
課程名稱
Nyquist-rate ADCs design
開課期間
09.05、09.12 上課時段
每週(六) 09: 00~16:00
訓練對象
混合訊號 IC 設計工程師、
晶片佈局設計工程師、
或相關產業人員。
課程介紹
本課程介紹三種常見 Nyquist-rate
ADC 的架構： Pipeline、 SAR 及Time-interleave，將教授基本特性、規格、理論、誤差、進而比較各種電路架構之優缺點及應用，使學員知道選擇不同架構之時機及設計時所需的基本知識。
課程設計
說明
本課程內容可協助學員使用 CMOS 元件，掌握三種常見 Nyquist-rate ADC 架構，包括 Pipeline、 SAR 及 Time-interleave。探討其優缺點及不同應用時的取捨。除
了因應不同應用時的取捨外，近年來晶圓廠 CMOS 製程的演進及大量低電源電壓低功耗的需求，也使得不同架構的選擇更顯重要。
此外，講師將就多年研究之最新技術與多年業界經驗相互整合，介紹於課堂之中。
師資 陳信樹
經歷:國立台灣大學電機系教授
專長:類比及混合信號積體電路設計
課程大綱
1. Fundamentals of analog-to-digital converters (ADCs) (3 hours)
Ideal ADC
Quantization error in ideal ADCs
Performance metrics
Resolution and Offset/Gain error
INL and DNL
Jitter
Dynamic range and PSNR
SFDR and THD
Speed
SNDR, ENOB, ERBW, and FoM
2. Pipeline ADC design (3 hours)
Introduction to Pipeline ADC
S/H and OPAMP design
MDAC
Capacitor Matching
Settling Time
Sub-ADC
Comparator Offset
Digital error correction
Techniques for advanced CMOS process
OPAMP-less
Low gain-bandwidth OPAMPs
Summary
Design Example
3. SAR ADC design (3 hours)
主辦單位 承辦單位 執行單位
Introduction to SAR ADC
DAC
Capacitor Matching
Settling Time
Average Switching Energy
S/H or DAC Sampling
Comparator
Offset
Comparison Time and Metastability
Kickback and Noise vs. Power
Asynchronous
SAR Logic
Error Correction / Redundancy
SAR High-Speed Techniques
Summary
Design Example
4. Time-interleave ADC design (3 hours)
Introduction to Time-interleave ADC
Offset mismatch
Gain mismatch
Skew mismatch
Summary
Design Example
課程評量方式
筆試方式評估學習成效
主辦單位 承辦單位 執行單位
課程名稱
多核心通用式圖形處理器之架構與設計最佳化
開課期間
09.05、09.12 上課時段
每週(六) 09: 00~16:00
訓練對象
系統工程師
SoC 架構工程師
軟體工程師
課程介紹
本課程將介紹多核心通用式圖形處理器 (GPGPU) 的架構，運算模型，執行特色，效能瓶頸，以及最佳化的方法等。
課程設計說明
一般來說，CPU 有著較低的記憶體頻寬、高耗能、中度平行化，有較深的
指令管線，但有好的隨機存取能力、能支援通用型的程式設計需求。而 GPU 則
有較高的記憶體頻寬、低耗能、有較淺的指令管線、循序存取、適用於平行化資
料操作的程式應用。對於一些純大量數值的演算，將它們由 CPU 上移至
GPGPU，來執行計算後，便可以發揮 GPGPU 的特長，增加計算的效能。如此
由 CPU 和 GPGPU 組成的異構計算系統，便能充份地分別發揮 CPU 和 GPU 的
長處，使系統得到更高的效能表現。
本課程將從基本的高效能運算平台的介紹開始，引導學員瞭解高效能運算的需求，以及 GPGPU 如何從傳統圖形處理加速卡，演變成為今日廣泛使用的運算加速器。本課程會深入介紹 Fermi 以及 Kepler 兩種先進的 GPGPU 架構。本課程的下半段會進入設計與最佳化的討論，一開始會先介紹基本的程式設計環境，接著開始探討 GPGPU 系統中的效能特性以及瓶頸。在課程的最後，會試著討論如何在現有的 GPGPU 設計環境中達到效能增進的最佳化方法。
師資 賴伯承
經歷:國立交通大學電子系教授
專長:平行處理、多核心系統架構、設計最佳化
課程大綱
1. Introduction to GPGPU Computing
2. Basics of GPGPU
3. Fermi Architecture
4. Kepler Architecture
5. Programming Environment
6. Performance Analysis
7. Optimization Flow
8. Advanced Discussion
課程評量方式
口試方式評估學習成效
主辦單位 承辦單位 執行單位
(附件一)
申請序號：
申請人 申請日期 年 月 日
申請退費課程
資料
課程梯次代號 課程費用
課 程 名 稱
報名截止日
繳費日期 年 月 日 繳費單號碼
繳費便利商店 □ 全家便利商店 □ 萊爾富便利商店 (需附繳款收據)
退費原因
退費匯票資料
退費匯票抬頭
領取方式
□ 親自至新竹 CIC領取
□ 掛號郵寄，
1.收件人：__________________
2.郵寄地址：□□□_____________________________
_____________________________________________
退費金額 NT$______________ (此欄位由 CIC 承辦人填寫)
注意事項
1. 欲申請退費之課程，需於該課程報名截止日前提出申請(且需備齊退費申請單及便利商店繳款收據)，若逾期或文件未備齊者，恕不受理。
2. 申請退費者，需酌收 300 元為行政處理費，其餘餘款一律以郵局匯票退款。
3. 退費申請文件，需於該課程報名截止日前傳真或郵寄承辦人員。 (於文件送出請務必與承辦人員確認，以免因逾期而造成無法退費) 傳真：03-5774064 郵寄地址：300 新竹市科學園區展業一路 26號 7樓 劉惠甄 小姐收
申請人親筆簽名：_____________________
承 辦 人：_____________________
收 件 日 期： 年 月 日
訓練課程退費申請單
