Embed Size (px)
Citation preview
Chapter 5.Chapter 5. Full Custom Layouty
IC CAD 실험 Analog part
1
Analog circuit designg g
TR level circuit designTR level circuit design
TR l l i l tiTR level simulation
Clkpi+1 Clkni+1
LayoutClkpi Clkni
Post layout simulation VcontVbias
Fabrication
2
Multi-finger transistorg
3
Multi-finger transistorg
너무 길어진다너무 길어진다.면적 활용이 어렵다Poly 기생 저항이 커진다.
4
Multi-finger transistorg
5
Multi-finger transistorg
G
S S SD D D
6
Common-centroid
공정상의 비대칭성Vdd Vdd
Source/Drain inplant
Outp OutnVss
n+ n+Shadowed
R i
INp INn
Vir gnd
M1 M2
Region
Asymmetry
Vbias
Vir_gnd
Vbias
7
Vss
Common-centroid
M1 M2
8
Multi-finger transistor g
Differential delay cell for ring oscillator
Vdd Vdd
W=1.9u W=1.9u LoadLoad
Outp OutnVss
L=0.05u L=0.05u
Pair Pair
Load_PMOS
Load_PMOS
INp INn
Vir_gnd
W=5uL=0.05u
W=5uL=0.05u
Pair_NMOS
Pair_NMOS
VbiasW=10uL=0.3u
Source_NMOS
Vss
9
Multi-finger transistor g
NMOS for differential pair
10
Multi-finger transistor g
NMOS for differential pairBulk 1. 4-finger transistor 로 설계한다. (w=1.25u)
2. Bulk 는 transistor 를 모두 감싸도록 그려준다.
3. Bulk 는 metal 1 까지 올려준다.
S S SD D
4. Source 와 Drain 의 Metal 은 Metal 2 까지 올려준다.
5. Metal 1 과 Metal 2 를 연결할 땐 반드시 via 1 layer
Bul
k Bulk
S S SD D과 를 연결할 땐 반 시 y
를 사용하여야 한다.
6. Gate 또한 metal 2 까지 올려준다.
7. Contract 과 via 1 은 겹쳐서 그려도 된다.
8. Contract 은 active 및 poly 와 metal 1 을 연결해주는 layer 이며, via 1 은 metal 1 과 metal2 를 연결해
G G
y ,주는 layer 이다.
11
Bulk
Multi-finger transistor g
NMOS for current source
12
Multi-finger transistor g
1. 5-finger transistor 로 설계한다. (w=2u)Bulk
2. Bulk 는 transistor 를 모두 감싸도록 그려준다.
3. Bulk 는 metal 1 까지 올려준다.
4. Source 와 Drain 의 Metal 은 Metal 2 까지 올려준다.
5. Metal 1 과 Metal 2 를 연결할 땐 반드시 via 1 layer S D S D S D
과 를 연결할 땐 반 시 y를 사용하여야 한다.
6. Gate 또한 metal 2 까지 올려준다.
7. Contract 과 via 1 은 겹쳐서 그려도 된다.
8. Contract 은 active 및 poly 와 metal 1 을 연결해주는 layer 이며, via 1 은 metal 1 과 metal2 를 연결해
G G G GG Gy ,
주는 layer 이다.
Multi-finger transistor g
PMOS for load
W=1.9uL=0 05uL=0.05u
14
Multi-finger transistor g
1. 4-finger transistor 로 설계한다. (w=0.475u)Bulk
2. Bulk 는 transistor 를 모두 감싸도록 그려준다.
3. Bulk 는 metal 1 까지 올려준다.G G4. Source 와 Drain 의 Metal 은 Metal 2 까지 올려준
다.
5. Metal 1 과 Metal 2 를 연결할 땐 반드시 via 1 layer 과 를 연결할 땐 반 시 y를 사용하여야 한다.
6. Gate 또한 metal 2 까지 올려준다.
S D S D S
7. Contract 과 via 1 은 겹쳐서 그려도 된다.
8. Contract 은 active 및 poly 와 metal 1 을 연결해주는 layer 이며, via 1 은 metal 1 과 metal2 를 연결해y ,주는 layer 이다.
