CV-53003-1.1

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Cyclone V デバイス・ハンドブックVolume 1: デバイスのインタフェースおよび統2012 年 6月

June 2012CV-52008-2.0

3. Cyclone V デバイスのトランシーバ・リセット・コントロールおよびパ

ワーダウン

この章では、Cyclone® V デバイスのトランシーバ・リセット・コントローラおよびト

ランシーバ・パワーダウン・サポートの実装についての情報を提供します。

フィジカル・コーディング・サブレイヤ（PCS）およびフィジカル・メディア・ア

タッチメント（PMA）ブロックを初期化するトランシーバ・リセット・コントロー

ラを使用します。 PPHY IP MegaCore® ファンクションのエンベデッド・リセット・コ

ントローラを使用してトランシーバ・リセットを実装します。推奨されるリセット・

シーケンスを使用することにより、最初のパワーアップ後に、信頼性の高いリンク

の初期化を確保して、リンクを再確立することができます。

この章は、以下の項で構成されています。

■ 3–2 ページの「トランシーバ・リセット・コントローラの実装」

■ 3–5 ページの「ユーザー制御のリセット・コントローラ」

■ 3–7 ページの「トランシーバ・リセット・シーケンス」

■ 3–11 ページの「トランシーバのパワーダウン」

A, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos . Patent and Trademark Office and in other countries. All other words and logos identified as e holders as described at www.altera.com/common/legal.html. Altera warrants performance of its with Altera's standard warranty, but reserves the right to make changes to any products and ibility or liability arising out of the application or use of any information, product, or service tera. Altera customers are advised to obtain the latest version of device specifications before relying oducts or services.

合

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3–2 第 3章 : Cyclone V デバイスのトランシーバ・リセット・コントロールおよびパワーダウントランシーバ・リセット・コントローラの実装

トランシーバ・リセット・コントローラの実装PHY IP MegaCore ファンクションのエンベデッド・リセット・コントローラは、トラ

ンシーバ・ベースのデザインを簡素化し、自動リセット・シーケンスを実現するた

めのオプションを提供します。 PHY IP MegaCore ファンクションにエンベデッド・リ

セット・コントローラは自動リセット・シーケンスを開始する唯一つのコントロー

ル入力を必要とします。 PHY IP のインスタンス内のすべてのチャンネルでは、1 つの

エンベデッド・リセット・コントローラしかありません。

図 3–1 は、PHY IP MegaCore ファンクションでのエンベデッド・リセット・コント

ローラを示しています。

表 3–1 には、コントロール入力、ステータス出力、および内部信号をリストします。

図3‒1. Cyclone V デバイスのエンベデッド・リセット・コントローラ

S

pll_is_locked

pll_locked

rx_digitalreset pll_powerdown

reconfig_busy

phy_mgmt_clk_reset

phy_mgmt_clk

tx_ready

rx_ready

Transceiver PHY

rx_analogresettx_digitalreset

Avalon-MMInterface

ReceiverPMA

CDR

TransmitterPCS

TransmitterPMA

ReceiverPCS

Embedded Reset Controller

tx_analogreset

rx_is_lockedtodata

rx_is_lockedtodata

rx_is_lockedtoref

reconfig_from_xcvr reconfig_to_xcvr

Avalon-MMPHY Management

TransceiverReconfiguration

Controller

PCS and PMA Controland Status Register

Memory Map

MS

mgmt_clk_clk

TransmitterPLL

表3‒1. ( その １ ) ランシーバ・リセット・コントロールおよびステータス信号

信号名 信号タイプ 説明

phy_mgmt_clk コントロール入力

エンベデッド・リセット・コントローラのクロック。

phy_mgmt_clk_reset コントロール入力

この非同期リセット信号の High から Low への遷移は自動リセット・シーケンス・コントロールを開始します。

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第 3 章 : Cyclone V デバイスのトランシーバ・リセット・コントロールおよびパワーダウン 3–3トランシーバ・リセット・コントローラの実装

1 メモリ・マップ・レジスタを使用して、送信（TX）PLL リセット信号

（pll_powerdown）をコントロールできません。

reconfig_busy ステータス出力

トランシーバ・リコンフィギュレーション・コントローラ・ブロックからの出力は、ダイナミック・リコンフィギュレーション・コントローラの状態を示します。

パワーアップ後の最初の mgmt_clk_clk クロック・サイクルで、この信号は Low のままです。この信号は、オフセット・キャンセレーション・プロセスがクロック・データ・リカバリ（CDR）上でアクティブであることを示すために、第二 mgmt_clk_clk クロック・サイクルからアサートされます。オフセット・キャンセレーション・プロセスが完了すると、reconfig_busy 信号がディアサートされます。

また、この信号は PHY IP と ALT_XCVR_RECONFIG ブロック間のreconfig_to_xcvr バスと信号を埋め込むことにより、Quartus® II ソフトウェアによってエンベデッド・リセット・コントローラにルーティングされます。

tx_ready ステータス出力

信号の Low から High への遷移は、トランスミッタがリセット状態を終了し、データを送信できる状態になったことを示します。この信号は phy_mgmt_clkに同期しています。

rx_ready ステータス出力

信号の Low から High への遷移は、レシーバがリセット状態を終了し、データを受信できる状態になったことを示します。 この信号は phy_mgmt_clk に同期しています。

pll_powerdown 内部コントロール

この信号がアサートされると、トランスミッタ PLL（Phase-Locked Loop）がリセットされます。pll_powerdown 信号がエンベデッド・リセット・コントローラにのみコントロールできます。ユーザー・コントロールについて詳しくは、3–5 ページの「ユーザー制御のリセット・コントローラ」を参照してください。

tx_digitalreset 内部コントロール

この信号がアサートされると、トランスミッタ PCS 内のすべてのブロックはリセットされます。

rx_analogreset 内部コントロール

この信号がアサートされると、レシーバ CDR はリセットされます。

rx_digitalreset 内部コントロール

この信号がアサートされると、レシーバ PCS 内のすべてのブロックはリセットされます。

pll_locked

内部ステータス

この信号は、トランスミッタ PLL が入力基準クロック（phy_mgmt_clk）にロック達成したことを示すためにアサートされます。信号が High にアサートされると、エンベデッド・リセット・コントローラは tx_digitalreset および rx_analogreset 信号をデアサートします。

出力ステータス

rx_is_lockedtodata

内部ステータス

この信号がアサートされると、エンベデッド・リセット・コントローラは rx_digitalreset 信号をデアサートします。この信号がディアサートされると、エンベデッド・リセット・コントローラは rx_digitalreset 信号をアサートします。

出力ステータス

この信号はオプション出力状態ポートです。アサートされると、この信号は CDR が受信（RX）データにロックされ、CDR が LTR から LTD モードに変更したことを示します。

rx_is_lockedtoref 出力ステータス

これはオプションの出力ステータス・ポートです。 アサートされると、信号が CDR が基準クロックにロックされていることを示しています。

表3‒1. ( その ２ ) ランシーバ・リセット・コントロールおよびステータス信号

信号名 信号タイプ 説明

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3–4 第 3章 : Cyclone V デバイスのトランシーバ・リセット・コントロールおよびパワーダウントランシーバ・リセット・コントローラの実装

表 3–2 に、CDR のロック・モードおよびチャネルのリセットのために内部統制の信

号をリストします。メモリ・マップ・レジスタを使用して内部信号をコントロール

できます。

1 pma_rx_set_locktodataまたは pma_rx_set_locktorefレジスタが High に設定した場

合、CDR は手動ロック・モードに配置されます。

1 すべてのチャネルがリセット・コントロールのためのすべてのチャンネルをイネー

ブルするには、reset_ch_bitmaskレジスタはデフォルトでアサートされています。

表3‒2. メモリ・マップ・レジスタによるトランシーバ・マニュアル・リセット・コントロール

レジスタ名 レジスタ・タイプ 説明

pma_rx_set_locktodata 内部コントロール

このレジスタは、CDR の手動ロックモードです。High にレジスタを設定すると、RX CDR の PLL が受信データにロックされます。

pma_rx_set_locktoref 内部コントロール

このレジスタは、CDR の手動ロックモードです。High にレジスタを設定すると、RX CDR の PLL が基準クロックにロックされます。

reset_tx_digital 内部コントロール

このレジスタを High に設定すると、tx_digitalreset 信号がメモリ・マップの reset_ch_bitmask レジスタでイネーブルされるすべてのチャネルでアサートされます。tx_digitalreset 信号をディアサートすると、Low に reset_tx_digitalレジスタを設定します。

reset_rx_analog 内部コントロール

このレジスタを High に設定すると、rx_analogreset 信号がメモリ・マップの reset_ch_bitmask レジスタでイネーブルされるすべてのチャネルでアサートされます。 rx_analogreset 信号をディアサートすると、Low に reset_rx_analog レジスタを設定します。

reset_rx_digital 内部コントロール

このレジスタを High に設定すると、rx_digitalreset 信号がreset_ch_bitmask メモリ・マップのレジスタでイネーブルされるすべてのチャネルでアサートされます。rx_digitalreset 信号をディアサートすると、Low に reset_rx_digitalレジスタを設定します。

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第 3 章 : Cyclone V デバイスのトランシーバ・リセット・コントロールおよびパワーダウン 3–5ユーザー制御のリセット・コントローラ

ユーザー制御のリセット・コントローラ図 3–2 に、トランシーバ PHY のインスタンスおよび ユーザー制御のリセット・コン

トローラと対話する Transceiver Reconfiguration Controller のブロック図を示します。

表 3–3 は、トランシーバ PHY のインスタンス、Transceiver Reconfiguration Controller、およびユーザー制御のリセット・コントローラによって使用される信号を示してい

ます。

図3‒2. トランシーバ PHY のインスタンス、トランシーバ・リコンフィギュレーション・コントローラ、および ユーザー制御リセット・コントローラ

図3‒2 の注 :(1) phy_mgmt_clkと phy_mgmt_clk_reset は、ユーザー制御のリセット・ロジックへのをクロックおよびとして使用することがで

きます。

clock (1)reset (1)

tx_cal_busy

rx_cal_busy

Transceiver PHY InstanceUser-ControlledReset Logic

rx_is_lockedtoref

pll_locked

rx_is_lockedtodata

reconfig_busymgmt_rst_reset

mgmt_clk_clk

reconfig_from_xcvr reconfig_to_xcvr

TransceiverReconfiguration

Controller

rx_digitalreset

pll_powerdown

rx_analogreset

tx_digitalreset

ReceiverPMA

CDR

TransmitterPCS

TransmitterPMA

ReceiverPCS

tx_analogreset

TransmitterPLL

表3‒3. ランシーバ PHYのインスタンス、トランシーバ・リコンフィギュレーション・コントローラ、およびユーザー制御のリセット・コントローラによって使用される信号(1) ( その １ )

信号名 信号タイプ 説明mgmt_clk_clk クロック トランシーバ・リコンフィギュレーション・コントローラのクロック

mgmt_rst_reset リセット トランシーバ・リコンフィギュレーション・コントローラのリセット

pll_powerdown コントロール High にアサートされると、TX PLL をリセットする

tx_analogreset コントロール High にアサートされると、TX PMA をリセットする

tx_digitalreset コントロール High にアサートされると、TX PCS をリセットする

rx_analogreset コントロール High にアサートされると、RX PMA をリセットする

rx_digitalreset コントロール High にアサートされると、RX PCS をリセットする

reconfig_busy ステータスこの信号の High は、リコンフィギュレーションがアクティブであることを示す

tx_cal_busy ステータスこの信号の High は、TX キャリブレーションがアクティブであることを示す

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3–6 第 3章 : Cyclone V デバイスのトランシーバ・リセット・コントロールおよびパワーダウンユーザー制御のリセット・コントローラ

エンベデッド・リセット・コントローラをディセーブルした場合、自身のリセット・

コントローラ・ロジックを実装する必要があります。次のことを考慮する必要があ

ります。

■ ユーザー制御リセット・コントローラはレベル・センシティブ（アクティブ

High）である

■ ユーザー制御リセット・コントローラは phy_mgmt_clk_resetに依存しない

■ リセット・コントローラ・ロジックにクロックおよびリセットを提供する責任が

ある

■ 適切なリセット・コントロール信号をアサートすることによってリセット状態に

トランシーバ・チャネルを保持することが可能

■ 独立して個々のチャネルをリセットするリセット・コントローラを作成すること

が可能。また、Transceiver PHY Reset Controller のインスタンスが作成可能

f 詳細は、 Altera Transceiver PHY IP Core User Guide を参照してください。

■ tx_readyと rx_readyステータス信号は、ユーザー制御のリセット・コントロー

ラ・モードでは使用できません。

1 エンベデッド・リセット・コントローラは Custom PHY IP と Deterministic Latency PHY IPのためにのみをディセーブルすることができます。

Native PHY IP ではユーザー制御のリセット・コントローラ・オプションしかありませ

ん。

1 CDR はデフォルトで自動ロック・モードに設定されています。CDR の手動ロック・

モードを適用するには、 3–4 ページの表 3–2 での説明を参照してください。

rx_cal_busy ステータスこの信号の High は、リコンフィギュレーションがアクティブであることを示す

pll_locked ステータス この信号の High は、TX PLL がロックされることを示す

rx_is_lockedtoref ステータス この信号の High は、RX CDR が LTR モードであることを示す

rx_is_lockedtodata ステータス この信号の High は、RX CDR が LTD モードであることを示す

表3‒3の注 :(1) 信号名のいくつかは、Quartus II ソフトウェアでのレジスタまたはポート名と多少異なる場合があります。

表3‒3. ランシーバ PHYのインスタンス、トランシーバ・リコンフィギュレーション・コントローラ、およびユーザー制御のリセット・コントローラによって使用される信号(1) ( その ２ )

信号名 信号タイプ 説明

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第 3 章 : Cyclone V デバイスのトランシーバ・リセット・コントロールおよびパワーダウン 3–7トランシーバ・リセット・シーケンス

トランシーバ・リセット・シーケンスデバイスのパワーアップの後、そして phy_mgmt_clk_resetが Low に設定された後、

エンベデッド・リセット・コントローラは自動的にトランスミッタとレシーバのリ

セット・シーケンスを開始します。

デバイスの動作中に、次のオプションを使用してリセット・シーケンスを開始する

ことができます。

■ トランスミッタとレシーバの両方のためにエンベデッド・リセット・コントロー

ラを使用した自動リセット・シーケンス。

■ レシーバのメモリ・マップを使用したマニュアル・リセット・シーケンス。この

オプションは、デュプレックス・モード・コンフィギュレーション中にレシーバ

をリセットすることが可能。

phy_mgmt_clk_resetは、パワーアップ時に High に設定されている場合、エンベデッ

ド・リセット・コントローラはリセット時にトランスミッタとレシーバを保持して

います。 phy_mgmt_clk_resetがデアサートされた後、エンベデッド・リセット・コ

ントローラは、トランスミッタとレシーバのための自動リセット・シーケンスを実

行します。

1 この項で説明する各リセット・シーケンスは、デュプレックス・チャネルのための

フル・リセット・シーケンスです（どこかに明記しない限り）。トランスミッタ・オ

ンリーまたはレシーバ・オンリーのチャンネルでは、トランスミッタまたはレシー

バに関連するリセット信号のみ使用されています。

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3–8 第 3章 : Cyclone V デバイスのトランシーバ・リセット・コントロールおよびパワーダウントランシーバ・リセット・シーケンス

エンベデッド・リセット・コントローラを使用した自動リセット・シーケンス

推奨されるトランシーバ・リセット・シーケンスは、PCI Express® (PCIe®) および

PCIe 以外のコンフィギュレーションごとに異なります。

PCIe 以外のコンフィギュレーションでのリセット・シーケンス図 3–3 には、CDR 手動ロック・モードを備えたエンベデッド・リセット・コント

ローラを使用して PCIe 以外のコンフィギュレーション用のトランシーバ自動リセッ

ト・シーケンスのタイミング図を示します。

1 CDR の手動ロック・モードを使用するとき、tLTR_LTD_manual はタイミング要件です

（図 3–3 に参照）。 そして、CDR の自動ロック・モードを使用するとき、tLTD はタイミ

ング要件です。

1 CDR の自動ロック・モードのトランシーバ自動リセット・シーケンスについては、

pma_rx_set_locktorefとpma_rx_set_locktodata信号をアサートしないでください。

図3‒3. PCIe 以外のコンフィギュレーション用のトランシーバ自動リセット・シーケンスのタイミング図を

図3‒3 の注 :(1) tpll_powerdown、tLTR_LTD_manual、および tLTD は、 は特性評価待ちです。

(2) 結合モード・コンフィギュレーションでは、この図に示す rx_is_lockedtodata信号は、すべてのチャネルからの rx_is_lockedtodata 信号の論理 AND です。

Device Power Up

phy_mgmt_clk_reset

pll_locked

tx_digitalreset

reconfig_busy

User mode

pma_rx_setlocktoref

pma_rx_setlocktodata

rx_is_lockedtodata (2)

rx_analogreset

rx_digitalreset

tLTR_LTD_manual (1)

tLTD (1)

pll_powerdown

tpll_powerdown (1)

tx_ready

rx_ready

Up to 6 cyclesof phy_mgmt_clk

2 cycles of phy_mgmt_clk

Control Signals

Status Signals

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第 3 章 : Cyclone V デバイスのトランシーバ・リセット・コントロールおよびパワーダウン 3–9トランシーバ・リセット・シーケンス

PCIe コンフィギュレーションのリセット・シーケンス図 3–4 には、PHY IP MegaCore ファンクションにエンベデッド・リセット・コント

ローラを使用した PCIe のコンフィギュレーション用トランシーバ・リセット・シー

ケンスのタイミング図を示します。

図3‒4. PCIe のコンフィギュレーションのトランシーバ・リセット・シーケンスのタイミング図

図3‒4 の注 :(1) tpll_powerdown および tLTR は特性評価待ちです。

phy_mgmt_clk_reset

tx_ready

rx_ready

pll_powerdown

Reset Controller to PHY

PHY to Reset Controller

pll_locked

tx_digitalreset

rx_analogreset

rx_digitalreset

rx_signaldetect

pipe_phystatus

pipe_rxstatus

LTSSM STATE Detect.Quiet Detect.Active Polling

3’b0003’b000

3’b011

tpll_powerdown (1)

tLTR (1)

Device Power Up

reconfig_busy

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3–10 第 3章 : Cyclone V デバイスのトランシーバ・リセット・コントロールおよびパワーダウントランシーバ・リセット・シーケンス

マニュアル・リセット・シーケンス図 3–5 は、CDR 手動ロック・モードとともに PCIe 以外のコンフィギュレーションの

ためにメモリ・マップのタイミング図を使用するレシーバのマニュアル・リセット・

シーケンスを示しています。このオプションは、デュプレックス・チャネル・コン

フィギュレーションでレシーバをリセットすることができます。

1 図 3–5 で示すように、CDR の手動ロック・モードを使用すると、tLTR_LTD_manual と

tLTD_manual タイミング要件です。

1 CDR の自動ロック・モードとのトランシーバのマニュアル・リセット・シーケンスの

場合、pma_rx_set_locktorefと pma_rx_set_locktodata信号をアサートしない

でください。

図3‒5. CDR の手動ロックモードとともに PCIe 以外のコンフィギュレーションでのメモリ・マップのタイミング図を使用したレシーバのマニュアル・リセット・シーケンス

図3‒5 の注 :(1) tLTR_LTD_manual および tLTD_manual は特性評価待ちです。

(2) 結合モード・コンフィギュレーションでは、この図に示す rx_is_lockedtodata信号は、すべてのチャネルからの rx_is_lockedtodata 信号の論理 AND です。

reset_rx_analog

reset_rx_digital

pma_rx_setlocktoref

pma_rx_setlocktodata

rx_is_lockedtodata (2)

rx_analogreset

rx_digitalreset

tLTD_manual (1)

tLTR_LTD_manual (1)

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第 3 章 : Cyclone V デバイスのトランシーバ・リセット・コントロールおよびパワーダウン 3–11トランシーバのパワーダウン

トランシーバのパワーダウン電力の節約を最大化するには、未使用のトランシーバのデバイスの側面ですべての

チャンネルで PMA ハード・パワーダウンをイネーブルしてください。

トランシーバ PMA のパワー粒度制御は各側です。 PMA ハード・パワーダウンをデバ

イスの左側または右側にイネーブルするには、それぞれの側のトランシーバの電源

を接地してください。

デバイス側の PMA をパワーアップするには、 3–9 ページの図 3–4 および 3–9 ページ

の図 3–4 に示されるように、側に電源を供給して、推奨されるリセット・シーケン

スに従って初期化を実行します。

1 Cyclone V デバイスを構成する場合、Quartus II ソフトウェアは自動的にパワーダウン・

チャネル機能を選択します。すべての未使用のトランシーバ・チャネルおよびブ

ロックは、全体の消費電力を低減するためにパワーダウンされています。

f デバイスの左側のトランシーバ電源の動作条件について詳しくは、 Cyclone V Device Datasheet を参照してください。

2012 年 6月 Altera Corporation Cyclone V デバイス・ハンドブックVolume 1: デバイスのインタフェースおよび統合

3–12 第 3章 : Cyclone V デバイスのトランシーバ・リセット・コントロールおよびパワーダウン改訂履歴

改訂履歴表 3–4 に、本資料の改訂履歴を示します。

表3‒4. 改訂履歴

日付 バージョン 変更内容

2012 年 6 月 1.1■「ユーザー制御のリセット・コントローラ」 の項を追加。

■ 図 3–1 および 表 3–1 を更新。

2011 年 10 月 1.0 初版。

Cyclone V デバイス・ハンドブック June 2012年 6月 Altera CorporationVolume 1: デバイスのインタフェースおよび統合