《 EDA技术》

学习情境 4:可调数字时钟的 CPLD 设计

任务 1：可调数字时钟的计数功能设计

可调数字时钟的计数功能设计

了解 EDA技术的发展概况了解 PLD的结构及特点了解 MAXII系列 CPLD的结构和特点了解 MAXII软件的操作方法熟悉 EDA开发板的组成结构熟悉 EDA的设计流程

学习目标

1.1 EDA技术及其发展更大规模的 FPGA和 CPLD器件的不断推出；

基于 EDA工具的 ASIC设计标准单元已涵盖大规模电子系统及 IP核模块；软硬件 IP核在电子行业的产业领域、技术领域和设计应用领域得到进一步确认；SoC高效低成本设计技术的成熟。

注：以上三种系统可统称为片上系统，但是却存在一定区别：后两种更强调其可编程性能。

知识准备

原理图 /VHDL文本编辑

综合

FPGA/CPLD适配

FPGA/CPLD编程下载

FPGA/CPLD器件和电路系统

时序与功能门级仿真

1、功能仿真2、时序仿真

逻辑综合器

结构综合器

1、 isp 方式下载 2、 JTAG 方式下载 3、针对 SRAM结构的配置 4、 OTP器件编程

功能仿真

2.1 FPGA／ CPLD设计流程应用 FPGA/CPLD的 EDA开发流程 :

2.1.1 设计输入 (原理图／ HDL文本编辑 )

1. 图形输入

图形

输入

原理图输入

状态图输入

波形图输入

2. HDL文本输入

这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言 (HDL) 的电路设计文本，如 VHDL 或Verilog 的源程序，进行编辑输入。 可以说，应用 HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为 EDA技术的应用和发展打开了一个广阔的天地。

2.1.2 综合

整个综合过程就是将设计者在 EDA平台上编辑输入的 HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。

2.1.3 适配 适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如 JEDEC、 Jam格式的文件。适配所选定的目标器件 (FPGA/CPLD芯片 )必须属于原综合器指定的目标器件系列。 逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。

2.1.4 时序仿真与功能仿真

时序仿真

功能仿真

就是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。

是直接对 VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。

2.1.5 编程下载

通常，将对 CPLD 的下载称为编程 (Program) ，对FPGA 中 的 SRAM 进 行 直 接 下 载 的 方 式 称 为 配 置(Configure)，但对于 OTP FPGA的下载和对 FPGA的专用配置 ROM的下载仍称为编程。 FPGA与 CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是： 将以乘积项结构方式构成逻辑行为的器件称为 CPLD，如 Lattice的 ispLSI系列、 Xilinx的 XC9500系列、 Altera的MAX7000S系列和 Lattice(原 Vantis)的Mach系列等。 将以查表法结构方式构成逻辑行为的器件称为 FPGA，如 Xilinx 的 SPARTAN 系 列 、 Altera 的 FLEX10K 或ACEX1K系列等。

2.1.6 硬件测试

最后是将含有载入了设计的 FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。

2.2 ASIC及其设计流程

ASIC(Application Specific Integrated Circuits，专用集成电路 )是相对于通用集成电路而言的， ASIC主要指用于某一专门用途的集成电路器件。 ASIC分类大致可分为数字 ASIC、模拟 ASIC和数模混合 ASIC。

数字ASI C

模拟ASI C

混合ASI C

ASI C

2.2.1 ASIC设计方法 按版图结构及制造方法分，有半定制 (Semi-custom)和全定制 (Full-custom)两种实现方法。 全定制方法 是一种基于晶体管级的，手工设计版图的制造方法。

半定制法 是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。

ASIC设计方法

全定制法 半定制法

门阵列法 标准单元法

可编程逻辑器件法

2.2.2 一般 ASIC设计的流程

系统规格说明 系 统 划 分 逻辑设计与综合

综合后仿真

芯 片 测 试

版 图 设 计 版 图 验 证

参数提取与后仿真 制版、流片

2.3 常用 EDA工具 本节主要介绍当今广泛使用的以开发 FPGA和 CPLD为主的 EDA工具，及部分关于 ASIC设计的 EDA工具。 EDA工具大致可以分为如下 5个模块：

设计输入编辑器 仿真器HDL综合器

适配器 (或布局布线器 ) 下载器

2.3 常用 EDA工具

2.3.1 设计输入编辑器2.3.2 HDL综合器

性能良好的 FPGA/CPLD设计的 HDL综合器有如下三种： Synopsys公司的 FPGA Compiler、 FPGA Express综合器。Synplicity公司的 Synplify Pro综合器。Mentor子公司 Exemplar Logic的 LeonardoSpectrum综合器。综合器的使用也有两种模式：

图形模式和命令行模式 (Shell模式 )。

2.3.3 仿真器

按处理的硬件描述语言类型分， HDL仿真器可分为：(1) VHDL仿真器。(2) Verilog仿真器。(3) Mixed HDL 仿真器 ( 混合 HDL 仿真器，同时处理 Verilog 与VHDL)。

(4) 其他 HDL仿真器 (针对其他 HDL语言的仿真 )。

按仿真的电路描述级别的不同， HDL仿真器可以单独或综合完成以下各仿真步骤： (1) 系统级仿真。 (2) 行为级仿真。 (3) RTL级仿真。 (4) 门级时序仿真。

2.3.4 适配器 (布局布线器 )

2.3.5 下载器 (编程器 )

适配器的任务是完成目标系统在器件上的布局布线。适配，即结构综合通常都由可编程逻辑器件的厂商提供的专门针对器件开发的软件来完成。这些软件可以单独或嵌入在厂商的针对自己产品的集成 EDA开发环境中存在。

3.1 PLD概述

输入

缓冲

电路

与

阵列

或

阵

列

输出

缓冲电路

输

入

输

出… …

图 3-1 基本 PLD器件的原理结构图

3.1.1 可编程逻辑器件的发展历程

70年代 80年代 90年代

PRO

M

和

PLA

器件

改进的

PLA

器件

GA

L

器件FPG

A器件

EPL

D

器件 CPL

D

器件

内嵌复杂功能模块的 SoPC

3.1.2 可编程逻辑器件的分类

图 3-2 按集成度 (PLD)分类

可编程逻辑器件（PLD）

简单 PLD 复杂 PLD

PROM PAL PLA GAL CPLD FPGA

3.2 MAX+plusII概述

图形或 HDL编辑器

MAX+plusII设计流程

编译网表提取、数据库建立、逻辑综合、逻辑分割、适配

延时网表提取、编程文件汇编

编 程 器

设 计 输 入 综合或 编 辑 适 配 器 件 下 载

仿 真

MAX+plusII的启动界面：

MAX+plusII的原理图编辑器

MAX+plusII的 HDL文本编辑器

资讯

决策 计划

评价检查

实施步骤 实施

——工作任务 可调数字时钟的计数功能设计实施步骤

资 讯

分析可调数字时钟的计数功能设计任务书学习可编程逻辑器件 (PLD)的设计方法通过学习详细了解 EDA 技术的一些基本知识通过查找资料掌握 PLD开发的一些操作技巧了解 CPLD 的结构和特点学会如何在计算机上进行程序设计，并能够解决操作过程中的常见故障

决 策

分析采用什么样的方式方法了解学习本课程的基本知识，了解 EDA设计的流程，相关工具的功能和操作技巧等，通过什么样的途径学会使用 MAXII软件来进行 PLD设计，初步确定工作任务方案。

小组讨论并完善工作任务方案。

计 划

制定实施工作任务的计划书。根据分析，需要通过实物认识、图片搜集、视频播放、查找资料等形式完成本次任务。

通过在多媒体教室和在 EDA实训室的实际操作掌握 CPLD的分析方法在老师的指导下对 CPLD设计对象进行分析通过学习掌握设计软件的组成、功能、安装卸载及相关操作技巧等

通过实物、图片演示、视频播放、现场参观等形式掌握 CPLD的设计方法。根据任务要求进行 EDA系统分析并实施之前确定的方案计划根据任务要求采用正确方法完成电路的CPLD设计

实 施

检 查

学生自己独立检查或小组之间互相交叉检查

检查学习目标是否达到，认识任务是否完成、是否根据任务要求学会了如何进行电路分析和模块化设计，如何来完成电路的 CPLD设计。

评 估

可从以下几方面评估整个工作过程：

对学生的认识过程进行评价，指出学生错误的地方，讨论哪些错误会重复出现，导致哪些后果，如何避免。

评估整个计算、整定过程，是否有需要改进的方法。