1

數位邏輯設計與實習

ch04 組合邏輯電路設計

2

組合邏輯電路定義

3

組合邏輯電路設計步驟

由電路的規格決定所需的輸入與輸出的個數並且對每一個輸入與輸出安排一個變數符號

導出真值表並定義輸入與輸出間所需的關係

對每一個輸出求出以輸入變數為函數之簡化的布林函數

畫出邏輯圖

4

組合電路種類

算術電路(加法器減法器乘法器)解碼器

編碼器

多工器

解多工器

比較器

數碼轉換器

同位元產生器檢查器

5

加法器減法器

1bit 加法器

1bit 減法器

4bit 並加器(漣波加法器)4bit 加減器

4bit 加減器有旗號指示

１位數ＢＣＤ加法器

6

1bit加法器定義

半加器 一位元與一位元相加 不考慮進位

全加器 一位元與一位元相加 考慮前一級進位

7

半加器設計

Si=Σ(12)=AiBiCi+i=Σ(3)=AiBi

0111100110100000Si

Ci+1BiAi

8

全加器設計

9

全加器真值表

1111101011011011000101110100101010000000SCi+1CiBA

10

全加器布林式

Si=Σ(1247)=AiBiCiCi+1=Σ(3567)=AiBi+AiCi+BiCi

=AiBi+Ci(AiBi)

11

用半加器設計全加器

12

1bit 減法器

半減器 一位元與一位元相減不考慮借位

全減器 一位元與一位元相減 考慮前一級借位

13

半減器設計

Di=Σ(12)=AiBiBi+1=Σ(1)= AB

14

全減器設計

Di=Σ(1247)=Xi Yi BiBi+1=Σ(1237)=XiYi+XiBi+YiBi

15

4bit 並加器(漣波加法器)

16

4bit 加減法器分析

17

4bit 加減器

18

4bit 加減器有旗號指示

ZF(Zero Flag)CF(Carry Flag)SF(Sign Flag)OF(Over Flag)

19

4bit 加減器有旗號指示電路圖

FA FA FA FA

A A A A

OF ZF SF CF

A

A

S3 S2 S1 S0

C1C2C3C4

A3B3 A2B2 A1B1 A0B0

C0

S1 減S0 加

20

１位數ＢＣＤ加法器分析

21

１位數ＢＣＤ加法器

22

漣波加法器缺點

進位傳遞延遲

21

１位數ＢＣＤ加法器

22

漣波加法器缺點

進位傳遞延遲

22

漣波加法器缺點

進位傳遞延遲

23

進位前看加法器(Carry Look-ahead AdderCLA)

己知A3A2A1A0B3B2B1B0C0

未知 C4C3C2C1

Si=(Ai Bi) Ci

Ci+1=AiBi + Ci(AiBi)令Gi=AiBi (進位產生)

Pi=Ai Bi (進位傳遞)

24

進位前看加法器

Ci+1=Gi+CiPi

i=0 C1=G0+CoPo

i=1 C2=G1+C1P1=G1+G0P1+CoPoP1

i=2 C3=G2+C2P2=G2+G1P2+G0P1P2+CoPoP1P2

i=3 C4=G3+C3P3=G3+G2P3+G1P2P3+G0P1P2P3+CoPoP1P2P3

25

進位前看產生電路圖

26

進位前看加法器

27

乘法器

1bit 乘法器

2bit 乘法器(用HAFA)

28

1bit 乘法器

29

2bit 乘法器真值表

30

2bit 乘法器

12

45

6

U2A7421

91011

8

U3C7411

12

1312

U4A7411

345

6

U4B7411

91011

8

U4C7411

12

1312

U3A7411

345

6

U3B7411

5 6

U1C

7404

89

U1D

7404

1213

U1F

7404

1011

U1E

7404

1 2

U1A

7404

3 4

U1B

7404

4

56

U6B7432

89

10

U6C7432

1112

13

U6D7432

1

23

U6A7432

1

23

U5A7408

A1 A0 B1 B0

P3

P1

P2

P0

31

2bit 乘法器(用HAFA分析)

32

2bit 乘法器(用HAFA)

33

3bit 乘法器(用HAFA)

34

解碼器方塊圖

35

有致能解碼器方塊圖

有些解碼器電路沒有致能控制線有些電路為高電位啟動

Y0

Y1

解碼器

輸入端

輸出端

致能控制線

Ym-1

Ym-2

⎫⎬⎪

⎭⎪

n mtimes

E

x0

x1

xn-1

xn-2

⎧

⎨⎪⎪

⎩⎪⎪

(a) 非反相輸出

Y0

Y1

解碼器

輸入端

輸出端

致能控制線

Ym-1

Ym-2

⎫⎬⎪

⎭⎪

n mtimes

E

x0

x1

xn-1

xn-2

⎧

⎨⎪⎪

⎩⎪⎪

(b) 反相輸出

36

2對4解碼器(高態輸出)

37

有致能端2對4解碼器(高態輸出)

(a) 方塊圖

(b) 功能表 (c) 邏輯電路

0

x1 x0

0

10

1 0

Y0 Y1 Y2 Y3E

1 0 0 0 0

1 0 0 0

0 1 0 0

0 0 1 00 0 0 1

0

0

0

0

φ φ

1 1

Y0x1

Y2

Y3E

Y1x0

2 4

解碼器

x1

x0

E

Y0

Y1

Y2

Y3

38

有致能端2對4解碼器(低態輸出)

(a) 方塊圖

(b) 功能表 (c) 邏輯電路

x1

x0

E

Y0

Y1

Y2

Y3

Y0x1

Y2

Y3E

Y1x0

2 4

解碼

器

0

x1 x0

0

10

1 0

Y0 Y1 Y2 Y3E

1 1 1 1 1

0 1 1 1

1 0 1 1

1 1 0 11 1 1 0

0

0

0

0

φ φ

1 1

39

3對8解碼器mdash利用2對4解碼器

Y0x0

Y2

Y3E

Y1x1

2 4

解碼

器

Y0x0

Y2

Y3E

Y1x1

2 4

解碼

器

x2

x0

x1

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

A

B

40

4對16解碼器mdash利用2對4解碼器

41

編碼器方塊圖

42

8對3編碼器

(a) 功能表

0

I2 I3

0

01

0 1

I4 I5 I6 I7

0 0 0 0 0

0 0 0 0

0 0 0 0

0 0 0 01 0 0 0

1

0

0

0 0 0

I1I0 Y2 Y1 Y0

1

0

0

0

0

00

0 1 0 00 0 00

0 0 00

0 0 00

0 0 0

0 0 1

0 1 0

0 1 11 0 0

1 0 1

0 0 1 0 1 1 0

0 0 0 1 1 1 1

(b) 邏輯電路

I0

I2

I3

I1

I4

I6

I7

I5

Y2

Y1

Y0

43

8對3優先權編碼器

44

多工器方塊圖

45

2對1多工器

Y

I0

I1S

MUX2 1times

(a) 方塊圖(b) 功能表

S Y

0

1

I0

I1

(c) 邏輯電路S

I0

I1

Y

46

Verilog 程式

module mux_2_1(input ainput binput soutput f)wire s0sasbnot( s0 s )and( sa a s0 )and( sb b s )or( f sa sb )

endmodule

47

4對1多工器

(a) 方塊圖 (b) 功能表 (c) 邏輯電路

Y

I0

I1

MUX4 1times

I2

I3S1 S0

Y

0

1

I0

I1

S1 S0

0

0

01

1 1

I2

I3

I0

I1

YI2

I3

S1 S0

47

4對1多工器

(a) 方塊圖 (b) 功能表 (c) 邏輯電路

Y

I0

I1

MUX4 1times

I2

I3S1 S0

Y

0

1

I0

I1

S1 S0

0

0

01

1 1

I2

I3

I0

I1

YI2

I3

S1 S0

48

有致能端2對1多工器

(a) 功能表 (b) 邏輯電路

S Y

0

1

I0

I1

E

1

1

0 0φ

S

I0

I1

Y

E

49

4對1多工器mdash利用2對1多工器

S

I0

Y多工器2 1times

I1E

S

I0

Y多工器2 1times

I1E

I0

Y

I1

I2

I3

S1 S0

50

8對1多工器mdash利用2對1多工器

51

解多工器方塊圖

52

1 對2解多工器

(a) 方塊圖(b) 功能表 (c) 邏輯電路

S Y0

0

1

D

0

Y1

D

0

DY0

Y1S

DeMUX1 2times

S

DY0

Y1

53

有致能端1 對4解多工器

(a) 方塊圖 (b) 功能表 (c) 邏輯電路

D

0

S1 S0

0

10

1 0

Y0 Y1 Y2 Y3E

1 0 0 0 0

D 0 0 0

0 D 0 0

0 0 D 00 0 0 D

0

0

0

0

φ φ

1 1

1 4

DeM

UX

D

Y0

Y1

Y2

Y3S0S1

E

Y0

S1 S0 E

Y1

Y2

Y3

54

8對1解多工器mdash利用4對1解多工器

1 4

DeM

UX

D

Y0

Y1

Y2

Y3S0S1

E

1 4

DeM

UX

D

Y0

Y1

Y2

Y3S0S1

E

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

D

S2

S1 S0

S1 S0

55

1bit比較器方塊圖

56

4 bit比較器方塊圖

57

8 bit比較器mdash利用4 bit比較器

A0A1A3 A2

B0B1B3 B2

IAgtBIA=BIAltB

OAgtBOA=BOAltB

4位元比較器

A0A1A3 A2

B0B1B3 B2

IAgtBIA=BIAltB

OAgtBOA=BOAltB

4位元比較器

010

B0B1B3 B2

A0A1A3 A2

B4B5B7 B6

A4A5A7 A6

A B

56

4 bit比較器方塊圖

57

8 bit比較器mdash利用4 bit比較器

A0A1A3 A2

B0B1B3 B2

IAgtBIA=BIAltB

OAgtBOA=BOAltB

4位元比較器

A0A1A3 A2

B0B1B3 B2

IAgtBIA=BIAltB

OAgtBOA=BOAltB

4位元比較器

010

B0B1B3 B2

A0A1A3 A2

B4B5B7 B6

A4A5A7 A6

A B

57

8 bit比較器mdash利用4 bit比較器

A0A1A3 A2

B0B1B3 B2

IAgtBIA=BIAltB

OAgtBOA=BOAltB

4位元比較器

A0A1A3 A2

B0B1B3 B2

IAgtBIA=BIAltB

OAgtBOA=BOAltB

4位元比較器

010

B0B1B3 B2

A0A1A3 A2

B4B5B7 B6

A4A5A7 A6

A B

58

XOR特性1

N=2

N=4

59

XOR特性2

N=3

60

2進制對葛雷碼轉換器

61

葛雷碼 對2進制轉換器

62

BCD碼對加三碼的轉換電路

輸入BCD碼 輸出加三碼

w x y z D C B A0 0 0 0 0 0 1 10 0 0 1 0 1 0 00 0 1 0 0 1 0 10 0 1 1 0 1 1 00 1 0 0 0 1 1 10 1 0 1 1 0 0 00 1 1 0 1 0 0 10 1 1 1 1 0 1 01 0 0 0 1 0 1 11 0 0 1 1 1 0 0

z = Dy = CD +CDlsquox = BC + BD+BCDlsquow = A+BC+BD

63

w

x

y

z

D

C

B

A

64

BCD碼對七段的轉換電路

65

同位元產生器檢查器

同位產生器與檢查

偶同位位元 P = x y z同位檢查器 C = x y z PC =1奇數個資料位元錯誤發生

C = 0資料正確或偶數個資料位元錯誤發生

66

3bit同位元產生器檢查器

67

可規劃邏輯元件(PLD)

PLD Programmable Logic DevicePROM (Programmable Read Only Memory )PAL (Programmable Array Logic )PLA (Programmable Logic Array)FPGA ndash現場可規劃邏輯陣列 (field-programmable gate array)

可規劃邏輯區塊 (programmable logic blocks)可規劃內部連接 (programmable interconnects)

68

ROM

69

PROM

70

PLD區別

71

PLA

72

PLA內部圖

73

3bit平方電路--分析

74

3bit平方電路