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ディジタル設計 (A1) (Chap. 2) @C105
http://www.ngc.is.ritsumei.ac.jp/~ger/Lectures/Digital2011/index.html
情報システム学科 次世代コンピューティング研究室山下 茂 [email protected]
1
目次
1. 組合せ回路
2. 順序回路
組合せ回路：出力値は入力値のみで決まる
順序回路：出力値は入力値と記憶されている値（状態）により決まる
2
１．組合せ回路
１．１ 組合せ回路の設計
１．２ 組合せ回路の機能ブロック
１．３ PLAとROM
3
１．１ 組合せ回路の設計
•真理値表→論理式
•論理式の簡単化
•回路図の作成
4
真理値表
入力 出力
A00001111
B00110011
C01010101
D01111111
E00010110
F00000001
D=ABC + ABC +ABC + ABC +ABC + ABC +ABC
E= ABC + ABC +ABC
F= ABC
展開定理
5
論理式の簡単化
• 公式の利用
• カルノー図の利用
• クワイン・マクラスキーの方法
D = ABC + ABC + ABC + ABC + ABC +ABC + ABC
AB(C+C)AB(C+C)AB(C+C)
AB AB AB＋＋= ABC ＋
A
加法標準形
6
リテラル数とトランジスタ数の関係• 2 入力NAND
AZ = AB
B
だから論理式を簡単化したいのです！
• 3入力NAND
A Z = ABC
BC
7
お絵かきスペース
8
任意値(don’t care)• 値が１でも０でもかまわない （x）• 入力、出力両方にありうる
• 任意値を用いると真理値表が簡単化できる
A B C D E F0 0 0 0 0 00 0 1 1 0 10 1 0 0 1 10 1 1 1 1 x1 0 0 1 1 x1 0 1 1 1 x1 1 0 1 1 x1 1 1 1 1 x
A B C D E F0 0 0 0 0 00 0 1 1 0 10 1 0 0 1 1x 1 1 1 1 x1 x x 1 1 x
D = A+C
E = A+B
F = A+B+C
参考
9
１．２ 組合せ回路の機能ブロック
•デコーダ
•エンコーダ
•マルチプレクサ
•加算器、減算器
• ALU•比較器
10
デコーダ
入力はn本、出力は2 本n
デコーダ
AB
C
O0O1O2O3O4O5O6O7
A B C O0 O1 O2 O3 O4 O5 O6 O7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 00 1 0 0 0 1 0 0 0 0 00 1 1 0 0 0 1 0 0 0 01 0 0 0 0 0 0 1 0 0 01 0 1 0 0 0 0 0 1 0 01 1 0 0 0 0 0 0 0 1 01 1 1 0 0 0 0 0 0 0 1
O0= A B CO1= A B CO2= A B CO3= A B CO4= A B CO5= A B CO6= A B CO7= A B C
11
デコーダの設計
A
B
C
O0
O1
O2
O3
O4
O5
O6
O7
12
エンコーダ
入力は2 本、出力はn 本複数入力が１のとき優先度ありI7>>I6>>I5>>I4>>I3>>I2>>I1>>I0
nエンコーダ
I0I1I2I3I4I5I6I7
I7 I6 I5 I4 I3 I2 I1 I0 A B C1 x x x x x x x 1 1 1 0 1 x x x x x x 1 1 00 0 1 x x x x x 1 0 10 0 0 1 x x x x 1 0 00 0 0 0 1 x x x 0 1 10 0 0 0 0 1 x x 0 1 0 0 0 0 0 0 0 1 x 0 0 10 0 0 0 0 0 0 x 0 0 0
A
B
C
B=I7+I6+I3+I2
13
マルチプレクサ（セレクタともいう）
A
B
S
Cマルチプレクサ
S==0のとき C=AS==1のとき C=B
C=AS + BS
A
B
S
C
複数の入力線からのデータを選択的に一本の共通線に接続
論理式
14
多入力マルチプレクサ
ABCD
S1 S2
X
X = S1 S2 A + S1 S2 B +S1 S2 C + S1 S2 D
デコーダ
S1 S2
A
B
C
D
X
４入力マルチプレクサ
15
ミニクイズ2入力マルチプレクサを用いて，
4入力マルチプレクサを作成せよ．
16
Full Adder（全加算器）
＋
X Y
Z
Ci
Co
X Y Ci Z Co0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1
Z =XYCi + XYCi + XYCi + XYCi
Co = XYCi + XYCi + XYCi + XYCi= XY + XCi + YCi
大事
17
n ビット加算器
＋
X Y
Z
FA FA FA FA
X3 Y3 X2 Y2 X1 Y1 X0 Y0
S3 S2 S1 S0
C0C4
n n
n+1
n これはビット幅（nビット）を表す
大事
18
減算器
X – Y = X + (-Y)→ 減数の２の補数を加算する→ 減数をビット反転して１を加える
FA FA FA FA
X3 Y3 X2 Y2 X1 Y1 X0 Y0
S3 S2 S1 S0
1C4
19
お絵かきスペース2の補数について語ってみよう。
20
ALU (Arithmetic Logic Unit)
制御信号により指定された演算を行う
制御信号 出力S1 S0 C0 0 A + B0 1 A - B1 0 A & B1 1 A | B
A B
S
C
マルチプレクサ
＋ ― ＆ ｜
A B
C
S
＊各演算モジュールの共通部分は共有される
21
比較器(=)
A=Bのとき１
さもなければ０
A0
A1
A2
A3
B0
B1
B2
B3
2入力ゲートしか使わないとすると、n-bitの比較器(=)の段数は、O(logn)
この論理は、
ド・モルガンの法則覚えてる？
（A0・B0＋A0・B0）
22
お絵かきスペース
23
比較器(=,>,<)入 力 出 力A B X Y Z0 0 0 1 00 1 0 0 11 1 0 1 01 0 1 0 0
X
Z
B
A
Y
A>Bのとき X=1A=Bのとき Y=1A<Bのとき Z=1
X=ABY=AB+ABZ=AB
論理式
24
大小比較 （a＞bなら1を出力）• 1 ビットの判定
– a>b iff a=1 & b = 0 → f1 = a b‘– a=b iff (a=1 & b = 1) | (a=0 & b = 0)→f 2 = a b+a’b’
• 多ビットの場合、
上位ビットの判定結果が優先
• 自分の桁の情報は優先的に伝える– 自分の桁が＝なら下位の結果を伝播する
– 自分の桁が < なら 0 を上の桁に伝える
– 自分の桁が > なら 1 を上の桁に伝える
（＜、≦、≧も同様)
ai biRout Rin
a0 b0Rout Rin
an-1 bn-1Rout Rin 0
0 0 1 0 1 0 10 0 1 0 0 0 1
1 01
0 0 1 0 1 0 10 1 1 0 0 0 1
1 00 0
Advanced
Rout =1 iff (f1 = 1) or (f2 =1 and Rin =1 )
25
お絵かきスペース
26
１．３ PLAとROM• 2段論理式による表現
•メモリにより組合せ回路を実現する–programmable ：変更が容易
FPGAはさらにFFをもつことにより、順序回路も実現できる（Chap1)
27
２段論理式
いかなる論理関数も2段の論理式で表現可能である
（加法標準形）
あらかじめ、２段論理式に合わせた規則構造をもち、用途に応じて接続パターンを設定できるものをPLA(Programmable Logic Array)という
28
真理値表から積和形の導出
入力 出力A B C D0 0 0 00 0 1 10 1 0 10 1 1 01 0 0 11 0 1 01 1 0 01 1 1 1
A B C
A B C
A B C
A B C
+
積(AND) 和(OR)
29
PLA：Programmable Logic Array
ANDゲート(縦方向）
ORゲート
（横方向）
A
B
C
30
PLAの例
入力 出力A B C D E F0 0 0 0 0 00 0 1 1 0 0 0 1 0 1 0 00 1 1 1 1 01 0 0 1 0 01 0 1 1 1 01 1 0 1 1 01 1 1 1 0 1
ABC
DEF
D=ABC+ABC+ABC+ABC+ABC+ABC+ABC
E=ABC+ABC+ABC
F=ABC
AND
OR
電源電圧（論理値1） 横の線が1なら上下
をつなぐスイッチ
電気的に接続
間違いは？
31
お絵かきスペース
32
ROM (Read-Only Memory)• PROM (Programmable ROM)
– 一度だけ書き込みできる （特殊な装置：最初に高電圧で）
• EPROM (erasable PROM)– 電圧をかけると1を書き込め，
– 紫外線照射でその値を消去できる ＝ 何度も書き込みできる
• EEPROM (electronically erasable PROM)– 電子的に消去できるため，基盤上でそのまま書き換え可能
– 改良されて「フラッシュメモリ」と呼ばれるタイプが広く普及
アドレスmビット
データROM2 ×nm nビット
幅高さ
33
ROMによる論理関数の実現
入力 出力A B C D E F0 0 0 0 0 00 0 1 1 0 0 0 1 0 1 0 00 1 1 1 1 01 0 0 1 0 01 0 1 1 1 01 1 0 1 1 01 1 1 1 0 1
0 0 01 0 01 0 01 1 01 0 01 1 01 1 01 0 1
ROM
01234567
アドレス
D E F
任意の論理関数は入力をアドレスとするROMの値を出力とする
ことにより実現できる
34
２：順序回路
２．１ 順序回路の分類
２．２ フリップフロップとラッチ
２．３ 順序回路の機能ブロック
２．４ レジスタとその応用
２．５ SRAMとDRAM２．６ 有限状態機械
35
２．１ 順序回路の分類
• 同期回路：クロックにより制御
– エッジトリガ方式
– レベルセンシティブ方式
• 非同期回路：クロックを用いない
– 低消費電力
エッジトリガ方式の同期回路で構成するのが一般的
36
クロック
立ち上がり 立ち下り
クロック周期
エッジ・トリガ方式：クロックの立ち上がり、立ち下りで状態が変化する
レベル・センシティブ方式：クロックのレベルが１（０）のとき状態が変化する
37
同期式システム
•状態要素の書込みを共通のクロックで制御する
レジスタ レジスタ組み合わせ回路
クロック
クロック周期は組合せ回路の遅延に基づいて決まる
38
２．２ フリップフロップとラッチ
• ラッチ(かんぬき）：クロックが１のとき、入力の変化に
応じていつでも状態が変更される
• フリップフロップ：クロックのエッジでのみ状態が変更される
39
RSラッチ
Ｑ
Ｑ
Ｒｅｓｅｔ
Ｓｅｔ
resetQ
set
Q
セット、リセットができる （SRとも呼ばれる）
S R Q0 0 Q0 1 01 0 11 1 X
40
お絵かきスペース
41
Dラッチ
Clock
D
Q
Qset
reset
クロックに同期して入力データを記憶する
D
Clock
Q
Clock=0の時•R=0•S=0Clock=1の時•R=D•S=D
参考
42
JKラッチ
J
K
clock
Q
Q
set
reset
J K Q0 0 Q0 1 01 0 11 1 Q
J=1, Q=0 のとき setK=1, Q=1 のとき reset
参考
43
ラッチの問題点
• 発振
回路にフィードバックがある場合、１クロックの間に何度も出力が変化することがある
入力はクロック＝１の間安定
D Q
QCClock
Input Output
Input
Clock
Output不定
クロック＝１のときにDが変わると不安定
44
解決法
•マスタスレーブ方式
–クロックの位相を変えた２つのラッチを組み合わせて構成する
•エッジトリガ方式
–クロックの変化点（立上がり、立下り）だけで動作するように構成する
45
Dフリップフロップ（マスタスレーブ）
D
C
Q
QDラッチ
D
C
Q
QDラッチ
D
Clock
Q
Q
D
Clock
Q
セットアップ時間 ホールド時間
マスタ スレーブ
P
P
マスタとスレーブのクロックの位相を反転することによりクロックが0のときD入力が変化してもQは発振しない
46
お絵かきスペース
47
ＪＫフリップフロップ（マスタスレーブ）
J
K
Clock
Q
Q
マスタFF スレーブFF
参考
48
D-FF（エッジトリガ）
Q
Qclock
D
P1
P2
P3
P4
マスタースレーブを改良しQがクロックの立ち上がりの後す
ぐ（少しの遅延）で取り込んだ値になるようになっている．
参考
49
JK-FF(エッジトリガ）
Q
QCL
J
K
参考
50
２．３ 順序回路の機能ブロック
•カウンタ
•シフトレジスタ
•レジスタ
•３状態バッファ
51
非同期カウンタ
J
Q
Q
K
1
J
Q
Q
K
1
J
Q
Q
K
1
J
Q
Q
K
1
clock
D0 D1 D2 D3
clock
D0
D1
D2
D3
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0
CLK CLK CLK CLK
非同期：各FFのクロック入力が共通でない
52
非同期ダウンカウンタ
0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
D0D1D2D3
clock
J
Q
Q
K
1
J
Q
Q
K
1
J
Q
Q
K
1
J
Q
Q
K
1
clock
D0 D1 D2 D3
CLK CLK CLK CLK
参考
53
同期カウンタ同期：すべてのFFが同一clockで動作する
J
Q
Q
K
CLK
J
Q
Q
K
CLK
J
Q
Q
K
CLK
J
Q
Q
K
CLK
D0 D1 D2 D3
1
clock
clock
D0
D1
D2
D3
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0
54
シフトレジスタ
clock
D0D1
D2
D3
A
J
Q
Q
K
J
Q
Q
K
J
Q
Q
K
J
Q
Q
K
CLK CLK CLK CLK
clock
D0 D1 D2 D3
A
55
お絵かきスペース
56
リングカウンタ
Q2 Q1 Q0 Q2+ Q1+ Q0+
0 0 1 0 1 0 0 1 0 1 0 01 0 0 0 0 1
D Q
C
clock
clock
Q0
Q1
Q2
D Q
C
D Q
C
Q0 Q1 Q2循環シフト
参考
57
２．４ レジスタとその応用
D-FFD
CQ
入力データ出力データ
clock
入力データ
clock
出力データ
クロックの立ち上がりで入力データを記憶するこれを基本ブロックとすると回路設計が容易になる
レジスタ
58
レジスタを用いたカウンタ
レジスタ
加算器
1
clock
D C
Q
出力
8
88
8
クロックの立ち上がりで、現在の値に１を加えた値を記憶する
59
レジスタを用いたアップダウンカウンタ
レジスタ
加算器
1
clock
D C
Q
出力
8
88
8
-1
マルチプレクサ up/down
8 8
8ビットで-1は？
60
レジスタを用いたシフトレジスタ
レジスタ
D
C
QA
clock
D0 D1 D2 D3
レジスタ
D
C
Q
レジスタ
D
C
Q
レジスタ
D
C
Q
61
レジスタを用いたロード付きシフトレジスタ
マルチプレクサ
レジスタD C
Q
マルチプレクサ
レジスタD C
Q
マルチプレクサ
レジスタD C
Q
マルチプレクサ
レジスタD C
Q
clock
select
DI0 DI1 DI2 DI3
DO0 DO1 DO2 DO3
A
62
レジスタファイル
マルチプレクサ
レジスタCD
Q
レジスタCD
Q
レジスタCD
Q
レジスタCD
Q
デコーダ
書込みデータ
読出しデータ
読出しレジスタ番号
書込みレジスタ番号
書込み制御信号
63
お絵かきスペース
64
３状態バッファ
• １，０，z（ハイインピーダンス）の３つの状態をとる
• 出力同士を接続できる（z以外の信号は１つだけ）
データ０
データ１
データ２
データ３
選択０
選択１
選択２
選択３
出力
入力 出力
制御
制御=1のとき 出力＝入力制御=0のとき 出力＝z
バス
65
２．５ SRAMとDRAM
必要不要リフレッシュ
低い高いビット当りコスト
高い低い集積度
低速高速速度
コンデンサフリップフロップ基本構造
DRAMSRAM
SRAM: Static Random Access MemoryDRAM: Dynamic Random Access Memory
必要不要リフレッシュ
低い高いビット当りコスト
高い低い集積度
低速高速速度
コンデンサフリップフロップ基本構造
DRAMSRAM
66
Vcc
ワード線
ビット線ビット線
SRAMのメモリセル (4Tセル)
FF構造であり、安定している
参考
67
SRAMのメモリセル (6Tセル)
Vcc
ワード線
ビット線ビット線
参考
68
DRAMのメモリセル
• 1ビット当たり1個のトランジスタで実現できる(SRAMは4~6個）
•定期的にリフレッシュが必要
ワード線
ビット線
コンデンサ
69
DRAMの構造（1次元）
レジスタ
レジスタ
レジスタ
アドレス
書込みデータ
デコーダ
nマルチプレクサ
読み出しデータ
デコーダーレジスタ間、レジスターマルチプレクサ間の配線が膨大
70
DRAMの構造（2次元）
書込みデータ
アドレス
n/2
読み出しデータ
デコーダ
ラッチ・センスアンプ
レジスタ
同時に行いたい、入力・出力の数の分だけ入出力の配線を用意
レジスタ
3状態バッファ
メモリセル
行と列の2次元構成出力に3状態バッファを用いる
マルチプレクサ
71
お絵かきスペース
72
RAS
CAS
アドレス
データ
行 列 列行
DRAMの動作サイクル
サイクル時間
アクセス時間
RAS：Row address strobeCAS：Column address strobe
73
レジスタファイルのメモリセルによる実現 1/2
CPUでは、32個レジスタを持っていたとしても、同時に2,3個のレジスタから読めて、2,3個のレジスタに同時にかければ十分
メモリセルを2次元に配置して、メモリと同じように構成する
ことが可能（次ページ）
参考
74
読み出し
レジスタ番号１
読み出しデータ１
デコーダ
ラッチ・センスアンプ
レジスタ
レジスタファイルのメモリセルによる実現 2/2
読み出し
レジスタ番号２
デコーダ
レジスタ
読み出しデータ２
書き込み
レジスタ番号
デコーダ
レジスタ
書きこみデータ参考
75
２．６ 有限状態機械（ステートマシン）
• Moore方式：出力関数は状態により決まる
• Mealy方式：出力関数は状態と入力により決まる
通常はMealy方式が用いられる
ディジタル回路データパス：データ処理を行う
制御回路：状況に応じてデータパスの制御信号を生成する
ステートマシンとは、制御回路を構成する方式
76
ステートマシンの一般形
状態レジスタ
入力
出力組合せ論理回路
出力関数出力=f(入力、状態）
状態関数次の状態=g（入力、状態）
77
ステートマシンの設計手順
1. 状態遷移図を書く
2. 状態遷移図を簡単化する（状態数を減らす）
3. 状態の２進表現を決める
4. 状態遷移表を書く
5. 出力関数、状態関数を設計する
6. 回路図を書く
78
自動販売機の設計
• 問題：１５０円のコーヒーを販売する自動販売機を作りたい。利用者は、１００円硬貨または５０円硬貨を１クロックに一度だけ投入できるとし、機械は金額が１５０円になったところでコーヒーと釣銭を出力するものとする。
• 符号化– 入力I： １００円硬貨が投入されたとき１、そうでないとき０– 入力J： ５０円硬貨が投入されたとき１、そうでないとき０– 出力C： コーヒーが出されるときに１、そうでないときに０– 出力T：０： 釣銭なし
１： 釣銭５０円– 状態S1S0： ００：初期状態
０１：５０円投入された状態１０：１００円投入された状態
79
状態遷移図
(0 0) / (0 0)
(0 1) / (1 0)(1 0) / (1 1)
(0 0) / (0 0)
00初期状態
0150円
10100円
(0 1) / (0 0)
(0 0) / (0 0)(1 0) / (1 0)
(01) / (0 0)
(I J) / (C T)
(入力) / (出力)
(1 0) / (0 0)
80
状態遷移表
1 10 01 01 0
1 00 00 11 0
0 01 00 01 0
1 00 01 00 1
0 01 00 10 1
0 00 10 00 1
0 01 01 00 0
0 00 10 10 0
0 00 00 00 0
C TS1+ S0+I JS1 S0
現在の状態 入力 出力次の状態
81
自動販売機：出力関数
1x110
xxxx11
1x01
x00
10110100S1,S0I,J
C
C = S1・J + S0・ I + S1・I
1x10
xxxx11
x01
x00
10110100S1,S0
T
T = S1・I
I,J
出力関数＝f(現在の状態、入力）
82
自動販売機：状態関数
x１10
xxxx11
x１01
１x00
10110100S1,S0I,J
S1+
S1+ = S0・J + S1・S0・ I + S1・I・J
x10
xxxx11
x１01
x１00
10110100S1,S0
S0+
S0+ = S1・S0・J＋S0・I・J
I,J
状態関数（次の状態）＝f(現在の状態、入力）
83
お絵かきスペース
84
自動販売機： 回路図
Q
Q
CLR
D
Q
Q
CLR
D
I
J
C
S1
S0
T
Clock
状態関数 出力関数
85
ワンホット方式ステートマシンひとつの状態に対して1個のFFを用いる
デコード方式ステートマシン複数のFFをデコードして状態を表す
ステートマシンの実現方法
ワンホット方式使用するFFが多い
動作スピードは速い
デコード方式使用するFFが少ない
状態数が多いと動作速度が遅くなる
86
入力
出力組合せ論理回路
状態レジスタ
ワン・ホット方式ステートマシン
87
入力
出力組合せ論理回路
状態レジスタ
デコーダ
デコード方式ステートマシン
88
状態0 状態1 状態2 状態3
ワン・ホット方式
A B C D状態0： 1 0 0 0状態1： 0 1 0 0状態2： 0 0 1 0状態3： 0 0 0 1
デコード方式
A B状態0： 0 0状態1： 0 1 状態2： 1 1状態3： 1 0
例１
89
ワン・ホット方式の実現
A B C D状態0： 1 0 0 0状態1： 0 1 0 0状態2： 0 0 1 0状態3： 0 0 0 1
A B C D
状態関数B+=AC+=BD+=CA+=D
シフトレジスタによる実現
90
A B A+ B+0 0 0 10 1 1 11 1 1 01 0 0 0
状態関数A+=BB+=A
A
B
デコード方式の実現
A B A+ B+0 0 0 10 1 1 01 0 1 11 1 0 0
状態関数A+=AB+ABB+=B
A
B
状態割り当てにより複雑さが大きく変わる
91
ワン・ホット方式
A B C D状態0： 1 0 0 0状態1： 0 1 0 0状態2： 0 0 1 0状態3： 0 0 0 1
デコード方式
A B状態0： 0 0状態1： 0 1 状態2： 1 1状態3： 1 0
例2
状態0 状態1
状態2
状態3X=0
X=1
92
X
ワン・ホット方式の実現
A
B
C
D
X
A B C D状態0： 1 0 0 0状態1： 0 1 0 0状態2： 0 0 1 0状態3： 0 0 0 1
状態0 状態1
状態2
状態3X=0
X=1
状態遷移図から容易に導出できる
93
デコード方式の実現
A B X A+ B+0 0 0 0 10 0 1 1 00 1 0 1 10 1 1 1 11 0 0 1 11 0 1 1 11 1 0 0 01 1 1 0 0
A B状態0： 0 0状態1： 0 1 状態2： 1 0状態3： 1 1
A+ = A B + A B + A X
B+ = A B + A B + A X
X
状態0 状態1
状態2
状態3X=0
X=1
AA
BB
94
例：電子サイコロ
クロックが入ると、サイコロの目が１つ増える
LED７個で表示する
A
B
C
DE
F
G
95
数値ー１を状態とし、3ビットで表現
状態0 状態1 状態2 状態3 状態4 状態5
X Y Z X+ Y+ Z+ A B C D E F G0 0 0 0 0 1 0 0 0 1 0 0 00 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 0 1 1 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 0 0 0 1 1 1 0 1 1 1
現在 次の状態 出力X+ = XZ+YZY+ = YZ + XYZZ+ = Z
A = X + YZB = XZC = X + Y + ZD = ZE = X + Y + ZF = XZG = X + YZ
デコード方式
出力関数
状態関数
96
ワンホット方式6ビットのシフトレジスタで状態を表す
S1 S2 S3 S4 S5 S6 S1+ S2+ S3+ S4+ S5+ S6+ A B C D E F G1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 00 1 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 1 0 0 0 0 0 0 1 1 0 1 1 1 0 1 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 0 1 1 1
現在 次の状態 出力
S1+ = S6S2+ = S1S3+ = S2S4+ = S3S5+ = S4S6+ = S5
A = S4+S5+S6B = S6C = S2+S3+S4+S5+S6D = S1+S3+S5E = S2+S3+S4+S5+S6F = S6G = S4+S5+S6
状態関数 出力関数
97
A B C D E F G A+ B+ C+ D+ E+ F+ G+0 0 0 1 0 0 0 0 0 1 0 1 0 00 0 1 0 1 0 0 0 0 1 1 1 0 00 0 1 1 1 0 0 1 0 1 0 1 0 11 0 1 0 1 0 1 1 0 1 1 1 0 11 0 1 1 1 0 1 1 1 1 0 1 1 11 1 1 0 1 1 1 0 0 0 1 0 0 0
個別のLEDで状態を表す
出力関数＝状態関数となる
A+ = CD + ABB+ = ADC+ = FD+ = DE+ = FF+ = ADG+ = CD + AB
参考
98
P Q R S P+ Q+ R+ S+ 1 0 0 0 0 1 0 00 1 0 0 1 1 0 01 1 0 0 0 1 1 00 1 1 0 1 1 1 01 1 1 0 0 1 1 10 1 1 1 1 0 0 0
LEDの組で状態を表す
A
B
C
DE
F
GCとGは同じ論理AとEは同じ論理BとFは同じ論理これを利用すると、D、（C,G)、（A,E)、（B,F)の４つの状態で表現できる
P+ = PQ+ = SR+ = PQ + RS S+ = PR
参考
![会計理論とは何か - 京都大学hujii/myweb/GradSchool 2016...論点整理 6 要点 目的論 制度設計の前提。[目的―手段]の関係性のもと で基準を設定。認識論](https://img.pdfslide.tips/doc/110x75/5e3db8ce8d735f1ec7261cd1/ece-ef-hujiimywebgradschool-2016-ecc.jpg)
