セクションI.DDRおよびDDR2 SDRAM高性能コントローラ ......101 Innovation Drive San Jose, CA 95134 セクションI.DDRおよびDDR2 SDRAM高性能コントローラ

101 Innovation DriveSan Jose, CA 95134www.altera.com

セクション I. DDR および DDR2 SDRAM高性能コントローラおよび ALTMEMPHY IP ユーザーガイド

ドキュメント・バージョン : 1.3ドキュメント・デート : 2010年2月

EMI_DDR_UG-1.3

http://www.altera.com

Copyright © 2010 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the stylized Altera logo, specific device designations, and all otherwords and logos that are identified as trademarks and/or service marks are, unless noted otherwise, the trademarks and service marks of Altera Corporation in the U.S. and othercountries. All other product or service names are the property of their respective holders. Altera products are protected under numerous U.S. and foreign patents and pending ap-plications, maskwork rights, and copyrights. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty,but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use ofany information, product, or service described herein except as expressly agreed to in writing by Altera Corporation. Altera customers are advised to obtain the latest version ofdevice specifications before relying on any published information and before placing orders for products or services.

© 2010 年 2 月 Altera Corporation

目次

この項について改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . vii

第 1 章 . この IP についてリリース情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1‒2サポートされるデバイス・ファミリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1‒2機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1‒3サポートされていない機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1‒4MegaCore 検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1‒5リソース使用率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1‒5ALTMEMPHY メガファンクション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1‒5高性能コントローラ (HPC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1‒7高性能コントローラ II (HPC II) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1‒8

システム要件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1‒10インストールおよびライセンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1‒10無償評価版 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1‒11OpenCore Plus タイム・アウト動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1‒11

第 2 章 . 使用法デザイン・フロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2‒1SOPC Builder のフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2‒2パラメータの指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2‒2SOPC Builder システムの終了 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2‒3

MegaWizard Plug-In Manager のフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2‒4パラメータの指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2‒4

生成されるファイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2‒6

第 3 章 . パラメータの設定ALTMEMPHY パラメータの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3‒1メモリ設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3‒2カスタム・メモリ・プリセットを作成するための Preset Editor の使用 . . . . . . . . . . . . . . . . . . . 3‒3ディレート・メモリ・セットアップおよびホールド・タイミング . . . . . . . . . . . . . . . . . . . . . . . . 3‒9

PHY 設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3‒11ボード設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3‒13コントローラ・インタフェース設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3‒14

DDR または DDR2 SDRAM高性能コントローラのパラメータ設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3‒14コントローラ設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3‒16

第 4 章 . コンパイルおよびシミュレーションデザインのコンパイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4‒1デザインのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4‒4NativeLink によるシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4‒5IP 機能シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4‒6

DDR およびDDR2 SDRAM 高性能コントローラおよびALTMEMPHY IP ユーザーガイド

iv

第 5 章 . 機能の説明̶ALTMEMPHYブロック説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒1キャリブレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒2ステップ 1: メモリ・デバイスの初期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒4ステップ 2: ライト・トレーニング・パターン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒4ステップ 3: 読み出し再同期化（キャプチャ）クロック位相 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒4ステップ 4: リードおよびライト・データパス・タイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒5ステップ 5: アドレスおよびコマンド・クロック・サイクル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒5ステップ 6: ポストアンブル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒5ステップ 7: ユーザー・モードの準備 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒5

アドレスおよびコマンド・データパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒7Arria GX、Arria II GX、Cyclone III、HardCopy II、Stratix II、および Stratix II GX デバイス . 5‒7Stratix III および Stratix IV デバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒9

クロックおよびリセット管理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒9Arria GX、Arria II GX、HardCopy II、Stratix II、あよび Stratix II GX デバイス . . . . . . . . . . . . . 5‒9Cyclone III デバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒18Stratix III および Stratix IV デバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒21

リード・データパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒26Arria GX、Arria II GX、HardCopy II、Stratix II、および Stratix II GX デバイス . . . . . . . . . . . . 5‒26Cyclone III デバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒28Stratix III および Stratix IV デバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒29

ライト・データパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒31Arria GX、Arria II GX、Cyclone III、HardCopy II、Stratix II、および Stratix II GX デバイス 5‒31Stratix III および Stratix IV デバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒32

ALTMEMPHY 信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒33PHY からコントローラへのインタフェース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒41カスタム・コントローラの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒50

準備ステップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒50デザインの検討事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒50クロックおよびリセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒50キャリブレーション・プロセス要件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒51他のローカル・インタフェース要件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒51アドレスおよびコマンド・インタフェース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒51リード・コマンドとリード・データ間のハンドシェイク・メカニズム . . . . . . . . . . . . . . . . . . . 5‒52ライト・コマンドとライト・データの間のハンドシェイク・メカニズム . . . . . . . . . . . . . . . . . 5‒53部分書き込み動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5‒53

DDRおよび DDR2 SDRAM 高性能コントローラおよび ALTMEMPHY IP ユーザーガイド © 2010 年 2 月 Altera Corporation

v

第 6 章 . 機能の説明̶高性能コントローラブロック説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒2コマンド FIFO バッファ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒3ライト・データ FIFO バッファ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒3ライト・データ・トラッキング・ロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒3メイン・ステート・マシン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒3バンク管理ロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒3タイマ・ロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒4ステート・マシンの初期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒4アドレスおよびコマンド・デコード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒4PHY インタフェース・ロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒4ODT 生成するロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒4低消費電力モード・ロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒5コントロール・ロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒5誤り訂正コード（ECC） . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒6割り込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒9部分的書き込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒9部分的バースト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒10ECC レイテンシ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒11ECC レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒11ECC レジスタ・ビット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒14

トップレベル・ファイルの例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒16サンプル・ドライバ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒17

トップレベル信号の記述 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6‒19

第 7 章 . 機能の説明̶高性能コントローラ IIHPC から HPC II へのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒1ブロック説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒3Avalon-MM データ・スレーブ・インタフェース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒4ライト・データ FIFO バッファ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒5コマンド・キュー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒5バンク管理ロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒5タイマ・ロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒5コマンド発行のステート・マシーン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒6アドレスおよびコマンド・デコード・ロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒6ライトおよびリード・データパス、およびライト・データ・タイミング・ロジック . . . . . . . . . . 7‒6ODT 生成ロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒7ユーザー制御の側波帯信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒7ユーザー自動プリチャージのコマンド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒7ユーザー・リフレッシュ・コマンド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒7マルチ・キャスト・ライト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒7低消費電力モード・ロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒8

コンフィギュレーションおよびステータス・レジスタ (CSR) インタフェース . . . . . . . . . . . . . . . . . 7‒8誤り訂正コード（ECC） . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒8部分的書き込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒9部分的バースト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒11

トップレベル・ファイルの例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒11サンプル・ドライバ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒12

トップレベル信号の記述 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒14レジスタ・マップの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7‒21

第 8 章 . レイテンシ

© 2010 年 2 月 Altera Corporation DDR およびDDR2 SDRAM 高性能コントローラおよびALTMEMPHY IP ユーザーガイド

vi

第 9 章 . タイミング図DDR および DDR2 高性能コントローラ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9‒1自動プリチャージ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9‒2ユーザー・リフレッシュ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9‒3フル・レート・リード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9‒4ハーフ・レート・リード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9‒6フル・レート・ライト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9‒8ハーフ・レート・ライト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9‒10初期化タイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9‒12キャリブレーション・タイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9‒14

DDR および DDR2 高性能コントローラ II . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9‒15ハーフ・レート・リード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9‒16ハーフ・レート・ライト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9‒18フル・レート・リード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9‒20フル・レート・ライト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9‒22

追加情報アルテラへのお問い合わせ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Info‒1表記規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Info‒1


© 2010 年 2 月 Altera CorporationPreliminary

この項について

改訂履歴以下の表に本項の改訂履歴を示します。

日付バージョン変更内容

2010 年 2 月 1.3 誤字脱字修正。

2010 年 2 月 1.2 ■ Stratix IV デバイスのフル・サポート。

■ 初期化のタイミング図および HPC のキャリブレーションの段階を追加。

2009 年 11 月 1.1 マイナー修正。

2009 年 11 月 1.0 初版


viii この項について改訂履歴

DDRおよび DDR2 SDRAM 高性能コントローラおよび ALTMEMPHY IP ユーザーガイド © 2010 年 2 月 Altera CorporationPreliminary


1. この IP について

アルテラの DDR および DDR2 SDRAM 高性能コントローラ MegaCore ファンクションは、業界標準の DDR SDRAM および DDR2 SDRAM への簡略化されたインタフェースを提供します。ALTMEMPHY メガファンクションは、メモリに対する読み出しおよび書き込み動作を実行し、メモリ・コントローラとメモリ・デバイス間のインタ

フェースとして使用されます。この MegaCore ファンクションは、アルテラのALTMEMPHY メガファンクションと連携して動作します。

DDR および DDR2 SDRAM 高性能コントローラ MegaCore ファンクションおよびALTMEMPHY メガファンクションは、フル・レートまたはハーフ・レート DDR および DDR2 SDRAM インタフェースを提供します。DDR および DDR2 SDRAM 高性能コントローラ MegaCore ファンクションは 2 つのコントローラ・アーキテクチャを提供します。それらは高性能コントローラ（HPC）および高性能コントローラ II（HPC II）です。 HPC II はより高い効率および最新機能を提供します。

1 記述しないかぎり、DDR及びDDR2 SDRAMの高性能コントローラはHPC及びHPC IIを参照しています。

図 1–1 に、DDR または DDR2 SDRAM 高性能コントローラの MegaCore ファンクションを作成する、トップレベル・ファイルの例を含むシステム・レベルのブロック図を

示します。

MegaWizard™ Plug-In Manager は、サンプル・ドライバ、および DDR または DDR2 SDRAM 高性能コントローラのカスタム・バリエーションを含むトップレベル・ファイルの例を生成します。コントローラはインスタンス化された ALTMEMPHY のメガファンクションのインスタンスを PLL 及び DLL にインスタンス化します。 ALTMEMPHY メガファンクションの複数のインスタンスの間で DLL を共有する場合は、オプションで ALTMEMPHY メガファンクションの外部に DLL をインスタンス化することができます。PLL は複数のインスタンスに共用されてはいけませんが、複数のインスタンスの間で一部の PLL クロック出力を共有することができます。

トップレベル・ファイルの例は、シミュレーション、合成、およびハードウェア上

で使用可能な完全に動作するデザインです。サンプル・ドライバは、セルフ・テスト・モジュールでコントローラにリードとライトのコマンドを発行し、リード･デー

タをチェックして、パス / フェイルおよびテスト完了の信号を出力します。

図1‒1. システム・レベル図

図 1–1 の注：

(1) Instantiate DLL Externally を選択する際、DLL が ALTMEMPHY メガファンクションの外部にインスタンス化されます。

パス/フェイル外部メモリ・

デバイス

ALTMEMPHY高性能

コントローラ

サンプル・ドライバ

PLL

(1)

トップレベル・ファイルの例

DLL


1–2 第 1章 : この IP についてリリース情報

ALTMEMPHY メガファンクションは、メモリ・デバイスとメモリ・コントローラ間のデータパスを作成します。メガファンクションは、スタンドアロン製品として利用可能であり、またはアルテラの高性能メモリ・コントローラと併用して使用できます。スタンドアロン製品の場合は、ALTMEMPHY メガファンクションをカスタム・コントローラまたはサードパーティ・コントローラと共に使用することができます。

リリース情報表 1–1 に、DDR と DDR2 SDRAM 高性能コントローラおよび ALTMEMPHY IP のリリースに関する情報を示します。

アルテラは、Quartus®II ソフトウェアの現行バージョンが、各 MegaCore ファンクションの前のバージョンをコンパイルできることを検証しています。「MegaCore IP Library Release Notes and Errata」では、この検証に例外がある場合に報告します。アルテラは、1 リリースより前の MegaCore ファンクションのバージョンのコンパイルは検証していません。DDR および DDR2 SDRAM 高性能コントローラおよび Quartus II の特定のバージョンの ALTMEMPHY メガファンクションについて詳しくは、「Quartus II Software Release Notes」を参照してください。

サポートされるデバイス・ファミリMegaCore ファンクションは、ターゲットのアルテラ・デバイス・ファミリに対し、フル・サポートあるいは暫定サポートを提供しています。

■ フル・サポートとは、メガファンクションがデバイス・ファミリの機能要件およ

びタイミング要求値をすべて満たしており、生産デザインで使用可能であること

を意味します。

■ 暫定サポートとは、メガファンクションがすべての機能要件を満たしますが、メ

ガファンクションに対し、デバイス・ファミリについてのタイミング解析がまだ

行われていることを意味します。

表 1–2 に、DDR と DDR2 SDRAM 高性能コントローラにより各アルテラ・デバイス・ファミリに提供されるサポートのレベルを示します。

表1‒1. リリース情報

項目説明

バージョン 9.1 SP1

リリース月 2010 年 2 月

製品コード IP-SDRAM/HPDDR (DDR SDRAM HPC)

IP-SDRAM/HPDDR2 (DDR2 SDRAM HPC)

IP-HPMCII (HPC II)

プロダクト ID 00BE (DDR SDRAM)

00BF (DDR2 SDRAM)

00CO (ALTMEMPHY メガファンクション )

ベンダ ID 6AF7


www.altera.com/literature/rn/rn_ip.pdfwww.altera.com/literature/rn/rn_ip.pdfhttp://www.altera.com/literature/rn/rn_qts.pdf

第 1 章 : この IP について 1–3機能

機能ALTMEMPHY メガファンクションは、以下の機能を提供しています。

■ セットアップが簡単。

■ 対応しているデバイスに対して、DDR 及び DDR2 SDRAM 用の Altera の PHY Interface (AFI) のサポートを提供。

■ キャリブレーションの自動化により、複雑なリード・データ・タイミング計算が

不要。

■ DDR およびDDR2 SDRAM インタフェースに対する最大限の安定性能を保証する VTトラッキング。

■ クリティカル・タイミング・パスに関係なく、自蔵データパスがアルテラ・コン

トローラまたはサードパーティ・コントローラへの接続を実行。

■ DDR および DDR2 SDRAM インタフェースのフル・レートおよびハーフ・レート。

■ 使いやすい MegaWizard インタフェース。

また、表 1–3 に DDR および DDR2 SDRAM HPC および HPC II により提供される機能を示しています。

表1‒2. サポートされるデバイス・ファミリ

デバイス・ファミリサポートの種類

Arria® GX フル・サポート Arria II GX 予備的なサポートCyclone® III フル・サポート Cyclone III LS 予備的なサポート Cyclone IV 予備的なサポートHardCopy® II フル・サポート HardCopy III 予備的なサポート HardCopy IV E 予備的なサポート Stratix® II フル・サポート Stratix II GX フル・サポート Stratix III フル・サポート Stratix IV フル・サポート

その他のデバイス・ファミリサポートなし

表1‒3. DDR および DDR2 SDRAM HPC および HPC II 機能（その１）

機能

コントローラのアーキテクチャ

HPC HPC II

ハーフ・レート・コントローラ v vAFI ALTMEMPHY のサポート v vAvalon®Memory Mapped (MM) ローカル・インタフェースのサポート v vネイティブ・ローカル・インタフェースのサポート v —


1–4 第 1章 : この IP についてサポートされていない機能

サポートされていない機能■ タイミング・シミュレーション

■ 2 のバースト・レングス

順序のリード及びライトを含む先行バンクの管理の設定可能なコマンド

— v

追加のラテンシ — v(1)tRC 緩和のマルチ・キャスト・ライトのオプションのサポート — vアービタ的な Avalon バースト・レングスのサポート — v4 のメモリバースト・レングス v v(2)8 のメモリバースト・レングス — v(3)フレキシブルな内部メモリ用のバースト・アダプタ — v設定可能な Local-to-Memory のアドレスマッピング — vロー・レイテンシ用の統合ハーフ・レートのブリッジ — vサイズおよびモード・レジスタ設定のランタイム・コンフィギュレーション、およびメモリ・タイミングのオプション

— v

パーシャル・アレイ・セルフ・リフレッシュ (PASR) — v業界標準の DDR および DDR2 SDRAM デバイスおよび DIMM のサポート v vセルフ・リフレッシュ・コマンドのオプションのサポート v vユーザーコントロールによるパワーダウン・コマンドのオプションのサポート

v —

プログラマブル・タイム・アウトを備えたパワーダウン・コマンドのオプションのサポート

— v

自動プリチャージ・リード・コマンドおよび自動プリチャージ・ライト・コマンドのオプションのサポート

v v

ユーザー・コントローラ・リフレッシュのオプションのサポート v vSOPC Builder のフローにおける複数コントローラ・クロックの共有のオプション

v v

統合された誤り訂正コード（ECC）機能 72 ビット合 v v統合された ECC 機能 40 ビット合 — v部分的ワード書き込みでオプションの自動誤り訂正 — vSOPC Builder への対応 v vOpenCore Plus 評価のサポート v —Quartus II IP Advisor のサポート v —アルテラでサポートしている VHDL、Verilog HDL シミュレータ上で使用可能な IP ファンクション・シュミレーション・モデル

v v

表 1–3 の注：

(1) HPC II は tRCD － 1 以上の追加レイテンシ値をクロック・サイクル（tCK）単位でサポートします。 (2) フル・レート・モードの場合、HPC II は 4 のメモリのバースト・レングスのみをサポートします。(3) ハーフ・レート・モードの場合、HPC II は 8 のメモリのバースト・レングスのみをサポートします。

表1‒3. DDR および DDR2 SDRAM HPC および HPC II 機能（その２）

機能

コントローラのアーキテクチャ

HPC HPC II


第 1 章 : この IP について 1–5MegaCore 検証

■ DM ピンがディセーブルされるとき、ECC および非 ECC モードでの部分的バーストおよびアラインメントされていないバースト。

MegaCore 検証MegaCore 検証では、シミュレーション・テストを実行します。アルテラでは、DDR および DDR2 SDRAM 高性能コントローラの機能を保証するために、業界標準の Denaliモデルを使用して、機能テストをカバーする徹底したランダムなダイレクト・テス

トを実施しました。

リソース使用率以下の項では、ALTMEMPHY メガファンクション、および DDR と DDR2 SDRAM 高性能コントローラ (HPC と HPC II) に関する情報を示します。

ALTMEMPHY メガファンクション以下のデバイスの場合、表 1–4 ～表 1–7 に Quartus II ソフトウェア・バージョン 9.1における AFI 付き ALTMEMPHY メガファンクションの標準的なサイズを示します。

■ Arria II GX (EP2AGX260FF35C4) デバイス

■ Cyclone III (EP3C16F484C6) デバイス

■ Stratix II (EP2S60F1020C3) デバイス

■ Stratix III (EP3SL110F1152C2) デバイス

■ Stratix IV (EP4SGX230HF35C2) デバイス

1 Arria GX および Stratix GX デバイスのリソース使用率は Stratix II デバイスと同様です。

表1‒4. Arria GX デバイスのリソース使用率 ( 注 1)

PHYレート

メモリ幅（ビット）

組み合わせALUT 数

ロジック・レジスタ数

M9Kブロック

メモリALUT 数

ハーフ 8 1,428 1,179 2 18

16 1,480 1,254 4 2

64 1,787 1,960 12 22

72 1,867 2,027 13 2

フル 8 1,232 975 0 35

16 1,240 915 3 1

64 1,287 1,138 7 41

72 1,303 1,072 9 1

表 1–4 の注：

(1) 記載しているリソース使用率は、AFI 付き ALTMEMPHY メガファンクションによって使用されるリソースのみを指しています。メモリ・コントローラのオーバーヘッドが追加されます。


1–6 第 1章 : この IP についてリソース使用率

表1‒5. Cyclone III デバイスのリソース使用率 ( 注 1)

PHYレート




M9Kブロック

ハーフ 8 1,995 1,199 2

16 2,210 1,396 3

64 3,523 2,574 9

72 3,770 2,771 9

フル 8 1,627 870 2

16 1,762 981 2

64 2,479 1,631 5

72 2,608 1,740 5

表 1–5 の注：(1) 記載しているリソース使用率は、AFI 付き ALTMEMPHY メガファンクションによって使用されるリ

ソースのみを指しています。メモリ・コントローラのオーバーヘッドが追加されます。

表1‒6. Stratix II デバイスのリソース使用率 ( 注 1) および (2)

PHYレート




M512Kブロック

M4K ブロック

ハーフ 8 1,444 1,201 4 1

16 1,494 1,375 4 2

64 1,795 2,421 5 7

72 1,870 2,597 4 8

表 1–6 の注：

(1) 記載しているリソース使用率は、AFI 付き ALTMEMPHY によって使用されるリソースのみを指しています。メモリ・コントローラのオーバーヘッドが追加されます。

(2) Arria および Stratix GX デバイスのリソース使用率は Stratix II デバイスと同様です。

表1‒7. Stratix III および Stratix IV デバイスのリソース使用率 ( 注 1)

PHYレート




M9Kブロック

メモリALUT 数

ハーフ 8 1,356 1,040 1 40

16 1,423 1,189 1 80

64 1,805 2,072 1 320

72 1,902 2,220 1 360

フル 8 1,216 918 1 20

16 1,229 998 1 40

64 1,319 1,462 1 160

72 1,337 1,540 1 180

表 1–7 の注：(1) 記載しているリソース使用率は、AFI 付き ALTMEMPHY によって使用されるリソースのみを指して

います。メモリ・コントローラのオーバーヘッドが追加されます。


第 1 章 : この IP について 1–7リソース使用率

高性能コントローラ (HPC)表 1–8 ～表 1–13 に Arria GX、Arria II GX、Cyclone III、Stratix II、Stratix II GX、Stratix III、および Stratix IV デバイスに対して AFI 付き DDR または DDR2 SDRAM HPC

（ALTMEMPHY を含む）の標準的なサイズを示します。

表1‒8. Arria GX デバイスのリソース使用率

コントローラ・レート

ローカル・データ幅

（ビット）メモリ幅

（ビット）組み合わせ ALUT

数専用ロジック・レジスタ数

メモリ

M512 M4K

ハーフ 32 8 1,851 1,562 4 2

64 16 1,904 1,738 4 4

256 64 2,208 2,783 5 15

288 72 2,289 2,958 4 17

フル 16 8 1,662 1,332 6 0

32 16 1,666 1,421 3 3

128 64 1738 1,939 3 9

144 72 1,758 2,026 4 9

表1‒9. Arria II GX デバイスのリソース使用率



（ビット）




メモリ

(M9K)

ハーフ 32 8 1,837 1,553 3

64 16 1,894 1,628 6

256 64 2,201 2,334 20

288 72 2,279 2,401 22

フル 16 8 1,671 1400 1

32 16 1,684 1,340 4

128 64 1725 1,562 11

144 72 1,738 2,497 14

表1‒10. Cyclone III デバイスのリソース使用率


ローカル・データ幅（ビット）


組み合わせ ALUT数

専用ロジック・レジスタ数

メモリ (M9K)

ハーフ 32 8 2,683 1,563 3

64 16 2,905 1,760 5

256 64 4,224 2,938 17

288 72 4,478 3,135 18

フル 16 8 2,386 1,276 3

32 16 2,526 1,387 3

128 64 3,257 2,037 9

144 72 3,385 2,146 10


1–8 第 1章 : この IP についてリソース使用率

高性能コントローラ II (HPC II)表 1–14 ～表 1–18 に Arria II GX、Cyclone III、Stratix II、Stratix II GX、 Stratix III、およびStratix IV デバイスに対して DDR または DDR2 SDRAM HPC II（ALTMEMPHY を含む）の標準的なサイズを示します。

表1‒11. Stratix II および Stratix II GX デバイスのリソース使用率






メモリ

M512 M4K

ハーフ 32 8 1,853 1,581 4 2

64 16 1,901 1,757 4 4

256 64 2,206 2,802 5 15

288 72 2,281 2,978 4 17

フル 16 8 1,675 1,371 6 0

32 16 1,675 1,456 3 3

128 64 1740 1,976 3 9

144 72 1,743 2,062 4 9

表1‒12. Stratix III デバイスのリソース使用率






メモリ (M9K)

ハーフ 32 8 1,752 1,432 2

64 16 1,824 1,581 3

256 64 2,210 2,465 9

288 72 2,321 2,613 10

フル 16 8 1,622 1,351 2

32 16 1,630 1,431 2

128 64 1736 1,897 5

144 72 1,749 1,975 6

表1‒13. Stratix IV デバイスのリソース使用率






メモリ (M9K)

ハーフ 32 8 1,755 1,452 1

64 16 1,820 1,597 2

256 64 2,202 2,457 8

288 72 2,289 2,601 9

フル 16 8 1,631 1,369 1

32 16 1,630 1,448 1

128 64 1731 1,906 4

144 72 1,743 1,983 5


第 1 章 : この IP について 1–9リソース使用率

表1‒14. Arria II GX デバイスのリソース利用率






メモリ (M9K)

ハーフ 32 8 3,038 2,041 3

64 16 3,156 2,197 5

256 64 3,649 3,115 17

288 72 3,716 3,269 18

フル 16 8 2,860 1,856 1

32 16 2,900 1,872 2

128 64 3,138 2,246 7

144 72 3,187 2,251 9

表1‒15. Cyclone III デバイスのリソース使用率






メモリ (M9K)

ハーフ 32 8 4,229 1,979 3

64 16 4.409 2,155 5

256 64 5,632 3,207 17

288 72 5,811 3,382 18

フル 16 8 4,003 1,684 3

32 16 4,090 1,763 3

128 64 4,680 2,221 9

144 72 4,776 2,298 10

表1‒16. Stratix II および Stratix II GX デバイスのリソース使用率






メモリ

M512 M4K

ハーフ 32 8 3,063 1,991 4 3

64 16 3,122 2,145 4 6

256 64 3,433 3,065 5 23

288 72 3,517 3,219 4 26

フル 16 8 2,818 1,756 4 2

32 16 2,833 1,817 3 4

128 64 2,869 2,137 3 13

144 72 2,906 2,193 3 14


1–10 第 1章 : この IP についてシステム要件

システム要件DDRおよびDDR2 SDRAM高性能コントローラMegaCoreファンクションは、MegaCore IPライブラリの一部であり、Quartus II ソフトウェアとともに配布されます。また、アルテラのウェブサイト（www.altera.com）からダウンロードすることもできます。

f システム要件とインストール手順については、「Altera Software Installation & Licensing」を参照してください。

インストールおよびライセンス図 1–2 に、 DDR および DDR2 高性能コントローラ MegaCore ファンクションをインストールした後のディレクトリ構造を示します。ここで、がインストール・ディレクトリです。 Windows でのデフォルトのインストール・ディレクトリは、c:\altera\ です。Linux では、/opt/altera です。

表1‒17. Stratix III デバイスのリソース使用率






メモリ (M9K)

ハーフ 32 8 2,907 1,935 2

64 16 2,997 2,084 3

256 64 3,392 2,968 9

288 72 3,464 3,116 10

フル 16 8 2,859 1,758 2

32 16 2,872 1,838 2

128 64 2,948 2,302 5

144 72 2,914 2,378 6

表1‒18. Stratix IV デバイスのリソース使用率





数専用ロジック・レジスタ数 M9K

ハーフ 32 8 2,935 1,966 2

64 16 3,018 2,111 3

256 64 3,405 2,971 9

288 72 3,475 3,115 10

フル 16 8 2,856 1,792 2

32 16 2,872 1,871 2

128 64 2,938 2,329 5

144 72 2,962 2,404 6


www.altera.comhttp://www.altera.com/literature/manual/quartus_install.pdf

第 1 章 : この IP について 1–11インストールおよびライセンス

機能および性能が十分満足できて、MegaCore ファンクションを製品に組み込む場合にのみ、ライセンスを購入していただく必要があります。

DDR または DDR2 SDRAM HPC を使用する場合、アルテラ・ウェブサイト（www.altera.com/licensing）からライセンス・ファイルを要求して、コンピュータにインストールできます。ライセンス・ファイルを要求すると、アルテラから電子メー

ルで license.dat ファイルが送信されます。インターネットをご利用いただけないお客様は、販売代理店にお問い合わせください。

DDR または DDR2 HPC II を使用する場合、ライセンスを注文するには販売代理店にお問い合わせください。

無償評価版アルテラの OpenCore Plus 評価機能は、DDR または DDR2 SDRAM HPC にのみ適用できます。 OpenCore Plus 評価機能により、以下の処理を実行することができます。

■ システム内のメガファンクション（アルテラ MegaCore ファンクションまたはAMPPSM メガファンクション）の動作をシミュレーションする。

■ デザインの機能を検証したり、サイズやスピードを迅速かつ簡単に評価する。

■ MegaCore ファンクションを含むデザインに対し、デバイス・プログラミング・ファイルを生成する（時間に制限のあり）。

■ デバイスをプログラムし、デザインをハードウェア上で検証する。

メガファンクションのライセンスは、お客様が機能と性能に満足し、かつデザイン

を製品化する場合にのみ、ご購入いただく必要があります。

OpenCore Plus タイム・アウト動作OpenCore Plus ハードウェア評価は、以下の 2 種類の動作モードをサポートします。

■ Untethered（アンテザード）— デザインは制限時間のみ実行されます。

図1‒2. ディレクトリ構造

ddr3_high_perfDDR3 SDRAM高性能コントローラMegaCoreファンクション・ファイルを含む。

docDDR3 SDRAM高性能コントローラMegaCoreファンクションの資料を含む。

lib暗号化された下位レベルのデザイン・ファイルとその他のサポート・ファイルを含む。

common共有コンポーネントを含む。

インストール・ディレクトリ。

ipアルテラのMegaCore IPライブラリおよびIPコアを含む。r

alteraアルテラのMegaCore IPライブラリを含む。


www.altera.com/support/licensing/lic-index.htmlwww.altera.com/support/licensing/lic-index.html

1–12 第 1章 : この IP についてインストールおよびライセンス

■ Tethered（テザード）— ボードとホスト・コンピュータ間に接続が必要です。デザイン内のすべてのメガファンクションが Tethered モードをサポートしている場合、デバイスはより長時間または無制限に動作できます。

最も制限的な評価時間に達すると、デバイス内のすべてのメガファンクションが同

時にタイムアウトします。デザイン内に複数のメガファンクションがある場合、特定のメガファンクションのタイムアウト動作は、他のメガファンクションのタイムア

ウト動作によってマスクされることがあります。

1 MegaCore ファンクションの場合、アンテザード・タイムアウトは 1 時間、テザード・タイムアウト値は無制限です。

ハードウェア評価期限経過後にデザインは動作を停止し、local_ready 出力が Lowになります。



2. 使用法

デザイン・フロー以下のいずれかのフローを使用して、DDR または DDR2 SDRAM 高性能コントローラMegaCore ファンクションを実装できます。

■ SOPC Builder のフロー

■ MegaWizard Plug-In Manager のフロー

MegaWizard Plug-In Manager のフローを使用して ALTMEMPHY メガファンクションしかインスタンス化できません。

図 2–1 に、いずれかのフローを使用して Quartus II ソフトウェアでのシステムを構築するためのステージを示します。

SOPC Builder のフローは、以下の利点を提供します。

図2‒1. デザイン・フロー

デザイン・フローを選択する

パラメータを指定する

SOPC Builderフロー MegaWizard フロー

完全なSOPC Builderシステム

パラメータを指定する

完全なIP

制約およびコンパイル・デザインを追加する

機能シミュレーションを実行する

デザインのデバッグ

予測されるシミュレーション結果を示すか？

Yes

オプション


2–2 第 2 章 : 使用法SOPC Builder のフロー

■ シミュレーション環境を生成

■ カスタム・コンポーネントを作成し、それらをコンポーネント・ウィザードを介

して統合

■ すべてのコンポーネントを Avalon-MM インタフェースと相互接続

MegaWizard Plug-in Manager のフローは、以下の利点を提供します。

■ DDR または DDR2 SDRAM インタフェースから直接ペリフェラル・デバイスまたはへのデザインが可能になる

■ より高い周波数動作を達成

SOPC Builder のフローSOPC Builderのフローを使用して、DDRおよびDDR2 SDRAM高性能コントローラを新規または既存の SOPC Builder システムに直接追加できます。

また、Nios II プロセッサ、および scatter-gather DMA（ダイレクト・メモリ・アクセス）コントローラなど、他の使用可能なコンポーネントも簡単に追加して、DDR または DDR2 SDRAM 高性能コントローラを備えた SOPC Builder システムを迅速に構築することができます。 SOPC Builder は、システム・インタコネクタ・ロジックおよびシステム・シミュレーション環境を自動的に構築します。

f SOPC Builder について詳しくは、「Quartus II ハンドブック Volume 4」を参照してください。 SOPC Builder によるコントローラの使用方法の詳細は、「外部メモリ・インタフェース・ハンドブック Volume 6」の「DDR, DDR2, and DDR3 SDRAM Design Tutorials」の項を参照してください。 Quartus II ソフトウェアについて詳しくは、「Quartus II Help」を参照してください。

パラメータの指定SOPC Builder のフローを使用して、DDR および DDR2 SDRAM 高性能コントローラのパラメータを指定するには、以下のステップに従います。

1. Quartus II ソフトウェアで、New Project Wizard を使用して新規 Quartus II プロジェクトを作成します。

2. Tools メニューの SOPC Builder をクリックします。

3. 新しいシステムの場合、システム名と言語を指定します。

4. System Contents タブからシステムに、DDR or DDR2 SDRAM High-Performance Controller を追加します。

1 DDR or DDR2 SDRAM High-Performance Controller は、Memories and Memory Controllers フォルダ内の SDRAM フォルダにあります。

5. Parameter Settings タブのすべてのページで必要なパラメータを指定します。

f パラメータについて詳しくは、3–1 ページの「パラメータの設定」を参照してください。

6. Finish をクリックして、DDR または DDR2 SDRAM 高性能コントローラのパラメータ化を完了し、システムに追加します。


http://www.altera.com/literature/hb/qts/qts_qii5v4.pdfhttp://www.altera.com/literature/hb/external-memory/emi_tut_ddr.pdf

第 2 章 : 使用法 2–3SOPC Builder のフロー

SOPC Builder システムの終了SOPC Builder システムを終了するには、以下のステップを実行します。

1. System Contents タブで、Nios II Processor を選択し、Add をクリックします。

2. Nios II Processor ページの Core Nios II タブ内では、Reset Vector および Exception Vector の場合、altmemddr を選択します。

3. Reset Vector Offset および Exception Vector Offset をキャリブレーション・プロセス中に ALTMEMPHY メガファンクションによって書き込まれない Avalon アドレスに変更します。

c ALTMEMPHY メガファンクションは、リセットされるごとにメモリ・インタフェース・キャリブレーションを実行し、アドレス範囲に書き込みます。システム・リセット中にメモリ内容を元のまま保持したい場合は、これら

のメモリ・アドレスを使用しないようにします。リセットするたびにフ

ラッシュから SDRAM メモリの内容をリロードする場合、このステップは不要です。

v8.1 またはそれ以前のバージョンから Nios システム・デザインをアップグレードする場合、Reset Vector Offset および Exception Vector Offset を AFI モードに変更するのを確認します。

メモリ・アドレス範囲 0×0～ 0×1fに相当する Avalon-MM アドレスを計算するには、バイトでメモリ・インタフェース・データバスの幅にメモリ・アドレスを掛

けます。 Avalon-MM アドレスの詳細は、表 2–1 を参照してください。

4. Finish をクリックします。

5. System Contents タブで、Interface Protocols および Serial を展開します。

6. JTAG UART を選択して、Add をクリックします。

7. Finish をクリックします。

1 アドレスのオーバーラップを警告するメッセージが表示される場合、System メニューで Auto Assign Base Addresses をクリックします。

ECC をイネーブルして、IRQ のオーバーラップを警告するメッセージが表示される場合は、System メニューで Auto Assign IRQ をクリックします。

8. このシステム例では、不要なクロック・ドメイン・クロス・ロジックを回避するために、他のすべてのモジュールが altmemddr_sysclkでクロックされるようにします。

表2‒1. AFI モードの Avalon-MM アドレス

外部メモリ・インタフェース幅リセット・ベクトル・

オフセット例外ベクトル・オフセット

8 0×40 0×60

16 0×80 0×A0

32 0×100 0×120

64 0×200 0×220


2–4 第 2 章 : 使用法MegaWizard Plug-In Manager のフロー

9. Generate をクリックします。

1 Quartus II IP File (.qip)はSOPC Builder によって生成されたファイルです。このファイルでは生成された IP コアまたはシステムに関する情報を含みます。多くの場合、.qip ファイルには、Quartus II コンパイラ内で MegaCore ファンクションまたはシステムを処理するのに必要なアサインメントおよび情

報がすべて含まれています。通常、SOPC Builder システムごとに、それぞれ1 つの .qip ファイルが生成されます。ただし、より複雑な SOPC Builder コンポーネントは別個の .qip ファイルを生成します。したがって、システムの .qip ファイルはコンポーネントの .qip ファイルを参照します。

10. デザインをコンパイルします。4–1 ページの「コンパイルおよびシミュレーション」を参照してください。

MegaWizard Plug-In Manager のフローMegaWizard Plug-In Manager のフローでは、DDR および DDR2 SDRAM 高性能コントローラまたは ALTMEMPHY メガファンクションをカスタマイズし、手動でデザインに組み込むことができます。

1 あるいは、DDR および DDR2 SDRAM 高性能コントローラ・デザインを起動するために、IP Advisor を使用できます。Quartus II Tools メニューの Advisors をポイントし、IP Advisor をクリックします。 IP Advisor にはデザインに DDR2 SDRAM 高性能コントローラの選択、パラメータ化、評価、およびインスタンス化のための一連の推奨事項を

通じてユーザーをガイドします。次に、Quartus II の完全なデザインのコンパイレーションをガイドします。

f MegaWizard Plug-In Manager および IP Advisor について詳しくは、「Quartus II Help」を参照してください。

パラメータの指定MegaWizard Plug-in Manager のフローを使用して、パラメータを指定するには、以下のステップに従います。

1. Quartus II ソフトウェアで、New Project Wizard を使用して新規 Quartus II プロジェクトを作成します。

2. MegaWizard Plug-In Manager を起動するには、Tools メニューで MegaWizard Plug-In Manager をクリックします。

■ DDR または DDR2 SDRAM 高性能コントローラは、External Memory フォルダの下の Interfaces フォルダにあります。

■ ALTMEMPHY メガファンションは I/O フォルダにあります。

1 は、プロジェクト名およびトップレベルのデザイン・エンティティ名と異なる名前でなければなりません。

3. Parameter Settings タブのすべてのページでパラメータを指定します。


第 2 章 : 使用法 2–5MegaWizard Plug-In Manager のフロー

f パラメータについて詳しくは、3–1 ページの「パラメータの設定」を参照してください。

4. EDA タブで、Generate Simulation Model をオンにして、選択した言語で MegaCoreファンクション用の IP 機能シミュレーション・モデルを生成します。

IP 機能シミュレーション・モデルは、Quartus II ソフトウェアで生成するサイクル精度の正確な VHDL または Verilog HDL モデルです。

c これらのシミュレーション・モデルは、シミュレーションの目的にのみ使用し、合成やその他の目的には使用しないでください。これらのモデルを合成に使用すると、機能しないデザインが作成されます。

1 一部のサードパーティ合成ツールでは、詳細なロジックは含まず MegaCoreファンクションの構造のみを含むネットリストを使用して、MegaCore ファンクションを含むデザインの性能を最適化することができます。合成ツールでこの機能がサポートされている場合、Generate netlist をオンにします。

VHDL シミュレーション・モデルをターゲットする場合も、MegaWizard Plug-In Manager は Quartus II 合成用の _alt_mem_phy.v ファイルを生成します。シミュレーションに使用することはいけません。シミュレーションには、代わりに .vho ファイルをしてください。

ALTMEMPHY メガファンクションは動作検証のシミュレーション (Functional Simulation) のみサポートします。 ALTMEMPHY メガファンクションを使用するとき、タイミング・シミュレーションまたはゲート・レベル・シミュ

レーションを実行できません。

5. Summary タブで、生成するファイルを選択します。グレイのチェックマークは、自動的に生成されるファイルを示します。その他のファイルはすべてオプションです。

6. Finish をクリックして、MegaCore ファンクションおよびサポートするファイルを生成します。生成レポートが表示されます。

7. Quartus II プロジェクトで MegaCore ファンクションのインスタンスを生成する場合、現行の Quartus II のプロジェクトに .qip ファイルを追加するようと要求されます。 .qip ファイルをプロジェクトに追加するようと要求されるときに、Yes をクリックします。 .qip ファイルを追加すると、Nativelink への可視性をイネーブルします。 Nativelink はシミュレーションのためのライブラリを含むように .qip ファイルを必要とします。

1 .qip ファイルは、MegaWizard インタフェースによって生成されたファイルで、生成された IP コアに関する情報を含みます。多くの場合、.qip ファイルには、Quartus II コンパイラ内で MegaCore ファンクションまたはシステムを処理するのに必要なアサインメントおよび情報がすべて含まれていま

す。 MegaWizard インタフェースは MegaCore ファンクションごとに、それぞれ 1 つの .qip ファイルを生成します。


2–6 第 2 章 : 使用法生成されるファイル

8. 生成レポートを表示した後、Exit をクリックして MegaWizard Plug-In Manager を閉じます。

9. 高性能コントローラ (HPC または HPC II) の場合、_example_top.vまたは .vhd ファイルがプロジェクトのトップ・レベル・デザイン・ファイルになるように設定します。

a. File メニューの Open をクリックします。

b. _example_top をブラウズして、Open をクリックします。

c. Project メニューの Set as Top-Level Entity をクリックします。

生成されるファイル表 2–2 に、ALTMEMPHY の生成されるファイルを示します。

表2‒2. ALTMEMPHY の生成されるファイル ( その１ )

ファイル名説明

alt_mem_phy_defines.v インタフェースで使用される定数が含まれています。このファイルは MegaWizard Plug-In Manager で選択される言語とは関係なく、常にVerilog HDL にあります。

.ppf ALTMEMPHY バリエーションの Pin Planner ファイル。

.qip メガファンクションに関連付けられたファイルを含む ALTMEMPHY バリエーションのQuartus II IP ファイル。

.v/.vhd MegaWizard Plug-In Manager で選択される言語とは関係なく、生成される ALTMEMPHY バリエーションのトップ・レベル・ファイル。

.vho VHDL 用のみ機能シミュレーション・モデルを含む。

_alt_mem_phy_seq_wrapper.vo/.vho MegaWizard Plug-In Manager で選択される言語とは関係なく、作成されるシミュレーション用のみのラッパー・ファイル（シーケンサ・ファイルと呼ばれる）。

.html メガファンクションで作成されたトップ・レベル・ファイルおよび使用されたポートがリストされます。

_alt_mem_phy_seq_wrapper.v/.vhd MegaWizard Plug-In Manager で選択される言語とは関係なく、作成されるコンパイル用のみのラッパー・ファイル（シーケンサ・ファイルと呼ばれる）。

_alt_mem_phy_seq.vhd キャリブレーションで使用されたシーケンサを含む。このファイルは MegaWizard Plug-In Manager で選択される言語とは関係なく、常にVHDL 言語にあります。


第 2 章 : 使用法 2–7生成されるファイル

_alt_mem_phy.v シーケンサを除いて、ALTMEMPHY バリエーションのすべてのモジュールを含む。このファイルは MegaWizard Plug-In Manager で選択される言語とは関係なく、常に Verilog HDL 言語にあります。 DDR3 SDRAM シーケンサは、_alt_mem_phy_seq.vhd ファイルに含まれています。

_alt_mem_phy_pll_.ppf この XML ファイルは、Quartus II Pin Planner に対する MegaCore ピン属性を記述しています。

_alt_mem_phy_pll.v/.vhd MegaWizard Plug-In Manager で選択される言語とは関係なく、生成される ALTMEMPHY バリエーションの PLL メガファンクションファイル。

_alt_mem_phy_delay.vhd シミュレーションの遅延モジュールを含む。MegaWizard Plug-In Manager 出力・ファイルの言語として VHDL を選ぶ場合にのみ、このファイルが生成されます。

_alt_mem_phy_dq_dqs.vhd or .v DQ/DQS I/O 素子インタコネクトおよびインスタンスを含むファイルが生成されます。 Arria II GXデバイスのみです。

_alt_mem_phy_dq_dqs_clearbox.txt クリア・ボックス・フローを使用して_alt_mem_phy_dq_dqs ファイルを生成する仕様ファイル。 Arria II GX デバイスのみです。

_alt_mem_phy_pll.qip メガファンクションに関連付けられたファイルを含む ALTMEMPHY バリエーションを使用するPLL の Quartus II IP ファイル。

_alt_mem_phy_pll_bb.v/.cmp ALTMEMPHY バリエーションで使用された PLL のブラック・ボック・ファイル。通常未使用です。

_alt_mem_phy_reconfig.qip PLL リコンフィギュレーション・ブロック用Quartus II IP ファイル。 Arria GX、HardCopy II、Stratix II、および Stratix II GX デバイスをターゲットとする際にのみ生成されます。

_alt_mem_phy_reconfig.v/.vhd PLL リコンフィギュレーション・ブロック・モジュール。Arria GX、HardCopy II、Stratix II、および Stratix II GX デバイスをターゲットとする際にのみ生成されます。

_alt_mem_phy_reconfig_bb.v/cmp PLL リコンフィギュレーション・ブロック用ブラック・ボック・ファイル。 Arria GX、HardCopy II、Stratix II、および Stratix II GX デバイスをターゲットとする際にのみ生成されます。

_bb.v/.cmp Verilog HDL または VHDL 言語を使用しているかどうかによる ALTMEMPHY バリエーションのブラック・ボック・ファイル。

_ddr_pins.tcl _ddr_timing.sdc および_report_timing.tcl ファイルで使用された手順を含む。

表2‒2. ALTMEMPHY の生成されるファイル ( その２ )




表 2–3 に、_alt_mem_phy.v/.vhd ファイルでインスタンス化されたモジュールを示します。特定の ALTMEMPHY バリエーションは指定するメモリ規格に応じて、モジュールのいずれも使用するかもしれません。

_pin_assignments.tcl ALTMEMPHY の変動のための I/O 規格、ドライブ強度、出力イネーブル・グループ、DQ/DQS グルーピング、および終端抵抗アサインメントを含む。トップレベル・デザインのピン名がデフォルトのピン名または接頭辞のバージョンに一致しない場合、このファイルのアサインメントを編集します。

_ddr_timing.sdc ALTMEMPHY の変動のためのタイミング制約が含まれています。

_report_timing.tcl コンパイル時に ALTMEMPHY バリエーションのためのタイミングをレポートするスクリプト。

表2‒2. ALTMEMPHY の生成されるファイル ( その３ )


表2‒3. _alt_mem_phy.v ファイルのモジュール ( その１ )

モジュール名使用方法説明

_alt_mem_phy_addr_cmd

すべての ALTMEMPHY バリエーション

アドレスおよびコマンド構造を生成します。

_alt_mem_phy_clk_reset


PLL、DLL、およびリセット・ロジックをインスタンス化します。

_alt_mem_phy_dp_io


DQ、DQS、DM、および QVLD I/O ピンを生成します。

_alt_mem_phy_mimic

DDR2/DDR SDRAM ALTMEMPHY バリエーション

DDR および DDR2 SDRAM PHY 用に（VT）トラッキング・メカニズムを作成します。

_alt_mem_phy_oct_delay

ダイナミック OCT がイネーブルされるときのDDR2/DDR SDRAM ALTMEMPHY バリエーション

OCT 信号用に適切な遅延および期間を生成します。

_alt_mem_phy_postamble


DDR および DDR2 SDRAM PHY 用にポストアンブル・イネーブルおよびディセーブル手法を生成します。

_alt_mem_phy_read_dp

すべての ALTMEMPHY バリエーション（Stratix III または Stratix IV デバイスに未使用）

FIFO バッファのリードパス経由の I/O から、再同期化したクロックから PHY クロックの遷移までのリード・データを読み込みます。

_alt_mem_phy_read_dp_group

DDR2/DDR SDRAM ALTMEMPHY バリエーション（Stratix III またはStratix IV デバイス使用のみ）

_alt_mem_phy_read_dpの DQS グループ・バージョン。

_alt_mem_phy_rdata_valid


シーケンサおよびコントローラにリード・データ有効信号を生成します。



表 2–4 ～表 2–6 に、プロジェクト・ディレクトリに存在する可能性がある高性能コントローラによって生成された追加ファイルを示します。MegaWizard Plug-In Managerレポートに指定されるファイルの名前とタイプは、デザインを VHDL または Verilog HDL のいずれで作成したかによって異なります。

1 表2–4～表 2–6の他にも、 MegaWizardはまた、表 2–2に_phyの接頭でALTMEMPHYファイルを生成します。例えば、_alt_mem_phy_delay.vhd は_phy_alt_mem_phy_delay.vhd になります。

_alt_mem_phy_seq_wrapper


DDR および DDR2 SDRAM 用にシーケンサを生成します。

_alt_mem_phy_write_dp


ハーフ・レート・データからフル・レートDDR データにデータの逆多重化を生成します。

_alt_mem_phy_write_dp_fr


_alt_mem_phy_write_dpのフル・レート・バージョン。

表2‒3. _alt_mem_phy.v ファイルのモジュール ( その２ )

モジュール名使用方法説明

表 2‒4. コントローラで生成されるファイル̶すべての高性能コントローラ


.bsf MegaCore ファンクションのバリエーション用 Quartus IIシンボル・ファイル。 Quartus II ブロック図エディタでこのファイルを使用できます。

.html MegaCore ファンクション・レポート・ファイルです。.v or .vhd カスタム MegaCore ファンクションの VHDL または

Verilog HDL トップレベルの記述を定義する MegaCoreファンクション･バリエーション･ファイルです。デザイン内部のこのファイルによって定義されたエンティティをインスタンスします。 Quartus II ソフトウェアでのデザインのコンパイル時にこのファイルが含まれています。

.qip MegaCore ファンクション・バリエーション用のQuartus II プロジェクト情報が含まれています。

.ppf この XML ファイルは、Quartus II Pin Planner に対するMegaCore ピン属性を記述しています。MegaCore ピン属性には、ピンの方向、位置、I/O 規格のアサインメント、およびドライブ強度などがあります。 IP Toolbench を Pin Planner アプリケーションの外側で起動する場合、Pin Planner を使用するにはこのファイルを明示的にロードしなければなりません。

_example_driver.v または .vhd バリエーションと一致する自己チェックのテスト・ジェネレータのサンプルです。

_example_top.v または .vhd Quartus II プロジェクト・トップ・レベルとして設定する必要があるトップレベルのデザイン・ファイルの例です。サンプル・ドライバおよびコントローラをインスタンス化します。



表2‒5. コントローラで生成されるファイル̶DDR および DDR2 高性能コントローラ (HPC)


_auk_ddr_hp_controller_wrapper.vo または.vho

VHDL または Verilog HDL の IP 機能シミュレーション・モデルです。

_auk_ddr_hp_controller_ecc_wrapper.vo または .vho

ECC 機能シミュレーション・モデル。

表2‒6. コントローラで生成されるファイル̶DDR および DDR2 高性能コントローラ II(HPC II) ( その１ )


_alt_ddrx_controller_wrapper.v または .vho

alt_ddrx_controller.v ファイルをインスタンス化およびウィザードに応じてコントローラをコンフィギュレーションするコントローラのラッパです。

alt_ddrx_addr_cmd.v ステート・マシーンの出力をメモリアドレス及びコマンドの信号にデコードします。

alt_ddrx_afi_block.v AFI 用のリードとライトのコントロール信号を生成します。alt_ddrx_bank_tracking.v あいているメモリバンク内のロウ（ROW）を追跡します。alt_ddrx_clock_and_reset.v クロックおよびリセット・ロジックが含まれています。alt_ddrx_cmd_queue.v コマンド・キューのロジックが含まれています。alt_ddrx_controller.v すべてのサブ・ブロックをインスタンス化するコントローラの

トップレベル・ファイルです。

alt_ddrx_csr.v コントロールおよびステータス・レジスタのインタフェースのロジックが含まれています。

alt_ddrx_ddr2_odt_gen.v DDR2 メモリのインタフェース用 On-Die Termination(ODT) コントロール信号を生成します。

alt_ddrx_avalon_if.v Avalon-MM インタフェースと通信します。alt_ddrx_decoder_40.v 40 ビット・バージョンの ECC デコーダのロジックが含まれてい

ます。

alt_ddrx_decoder_72.v 72 ビット・バージョンの ECC デコーダのロジックが含まれています。

alt_ddrx_decoder.v 適切な幅の ECC デコード・ロジックをインスタンス化します。alt_ddrx_encoder_40.v 40 ビット・バージョンの ECC エンコーダのロジックが含まれて

います。

alt_ddrx_encoder_72.v 72 ビット・バージョンの ECC エンコーダのロジックが含まれています。

alt_ddrx_encoder.v 適切な幅の ECC エンコーダ・ロジックをインスタンス化します。

alt_ddrx_input_if.v 入力インタフェース・ブロックです。alt_ddrx_cmd_queue.v、alt_ddrx_wdata_fifo.v、および alt_ddrx_avalon_if.v のファイルをインスタンス化します。

alt_ddrx_odt_gen.v alt_ddrx_ddr2_odt_gen.v ファイルを選択的にインスタンス化します。さらに、ODT のアドレス手法も制御します。

alt_ddrx_state_machine.v コントローラの主要なステート・マシンです。alt_ddrx_timers_fsm.v 各バンクのタイミング・パラメータを追跡するステート・マシ

ンです。



alt_ddrx_timers.v alt_ddrx_timers_fsm.v をインスタンス化し、ランク特定のタイミング・トラッキング・ロジックを含みます。

alt_ddrx_wdata_fifo.v ライト・データ FIFO のロジック。このロジックは Avalon インタフェースからのライト・データおよびバイト・イネーブルをFIFO に基づいてソートします。

alt_avalon_half_rate_bridge_constraints.sdc デザインで Enable Half Rate Bridge オプションがオンの場合、タイミング制約が含まれています。

alt_avalon_half_rate_bridge.v 統合したハーフ・レート・ブリッジのロジックのブロックです。

表2‒6. コントローラで生成されるファイル̶DDR および DDR2 高性能コントローラ II(HPC II) ( その２ )



© 2010 年 2月 Altera Corporation

3. パラメータの設定

ALTMEMPHY パラメータの設定ALTMEMPHY MegaWizard インタフェース ( 図 3–1) の ALTMEMPHY Parameter Settingsページは、以下の設定をパラメータ化することができます。

■ メモリ設定

■ PHY 設定

■ ボード設定

■ コントローラ・インタフェース設定

図3‒1. ALTMEMPHY パラメータの設定のページ


3–2 第 3章 : パラメータの設定ALTMEMPHY パラメータの設定

Megawizard Plug-in Manager の下部にあるテキストのウィンドウに表示されるのは、非対応の機能を生成する時のメモリ・インタフェース、ワーニング及びエラーの情報

です。このウィンドウで表示されるすべてのエラーを訂正するまで、Finish ボタンがディセーブルになっています。

以下の項では、4 つタブの Parameter Settings ページについて詳細に説明します。

メモリ設定Memory Settings のタブでは、システムに特定のメモリ・デバイス及びデバイスの動作周波数を選択することができます。 General Settings では、デバイス・ファミリ、スピード・グレード、およびクロック情報を選択できます。ページの中央 ( 左側 ) では、Memory Presets ダイアログ・ボックスの右側に記載された利用可能なメモリ・デバイスをフィルタすることができます。詳しくは、図 3–1 を参照してください。使用している正確なデバイスを検出できない場合、最も近い仕様を持つデバイスを選

択して、次に Selected memory preset フィールドの横にある Modify parameters をクリックすることによって、手動でパラメタを変更し、実際のデバイスを合わせます。

表 3–1 は、ALTMEMPHY MegaWizard インタフェースの Memory Settings ページで提供されている General Settings を説明しています。

表3‒1. 一般的な設定

パラメータ名説明

Device family ターゲット・デバイス・ファミリ（例 : Stratix III） 1–3 ページの表 1–2 に、サポートされるデバイス・ファミリを示します。ここに選択されたデバイス・ファミリはMegaWizard ページ 2a で選択されたデバイス・ファミリと一致する必要があります。

Speed grade デバイスの特定のスピード・グレードを選択します（例 : Stratix III デバイス・ファミリの場合は 2、3、または 4）。

PLL reference clock frequency

外部入力クロックから PLL へのクロック周波数を決定します。周波数は 166.667 MHz または 100 MHz ぐらいではない場合、動作検証のシミュレーションおよび PLL ロック問題を回避するために、3 つの小数点を使用するのを確認します。

Memory clock frequency

メモリ・インタフェースのクロック周波数を決定します。達成可能な最大周波数より下にあるメモリ・デバイスを動作している場合、メモリ・デバイスでサポートされる達成可能な最大周波数ではなく、実際の動作周波数を入力することを確認します。また、周波数は 333.333 MHz または 400 MHz ぐらいではない場合、動作検証のシミュレーションおよび PLL ロック問題を回避するために、3 つの小数点を使用するのを確認します。

Controller data rate メモリ・コントローラ用データ・レートを選択します。メモリ・インタフェース周波数（フル・レート）またはメモリ・インタフェース周波数の 1/2（ハーフ・レート）に等しいコントローラの周波数を設定します。

Enable half rate bridge このオプションは、HPC II にのみ使用できます。

メモリ・クロック・ドメインにコントローラを維持するためにオンされると、メモリ

Documents

セクションI.DDRおよびDDR2 SDRAM高性能コン トローラ ......101 Innovation Drive San Jose, CA 95134 セクションI.DDRおよびDDR2 SDRAM高性能コン トローラ

セクションI.DDRおよびDDR2 SDRAM高性能コントローラ ......101 Innovation Drive San Jose, CA 95134 セクションI.DDRおよびDDR2 SDRAM高性能コントローラ