1 Dfinitions.1.1 Reprsentation dun systme logique combinatoire n entres et p sorties:

Le but de la logique combinatoire est donc de dfinir une quation logique des sorties en fonction des entres.

S1= ((e1,e2,,en)

S2= ((e1,e2,,en)

.

Sp= ((e1,e2,,en)

1.2 Convention des tats logiques:1.2.1 Cas dune entre:

contact lectrique fermetureNO :Cest un contact qui est normalement ouvert quand il est au repos. Le contact se ferme quand il est actionn, on le dsignera gnralement par une lettre en minuscule.

- contact lectrique ouverture NC: Cest un contact qui est normalement ferm quand il est au repos et qui souvre quand on lactionne. On le dsignera gnralement par une lettre en minuscule avec une barre au-dessus de celle-ci. On lira donc a barre dans notre exemple.

1.2.2 Cas dune sortie:Une sortie est ferme quand elle est active (exemple lampe allume) et ouverte quand elle est inactive (exemple lampe teinte).

2 Les oprateurs logiques de base.Pour chacune des fonctions dcrites ci-dessous, vous trouverez une fiche dcrivant :

le nom de la fonction

une phrase dcrivant le fonctionnement de loprateur

son symbole normalis

son quation sa reprsentation lectrique sa table dite de vrit complter laide de la phrase un chronogramme complter

2.1 Le OUI :Cette fonction reproduit lidentique le niveau logique prsent sur son entre.

aS

00

11

REMARQUE : Cette fonction logique peut paratre inusite, mais elle peut servir pour de la mise en forme de signaux ou plus couramment pour intgrer des retards..

2.2 Le NON :Cette fonction complmente le niveau logique prsent sur son entre.

aS

01

10

2.3 Le ET :Cette fonction positionne sa sortie au niveau logique haut si ses entres sont au niveau haut.

abS

000

010

100

111

2.4 Le OU (INCLUSIF) :Cette fonction prsente un niveau logique haut sur sa sortie ds quau moins lune de ses entres est au niveau logique haut.

abS

000

011

101

111

2.5 Le OU EXCLUSIF :Cette fonction prsente sur sa sortie un niveau logique haut si ses entres sont un niveau logique diffrent.

abS

000

011

101

110

2.6 Le ET NON (NAND) :Cette fonction prsente un niveau logique haut en sortie lorsquau moins lune de ses entres est au niveau logique bas.

abS

001

011

101

110

2.7 Le OU NON (NOR) :Cette fonction prsente un niveau logique haut en sortie si ses entres sont au niveau logique bas.

abS

001

010

100

110

2.8 Symboles normaliss en Europe et aux USA :EURO (ANSI/IEEE)USA

NON (Inverseur)

NOT

ET

AND

OU

OR

OU Exclusif

Exclusive OR

NON-ET

NAND

NON-OU

NOR

3 Association doprateurs logiques.Il est possible dassocier des oprateurs en les connectant en cascade.

Un oprateur, dont lune des entres est relie la sortie dun autre oprateur, se verra applique sur son entre le rsultat obtenu sur la sortie de loprateur prcdent. On combinera chaque nouvelle valeur des entres dans lquation de celui-ci pour obtenir lquation de sortie.

Appliquez cet nonc dans les schmas suivants :

(a.b)/

(a.b.(c+d))/

((a.b)+b)/((ab) a)/4 Proprits et quations (Algbre de BOOLE).

4.1 La commutativit:

4.2 Lassociativit:

4.3 La distributivit:

4.4 Les lments neutres:

4.5 La complmentation:

4.6 Lidempotence:

4.7 Les lments absorbants:

4.8 Linvolution:

4.9 Linclusion:

4.10 Thorme de De Morgan:

5 Recherche dquations partir dune table de vrit.En supposant que, suite une tude dun cahier des charges, nous obtenons la table de vrit suivante :

abS

000

011

100

110

Nous nous apercevons que S =1 quand a = 0 et b=1.

Si nous codons S=1 par S, a=0 par

et b=1 par b, nous pouvons crire:

Selon la mme mthode, crivez lquation pour les tables de vrit suivantes :

abS

000

010

101

110

abS

001

010

101

111

Nous nous apercevons que les lignes o S=0 sont minoritaires (une seule ici). Il est, dans ce cas, nettement plus intressant dcrire que S=0 quand a=0 et b=1, ce qui se traduit par le codage

Pour dcrire S, il suffit de savoir que

, ce qui donne:

7 Simplification dquations avec les tableaux de Karnaugh.Pour un cahier des charges dun systme donn on peut reprsenter les sorties en fonctions des entres dans un tableau de Karnaugh (autre reprsentation de la table de vrit).

Ce tableau permet de simplifier les expressions logiques du systme.

7.1 Rgles de construction:Il y a autant de cases que de lignes du tableau de vrit.

Une case correspond une combinaison des variables dentres.

Quand on passe dune case sa voisine horizontale ou verticale, une seule variable doit changer dtat.

On recopie dans chaque case la valeur correspondante de la sortie.

7.2 Rgles de simplification:Principe: chaque case ayant ltat logique 1 correspond un terme de lquation non simplifie. Le regroupement des cases avec 1 simplifie lexpression du groupement.

*rgle 1: on ne peut regrouper quun nombre de cases correspondant une puissance de 2. (2=1; 21=2; 22=4;)

*rgle 2: un groupement doit tre en ligne, colonne, carr, rectangle.

*rgle 3: faire les plus grands groupements possibles.

*rgle 4: on fait des groupes jusqu' ce que tous les 1 fassent partie dun groupement.

*rgle 5: Rechercher les groupements en commenant par les plus grands et aprs les cases nayant quune seule faon de se grouper.

*rgle 6: lquation dun groupement est donn par le ET logique des variables qui ont le mme tat pour toutes les cases du groupement.

*rgle 7: lquation recherche est obtenue par le OU logique des quations des groupements.

7.3 Reprsentation des groupements:Groupements de 2:

b\a01

0

1

b\a01

0

1

c\ab00011110

0

1

c\ab00011110

0

1

c\ab00011110

0

1

Groupements de 4:

c\ab00011110

0

1

c\ab00011110

0

1

c\ab00011110

0

1

cd\ab00011110

00

01

11

10

cd\ab00011110

00

01

11

10

cd\ab00011110

00

01

11

10

cd\ab00011110

00

01

11

10

Exemple: Commencer par donner lquation de S sans simplification: abcdS

00001

00011

00101

00110

01001

01010

01101

01110

10001

10010

10101

10111

11000

11011

11100

11110

S = a/.b/.c/.d/ + a/.b/.c/.d + a/.b/.c.d/ + a/.b.c/.d/ + a/.b.c.d/ + a.b/.c/.d/ + a.b/.c.d/ + a.b/.c.d + a.b.c/.dComplter le tableau de Karnaugh et donner lquation de S simplifie:

cd\ab00011110

001101

011010

110001

101101

S = b/.d/ + a/.d/ + a/.b/.c/.d + a.b/.c + a.b.c/.dTracer le logigramme avec les symboles normaliss des fonctions ET, OU et NON. REMARQUE : Il est aussi possible de simplifier une quation partir de lalgbre de BOOLE et du thorme de DE MORGAN. Cependant, pour un nombre de variables importantes, cela peut vite devenir prilleux et inadapt. 8 Ralisations pratique des systmes combinatoires.8.1 Par des composants discrets :

Il est en effet possible dutiliser des composants discrets ralisant les diffrentes fonctions logiques de base. Ces composants discrets se prsentent sous la forme dun Circuit Intgr (CI) composs de plusieurs portes logiques (de mme nature)(1, 2, 4, ou 8 portes).

DM74 LS 10

DM 74 LS 08

de chez FAIRCHILD SEMICONDUCTOR8.2 Par des circuits logiques programmables :Les circuits logiques programmables (galement appels PLD) sont utiliss pour remplacer lassociation de plusieurs botiers logiques. Le cblage est simplifi, lencombrement et le risque de pannes est rduit.

Ces circuits disposent dun certain nombre de broches dentres et de sorties. Lutilisateur associe ces broches aux quations logiques (plus ou moins complexes) quil programme dans le circuit.

Le terme PLD regroupe 4 familles de composants :

9 Les circuits logiques programmables (PLD).9.1 Introduction :Il y a quelques annes la ralisation dun montage en lectronique numrique impliquait lutilisation dun nombre important de circuits intgrs logiques. Ceci avait pour consquences un prix de revient lev, une mise en oeuvre complexe et un circuit imprim de taille importante.

Le dveloppement des mmoires utilises en informatique fut lorigine des premiers circuits logiques programmables (PLD: programmable logic device). Ce type de produit peut intgrer dans un seul circuit plusieurs fonctions logiques programmables par lutilisateur. Sa mise en oeuvre se fait facilement laide dun programmateur, dun micro-ordinateur et dun logiciel adapt.

9.2 Structure de base dun PLD :La plupart des PLDs suivent la structure suivante:

Un ensemble doprateurs ET sur lesquels viennent se connecter les variables dentre et leurs complments.

Un ensemble doprateurs OU sur lesquels les sorties des oprateurs ET sont connectes.

Une ventuelle structure de sortie (Portes inverseuses, logique 3 tats, registres...).

Les deux premiers ensembles forment chacun ce quon appelle une matrice. Les interconnexions de ces matrices doivent tre programmables. Cest la raison pour laquelle elles sont assures par des fusibles qui sont grills lors de la programmation. Lorsquun PLD est vierge toutes les connexions sont assures.

Un exemple de ce type de structure est prsent ci dessous. On peut remarquer que la reprsentation dune telle structure est complexe alors que le nombre de portes intgres est peu important. Les constructeurs ont donc trs rapidement adopts un autre type de reprsentation rendant les schmas beaucoup plus lisibles. On remarquera que la norme adopte est amricaine (normal, la plupart des constructeurs sont amricains). Un exemple de cette reprsentation est donn ci dessous.

Si on veut obtenir les fonctions

et

, on grillera des fusibles de faon obtenir le schma suivant:

9.3 Les diffrentes familles de PLDs :Il existe plusieurs familles de PLD qui sont diffrencies par leur structure interne. Le tableau suivant prsente certaines de ces familles.

TYPENombre de portes intgresMatrice ETMatrice OUEffaable

PROM2 000 500 000FixeProgrammableNon

PAL10 100ProgrammableFixeNon

GAL10 100ProgrammableFixeElectriquement

CPLD100 3000ProgrammableFixeAux U-V

FPLA2000 3000ProgrammableProgrammableElectriquement

REMARQUES:

Certaines de ces familles possdent en plus des matrices ET et OU, de la logique squentielle (Bascules D, JK...) place aprs les entres ou avant les sorties du PLD.

Les PROMs sont des circuits utiliss en informatique pour mmoriser de faon dfinitive des donnes: ce sont des Mmoires mortes. Il existe des versions effaables comme les UVPROM (aux U-V) et les EEPROM (lectriquement).

10 Les PALs (Programmable Array Logic).10.1 Prsentation :Ce sont les premiers circuits programmables tre utiliss pour raliser des fonctions logiques. Le constructeur AMD a dvelopp ce type de circuit il y a prs de 20 ans. Ils possdent des matrices ET programmables et des matrices OU fixes. La fusion des fusibles est obtenue en appliquant leurs bornes une tension de 11,5 V pendant 10 50 S (leur tension de fonctionnement est environ de 5V). Cette opration est bien sr effectue en utilisant un programmateur adapt. Ils ne sont donc programmables quune fois, ce qui peut tre gnant en phase de dveloppement. La structure de base de ce PLD est prsente par le schma suivant.

Convention de reprsentation:

La reprsentation simplifie ne montre pas tous les fusibles, les entres de la porte ET sont regroupes sur une seule ligne. Une croix reprsente un fusible intact.Certaines broches de ces circuits peuvent tre utilises aussi bien en entre quen sortie grce un systme de logique 3 tats. La commande de cette dernire est configure au moment de la programmation. La structure de sortie permet aussi de rinjecter les sorties en entre (Feed-back).

Selon le type de PAL la structure de sortie peut tre constitue dune porte NON, dune porte OU Exclusive, dune bascule D ou dune combinaison des trois. Le nombre dentres et de sorties est lui aussi li la rfrence du PAL.

10.2 Rfrence des PALs (selon AMD) :Les diverses possibilits de ces circuits et leur standardisation ont conduit les constructeurs dfinir une nomenclature permettant de dcoder assez facilement la rfrence des PALs.

PAL (CE) XX AB YY C ZZ DEF

Type de botier

Vitesse

Consommation

Nombre de sorties

Structure de sortie

Nombre dentres

CE pour version CMOS

PAL

Lettre(s) Code(s)Structure de sortie

LCombinatoire active bas

HCombinatoire active haut

CCombinatoire complmentaire

RRegistre synchrone (D)

RARegistre asynchrone

XRegistre et OU exclusif

VVersatile

Remarques:

Le nombre dentres varie entre 10 et 22.

Le nombre de sorties varie entre 1 et 10.

La puissance est indique par une lettre code.

La vitesse indique le temps de propagation en nS.

Les versions versatiles ont une cellule de sortie programmable permettant dobtenir nimporte quel autre type de structure de sortie (L, H, R ...).

Exemple: PAL 16 L 8 H 15 PC

Type de botier: DILplastique civile

Vitesse: 15 ns

Consommation: puissance

Nombre de sorties: 8

Structure de sortie: Combinatoire active Bas

Nombre dentres: 16

10.3 Exemple de PAL: Le PAL 16L8 :Ce type de circuit est uniquement constitu de logique combinatoire. Il possde 20 broches agences de la faon suivante:

- 10 broches configurables uniquement en entre

- 2 broches configurables uniquement en sortie

- 6 broches configurables en entre et en sortie

- 2 broches dalimentation.

Lensemble des sorties provient de portes 3 tats inverseuses. Ltat haute impdance peut tre commande par lensemble des entres.

Chaque porte de la matrice OU possde 7 entres. Ceci signifie que chaque sortie peut rsulter, au maximum, dune fonction OU entre 7 termes produits. Chaque porte de la matrice ET possde 32 entres. Ceci signifie que chaque terme produit peut rsulter, au maximum, dune fonction ET entre 16 variables et leurs complments.

10.4 Exemple de PAL: Le PAL 16R6 :Ce type de circuit est constitu de logique combinatoire et squentielle. Il possde 20 broches agences de la faon suivante:

8 broches (n 2 9) configurables uniquement en entre

1 broche (n 1) dentre dhorloge de lensemble des 6 bascules D

1 broche (n 11) de validation des 8 sorties (0utput Enable)

6 broches (n13 18) de sorties des bascules D et pouvant tre rinjecter en entre

2 broches (n 12 et 19) configurables en sortie et pouvant tre rinjecter en entre

2 broches dalimentation (n 10 et 20).

Lensemble des sorties provient de portes 3 tats inverseuses provenant elles-mmes de bascules D. Ltat haute impdance est commande par lentre OE (broche n11).

Chaque porte de la matrice OU possde 7 entres. Ceci signifie que chaque sortie peut rsulter, au maximum, dune fonction OU entre 7 termes produits.

Chaque porte de la matrice ET possde 32 entres. Ceci signifie que chaque terme produit peut rsulter, au maximum, dune fonction ET entre 16 variables et leurs complments.

11 Les GALs (Generic Array Logic).11.1 Prsentation :Linconvnient majeur des PALs est quils ne sont programmables quune seule fois. Ceci impose un gaspillage important de ces circuits lorsquon veut dvelopper un nouveau produit. Ceci a donc donn naissance aux GALs que lon pourrait traduire par Rseau logique Gnrique. Ces circuits peuvent donc tre reprogramms volont sans pour autant avoir une dure de vie restreinte.

Par soucis de remplacer les PALs, la plupart des GALs sont quip de macro cellules programmables permettant dmuler nimporte quel PAL. Ces structures de sortie sont donc du type Versatile (V).

11.2 Macro cellule de sortie (OLMC) :Comme cela a t spcifi auparavant, ces structures de sortie sont programmables et permettent dmuler nimporte quelle autre structure de sortie. Elles possdent en tout 2 bits de programmation communs toutes les cellules (CG1 et CG0) et 2 bits spcifiques chaque cellule (CL0x et CL1x).

11.2.1 Registre synchrone / sortie 3 tats :

11.2.2 E/S combinatoire / sortie 3 tats :

11.2.3 E/S combinatoire :

Remarques : La programmation des cellules de sortie est transparente pour loprateur. Cest le logiciel de dveloppement qui, en fonction de certaines indications (sortie / entre registre ou combinatoire), effectue la configuration des structures de sortie.

11.3 Exemple de GAL: Le GAL 16V8 :

12 Les CPLD et les FPGA.12.1 Les CPLDs :Ces circuits ont une capacit en nombre de portes et en possibilits de configuration suprieures celle des GALs. Ils sont composs dau moins 2 GALs, avec des macro cellules supplmentaires permettant des liaisons supplmentaires (rebouclages) entre chaque GALs (combinatoires et/ou squentielles)12.2 Les FPGAs :Apparus il y a seulement quelques annes, les FPGA sont assimilables des ASIC programmables par lutilisateur.

Ce sont de gros ensembles de blocs logiques lmentaires (plusieurs milliers de portes) que lutilisateur peut interconnecter loisir.

13 Programmation des PLDs.La programmation des PLDs ncessite un logiciel adapt pour le dveloppement du programme et un programmateur permettant de griller le circuit. En outre il est conseill de suivre la dmarche dcrite par lorganigramme suivant :

* Le logiciel de dveloppement permet de simplifier les quations et de gnrer un fichier JEDEC partir des donnes rentres par loprateur. Il simule aussi le fonctionnement du PLD avec le programme obtenu.

* Le fichier JEDEC est un ensemble de donnes binaires indiquant au programmateur les fusibles griller.

=1

a

b

=1

S=

(1

a

S

b

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K

R

K

b

a

a

b

S

t

S

t

b

a

a

a

Sp

en

SYSTEME (

S2

e2

S1

e1

t

a

S

b

a

S

b

a

t

S

t

b

t

a

t

S

t

b

t

a

t

S

t

b

t

a

t

S

t

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t

a

S

S

a

a

t

S

t

a

t

S

t

a

b

&

S=

&

c

d

(1

a

b

&

S=

a

b

S=

1

&

PLD

- Figure 9 : Brochage du PAL 16L8 -

PLD programm

Programmation du PLD laide du fichier JEDEC et du programmateur

Simulation

Ces tapes sont effectues par le logiciel

Gnration dun fichier au format JEDEC

Simplification logique

Saisie des quations logiques, de la table de vrit, du logigramme ou de lalgorithme avec le logiciel

Choix du PLD en fonction du nombre dentres et de sorties

Rsolution du problme sous forme dquation logique, de logigramme ou dalgorithme

Mise en quation du problme

Cahier des charges

EMBED Word.Picture.8

PAL

GAL

CPLD

FPGA

Fiche N2 Fiche rfrence professeur Logique COMBINATOIRE Page 20 sur 20

_972286625.unknown

_1136457569.doc

b

a

S

&

_1136468166.unknown

_1136468244.unknown

_1218861553.unknown

_1136458518.doc

b

a

=1

S

_1136456928.doc

S

1

a

_972581277.unknown

_972583588.unknown

_973568705.bin

_972583587.unknown

_972286627.unknown

_972564322.unknown

_972564346.unknown

_972560927.unknown

_972286626.doc

S

1

a

_972286615.unknown

_972286619.unknown

_972286622.doc

(1

b

a

S

_972286623.unknown

_972286621.unknown

_972286617.unknown

_972286618.doc

&

b

a

S

_972286616.doc

S

b

a

(1

_972243818.unknown

_972243820.unknown

_972243821.unknown

_972243819.unknown

_938289257.unknown

_972243815.unknown

_972243817.unknown

_967143927.doc

_972243813.unknown

_954773187.doc

Fusible intact

_920484172.bin

_920653132.unknown

_920653133.unknown

_920490742.bin

_920554749.bin

_920482110.bin