DISEÑO DE FLIP FLOPS PARA APLICACIONES DE ALTO RENDIMIENTO EN

VLSI USANDO TECNOLOGIA CMOS

APAZA HUARICACHA, NELSON (10190016)

BERNABEL SUSANIBAR, CHRISTIAN(10190056)

 

Introducción Este informe trata de ahondar en un análisis

intensivo de las múltiples arquitecturas que puede implementarse internamente dentro de un Flip Flop tipo D, el cual debe ser capaz de funcionar a determinadas formas de trabajo que veremos más adelante en donde analizaremos la ventajas de cada topología en cuanto a Potencia de Disipación, retardo, tamaño del chip y la cantidad de transistores necesarios para su implementación.

Objetivos OBJETIVOS GENERALES

Hacer una descripción clara y concisa de las distintas topologías existentes actualmente en el diseño interno de la unidad básica de muchas memorias semiconductoras conocida como flip flop tipo D.

OBJETIVOS ESPECÍFICOS

La forma en que las arquitecturas SET, DET, C2CMOS y TSPC pueden hacer variar mucho la versatilidad del dispositivo en cuanto a velocidad, tamaño o ahorro de energía.

Marco TeóricoActualmente como sabemos se están aumentando radicalmente la escala de integración por ende se debe tener cuidado en el diseño físico de cada parámetro del modelo del flip flop D, por ende se estudia las 4 grandes topologías predominantes en cualquier aplicación en el diseño de un sistema digital mucho mayor, estas son:

Arquitectura SET (Disparo simple por flanco)

Arquitectura DET (Disparo doble por flanco)

Arquitectura TSPC (Disparo Simple por fase de Reloj en nivel alto)

Arquitectura C2CMOS (Disparo por detección de reloj)

Single Edge-Triggered (SET)En la figura de abajo se observa la estructura a nivel de transistores, en donde el maestro y el esclavo operan según llegue la señal de reloj, de manera cuando el reloj vale 1 entonces el maestro se actualiza al valor de D y el esclavo transmite el valor anterior de D a Q, cuando baja el reloj a cero (flanco de bajada) el maestro se convierte en una celda de memoria y el esclavo se actualiza.

Double Edge-Triggered (DET)

Esta topología posee dos rutas de datos una superior y otra inferior ambas trabajan de manera antagónica.

La ruta de datos superior consta de un flip flop SET implementado con transistores PMOS que funciona en el flanco negativo mientras que la ruta de datos inferior es básicamente lo mismo solo que implementado con transistores NMOS que funciona en el flanco positivo. Para poder darle estabilidad al sistema se usa inversores que harán conmutar la salida de manera adecuada.

True Single-Phase-Clock (TSPC)

Aquí se realiza una innovación con respecta a las anteriores dos topologías ya que aquí lo que se hace es básicamente usar la señal phi (típica en la lógica dinámica) con el reloj, lo interesante es que este no requiere de la señal phi negada por ningún lado, para ello usa la lógica complementaria convencional estática en sus redes NMOS y PMOS.

Clocked CMOS (C2CMOS)

En este caso como en el anterior lo que hacemos es unir la señal de reloj con la señal de carga y evaluación denotada con la letra phi, de manera que cuando vale 1, la salida viene determinada por el valor de la entrada DATA, el cual será recepcionado por las redes complementarias estáticas convencionales NMOS y PMOS, esto se hace dos veces para impedir que se invierta obviamente el dato recibido en la salida.

MARCO METODOLOGICOPara poder hacer analizar detalladamente los diseños ya expuestos teóricamente es requerirle hacer el diagrama esquemático en el Dsch, luego mediante los archivos Verilog pasamos al Microwind para finalmente simular las formas de onda de cada diseño en si, veamos cómo se hizo.

SINGLE EDGE-TRIGGERED FLIP-FLOP (SET)

En Dsch:

En Microwind:

Simulación:

DOUBLE EDGE-TRIGGERED FLIP-FLOP (DET)

En Dsch:

En Microwind:

Simulación:

TRUE SINGLE PHASE CLOCK FLIP FLOP (TSPC) 

En Dsch:

En Microwind:

Simulación:

CLOCK 2 CMOS FLIP FLOP (C2CMOS)

En Dsch:

En Microwind:

Simulación:

Cuadro Comparativo Final

MATERIALES Y EQUIPOSPara poder haber realizado todos los diseños ya expuestos, y además constatar lo retardos presentes en cada uno de ellos, se debió hacer uso de determinadas herramientas de software, que detallaremos a continuación:

Dsch2, fue bastante útil pero es recomendable para proyectos más complejos usar la versión 3, especialmente para aquellas aplicaciones que sean de índole analógica.

Microwind2, de manera similar fue muy útil y más que suficiente para poder analizar los diseños pero para mayor complejidad se recomienda la versión 3.

PRODUCTOS ESPERADOSLa topología TSPC se aplica mayormente para la implementación de algoritmos muy rápidos, los cuales suelen ser los de carácter netamente matemático, por ejemplo para poder generar secuencias seudo aleatorias que no es más que un Registro de Desplazamiento con ciertas realimentaciones (LFSR). Es entonces que será necesario que sea rápida la ejecución de cada coeficiente algebraicamente operado, la velocidad es crucial para operar polinomios de gran grado, eso se implementa usando flip flops que son TSPC internamente, así:

Gracias al desarrollo de las 4 arquitecturas básicas y analizadas se dio origen a otras mucho más complejas que no detallaremos aquí porque sería de enorme complejidad proceder a describir a cada uno de estas topologías per veamos esquemáticamente de que se trata:

BIBLIOGRAFÍA

Diseño de Circuitos y Sistemas Integrados – Antonio Rubio.

Sistemas Electrónicos Digitales – Enrique Mandado Pérez, Yago Mandado Rodríguez, 9na Edición.

Performance of Flip Flop using 22nm CMOS Technology – K. Rajasri, A. Bharathi, M. Manikandan – IFET College of Engineering, Villupuram, India.

Low Power Dual Edge, Triggered Static D Flip Flop – Anurag, Gurmohan Singh, V. Sulochana – Centre for Development of Advanced Computing, Mohali, India.

Latches and Flip Flops – Dr. Paul D. Franzon – NC State University.

¡¡¡Muchas Gracias!!!