HY330 Ψηιακ Y Κ Sκλώμαα Εισαγγ σα Σσμαα VLSI · 1 hy330 –Ψηιακ y Κ sκλώμαα - Εισαγγ σα Σσμαα vlsi Διδ yσκ xν: Χ. Σ x rηρο,

16/10/2014

1

HY330 – Ψηφιακά Κυκλώματα -Εισαγωγή στα Συστήματα VLSI

Διδάσκων: Χ. Σωτηρίου, Βοηθοί: θα ανακοινωθούν

10/16/20141 ΗΥ330 - Διάλεξη 6η - Σχεδίαση

Συνδυαστικών Κυκλωμάτων

http://www.csd.uoc.gr/~hy330

Περιεχόμενα Συνδυαστικά, Ακολουθιακά

κυκλώματα

Στατικά, Δυναμικά Κυκλώματα CMOS

Στατική Λογική CMOS

Δομή, Δίκτυα Ανέλκυσης/Καθέλκυσης

Τρανζίστορ σε σειρά/παράλληλα

Πτώση Τάσης

Δυικότητα, Παραδείγματα NAND, NOR

Σχεδίαση Πολύπλοκων Πυλών

Διάταξη Στατικών Πυλών

Λογικός Γράφος – Μονοπάτι Euler

Γραμμο-διαγράμματα (Stick Diagrams) και Τεχνικές Σχεδίασης Διάταξης

Μεταβατική Ανάλυση, Διανύσματα Εισόδου, Μεγέθη Τρανζίστορ

10/16/2014ΗΥ330 - Διάλεξη 6η - Σχεδίαση Συνδυαστικών Κυκλωμάτων

2

Fan-in, Fan-out και Καθυστέρηση

Λεπτομερής Ανάλυση Χωρητικοτήτων NAND4

Τεχνικές Σχεδίασης Γρήγορων Στατικών Πυλών

Στατική Λογική Λόγου Μεγεθών

Αντίσταση, NMOS, ψευδό-NMOS

Διαφορική λογική DCVSL

Στατική Λογική Διέλευσης

Τεχνικές: Ανόρθωση, μηδενικό Vt, CPL,

πύλες μετάβασης

Δυναμική Λογική CMOS

Διαρροή, Διαμοιρασμός φορτίου, Ζεύξη προς τα πίσω, Ζεύξη Ρολογιού

Λογική Ντόμινο, NPCMOS

16/10/2014

2

Συνδυαστικά και Ακολουθιακά Κυκλώματα


3

Συνδυαστικό Ακολουθιακό

Output = f(In)Output = f(In, State)

CombinationalLogicCircuit

OutInCombinational

LogicCircuit

OutIn

State

Next State = f(Current State, In)

Στατικά, Δυναμικά Κύκλωματα CMOS

Σε ένα στατικό κύκλωμα CMOS η έξοδος (στην μη μεταβατική κατάσταση) οδηγείται είτε προς την τάση είτε ως προς την γείωση μέσω μιας οδού χαμηλής αντίστασης.

Οι έξοδοι αντιστοιχούν σε συνδυαστική δυαδική συνάρτηση (δεν υπάρχει μνήμη)

Αντιθέτως, μια άλλη τάξη, τα δυναμικά κυκλώματα αποθηκεύουν φορτίο σε κόμβους υψηλής αντίστασης και στον χρόνο


4

16/10/2014

3

Στατική Λογική Πύλη CMOS - Δομή


5

VDD

F(In1,In2,…InN)

In1

In2

InN

In1

In2

InN

PUN

PDN

Μόνο PMOS

Μόνο NMOS

PUN and PDN είναι δυικά λογικά δίκτυα

NMOS Τρανζίστορ σε σειρά/παράλληλα

Στις παρακάτω διατάξεις, τα τρανζίστορ λειτουργούν ως διακόπτες που ελέγχονται από το σήμα της πύλης:


6

X Y

A B

Y = X if A and B

XY

A

B Y = X if A OR B

NMOS Transistors pass a “strong” 0 but a “weak” 1

Υ = Χ αν Α και Β

Υ = Χ αν Α ή Β

Τα NMOS τρανζίστορ οδηγούν «ισχυρό» 0 αλλά «ασθενές» 1

16/10/2014

4

PMOS Τρανζίστορ σε σειρά/παράλληλα


7

X Y

A B

Y = X if A AND B = A + B

XY

A

B Y = X if A OR B = AB

PMOS Transistors pass a “strong” 1 but a “weak” 0

PMOS switch closes when switch control input is low Τα PMOS ενεργοποιούνται όταν το δυναμικό της πύλης είναι αρνητικό (ως προς την πηγή), άρα είναι ουσιαστικά ενεργά αρνητικά

Υ = Χ αν Α’ και Β’ = (Α + Β)’

Υ = Χ αν Α’ ή Β’ = (ΑΒ)’

Τα PMOS τρανζίστορ οδηγούν «ισχυρό» 1 αλλά «ασθενές» 0

Πτώση Τάσης NMOS/PMOS


8

VDD

VDD 0PDN

0 VDD

CL

CL

PUN

VDD

0 VDD - VTn

CL

VDD

VDD

VDD |VTp|

CL

S

D S

D

VGS

S

SD

D

VGS

16/10/2014

5

Στατική CMOS Λογική

Το PUN είναι το δυικό του PDN

Χρησιμοποιούμε τους νόμους De’Morgan για να βρούμε το ένα βάση του άλλου:

(A+ B)’ = A’B’

(AB)’ = A’ + B’

Η πύλη που προκύπτει είναι αρνητικής πολικότηταςλόγω της φύσης του CMOS

0 είσοδο, 1 έξοδο

1 είσοδο, 0 έξοδο


9


10

Παράδειγμα: Στατική NAND

Σύνδεση στην Γείωση

Σύνδεση στην Τάση

Πίνακας Αληθείας

16/10/2014

6

Παράδειγμα: Στατική NOR


11

Πίνακας Αληθείας

Πολύπλοκη Στατική Πύλη CMOS


12

OUT = D + A • (B + C)

D

A

B C

D

A

B

C

16/10/2014

7

Κατασκευή Πολύπλοκης Πύλης


13

C

(a) pull-down network

SN1 SN4

SN2

SN3D

FF

A

DB

C

D

F

A

B

C

(b) Deriving the pull-up networkhierarchically by identifyingsub-nets

D

A

A

B

C

VDD VDD

B

(c) complete gate

Κατασκευή PDN Κατασκευή PUN ιεραρχικά ανά υπό-δίκτυο

Πλήρης πύλη

Σχεδίαση Στοιχείων (Cells)

“Standard Cells”

Βασικός κόκκος, «κύτταρα» της λογικής σε ροές EDA

Απευθύνονται σε ροές Λογικής Σύνθεσης – Τοποθέτησης, Διασύνδεσης

Όμοιο ύψος, διαφορετικό πλάτος

Μονάδες Δεδομένων - Datapath

Για ομοιογενή, ομοιόμορφα σχέδια (αριθμητικές-λογικές πράξεις: αθροιστές, ολισθητές, πολλαπλασιαστές, κτλ.)

Εμπεριέχουν διασυνδέσεις, μερικές φορές όχι όλες

Σταθερό ύψος και πλάτος


14

16/10/2014

8

Μεθοδολογία Standard Cells - 1980


15

σήματα

Κανάλι

Διασυνδέσεων

VDD

GND

Μεθοδολογία Standard Cells – 1990-


16

M2

Χωρίς Κανάλια

ΔιασυνδέσεωνVDD

GNDM3

VDD

GND

Αντιστραμμένο

Αντιστραμμένο

16/10/2014

9

Standard Cell - Δομή


17

Cell boundary

N Well

Cell height 12 metal tracksMetal track is approx. 3 + 3Pitch = repetitive distance between objects

Cell height is “12 pitch”

2

Rails ~10

InOut

VDD

GND

NAND 2 Εισόδων


18

A

Out

VDD

GND

B

2-input NAND gate

B

VDD

A

16/10/2014

10

Λογικός Γράφος Στατικής Πύλης CMOS

Μη κατευθυντικός Γράφος Πύλης – Ορισμός

Για κάθε πύλη μπορούμε να παράγουμε έναν γράφο με μη κατευθυντικές ακμές, όπου:

Τρανζίστορ = μη-κατευθυντικές ακμές

Εσωτερικά-Εξωτερικά Σημεία σύνδεσεις = κόμβοι

Μονοπάτι Euler - Ορισμός

Διαδρομή που περιέχει όλους τους κόμβους του γράφου διατρέχοντας την κάθε ακμή μια μόνο φορά (Ανάλογο με τον γρίφο ζωγραφικής «δεν σηκώνουμε το μολύβι» για

να ζωγραφίσουμε ένα σχήμα)

Ένα κοινό μονοπάτι Euler για τα PDN, PUN συνεπάγεται υλοποίηση της κάτοψης πύλης με μη διακοπτόμενη διάχυση


19

Λογικός Γράφος Στατικής Πύλης CMOS


20

C

A B

X = C • (A + B)

B

A

C

i

j

j

VDDX

X

i

GND

AB

C

PUN

PDN

ABC

Λογικός Γράφος

16/10/2014

11

Δυο εκδοχές της Χ = (C . (A+B))’


21

X

CA B A B C

X

VDD

GND

VDD

GND

Κοινό Μονοπάτι στον Λογικό Γράφο


22

j

VDDX

X

i

GND

AB

C

A B C

16/10/2014

12

Γράμμο-Διαγράμματα – “Stick” - 1

Συνδέσεις:

Για το ίδιο επίπεδο, πάντα συνδεδεμένες

Για διαφορετικά, πάντα ασύνδετες


23

Χρώμα Όνομα Λειτουργία

Πράσινο ndiff Πηγή/καταβόθρα τρανζίστορ

Κίτρινο pdiff Πηγή/καταβόθρα τρανζίστορ

Κόκκινο poly Πύλη τρανζίστορ

Μπλε m1 Διασύνδεση – m1

Μωβ m2 Διασύνδεση – m2

Εξαιρέσεις:

Όταν το πολύ-πυρίτιο τέμνει n ή p διάχυση – σχηματίζονται τρανζίστορ

Για συνδέσεις μεταξύ επιπέδων χρησιμοποιούμε επαφές, ως εξής:

Απαγορεύονται:

Αδιάστατα Διαγράμματα – “Stick” - 2


24

nfet pfet

Δεν

επιτρέπεται

σύμπτωση ndiff, pdiff

Στις επαφές

ένα από τα

επίπεδα

πρέπει να είναι μέταλλο!

16/10/2014

13

Αδιάστατα Διαγράμματα – “Stick” - 3 Κανόνες διαγραμμάτων

1. Ελαχιστοποιούμε το εμβαδό των σχημάτων/επιπέδων

2. Το μήκος των συνδέσεων περιορίζεται ως εξής:

a. ndiff, pdiff : ελάχιστο μήκος

b. poly : μικρό, μεσαίο μήκος

c. m1, m2 : μικρό, μεσαίο ή μεγάλο μήκος

3. Χρησιμοποιούμε ελάχιστο αριθμό επαφών

4. Στις επαφές το ένα επίπεδο πρέπει να είναι μέταλλο

Διαδικασία

i. Σχεδιάζουμε σχηματικό σε επίπεδο τρανζίστορ

ii. Σχεδιάζουμε, διαρρυθμίζουμε τη συμβολική διάταξη:

a. Ζωγραφίζουμε για κάθε τρανζίστορ πύλη (poly) και διάχυση (diff)

b. Ολοκληρώνουμε την διάταξη με συνδέσεις, επαφές, Vdd/Gnd


25

Αδιάστατα Διαγράμματα – “Stick” - 4Σχηματικό σε επίπεδο τρανζίστορ

Για κάθε τρανζίστορ ζωγραφίζουμε τις περιοχές διάχυσης και τις σχετικές πύλες

Ολοκληρώνουμε την διάταξη συμπληρώνοντας τις διασυνδέσεις. Χρησιμοποιούμε polyμόνο για μικρά μήκη


26

16/10/2014

14

Σχεδίαση πύλης βάση διαδρομής Euler

Οι διαδρομές διατρέχουν τα τρανζίστορ στην ίδια σειρά10/16/2014ΗΥ330 - Διάλεξη 6η - Σχεδίαση Συνδυαστικών

Κυκλωμάτων27

C

D

A B

A

B

C D

Vdd

Gnd

Vdd

Gnd

ΖΖ

A B C D

pdiff

ndiff


Προσθέτουμε κατάλληλα τις διασυνδέσεις10/16/2014ΗΥ330 - Διάλεξη 6η - Σχεδίαση Συνδυαστικών


C

D

A B

A

B

C D

Vdd

Gnd

Vdd

Gnd

ΖΖ

A B C D

pdiff

ndiff

16/10/2014

15


Ανταλλάσοντας C και D αλλάζει η διάταξη του pull-down


29

C

D

A B

A

B

C D

Vdd

Gnd

Vdd

Gnd

ΖΖ

A B C D

pdiff

ndiff

Οι διαδρομές δεν είναι μοναδικές!


Αν μετακινήσουμε το A στο pull-up, δεν υπάρχει μια κοινή διαδρομή αλλά δυο τμήματα διακοπή στην διάχυση


30

C

D

A B

A

B

C D

Vdd

Gnd

Ζ

Vdd

Gnd

Ζ

A B C D

pdiff

ndiff

16/10/2014

16

Επαλήθευση διαγράμματος

Απαγορεύονται δομές όπως οι παρακάτω:

Βραχυκυκλωμένα τρανζίστορ

Ασύνδετα τμήματα διάχυσης


31

Για μείωση της χωρητικότητας, όταν είναι εφικτό, μειώνουμε το φορτίο, δηλ. τις επαφές στην έξοδο

Επιρροή της διάταξης στην ταχύτητα


32

C

D

A

Α

Β C

Vdd

Gnd

Υ

Vdd

C

D

A

Α

Β C

Gnd

Υ

Πιο Γρήγορη Πιο Αργή

16/10/2014

17

Πύλες μετάβασης

Οι πύλες μετάβασης δεν ταιριάζουν στο μοντέλο μιας μοναδικής γραμμής διάχυσης

Το πολύ-πυρίτιο πρέπει να αποκοπεί κάθετα, λόγω τωναντεστραμμένων εισόδων


33

Α

Α’

Πολυπλέκτης με πύλες Μετάβασης - 1

Με τις παραπάνω διαδρομές προκύπτει η διάταξη δεξιά με αναπόσπαστο το πολύ-πυρίτιο, αλλά διασταυρώσεις


34

S

Y

A

B

S’

S’

S S’

A

Β A

Β

Υ

16/10/2014

18

Πολυπλέκτης με πύλες Μετάβασης - 1

Αν αποσπάσουμε το πολύ-πυρίτιο σε τμήματα προκύπτει η παραπάνω εναλλακτική διάταξη


35

S

Y

A

B

S’

S’

S S’

A

Α Β

Β

Υ

SS’

OAI Λογικός Γράφος


36

C

A B

X = (A+B)•(C+D)

B

A

D

VDDX

X

GND

AB

C

PUN

PDN

C

D

D

ABCD

16/10/2014

19

Παράδειγμα: X =AB + CD


37

GND

x

a

b c

d

VDDx

GND

x

a

b c

d

VDDx

(a) Logic graphs for (ab+cd) (b) Euler Paths {a b c d}

a c d

x

VDD

GND

(c) stick diagram for ordering {a b c d}

b

Λογικός γράφος (ab + cd)’ Κοινή Διαδρομή {a b c d}

Διάγραμμα Stick

Τεχνική για μεγάλα Τρανζίστορ


38

Μονή Πύλη Διπλή Πύλη (αναδιπλωμένη)

Μικρότερη Χωρητικότητα Διάχυσης

16/10/2014

20

Ιδιότητες Στατικών Πυλών CMOS –

Περίληψη

Μεγάλα περιθώρια Θορύβου

VOH, VOL αντιστοιχούν σε Vdd, Gnd αντίστοιχα

Τα λογικά επίπεδα δεν εξαρτώνται στα σχετικά μεγέθη των τρανζίστορ της πύλης ratioless logic

Υπάρχει πάντα οδός προς το Vdd ή Gnd για την έξοδο χαμηλή αντίσταση εξόδου

Δεν υπάρχει οδός από την είσοδο στην έξοδο υψηλότατη αντίσταση εισόδου

Δεν υπάρχει συνεχής ροή ρεύματος μεταξύ Vdd, Gnd

στατικό ρεύμα ηρεμίας = 0

Καθυστέρηση = f(CL, Req των τρανζίστορ)


39

Μοντέλο Μεταβατικής Καθυστέρησης


40

A

Req

A

Rp

A

Rp

A

Rn CL

A

CL

B

Rn

A

Rp

B

Rp

A

Rn Cint

B

Rp

A

Rp

A

Rn

B

Rn CL

Cint

NAND2 INVNOR2

16/10/2014

21

Καθυστέρηση και Διανύσματα Εισόδου

Βάση της δομής της πύλης, η καθυστέρηση είναι και συνάρτηση του διανύσματος εισόδου:

Μετάβαση 01 (έξοδο)

Αν και οι 2 είσοδοι γίνουν 0:

Καθυστέρηση είναι (0.69 Rp/2 . CL)

Αν 1 είσοδος γίνει 0:

Καθυστέρηση είναι (0.69 Rp . CL)

Μετάβαση 10 (έξοδο)

Και οι 2 είσοδοι γίνονται 1:

Καθυστέρηση είναι (0.69 2.Rn . CL)


41

CL

B

Rn

A

Rp

B

Rp

A

Rn Cint

Καθυστέρηση και Διανύσματα Εισόδου


42

-0.5

0

0.5

1

1.5

2

2.5

3

0 100 200 300 400

A=B=10

A=1, B=10

A=1 0, B=1

time [ps]

Voltage [

V]

Input Data

Pattern

Delay

(psec)

A=B=01 67

A=1, B=01 64

A= 01, B=1 61

A=B=10 45

A=1, B=10 80

A= 10, B=1 81

NMOS = 0.5m/0.25 m

PMOS = 0.75m/0.25 m

CL = 100 fF

16/10/2014

22

Μεγέθη Τρανζίστορ


43

CL

B

Rn

A

Rp

B

Rp

A

Rn Cint

B

Rp

A

Rp

A

Rn

B

Rn CL

Cint

2

2

2 2

11

4

4

Μεγέθη Τρανζίστορ


44

OUT = D + A • (B + C)

D

A

B C

D

A

B

C

1

2

2 2

4

4

8

8

6

3

6

6

16/10/2014

23

Αριθμός Εισόδων (Fan-in) και Καθυστέρηση

Μοντέλο Elmore:

Η καθυστέρηση αυξάνεται δραματικά ως προς τον αριθμό των εισόδων


45

DCBA

D

C

B

A CL

C3

C2

C1

)432(69.0 321 LNpHL CCCCRt

Σχέση fan-in και Καθυστέρησης


46

tpL

H

t p(p

sec)

fan-in

Πύλες με fan-in

μεγαλύτερο από

4 πρέπει να

αποφεύγονται

0

250

500

750

1000

1250

2 4 6 8 10 12 14 16

tpHL

τετραγωνική

σχέση

linear

tp

tpLΗ

16/10/2014

24

Σχέση fan-in και Καθυστέρησης


47

2 4 6 8 10 12 14 16

tpNOR2

t p(p

sec)

tpNAND2

tpINVΗ κλίση

αντιστοιχεί στην

οδηγητική

ικανότητα, δηλ.

μέγεθος, της

πύλης

tp συναρτήσει αριθμού εισόδων και εξόδων

fan-in: τετραγωνική σχέση λόγω αύξησης R και C

fan-out: γραμμική, όμως η κάθε επιπρόσθετη πύλη που οδηγείται προσθέτει δυο χωρητικότητες στην έξοδο

Έτσι:

όπου: α1 αντιστοιχεί στα παράλληλα τρανζίστορκαι α2 στα εν σειρά


48

FOaFIaFIat p 3

2

21

16/10/2014

25

NAND 4 Εισόδων - Κάτοψη


49

Out

In1 In2 In3 In4

In3

In1

In2

In4

In1 In2 In3 In4

VDD

Out

GND

VDD

In1 In2 In3 In4

Vdd

GND

Out

W/L = 3λ/2λ

W/L = 9λ/2λ

4

3

2

1

5 6 7 8

NAND 4 Εισόδων - Κάτοψη


50

Out

In1 In2 In3 In4

In3

In1

In2

In4

In1 In2 In3 In4

VDD

Out

GND

VDD

In1 In2 In3 In4

Vdd

GND

Out

W/L = 3λ/2λ

W/L = 9λ/2λ

4

3

2

1

5 6 7 8

PS (2 πλευρές)AD

AS (μέχρι την μέση)

16/10/2014

26

Ανάλυση Μεγεθών στην NAND 4 Εισόδων

Τρανζίστορ W (μm) AS (μm2) AD (μm2) PS (μm) PD (μm)

1 0.375 0.3 (19λ2) 0.047 (3λ2) 1.875 (15λ) 0.25 (2λ)

2 0.375 0.047 (3λ2) 0.047 (3λ2) 0.25 (2λ) 0.25 (2λ)

3 0.375 0.047 (3λ2) 0.047 (3λ2) 0.25 (2λ) 0.25 (2λ)

4 0.375 0.047 (3λ2) 0.3 (19λ2) 0.25 (2λ) 1.875 (15λ)

5 1.125 (9λ) 0.7 (45λ2) 0.42 (27λ2) 2.375 (19λ) 0.75 (6λ)

6 1.125 0.42 (27λ2) 0.42 (27λ2) 0.75 (6λ) 0.75 (6λ)

7 1.125 0.42 (27λ2) 0.42 (27λ2) 0.75 (6λ) 0.75 (6λ)

8 1.125 0.7 (45λ2) 0.42 (27λ2) 2.375 (19λ) 0.75 (6λ)


51

Οι περιοχές Drain/Source μετρώνται από το άκρη της πύλης, μέχρι την μέση της ενεργής περιοχής

Διαμοιράζονται ανά τρανζίστορ

Υπολογισμός Κeq

Παράμετροι (Vhigh, Vlow) Αποτέλεσμα

NMOS 10 Κάθετη m = 0.5, φ = 0.9 (-2.5, -1.25) 0.57

Πλευρική m = 0.44, φ= 0.9 (-2.5, -1.25) 0.61

NMOS 01 Κάθετη m = 0.5, φ = 0.9 (-1.25, 0) 0.79

Πλευρική m = 0.44, φ= 0.9 (-1.25, 0) 0.81

PMOS 10 Κάθετη m = 0.48, φ = 0.9 (-1.25, 0) 0.79

Πλευρική m = 0.32, φ = 0.9 (-1.25, 0) 0.86

PMOS 01 Κάθετη m = 0.48, φ = 0.9 (-2.5, -1.25) 0.59

Πλευρική m = 0.32, φ = 0.9 (-2.5, -1.25) 0.7


52

m

low

m

high

lowhigh

m

eq VVmVV

K

11 )0()0(

)1)((

0

16/10/2014

27

Χωρητικότητες – Διεργασία 0.25μm

Έτσι, συνολικά οι χωρητικότητες έχουν ως εξής:

CGS = CGCS + CGSO

CGD = CGCD + CGDO

CGB = CGCB (όταν είναι το τρανζίστορ σβηστό)

CSB = CSdiff

CDB = Cddiff

Παρακάτω παραθέτονται χαρακτηριστικές τιμές για τις σχετικές παραμέτρους σε διεργασία 0.25μm.

10/16/2014ΗΥ330 - Διάλεξη 6η - Σχεδίαση

Συνδυαστικών Κυκλωμάτων

53

Ανάλυση Χωρητικοτήτων στην NAND 4

Εισόδων


54

Χωρητικότητα Συνιστώσες (HL) Τιμή (fF) (HL)

C1 Cd1 + Cs2 + 2Cgd1 + 2Cgs2(0.57x0.047x2 + 0.61x0.25x0.28) +

(0.57x0.047x2 + 0.61x0.25x0.28) +

2x(0.31x0.375) + 2x(0.31x0.375) =

0.658fF

C2 Cd2 + Cs3 + 2Cgd2 + 2Cgs3(0.57x0.047x2 + 0.61x0.25x0.28) + … +

2x(0.31x0.375) + … = 0.658fF

C3 Cd3 + Cs4 + 2Cgd3 + 2Cgs4(0.57x0.047x2 + 0.61x0.25x0.28) + … +

2x(0.31x0.375) + … = 0.658fF

CL Cd4+2Cgd4+Cd5+Cd6+Cd7+Cd8+

2Cgd5 + 2Cgd6 + 2Cgd7 + 2Cgd8

(0.57x0.3x2 + 0.61x1.875x0.28) +

2x(0.31x0.375) + (0.79x0.3x2 +

0.86x0.75x0.28) + (0.79x0.3x2 +

0.86x0.75x0.28) + (0.79x0.3x2 +

0.86x0.75x0.28) + (0.79x0.3x2 +

0.86x0.75x0.28) + 2x(0.31x1.125) +

2x(0.31x1.125) + 2x(0.31x1.125) +

2x(0.31x1.125) = 5.74fF

16/10/2014

28

Υπολογισμός Καθυστέρησης

Έχοντας υπολογίσει:

Και για να υπολογίσουμε την καθυστέρησηχρησιμοποιούμε την καθυστέρηση Elmore:

tpHL = 0.69(13kΩ/1.5)(0.658fF + 2x0.658fF +

3x0.658fF + 4x5.74) = 160ps


55

C1 = 0.658fF C2 = 0.658fF C3 = 0.658fF CL = 5.74fF

)432(69.0 321 LNpHL CCCCRt

Τεχνικές Σχεδίασης Γρήγορων Στατικών Πυλών - 1

Αν η χωρητικότητα της εξόδου κυριαρχεί

Μεγαλώνουμε προοδευτικά τα μεγέθη από την έξοδο προς την γείωση (Μ1 μεγαλύτερο, ΜΝ μικρότερο)


56

InN CL

C3

C2

C1In1

In2

In3

M1

M2

M3

MNM1 > M2 > M3 > … > MN

(όσο κοντινότερο στην έξοδο

τόσο μικρότερο το τρανζίστορ)

Πρόβληματικό στην διάταξη

Μπορεί να μειώσει την

καθυστέρηση εώς 20%;

Μικρότερο κέρδος σε

μικρότερες τεχνολογίες

16/10/2014

29


Αλλαγή στην σειρά των τρανζίστορ εν σειρά ανάλογα με την κρίσιμη οδό


57

C2

C1In1

In2

In3

M1

M2

M3 CL

C2

C1In3

In2

In1

M1

M2

M3 CL

Κρίσιμη οδός Κρίσιμη οδός

φορτισμένος1

01φορτισμένος

φορτισμένος1

Καθυστέρηση εξαρτάται

από τον χρόνο εκφόρτισης

των CL, C1 και C2

Καθυστέρηση εξαρτάται

από τον χρόνο εκφόρτισης

του CL

1

1

01 φορτισμένος

εκφορτισμένος

εκφορτισμένος


Αλγεβρική Αναδόμηση

Παραγοντοποίηση, πολύ-επίπεδη λογική


58

F = ABCDEFGH

16/10/2014

30


Εισαγωγή ενισχυτικών διατάξεων μεταξύ λογικών πυλών


59

CLCL

Λογική Λόγου Αντίστασης/Μεγεθών (Ratioed)


60

VDD

VSS

PDNIn1In2In3

F

RLLoad

VDD

VSS

In1In2In3

F

VDD

VSS

PDNIn1In2In3

F

VSS

PDN

Resistive DepletionLoad

PMOSLoad

(a) resistive load (b) depletion load NMOS (c) pseudo-NMOS

VT < 0

Goal: to reduce the number of devices over complementary CMOS

αντίσταση NMOS με κανάλι Ψεύδο-NMOS

Η λογική λόγου μεγεθών (ratioed) αποσκοπεί στην μείωση τωντρανζίστορ, χωρητικότητας

16/10/2014

31

Λογική Λόγου Αντίστασης/Μεγεθών (Ratioed) - Αντίσταση


61

VDD

VSS

PDN

In1

In2

In3

F

RLLoad

ResistiveN transistors + Load

• VOH = VDD

• VOL = RPN

RPN + RL

• Assymetrical response

• Static power consumption

•

• tpL= 0.69 RLCL

Ν τρανζίστορ + CL

VOH = Vdd

VOL = RPDN /(RPDN + RL)

Διαιρετής Τάσης

Ασύμμετρη καμπύλη μεταβίβασης Vo/Vi

Στατική κατανάλωση Όταν Vo = Vss

tpLH = 0.69 RLCL

Λογική Λόγου Αντίστασης/Μεγεθών (Ratioed) - Τρανζίστορ


62

VDD

VSS

In1

In2

In3

F

VDD

VSS

PDN

In1

In2

In3

F

VSS

PDN

Depletion

Load

PMOS

Load

depletion load NMOS pseudo-NMOS

VT < 0

16/10/2014

32

Λογική Λόγου Αντίστασης/Μεγεθών (Ratioed) – Τρανζίστορ – Πύλη NAND4


63

VDD

A B C D

F

CL

VOH = VDD (similar to complementary CMOS)

kn

VDD

VTn

– VOL

VOL2

2-------------–

k

p

2------ V

DDV

Tp–

2=

VOL

VDD

VT

– 1 1kp

kn

------–– (assuming that VT

VTn

VTp

)= = =

SMALLER AREA & LOAD BUT STATIC POWER DISSIPATION!!!Μικρότερο εμβαδό, αλλά σημαντική στατική κατανάλωση!

εφόσον

(όπως στο συμβατικό CMOS)

Καμπύλες Μετάβασης Ψευδό-NMOS


64

0.0 0.5 1.0 1.5 2.0 2.50.0

0.5

1.0

1.5

2.0

2.5

3.0

Vin [V]

Vou

t[V

]

W/Lp = 4

W/Lp = 2

W/Lp = 1

W/Lp = 0.25

W/Lp = 0.5

16/10/2014

33

Διαφορική Λογική DCVSL


65

VDD

VSS

PDN1

Out

VDD

VSS

PDN2

Out

AABB

M1 M2

Differential Cascode Voltage Switch Logic (DCVSL)

Παράδειγμα DCVSL


66

B

A A

B B B

Out

Out

XOR-NXOR gate

16/10/2014

34

Παράδειγμα DCVSL – Μεταβατική Ανάλυση


67

0 0.2 0.4 0.6 0.8 1.0-0.5

0.5

1.5

2.5

Time [ns]

Volta

ge

[V] A B

A B

A,BA,B

Λογική Τρανζίστορ Διέλευσης (Pass)


68

Inputs

Switch

Network

OutOut

A

B

B

B

• N transistors

• No static consumption

τρανζίστορ σε διατάξεις διακοπτών μετασχηματίζουν εισόδους σε εξόδους

χωρίς συνδέσεις σε Vdd, Vss

Μόνο Ν αντί 2Ν τρανζίστορ για βασικές πύλες

Μηδενική Στατική Κατανάλωση!

16/10/2014

35

Παράδειγμα:AND2 με τρανζίστορ διέλευσης


69

B

B

A

F = AB

0

Πτώση τάσης διέλευσης NMOS και χειρισμός


70

VDD

In

Out

x

0.5m/0.25m0.5m/0.25m

1.5m/0.25m

0 0.5 1 1.5 20.0

1.0

2.0

3.0

Time [ns]

Vo

ltage

[V]

x

Out

In

16/10/2014

36

Πτώση τάσης διέλευσης NMOS και χειρισμός

Η πτώση τάσης στον κόμβο VB συνεπάγεται μεγαλύτερο στατικό ρεύμα στην επόμενη πύλη

Το PMOS δεν έχει ποτέ Vgs = 0, κλείνει από το Vsd = 0

Επιπλέον, το Vtn του τρανζίστορ διέλευσης είναι μεγαλύτερο από το Vtp (φαινόμενο σώματος)


71

A = 2.5 V

B

C = 2.5V

CL

A = 2.5 V

C = 2.5 V

B

M2

M1

Mn

Τεχνικές Σχεδίασης με Τρανζίστορ Διέλευσης 1 - Ανόρθωση Επιπέδου (Level Restorer)

Πλεονέκτημα:

Vx φτάνει το Vdd

Μειονεκτήματα:

(α) μεγαλύτερη χωρητικότητα στο Vx, (β) Μέγεθος Μr

σημαντικός παράγοντας


72

M2

M1

Mn

Mr

OutA

B

VDD

VDD

(Level Restorer)

X

Ανορθωτής Τάσης

16/10/2014

37

Μέγεθος Τρανζίστορ Ανόρθωσης

Πάνω όριο στο μέγεθος του τρανζίστορ ανόρθωσης

Τα τρανζίστορ διέλευσης μπορεί να είναι σε σειρά

καθέλκυση ακόμα πιο δύσκολη


73

0 100 200 300 400 5000.0

1.0

2.0

W/Lr =1.0/0.25 W/Lr =1.25/0.25

W/Lr =1.50/0.25

W/Lr =1.75/0.25

Volta

ge

[V]

Time [ps]

3.0

Τεχνικές Σχεδίασης με Τρανζίστορ Διέλευσης 2 - Λογική τρανζίστορ διέλευσης με Vt = 0

Προσοχή σε Ρεύματα Διαρροής


74

Out

VDD

VDD

2.5V

VDD

0V 2.5V

0V

16/10/2014

38

Συμπληρωματική Λογική Τρανζίστορ Διέλευσης (Complementary PT Logic)


75

A

B

A

B

B B B B

A

B

A

B

F=AB

F=AB

F=A+B

F=A+B

B B

A

A

A

A

F=AÝ

F=AÝ

OR/NOR EXOR/NEXORAND/NAND

F

F

Pass-Transistor

Network

Pass-Transistor

Network

A

ABB

A

ABB

Inverse

(a)

(b)

Τεχνικές Σχεδίασης με Τρανζίστορ Διέλευσης 3 –Πύλη Μεταβίβασης (Transmission Gate)


76

A B

C

A B

C

C

B

CL

C = 0 V

A = 2.5 V

C = 2.5 V

16/10/2014

39

Αντίσταση Πύλης Μεταβίβασης


77

Vout

0 V

2.5 V

2.5 VRn

Rp

0.0 1.0 2.00

10

20

30

Vout, V

Resis

tance

, oh

ms

Rn

Rp

Rn || Rp

Παράδειγμα: Πολυπλέκτης σε λογική Μεταβίβασης


78

AM2

M1

B

S

S

S F

VDD

GND

VDD

In1 In2S S

S S

16/10/2014

40

Παράδειγμα: Πύλη XOR σε λογική Μεταβίβασης


79

A

B

F

B

A

B

B

M1

M2

M3/M4

1

0

Vdd

Vss

1

Παράδειγμα – Αθροιστής σε Λογική Μεταβίβασης


80

A

B

P

Ci

VDDA

A A

VDD

Ci

A

P

AB

VDD

VDD

Ci

Ci

Co

S

Ci

P

P

P

P

P

Sum Generation

Carry Generation

Setup

Similar delays for sum and carry

16/10/2014

41

Δυναμική Λογική

Στα στατικά κυκλώματα που είδαμε μέχρι τώρα το κάθε σημείο βρίσκεται σε μια διαδρομή Vdd, Vss χαμηλής αντίστασης

Είτε άμεσα, είτε έμμεσα, μέσω άλλων σημάτων

Στα δυναμικά κυκλώματα η λειτουργία βασίζεται σε σημεία υψηλής αντίστασης και αποθήκευση φορτίου/δυναμικού

Η αποθήκευση και αξιολόγηση απαιτεί χρονικό σημείο αναφοράς ρολόι

ακόμα και αν είναι συνδυαστικά κυκλώματα


81

Δυναμική Λογική CMOS

Δι-φασική λειτουργία

Προφόρτιση (Clk = 0)

Αξιολόγηση (Clk = 1)10/16/2014ΗΥ330 - Διάλεξη 6η - Σχεδίαση Συνδυαστικών


In1

In2 PDN

In3

Me

Mp

Clk

Clk

Out

CL

Out

Clk

Clk

A

B

C

Mp

Me

on

off

1

off

on

((AB)+C)

16/10/2014

42

Δυναμική Λογική – Προϋποθέσεις Εξόδου

Όταν η δυναμική πύλη εκφορτιστεί δεν μπορεί να επαναφορτιστεί παρά μόνο με την άφιξη του ρολογιού (1η φάση)

Οι είσοδοι δεν επιτρέπεται να εναλλαχθούν κατά την αξιολόγηση

01 ναι – 1 φορά

10 όχι – σημαντική απώλεια φορτίου/δυναμικού

Όταν η έξοδος είναι απομονωμένη η χωρητικότητα της αποθηκεύει την κατάσταση της πύλης !


83

Ιδιότητες Δυναμικών Πυλών Η συνάρτηση υλοποιείται από το NMOS δίκτυο

Ν+2 τρανζίστορ αντί για 2Ν στο στατικό CMOS

VOH = Vdd (σχεδόν), VOL = Vss

Οι δυναμικές πύλες δεν ανήκουν στην λογική λόγου μεγεθών (ratioed)

Τα μεγέθη γενικά δεν επηρεάζουν την λειτουργία

Γρήγορες

Μικρότερη χωρητικότητα εισόδου πύλης (Cin)

Μικρότερη χωρητικότητα εξόδου πύλης (Cout)

Μηδενικό στατικό ρεύμα (Isc = 0)

Μεγαλύτερη κατανάλωση από στατικές CMOS

Περισσότερη δραστηριότητα, εναλλαγή σε κάθε κύκλο10/16/2014ΗΥ330 - Διάλεξη 6η - Σχεδίαση Συνδυαστικών


16/10/2014

43

Ιδιότητες Δυναμικών Πυλών

Μεγαλύτερη κατανάλωση από στατικές CMOS

Περισσότερη δραστηριότητα, εναλλαγή σε κάθε κύκλο

Καθαρές εναλλαγές, χωρίς σκαμπανεβάσματα (glitches)

Μεγαλύτερο φορτίο από τις στατικές CMOS στο ρολόι

Ρολόι προυπόθεση

Το NMOS λειτουργεί από Vin > Vtn

(δεν υπάρχει PMOS για να ανεβάσει το Vm)

Χαμηλό περιθώριο θορύβου στο λογικό 0, NML


85

Ζητήματα Δυναμικής Σχεδίασης 1 – Διαρροή

Το ρεύμα διαρροής (υπό-Vt) αποφορτίζει τον απομονωμένο κόμβο


86

CL

Clk

Clk

Out

A

Mp

Me

Πηγές Διαρροής

CLK

VOut

Προφόρτιση

Αξιολόγηση

16/10/2014

44

Τρόπος Χειρισμού Διαρροής

Μπορούμε να χρησιμοποιήσουμε την ίδια προσέγγιση όπως στην λογική διέλευσης ανορθωτή – συντηρητή


87

CL

Clk

Clk

Me

Mp

A

B

Out

Mkp

Συντηρητής (Keeper)

Ζητήματα Δυναμικής Σχεδίασης 2 –Διαμοιρασμός Φορτίου

Το φορτίο που βρισκόταν αρχικά στον CL κατανέμεται, δηλ. διαμοιράζεται μεταξύ CL

και CA

Συνάρτηση του διανύσματος εισόδου

Πτώση τάσης!!!

Χαμηλότερη αξιοπιστία!


88

CL

Clk

Clk

CA

CB

B=0

A

OutMp

Me

16/10/2014

45

Παράδειγμα – Δυναμική XOR3


89

CL=50fF

Clk

Clk

A A

B B B B

CC

Out

Ca=15fF

Cc=15fF

Cb=15fF

Cd=10fF

Χειρισμός Διαμοιρασμού Φορτίου

Μια γενική λύση στο πρόβλημα είναι η προφόρτιση όλων των εσωτερικών κόμβων

Μεγαλύτερο εμβαδό και κατανάλωση!


90

Clk

Clk

Me

Mp

A

B

Out

MkpClk

16/10/2014

46

Ζητήματα Δυναμικής Σχεδίασης 3 – Ζεύξη προς τα πίσω


91

CL1

Clk

Clk

B=0

A=0

Out1Mp

Me

Out2

CL2

In

=1=0

Δυναμική NAND

Στατική NAND

Ζητήματα Δυναμικής Σχεδίασης 3 – Ζεύξη προς τα πίσω


92

-1

0

1

2

3

0 2 4 6Time, ns

Clk

In

Out1

Out2

16/10/2014

47

Ζητήματα Δυναμικής Σχεδίασης 4 – Ζεύξη ρολογιού στο σήμα (Clock Feedthrough)

Η χωρητικότητα μεταξύ Clk και εξόδου (Cgd) συνεπάγεται ζεύξη

Έτσι όταν η έξοδος δεν οδηγείται το δυναμικό μπορεί να ανέβει πέραν του Vdd

Έτσι οι γρήγορες μεταβάσεις του ρολογιού εισέρχονται στα εσωτερικά συνδυαστικά σήματα!!!

Clock Feedthrough


93

CL

Clk

Clk

B

A

OutMp

Me

Ζητήματα Δυναμικής Σχεδίασης 4 – Ζεύξη ρολογιού στο σήμα (Clock Feedthrough)


94

-0.5

0.5

1.5

2.5

0 0.5 1

Clk

Clk

In1

In2

In3

In4

Out

In &

Clk

Out

Time, ns

Clock feedthrough

Clock feedthrough

16/10/2014

48

Συνδεσιμότητα Δυναμικών Πυλών


95

Clk

Clk

Out1

In

Mp

Me

Mp

Me

Clk

Clk

Out2

t

Clk

In

Out1

Out2V

VTn

Μόνο 0 1 μεταβάσεις επιτρέπονται στις εισόδους!!!

Λογική Ντόμινο CMOS (Domino Logic)


96

In1

In2 PDN

In3

Me

Mp

Clk

ClkOut1

In4 PDN

In5

Me

Mp

Clk

ClkOut2

Mkp

1 1

1 00 0

0 1

16/10/2014

49


Υλοποιεί μόνο θετική λογική, δηλ. χωρίς αντιστροφείς

Υψηλής ταχύτητας

tpHL=~ 0

Το μέγεθος του αντιστροφέα μπορεί να επιλέγεται βάση του fanout για βέλτιστη ταχύτητα!


97



98

Mp

Me

VDD

PDN

Clk

In1

In2

In3

Out1

Clk

Mp

Me

VDD

PDN

Clk

In4

Clk

Out2

Mr

VDD

Είσοδοι 0 κατά

την προφόρτιση

Μπορεί να απαλείφει!!!

16/10/2014

50


χωρίς το κάτω τρανζίστορ (footer)

Λιγότερο φορτίο στο ρολόι

Σταδιακή προφόρτιση, στατικό ρεύμα

σημαντικά μεγαλύτερος χρόνος προφόρτισης!


99

VDD

Clk Mp

Out1

In1

1 0

VDD

Clk Mp

Out2

In2

VDD

Clk Mp

Outn

InnIn3

1 0

0 1 0 1 0 1

1 0 1 0

Δυναμική Λογική NP-CMOS


100

In1

In2 PDN

In3

Me

Mp

Clk

ClkOut1

In4 PUN

In5

Me

MpClk

Clk

Out2

(to PDN)

1 1

1 0

0 0

0 1

Μεταβάσεις 0 1 στις εισόδους του PDN

Μεταβάσεις 1 0 στις εισόδους του PUN

16/10/2014

51

Δυναμική Λογική NP-CMOS


101

In1

In2 PDN

In3

Me

Mp

Clk

ClkOut1

In4 PUN

In5

Me

MpClk

Clk

Out2

(to PDN)

1 1

1 0

0 0

0 1

to other

PDN’s

to other

PUN’s

ΠΡΟΣΟΧΗ: Εξαιρετική Ευαισθησία στον Θόρυβο!!!

Documents

HY330 Ψηιακ Y Κ Sκλώμαα Εισαγγ σα Σσμαα VLSI · 1 hy330 –Ψηιακ y Κ sκλώμαα - Εισαγγ σα Σσμαα vlsi Διδ yσκ xν: Χ. Σ x rηρο,