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Présenté par :
LASSAAD TAYARI
Maitre Technologue en Informatique Industrielle à L’ISET de Gabès
E-mail:[email protected]
INSTITUT SUPERIEUR DES ETUDES TECHNOLOGIQUES DE GABÈS
thème :
Initiation aux Circuits Logiques Programmables
et leurs outils de développement
Plan
Introduction
Les composants logiques programmables
SPLD {PLE, PLA, PAL et GAL}
CPLD
FPGA
Les étapes de conception
ISET DE GABÈS
PLD
Introduction PLD Différentes approches pour un système logique
logique standard
ASIC (Application Specific Integrated Circits)
Les microprocesseurs
Progression constante de l ’intégration : diminution des coûts, de la consommation et de la taille
des systèmes
amélioration des performances et de la fiabilité
80 : composants programmables
90 : FPGA complexes
Développement du domaine avec des méthodes de conception spécifiques
ISET DE GABÈS
Portes logiques de base:
- AND, OR, NOT, XOR
- multiplexeurs
- decodeurs
- additionneurs …
Introduction
PLD
ASICS
PAL
GAL
FPGA
CIRCUITS
LOGIQUES
Circuit
standards
CPLD
Circuits à la
demande
MICRO
PROCESSEURS
PLD
Pré-caractérisé Full custom
Microprocesseurs
Microcontroleurs
DSP
SPLD
ISET DE GABÈS
PLD
Logique standard (fonctions Câblées) fonction figée par le constructeur
intégration faible (SSI ou MSI)
coût faible
disponibilité immédiate
ASIC (Fonctions câblées-programmées)
Circuit personnalisables (PLD) fonction à programmer par l ’utilisateur
intégration élevée (LSI ou VLSI)
coût ?
Temps de développement nécessaire
Pourquoi des circuits programmables ?
ISET DE GABÈS
PLD
Circuits à la demande (Fonctions câblées-programmées)
à développer par le concepteur
très grande intégration (VLSI)
coût important
temps de développement important
MICROPROCESSEURS (Fonctions programmables)
très grande souplesse d’utilisation
logique programmée enregistrée
utilisation d’une suite d’instructions enregistrée en mémoire
Pourquoi des circuits programmables ?
ISET DE GABÈS
Les réseaux logiques programmables PLD
MATRICE
ET
MATRICE
OU
P1 P2 Pm
m termes
f1
f2
fp
Fonction= somme de produits
E1
En
E2
ISET DE GABÈS
Matrice ET (1) PLD
E1
E2
E3
S=E1.E2
REPRESENTATION
S=E1.E2
E1
E2
E3
SCHEMA
+Vcc
ISET DE GABÈS
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Matrice ET (2) PLD +Vcc
E1
E2
E3
P1 P2 P3
SCHEMA
E1
E2
E3
P1 P2 P3
REPRESENTATION
ISET DE GABÈS
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Matrice OU PLD
S=E1+ E2
E1
E2
E3
SCHEMA
E1
E2
E3
S=E1+E2
REPRESENTATION
ISET DE GABÈS
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Les différentes familles des PLDs PLD
TYPE Nombre de portes intégrées Matrice ET Matrice OU Effaçable
PROM 2 000 à 500 000 Fixe Programmable Non
PAL 10 à 100 Programmable Fixe Non
GAL 10 à 100 Programmable Fixe Électriquement
EPLD 100 à 3000 Programmable Fixe Aux U-V
CPLD 100 à 3000 Programmable Fixe Électriquement
FPLA 2000 à 3000 Programmable Programmable Électriquement
ISET DE GABÈS
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PAL Structure d’un PAL à 4 entrées et 4 sorties
n entrées
O3
Matrice OU Fixe
Matrice ET Programmable
Sorties
O2 O1 O0
PAL 4 entrées
4 sorties
16 Produits
16=24
PRAOGRAMMABLE ARRAY LOGIC
ISET DE GABÈS
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Les différents types d’entrées / sorties (1)
PAL Entrées / Sorties combinatoires
Sorties à registres
ISET DE GABÈS
<[email protected]> 17
Les différents types d’entrées / sorties (2) PAL Entrées / Sorties des PAL versatiles (VPAL)
OLMC
ISET DE GABÈS
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GATE ARRAY LOGIC
GAL
• L’appellation GAL est une marque déposée de LATTICE SEMICONDUCTOR qui a été la première société à proposer sur le marché ce type de produits. •Autres marques proposent des équivalents (compatibles) commercialisés sous le nom de PAL CMOS, E2PAL ou encore PAL EECMOS.
Les GAL sont des PAL effaçables électriquement, qui utilisent la technologie CMOS.
ISET DE GABÈS
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CPLD COMPLEX PROGRAMMABLE LOGIC DIVICE
architecture composée d ’une grosse matrice d ’interconnexion entourée de macro-cellules logiques
cellules d ’interconnexion en technologie EEPROM (Flash) ou/et SRAM
capacité de 32 à 3072 macrocellules
57à 426 entrées/sorties
ISET DE GABÈS
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Architecture d ’un CPLD
Matrice d ’interconnexions
Bloc logique
Bloc logique
Bloc logique
Bloc logique
ES ES
ES ES ES ES
ES ES
CPLD ISET DE GABÈS
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FIELD PROGRAMMABLE GATE ARRAY
architecture composée d’un grand nombre de petites cellules logiques interconnectées entre elles
cellules d’interconnexion en technologie type anti-fusible (OTP) ou SRAM
capacité de 10k à 8000k portes
57 à 1200 entrées/sorties
possibilités d’intégrer des blocs IP de fonctions complexes (processeurs, liens série haut débit, multiplieurs, mémoires, périphériques divers )
FPGA ISET DE GABÈS
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FPGA le « top »
« Le fleuron de la gamme Xilinx illustre le principe du système sur une puce programmable en intégrant notamment jusqu’à quatre PowerPC, des multiplieurs pour le traitement du signal et des liens série haut débit. »
Extrait de « Électronique Mensuel », Juillet 2003
ISET DE GABÈS
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FPGA Architecture interne
ES
ES
ES
ES
BL BL BL BL
BL
ES
ES
BL BL BL
BL BL BL BL ES
ES
ES ES ES ES
BL BL BL BL
BL BL BL BL
BL BL BL BL
ES ES ES ES
Canaux
d ’interconnexions
1 ISET DE GABÈS
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PLD ETAPES DE CONCEPTION D’UN PLD
Le passage du concept au circuit se fait en plusieurs étapes avec des outils spécialisés :
1. Description comportementale du projet
2. Synthèse logique
3. Simulation fonctionnelle
4. Élaboration du « câblage interne » du composant
5. Simulation temporelle
6. Programmation du composant ou de sa mémoire de configuration
ISET DE GABÈS
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Description comportementale
Le comportement d ’un circuit peut être décrit de différentes façons (mode d ’entrée ou vue)
Modes d’entrée graphiques
schéma
organigramme
Table de vérité
machine d’état
ETAPE1 1
ISET DE GABÈS
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Description comportementale ETAPE1
Modes d ’entrée textuels (langages HDL)
langages propriétaires tels que PALASM (l ’ancêtre)
OrcadPLD (OrCad)
Abel HDL (Data I/O), très populaire
Verilog (Cadence), concurrent de VHDL
Langage non propriétaire et standardisé VHDL, sa standardisation assure sa portabilité et son
indépendance vis à vis des fabricants de composants et éditeur de CAO
2 ISET DE GABÈS
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Description comportementale ETAPE1 3
Modes d ’entrée mixte, graphique et VHDL
Le mode graphique apporte beaucoup de facilité pour une construction hiérarchique du projet en modules
Les différents modules peuvent avoir une description sous plusieurs types de « vue », graphiques ou textuelles
L’outil de CAO convertit les différentes « vues » en fichiers standard VHDL
ISET DE GABÈS
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Cette première étape de simulation permet de vérifier la validité du concept.
Les temps de propagations sont approchés puisque l ’on ne connaît pas, à ce stade, le trajet exact des signaux.
Simulation Fonctionnelle ETAPE2
ISET DE GABÈS
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Synthèse Logique ETAPE3 1
ISET DE GABÈS
L ’outil de synthèse « aplanit » les niveaux hiérarchiques du projet et extrait une représentation réduite du système qui peut prendre deux formes :
Équations logiques pour les CPLD (type somme de produits)
Liste d ’équipotentielles (« netlist »)reliant des portes logiques de base (représentation RTL)
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Synthèse Logique ETAPE3 2
L’outil optimise la description RTL en fonction de la technologie utilisée selon des critères de vitesse et d’occupation en ressources de la famille de composants
Il produit une « netlist » dans un format standard (EDIF)
ISET DE GABÈS
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Implémentation physique ETAPE4
Cette étape dépend de l ’architecture et de la référence du composant utilisé
Pour les CPLD, le « fitter »effectue une partition des équations logiques et établit la carte des fusibles (fichier JEDEC)
Pour les FPGA, le « routeur » établit le schéma de connexion des cellules logiques et crée un fichier de configuration (spécifique au produit)
ISET DE GABÈS
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Le simulateur peut maintenant effectuer une simulation avec des temps de propagation précis à partir du modèle (VHDL ou autre) créé par le « fitter » ou le « routeur »
Simulation Temporelle ETAPE5
ISET DE GABÈS
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Selon le composant ou sa mémoire de configuration, la programmation peut se faire :
Avec un programmateur spécifique ou universel
De façon « in situ » directement sur la carte d ’application avec un câble approprié
Par le système micro-informatique embarqué
Programmation du composant ETAPE6
ISET DE GABÈS
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Textes
Graphiques
Compilateur
(HDS) VHDL
Simulateur
(ModelSim)
Synthèse
(Leonardo)
EDIF
« fitter »
(ex : Warp)
JEDEC
Programmateur
ou Isp
Diagramme de conception (CPLD) RESUMÉ 1
ISET DE GABÈS
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Textes
Graphiques
Compilateur
(HDS) VHDL
Simulateur
(ModelSim)
Synthèse
(Leonardo)
EDIF
Place/Route
(Leonardo)
VHDL,bin
Programmateur
Diagramme de conception (FPGA) RESUMÉ 2
ISET DE GABÈS
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Glossaire
ASIC Application Specific Integrated Circuit
SPLD Simple Programmable Logic Device
CPLD Complex Programmable Logic Device
EDIF Electronic Design Interchange File
EEPROM Electrically Erasable Programmable ROM
FPGA Field Programmable Logic Device
FSM Finite State Machine
HDL Hardware Design Language
1 ISET DE GABÈS
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Glossaire
IP Intellectual Property
ISP In Situ Programmable
JEDEC Joint Electronic Device Engineering Council
OTP On Time Programmable
SOC System On a Chip
RTL Register transfer Level
SRAM Static RAM
VHDL Very high speed integrated circuit-HDL
2 ISET DE GABÈS
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n entrées
O3 O2 O1 O0
Matrice OU programmable
Matrice ET Programmable
Sorties FPLA 4 Entrées 4 Sorties 16 Produits
