Lab Oratorio 1

DEPARTAMENTO DE ELECTRONICA Y ELECTRICA CARRERA DE INGENIERA EN ELECTRNICA, AUTOMATIZACIN & CONTROL

DISEO VLSIING. VANESSA VARGAS

AUTORES: AUTORES: ES DANIEL TERN ANA M. CONSTANTE CURSO: CURSO: 7MO "D" 7MO SANGOLQU, 13 DE ABRIL DEL 2012 `0|Pgina Laboratorio 1 Diseo VLSI

"Nunca consideres el estudio como una obligacin sino como una oportunidad para penetrar en el bello y maravilloso mundo del saber." Albert Einstein

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Tabla de Contenidos 1. Introduccin 2. Objetivos 2.1. Objetivo General 2.2. Objetivo Especifico 3. Marco Terico 3.1. Introduccin a Microwind 2 Beta 4. Preparacin 4.1. Ejercicios 4.2. Cuestionario 5. Actividades 5.1. Efectos del tamao del canal (L) en forma de onda de salida de un transistor tipo n-MOS 5.2. Efectos del tamao del canal (L) en forma de onda de salida de un transistor tipo p-MOS 6. Conclusiones 7. Recomendaciones 8. Bibliografa 9. Anexos 03 03

05 06 10

14 18 22 22 23 24


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1. Introduccin La integracin en escala muy grande de sistemas de circuitos basados en transistores comenz en los aos 1980, como parte de las tecnologas de semiconductores y comunicacin que se estaban desarrollando. Es una de las familias lgicas empleadas en la fabricacin de circuitos integrados. Su principal caracterstica consiste en la utilizacin conjunta de transistores de tipo pMOS y tipo nMOS configurados de tal forma que, en estado de reposo, el consumo de energa es nicamente el debido a las corrientes parsitas. En la actualidad, la mayora de los circuitos integrados que se fabrican utilizan la tecnologa CMOS. Esto incluye microprocesadores, memorias, procesadores digitales de seales y muchos otros tipos de circuitos integrados digitales cuyo consumo es considerablemente bajo. [1] 2. Objetivos 2.1. Objetivo General

Al finalizar este laboratorio, el estudiante debe ser capaz de entender y usar las funciones bsicas de un editor de layout CMOS como Microwind. Adems, mediante simulacin, verificar algunas propiedades de la estructura de un transistor CMOS.

2.2. Objetivo Especifico Manejar fluidamente las funciones de diseo disponibles en el software Microwind. Determinar cuales son los criterios para el diseo de circuitos con transistores CMOS, y mostrar que el cambio en las dimensiones de nuestros semiconductores afecta la salida del circuito.

3. Marco Terico En un circuito CMOS, la funcin lgica a sintetizar se implementa por duplicado mediante dos circuitos: uno basado exclusivamente en transistores pMOS (circuito de pull-up), y otro basado exclusivamente en transistores nMOS (circuito de pull-down). El circuito pMOS es empleado para propagar el valor binario 1 (pull-up), y el circuito nMOS para propagar el valor binario 0 (pull-down).

Cuando la entrada es 1, el transistor nMOS est en estado de conduccin. Al estar su fuente conectada a tierra (0), el valor 0 se propaga al drenador y por lo tanto a la salida de la puerta lgica. El transistor pMOS, por el contrario, est en estado de no conduccin. Cuando la entrada es 0, el transistor pMOS est en estado de conduccin. Al estar su fuente conectada a la alimentacin (1), el valor 1 se propaga al drenador y por lo tanto a la salida de la puerta lgica. El transistor nMOS, por el contrario, est en estado de no conduccin.


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Una caracterstica importante de los circuitos CMOS es que son regenerativos: una seal degradada que acometa una puerta lgica CMOS se ver restaurada a su valor lgico inicial 0 1, siempre y cuando an est dentro de los mrgenes de ruido que el circuito pueda tolerar [2] 3.1 Introduccin a Microwind 2 Beta A continuacin se va a explicar la manera de manejar el software. Se abre el fichero MosSteps.msk el cual se encuentra en la Carpeta Software/ExportMicrowind proporciona en clase por la tutora Ing. Vanessa Vargas. En el fichero abierto podremos encontrar los pasos para el diseo de un transistor MOS tanto para el canal n como para el canal p el cual lo podemos observar en la figura A del anexo1. Para observar el comportamiento de los transistores del ejemplo le daremos clic al botn start simulation ubicado en la barra de men del Software como indica la fig 1.

Fig.1 Start Simulation Icon Con el cual podremos ver la seal de entrada y salida de ambos transistores, vase figura B en el anexo 2.


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4. Preparacin Leer los captulos 2 y 3 del tutorial de Microwind v3.0. Realizar todos los ejercicios indicados en esos captulos.

4.1 Ejercicios Creacin de un Transistor MOSFET canal N Se escoge material N+ diffusion, se realiza un cuadrado y sobre ste se coloca material Polysilicium tal como indica la figura 2.

Fig. 2 Transistor pMOS En Microwind se puede observar cortes verticales como podemos ver en la fig. 3b a travs del icono llamado Process View. Referirse a la fig. 3a.

Fig. 3a Process View Icon

Fig. 3b Seccin transversal del transistor 5|Pgina Laboratorio 1

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Se generar varios tipos de grficos, con tan solo presionar el icono Simulate MOS Characteristics (figura 6a) como se puede observar en la fig. 4b. Representa Id caractersticas estticas del dispositivo nMOS.

Vd

Fig. 4a Simulate MOS Characteristics

Fig. 4b Grfica de Id vs Vd Una caracterstica de la simulacin del software del programa es que podemos agregar seales de Clock en el Gate y en el Drain. Adems, una variable visible s1, para observar la seal obtenida en la corrida de la aplicacin. Para simular se procede a presionar el icono Start Simulation indicado en la fig. 5.

Fig.5 Transistor CMOS canal N terminado


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Fig. 6 Simulacin de los voltajes Vgate, Vdrain, Vsource Ahora vamos a analizar el captulo 3, en el cual vamos al diseo de la tecnologa CMOS. Creacin de un Transistor MOSFET inversor Para crear automticamente transistores CMOS se utiliza la herramienta MOS Generator, del men Palette, y damos clic en el icono MOS Generatos Fig. 7a.

Fig. 7a MOS Generator

Fig. 7b Uso del generador automtico CMOS


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Se eliminan los excedentes de material y se agregan las seales VDD, VSS, Vin y Vout, correspondientes a voltaje de fuente, tierra, voltaje de entrada y voltaje de salida respectivamente.

Fig. 8a Transistores CMOS Canal N y Canal P

Fig. 8b Circuito inversor terminado


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Finalmente se realiza la simulacin del transistor creado ver figura 9.

Fig. 9 Verificacin del funcionamiento del circuito inversor CMOS diseado

4.2. Cuestionario 4.2.1 Modelo CMOS Se refiere a los distintos tipos de configuraciones para el diseo, simulacin e implementacin de circuitos integrados. Los modelos son desarrollados en base a diferentes parmetros dimensionales y elctricos. Clasificacin - Modelo MOS nivel 1 Evala la corriente Ids entre drain y source en funcin de Vd, Vg Vs. - Modelo MOS nivel 3 Evala la corriente Ids en funcin de Vd y Vg, Vs entre drain y source, adems de incluir el voltaje de saturacin Vsat. - Modelo BSIM Este modelo considera el funcionamiento de CMOS en las distintas regiones (lineal para Vds bajos, saturada Vds altos y de sub- umbral para Vds Vth, el transistor est en on (Fig 11), por lo cual existen muchos electrones en el canal en la interface de oxido-silicon, creando un canal de baja resistencia donde la corriente puede fluir de drain a source. [5].

4.2.4

En relacin a la pregunta anterior. Indique porque generalmente el voltaje de salida de un transistor p-MOS o n-MOS no alcanza completamente el valor de VDD.

Ejemplo: Si VDD = 1.2V, Vout = 0.8 V. El voltaje de salida de un transistor pMOS o nMOS no alcanza completamente el voltaje de VDD debido a la existencia del voltaje umbral VT 4.2.5 En un transistor p-MOS, una regin n-well no puede estar flotando y debe polarizarse (conectarse a VDD) mediante un contacto metal-to n-difussion. Indique por qu y cuales serian las consecuencias de dejarlo flotando.

Polarizar la regin n-well ayuda a evitar que exista un cortocircuito entre VDD y VSS. Por ello agregar la polarizacin VDD en la regin n-well es una regla estricta. [7], ver ejemplo en la figura 12.

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Fig. 12 Ejemplo de contacto N-well a metal


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5. Actividades 5.1. Efectos del tamao del canal (L) en forma de onda de salida de un transistor tipo nMOS 5.1.1 En Microwind 3.1, utilizando el CMOS generator y tecnologa 0.12um, cree un transistor n-MOS (L=2 lambda, W=10 lambda). Aplique un clock a gate Vgate (tl=0.475 ns, tr=0.025 ns, th=0.475ns, tf=0.025 ns) y otro con el doble de frecuencia a drain Vdrain (tl=0.225 ns, tr=0.025 ns, th=0.225 ns, tf=0.025 ns). Haga visible el source (Visible Icon) y etiqutelo Vout. Guarde el archivo. msk y simule para ver el comportamiento dinmico.

En la figura 13 podemos observar como configurar los parmetros de nuestro MOS, en cambio en la figura 14, podemos observar como se configura un clock o seal de reloj la cual nos sirve para simular nuestros MOS, y en la figura 15 vemos como es el resultado de la generacin automtica de nuestro MOS.

Fig. 13 Utilizacin de CMOS generator

Fig. 14 Parmetros elegidos para Vgate


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Fig. 15 Transistor n-MOS con L=2lambda

5.1.2

Capture la imagen de la forma de onda y explique por que Vout tiene forma de onda en cada segmento.

esa

Como podemos ver en la figura 16 tenemos vemos la seal en rojo, es nuestra voltaje de Drain, la seal en azul la seal del Gate, y la seal verde es nuestra salida.

Fig. 16 Grfica de Voltajes Vdrain, Vgate, Vout Vout tiene esa forma debido a que el transistor n-MOS se activa en alto. Para los siguientes intervalos de tiempo: Cuando el voltaje en el gate es positivo, existe una conduccin entre el drain y source del transistor, se observa un transitorio de la seal de salida que es generado por el cambio de nivel del voltaje en el Drain. Cuando el voltaje del gate y de drain es cero y el voltaje en la salida llega al mximo, se puede observar un comportamiento de capacitor ya que mantiene la seal, esto es debido a que el canal 14 | P g i n a Laboratorio 1

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que existe entre Drain y source del transistor se cierra debido a que llega a su saturacin mxima.

5.1.3

Repita el procedimiento 5.1.1 pero usando un transistor n-MOS con L=8. Simule el comportamiento y registre los valores solicitados en 5.1.5.

Como podemos observar en la figura 17 vemos como es el resultado de la generacin automtica de nuestro MOS. Y en cambio la figura 18 podremos ver las diferentes seales que simulamos en la cual tenemos la seal en rojo, es nuestro voltaje de Drain, la seal en azul la seal del Gate, y la seal verde es nuestra salida.


Fig. 18 Grfica de Voltajes Vdrain, Vgate, Vout 15 | P g i n a Laboratorio 1 Diseo VLSI

5.1.4

Repita el procedimiento 5.1.1 pero usando un transistor n-MOS con L=32. Simule el comportamiento y registre los valores solicitados en 5.1.5

Como podemos observar en la figura 19vemos como es el resultado de la generacin automtica de nuestro MOS. Y en cambio la figura 20 podremos ver las diferentes seales que simulamos en la cual tenemos la seal en rojo, es nuestro voltaje de Drain, la seal en azul la seal del Gate, y la seal verde es nuestra salida.


Fig. 20 Grfica de Voltajes Vdrain, Vgate, Vout


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5.1.5

Para los tres transistores creados, registre los valores observados en la siguiente tabla: (nota: desprecie los valores de voltaje observados al inicio de la onda)Vout H Vout L max [V] min[V] 0.797 [V] -0.165 [V] 0.713 [V] -0.084 [V] 0.629 [V] -0.000 [V] Tabla#2 Voltajes observados con diferente L W [lambda] 10 10 10 L [lambda] 2 8 32

5.1.6

Cul es la conclusin que se puede derivar de estas observaciones respecto a la relacin entre L y Vout.

Se puede determinar que L respecto al voltaje de salida es inversamente proporcional. A mayor L menor Voltaje de salida como se observa en la tabla, se determin que el voltaje de salida no llega al valor mximo, es decir que no tiene un 1 lgico, pero si el L es demasiado grande en cambio vemos que se queda en un estado de incertidumbre ya que la variacin de voltaje se encuentra en un valor intermedio entre 0[V] y 1.2[V], por lo que no podemos decir si es un 1 lgico o un 0 lgico.

5.1.7 Qu tipo de 0 y 1 lgico genera el transistor n-MOS (good or poor) El 1 lgico generado por el transistor n-MOS, debe estar cerca del voltaje de polarizacin, en este caso 1.2[V] para ser un good alto, como observamos existe una cada de tensin mayor al 10%, producida por la cada de voltaje de Threshold (referirse a la seccin 4.2.3 anterior), por lo que no puede considerarse un buen alto, en conclusin: Es un poor 1 lgico.El 0 lgico generado por el transistor n-MOS, debe ser en el nivel de 0 V para ser un good bajo, en conclusin: Es un good 0 lgico.


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5.2. Efectos del tamao del canal (L) en forma de onda de salida de un transistor tipo pMOS 5.2.1 En Microwind 3.1, utilizando el CMOS generator y tecnologa 0.12 um, cree un transistor p-MOS (L=2 lambda , W=10 lambda). Aplique un clock a gate Vgate (tl=0.475 ns, tr=0.025 ns, th=0.475 ns, tf=0.025 ns) y otro con el doble de frecuencia a drain Vdrain (tl=0.225 ns, tr=0.025 ns, th=0.225 ns, tf=0.025 ns). Haga visible el source (Visible Icon) y etiqutelo Vout. Guarde el archivo .msk y simule para ver el comportamiento dinmico. (Nota: si no ha descubierto como polarizar el n-well en un p-mos, seleccione Polarize Nwell to VDD (safe))

En la figura 21 podemos observar como configurar los parmetros de nuestro MOS, y en la figura 22 vemos como es el resultado de la generacin automtica de nuestro MOS.

Fig. 21 Utilizacin de CMOS generator

Fig. 22 Transistor p-MOS polarizado con L=2lambda


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5.2.2

Capture la imagen de la forma de onda y explique por que Vout tiene esa forma de onda en cada segmento.

Como podemos ver en la figura 16 tenemos vemos la seal en rojo, es nuestra voltaje de Drain, la seal en azul la seal del Gate, y la seal verde es nuestra salida.

Fig. 23 Grfica de Voltajes Vdrain, Vgate, Vout Se observa que la tensin de salida del transistor p-MOS muestra un bajo cuando tanto el Vdrain como el Vgate estn en bajo. Este nivel bajo no se acerca ni al cero. Cuando solamente el Vdrain tiene una tensin positiva y Vgate es igual a cero, la salida se dispara, y muestra el voltaje de alimentacin, pero luego cuando Vgate se hace positivo, la salida tiende a bajar ligeramente su nivel, y permanece estable.


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5.2.3

Repita el procedimiento 3.2.1 pero usando un transistor p-MOS con L=8. Simule el comportamiento y registre los valores solicitados en 3.2.5



Fig 25 Grfica de Voltajes Vdrain, Vgate, Vout


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5.2.4

Repita el procedimiento 3.2.1 pero usando un transistor p-MOS con L=32. Simule el comportamiento y registre los valores solicitados en 3.2.5



Fig. 27 Grfica de Voltajes Vdrain, Vgate, Vout

5.2.5

Para los tres transistores creados, registre los valores observados en la siguiente tabla: (Nota: desprecie los valores de voltaje observados al inicio de la onda)Vout H Vout L max [V] min[V] 1.241 [V] 0.693 [V] 1.200 [V] 0.794 [V] 1.200 [V] 0.890 [V] Tabla#3 Voltajes observados con diferente L W [lambda] 10 10 10 L [lambda] 2 8 32


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5.2.6

Cul es la conclusin que se puede derivar de estas observaciones respecto a la relacin entre L y Vout.

Se puede determinar que L respecto al voltaje de salida es directamente proporcional. A mayor L mayor Voltaje de salida como se observa en la tabla, ya que si tenemos un L demasiado grande nuestra salida se queda en 1 lgico, y no cambia de estado.

5.2.7

Qu tipo de 0 y 1 lgico genera el transistor p-MOS (good or poor)

Se determina que el 1 lgico generado por el transistor p-MOS, es 1 good y un 0 lgico por ya que nunca esta muy lejos de llagar a un voltaje de cero voltios.

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Conclusiones En cada una de las grficas, se puede observar que en la salida en ningn caso se llega a un valor de VDD, esto se debe a lo que se conoce como voltaje de umbral, para el modelo 1 y modelo 3 de CMOS se observa que dicho voltaje se denomina voltaje Threshold y tiene un valor de VTO=0.4[V]. Al realizar la simulacin de nuestro circuito inversor, pudimos comprobar que el funcionamiento de dicho circuito, corresponde al analizado tericamente en clase; lo cual comprueba la confiabilidad de Microwind para simular. La relacin de L (lambda) tiene una relacin inversa con el voltaje de salida; es as que a un mayor valor de L(tamao con relacin a gate), nuestro voltaje en la salida va disminuyendo.

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Recomendaciones Se recomienda el uso del icono Desing Rule Checker figura 34a despus de cada paso del diseo, para corregir a tiempo posibles errores. Se recomienda el uso del icono guardar figura 34b constantemente para no perder nuestras trabajo, especialmente cuando son diseo muy extensos.

Fig. 34a Design Rule Checker Icon

Fig. 34b Save this file Icon

Se recomiendo el uso de la versin 2.6 o superior del software Microwind, ya que la version2.0 beta presenta algunos inconvenientes de simulacin. Se recomiendo el uso de un impresor de PDF, ya que al contener algunas formulas y grficos, y estilos de letras en este documento puede no ser compatible con algunos editores de texto.


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Bibliografa LIBROS :

[3] Microwind & Dsch versin 3.0, Users Manual Lite Version, pgs. 15-17 [4] Microwind & Dsch Versin 3.0, Users Manual Lite Version, pgs. 15-16 [6] Sicard Etienne, Delmas Sonia. The MOS Modeling Basic of CMOS Cell Design, cap 3, pg 61. McGraw-Hill [7] Microwind & Dsch Versin 3.0, Users Manual Lite Version, pg. 25 PAGINAS DE INTERNET [1] http://es.wikipedia.org/wiki/Complementary_metal_oxide_semiconductor Tomado el dia 12 de abril de 2012 a las 18:23 [2] http://es.wikipedia.org/wiki/Complementary_metal_oxide_semiconductor Tomado el dia 12 de abril de 2012 a las 18:50 [5] http://en.wikipedia.org/wiki/Threshold_voltage Tomado el dia 12 de Abril de 2012 a las 18:30. [6] http://www.nature.com/nnano/journal/v2/n7/fig_tab/nnano.2007.199_F1.html Tomado el dia 12 de Abril de 2012 a las 19:30.


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9 Anexo 1

Anexos

Fig. A MOS Steps


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Anexo 2

Fig. B Voltaje Vs. Tiempo


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