Éléments de mémorisation dynamiques

mémoire dynamique 199

Éléments de mémorisation dynamiques

Alain GUYOT

TIMA

DEA MICROÉLECTRONIQUE

((33) 04 76 57 46 16 : [email protected] http://tima-cmp.imag.fr/~guyotTechniques de l'Informatique et de la Microélectroniquepour l'Architecture. Unité associée au C.N.R.S. n° B0706


Problèmes - lecture - écriture - rétention/entretien - temps de 'hold','set-up' - initialisation

But Réaliser un circuit qui conserve une valeur logique pendant un temps nécessairement court Optimiser la surface et/ou la vitesse

fonction mémoire

transistors

masques

Le temps est discrètement rythmé par une horloge φ


Mémorisation dynamique

φ

φ

φ

1

2

φ

φ

φ

1

2

Les phases φ et φ ne se recouvrent pas1 2

φ ∧ φ = 01 2

charges

f u

i t

e sf u i t e s

inversion faible

Comment faire un maître-esclave ?

0,1 nA

cj = 0,3 fF

µm2

µm2


Mémorisation dynamique

φ

φ

d q

X ≤ Vdd - Vtn ⇒ P non bloqué

φd qx

X ≥ Vtp ⇒ N non bloqué

φ

d qx

Porte de transmission avec un transistor N et un transistor P Avantage: pas de perte de seuil

Inconvénient: 2 commandes φ et φ


Registre à décalage dynamique

qdφ

φ

φ

φ

φ

φ

φ

φ

φ φ 0

0

1

0

1

0

passage par les P

q := x

x := d

qdφ

φ

φ

φ

X

qdφ

φ

φ

φ

X

Peut on profiter des deux phases φ et φ ?


Deux phases complémentées

qd

φ

φ

1

1

φ

φ

2

2

φ

φ

1

1

φ

φ

2

2

avantage: circuit très sur inconvénient: 4 fils d'horloge φ φ

1 1φ φ

2 2


Exercice: analyser le fonctionnement

φ1

φ2

up down

cin cout

Les phases et sont non recouvrantes. Les commandes up et down sont exclusives

Cycle t Cycle t+1

q 0 0 1 1

cin 0 0 1 1

q cout

φ1 φ2q _

q


Exercice: analyser le fonctionnement

φ

up down

cin cout

Temps t Temps t+1

q 0

0 1 1

cin 0

0 1 1

q cout

Les commandes up et down sont exclusives_q

q


"Clocked CMOS" (C2 MOS)

φ

φ

φ

φ

Figure 2

Figure 3Figure 1

d q d q d q

La porte Figure 2 est un peu plus simple et un peu plus lente que la porte Figure 1.Ces deux variantes ont la même fonction. La figure 3 est l'icône logique.


Portes logiques en"Clocked CMOS" (C2 MOS)

φ

φ

φ

φ

Figure 1 Figure 2

réseau N

réseau P

réseau N

réseau P

entrées entrées sortiesortie


Sensibilité du C2 MOS à la phase

φφ

d

φφ

q

φ φ0011

0101

d = 1 ⇒ x isolé, d = 0 ⇒ x := 1 ⇒ q isolé x isolé, q := X x := d, q isolé d = 1 ⇒ x := 0 ⇒ q isolé, d = 0 ⇒ x isolé

φφd

φ φ

qX

Peut on profiter des deux phases φ et φ ?


Sensibilité du C2 MOS aux fronts d'horloge

Pendant la transition de l'horloge φ (Vtn < φ < 5 - Vtp) les transistors 3 et 5 (figure 1)

conduisent donc φ = 0 ⇒ 2 , 3 et 5 conduisent ; φ = 1 ⇒ 3, 5 et 6 conduisent ⇒ d = 1 ⇒ q:=1.

Pendant la transition de l'horloge φ(Vtn < φ < 5 -V tp) les transistors 2 et 6 (figure 1)

conduisent donc φ = 0 ⇒ 2 , 5 et 6 conduisent ; φ = 1 ⇒ 2, 3 et 6 conduisent ⇒ d = 0 ⇒ q:=0.Utiliser soit une horloge à fronts raides soit 4 fils d'horloge (Figure 2)

φ

φ

φ

φ

2

1

1

2

entrée sortie

φφ

d

φφ

q

Figure 1 Figure 2

1

2

3

4

4

5

6

7

x


Description VHDLentity C2MOS is Port ( D, PHI1, PHI2, VDD, VSS : in STD_LOGIC; Q : out STD_LOGIC ); end C2MOS; architecture STRUCTURAL of C2MOS is signal S0, S1, S2, S3, S4, S5, S6, S7, S8, S9 : STD_LOGIC; signal T0, T1, T2, T3, T4, T5, T6: STD_LOGIC; begin P1 : PMOS port map ( D, VDD, T6 ); P2 : PMOS port map ( T1, VDD, T0 ); P3 : PMOS port map ( S7, VDD, T5 ); P4 : PMOS port map ( T3, VDD, S0 ); P5 : PMOS port map ( S8, VDD, T4 ); P6 : PMOS port map ( T2, VDD, S9 ); P7 : PMOS port map ( PHI2, T6, T1 ); P8 : PMOS port map ( PHI1, T0, S7 ); P9 : PMOS port map ( PHI2, T5, T3 ); P10: PMOS port map ( PHI1, S0, S8 ); P11: PMOS port map ( PHI2, T4, T2 ); P12: PMOS port map ( PHI1, S9, Q ); N1 : NMOS port map ( PHI1, S3, T1 ); N2 : NMOS port map ( PHI2, S4, S7 ); N3 : NMOS port map ( PHI1, S5, T3 ); N4 : NMOS port map ( PHI2, S6, S8 ); N5 : NMOS port map ( PHI1, S2, T2 ); N6 : NMOS port map ( PHI2, S1, Q ); N7 : NMOS port map ( D, VSS, S3 ); N8 : NMOS port map ( T1, VSS, S4 ); N9 : NMOS port map ( S7, VSS, S5 ); N10: NMOS port map ( T3, VSS, S6 ); N11: NMOS port map ( S8, VSS, S2 ); N12: NMOS port map ( T2, VSS, S1 ); end STRUCTURAL; configuration CFG_C2MOS_STRUCTURAL of C2MOS is for STRUCTURAL for all: PMOS use CONFIGURATION IEEE.CFG_PXFERGATE_A; end for; for all: NMOS use CONFIGURATION IEEE.CFG_NXFERGATE_A; end for; end for; end CFG_C2MOS_STRUCTURAL;

VDD

VSS

P3 P4 P5 P_6

P7 P9P11

P8

P10P_12

N7 N8 N9 N10 N11 N_12

N1 N3N5

N2 N4N_6

PHI2

PHI1

PHI1

PHI2

D T1 S7 T3 S8 T_2

T6T0

T3S0

T4S_9

P1 P2

Q


φ

d qφ

dq

φ φ

φ= 0 et d = 0 ⇒ x = 1 et q isolé

φ= 0 et d = 1⇒ x isolé et q = x

φ = 1 et d = 0 ⇒ x isolé et q = x

φ = 1 et d = 1⇒ x = 0 et q isolé

x

x

φd q φd q

blocageblocage

passagepassage

échantillonnage échantillonnage

Barrière monophasée (TSPC)


Barrière monophasée (variante à 5 t.)

φ

d q φ

d q

φ φ

φ = 0 et d = 0 ⇒ x = 1 et y isolé

φ = 0 et d = 1 ⇒ x isolé et y = 0

φ = 0 et d change ⇒ q isolé

φ = 1 et d = 0 ⇒ x isolé et y = 1

φ = 1 et d = 1 ⇒ x = 0 et y isolé

φ = 1 et d change ⇒ q isolé

x

x

φd q φd q

blocageblocage

passagepassage

échantillonnage échantillonnage

y

y


Maître-esclave monophasée

φ =0

d

φ =1

dM1 =d

M2q M1

M2q=M2

d=0 ⇒ M1 mémorise d=1 ⇒ M1=0, M2 mémorise

M1=1⇒ M2 mémorise M1=0 ⇒ M2=1, q mémorise

Figure 1 Figure 2


Maître-esclave monophasée (variante)

φ

dq

Figure 1

M1 M2

φ

d

q

Figure 2

M1 M2

φ0 0 1 1

d 0 1 0 1

M1 1 0

0

q q

M1 M2

mémorise mémorise mémorise mémorise

M2 1 1

q

φ0 0 1 1

d 0 1 0 1

M1 1 0

0

M2 q

M1 M2


M2 1

q

➈

➀

②

➂

➃

➄

➅

➆

➇


Maître-esclave double front(DETDFF Double Edge-Triggered D-FlipFlop)

φ0 0 1 1

d 0 1 0 1

M1

0 1 0

M2

1 1

M1 M2 M3 M4


q q2 q2 q1 q1

M3 1 0

0

M4 1 1

q← q1 q← q2

échantillonne dans M3 ou M4



q← q1 q← q2

qφ

d

M1M2

M3 M4

q1

q2

φ


Maître-esclave double front

(multiplexage de la sortie q)

φ

d

q

Il n’y a pas de court-circuit de la sortie q


Porte logique statique avec barrièremonophasée (TSPC)

φ

entrées φ

entrées

Figure 1 Figure 2

réseau P

réseau P

réseau N

réseau N

sortie sortie


Porte logique dynamique avec barrièremonophasée (TSPC)

φ

entrées

Figure 1 Figure 2

réseau N φ

entrées

sortie

réseau P

sortie


Disjonction et maître-esclave TSPC

φ

φ

φ

φφ

φ

A B

A ⊕ B


"Pipe-Line" de logique dynamique (NORA)

φ

entrées

sortie

transistor de précharge

transistor d'évaluation

entréessortie

transistor de prédécharge


réseau P

φφφ

φ

φ φ

entrées

sortie

transistor de précharge


entréessortie

transistor de prédécharge


réseau P

φ

Evaluation

pendant φEvaluation

pendant φBloquent les

entrées pendant l'évaluation

réseau N

réseau N


"Pipe-Line" de logique dynamique (NORA)

φ φ

φφ

d

X

q

Évaluation

pendant φÉvaluation

pendant φ

0011

1001

Précharge ⇒ x = 1 ⇒ q isolé , évaluation de s

Précharge ⇒ x = 1 , précharge ⇒ s = 1

Évaluation de x , précharge ⇒ s = 1

Évaluation:de x , évaluation de s ⇒q ne doit pas passer de 1 à 0

q passe de 1 à 0 ⇒ x passe de 0 à 1 ⇒ φ

= 0 ce qui est impossible

sq peut être entrée d'un réseau N

Pendant le recouvrement d'horloge φ = φ =1, x et s sont ensemble en phase d'évaluation. L'état précédente était

soit φ = 0 , φ = 1 et s est déjà évalué

soit φ = 1 , φ = 0 et s est déjà évalué

réseau N

réseau N


"Pipe-Line" de logique dynamique 4 phases

Φ

Φ

Φ

Φ

12

23

34

41 période

4 1 2 3 4 1 2

Φ

entrées

sortie

12Φ 41

Φ

entrées

sortie

23Φ 12

Φ

entrées

sortie

41Φ 34

Φ

entrées

sortie

34Φ 23

réseau N

réseau N

réseau N

réseau N


"Pipe-Line" de logique dynamique 4 phases

Φ

entr

ées

sort

ie12

Φ41

Φ23

Φ34

Φ12

précharge évaluation précharge évaluation

passage bloquépassage blocage

porte (sortie non

échantillonnée)

sortie

échantillonnage au milieu de l'évaluation ⇒ grande tolérance aux délais d'horloge (< ± phase)

passage blocage passage blocageentrées

Φ 1 Φ2 Φ3 Φ 4 Φ1 Φ2Φ3 Φ 4

stable

stable

réseau N


"Pipe-Line" de logique dynamique 4 phasesΦ

entrées

sortie

Φ

entrées

sortie

Φ

Φ

entrées

sortie

Φ

Φ

entrées

sortie

3

34

1

12

34

12Φ

Φ

Φ

Φ

1

12

3

34

4 1 2 3 4 1 2

période

réseau N

réseau N

réseau N

réseau N


Conclusion sur les mémoires dynamiques

Horloge et une phase une phase et 4 phases

φ φ

φ φ

1 2

Schéma

C MOS

TSPC

DETDFF

pipe NORA

pipe 4 Phases

Propagation

Avantage

Insensible à la qualité de l'horloge Une seule phase

Fréquence moitié

Insensible à la qualité de l'horloge Insensible à la qualité de l'horloge

Inconvénient

non recouvrement

sensible à la qualité

sensible à la qualité

sensible au bruit

sensible au bruit


φ φ

φ

φ

φφ φ

φ

φ

φ

φ

φ

φ

φ φ

φφ

φ

φφ

φ

φ

carry incarry out

reset

D

Q

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