LVDS クイック・ガイド for Cyclone III クイック・ガイド for Cyclone III ver.9.1 2010年 1月 Page 4 of 13 Altima Corporation 3. 操作方法 ALTLVDS では、トランスミッタ（以下

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LVDS クイック・ガイド for Cyclone III

ver.9.1 2010 年 1 月

1. はじめに

アルテラ社製 FPGA デバイスにおいて LVDS インタフェースを実現するには、ALTLVDS メガファンクションを使用します。

ALTLVDS メガファンクションはデータ送信側 (トランスミッタ:TX) とデータ受信側 (レシーバ:RX) の両方が生成でき、周波数

やサーデスに関する設定はパラメータ変更することによりユーザの仕様に合った LVDS が作成可能です。デバイス外部との

インタフェース部分は、デザインではシングル・ポートとして設計し、デバイスへのピン・アサインにおいて LVDS 専用ピンを使

用することで差動(p/n)を実現します。

ALTLVDS メガファンクションは、Cyclone® シリーズ, Arria® シリーズ, Stratix® シリーズ, HardCopy® シリーズにて使用可能

です。

本資料は、Quartus® II の MegaWizardTM Plug-In Manager で Cyclone III の ALTLVDS を作成する方法をご紹介してい

ます。なお、Cyclone III のスピード・グレードごとのスペックは以下のとおりです。

トランスミッタ C6 C7 C8

Mode Min Max Min Max Min Max

Unit

x10 10 840 10 740 10 640 Mbps

x9 10 840 10 740 10 640 Mbps

x8 10 840 10 740 10 640 Mbps

x7 10 840 10 740 10 640 Mbps

x6 10 840 10 740 10 640 Mbps

x5 10 840 10 740 10 640 Mbps

x4 10 840 10 740 10 640 Mbps

x3 10 840 10 740 10 640 Mbps

x2 10 840 10 740 10 640 Mbps

x1 10 420 10 402.5 10 402.5 Mbps

レシーバ C6 C7 C8

Mode Min Max Min Max Min Max

Unit

x10 10 875 10 740 10 640 Mbps

x9 10 875 10 740 10 640 Mbps

x8 10 875 10 740 10 640 Mbps

x7 10 875 10 740 10 640 Mbps

x6 10 875 10 740 10 640 Mbps

x5 10 875 10 740 10 640 Mbps

x4 10 875 10 740 10 640 Mbps

x3 10 875 10 740 10 640 Mbps

x2 10 875 10 740 10 640 Mbps

x1 10 437.5 10 402.5 10 402.5 Mbps

※ スペックの詳細は、アルテラのホームページ（http://www.altera.com/）より、以下の資料をご確認ください。

『Cyclone III Device Handbook, Volume 2 ： Chapter 1: DC and Switching Characteristics』

http://www.altera.com/

http://www.altera.com/literature/hb/cyc3/cyc3_ciii52001.pdf


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2. 注意事項

ALTLVDS を使用するにあたって、いくつか注意事項がありますので、本章は必ずお読みください。

2-1. Top/Bottom バンクと Left/Right バンク

Cyclone III のハンドブック内に『Cyclone III LVDS Transmitter : Cyclone III LVDS dedicated transmitters, which are

located on the left and right I/O banks, support a data rate up to 840 Mbps, and the transmitters located on the top and bottom

I/O banks support up to 640 Mbps (using external resistors)』と記述があるように、Left/Right バンクでは 840 Mbps をサポ

ートしますが、Top/Bottom バンクでは 640 Mbps までのサポートになり、どこのバンクを使用するかによってスペックが異な

ります。

詳細はアルテラのホームページ (http://www.altera.com/) より、以下の資料をご参照ください。

『Cyclone III Device Handbook, Volume 1 ： Chapter 7: High-Speed Differential Interfaces in Cyclone III Devices』

2-2. ピン・アサイン方法

デバイス外部とのインタフェース用のピンをアサインする際、I/O 規格に LVDS を指定する必要があります。以下の例の

ように、Pin Planner において目的のピンの “I/O Standard” 項で “LVDS” を選択してください。（自動的に n チャネル側の

ピンが作成されます。）

また専用ピンへのアサインは、デザイン上のピンを p チャネル側にアサインしてください。ペアとなるピンの番号は確定し

ているため、反対側の n チャネルは自動的にアサインされます。

※ ピン・アサインの方法は、EDISON で公開中の以下の資料をご参照ください。

『Quartus II はじめてガイド－ピン・アサインの方法』



https://www.altima.jp/members/index.cfm



2-3. ピンの配置制約

Cyclone III では、LVDS などの差動ピンを使用した場合ピンの配置に制約があります。下図のように LVDS の差動ピ

ンを使用した場合、周囲 4 パッド以内にシングルエンドの入力ピン、周囲 5 パッド以内にシングルエンドの出力ピンはアサイ

ンできません。

なおパッドの配置とピン番号の関係は、Quartus II の Pin Planner において Pad View より確認することが可能です。ま

た、I/O Assignment Analysis 機能を活用し、ピン・アサインを確定する前に必ずパッドの配置制約をご確認ください。

※ パッドの配置制約に関する情報は、アルテラのホームページ（http://www.altera.com/）より以下の資料をご参照ください。

『Cyclone III Device Handbook, Volume 1 ： Chapter 6: Cyclone III Device I/O Features - Pad Placement and DC Guidelines』

2-4. 終端抵抗

LVDS を使用する際に、基板上で以下のように終端抵抗を実装する必要があります。

※ 終端抵抗に関する情報は、アルテラのホームページ（http://www.altera.com/）より以下の資料をご参照ください。

『Cyclone III Device Handbook, Volume 1 ： Chapter 7: High-Speed Differential Interfaces in Cyclone III Devices-High-Speed

I/O Standards Support』








3. 操作方法

ALTLVDS では、トランスミッタ（以下 tx）回路とレシーバ（以下 rx）回路の両方を生成することができます。ここでは各ファ

ンクションを MegaWizard Plug-In Manager にて作成する操作方法をご紹介します。

I. MegaWizard Plug-In Manager の起動

II. ALTLVDS ファンクションの選択

III. パラメータの設定

3-1. ALTLVDS トランスミッタ


① Quartus II 上の Tool メニュー ⇒ MegaWizard Plug-In Manager をクリックします。

② “Create a new custom megafunction variation” を選択し、Next をクリックします。



【補足① ： MegaWizard Plug-In Manager にて既存のアルテラ・ファンクションを変更】

すでに MegaWizard Plug-In Manager で作成済みのデザインを編集する場合は、“Edit an existing custom megafunction

variation” を選択します。編集したいデザイン・ファイルを選択し、Next ボタンをクリックします。その後、パラメータの編集を

行います。（III. Parameter Settings へ進んでください。）


MegaWizard Plug-In Manager [page 2a] で、以下の設定を行います。

編集したいファイルを選択

して、“Next” をクリック

デバイスの選択

出力ファイルの言語を選択

出力先ディレクトリを指定。

出力ファイル名（ファンクシ

ョン名: 任意）を入力。

メガファンクション・リストから

Installed Plug-Ins ⇒ I/O ⇒ “ALTLVDS” を指定




以下より、ALTLVDS（tx）のパラメータ設定を行います。（使用デバイスにより、使用オプション・レンジなどが異なりますの

でご利用になるデバイスのデータ・シートを必ずご確認ください。また、MegaWizard Plug-In Manager 上の “About”、

“Documentation” などでも ALTLVDS の詳細やユーザ・ガイドなどが参照できます。）

1 Parameter Settings タブ

tx 側の ALTLVDS の Parameter Settings タブは、General タブ、Frequency/PLL settings タブ Transmitter settings タブで

構成されています。（tx か rx かで、パラメータの記入欄が異なります。）

General タブ

ここでは、tx 回路、rx 回路どちらのモードで使用するか、チャネル数、デシリアライゼーション・ファクタなどの設定を行

います。その後 “Next” をクリックします。

※ “Use External PLL” オプションを有効にした場合、Frequency/PLL settings タブ・Transmitter settings タブはス

キップされます。

デバイス選択

モード選択 (tx/rx)

LVDS のチャネル数を選択

パラレル/シリアル率を選択

サーデス回路に外部 PLL を使用する場合、

チェックを入れる。（※ALTLVDS のデフォルト

は、PLL 内蔵型です。）

使用リソース数を表示



Frequency/PLL settings タブ

ここでは、ALTLVDS 内部のサーデス回路で使用する PLL の設定をします。その後 “Next” をクリックします。

PLL の各種設定は以下のとおりです。

What is the output data rate?

差動信号のデータレートを入力します。

Specify the input clock rate by

入力クロックの周波数（時間）を選択します。

What is the phase alignment of ‘tx_in’ with respect the rising edge of ‘tx_inclock’? (in degrees)

tx_inclock と tx_out の位相関係を設定します。tx_inclock のエッジのタイミングと tx_out の出力のタイミング

の位相を調整することができます。

Use ‘pll_areset’ input port

PLL のリセット信号入力ポートをファンクションに追加します。

Enable self-reset on loss lock in the PLL

PLL のロック信号が外れた場合、自動的に PLL がリセットされます。

Use shared PLL(s) for receivers and transmitters

tx, rx 用の PLL をシェアします。このオプションは、tx, rx 回路両方の周波数、デシリアライゼーション・ファクタ、

データレートが同じ場合有効です。

Register ‘tx_in’ input port using

データ入力をレジスタ入力にします。

サーデス回路内部の PLL の各種設定（詳細は下記

参照）



Transmitter settings タブ

ここでは、ALTLVDS からのクロック出力を設定します。その後 “Next” をクリックします。

Transmitter outclock の詳細は以下のとおりです。

Use ‘tx_outclock’ output port

tx_outclock のクロック出力ポートをファンクションに追加します。

What is the outclock divide factor (B)?

tx_outclock の出力クロック周波数の分周率の設定をします。

Specify phase alignment of ‘tx_outclock’ with respect to ‘tx_out’

tx_outclock に対してアライメント設定を行います。

What is the phase alignment of ‘tx_outclock’ with respect ‘tx_out’ (in degrees)

tx_out と tx_outclock の位相関係を調整できます。（Specify phase alignment of ‘tx_outclock’ with respect to

‘tx_out’ の設定を有効にした場合のみ）

What is the phase alignment of ‘tx_outclock’ with respect ‘tx_inclock’ (in degrees)

tx_inclock と tx_outclock の位相関係を調整できます。tx_out と tx_outclock の位相関係を調整できます。

（Specify phase alignment of ‘tx_outclock’ with respect to ‘tx_out’ の設定を無効にした場合のみ）

出力クロックの設定

（詳細は下記参照）

内部の PLL のロック状態を

示すステータス信号を出力

(Active High)

コア・クロックを出力。またクロック

のリソースを “Regional Clock”, “Global Clock”, “Auto Selection” から選択



2 EDA タブ

このメガファンクションを EDA Tool でファンクション・シミュレーションする場合に必要なシミュレーション・ライブラリが表示

されます。ALTLVDS をシミュレーションする場合は、“altera_mf” ライブラリが必要です。



3 Summary タブ

サマリです。また、この操作により生成される出力ファイルを指定します。（選択したファイル・フォーマットにより出力される

ファイル内容が異なります。）

AHDL の場合

・ <ファンクション名>.tdf ： AHDL のデザイン・ファイル

・ <ファンクション名>.ppf ： PinPlanner インポート・ファイル

・ <ファンクション名>.inc ： AHDL で呼びだす時のインクルード・ファイル

・ <ファンクション名>.cmp ：VHDL で呼び出すためのコンポーネント記述

・ <ファンクション名>.bsf ：回路図で呼び出すためのシンボルファイル

・ <ファンクション名>_inst.ｔｄｆ： AHDL で呼び出したときのインスタンス記述テンプレート

・ <ファンクション名>_waveforms.html ：サンプル波形ファイル

・ <ファンクション名>_wave*.html ：サンプル波形ファイル

Verilog HDL の場合

・ <ファンクション名>.v ： Verilog HDL のデザイン・ファイル





・ <ファンクション名>_inst.v ： Verilog HDL で呼び出したときのインスタンス記述のテンプレート

・ <ファンクション名>_bb.v ：Verilog でのブラック・ボックスファイル



VHDL の場合

・ <ファンクション名>.vhd ： VHDL のデザイン・ファイル





・ <ファンクション名>_inst.vhd ： VHDL で呼び出したときのインスタンス記述のテンプレート



Finish ボタンをクリックすると、指定したファイルが生成され ALTLVDS ファンクションの作成完了です。



3-2. ALTLVDS レシーバ


4 頁参照。


6 頁参照。


1 Parameter Settings タブ

rx 側の ALTLVDS の Parameter Settings タブは、General タブ、Frequency/PLL settings タブ Receiver settings タブで構

成されています。（tx か rx かで、パラメータの記入欄が異なります。）

General タブ

7 頁参照。

Frequency/PLL settings タブ

What is the phase alignment of ‘rx_in’ with respect the rising edge of ‘rx_inclock’? (in degrees)

rx_inclock と rx_in の位相関係を設定します。rx_inclock のエッジのタイミングと rx_in の入力のタイミングの

位相を調整することができます。

その他の設定は 7 頁参照。

Receiver settings タブ

Receiver settings では、ALTLVDS からのクロック出力などを設定します。その後 “Next” をクリックします。

データ出力をレジスタ

出力に設定

内部 PLL のリセット信号

入力ポートの追加

Lock 信号出力ポート

の追加

Bit slip の設定（詳細

は次頁参照）



Bitslip の詳細は以下のとおりです。

Enable bitslip control

データをアライメントする、‘rx_data_align’ ポートをファンクションに追加します。（1bit 遅らせます。）

Register the bitslip control input using ‘rx_outclock’

rx_data_align をレジスタ入力にします。

Use ‘rx_data_align_reset’ input port

Bit slip コントロール回路をリセット信号入力ポート ‘rx_data_align_reset’ をファンクションに追加します。

2 EDA タブ

9 頁参照。

3 Summary タブ

10 頁参照。

【補足② ：シミュレーションによる動作確認】

各オプションの出力に対する影響などは、メーカの資料（下記）または、シミュレーション※) などでご確認ください。

『ALTLVDS Megafunction User Guide』

※ シミュレーションの操作方法は、EDISON にて公開中の以下の資料をご覧ください。

『Quartus II はじめてガイド - シミュレーション方法』または『ModelSim-Altera の使い方』

https://www.altima.jp/members/index.cfm

http://www.altera.com/literature/ug/ug_altlvds.pdf



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