mạch logich

www.ptit.edu.vn GIẢNG VIÊN: THS.NGUYỄN HỒNG HOA 1

BÀI GIẢNG MÔN: ĐIỆN TỬ SỐ

BỘ MÔN KTĐT – KHOA KTĐT1

Chương 4 – MẠCH LOGIC TỔ HỢP

4.1. Khái niệm chung4.2. Phân tích mạch logic tổ hợp4.3. Thiết kế mạch logic tổ hợp4.4. Mạch mã hóa – giải mã4.5. Mạch hợp kênh – phân kênh4.6. Mạch số học4.7. Mạch so sánh4.8. Mạch tạo/ kiểm tra chẵn lẻ4.9. Mạch tạo/ kiểm tra mã Hamming4.10. Đơn vị số học và logic ALU4.11. Hazard trong mạch tổ hợp




Đặc điểm: - Trị số của tín hiệu đầu ra ở thời điểm đang xét chỉ phụ

thuộc vào tổ hợp các giá trị tín hiệu đầu vào. - Được cấu trúc nên từ các cổng logic.

Phương pháp biểu diễn chức năng logic của mạch tổ hợp:- Hàm logic (thường áp dụng cho vi mạch cỡ nhỏ - SSI)- Bảng trạng thái (vi mạch cỡ vừa – MSI)- Bảng Karnaugh- Đồ thị dạng xung ...

Mạch tổ hợp (1)




Mạch tổ hợp (2) – Sơ đồ khối tổng quát

Hệ phương trình tổng quát:

Y0 = f0(x0,x1,...,xn-1);

Y1 = f1(x0,x1,...,xn-1);

…

Ym-1 = fm-1(x0,x1,...,xn-1).

Mạch logic tổ hợp

x0

x1

xn-1

Y0

Y1

Ym-1









Phân tích mạch logic tổ hợp là từ sơ đồ cho trước xác định chứcnăng, dạng sóng, tính năng kỹ thuật,... của mạch. Từ đó có thểrút gọn, chuyển đổi dạng thực hiện của mạch điện để có đượclời giải tối ưu.Phương pháp:

– Với mạch đơn giản: tiến hành lập bảng trạng thái, viết biểuthức, rút gọn, tối ưu (nếu cần) và vẽ lại mạch điện.– Với mạch phức tạp: tiến hành phân đoạn mạch để viết biểuthức, sau đó rút gọn, tối ưu (nếu cần) và vẽ lại mạch điện.

Ví dụ:

Phân tích mạch logic tổ hợp









Thiết kế mạch logic tổ hợp

Thiết kế mạch logic tổ hợp là bài toán từ yêu cầu (chức năng, dạng sóng, tính năng kỹ thuật, ...) xây dựng sơ đồ mạch thựchiện (ngược với bài toán phân tích).

Phương pháp:

Vấn đề logic thực

Bảng Karnaugh

Tối thiểu hoá

logic hoá

Bảng trạng thái

Biểu thức Tối thiểu

Biểu thức tối ưu

Sơ đồ logic









4.4.1. Mạch mã hóa (1): Mã hóa thập phân - NBCD

Sơ đồ khối:

Bảng trạng thái:Biểu thức hàm ra:

A = 8 +9 = Σ (8,9)B = 4 + 5 + 6 + 7 = Σ ( 4,5,6,7)C = 2 + 3 + 6 + 7 = Σ (2,3,6,7)D = 1 + 3 + 5 + 7 + 9 = Σ (1,3,5,7,9)

Vào Thập phân

Ra BCD 8421

Mạch

mã hoá

1 2

... 9

A

B C D

8

4 2 1

Vàothậpphân

Ra BCD 8 4 2 1A B C D

1 0 0 0 1

2 0 0 1 03 0 0 1 14 0 1 0 0

5 0 1 0 1

6 0 1 1 0

7 0 1 1 1

8 1 0 0 0

9 1 0 0 1




Mạch điện (dạng ma trận OR): Mạch điện (dạng ma trận AND):4.4.1. Mạch mã hóa (2): Mã hóa thập phân - NBCD

R4 R3 R2 R1

+5V

9

8

7

6

5

4

3

2

1

DCBA

1

2

3

4

5

6

7

8

9

A B C D




4.4.1. Mạch mã hóa (3): Mạch mã hóa ưu tiên

Khi có nhiều đầu vào tác độngđồng thời, chỉ mã hoá tín hiệu vàocó mức ưu tiên cao nhất. Mức ưutiên do người thiết kế mạch xácđịnh.

Sơ đồ khối:

Bảng trạng thái:

Vào

Ra

Mạch

mã hoá ưu tiên

L1

...

L9

A B C

D

8 4 2 1

mức ưu tiên

tăng

Vào thập phân Ra BCD1 2 3 4 5 6 7 8 9 A B C D0 0 0 0 0 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0 0 0 1x 1 0 0 0 0 0 0 0 0 0 1 0x x 1 0 0 0 1 1

1 0 1 0 01 0 1 0 1

1 0 1 1 01 0 1 1 1

1 1 0 0 01 1 0 0 1




4.4.1. Mạch mã hóa (4): Mạch mã hóa ưu tiên

Biểu thức:L1=“1” và L2,4,6,8 bằng “0”L3=“1” và L4,6,8 bằng “0”

D=“1” nếu L5=“1” và L6,8 bằng “0”

L7=“1” và L8 bằng “0”L9=“1”

D = 1.2.4.6.8 + 3.4.6.8 + 5.6.8 + 7.8 + 9⇒

C = 2.4.5.8.9 + 3.4.5.8.9 + 6.8.9 + 7.8.9B = 4.8.9 + 5.8.9 + 6.8.9 + 7.8.9A = 8 + 9




4.4.2. Mạch biến mã

Bài toán: Thiết kế mạch biếnmã từ nhị phân 3 bit sang Gray.

Sơ đồ khối:

Bảng trạng thái:Biểu thức:

Vào nhị

phân

Ra Gray

Mạch

biến mã

2B

2G

1G

0G

1B

0B

B2 B1 B0 G2 G1 G00 0 0 0 0 00 0 1 0 0 10 1 0 0 1 10 1 1 0 1 01 0 0 1 1 01 0 1 1 1 11 1 0 1 0 11 1 1 1 0 0( )

( )( )

0

1

2

G 1,2,5,6

G 2,3,4,5

G 4,5,6,7

=

=

=

∑∑∑




Dụng cụ 7 đoạn:- Dùng để hiển thị chữ số của một hệ đếm bất kỳ.- Cấu tạo: gồm 7 đoạn làm bằng vật liệu có khả năng phát sáng

(LED, LCD,...).- Có hai loại LED 7 đoạn: Anode chung và Kathode chung.

4.4.3. Mạch giải mã (1): Mạch giải mã 7 đoạn

a

b

cde

f g

a

b

cde

f g

A chungA chungK chungK chung





Sơ đồ khối:

Bảng trạng thái: (A chung)Biểu thức:

A B C D a b c d e f g

0 0 0 0 0 0 0 0 0 0 0 1

1 0 0 0 1 1 0 0 1 1 1 1

2 0 0 1 0 0 0 1 0 0 1 0

3 0 0 1 1 0 0 0 0 1 1 0

4 0 1 0 0 1 0 0 1 1 0 0

5 0 1 0 1 0 1 0 0 1 0 0

6 0 1 1 0 0 1 0 0 0 0 0

7 0 1 1 1 0 0 0 1 1 1 1

8 1 0 0 0 0 0 0 0 0 0 0

9 1 0 0 1 0 0 0 0 1 0 0

Mạch giải mã 7 đoạn

ab c d e f g

A B C D

a = ∑ (1,4)b = ∑ (5,6)c = ∑ (2)d = ∑ (1,4,7)e = ∑ (1,3,4,5,7,9)f = ∑ (1,2,3,7)g = ∑ (0,1,7)




IC giải mã 7 đoạn:TTL: A chung: 7447, 74247 (đầu raở mức tích cực thấp)

K chung: 7448 (đầu ra ở mứctích cực cao)

CMOS: 4511


ccV

7447 LT RBI

RBO

. . . a g

pR

A B C D

a

b

c

d

e

f

g




4.4.3. Mạch giải mã (4): Mạch giải mã nhị phân

Sơ đồ khối: lựa chọn duy nhấtmột lối ra ứng với một tổ hợpmã nhị phân đầu vào.


Biểu thức:A1 A0 D0 D1 D2 D3

0 0 1 0 0 0

0 1 0 1 0 0

1 0 0 0 1 0

1 1 0 0 0 1

Bộ giải mã nhị phân

A0 A1

D0

D1

D2n- 1 An-1

n lối vào

2n lối ra

0 1 0

1 1 0

2 1 0

3 1 0

D A .A

D A .A

D A .AD A .A

=

=

=

=




Mạch điện:

IC thực tế: 74154

4.4.3. Mạch giải mã (5): Mạch giải mã nhị phân

74154

A0A1 A2A3

D0 D1

D15

1E

2E

D0

A0

A1

D1 D2 D3









4.5.1. Mạch hợp kênh – MUX (1)

Sơ đồ khối: lựa chọn nối mộtđầu vào dữ liệu tới đầu ra


Biểu thức:

E A1 A0 Y0 x x 01111

0 0 D00 1 D11 0 D21 1 D3

MUX 2n ⇒ 1

En

D0 D1

D2n

-1

Y- Lối ra

An-1 An-2 A0

n lối vào địa chỉ

n2 lối vào dữ

liệu

1 0 0 1 0 1 1 0 2 1 0 3Y E.(A .A .D A .A .D A .A .D A .A .D )= + + +




4.5.1. Mạch hợp kênh – MUX (2)

Mạch điện:


MUX 74151

D0

D7

Y

A2 A0

Y

. . .

. . .

E

D0

A0

A1

D1 D2 D3

Y




4.5.2. Mạch phân kênh – DEMUX (1)

Sơ đồ khối: lựa chọn nối mộtđầu ra với đầu vào dữ liệu


Biểu thức:

E A1 A0 Y0 Y1 Y2 Y30 x x 0 0 0 01111

0 0 D 0 0 00 1 0 D 0 01 0 0 0 D 01 1 0 0 0 D

DEMUX

1⇒2n

En

Lối vào dữ liệu

An-1 A0

n lối vào địa chỉ

D

Y0 Y1

Y2n

-1

Chọn mạch

2n lối ra

0 1 0

1 1 0

2 1 0

3 1 0

Y E.A .A .D

Y E.A .A .D

Y E.A .A .DY E.A .A .D

=

=

==




4.5.2. Mạch phân kênh – DEMUX (2)

Mạch điện:


DEMUX 74138

Y0

Y7

. . .

2E 1E

2A 1A 0A

Y0

A0

A1

Y1 Y2 Y3

D




Sơ đồ:

4.5.3. Mạch hợp kênh - phân kênh hỗn hợp A0A1

D0

D1

D2

D3

D Vào/Ra

Ra/Vào

4066 Bộ giải mã địa chỉ




Chuyển đổi luồng dữ liệu từ nối tiếp sang song song vàngược lạiTạo dãy nhị phân tuần hoànTạo hàm logic

4.5.4. Một số ứng dụng của bộ hợp kênh – phân kênh









4.6.1. Mạch tổng (1) – Mạch bán tổng

Sơ đồ khối:


Biểu thức:

Mạch điện:

a0 b0 S0 C00 0 0 00 1 1 01 0 1 01 1 0 1

a0 b0

S0

C0

HA a0

b0

S0

C0

0 0 0

0 0 0

S a bC a .b

= ⊕

=




4.6.1. Mạch tổng (2) – Mạch tổng toàn phần

Sơ đồ khối:


Biểu thức:

Mạch điện:

Cin ai bi Si Cout

0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1

Cin

ai

bi Si

Cout

i ia b⊕

i ia b

HA1 HA2 ( )

= ⊕ ⊕

= + +

= + ⊕

i i i in

out i i in i i in i i in

i i i i in

S a b C

C a b C a b C a b Ca b a b C

FA ai

bi Cin

Si

Cout




4.6.1. Mạch tổng (3) – Mạch cộng nhị phân song song

Sơ đồ khối:

IC thực tế: 7483, 7483A

0FA

0a 0b

in0C

0S

out 0C 1FA

1a 1b

1S

iFA

ia ib

iS

in1C iinC out1C

ioutC . . .

7483A

0S 1S 2S 3S

3C 0C

3 0B B÷ 3 0A A÷

. . . . . .

7483

0S 1S 2S 3S

3C 0C

3 0B B÷ 3 0A A÷

. . . . . .




4.6.2. Mạch hiệu (1) – Mạch bán hiệu

Sơ đồ khối:


Biểu thức:

Mạch điện:

a0 b0 D0 B00 0 0 00 1 1 11 0 1 01 1 0 0

HS a0

b0

D0

B0

a0 b0

D0

B0

a0 b0

S0/D0

C0/B0

M (điều khiển)

0 0 0

0 0 0

D a b

B a b

= ⊕

=




4.6.2. Mạch hiệu (2) – Mạch hiệu toàn phần

Sơ đồ khối:


Mạch điện:

ai biBin Di Bout

0 0 0 0 00 0 1 1 10 1 0 1 10 1 1 0 11 0 0 1 01 0 1 0 01 1 0 0 01 1 1 1 1

FS aibi

Di

BoutBin

Bin

ai

bi Di

Bout

i ia b⊕

i ia b

HS1 HS2

( )i i i in

out i i i i in

D a b B

B a b a b B

= ⊕ ⊕

= + ⊕




Sơ đồ:

Hoạt động:

4.6.3. Mạch cộng trừ theo phương pháp bù (1) – bù 1

7483A

0S 1S 2S 3S

outC inC 3 0b b÷

3 0B B÷

. . . . . . 3 0a a÷

... ...

M: Điều khiển

3A

0A

Thực/Bù




4.6.3. Mạch cộng trừ theo phương pháp bù (2) – bù 2

Sơ đồ:

Hoạt động:

7483A

0S 1S 2S 3S

outC inC 3 0b b÷

3 0B B÷

. . . . . . 3 0a a÷

... ...

M: Điều khiển

3A

0A

Thực/Bù









4.7.1. Bộ so sánh bằng nhau

Bộ so sánh bằng nhau 1 bit:-Bảng trạng thái:

-Biểu thức:

-Mạch điện:

Bộ so sánh bằng nhau 4 bit:A = a3a2a1a0 với B = b3b2b1b0

ai bi gi

0 0 10 1 01 0 01 1 1

aibi

gi

i i i i i i ig a b a b a b= + = ⊕

3 3

2 2

1 1

0 0

a ba b

A Ba ba b

=⎧⎪ =⎪= ⇔ ⎨ =⎪⎪ =⎩




4.7.2. Bộ so sánh 1 bit

Sơ đồ khối:


Biểu thức:

Mạch điện:

ai bi f< f= f>

0 0 0 1 0

0 1 1 0 0

1 0 0 0 1

1 1 0 1 0

Bộ so sánh 1 bit

ia

ib

f> f=

f<

ai bi

f<

f=

f>

ii

ii

ii

b.af

baf

b.af

=

⊕=

=

>

=

<




4.7.3. Bộ so sánh 4 bit

So sánh hai số nhị phân 4 bit A = a3a2a1a0 với B = b3b2b1b0.A>B khi:–hoặc a3 > b3,–hoặc a3 = b3, và a2 > b2,–hoặc a3 = b3, và a2 = b2, và a1 > b1, –hoặc a3 = b3, và a2 = b2, và a1 = b1, và a0 > b0.

IC so sánh: 7485

7485

...

...

3 0a a÷

3 0b b÷

>=<

f>

f= f<

3 3 3 3 2 2

3 3 2 2 1 1

3 3 2 2 1 1 0 0

f a .b a b .a .b

a b .a b .a .b

a b .a b .a b .a .b

> = + ⊕ +

⊕ ⊕ +

⊕ ⊕ ⊕









4.8.1. Mã chẵn lẻ

Mã chẵn lẻ: là loại mãphát hiện lỗi thông dụngnhất.

Thiết lập mã chẵn lẻ: thêm một bit chẵn/lẻ (parity bit) vào tổ hợp mã, saocho: -Tổng số bit ‘1’ là chẵn (mãchẵn hay tính chẵn)-Tổng số bit ‘1’ là lẻ (mã lẻhay tính lẻ)

BCD 8421

BCD 8421chẵn

PC

BCD 8421 lẻ

PL

0000 0000 0 0000 10001 0001 1 0001 00010 0010 1 0010 00011 0011 0 0011 10100 0100 1 0100 00101 0101 0 0101 10110 0110 0 0110 10111 0111 1 0111 01000 1000 1 1000 01001 1001 0 1001 1




4.8.2. Mạch tạo bit chẵn lẻ

Sơ đồ khối:


Biểu thức:

Vào Rad3 d2 d1 pe po0 0 0 0 10 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 0

Tạo bit chẵn/lẻn bit dữ

liệu

Pe

Po

e 1 2 3

o e 1 2 3

p d d d

p p d d d

= ⊕ ⊕

= = ⊕ ⊕




4.8.3. Mạch kiểm tra chẵn lẻ

Sơ đồ khối:


d3 d2 d1 P fe fo0 0 0 0 1 00 0 0 1 0 10 0 1 0 0 10 0 1 1 1 00 1 0 0 0 10 1 0 1 1 00 1 1 0 1 00 1 1 1 0 11 0 0 0 0 11 0 0 1 1 01 0 1 0 1 01 0 1 1 0 11 1 0 0 1 01 1 0 1 0 11 1 1 0 0 11 1 1 1 1 0

Kiểm tra

hệ chẵn/lẻ

n bit dữ liệu

fe

fo Bit chẵn lẻ( )e oP ,P

o 3 2 1

e o 3 2 1

f d d d p

f f d d d p

= ⊕ ⊕ ⊕

= = ⊕ ⊕ ⊕









4.9.1. Mã Hamming

- Mã Hamming: ghép thêm một số bit kiểm tra P vào thông tin để đảm bảo tính chẵn/lẻ của hệ thống.

- Mã Hamming có khả năng sửa sai một lỗi, có sơ đồ tạo mã và giải mã đơn giản.

- Số bit kiểm tra P và số bit tin tức D phải thỏa mãn biểu thức: P D P 1 2 + + ≤

- Vị trí các bit P: là các bit có thứ tự 2i tính từ bit có trọng số nhỏ nhất.

- Ví dụ: với số bit tin tức D = 5, số bit kiểm tra chẵn/lẻ P = 4. Cách sắp xếp vị trí các bit như sau:

9 8 7 6 5 4 3 2 1 D5 P3 D4 D3 D2 P2 D1 P1 P0 (*)

- Bit chẵn lẻ P có nhiệm vụ kiểm tra tính chẵn lẻ của các bit ở các vị trí mà nó chiếm giữ có giá trị 1 tương ứng theo bảng nhị phân (kể cả nó).




4.9.2. Mạch tạo mã HammingVị trí Hệ nhị phân

P3P2P1P0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1

Bit P0 kiểm tra tính chẵn/lẻ tại các vị trí : 1, 3, 5, 7, 9, 11,13,15

Bit P1 kiểm tra tính chẵn/lẻ tại các vị trí : 2, 3, 6, 7, 10, 11,14,15

Bit P2 kiểm tra tính chẵn/lẻ tại các vị trí : 4, 5, 6, 7, 12,13,14,15

Bit P3 kiểm tra tính chẵn/lẻ tại các vị trí : 8, 9, 10, 11,12,13,14,15

* Tạo mã Hamming chẵn: (ví dụ số bit thông tin D = 5)

P0 ⊕ vị trí 3 ⊕ vị trí 5 ⊕ vị trí 7 ⊕ vị trí 9 = 0

P0 ⊕ D1 ⊕ D2⊕ D4 ⊕ D5 = 0

P1 ⊕ D1 ⊕ D3 ⊕ D4 = 0

P2 ⊕ D2 ⊕ D3⊕ D4 = 0

P3 ⊕ D5 = 0




4.9.3. Mạch kiểm tra mã HammingKhi nhận được từ mã, tiến hành kiểm tra tính chẵn lẻ trong nhóm bit tại các vị trí:

S0 : 1, 3, 5, 7, 9, 11,13,15

S1 : 2, 3, 6, 7, 10, 11,14,15

S2 : 4, 5, 6, 7, 12,13,14,15

S3 : 8, 9, 10, 11,12,13,14,15

* Kiểm tra mã Hamming chẵn: (ví dụ số bit thông tin D = 5)

S0 = vị trí 1 ⊕ vị trí 3 ⊕ vị trí 5 ⊕ vị trí 7 ⊕ vị trí 9 = 0

S1 = vị trí 2 ⊕ vị trí 3 ⊕ vị trí 6 ⊕ vị trí 7 = 0

S2 = vị trí 4 ⊕ vị trí 5 ⊕ vị trí 6 ⊕ vị trí 7 = 0

S3 = vị trí 8 ⊕ vị trí 9 = 0

- Nếu kết quả thu được khác 0 thì tổ hợp S3S2S1S0 (nhị phân) là vị trí bit lỗi.









ALU là một thành phần cơbản không thể thiếu đượctrong các máy tính. Nó baogồm 2 khối chính là khốilogic và khối số học và mộtkhối ghép kênh.

- Khối logic: Thực hiện cácphép tính logic: AND, OR, NOT, XOR…

- Khối số học: Thực hiện cácphép tính số học: cộng, trừ, tăng 1, giảm 1.Sơ đồ khối ALU 4 bit:

Đơn vị số học và logic ALU – Arithmetic Logic Unit

ALU

Thanh ghi A Thanh ghi B

4 4

4 4

4Ghi trạng thái

4

Cin M F0 F1









Là hiện tượng hoạt động lúc được lúc không của mạch (còn gọi là sựsai nhầm)Bản chất của Hazard: do sự chạy đua của các tín hiệu vào.Phân loại:

- Hazard tĩnh- Hazard động- Hazard hàm số- Hazard logic

Biện pháp khắc phục:- Không để có hiện tượng chạy đua của tín hiệu vào- Chọn linh kiện hay IC có thời gian trễ nhỏ- Sử dụng xung đồng bộ làm xung khóa hoặc xung mở- Dùng tụ lọc- Thay đổi chức năng điều khiển

Hazard trong mạch tổ hợp




Khái niệm mạch tổ hợpPhương pháp phân tích, thiết kế mạch tổ hợpGiới thiệu một số mạch tổ hợp thông dụng (mã hóa, giảimã, hợp kênh, phân kênh, mạch số học, mạch so sánh, mạch tạo/kiểm tra chẵn lẻ, mạch tạo/kiểm tra mãHamming, ALU) dưới dạng bài toán phân tích hay thiết kếHiện tượng Hazard trong mạch tổ hợp

Kết chương 4

Documents

mạch logich