Microelettronica per la Microelettronica per la calibrazione temporale del calibrazione temporale del sistema per muoni in LHCbsistema per muoni in LHCb

A. Lai1, S. Cadeddu1, C. Deplano1,2, V. De Leo1,2

1 Istituto Nazionale Fisica Nucleare, Cagliari – Italy2Dipartimento di Fisica, Università degli Studi, Cagliari - Italy

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Il rivelatore per muoni in LHCbIl rivelatore per muoni in LHCb

• Ricostruzione delle tracce• Determinazione del pT nel trigger di livello 0

• 5 stazioni -> 1380 Camere (MWPC / 3-GEM)• 4 regioni con granularità/risoluzione variabile con la distanza dalla beam pipe e dipendente dalla stazione

• 122.112 canali fisici• 26.000 canali logici

M2M3M4M5

y

x z

M1M1

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Il rivelatore per muoni in LHCbIl rivelatore per muoni in LHCb

xy

z

5 m

1

0

m

M2

M3

M4

M5

Nei CRATES (off

detector):168 IB

148 ODE

Connessioni FE - crates con

cavi LVDS di lunghezza tra

10 e 21 m

ODE - Trigger 80 m di OL

1380 CamereMWPC / 3-GEM

M1 (40x32 cm2)

M5 (163x49 cm2)

7632 Front-End

boardsCARDIA

C

122,112 Canali

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Specifiche per il sistema dei muoniSpecifiche per il sistema dei muoni

BX ID345 346 347 348 349 350 351 352 353 354 355

25 ns

Affinché il trigger abbia l’efficienza richiesta (95%) è necessario:

• Corretta associazione del segnale rivelato con l’evento.

• Efficienza del 99% in una finestra temporale di 20ns

InterazioneSegnale

on detector

off detector

IBODE

ODE

ELECTRONIC CHAINS

Ritardi fissi massimi relativi tra canali diversi:

Tempo di volo (M1=40ns ; M5=63ns) => 23 ns

Cavi (1021m; ritardo 6ns/m; jitter 50ps/m; 60126ns) => 66ns

Dispositivi:

CARDIAC => ritardo 16ns; jitter 220ps

IB => ritardo 20ns; jitter 500ps

Altre cause:

Variazioni in pressione, temperatura, alimentazione

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SincronizzazioneSincronizzazione

BX ID345 346 347 348 349 350 351 352 353 354 355

Interazione

BX ID345 346 347 348 349 350 351 352 353 354 355

Interazione

Sincronizzazione fine

BX ID345 346 347 348 349 350 351 352 353 354 355

Interazione

Sincronizzazione rispetto al BXid

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Sincronizzazione rispetto al BXidSincronizzazione rispetto al BXid

Struttura dell’orbita

3564

69ab 5e

30e

72a

72b

39e

36e3e

31e

A AA AA AA AB B

Batch

3 3 3 33 3 3 34 4 4 4

a = bunch from beam a onlyb = bunch from beam b onlye = empty bunchab = collision between beam a and b

Time reference

Ch 1

Ch 2

Ch 3

Ch 4

Start

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Tools per la sincronizzazioneTools per la sincronizzazione

Front-end boards:2 Carioca (ASD)1 DIALOG: Ritardi programmabiliGenerazione canali logiciGenerazione delle soglie

Monitoring

ODE boards24 SYNC chip: Ricostruzione distribuzione tempo fine (TDC)Allineamento rispetto al BXTrasmissione dati al trigger e al DAQ

Monitoring

SB(ECS)

I2C link CAN link

IBODE

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DIALOG: DLL e catena di ritardiDIALOG: DLL e catena di ritardi

0 5 10 15 20 25 30 35

code

DNL di 7 diversi canali

• Locking time: < 1 s

• Locking range: 20 ÷ 30 ns (25 ÷ 33 MHz)

• Ritardo unitario: ~ 1.6 ns

• Dim: 262 x 61 m2

Caratteristiche

Delay Unit Cell

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DIALOG DLL-ADC : un SAR ADC ++DIALOG DLL-ADC : un SAR ADC ++

SAR + Control Logics DAC

Comparator

Calibration DLLVctrl

(after locking)

ADCRef Clock

Code in

8 VCDelay Lines

VCDL 1

VCDL 2

VCDL 3

VCDL 8

Vctrl

SAR andcontrols

REG

DAC

Controls

Code

From I2C

Comparator

Vout

Il clock di riferimento viene usato solo durante la calibrazione e poi spento.La Vctrl risultante dalla calibrazione viene convertita in una parola digitale e memorizzata in registri accessibili via protocollo I2C

• 8 bits di risoluzione• Architettura SAR• Tempo di

conversione < 2s• Dim: 442 x 178

m2

ADC: Caratteristiche

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DIALOG: schema a blocchiDIALOG: schema a blocchi

16 LVDSinput Prog.

Delayer

Prog.Dig.

Shaper

MASK

LogicalChannel

Generation

8 LVDSoutput

I2CInterface

SCL

SDA

DIALOGConfiguration

registers

CAlibDLL&

DLL ADC

Address

16 x 24 bitsRate counters

Tst Signal

Pls0

Pls1

ASD pulse

generation

& Delay

ThrDAC 1-16Threshold 1-16

Calibration CLK

Pulse

Caratteristiche principali:

Ritardi programmabili (32 steps da ~1.6 ns ciascuno @40 MHz)

Output con ampiezza programmabile (8 steps da ~3 ns ciascuno)

Possibilità di mascherare ogni singolo canale di input

16 DACs indipendenti per le soglie degli ASD

Interfaccia I2C Registri triplo-votati con sistema di

autocorrezione contro SEU Generazione canali logici:

OR2 ; OR4 ; OR8 AND2 ; OR2 (2 AND2) ; OR4 (4 AND2)

Test and monitoring:

Generazione pulse per ASD 16 contatori da 24-bits Pattern interno programmabile

Start/Stop

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SYNC: TDCSYNC: TDC

Voltage Controlled Delay Line

Phase detector

Vctrl

Ref Clock(40 MHz)

Encoder

Fase (4 bits)

IN

1.5 ns resolution TDC

Charge pump

up

down

DLL

• TDC a 4 bit (risoluzione 1.5 ns @ 40 MHz)• Stessa DLL Custom utilizzato per DIALOG• Archittetura a pipelines • La fase calcolata è scritta in L0 buffer

ogni 25 ns.

Sincronizzazione

Layout (250 x 400 m2)

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SYNC: IstogrammatoreSYNC: Istogrammatore

• 16 contatori da 24 bits ciascuno

• Architettura sincrona in pipeline

• Lettura via I2C

• Contatori triplo-votati

• Protetto contro l’overflow

Tempo fine direttamente dal TDC

Ricostruzione del BXid – OR di tutti i canali

Tempo fine dopo L0 buffer (dati accettati dal trigger)

Ricostruzione del BXid di singolo canale

L0 buffer

L0yes

Ch 0

Ch 1

Ch 2

Ch 3

Ch 4

Ch 5

Ch 6

Ch 7000000000110000000000111BXid

CH0

CH1

CH2

CH3

CH5

CH6

CH7

CH4

69ab 5e

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Sincronizzazione rispetto al BXidSincronizzazione rispetto al BXid

Sincronizzazione a livello di singolo SYNC:

Implementazione

Pipeline per ogni canale

Ritardo programmabile fino a 3 cicli

Sincronizzazione tra SYNC diversi alloggiati nella stessa ODE:

0 1 2

start

CH1

CH2

SYNC 1

0 1 2SYNC 2

0 1 2

0 1 2

Implementazione

Possibilità di ritardare lo start del contatore di bunch fino a 7 cicli

CH0

CH1

CH2

5 6 7 8 9 5 6 7 8 9

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SYNC: schema a blocchiSYNC: schema a blocchi

Caratteristiche principali 8 TDC a 4 bit con una risoluzione di 1.5ns a

40MHz

8 pipeline per la sincronizzazione dei singoli canali

Maschere indipendenti su ogni canale.

Contatore a 12 bits per la generazione del BXid

L0 buffer: DPRAM da 256x54 basato su blocchi RAM sviluppati al CERN (K. Kouklinas)

L0 derandomizer: FIFO con profondità prog.

Hamming a protezione dei dati scritti nelle memorie

Interfaccia verso il trigger di livello 0 con un buffer a profondità programmabile

Interfaccia I2C con registri triplo-votati e sistema di autocorrezione contro SEU

Istogrammatore con 16 contatori da 24 bits

Test e monitoring Interfaccia JTAG

Generazione di pattern noti verso DAQ

Tre diversi tipi di test per link ottico verso il trigger, tra cui generazione di un PRNG

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DIALOG layoutDIALOG layout

Tecnologia:

CMOS IBM 0.25 m, rad-tol

113 pins

Dim: 4900 x 3875 m2

Consumi: 150mA @ 2.5V

gnd

gnd

9 ASD threshold

9 ASD threshold

gn

d

vdd

vdd

vdd

vdd

gnd

gnd

gn

d

vdd

vdd

vdd

vdd

vdd

gn

dg

nd gn

d

gnd

vdd

8 LVDS Physical Channel

LVDS ASDQ pulse

8 LVDS logical channel

CARIOCA pulse

CARIOCA pulse

8 LVDS Physical Channel

LVDS ASDQ pulse

LVDS I2C in

LVDS I2C out

Reset

Address

core

Scale

rs

Scale

rs

thre

shol

ds

thre

shol

ds

DLL ADC

DLL ADC

Pu

lse +

Dela

y L

ines

Pu

lse +

Dela

y L

ines

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SYNC layoutSYNC layout

8 LVDS logical channel I2C addr

I2C addr

Ctrls+

clock

I2C

dati verso il DAQ

JTAG

Dati versoIl GOL/

L0Trigger

8 TDCL0 buffer L0 buffer

L0 buffer L0 buffer

L0 derand L0 derand

Tecnologia:

CMOS IBM 0.25 m, rad-tol

97 pins

Dim: 4000 x 4000 m2

Consumi: 180mA @ 2.5V

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ConclusioniConclusioni

• Un timing accurato rappresenta un requisito fondamentale per garantire l’efficienza richiesta dal trigger di livello 0

• I circuiti integrati DIALOG e SYNC hanno un ruolo primario nell’allineamento temporale

• Ogni canale fisico può essere ritardato indipendentemente sul DIALOG con una granularità di ~1.6 ns fino ad un ritardo massimo di 50ns.

• La granularità è controllata da un blocco DLL che viene “calibrato” durante dei run dedicati ed il cui risultato viene convertito in forma digitale e memorizzato in registri accessibili via I2C

• Nel SYNC si trova un blocco istogrammatore e 8 TDC, con una risoluzione di 1.5ns, che permettono di ricostruire la fase dei segnali di input rispetto al clock.

• Il blocco istogrammatore viene anche usato per riconoscere la struttura iniziale dell’orbita permettendo così di sincronizzarsi con il BXid della macchina

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DIALOG Threshold DACDIALOG Threshold DAC

Basic schemeBasic scheme R-2RR-2R

ResolutionResolution 8 bits8 bits

AreaArea 146 x 153 mm146 x 153 mm22

Supply voltageSupply voltage 2.5 V2.5 V

DNLDNL ± 0.5 LSB± 0.5 LSB

INLINL ± 0.5 LSB± 0.5 LSB

Power ConsumptionPower Consumption 500 mW (average)500 mW (average)

Output resistanceOutput resistance ≈ ≈ 20 k20 k(code (code dependent)dependent)

Settling time (@0pF Settling time (@0pF load)load)

< 50 ns< 50 ns

Settling time (@5pF Settling time (@5pF load)load)

< 250 ns< 250 ns

V outputV output (VRP-VRN) / 256 x code(VRP-VRN) / 256 x code

DAC specsDAC specslayout

++

An output buffer for thresholds An output buffer for thresholds (~10k(~10k output impedance for the DAC) output impedance for the DAC)

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DIALOG SEE test @ PSI – VilligenDIALOG SEE test @ PSI – Villigen

Tested @ the PIF (hadron therapy beam) : 250 MeV protons. Tested @ the PIF (hadron therapy beam) : 250 MeV protons. = 6 x 10= 6 x 1088 cmcm-2-2 s s-1-1

Strategy:

• Triple voted and self-corrected latches (configuration bits)• State machine registers are TV but not self-corrected.

~ 850 bits / chip

Test: write the whole configuration via I2C bus and repeatedly read it back. The auto correction feature was never switched on

Fluence = 1.1 x 1013 protons cm-2 (10 years of LHC protons in M1 R1 Front-end)

# of mismatches in configuration reading = 0 (bit) not measurable

(register) < 3 x 10-15 cm2

# SEE for System < 1/10 days (without self correction)

The chip and the boards were activated