MIKROELEKTRONSKA KOLA projektovanje, dizajn i …nobel.etf.bg.ac.rs/studiranje/kursevi/of3mk/materijali/of3mk... · Metodologija projektovanja digitalnih mikroelektronskih integrisanih

R.M. Ramović V. Arsoski

Elektrotehnički fakultet Univerziteta u Beogradu

MIKROELEKTRONSKA KOLA projektovanje, dizajn i karakteristike

Beograd 2006.

Projektovanje mikroelektronskih kola

1

1. METODOLOGIJA PROJEKTOVANJA DIGITALNIH MIKRO-ELEKTRONSKIH INTEGRISANIH KOLA

Na tržištu poluprovodničkih komponenti veoma je značajno da proizvođač čipova bude sposoban da u što kraćem vremenskom intervalu predje put od "ideje do prototipa" novog kola koje će biti jeftinije i pouzdanije od prethodnih. U tom cilju je razvijena čitava naučna disciplina "projektovanje mikroelektronskih integrisanih kola".

1.1. Osnovne podele mikroelektronskih kola

S obzirom na namenu, u odnosu na korisnika, mikroelektronska IC se mogu podeliti na:

1)Standardna mikroelektronska IC uključujući tu i mikroprocesore

2)Mikroelektronska IC po narudžbini

Standardna mikroelektronska IC su realizovana bez uticaja krajnjeg korisnika, tako da on nema mogućnosti da menja karakteristike IC.

IC po narudžbini su koncipirana tako da odgovaraju konkretnoj specifičnoj primeni tj. strogo definisanom krajnjem korisniku.

IC po narudžbini se dele u tri grupe:

1)IC potpuno po narudžbini (FULL-CUSTOM integrisana kola)

2)IC sa standardnim ćelijama, ili celularna IC (STANDARD CELL CUSTOM integrisana kola, ili CELLULAR SEMICUSTOM integrisana kola)

3)IC s logičkim nizovima (GATE ARRAY integrisana kola).

1.1.1. IC potpuno po narudžbini

IC potpuno po narudžbini se prilagođavaju specifičnoj nameni već u fazi projektovanja, i fabrikuju se za tačno određenog naručioca. Korisnik specificira uslove koje kolo treba da ispuni, tako da ga može koristiti bez naknadnog prilagođavanja. Postupak proizvodnje i projektovanja se bitno ne razlikuje od postupka projektovanja i proizvodnje standardnih IC. Ovaj pristup je bolji od svih ostalih u pogledu osiguranja traženih elektronskih karakteristika mikroelektronskog IC. Najjači svetski proizvođači kompjuterske opreme i profesionalnih uređaja koriste ovakav pristup da bi se osigurao vrhunski kvalitet proizvoda.

1.1.2. IC sa standardnim ćelijama

IC sa standardnim ćelijama (slika 1 i 2) karakteriše da se mikroelektronsko IC proizvodi prema specifikaciji krajnjeg korisnika. Međutim, proizvođač ima biblioteku standardnih elemenata, osnovnih logičkih IC, aritmetičkih IC ili složenih celina.

Metodologija projektovanja digitalnih mikroelektronskih integrisanih kola

2

Te celine su komponente, odnosno ćelije celokupnog IC, pri čemu pojedine ćelije mogu same za sebe biti SSI,MSI, pa čak i LSI mikroelektronska IC (Slika 3). Proizvođač celularnog IC ne projektuje IC od početka (tj. od nivoa tranzistora), kao što je to slučaj kod FULL-CUSTOM prilaza, već se koriste ranije razvijene i testirane ćelije različitih kompletnosti.

Slika 1.1. Osnovni izgled standardnih ćelija

Slika 1.2. Topologija čipa sa standardnim ćelijama

Slika 1.3. D flip-flop realizovan standardnim ćelijama


3

Standardne ćelije iz biblioteke predstavljaju digitalni logički sklop kome su određene :

a) funkcija

b) topologija Danas postoji pet različitih grupa standardnih ćelija:

1. Logičke ćelije, kao što su: - invertori - 2,3,4-oro ulazna Ni, NILLI, I,ILI,EX-ILI - PLA.....

2. Memorijske ćelije, kao što su:

- D flip flopovi (slika 3) - J-K flip flopovi - R-S flip flopovi

3. Ulazno izlazne ćelije, kao što su:

- izlazne ćelije sa 3 stanja - Šmitovo okidno kolo

4. Analogne ćelije, kao što su: - operacioni pojačavači - komparatori - A/D i D/A pretvarači

- izvori referentnog napona 5. Makro ćelije, kao što su:

- registri - pomerački registri - multiplekseri

Slika 1.4. Topološki dijagram čipa sa makroćelijama


4

Na sl.4 se daje prikaz dijagrama makroćelijskog čipa. Treba podvući da pristup

projektovanju integrisanih IC pomoću standardnih ćelija nema nijednu predprocesiranu masku. Ovim se omogućava da se prilikom povezivanja standardnih ćelija koriste različite širine kanala (sl.5) čime se poboljšava iskorišćenost silicijumske pločice.

Slika 1.5. Topologija čipa sa standardnim ćelijama

1.1.3. Integrisana kola sa logičkim nizovima FULL-CUSTOM integrisana kola i SEMICUSTOM integrisana kola su ekonomski prihvatljiva tek kod velikih serija istih IC (obično oko 100.000 – IC).Međutim, najčešće se dešava (posebno u profesionalnoj elektronici) da su serije manje od 100.000 tj. obično oko par hiljada IC. Ovaj problem se rešava sa IC s logičkim nizovima (GATE ARRAY, u daljem tekstu GA). GA je danas jedan od najpopularnijih realizacija SEMICUSTOM kola, jer se sastoji od određenog broja fiksiranih, nepovezanih logičkih ćelija koje se nalaze na silicijumskom supstratu. Svaka ćelija sadrži komponente koje su neophodne za ostvarivanje osnovnih logičkih funkcija (NI i NILI). Logičke ćelije se nalaze na pravouganoj matrici i okružene su tzv. perifernim ćelijama i kontaktnim pedovima (slika 6) , čime se ostvaruje konfiguracija kojom se može realizovati veliki broj željenih funkcija.


5

Slika 1.6. Arhitektura konvencionog Gate Arrya:

a) ćelije grupisane po blokovima b) ćelije grupisane u redovima c) "more ćelija" Oko 90% procesiranja se obavi pre bilo kakve spoljašnje intervencije bez obzira na krajnju primenu kola. Takvo procesiranje sadrži definisanje svih tranzistora, otpornika, kondenzatora i dioda, kao i pozicioniranje bilo kojeg izolatorskog sloja na celoj pločici. Procesiranje se završava postavljanjem provodnog metalnog sloja (metalizacija) preko cele površine pločice. Jedini zadatak korisnika je da zajedno sa proizvođačem specificira spojne staze između ćelija čime se razlikuje željena funkcija (slika7).


6

Slika 1.7. Primer ostvarivanja međuveza Obično se dizajniranje vrši pomoću editora šema, a verifikacija logičkim simulatorom, što ustvari znači da se obavlja automatsko razmeštanje provodnih staza. Velika prednost i vrednost ovog uređaja je to što kupac ne mora detaljno poznavati stvarnu sadržinu logičkih ćelija i njenih elemenata, već samo traba imati pregled makroćelija koje se mogu ostvariti na određenom tipu GA.

1.1.4. Izbor tehnologije izrade mikroelektronskog sklopa Na slici 9 se daje moguć releventni skup kriterijuma i zahteva koji se postavljaju pri izboru tehnologije izrade nekog funkcionalnog IC ili dela elektronskog IC. Za potrebe višekriterijumske analize smatra se potrebnim vrednovanje inherentne mogućnosti svakog od tehnoloških pristupa po predloženim kriterijumima, a smatra se potrebnim i vrednovanje metoda koje omogućuju simultanu obradu većeg skupa raznorodnih kriterijuma i ekspertno odlučivanje na bazi ponderacije važnosti alternativnih pristupa izgradnje IC/uređaja. Primera radi na slici 8 se daje vrednovanje inherentnih mogućnoisti svakog od navedenih tehnoloških postupaka ocenama od 1 – 10, s tim da veća ocena označava i veće mogućnosti realizacije zahteva po datom kriterijumu.

1.2. Metodologija dizajniranja mikroelektronskih integrisanih kola Kao što se može videti sa slike 10, opšti proces dizajniranja integrisanih kola sadrži skup aktivnosti koje je potrebno izvesti pri dizajniranju mikroelektronskog integrisanog kola.


7

Ove aktivnosti mogu se izdeliti u tri glavna koraka:

1)dizajn sistema

2)logičko dizajniranje

3)Lay-out dizajn

Slika 1.8. Vrednovanje tehnologije gradnje

Tehnologija gradnje el. Relativni sklopova/uređaja Kriterijumi-zahtevi

Standard. el. komponente na štampanoj ploči

SMD Hibrid Semicustom design IC

Custom design IC

Težinski koeficijen

El. performanse 3 6 7 9 10 Pouzdanost i drugi elementi ITOb-a 4 7 7 8 9

Otpornost na specifične uticaje i dejstva 3 6 7 7 8

Minijaturizacija po zapremini i težini 3 7 7 9 10

Potrošnja 3 6 6 8 9 Kompletnost rešenja 5 7 6 6 8 Tajnost rešenja 3 5 5 8 9 Vreme razvoja 9 8 6 5 2 Cena po jedinici složenosti za srednje serije 6 7 5 6 5

Cena po jedinici složenosti za male serije 8 4 7 7 1

Cena po jedinici složenosti za velike serije 4 8 2 5 9

Tehnološka perspektivnost 3 7 6 8 5 Mogućnosti domaće industrije 9 3 8 6 5


8

Slika 1.9. Matrica odluka za izbor tehnologije gradnje el.sklopa/uređaja

Mogućnosti dom

aće industrije

Vrem

e razvoja

Cena po jedinici složenosti Pouzdanost i drugi zahtevi ITO

b-a

Minijaturizacija

Potrošnja

Kom

pletnost rešenja

Izabrana tehnologija gradnje el. sklopa/uređaja

Tehnološka perspektivnost

Tajnost rešenja El. perform

anse O

tpornost na specifične uticaje i dejstva

Tehnologija gradnje el. sklopa/uređaja

Stand. el. kompon

na štampanoj ploči

Full custom IC

Hibrid

Gate array

SMD

Sistemski zahtevi


9

Slika 1.10. Dijagram standardnog procesa i dizajniranje integrisanih kola

Dizjniranje sistema obuhvata sistemsku analizu zahteva naručioca, razvijanje na podsistemu i njihovo funkcionalno povezivanje. To omogućava logičko projektovanje – sistezu digitalnih integrisanih kola. Ovim se dobija logička šema digitalnog kola. Ona je sastavljhena od niza međusobno povezanih operatera koji se usvajaju kao topološke celine, i s obzirom da se pojavljuju iz kola u kolo, obično su predprojektovani ( slika 11). Provera da li će dato kolo stvarno obaviti logičku funkciju koja se zahteva, obavlja se putem logičke simulacije. Rezultati logičke simulacije su tabele logičkih stanja u pojedinim čvorovima kola, informacije o aktivnostima ćelije, opterećenost ćelija, itd. Sledeći korak je određivanje prostornog rasporeda ćelija u okviru čipa, raspored veza među njima i generisanje podataka o maski za celo kolo (ovo se obično radi na osnovu podataka o maskama, za pojedine ćelije). Dizajn sistema i logički dizajn se često nazivaju jednim imenom "Funkcionalnim dizajn", dok se za dizajniranje KOLA, tj. Lay-out dizajn koristi naziv "fizički dizajn".

Specifikacija

Dizajn arhitekture

Verifikac. Arhitekt.

Blok dijagram

Konstrukcija log.

Log. verifikacija

Testiranje

Logički dijagram

Topološki dijagram

Vremena kašnjenja

Konstruisanje čipa (razmeštanje, povezivanje)

Analiza topologije

Generisanje podataka za proizvodnju

Podaci testiranja

Dizajn sistema

Logičko dizajniranje

Dizajniranje topologije

Podaci za proizvodnju

maski

Test program


10

Slika 1.11. D flip-flop, primer makropovezivanja


33

2. DIGITALNA INTEGRISANA MOS KOLA Većina savremenih digitalnih integrisanih kola napravljena je korišćenjem MOS tranzistora. MOS tehnologija je osnova za mnoga LSI kola, digitalne memorije i mikroprocesore. Prednosti MOS tehnologije u odnosu na bipolarnu tehnologiju su višestruke. Najvažnija prednost je veća gustina pakovanja na ploči, dakle viši nivo integracije. Razlog za to je što su MOS tranzistori znatno manjih dimenzija od bipolarnih konponenti i što daju mogućnost izrade osnovnih logičkih kola sa manje upotrebljenih tranzistora. Sledeća prednost ogleda se u tome što je proces izrade znatno jednostavniji i daje manje škarta, i na kraju u MOS tehnologiji moguće je proizvesti dinamička digitalna kola. Osnovne MOS komponente sa primenom u digitalnim kolima su NMOS sa polisilicijumskim gejtom i CMOS tranzistor. CMOS predstavlja konplementarnu strukturu koja se sastoji od NMOS i PMOS tranzistora. Zato je proces izrade CMOS-a nešto složeniji. Osnovna prednost ove konponente je ušteda energije jer kolo troši snagu samo pri prelazu sa jednog na drugi logički nivo, te je stoga njegova prosečna potrošnja dosta manja nego kod NMOS-a. Konparativne prednosti i nedostaci jedne nad drugom familijom digitalnih integrisanih MOS kola će biti izloženi pri kraju izlaganja u ovoj glavi pod posebnim nasovom i složene tabelarno. U ovoj glavi neće biti obrađivane statičke i dinamičke karakteristike osnovnih konponenti jer se od čitaoca očekuje da se sa njima upoznao u ranijim kursevima. Ako to nije učinio preporučuje se da to pre čitanja ove materije obavezno uradi radi lakšeg razumevanja teksta koji će biti ovde iznešen. Takođe će biti govora i o načinu i metodologiji izrade maski za izradu digitalnih integrisanih MOS kola.

2.1. Opšte karakteristike logičkih kola Pod logičkim kolima ili elementarnim kombinacionim kolima prvobitno su smatrani I, ILI i NE kola. Razvojem nauke i tehnike, danas se u ta kola ubrajaju i logičke operacije NE, NI i NILI. Najznačajniji aktivni element svakog logičkog kola je tranzistor koji je najčešće u spoju sa zajedničkim emitorom, odnosno sorsom i obavlja funkciju invertora i zato su I i ILI logička kola većinom izvedena kola.

Osnovne karakteristike logičkih kola su: − Direktivnost (i izolacija) − Logička stanja − Prenosna karakterisitka − Logička amplituda i prelazna oblast − Margina smetnji (i neosetljivost na smetnje) − Logički kapacitet − Disipacija − Karakteristike prelaznih stanja (i vremensko kašnjenje) − Proizvod potrošnje i kašnjenja

Digitalna integrisana MOS kola

12

2.1.1. Direktivnost i izolacija

Svako logičko kolo mora da prenese signale u jednoznačno definisanom smeru, od pobudnog kola do opterećenja. Pri tome ne sme postojati neželjena povratna sprega posledice na uzrok (izlaza na ulaz).

2.1.2. Logička stanja

U binarnoj logici, logička stanja su stanja logičke nule V(0) odnosno niski nivo Vl i stanje logičke jedinice V(1) ili visoki nivo VH. Viši potencijal u pozitivnoj logici odgovara stanju logičke jedinice, a u negativnoj je obrnuto. Postoje i višeznačna logička kola koja imaju više od dva logička nivoa. Ternarna kola imaju tri logička nivoa. Uobičajeno je da ta kola imaju simetrično napajanje tako da negativni napon odgovara niskom, pozitivni visokom, a nula (oko nule) srednjem nivou.

2.1.3. Prenosna karakterisitka Karakteristika kvantizacije predstavlja osobinu logičkih kola da nivoi logičke nule i jedinice ne samo da moraju biti različiti, već moraju imati utvrdjene referentne vrednosti. To se koristi radi povezivanja logičkih kola u složeniju mrežu.

Slika 2.1. Invertujuća (a) i neinvertujuća (b) prenosna karakteristika

Naponska prenosna karakteristika koja pokazuje zavisnost izlaznog od ulaznog napona tj. V0=f(Vi) je veoma značajna i ona može biti invertujuća (sl.2.1.a) ili neinvertujuća (sl.2.1.b). NE, NI i NILI logička kola imaju invetrujuću, a I i ILI kola neinvertujuću prenosnu karakteristiku.

2.1.4. Logička amplituda i prelazna oblast Prenosna karakteristika služi za kvalitativnu i kvantitativnu analizu kola. Radne tačke kola u oba binarna stanja (tačke konvergencije) nalaze se u preseku prave jediničnog pojačanja i prenosne karakteristike u oblastima gde je dinamičko pojačanje jednako nuli ili veoma malo.


13

Slika 2.2. Određivanje statičkih parametara

Logička amplituda jednaka je razlici naponskih nivoa između dva susedna statička stanja. Za binarna kola:

ΔV0M = V0H−V0L (2.1) Razlika napona je širina prelazne oblasti:

ΔVI = VIB−VIA (2.2) Što je dinamičko pojačanje AV u prelaznoj oblasti veće, širina prelazne oblasti je manja. Kolo bi imalo idealnu prenosnu karakteristiku za AV → ∞. Onda bi širina prelazne oblasti bila jednaka nuli, tj. ΔVI → 0. Prelazna oblast se često naziva zabranjena zona, jer se u tom području ne sme naći statička radna tačka. Ako je ulazni nivo izmedju tačaka A i B, tj. VIA<VI <VIB, na izlazu će se dobiti nedefinisano logičko stanje tj. V0L<V0<V0H.

Slika 3. Oblasti logičkih stanja i garantovane margine smetnji Oblast izmedju tačaka P0 i A je oblast logičke nule na ulazu, a izmedju tačaka B i P1 je oblast logičke jedinice na ulazu. Dakle, maksimalni napon logičke nule na ulazu je:

VIL max = VIA, (2.3) a minimalni napon logičke jedinice:

VIHmin = VIB. (2.4)


14

2.1.5. Margina smetnji i neosetljivost na smetnje Osetljivost logičkog kola na šumove i smetnje objašnjava se preko margina smetnji i neosetljivosti na smetnje. Oni se javljaju u samom kolu ili preko drugih kola i izvora.

Slika 2.4. Odredjivanje margina i neosetljivost na smetnje

Margina smetnji predstavlja maksimalnu amplitudu smetnji na ulazu logičkog kola koja neće pomeriti radnu tačku iz statičkih stanja u prelaznu oblast. Dva statička stanja rezultiraju postojanjem margina smetnji za nizak:

VNML = VIA -VIL= VIA -V0L (2.5) i margina smetnji za visok nivo (sl.2.4):

VNMH = VIH -VIB-= V0H -VIB (2.6) Margina smetnji kola se definiše kao minimalna vrednost margina za nizak i visok

nivo tj. VNM = minVNML , VNMH. (2.7)

2.1.6. Logički kapacitet

Logički kapacitet kola je odredjen brojem ulaznih i izlaznih priključaka. Broj ulaza kod integrisanih kola je odredjen samom izradom kola i ne može se menjati. Zbog toga se pod logičkim kapacitetom kola podrazumeva broj istih takvih logičkih kola koje to kolo može da pobudjuje. Tako definisan logički kapacitet naziva se opteretni faktor ili faktor grananja

∑≥Nu

IHH II1

0 (2.8)

∑≥Nl

ILL II1

0 (2.9)

gde su sa Nu i Nl, respektivno, označeni opteretni faktori za visok i nizak nivo. Izjednačavanjem prethodnih formula, dobija se:

IH

OHH I

IN = (2.10)

IL

OLL I

IN = (2.11)


15

Uglavnom je NL ≠NH pa se za opteretni faktor kola uzima: N = minNL , NH. (2.12)

2.1.7. Disipacija Za odredjivanje disipacije najbitnija je zavisnost struje iz izvora napajanja od ulaznog napona, tj. Icc = f(Vi). Razlikuje se statička i dinamička disipacija. Statička disipacija je jednaka proizvodu napona napajanja i struje iz izvora napajanja u statičkim stanjima. Statička disipacija snage je određena sa:

2CCHCCL

CCDSIIVP +

= (2.13)

Dinamička disipacija snage se javlja za vreme prelaznog režima, tj. pri prelasku iz jednog u drugo logičko stanje. Vezana je za prelaznu oblast prenosne karakteristike. Tada su svi, ili skoro svi tranzistori logičkog kola provodni i u aktivnoj oblasti, pa je struja iz izvora napajanja najveća. Dinamička disipacija se izračunava kao srednja vrednost u toku jednog ciklusa, tj.

.1

000∫=

T

DD dtivT

P (2.14)

2.1.8. Karakteristike prelaznih stanja

Prelazna stanja se definišu preko vremena uspostavljanja prednje i zadnje ivice signala na izlazu i vremenom zasićenja i kašnjenja. Vremena uspostavljanja prednje i zadnje ivice predstavljaju vremenske intervale za koje se signal promeni od 10% do 90% amplitude (nominalne vrednosti promene) i obrnuto.

Slika 2.5. Prelazna stanja

Obzirom da postoje različita kašnjenja u prelaznom režimu tranzistora, kao što su

zasićenje ili kašnjenje početka provodjenja, vremena uspostavljanja prednje i zadnje ivice ne samo da su različita, već im se početak ne poklapa s početkom odgovarajuće promene


16

pobude. Zbog toga se uvodi pojam logičkog ili propagacionog kašnjenja tp. Ono se definiše kao srednja vrednost kašnjenja prednje i zadnje ivice signala na izlazu tj.

( ),21

pLHpHLp ttt += (2.15)

gde su tpHL i tpLH respektivno vremena kašnjenja prednje i zadnje ivice koja se računaju od trenutka kada pobuda dostigne 50% do trenutka kada izlazni signal dostigne 50% svoje nominalne vrednosti.

2.1.9. Proizvod potrošnja - kašnjenje

Pri projektovanju logičkih kola veoma je važno da potrošnja i vreme kašnjenja budu što manji. Ova dva zahteva su najčešće protivrečna. Kod bipolarnih logičkih kola, na primer, potrošnja se smanjuje povećanjem otpornosti što smanjuje struje u statičkim stanjima. To povećava logičko kašnjenje, jer se manjim strujama parazitne kapacitivnosti sporije pune i prazne. Zato se kao pogodan parametar koristi proizvod snaga disipacije i logičkog kašnjenja

PDP ≡ PD · tp [pJ] (2.16)

2.2. Opšte karakteristike MOS digitalnih logičkih kola Cena koštanja integrisanog kola proporcionalna je površina čipa, tako da projektanti pokušavaju da smanje površ potrebnu za svaki element kola. MOS tranzistori postižu najmanje dimenzije kada se dimenzije kanala L i W svedu na minimum koji se može ostvariti određenom tehnologijom. Potrošnja kola treba da bude minimizovana. Uobičajena disipacija čipa koja ne dovodi do promene temperature kućišta iznad sobne temperature je između 0,5 i 2 W. Pošto se u LSI tehnologiji na čipu nalazi oko 10000 i više komponenti, prosečna disipacija po kolu ne bi smela da pređe 100 μW. Potrošnja kola može se smanjiti smanjenjem radnog napona i obično se za komercijalne i industrijske aplikacije koristi napon od 5 V.Digitalna MOS kola, u zavisnosti da li je potreban periodični signal takta za obavqanje kombinacionalne logičke funkcije, dele se na statička i dinamička. Statička kola ne zahtevaju signal takta u kombinacionim mrežama, a u sekvencijalnim je on primenjen na normalna logička kola, dok dinamička traže signaltakta i u kombinacionim mrežama, a u sekvencijalnim takt se dovodi na transmisiona ili prenosna kola.

2.3. NMOS invertori

Osnovno kolo invertora u MOS tehnologiji je invertor sa NMOS tranzistorom koji je prikazan na sl.2.6. Ovo kolo se ne koristi u praksi, ali predstavlja osnovo za izradu praktičnih invertorskih MOS kola u integrisanoj tehnici.

Statička analiza kola: kada je ulazni napon manji od napona praga Vt napona na izlazu biće VDD, što je u ovom slučaju i VOH .


17

Kada je Vu=VOH na izlazu se dobija VOL koje se može iskazati relacijom:

)(1 TDD

DDOL VVkRd

VV−+

≅ (2.17)

Kritične tačke VIL i VIH određene su kao apscise prelomnih tačaka u kojima je izvod karakteristike prenosa jednak –1. Sledei da je:

TTIL VVkRd

V ≅+=1 , (2.18)

a VIH se dobija kao jedno od rešenja kvadratne jednačine

02)()(43 2 =−−−− DDTIHTDD VVVVVkRd (2.19)

Ovakva realizacija invertora nije pogodna za izradu u integrisanoj tehnici zbog otpornika Rd koji zauzima veliku površinu pločice i onemogućuje visok nivo integracije.

Slika 2.6. NMOS invertor Slika 2.7. NMOS invertor sa zasićenim

aktivnim opterećenjem

2.3.1. Invertor sa MOS tranzistorom sa indukovanim kanalom NMOS tranzistor sa indukovanim kanalom se ponaša kao otpornik velike vrednosti ako radi u režimu zasićenja. Stoga se opteretni otpornik Rd menja ovakvim tranzistorom i dobijamo invertor sa zasićenim aktivnim opterećenjem koji je dat na sl.2.7. Osnovne karakteristike tranzistora M2 koji treba da ude ekvivalentan otporniku Rd određuju se na sledeći način. Struja kroz Rd je:

d

OLDDRd R

VVI

−= , (2.20)

pri čemu treba da važi:

12

222

2 )(2 DTGSDRd IVVk

II =−== , (2.21)

odakle se dobija potrebni odnos


18

RKLWLW

kk

==2

1

2

1

)/()/( , (2.22)

gde je KR geometrijski faktor invertora. Tlocrt ovog kola dat je na sl.2.15. Statička analiza kola: kada je M1 zakočen, M2 je na granici provođenja a na izlazu je

2TDDOH VVV −= (2.23)

kada je Vu > VT1 oba tranzistora rade u zasićenju, a napon Vi počinje da opada;

1TIL VV = (2.24)

dalje povećanje napona Vu dovodi M1 u linearni režim a M2 ostaje u zasićenju, pri čemu se proračunom dobija:

12

13)(2

TR

TDDIH V

KVV

V ++

−= . (2.25)

Za Vu=VOH režimi rada tranzistora ostaju isti a VOL se dobija rešavanjem sledeće jednačine :

[ ] 22

212 )()(2 TOLDDOLOLTTDDR VVVVVVVVK −−=−−− . (2.26)

Uobičajena vrednost za VOL ne prelazi 5% napona napajanja. Na sl.2.8 data je prenosna karakteristika ovog kola, za različite vrenosti geometrijskog faktora. Bolji rezultati postižu se većim vrednostima KR, što traži veću zauzetost površine čipa.

Slika 2.8. Prenosna karakteristika NMOS invertora sa zasićenim aktivnim opterećenjem

Dinamičke karakteristike: Dinamičke karakteristike MOS tranzistora uglavnom zavise od parazitnih kapacitivnosti. Tako se za proučavanje dinamičkih karakteristika MOS invertora sa indukovanim kanalom može koristiti model prikazan na sl.2.9.


19

(a) (b)

Slika 2.9. Parazitne kapacitivnost kod NMOS invertora:

(a) kompletni model, (b) aproksimativni model Kod ovog modela sve kapacitivnosti se svode na ekvivalentnu kapacitivnost koja predstavlja pojednostavljenje za dalji proračun i data je relacijom

pgsgdsbdbeqT CCCCCKC ++++= 2121 )( , (2.27)

gde je Cp opterećenje sledećeg stepena. Proračun daje sledeće relacije za vremena kašnjenja rastuće i opadajuće ivice:

[ ]LH

OLOLOHTpLH I

VVVCt

−+=

2/)(, (2.28)

[ ]

HL

OLOHOHTpHL I

VVVCt

2/)( +−= , (2.29)

pri čemu ako se pretpostavi VOL =0 vreme kašnjenja rastuće ivice se svodi na

)(*8.0

2 TDD

TpLH VVk

Ct

−≅ , (2.30)

a kako je obično tpLH >> tpHL vreme propagacije je približno jednako polovini vremena tpLH odnosno:

)(*4.0

2 TDD

Tp VVk

Ct

−= (2.31)

Zbog velikog vremena propagacije, zasićeni NMOS tranzistor sa indukovanim kanalom se ne koristi kao aktivno opterećenje u proizvodnji invertora i logičkih kola niskog i srednjeg stepena integracije. Disipacija postoji samo kada je izlaz kola na nivou logičke nule, pa je prosečna disipacija:

DDTDDD VVVkP 22 )(*5.0 −≅ (2.32)


20

2.3.2. Invertor sa nezasićenim aktivnim opterećenjem Osnovni nedostatak kola sa zasićenim aktivnim opterećenjem je smanjeni napon logičke jedinice VOH. Povećanje napona VOH može se postići vezivanjem gejta tranzistora M2 na pomoćni napon VGG koji treba da zadovolji uslov: VGG >VDD + VT2. Uz ovaj uslov tranzistor M2 stalno radi u linearnom režimu. Glavna poboljšanja su povećana logička amplituda i povećana strmina u prelaznoj zoni zbog povećane struje opteretnog tranzistora. Međutim šema sa sl.2.10 ima i nedostatke. Pre svega potrebna su dva izvora za napajanje, što povećava potrebnu površinu kola. Takođe potrebna vrednost geometrijskog faktora KR je veća za iste radne uslove nego kod invertora sa zasićenim opterećenjem. Zbog ovih nedostataka ova realizacija se retko koristi u izradi NMOS integrisanih kola.

Slika 2.10. Invertor sa nezasićenim aktivnim

opterećenjem Slika 2.11. Invertor sa NMOS tranzistorom sa

ugrađenim kanalom

2.3.3. Invertor sa MOS tranzistorom sa ugrđenim kanalom

Dodavanjem relativno jeftinog procesa implantacije sa specijalnom maskom dobijamo tranzistor sa ugrđenim kanalom koji je postao osnova za moderne mikroprocesore, mikroprocesorske periferne jedinice i statičke NMOS memorije.

Invertor koji kao aktivno opterećenje koristi ovakav tranzistor prikazan je na sl.2.11. U idealnom slučaju opteretni tranzistor M2 ponaša se kao idealni izvor konstantne struje. Međutim, u praktičnoj primeni to je neizvodljivo usled toga što M2, kada je Vi≥VDD −VT , ne radi u zasićenju već u linearnom režimu, i drugo što usled efekta podloge dolazi do promene napona praga VT2 i time do promenljivosti struje tranzistora. I pored ovog nedostatka ponašanje ovako realizovanog invertora je bolje nego u prethodnim realizacijama. Statičke karakteristike: Kada je Vu nisko M1 je zakočen a M2 radi u zasićenju sa malom strujom,stoga je na izlazu visok nivo tj.VOH=VDD. Kada Vu postane veće od VT1, M1 će početi da radi u zasićenju a M2 u linearnom režimu i proračunom se može dobiti VIL.


21

Kada je Vu=VOH, M1 radi u linearnom režimu, a M2 u zasićenju; proračunom se tada može dobiti VOL iz relacije:

[ ] 22

2211 2)(2 TOLOLTOH VkVVVVk =−− (2.33)

u ovom režimu rada se takođe može proračunati i VIH. U ovom slučaju margine šuma su veće nego u prethodnim realizacijama što omogućava izradu komponenti sa manjim KR,u ovom slučaju je 4. Dinamičke karakteristike: Ovo kolo ima nešto bolje dinamičke karakteristike od prethodnih zahvaljujući manjim parazitnim kapacitivnostima (posledica manjih dimenzija). Na sl.2.12 dat je poprečni presek NMOS invertora sa tranzistorom sa ugrađenim kanalom.

Slika 2.12. Poprečni presek NMOS invertora sa tranzistorom sa ugrađenim kanalom

2.4. NMOS logička kola Sva moderna integrisana NMOS kola formiraju se od osnovnog invertorskog kola prikazanog na slici 2.6, dodavanjem novih tranzistora. Na sl.2.13 i 2.14 prikazan je šematski dizajn NILI odnosno NI kola.

Slika 2.13. NILI kolo sa 3 ulaza u NMOS

tehnologiji Slika 2.14. Ni kolo sa 2 ulaza u NMOS

tehnologiji


22

NILI kolo dobijeno je paralelnim dodavanjem željenog broja invertujućih tranzistora postojećem prototipu invertora. Potrebno je da svaki invertujući tranzistor ima iste karakteristike, tj. isti odnos dimenzija W/L zato što izlaz mora dostići novi VOL kada je samo jedan od ulaza na visokom nivou. To znači da je VOL još niže kada je aktivno više ulaza.

Slika 2.15. Tlocrt NMOS invertora

(a) (b)

Slika 2.16. (a) Tro-ulazno NILI kolo, (b) Dvo-ulazno NI kolo

Pri proračunu dinamičkih karakteristika parazitne kapacitivnosti svih invertujućih tranzistora ulaze u ekvivalentnu kapacitivnost kola što daje nešto lošije karakteristike nego običan invertor. Tlocrt ovog kola dat je na slici 2.16 (a). Funkcija kola može se iskazati relacijom:

CBACBAY ++== ** (2.34)

NI kolo dobijeno je rednim dodavanjem željenog broja invertujućih tranzistora postojećem osnovnom invertoru. Ako pretpostavimo da je dužina tranzistora L fiksna, tada širina W mora


23

biti N puta veća od širine invertujućeg tranzistora običnog invertorskog kola, gde je N broj ulaza NI kola.To je zbog činjenice da izlaz mora dostići željeni nivo VOL kada su svi ulazi na logičkoj jedinici. Odavde izvodimo zaključak da zbog povećanja potrebne površine kola, dodavanjem više ulaza, NI kola sa više od 2 ulaza postaju ne ekonomična u NMOS tehnologiji. Funkcija ovog kola može se iskazati relacijom:

BABAY *=+= (2.35)

Tlocrt kola dat je na slici 2.16(b). Iz izloženog se može zaključiti da su NMOS logička kola najjednostavnije strukture i kao takva su vrlo pogodna za izradu u LSI i VLSI tehnologiji. Zbog malih radnih struja njihove dinamičke karakteristike su loše ako su parazitne kapacitivnosti velike Stoga se ova kola ne rade u tehnologijama nižeg nivoa integracije. 2.5. CMOS invertor Po svojim statičkim karakteristikama CMOS invertor prikazan na sl.2.17 je superioran u odnosu na NMOS invertor. Međutim, cena koju treba platiti za ova poboljšanja su složeniji proces izrade i veća (potrebna) površina kola. Statičke karakteristike: Kada je na ulazu nizak nivo, tranzistor M1 zakočen dok M2 vodi sa malom strujom. Napon na izlazu je praktično jednak napona napajanja VDD tj. VOH=VDD. Kada napon na ulazu dostigne vrednost VT1 M1 počinje da vodi u zasićenju, a M2 u linearnom režimu. Izjednačavanjem struja tranzistora M1 i M2 proračunom se dolazi do izraza za VIL:

R

TRTDDiIL K

VKVVVV

+

+−−=

12 12 (2.36)

U slučaju uparenih tranzistora, za koje važi VT1=VT2, izraz za VIL se uprošćava :

22 DDi

ILVV

V−

= (2.37)

dok je rešenje za apscisu prelomne tačke na karakteristici prenosa:

)23(81

TDDIL VVV += (2.38)

Dalje povećanje ulaznog napona dovodi oba tranzistora u režim zasićenja. U slučaju uparenih tranzistora toj prelomnoj tački odgovaraće ulazni napon od VDD/2. Kada ulazni napon dostigne vrednost VIH, tranzistor M1 radiće u linearnom, a M2 u režimu zasićenja. Izjednačavanjem struja tranzistora i proračunom dobija se izraz za VIH:

R

iTRTDDIH K

VVKVVV

+

++−=

1)2( 12 , (2.39)

odnosno u slučaju uparenih tranzistora

22 iDD

IHVV

V+

= (2.40)

Za apscisu prelomne tačke na karakteristici prenosa dobija se:


24

)25(81

TDDIH VVV −= (2.41)

Na kraju, kada je Vu blisko naponu napajanja M2 ne vodi a M1 vodi sa malom strujom. Tada je na izlazu nivo logičke nule VOL= 0V. Pošto je u oba logička stanja jedan od tranzistora zakočen, statička disipacija kola je mala (reda nekoliko nW). I pored izuzetno male statičke radne struje CMOS invertor ima značajan izlazni strujni kapacitet jer tranzistor koji vodi može da primi ili preda znatnu struju opterećenju na izlazu.

Slika 2.12: CMOS invertor

Dinamičke karakteristike: CMOS invertor ima nešto veće parazitne kapacitivnosti nego NMOS invertor zbog toga što kod CMOS-a postoji veća koncentracija primesa u jednoj podlozi i zbog nešto većih dimenzija tranzistora (kod uparenihtranzistora važi uslov (W/L) =2−2.5 (W/L). Međutim CMOS invertori su ipak brži zahvaljujući većim strujama punjenja i pražnjenja parazitnih kapacitivnosti. Disipacija CMOS kola: Kod CMOS kola postoje četiri uzroka disipaciju. To su: struja curenja, kapacitivnost opterećenja, interne kapacitivnosti i prelazna stanja. Disipacija usled struje curenja zove se i statička disipacija i nije od većeg značaja. Ostala tri uzroka se zajednički nazivaju dinamičkom disipacijom za koju važi izraz:

PD = f(CP+CPD)VDD2 , (2.42)

gde je CPD ekvivalentna kapacitivnost kojom se aproksimiraju teško merljivi uticaj disipacije usled parazitnih kapaciteta i promene stanja. PDP CMOS kola linearno zavisi od ulestanosti promene logičkih stanja. Kod VLSI kola PDP može biti manje od 1 pJ i pri učestanostima od nekoliko desetina MHz. Parazitni efekti kod CMOS-a : Problem koji može nastati u radu CMOS kola je latch-up koji se svodi na to da dođe do neželjene direktne polarizacije NPN ili PNP bipolarnih parazitnih tranzistora.


25

Slika 2.18. Tlocrt CMOS invertora

Druga neželjena pojava je oštećenje oksida između gejta i kanala zbog proboja koji nastaje usled statičkog elektriciteta na gejtu. Problem se rešava dodavanjem zaštitnog kola. Na sl.2.18 prikazan je tlocrt CMOS invertora sa uparenim tranzistorima.

2.6. CMOS logička kola SSI logička kola serija 4000B,4000B i 74C u upotrebi su duži niz godina. Kasniji razvoj tehnologije doveo je do pojava 74HC i 74 AC familija koje se koriste u MS1 kolima.

2.6.1. Osnovna CMOS logička kola Kao i u slučaju NMOS tehnologije, složenija CMOS logička kola dobijaju se dodavanjem tranzistorima na osnovno invertorsko kolo. Na sl. 2.19 i 2.20 date su šeme NILI i NI kola.


26

Slika 2.19. CMOS NILI kolo sa 2 ulaza Slika 2.20. CMOS NI kolo sa 2 ulaza

Slika 2.21. Dvo-ulazno CMOS NI kolo


27

NILI kolo dobijeno je dodavanjem paralelnog n-kanalnog, i serijskog p-kanalnog tranzistora. Svaki dodatni ulaz iziskuje dodavanje jednog ovakvog para. Izlaz NILI kola biće na visokom nivou samo ako su oba ulaza na niskom nivou tj. BABAY +== * . Dati odnos dimenzija tranzistora odgovara uparenim tranzistorima za koje važi opšta formula: (W/L)p =2,5⋅N(W/L)N, gde je N broj ulaza kola. NI kolo dobijeno je dodavanjem rednog n-kanalnog i paralelnog p-kanalnog tranzistora. Izlaz NI kola biće na niskom nivou samo ako su oba ulaza na visokom nivou tj. BABAY *=+= . Uslov za uparenost tranzistora je (W/L)p =(W/L)N*2.5/N Tlocrt dvoulaznog NI kola dat je na slici 2.21. Kod složenijih CMOS kola koristi se CMOS transmisioni gejt koji je prikazan na sl.2.22. Sastoji se od paralelno vezanih NMOS i PMOS tranzistora koji se pobuđuju komplementarnim signalima C i C . Kada je C=0 veza ulaz-izlaz je raskinuta, a kada je C=1 ulaz i izlaz su kratko spojeni. Dakle transmisioni gejt se ponaša kao bidirekcioni kontrolisani prekidač.

Slika 2.22. Transmisioni gejt (a) struktura, (b)simbol

2.6.2. Familija 4000 Prva praktična realizacija CMOS kola bila je familija 4000 koja se pojavila šezdesetih godina. Dizajn kola za NI i NILI funkciju odgovara prikazanom na slikama 2.19 i 2.20. Napon napajanja je između 3 i 15V. Gejt je izrađen od metala. Nedostatci ove familije su mala brzina rada, kao posledica velikih kapacitivnih opterećenja, zatim nedovoljan strujni kapacitet i nekompatibilnost logičkih nivoa sa tada dominantnom TTL tehnologijom.

2.6.3. 4000 B i 74C familija Osnovno poboljšanje kod ovih familija je uvođenje dvostrukog razdvojnog stepena na izlazu, kao i korišćenje polisilicijumskog gejta. Naravno, poboljšanje predstavljaju i smanjene dimenzije uzrokovane razvojem tehnološkog postupka izrade. Kao primer 74C familije na sl.2.23 prikazano je dvoulazno NI kolo.


28

Slika 2.23. Dvoulazno NI kolo iz 74 C familije CMOS kola

Sa slike se vidi da se izlaz iz klasičnog NI kola propušta kroz dva invertora. Tranzistori u invertorima imaju veliki odnos W/L da bi se postigao veliki strujni kapacitet, što obezbeđuje manje vreme kašnjenja kao i mogućnost vezivanja jednog ulaza 74LS familije. Druga uloga invertorskog stepena je poboljšanje margine šuma. To je posledica strmije prenosne karakteristike ostvarene povećanjem pojačanja. od ulaz do izlaza. Pri realizaciji I i ILI kola problem je dodatno kašnjenje koje nastaje dodavanjem još jednog invertora na izlazu kola.

2.6.4. 74HC/74HCT familije Dalja poboljšanja u izradi CMOS kola bila su uglavnom tehnološke prirode. Tako 74HC familija ima minimalne dimenzije elemenata od 3 mikrona i debljinu oksida od 0,06 μm. Električne šeme ove familije su identične električnim šemama iz 74C familije. Dozvoljeni opseg napona napajanja je od 3 do 6V, izlazni strujni kapacitet je povećan na 4 mA pa se na izlaz može vezati i do 10 kola 74LS familije. Vreme kašnjenja je skraćeno (praktično isto kao kod 74LS familije). Problem 74HC familije (obrnuto je moguće). Ovo je rešeno uvođenjem srodne 74 HCT kod koje je VIH smanjeno na svega 2 V. To je postignuto modifikacijom ulaznog stepena i to na dva načina. Prva modifikacija se sastoji od ubacivanja dve diode između izvora za napajanje i sorsa PMOS tranzistora u ulaznom delu kola sa sl.2.23. Druga, složenija modifikacija prikazana je na sl.2.24. Dodatni trantistor M5 služi za podizanje izlaznog napona prvog stepena na napon napajanja,kada je ulazni napon nizak.To će sigurno zakočiti tranzistor M4. 74HCT familija ima nešto lošije dinamičke karakteristike od 74HC familije ali su joj statičke karakteristike odlične.


29

Slika 2.24. Ulazni stepen kola iz 74HCT familije

2.6.5. 74AC/74ACT Ove familije odlikuje smanjenje minimalnih dimenzija na 2 mikrona i debljine oksida na 0,04 mikrona, što je dovelo do boljih statičkih i dinamičkih karakteristika kola. Izlazni strujni kapacitet ovih familija je 24 mA, tipično vreme kašnjenja 5 ns. Razlika ovih familija je kao kod 74HC i 74HCT familije.

2.6.6. Poređenje familije CMOS logičkih kola U tabeli 2.1 i 2.2 prikazane su uporedne karakteristike performansi CMOS logičkih kola iz različitih familija. Tabela 2.1. Poređenje statičkih karakteristika CMOS kola (VDD = 5V,TA = 25°C)


30

Tabela 2.2. Poređenje dinamičkih karakteristika CMOS kola (VDD=5V,Cp=50pF,TA=25 °)

2.7. Dinamička logička kola Sva kola prethodno opisana mogu se koristiti u kombinacionim logičkim mrežama bez periodičnog signala takta. Zato se zovu statička kola. U praksi je neophodno korišćenje sekvencijalnih mreža, a svim sekvencijalnim mrežama je potreban periodični signal takta radi korektne sinhronizacije operacija. U statičkim kolima, pa bilo ona kombinaciona ili sekvencijalna, signal takta se dovodi samo na normalne ulaze (iste kao i logički signali). Takođe ne postoji donja granica učestanosti signala takta. Kod dinamičkih kola postoji nekoliko bitnih uslova za rad:

1. Postoji donja granica učestanosti takta i ona obično iznosi 500Hz. 2. Dizajn je složeniji, posebno ako je potreban poseban izvor napajanja od 5V. 3. Kola moraju biti osetljiva na šum i vremenske greške.

Na sl.2.20 data je podela digitalnih a na sl.2.21 logičkih kola, kako bi se razjasnile razlike između statičkih i dinamičkih kola.

Slika 2.25. Podela digitalnih kola

Slika 2.26. Podela logičkih mreža


31

Na sl.2.27 prikazana su dva različita dinamička dvo-ulazna NILI kola, kao i njima potrebni dvofazni signali takta. Na šemama su prikazane kapacitivnosti koje su neophodne za rad kola. Ovi kapacitivnosti služe za skladištenje informacija u toku jedne periode signala takta. U statičkim kolima ove kapacitinosti se smatraju nepoželjnim i nazvane su parazitnim kapacitivnostima.

(a) dvovazna uparena logika

(b) dvofazna neuparena logika

(c) dvofazni nepreklapajući takt

Slika 2.27. Dinamička NMOS logika


32

Na slici 2.27(a) prikazano je kolo sa uparenim tranzistorima, tj. ovde je bitno podešavanje geometrijskog faktora KR između ulaznog i invertorskog dela. Kod kola na slici 2.27(b), ispravan rad moguć je i sa identičnim tranzistorima na svim mestima (obično su svi tranzistori minimalnih dimenzija).

Princip rada kola sa slike 2.27 (a) je sledeći. Za vreme dok je faza takta φ1 na visokom nivou M1 i M2 su uključeni i prenose logičke ulaze dokapaciteta C1 i C2 kao i tranzistora M3 i M4. Kada φ1 padne na logičku nulu, prethodni nivoi ostaju zapamćeni na C1 i C2 , pri čemu trajanje ovog perioda zbog pražnjenja kondnzatora ne sme da bude duže od 2ms. Kada φ2 ode na visoki nivo M5 i M6 se uključe. Ako su naponi na gejtu tranzistora M3 i M4 niski oni ostaju isključeni. Njihovi drejnovi su na visokom nivou usled M5, i ovaj visoki nivo se prenosi do gejtova M7 i M8 i kondenzatora C3. Ako je neki od gejtova M3 i M4 na visokom nivou njihov izlaz će ostati nizak i pored delovanja φ2, zbog uparenosti M3 i M4 sa M5.

Rad kola sa slike 2.22 (b) je sledeći. M1, M2, C1, C2, M3 i M4 rade kao i u prethodnom kolu. Kada je φ1 na visokom nivou C3 se napuni na visoki nivo (za napon praga manji od višeg nivoa takta). Kada φ2ode gore, visoki nivo sa C1 i C2 ukljičiće M3 i M4, prazneći C3 kroz M6. Ovaj niski izlazni nivo preneće se kroz M7 i M8 na sledeći stepen. Ako su oba ulaza u prvi stepen na niskom nivou C3 se ne isprazni, već se dizanjem φ2 njegovo opterećenje deli sa C4 i C5. Tako izlazni nivo ostaje visok ali nešto snižen. Uslov ispravnog rada je da C3 bude veće od sume C4 i C5. Dodavanjem nove dve faze dobijena su četvorofazna neuparena kola, koja međutim imaju dodatnu složenost u projektovanju.

2.8. Pravila u dizajniranju tlocrta (DRC) Pri projektovanju tlocrta,odnosno maski za kolo u MOS tehnologiji, postoje određena pravila vezana za minimalne površine slojeva i minimalna rastojanja između slojeva koja moraju biti zadovoljena kako bi fabrikovano kolo bilo ispravno. Ove minimalne veličine su striktno vezane za korišćenu tehnologiju a kao primer ovde su izložena DRC pravila za 2-mikronsku tehnologiju. A.Maska koja određuje oblast tranzistora 1.Minimalna površina difundovane oblasti 3x 3 μm 2.Minimalno rastojanje između difundovanih oblasti 3 μ m B.Maska koja određuje oblast poli-Si gejta 1.Minimalna površina 2 x 2 μ m 2.Minimalno rastojanje između više poli oblasti 2 μ m 3.Minimalno rastojanje ivice poli sloja od difuzije 2 μm C.Maska koja definiše otvore za kontakte 1.Minimalna površina 2 x 2 μm 2.Za kontakt do difuzije, minimalno rastojanje- ivica difuzije 2μm 3.Za kontakt do difuzije,minimalno rastojanje ivice kontakta –ivica poli gejta 2 μm 4.Za poli kontakt,minimalno rastojanje ivica kontakta-ivica difuzije 2 μm D.Maska za metalizaciju 1.Minimalna širina μm 2.Minimalnao rastojanje metal-metal 3 μm 3.Minimalno rastojanje ivice metala od kontakta 1 μm E. Maska koja određuje jamu 1.Minimalno rastojanje ivice jame od oblasti difuzije (n ili p) u jami 2 μm 2.Minimalno rastojanje ivice jame od oblasti difuzije (n ili p)van jame 4 μm 3.Minimalno rastojanje ivica jama-jama 2 μm a ako nisu na istom potencijalu 6 μm


33

3. DIGITALNA LOGIČKA KOLA U BIPOLARNOJ TEHNOLO-GIJI U digitalnim integrisanim kolima napravljenim u bipolarnoj tehnologiji osnovni poluprovodnički elementi su diode i npn/pnp tranzistori, kako standardni tako i šotki varijante.U ovom poglavlju neće biti reči o njihovim statičkim i dinamičkim karakteristikama jer se predpostsvlja da je čitalac od ranije upoznat kroz školovanje sa njima, a ako to nije učinjeno onda se savetuje obavezno predhodno upoznavanje sa karakteristikama radi mogućnosti razumevanja dalje iznešene materije u ovoj glavi.U daljem tekstu date su karakteristike različitih familija bipolarnih kola od najjednostavnije RTL do LI 2 primenljive i u LSI koloma.Motiv da se počne od najstarijh familija koje se odavno ne koriste u svom izvornom obliku je što su ideje za razvoj svremenijih familija zapravo potekle u većini slučajeva iz analize nedostataka starijih familija. Dakle razumevanje sadašnjih,aktuelnih familija integrisanih kola je mnogo lakše i suštinski dublje ako se predhodno razumeju principi funkcionisanja starijih familija integrisanih kola. Pored toga neki principi starijih familija integrisanih kola koji su u to vreme i na tom nivou tehnološkog razvoja i znanja bili viđeni kao nedostatci u kasnijim rešenjima su bili iskorišteni za funkcionalnije projektovanje novih familija integrisanih kola pa je to još jedan razlog za sistematično iznošenje ove materije u daljem tekstu. Pri iznošenju karakteristika familija integrisanih kola vodiće se računa i o njihovom poređenju međusobno,posebno na poređenju onih karakteristika i familija koje su direktno konkurentne za dalje korišćenje u implementacijama.

3.1. Invertor sa bipolarnim tranzistorom Jednostavna, ali praktična konfiguracija invertora sa bipolarnim tranzistorom prikazana je na slici 3.1 (a), a izgled tlocrta na slici 3.1(b) . Ovde su takođe dati i karakteristični podaci za korišćeni tranzistor (slika pod c).

Digitalna logička kola u bipolarnoj tehnologiji

34

Slika 3.1. Invertor sa bipolarnim tranzistorom, (a) električna šema, (b) tlocrt,

(c) karakteristični naponi

3.1.1. Statičke karakteristike Ako je ulazni napon Vu manji od napona uključenja tranzistora VBET struja kolektora biće jednaka nuli što znači da je izlazni napon jednak naponu napajanja VCC. Kada Vu postigne VBET tranzistor ulazi u aktivni režim tako da izlazni napon dat relacijom Vi =VCC – Rc IC. Kada izlazni napon padne do graničnog napona VCES tranzistor ulazi u zasićenje ,a izlazni napon postaje nezavisan od Vu i konstantan. Na slici 3.2 prikazana je prenosna naponska karakteristika posmatranog kola. Vrednost karakterističnih napona za podatke sa slike 3.1 (c) su sledeće:

VVV CCOH 5== (3.1)

VVV CESOL 1.0== (3.2)

VVV BETIL 7.0== (3.3)

VVV

RR

VVF

CESCC

c

bBESIH 5.1=

−+=

β (3.4)

Margine šuma su:

VVVNMH IHOH 5.3=−= (3.5)

VVVNML OLIL 6.0=−= (3.6)

Širina prelazne zone je dakle,

VVVTW ILIH 8.0=−= (3.7)


35

Slika 3.2. Prenosna karakteristika invertorskog kola

Da bi odredili izlazni faktor grananja posmatranog invertora koristimo šemu na kojoj je na njegovom izlazu vezano N istih takvih invertora. Kritilni slučaj predstavlja stanje logičke jedinice na izlazu. Broj mogućih opteretnih invertora N zavisi od unapred postavljene vrednosti gornje margine šuma. Proračunom se dobija sledeći izraz:

C

B

CESCC

BRSCCF R

RVVVV

N −−−

≤ β (3.8)

Slika 3.3. Određivanje faktora grananja na izlazu

3.1.2. Dinamičke karakteristike invertora Da bi se izvršila analiza dinamičkih karakteristka invertora sa slike 3.1 potrebno je primeniti model kontrolnog tovara. Neka se na ulaz invertora dovodi impuls amplitude 5V i trajanja od 5μs , koje je dovoljno dugo da obuhvati sve prelazne pojave izazvane rastućom ivicom impulsa ulazni impuls, kao vremenski oblici izlaznog napona i struje baze prikazani su na sl.3.4.


36

Slika 3.4. Vremenski dijagrami napona i struje u invertorskom kolu

U trenutku t0 tranzistor je zakočen jer je emitorski spoj nepolarisan a kolektorski spoj inverzno polarisan. Posle dovođenja pobudnog impulsa napor na bazi raste do napona uključenja tranzistora VVET. Dakle, u celom vremenskom intervalu od t0 do t1 tranzistor je zakočen.Ovaj interval definiše tkz. vreme kašnjenja td , koje se korišćenjem modela kontrolnog tovara može izraziti kao:

0101 /)( BsrBCCeqBEEeqd iVCVCttt Δ+Δ=−= (3.9)

gde su CEeq, CCeq ekvivalentne kapacativnosti imitorskog, odnosno kolektorskog spoja, a

2)()( 10

01titi

i BBBsr

+= (3.10)

Tipična vrednost vremena kašnjenja je manja od 1 ns. U trenutku t1, kada tranzistor uđe u aktivni režim, počinje vreme opadanja tf koje se završava u trenutku t2, kada tranzistor dođe na ivicu zasićenja. Za vreme opadanja važi relacija:

BFFBsr

BCCeqBEEeqf tQi

VCVCttt

τ/)(5.0 21212 −

Δ+Δ=−= (3.11)

Tipična vrednost vremena opadanja je manja od 5 ns. U vremenskom intervalu od t2 do t3 tranzistor se nalazi u zasićenju.U trenutku t3 počinje proces kočenja tranzistora . Da bi se tranzistor zakočio potrebno je prvo eliminisati višak manjinskih nosilaca, zašta je potrebno tS=t4-t3 koje se naziva vreme zasićenja i koje je dato relacijom:

)/

ln(1

34BRFCS

BRBFSS II

IIttt−

−=−=

βτ (3.12)

Tipična vrednost vremena zasićenja je reda 20 ns.U trenutku t4 tranzistor ulazi u aktivni režim u kome ostaje do trenutka t5 kada se zakoči. To vreme naziva se vremenom uspostavljanja tr koje je datom relacijom:

BFFBsr

BCCeqBEEeqr tQi

VCVCttt

τ/)(5.0 44545 −

Δ+Δ=−= (3.13)

Tipična vrednost vremena uspostavljanja je reda 20 ns.U trenutku t5 tranzistor se zakočio, ali je potrebno izvesno vreme da napon baze padne na 0 V. To vreme naziva se vremenom oporavka tfr i posledica je vremena pražnjenja parazitnih kapacitivnosti. Ovo vreme dato je relacijom:

5656 /)( BsrBCCeqBEEeqfr iVCVCttt Δ+=−= Δ (3.14)


37

Tipična vrenost za vreme oporavka je oko 10 ns.Sada, na osnovu izračunatih vremenskih intervala mogu se odrediti vremena kašnjenja opadajuće i rastuće ivice.Dakle:

2/fdpHL ttt += (3.15)

2/rspLH ttt += (3.16)

a vreme periode biće:

2/)( pLHpHLp ttt += (3.17)

3.1.3. Invertor sa bipolarnim tranzistorom i Šotki diodom Povećanjem brzine rada invertora moguće je sprečavanjem rada tranzistora u režimu zasićenja. To se može uraditi upotrebom Šotki diode na način prikazan na sl.3.5. Šotki dioda sprečava jaku polarizaciju kolektorskog spoja obezbeđujući da bude VBC < 0.5V. Velika struja kroz otpornik Rb sada umesto u bazu ide kroz diodu. Tako se tranzistor dovodi na ivicu zasićenja pa se vreme zasićenja svodi na nulu. Međutim vreme uspostavljanja se nešto povećava, kao i vreme opadanja, ali su ova povećanja mala zbog malog kapaciteta prostornog tovara Šotki diode.

Slika 3.5. Invertor sa bipolarnim tranzistorom i Šotki diodiom

Dodavanjem Šotki diode u izvesnoj meri kvare neke statičke karakteristike invertora.Zbog povećanja VCES povećan je nivo logičke nule, pa je zato smanjena margina šuma za logičku nulu.

3.2. Otporničko-tranzistorska logika (RTL) RTL integrisana digitalna kola su prva našla obimniju komercijalnu primenu. Kolo predstavlja jednostavnu vezu dva ili više tranzistorskih invertora koji dele zajednički kolektorski otpornik. Dvo-ulazno NILI logičko kolo, realizovano u ovoj familiji, prikazano je na slici 3.6.U tabeli 3.1 date su osnovne električne karakteristike RTL NILI kola.


38

Tabela 3.1

Slika 3.6. Dvo-ulazno RTL NILI kolo

RTL kola imala su primenu u SSI kolima. Njihove osnovne prednosti su jednostavnost i mala potrošnja a mane su male margine šuma i mala razlika logičkih nivoa.

3.3. Diodno- tranzistorska logika (DTL) Na slici 3.7 prikazano je osnovno dvo-ulazno NI DTL kolo. Ovo kolo odlikuje se dosta većom razlikom između logičkih nivoa i većim marginama šuma u odnosu na RTL kola. Loša stvar je potreba za dodatnim izvorom napajanja, kao i potreba za dodaljivanjem pina za ovo napajanje. Modifikovana verzija DTL kola data je na slici 3.8. Može se uočiti da su karakteristični naponi obe verzije identični. Međutim prednost ove modifikacije je u tome što dodatni tranzistor T1 omogućuje veći fan-out. Osnovne električne karakteristike modifikovanog DTL kola date su u tabeli 3.2. Tabela 3.2.

Nedostaci DTL kola su veća vremena propagacije od RTL kola i velika površina silikonskog čipa potrebna za realizaciju ulaznih dioda.


39

Slika 3.7. Osnovno DTL kolo Slika 3.8. Modifikovano DTL kolo

3.4. Tranzistorsko – tranzistorska logika (TTL) Osnovno TTL NI kolo prikazano je na sl.3.9. Osnovna karakteristika ove logike je zamena ulaznih dioda multiemiterskim tranzistorom (u ovom primeru 2 emitora ). Ovakva realizacija ne samo da smanjuje potrebnu površinu čipa, već smanjuje i vreme propagacije. Na slici 3.10 prikazan je tlocrt moguće relizacije ulaznog dvo-emitorskog tranzistora.

Slika 3.9. Osnovno TTL kolo


40

Slika 3.10. Tlocrt dvo-emitorskog ulaznog tranzistora

3.4.1. Standardno TTL kolo Standardna TTL kola su kola familije 54/74. Kao primer ove familije data je na slici 3.11 šema 2 – ulaznog NI kola. Ovo kolo se razlikuje od kola sa slike 3.9 po tom što je dioda D1 za dizanje nivoa zamenjena tranzistorom T2, koji obezbeđuje veću baznu struju za tranzistor T3. Takođe, u izlaznom delu ubačen je aktivni pull-up tranzistor T4, koji daje veću struju nego pasivni pull-up otpornik iz prethodne realizacije .Ovako realizovani izlazni deo kola naziva se totem-pole. Uloga totem-pole izlaznog kola je da obezbedi veće struje pražnjenja i punjenja parazitnih kapacitinosti potrošača, i na taj način smanji vreme propagacije signala kroz kolo.

Slika 3.11. Standardno TTL NI kolo sa dva ulaza


41

Prenosna karakteristika posmatranog kola prikazana je na sl.3.12. Princip rada kola je sledeći. Kada je barem jedan od ulaza kola na niskom nivou tranzistor T1 biće u režimu zasićenja, a tranzistori T2 i T3 ostaće isključeni, dok će T4 raditi u aktivnom režimu kako bi obezbedio makar struju curenja na izlazu kola. Napon na izlazu će biti:

VVVV BETCCOH 6.3=−= (3.18) Prva prelomna tačka na karakteristici određena je uključenjem T2. Ako predpostavimo da je ulaz B=1, uslov za uključenje T2 je da napon na drugom ulaznom priključku A bude VIL=0.6V. Sledeća prelomna tačka određena je uključenjem tranzistora T3.Potreban napon na ulazu je Vu =1.3V. Na izlazu će biti 2.5 V. Poslednja prelomna tačka određena je prelaskom tranzistora T3 u zasićenje. Izlazni napon je tada VOL=0.1V. Pošto je potrebno da i T2 vodi u zasićenju, VC1 mora biti 2VBES=1.6V što definiše potrebni napon na ulazu kao Vu=1.6-0.1=1.5V.

Slika 3.12. Naponska prenosna karakteristika standardnog TTL kola

Treba primetiti da tranzistor T1 za ulazne napone u intervalu od 1.5 do 2.3V radi u inverznom režimu zasićenja, dok za ulazne napone iznad 2.3V radi u inverznom aktivnom režimu. Ova činjenica je od velikog značaja stoga što omogućuje znatno veće ulazne struje IIH nego modifikovana DTL familija. Tipična vrednost IIH je 67 μA, što je naravno znatno veće od maksimalnih 5μA za DTL. Ulazna struja IIL tipično iznosi oko 1mA i određena je niskim nivoom na makar jednom od ulaza kola, kada T1 radi u zasićenju. Da bi na izlazu kola vezali N istih takvih kola potrebno je da izlazni tranzistor T3 može da primi struju NIIL.

3.4.2. Šotki TTL kolo (familija 74S) Standardno TTL kolo, zbog sporog kočenja zasićenih tranzistora, ima relativno dugo vreme propagacije signala. U cilju sprečavanja rada tranzistora u zasićenju mogu se upotrebiti Šotki tranzistori, tj. bipolarni tranzistori čiji je kolektorski spoj premošćen Šotki diodom kao što je i prikazano na sl.3.13.


42

Slika 3.13. (a) poprečni presek Šotki tranzistora, (b) Električni simbol Šotki tranzistora

Na slici 3.14 data je električna šema dvo-ulazno NI kola u 74S familiji

Slika 3.14. 74S NI kolo sa dva ulaza

Može se uočiti da je u izlaznom stepenu dioda D1 ovde zamenjena tranzistorom T4 čime je povećan strujni kapacitet kada je na izlazu logička jedinica. Time je smanjeno vreme uspostavljanja tpLH. Takođe uveden je i tranzistor T6 koji ima zadatak da ukine segment između prelomnih tačaka 1 i 2 na karakteristici prenosa sa slike 3.12. T6 zapravo onemogućava da T2 provede pre T3. To znači da je VIL povećano i da iznosi 1.3V. Izmenjen je i napon VOL i iznosi 0.3V,jer T3 više neradi u dubokom zasićenju. Zbog uvođenja Šotki tranzistora vreme kašnjenja je svedeno na 3ns. Zbog smanjenja vrednosti otpornika disipacija kola je povećana i iznosi oko 20 mW.Ipak zbog smanjenog vremena kašnjenja proizvod snage i kašnjenja kola je smanjen i iznosi 60pJ.

3.4.3. Šotki TTL kola sa smanjenom potrošnjom (familija 74LS) TTL 74LS familija uvedena je sa ciljem da se smanji potrošnja standardnih TTL kola uz zadržavanje približno istih dinamičkih osobina. Smanjenje potrošnje izvedeno je korišćenjem većih otpornosti, a da nebi došlo do usporenja rada kola upotrebljeni su Šotki tranzistori. Tako je realizovano kolo sa disipacijom od svega 2mW i kašnjenjem od 10 ns. Može se uočiti da je prozvod snage i kašnjenja 5 puta manji nego kod standardnog TTL kola.


43

Na slici 3.22 data je šema dvo-ulaznog NI kola u 74LS familiji. Osnovne razlike su u konstrukciji ulaznog stepena koji je umesto sa multiemiterskim tranzistorom, sada realizovan sa Šotki diodama.Takođe vrednosti otpornosti su oko 5 puta veće nego kod standarnog TTL kola. U izlaznom stepenu ubačene su diode D3 i D4 koje dodatno ubrzavaju rad.

Slika 3.15. TTL 74LS NI kola sa 2 ulaza

Prenosna karakteristika kola prikazana je na slici 3.16. Karakteristični naponi su:

VVVV DSBETIL 9.02 =−= (3.19)

VVVV BETCCOH 3.4=−= (3.20)

VVVV DSBEIH 1.12 =−= (3.21)

VVV CESOL 3.0== (3.22)

Slika 3.16. Prenosna karakteristika 74LS NI kola sa 2 ulaza

TTL LS kola se odlikuju povećanim izlaznim faktorom grananja, koji iznosi oko 20.


44

3.4.4. 74AS familija Kola 74AS familije predstavljaju usavršenu verziju Šotki TTL kola. Na slici 3.17 prikazano je tipično NI kolo sa 2 ulaza iz 74AS familije. Osnovna razlika je u tome što je multiemitorski tranzistor na ulazu zamenjen Šotki diodama. Takođe je dodata i dioda D3 radi ubrzanja prelaza sa logičke jedinice na logičku nulu na izlazu. Smanjene su i dimenzije tranzistora, čime su ubrzani i prelazni procesi.Ukupni rezultat ovih promena je skraćenje vremena propagacije na svega 1,5ns uz istu disipaciju od 20mW kao kod 74S familije. Ovo su danas najbrža TTL kola. Proizvod snage i kašnjenja iznosi 30pJ.

Slika 3.17. 74AS NI kolo sa 2 ulaza

3.4.5. 74ALS familija Kola 74ALS familije razvijena su istovremeno kad i kolo 74 AS familije. ona zapravo predstavljaju poboljšanju verziju familije 74LS. Na slici 3.18 prikazano je dvo-ulazno 74ALS NI kolo. Osnovnu razliku predstavlja realizacija ulaznog stepena, gde su diode zamenjene pnp tranzistorima T1 i T2 koji smanjuju ulaznu struju na polovinu i tako povećavaju izlazni faktor granjanja na 40. Tranzistor T3 povećava strujnu pobudu izlaznog stepena i time ubrzava rad kola. Šotki diode D1 i D2 služe za brzo kočenje tranzistora T4 kada ulaz prelazi sa logičke jedinice na logičku nulu. Rezultat ovih izmena je vreme propagacije od 4ns i disipacija kola od 1 mW.


45

Slika 3.18: 74 ALS NI kolo sa 2 ulaza

3.4.6. Uporedne karakteristike TTL familija logičkih kola U tabelama 3.3 i 3.4 date su uporedne statičke i dinamičke karakteristike realizacije dvo-ulaznog NI kola u svim TTL familijama. Tabela 3.3.

Tabela 3.4


46

3.5. ECL kola ECL (emitter-coupled logic)predstavlja familiju digitalnih integrisanih kola koja se zasniva na kolu sa uparenim zajedničkim emitorima. Šema tog kola prikazana ne na slici 3.19.

Slika 3.19. Strujni prekicač (kolo sa uparenim emitorima)

ECL familija odlikuje se veoma velikom radnom brzinom, tako da se njihova radna ulestanost približava 1 GHz-Velika brzina rada posledica je toga što tranzistori prikazanog kola nemogu da rade u režimu zasićenja.Princip rada kola sa slike 3.19 je sledeći. Za ulazni napon Vu=1V,T2 će voditi dok će T1 biti isključen. Stoga važi:

VVV CCi 51 == (3.23)

VRIVV CCCCi 3222 =−= (3.24) Za ulazni napon Vu=1V situacija će biti obratna, tj. T1 će voditi dok će T2 biti isključen. Tako će izlazni naponi biti:

VRIVV CCCCi 3221 =−= (3.25)

VVV CCi 52 == (3.26)

Struja strujnog izvora IEE teći će kroz T1 ili kroz T2 u zavisnosti od toga da li je napon na ulazu Vu veći ili manji od VR.Vrednosti karakterističnih napona su:

mVVV RIL 100−= (3.27)

mVVV RIH 100+= (3.28)

CCOH VV = (3.29)

)( EERE

CCCOL VV

RR

VV −−= (3.30)

Možemo uočiti da je širina prelazne oblasti samo 200 mV .


47

3.5.1. ECL 10K familija Na slici 3.20 prikazano je ILI/NILI kolo ECL 10K familije. Tranzistori T1,T2 i T3 ovog kola formiraju strujni prekidač.T2 predstavlja referentni tranzistor, a napon na njegovoj bazi VR doveden je preko tranzistora T4. T1 i T3 su ulazni tranzistori koji dele zajednički kolektorski otpornik. Izlazi strujnog prekidača ostvareni su preko tranzistora T5 i T6, koji služe kao pomerači nivoa a ujedno i izlazni drajveri niske impedanse. Sa slike uočavamo dva VCC izvora napajanja.Usled parazitnih kapacitinosti dolazi do naglih stepenih promena struje izlaznih tranzistora, dok je struja strujnog prekidača uglavnom konstantna.Da bi se izbegle promene napona u kolu pribegava se korišćenju dva odvojena izvora za napajanje VCC koja su obično na nultom potencijalu. Na slici 3.21 data je prenosna karakteristika kola.

Slika 3.20. ECL 10K ILI/NILI kolo sa 2 ulaza

Slika 3.21. Prenosna karakteristika ECL 10K kola

Karakteristični naponi imaju sledeće vrednosti:

VVR 32.1−= (3.31)

VVIRVV BEBCCCOH 9.051 −=−−= (3.32)

VVIRVV BECCCCOL 75.111 −=−−= (3.33)


48

VmVVV RIL 44.1120 −=−= (3.34)

VmVVV RIH 2.1120 −=+= (3.35)

Izlazni faktor grananja, za niže radne učestanosti jednak je faktoru βf dok je na višim učestanostima ograničen opteretnim kapacitetima na oko 10. Vreme propagacije kola je, usled činjenica da u normalnim uslovima rada tranzistori ne ulaze u zasićenje, kao i da je promena logičkog nivoa mala, vrlo kratko i iznosi oko 2ns. U tabeli 3.5 date su onovne električne karakteristike ECL 10K familije.

Tabela 3.5

3.5.2. ECL 100K familija Kod prethodno opisane 10K familije referentni napon VR podešen je tako da bude tačno na sredini između napona VOH i VOL kako bi margine šuma za logičku jedinicu i logičku nulu bile jednake.Takođe, uvođenjem dioda D1 i D2 urađena je temperaturna kompenzacija napona, kako bi VR ostao centriran.Ipak VR, VOH i VOL se menjaju sa promenom temperature, a VR i VOLnisu imuni ni na promene napona napajanja VEE. Ova pomeranja naponskih nivoa mogu biti problematična u velikim digitalnim sistemima sa mnogo malih jedinica koje imaju svaka zasebno svoje izvore napajanja i različitu temperaturu okoline. Upravo zbog toga razvijena je familija 100K. Na slici 3.22 (a) data je šema dvo-ulaznog ILI/NILI ECL 100K kola.Uočavamo da je kao strujni izvor upotrebljen tranzistor T4. Takođe, između komplementarnih izlaza vezani su otpornik R4 i diode D1 i D2.Referentni naponi Vrs i Vcs su nepromenjivi i nezavisni od promene temperature, a napon napajanja VEE smanjen je na – 4.5 V kako bi se smanjila disipacija kola. Šema za generisanje referentnih napona prikazana je na slici 3.22 (b). Tranzistor T7 ima ulogu šanta i na taj način odražava konstatno kolektorsku struju tranzistora T3, bez obzira na promene VEE. Tako ako IC3 ima tenddenciju rasta zbog smanjenja napona VEE, javiće se veći pad napona na R4 koji će usloviti da T7 jače vodi i da preuzme višak struje tranzistora T3.Dakle, promene napona napajanja neće im ati nikakvog uticaja na struje IC1,IC2, IC3 što opet znači da nema promena referentnih napona. Temperaturna nezavisnost referentnih napona ostvarena je međusobnim poništavanjem pozitivnih i negativnih temperaturnih koeficijenata napona u kolu koji direktno utiču na vrenost referentnih napona. U kolu sa slike 3.22 (a) uvedeni su otpornik R4 i diode D1 i D2 kao kompenzacija za temperaturne promene struje strujnog izvora T4.Tako izlazni nivoi VOH i VOL ostaju nepromenjivi i nezavisni od temperature. Na slici 3.23 date su prenosne karakteristike kola familije 10K i 100K sa kojih se uočava očita prednost familije 100K.


49

Slika 3.22. Šema ECL 100K ILI/NILI kola sa 2 ulaza, (a) Strujni prekidač, (b) Kolo za napajanje

Slika 3.23. Poređenje prenosnih karakteristika ECL 10K i 100K familija


50

Pored mnogo bolje prenosne karakteristike ECL 100K familija odlikuje se i poboljšanim dizajnom tranzistora. Iskorišćena su na dobar način tehnološka dostignuća, kao što su izolacija oksidom, ograđene oblasti baze i emiter minimalnih dimenzija i vrlo male parazitne kapacitivnosti. Tlocrt i poporečni presek tranzistora ECL 10K i ECL 100K familije prikazani su na slici 3.24.Dimenzije su date u mikronima. Ova dostignuća rezulturu kašnjenjima od 0.75ns uz disipaciju od 40mW što daje PDP od 30pJ.

Slika 3.24. Tlocrt i poprečni presek tranzistora koji se koriste u (a) 10K i

(b) 100K ECL tehnologiji

3.6. Injektovana integrisana logika (I2 L) Do sada opisana bipolarna kola nemogu se primeniti u LSI kolima zbog velike površine koju zauzimaju i zbog velike disipacije snage, što je još veće ograničenje. Kao odgovor na LSI MOS kola pojavila su se injektovana integrisana bipolarna kola. Jednostavno I2L logičko kolo prikazano je na slici 3.25. Ono se sastoji od 3 multikolektorska npn invertora, čiji su kolektori međusobno spojeni tako da formiraju ožičeno I kolo. Na ulazu svakog invertora nalazi se strujni izvor koji daje tkz. injektorsku struju.Ako npr. na ulazu A imamo logičku jedinicu, struja I01 utiče u bazu tranzistora T1 i on ide u zasićenje, tako da na svim kolektorskim izlazima imamo nizak nivo.

Slika 3.25. Jednostavno I2 L kolo


51

3.6.1. Standardna I2L kola Na slici 3.26 data su tri načina crtanja osnovnog I2L kola, kao njegov poprečni presek. Ovde je korišćen princip superpozicije kako bi se ostvarila ušteda u površini čipa. Očito je da su npn i pnp tranzistor spojeni, tj. formirani su korišćenjem zajedničkih difundovanih oblasti. Proces izrade I2L kola počinju od jako dopiranog n+ supstrata na kojim se vrši epitaksija n tipa. Zatim se oblast p i n+ rade na klasičan način. Supstrat n+ tipa, koji je vezan na masu, predstavlja emiter npn tranzistora i bazu pnp tranzistora.Očito imamo vertikalni npn i lateralni pnp tranzistor.Na površini se nalaze n+ oblasti koje definišu kolektore npn tranzistora, slično kao kod prethodno razmatranog multiemiterskog tranzistora. Pošto je ovde emiter vezan na masu i nalazi se na donjoj strani čipa učinjena je još jedna ušteda radne površine, što omogućuje veliku gustinu pakovanja. Karakteristični naponi I2L kola imaju sledeće vrednosti:

VVV BESOH 8.0== (3.36)

VVV CESOL 1.0== (3.37)

VVV BEIH 7.01 == (3.38)

napon između baze i emitera kada je tranzistor na ivici provođenja VVV BEIL 6.02 == (3.39)

napon između baze i emitera kada je tranzistor na ivici zasićenja

(a) (b)

(c) (d)

Slika 3.26. I2L digatalno kolo, (a) Šema kola, (b) Ekvavilentno kolo, (c) Logički simbol,

(d) Poprečni presek


52

Ispravan rad sa ovako malom razlikom logičkih nivoa (LS=0.7V) i malim marganama šuma (NMH = 0.1V i NML = 0.5V), moguć je ako se ceo digitalni sistem nalazi na istom čipu. Zbog malog faktora pojačanja βup, koji je definisan protokom nosilaca od dna ka vrhu pločice, izlazni faktor grananja ( fan – out) I2L kola je relativno mali, tj. max 5. Ali usled činjenice da se tranzistori rade sa 2 do 5 kolektora, mali fan-out ne predstavlja ozbiljno ograničenje. Kod I2L kola disipacija snage svodi se na proizvod injektorske struje i napona napajanja VDC, koji se kreće u opsegu od 0,7 do 1V. Prednost kola je što se injektorska struja može menjati variranjem napona napajanja ili serijske otpornosti. Tako povećanje struje I0 povećava bruinu rada ali i disipaciju snage. I2L kolo našla su primenu u LSI kolima zbog :

1. Jednostavne konfiguracije kola 2. Superpozicije npn i pnp tranzistora 3. Više kolektora ka gornjoj površini čipa

Radi daljeg povećanja gustine pakovanja, uvedene su zajedničke linije prikazane na slici 3.27. Tako vertikalne metalne linije vezuju željene kolektorske oblasti, dok horizontalne linije (drugi metal ili polisilicijum) vezuju potrebne bazne oblasti.

Slika 3.27. Tlocrt I2L matrice gejtova

Uporedne karakteristike I2L i TTL (LS) tehnologije date su u tabeli 3.6 Tabela 3.6

3.6.2. Supstratno napajanja I2L kola (SFL) Brzina rada standardnog I2L kola nije zadovoljavajuća . U želji za povećanjem brzine rada kola uz zadržavanje velike gustine pakovanja pojavilo se nekoliko varijacija ovog kola. Jedna od tih realizacija je i SFL ćelija, čiji je poprečni presek dat na slici 3.28, a električna šema na slici 3.29.


53

Slika 3.28. Poprečni presek SFL ćelije

Slika 3.29. Šema SFL kola

Ovde uočavamo veći broj ulaza koji se formiraju kao ispravljački Šotkijevi kontakti metal-poluprovodnika p tipa. Prednosti SFL ćelije u odnosu na standardnu I2L ćelije su sledeće:

1. Lateralni pnp zamenjen je vertikalnim pnp tranzistorom koji ima bolja svojstva. 2. Injektor je odvojen od baze npn tranzistora što omogućava optimizaciju npn i pnp

tranzistora. 3. Pošti se injektor nalazi ispod npn tranzistora svi kolektori su podjednako udaljeni od

njega pa su im isti faktori pojačanja. 4. Površina ćelije je manja jer je odve injektor podloga celog sklopa. 5. SFL ćelija ima veći broj ulaza što omogućava realizaciju većeg broja funkcija sa

manjim brojem ćelija. 6. Veća je brzina rada kola zbog smanjenja parazitnih kapaciteta 7. Topološko projektovanje je jednostavnije.Problemi SFL ćelija su teškoće u realizaciji

Šotki dioda na ulazu,kao i povećani defekti usled potrebe za dve uzastopne epitaksije.

3.6.3. Šotkijeva I2L ćelije Presek Šotkijeve I2L ćelije prikazan je na slici 3.30, a šema na slici 3.31. Šotki diode ovde se koriste kako bi smanjile promene napona.Na taj način smanjeno je vreme kašnjenja kola, jer manje promene napona rezultuju bržim punjenjem i pražnjenjem parazitnih kapaciteta na ulazima i izlazima kola. Šotki diode formiraju se na spojevima lako dipiranog n sloja i metalne barijere (od platine ili paladijuma).

Slika 3.30. Poprečni presek Šotkijeve I2L ćelije


54

Slika 3.31. Šema Šotkijevog I2L kola

Prenosna karakteristika Šotki I2 L kola data je na slici 3.32.

3.32. Prenosne karakteristike standardnog i Šotkijevog I2L kola

3.6.4. I2L ćelija sa samopodešavajućim dvostruko difundovanim injektorom (S2L). Presek ove ćelije dat je na slici 3.33, a tlocrt na slici 3.34. Njene osnovne karakteristike su:

1. jako provodan emiter npn tranzistora koji povećava brzinu rada 2. postupak omogućava sabmikronske veličine baze pnp tranzistora što rezultira većim

alfa 3. pošto se injektor dobija difuzijom bora a baza npn tranzistora epi rastom lakše se

optimiziraju električne karakteristike npn i pnp tranzistora nego kod standardne ćelije 4. svi kolektori dobijaju istu struju od injektora jer injektor okružuje sve kolektore

Tipično vreme kašnjenja ove ćelije je 100ns, dok je tipično PDP u opsegu od 0,06 do 0.1pJ.

Slika 3.33. Prosečni presek S2L ćelije


55

Slika 3.34. Tlocrt S2L ćelija

3.6.5. I2L ćelija sa ubrzavajućim poljem u bazi Presek ćelije prikazan je na slici 3.35, a njena električna šema na slici 3.36.

Slika 3.35. Poprečni presek I2L ćelije sa ubrzavajićim poljem u bazi

Slika 3.36. Šema I2L kola sa ubrzavajućim poljem u bazi

Osnovne karakteristike ćelije su:

1. Šotkijevi kontakti se izvode relativno lako na slabo provodnom sloju n tipa 2. Šotki dioda D4 povećava brzinu rada npn tranzistora 3. Baza npn tranzistora ima najpovoljniji tehnološki profil od svih do sada opisanih ćelija

Minimalno vreme kašnjenja ove ćelije 2,5ns, a PDP faktora 0.2pJ.

3.7. Integrisana Šotkijeva logika (ISL) Električna šema osnovnog ISL kola data je na sl.3.37.Ovde npn tranzistor radi u normalnom aktivnom režimu.Veći broj izlaza ostvaren je korišćenjem Šotki dioda. Takođe, duboko zasićenje npn tranzistora izbegnuto je korišćenjem spregnutog pnp tranzistora koji radi u aktivnom režimu.Ovaj tranzistor relizovan je spregom dva pnp tranzistora, jednog lateralnog i jednog vertikalnog.


56

Poprečni preseci ovog kola realizovanog u dve različite tehnike prikazani su na slici 3.38. Pod (a) je klasična realizacija sa izolacijom realizovanom pn spojevima, dok je pod (b) korišćena znatno bolja tehnika izolacije oksidom.

Slika 3.37. Osnovno ISL kolo

U kolu sa slike pod (a)dodatni p implant, koji delimično pokriva izolacionu p+oblast, smanjuje širinu baze lateralnog pnp tranzistora i na taj način smanjuje naelektrisanje baze spregnutog tranzistora. Pošto je emitorski kontakt na vrhu pločice, struja izvora ne može se direktno vezati za npn tranzistor.Za to je potreban otpornik, koji najbolje realizuje jonskom implantancijom. Takođe, pošto se masa mora izvesti metalnom vezom (kod I2L mogla je i kroz n+substrat),gustina pakovanja je nešto manja nego kod I2L, ali je prosečno vreme kašnjenja ISL kola bolje za faktor 5.Sa injektorskom strujom od 200 A,minimalno vreme kašnjenja kola pod (a)je 2.7 ns a PDP faktor 0.5pJ.Kolo prikazano na slici 3.38 (b) odlikuje se znatno smanjenim dimenzijama.Takođe, korišćenjem izolacije oksidom, smanjene su parazitne kapacitivnosti prema substratu. Kod ovog kola, sa injektorskom strujom od 65 A, kašnjenje je 2.3ns a PDP 0.1pJ.

(a)

(b) Slika 3.38. Poprečni presek ISL kola, (a) izolovanog spojem, (b) izolovanog oksidom


57

4. REGENERATIVNA LOGIČKA KOLA Pored do sada opisanih kombinacionih logičkih kola, postoji i druga klasa, tkz.sekvencijalna logička kola. Kod ovih kola izlaz ne zavisi samo od trenutnih ulaza već i od prethodnog izlaza. Njihova karakteristika je da je jedan ili više izlaznih čvorova vezan na ulaz.Na taj način ostvarena je pozitivna, tj.regenerativna povratna sprega. Najjednostavnija sekvencijalna kola su bistabilna kola, a njihov najprostiji primer u digitalnim integrisanim kolima su:

1. Lečevi 2. Flip-flopovi

Ova kola mogu sadržati neke od sledećih elemenata:

1. Bipolarne tranzistore 2. NMOS tranzistore 3. CMOS tranzistore

Sledeća bitna familija regenerativnih kola koja generišu napone u funkciji vremena su multivibratori.Oni sadže:

1. Bistabilna kola 2. Monostabilna kola 3. Astabilna ili oscilatorna kola

4.1. Osnovno bistabilno kolo Na slici 4.1(a) prikazana su dva logička invertora vezana u kaskadu kao i njihova prenosna karakteristika.Ovde su Vi2 i Vu1 u fazi, tako da njihovim vezivanjem prenosna karakteristika ostaje ista.Na slici 4.1(b) upravo je data šema sa dodatnom vezanim Vi2 i Vu1, i identična prenosna karakteristika. Treba primetiti da ovo kolo ima tri moguće radne tačke,od kojih su SiB stabilne, a C nestabilne tačke. Nizak naponski nivo u tački A rezultuje visokim nivoom Vi1 na visok ivo. U ova dva slučaja uvek samo jedan invertor vodi dok je drugi isključen, a naponsko pojačanje je manje od 1. U tački C oba invertora vode, i pojačanje je veće od 1. Tačka C je nestabilna jer male promene napona Vu (može i šum) usled pojačanja većeg od 1, dovode do promene naponskog nivoa na izlazu, tk. dovode kolo u jedno od dva stabilna stanja. Da bi promenili stanje bistabilnog kola neophodno je pojačanje veće od 1. To se može ostvariti dovođenjem okidnog napona na ulazu(okidni impuls), koji će uz pomoć povratne sprege biti regenerisan, i na taj način izvršiti promenu stanja na izlazu. Širina okidnog impulsa treba da bude nešo veća od ukupnog vremena propagacije bistabilnog kola, što je u stvari dvostruko vreme kašnjenja logičkih invertora.

Regenerativna logička kola

58

(a) (b)

Slika 4.1. (a) Serijska veza i prenosna karakteristika 2 invertora,

(b)Bistabilno kolo i njegova prenosna karakteristika

4.2. SR leč Najjednostavnije bistabilno kolo je leč. Ovo kolo pamti okidni impuls, tako da je leč može koristiti kao memorijsko kolo.

4.2.1. SR leč sa NILI kolima Na slici 4.2 (a) data je logička šema SR leča realizovanog pomoću NILI logičkih kola. Po jedan ulaz ovih kola koristi se za realizaciju ukrštene povratne sprege, a drugi ulazi se koriste za dovođenje pobudnih signala za promenu stanja. Logički simbol leča prikazan je na sl.4.2 (b). Dva izlaza Q i Q su komplementarna, a po definiciji leč je setovan za 1=Q odnosno resetovan za 0=Q . Dovođenjem kombinacije S=1, R=0 na ulazu kola, izlazi se postavljanju u novo stanje 1=Q ,

0=Q . Dakle SR leč je setovan. Dovođenjem kombinacije S=0, R=1, izlazi se postavljaju u drugo stanje 0=Q , 1=Q ,,odnosno SR leč se resetuje.Pošto se postavljanje željenog stanja vrši dovođenjem logičke jedinice na odgovarajući ulaz, kaže se da se ulazi aktiviraju visokim nivoom ili da je na ulazu aktivni nivo visok. Tako kada se na ulazu nalazi kombinacija S=0, R=0, na izlazu se ne dešava nikakva promena, tj. ulazi su neaktivni. Uslučaju S=1, R=1, oba izlaza će se nalaziti u stanju logičke nule i neće biti komplementarni. Ako se tada i S i R postave na nulu, stanje na izlazu ne može se predvideti jer zavisi koji će se ulazni signal prvi promeniti. Zato se S=R=1 naziva zabranjeno stanje. Opisani način rada SR NILI leč prikazan


59

je i u tabeli 4.2(c), koja se može nazati funkcionalnom tabelom. Ovde nQ označava trenutno stanje a 1+nQ naredno stanje izlaza.

(a) (b) (c)

Slika 4.2. (a)Leč realizovan NILI kolima, (b) Logički simbol, (c) Funkcionalna tablica.

4.2.2. SR leč sa NI kolima SR leč može se realizovati i pomoću NI logičkih kola, što je i prikazano na sl.4.3(a). Razlika kod ovog kola u odnosu na realizaciju sa NILI kolima je to što su na ulazu aktivni niski nivoi, tj do promene stanja doći će kada je jedan od ulaza na logičkoj nuli. Ovo je označeno kružićima na S i R ulazima prikazanim na logičkom simbolu SR NI leča na slici pod (b). Na sl.4.3 (c) data je funkcionalna tabela.

(a) (b) (c)

Slika 4.3. (a) Leč realizovan NI kolima, (b) Logički simbol, (c) Funkcionalna tablica

4.3. JK flip-flop Povezivanjem dve povratne sprege može se prevazići nedefinisanost izlaza u slučaju da su oba ulaza (S i R) aktivirani u isto vreme. Tako realizovana komponenta naziva se JK flip-flop. Na slici 4.4 (a) prikazana je verzija ovog kola.Vrlo bitan dodatak u odnosu na prethodno razmatrana bistabilna kola (lečeve) je ulazni takt signal CLK. Takt ima zadatak da sinhronizuje promene izlaza. Tako se i ulazi J i K nazivaju sinhronizovanim ulazima, pri čemu je J taktovani set signal a K taktovani reset. Sa logičkog simbola na slici 4.4 (b) može se uočiti da su sva tri ulaza aktivna na visokom nivou. Problem ove realizacije je što trajanje CLK impulsa mora biti manje od vremena propagacije flip-flopa. Funkcionalna tabela JK flip-flopa data je na slici 4.4 (c).


60

(a) (b)

(c)

Slika 4.4. JK FF, (a) Logička šema, (b)Logički simbol, (c)Funkcionalna tablica

4.3.1. JK Master-Slave flip-flop JK Master-Slave flip-flop predstavlja kaskadnu vezu dva JK FF-a. Prvi se naziva "master"(gospodar),a drugi "slave"(sluga).Kao što se vidi sa slike 4.5 (a)prvi FF aktivira se sa CLK a drugi sa CLK .Princip rada JK MS FF-a može se opisati korišćenjem vremenskog dijagrama signala takta sa slike 4.5(b).Kako CLK raste, CLK opada, tako da je posle vremena t1 CLK pao dovoljno da onemogući ulaze NI kola slave-a.Ovo izoluje slave od master-a tako da stanje slave-a ostaje zamrznuto. U trenutku t2 CLK je porastao dovoljno da omogući ulazi NI kola master-a. Tako, u zavisnosti od stanja J i K povratnih sprega, stanje definisano J i K ulazima biće upisano u master kolo.Pri silaznoj ivici impulsa CLK u trenutku t3 pada dovoljno da onemogući ulaze NI kola master.a i na taj način zamrzava njegovo stanje. Konačno u trenutku t4 omogućeni su ulazi u NI kola slave-a, tako se stanje iz master kola prebacuje u slave. Izlazi Q i Q ostavreni su sa izlaza FF-a.U ovom slučaju ne postoji ograničenje za maksimalno trajanje CLK impulsa, ali postoji ograničenje minimalnog trajanja, koje mora biti veće od vremena propagacije master FF-a.


61

(a)

(b) (c)

Slika 4.5. JK MS FF, (a)Logička šema, (b)Signal takta,(c)Logički simbol Logički simbol JK MS FF-a prikazan je na slici 4.5(c) i kao što je i ilistrovano na slici uobičajeno je za FF da ima više od jednog J i K ulaza. Mali kružić na ulazu CLK signala označava da se stanje na izlazima menja sinhrono silaznoj ivici takta. Takođe ovde su prikazani i asinhroni signali set-a SD i reset-a RD. Problem u radu JK MS FF-a je što pojava gliča na ulazima može biti shavećena kao stvarna logička nula ili jedinica i biti upisana u master FF a onda i dalje preneta na izlaze. Moguće rešenje ovog problema su JK FF-ovi sa ivičnim okidanjem.

4.3.2. JK flip-flop sa ivičnim okidanjem Logički dijagram ovog FF-a prikazan je na slici 4.6 (a) .Sa CLK na visokom nivou,ulazi u NI kola kontrolisani su J i K povratnim spregama na isti način kao kod MS FF-a. Međutim ulazi u NI SR leč su onemogućeni sve dok CLK ne počne da pada. Kada CLK pada ulazna NI kola se koče, ali uz uslov da vreme tranzicije CLK signala nije veliko, kratak negativni puls pojaviće se, u zavisnosti od JK logike na ulazu, na nekom od ulaza SR leča. Vreme postavljanja leča je obično manje od 20ns, a kolo zanemaruje sve gličeve manje od tog vremena. Neke realizacije ovog JK FF-a zahtevaju stabilnost stanja na ulaznim linijama J i K neko vreme nakon taktovanja koje se naziva vreme držanja. Logički simbol JK FF-a sa ivičnim okidanjem prikazane je na slici 4.6.(b). Dodatak je mali znak > koji upravo označava ivično okidanje.


62

(a) (b)

(c)

Slika 4.6. JK FF sa negativnim ivičnim okidanjem, (a)Logička šema, (b)Logički simbol, (c)Funkcionalna tablica.

4.4. D flip-flop Vrlo koristan FF, široko korišćen u digitalnim kolima i sistemima, za trenutno skladištenje podataka D FF. Jedan tip D FF-a prikazana je na sl.4.7(a). Invertor na ulazu obezbeđuje kompletnost ulaza za setovanje i resetovanje. Funkcionalna tabela, data na sl.4.7 (c) je vrlo jednostavna. Može se uočiti da uz taktovanje izlazni signal Q jednostano prati promene ulaza D. Postoje dva tipa D FF.ova. Prvi je D FF sa ivičnim okidanjem prikazan na sl.4.7 (a). Podatak se prenosi sa ulaza do NI leča samo na ulaznu ivicu CLK impulsa. Drugi tip D FF-a transporentni FF čiji je logički dijagram sličan onom sa slike 4.4 (a), s tim što su izbačene povratne sprege i što je J ulaz,a sada D, preko invertora doveden na K ulaz.Promena stanja je omogućena dok je CLK signal na visokom nivou a stanje se zamrazva u toku niskog CLK-a.

Dn Qn+1 0 0 1 1

(a) (b) (c)

Slika 4.7. D FF, (a)Logička šema, (b)Logički simbol, (c)Funkcioalna tablica


63

4.5. TTL kola Većina TTL FF-ova realizovana je preko NI kola. Jednostavan primer SR FF-a dat je na sl.4.8. To je ustvari osnovni SR leč sa dodatkom CLK ulaza za sihronizaciju. Nešto komplikovanije kolo je D FF sa pozitivnim ivičnim okidanjem prikazano na slici 4.9.U osnovi izlaznog leča TTL (LS) NI logička kola.Ulazna NI kola su nešto komplikovanija ali su to troulazna TTL (LS) kompatibilna kola. D ulaz se vodi samo na jedno, CLK i SD na dva, a RD logička ulaza. U TTL FF-ovima direktni asinhroni ulazi za setovanje i resetovanje su aktivni na niskom nivou. Sinhronizacija može biti realizovana bilo pozitivnom, bilo negativnom ivicom takta.

(a) (b)

(c)

Slika 4.8: (a)Električna šema, (b)Logički simbol, (c) Tlocrt


64

(a) (b)

(c)

Slika 4.9. TTL(LS) D(FF), (a) Logička šema, (b) Logički simbol, (c)Šema kola


65

4.6. ECL kola Osnovno ECL logičko kolo je ILI/NILI kolo da se u ovoj tehnici najčešće koristi NILI tip SR leča, koji je dat na slici 4.10.Kako se ECL kola koriste samo za vrlo brza kola, tako su i ECL FF-ovi dosta složeniji od jednostavnog SR leča.

(a) (b)

(c)

Slika 4.10. SR leč (a)Logička šema, (b)Logički simbol, (c)ECL kolo Primer složenijeg kola je D FF sa pozitivnim ivičnim okidanjem sa slike 4.11.Može se zapaziti da je I funkcija (CLK signala i ulaza D) na ulazima ulaznog i izlaznog leča realizovana serijskim vezivanjem. To znači da je izvor emitorske struje za ECL NILI kolo, još jedno novo kolo sa uparenim emitorima. Struja u tim parovima tranzistora je kontrolisana linijama signala takta, čiji je napon pomeren na dole kako bi bio kompatibilan sa naponima VRM i VRS. CLK na niskom nivou (oko-1.7V), upravljačka struja, će teći kroz referentne tranzistore TRMi TRS, pa će izlazi master leča MQ i MQ pratiti promene na ulazu D. Međutim, ulazni tranzistori slave leča su zakočeni jer upravljačka struja teče kroz referentni tranzistor TRS. Kada CLK ode na viši nivo (oko –0.9V) ulazni tranzistori slave leča postaju aktivni i izlazi ovog leča preuzimaju stanje iz master leča. U isto vreme master leč se izoluje od ulaza D. Napajanjem je napon VRS napravljen nešto pozitivnijim od napona VRM kako bi kada CLK ode gore, okidanjem slave leča bilo nešto kasnije u odnosu na okidanje master leča. To obezbeđuje izolaciju ulaza D od master leča pre nego što provedu ulazni tranzistori slave leča. Može se takođe uočiti da se asihroni signali za set i reset vode direktno (mimo signala takta) na ulaze i master i slave leča.


66

(a)

(b)

(c)

Slika 4.11. ECL D FF sa pozitivnim ivičnim okidanjem, (a)Logička šema, (b)Logički simbol,

(c) Električna šema


67

(a) (b)

Slika 4.12. ECL JK FF sa pozitivnim ivičnim okidanjem, (a)Logička šema, (b)Logički simbol Na sl.4.12 dato je kolo ECL JK FF-a. Korišćenjem kola ECL 100K familije radne učestanosti iznose i više od 600MHz.

4.7. I2L kola Jednostavan SR leč urađen na osnovu I2L kola prikazan je na slici 4.13.Po dva kolektora su potrebna za svaki logički izlaz. Dodatni ulazni inventori, za Si R, obezbeđuju aktivne visoke nivoe za kontrolu stanja leča. U datatku slike pod (b) nalazi se pojednostavljena šema kola sa simbolom koji predstavlja spoj pnp strujnog izvora i npn inventora.

(a) (b)

Slika 4.13. SR leč,(a)Logička šema, (b) Šema kola Na slici 4.14 prikazan je D FF sa begativnim ivičnim okidanjem. Tranzicija iz logičke šeme u električnu šemu je pojednostavljena korišćenjem prethodno uvedenog simbola i to je uobičajeni metod pri projektovanju sa I2L matricama gejtova.


68

(a) (b)

(c)

Slika 4.14. I2L D FF, (a)Logička šema, (b)Logički simbol, (c)Električna šema

4.8. NMOS kola Šema jednostavnog SR leča urađenog pomoću NMOS tranzistora sa ugrađenim kanalom u NILI konfiguraciji data je na slici 4.15.Kao što se može videti sa šeme M1,M2 i M3 čine jedno a M4,M5 i M6 drugo NILI kolo.

(a) (b)

(c) (d)

Slika 4.15. SR leč, (a)Logička šema, (b)Logički simbol, (c) NMOS kolo, (d) CMOS kolo Nešto komplikovanije NMOS bistabilno kolo na bazi NMOS tranzistora sa ugrađenim kanalom dato je na slici 4.16. To je JK MS FF koji menja stanje sa opadajućom ivicom takta.


69

U master leču tranzistori sa ugrađenim kanalom postavljeni su tako da realizuju I funkciju za ulaze J i povratna sprega ka J, kao i za ulaze K i povratna sprega ka K.Izlazi master leča označeni su sa MQ i MQ .

(a) (b)

(c)

Slika 4.16. NMOS JK MS FF, (a) Logička šema, (b) Logički simbol, (c) Električna šema

Na slici 4.17 prikazano je jedno dinamičko NMOS bistabilno kolo. Funkcionisanje kola slično je radu D FF-a. Sa CLK na visokom nivou , M5 vodi i stanje sa ulaza D se prenosi do M1.Posle dva baferska invertora Q će biti istovetno sa D. Ovde se radi o transparentnom leču jer Q prati promene ulaza D samo dok je CLK na visokom nivou. Kada CLK padne, M5 se isključuje. Opterećenje na M1 mora se obnavljati periodičnim taktom na M5. CLK se može zamrznuti, ali samo na visokom nivou.


70

Slika 4.17. Jednostavan NMOS D FF za LSI primenu

4.9. CMOS kola Jednostavan SR leč realizovan CMOS NILI kolima prikazan je na slici 4.16(d), a CMOS D FF sa pozitivnim ivičnim okidanjem na slici 4.18. električna šema tog kola jednostavno je izvedena iz logičkog dijagrama.

(a) (b)

(c)

Slika 4.18. CMOS D FF sa pozitivnim ivičnim okidanjem, (a)Logička šema, (b) Logički simbol, (c) Šema kola


71

Ukrštene povratne sprege ulaznih i izlaznih lečeva realizovane su pomoću transmisionih gejtova TG2 i TG4. Transmisioni gejtovi TG1 i TG3 koriste se za upis podataka u ulazni, tj. izlazni leč. Kada je CLK na niskom nivou TG1 će provoditi i tako će se podatak sa ulaza D upisati u ulazni leč, dok će ulaz u izlazni leč usled neprovodnosti TG3 biti onemogućen. Kada CLK ode na visoki nivo D ulaz će biti otkačen, ali će stanje sa ulaza, jedno vreme postavljanja pre promene CLK, preći u izlazni leč i dalje do izlaznih baferskih invertora. Ovi invertori omogućuju upotrebu komponenti minimalnih dimenzija.

4.10. Uporedne karakteristike integrisanih flip-flopova iz različitih familija U tabeli 4.1 dati su uporedni podaci za po dve varijante CMOS, TTL i ECL tehniku. Tabela 4.1

4.11. Šmitovo kolo Šmitovo kolo odgovara brzim promenama izlaznog signala na spore promene ulaznih signala. Bitna karakteristike ovog kola ja što prenosna karakteristika ima različite napone praga za rastuće, tj.opadajuće ulazne signale.

4.11.1. Šmitovo kolo sa uparenim emiterima Princip rada kola sa slike 4.19(a),sa prenosnom karakteristikom datom na slici 4.19 (b), je sledeći. Ako pretpostavimo da je ulazni napon Vin na niskom nivou (blizu OV), tada će T1 biti isključen a T2 u zasićenju, pri čemu će VE imati neku karakterističnu vrednost a Vi će biti VOL.Ovo odgovara tački a na prenosnoj karakteristici. Povećanje Vu do vrednosti određene tačkom b na prenosnoj karakteristici dovodi T1 na ivicu provođenja, dok T2 ostaje u zasićenju. Sada, mala promena Vin uvodi T1 u režim provođenja, dok napon na njegovom kolektoru VC1 pada. A pošto je VC1 = VB2 uključivanjem T1 isključuje se T2.Promena je brza zato što VB2 pada sa porastom struje kolektora T1, a napon na emiteru T2 raste sa porastom Vu.Otuda i promena na izlazu,gde u tački c Vi postaje VOH. Svako dalje povećanje Vu odvodi T1 u zasićenje dok T2 ostaje isključen, što ne menja nivo. Dakle u tački b dobijamo napon praga za prelaz sa niskog na visoki nivo, koji označava sa VT+. Ako sada pretpostavimo da Vu pada, to će uzrokovati pad napona VE. Međutim T2 ostaje isključen sve dok je T1 u zasićenju, tj. do neke tačke d na prenosnoj karakteristici. U tački d T1 prelazi u aktivni režim što uz dalje smanjenje Vu dovodi do


72

smanjenja VCE1. Na taj način T1 se isključuje a T2 počinje da vodi.Opet, zbog regenerativne akcije promena je nagla tako da dolazi do prelaza iz tački d u tačku a, u kojoj je Vi=VOL. Ovde smo imali prelaz sa visokog na niski nivo, a odgovarajući napon praga je VT-. Razlika između dva napona praga naziva se histerezisni napon.

(a) (b)

Slika 4.19. (a)Osnovno Šmitovo kolo sa uparenim emiterima, (b)Naponska prenosna

karakteristika. Da bi izračunali napone praga kola sa slike 4.19 pretpostavimo da je VEE =0.7V, VEES =V0.8V i VCES =0.1V. Neka je Vu na niskom nivou, što znači da je T1 isključen, a T2 vodi u zasićenju. Tada je:

222 CBE III += (4.1)

tj.

Ω+−

+Ω+−

=Ω K

VK

VKV EEE

6.2)1.0(5

9.3)8.0(5

1 (4.2)

Rešavanjem dobijamo: VVE 8.1= (4.3)

i VVVVV EOLi 9.11.0 =+== (4.4)

Kada VEE1 dostigne 0.7V, T1 se aktivira. Otuda VVVV ET 5.27.0 =+=+ (4.5)

Za izračunavanje VT- pretpostavljamo da je Vu na visokom nivou, što znači da je T2 isključen a da T1 vodi u zasićenju. Tada je

VVVV CCOHi 5=== (4.6) Takođe

mAKVIC 1

)19.3()1.05(

1 =Ω+

−= (4.7)

pa otuda VKmAVi 1)1)(1( =Ω= (4.8)

Kada se ispuni uslov VCE1=VEE2=0.7V,T2 počinje da vodi pa


73

mAKVIC 88.0

)19.3()7.05(

1 =Ω+

−= (4.9)

što daje

VKmAVE 88.0)1)(88.0( =Ω= (4.10)

Odatle VVVV ET 6.17.0 =+=− (4.11)

4.11.2. CMOS Šmitovo kolo CMOS Šmitovo kolo je na slici 4.20. Sastoji se od 3 p-kanalna (M1 doM3) i 3 n-kanalna (M4 do M6) MOS tranzistora. Tranzistori M4 do M6 su minimalnih dimenzija.Invertor M7,M8 je bafer za izlazni stepen koga čine M11 i M12. M9 i M10 obezbeđuju povratnu spregu koja povećava brzinu promena napona VX

(a) (b)

(c)

Slika 4.20. (a)CMOS Šmitovo kolo, (b) Prenosna naponska karakteristika, (c) Logički simbol invertora sa Šmitovim kolom na ulazu

Pretpostavimo da je VDD=10V i da su naponi praga VTN=4V i VTP=-4V.Ako je Vu=OV,M1 i M2 vodiće, ali zanemarljive struje pošto su M4 i M5 zakočeni. Tako je VY=VX=10V i posle dva invertorska stepena Vi=VOH=10V. Tranzistor M6 je na ivici provođenja a VZ=VX-VTN=6V.Kada Vu poraste do VTN, M5 se uključuje ali M4 ostaje isključen zbog VZ=6V. Ipak, sada M5 i M6 formiraju invertujući NMOS pojačavač sa pojačanjem oko –2-Tako, kako Vu raste, VZ opada. Sa Vu=6V, VZ=2V i M4 se uključuje. Tada VX naglo pada na 0V isključujući M6. Posle dva invertorska stepena izlazni napon biće Vi=VOL=0V.Na prenosnoj karakteristici VT+ će biti 6V.Pad VX na nulu uključiće M3, koji pomaže u isključenju M2 dok VY pada sa 10 V na VX - VTP=4V. Dok Vu pada sa 10 na 0 funkcionisanje kola je slično.Međutim sada se M1 uključuje kada Vu dostigne 6V.M1 i M3 tada formiraju PMOS invertujući pojačavač sa pojačanjem od –2. Sa


74

Vu =4V, VY=8V i M2 počinje da vodi, što izaziva brzi rast VX do 10V, isključujući M3 i uključujući M6. Na izlazu je Vi=10V za Vu=VT-=4V. Očito napon histerezisa je 2 V.

4.12. Multivibratori Grupa regenerativnih kola sa ogromnom primenom u vremenskim aplikacijama su multivibratorska kola. Mogu biti u jednom od sledeća 3 oblika:

1. Bistabilna kola 2. Monostabilna kola 3. Astabilna kola

Flip-flopovi i lečevi su primer za bistabilna kola. Kod ovih kola postoje dva stabilna stanja, pri čemu kolo ostaje u jednom stabilnom stanju do nailaska okidnog signala, koji kolo prevodi u drugo stabilno stanje. Monostabilni multivibrator ima samo jedno stabilno stanje, u kome se nalazi do nailaska okidnog signala koji ga prevodi u tkz.kvazistabilno stanje . Povratak u stabilno stanje određen je parametrima kola. Ova kola koriste se za generisanje impulsa. Astabilni multivibrator nema stabilnih stanja.Izlaz ustvari osciluje između dva kvazistabilna stanja. Trajanje svakog kvazi stanja određeno je parametrima kola. Ova kola koriste se za generisanje signala takta.

4.12.1. CMOS monostabilni multivibrator Jednostavan CMOS multivibrator realizovan preko dva CMOS logička kola prikazan je na slici 4.21 (a). Talasni oblici u specifičnim tačkama kola prikazani su na slici 4.21 (b). Prekidački napon praga VTh predstavlja napon VX pri kome dolazi do prelaska u stabilno stanje.U stabilnom stanju oba ulaza u kolo 1 su na niskom nivou,zbog toga što je Vu =0V, i što je Vi2 nisko kao posledica povezanosti VX na VDD. Tako je Vi1 na niskom nivou. U trenutku t0okidni impuls uzrokuje pad Vi1 na 0V.Usled pada napona na otporniku RX,VX pada na 0V.Tada izlaz Vi1 skače na VDD, i kolo prelazi u kvazistabilno stanje. Izlaz prvog kola je povezan sa ulazom drugog kola preko kondenzatora CX.Na ovom kondenzatoru napon se menja od 0V do VDD, sa vremenskom konstantom τ = RXCX. U trenutku t1,kada VX dostigne vrednost VTh , Vi2 pada na nulu i kvazi stanje se prekida. U skladu sa tim Vi1 se vraća na vrednost VDD. Dakle na izlazu drugog kola zapravo smo dobili impuls, čije trajanje je određeno sa RX, CX i VTh.

(a) (b) Slika 4.21. (a)Kolo monostabilnog multivibratorom sa CMOS NILI kolima, (b) Talasni oblici

napona


75

Proračunom se dobija

ThDD

DD

VVVt−

= ln1 τ (4.12)

a uz pretpostavku da je 2DD

TThVVV == sledi da je

XX CRt 69.01 = (4.13)

Napon praga CMOS kola je relativno nezavisan od promena temperature, pa je stoga širina izlaznog impulsa dosta stabilna.Međutim, zbog proizvodnih tolerancija postoji razlika u vrednosti napona praga od serije do serije, što znači da za nepromenjene vrednosti RXi CX može doći do odstupanja u trajanju impulsa. Treba napomenuti i da je za ispravan rad kola potrebno da okidni impuls bude dosta kraći od željenog trajanja izlasnog impulsa.

4.12.2. CMOS astabilni multibibrator Osnovna verzija CMOS astabilnog multivibratora prikazana je zajedno sa karakterističnim talasnim oblicima na slici 4.22.

(a) (b)

Slika 4.22. (a) Astabilni multivibrator sa CMOS NILI kolima, (b) Talasni oblici napona. U trenutku t0, usled toga što je VX = VT, Vi2 skače sa OV na VDD. Takođe VX ide sa VT na VT+VDD. Kondenzator CX počinje da se prazni kroz odpornik RX i teži od 0V. U trenutku t1, VX pada na VT i uslovljava prelazak Vi1 na visoki a Vi2 nanniski nivo. Takođe VXpada sa VT na VT-VDD. Kondenzator CX počinje da se puni kroz otpornik RX i u trenutku t2 kada VX dostigne VTceo ciklus se ponavlja. U slučaju da je VT = VDD /2 izlazni napon je simetričan i važi

1201 tttt −=− (4.14) Tada je frekvencija oscilovanja da sa :

XX CRf

2.21

= (4.15)

Ovo kolo predstavlja evikasan način za generisanje signala takta do 1MHz učestanosti.


76

4.12.3. TTL monostabilni multivibrator Vremenska stabilnost multivibratora urađenih u TTL tehnologiji je inferirna u odnosu na realizacije u CMOS tehnologiji.Ipak vlo popularna i efikasna serija integrisanih multivibratora je TTL serija 9600 koja se može naći u 74 ali i 74S i 74 LS familiji. Primer osnove za realizaciju kola serije 9600 dat je na slici 4.23.Tranzistori T1 do T3 su klasičan TTL kompatibilan ulaz. T4 i T5 dormiraju bistabilno, T6 i T7 monostabilno, a T8 i T9 Šmitovo kolo (sa uparenim emitorima). Na slici nisu prikazana baferska kola koja povezuju izlaz Šmitovog kola sa izlaznim TTL totem-pole kolima, tako da na izlazu imamo i Q i Q . Kada je T3 isključen,nema struje kroz T4 i T5.U monostabilnom klu T6 vodi dok je T7 isključen, tako da T8 vodi a T9 isključen. Na izlazu je stoga Q na niskom nivou.Kolo menja stanje kada T3 počne da vodi (na ulazu IC logička funkcija je tačna). T5 tada počinje da vodi i bistabilno kolo se setuje. T5 kroz D4 uzima baznu struju T6 koji se isključuje, a struja kroz D3 aktivira T4 koji resetuje bistabilno kolo. Tako na izlazu bistabilnog kola (na kolektoru T5) dobijamo uzan okidni signal koji aktivira T7 i monostabilno kolo prevodi u kvazi stanje. To izaziva kočenje T8 i aktivira T9.Promena stanja na kolektoru T9 povezana je kroz baverska kola na izlaz tako da Q i Q takođe menjaju stanja. Kada se T7 ponovo uključi, CX počinje da se puni skladno vremenskoj konstanti R10CX i teži naponu napajanja. Monostabilno kolo se tada vraća u stabilno stanje jer napon baze T6 postaje dovoljan da T6 provede i da onda T7 ode u zakočeni režim. Sada CX nastavlja da se puni drugom vremenskom konstantom RXCX. Taj proces duži jer je RX >> R10 Za neki određeni napon praga T8 počinje da vodi isključujući T9 što obara napon na njegovom kolektoru. Širina impulsa na izlazu data je relacijim:

nsR

KCRtX

XX )7.01(32.0 Ω+= (4.16)

Talasni oblici su specifilnim tačkama ovog kola prikazani su na slici 4.23.

(a) (b)

Slika 4.23. (a) Osnovno kolo monostabilnog multivibratora serije 9600, (b)Talasni oblici kola serije 9600

Na slici 4.23 isprekidanom linijom označene su promene koje nastaju u slučaju nailaska ulaznog impulsa u toku generisanja izlaznog takta. Očito je da je ovo kolo retrigerabilno, jer novi impuls na ulazu uzrokuje produženje izlaznog impulsa.


77

4.13. IC 555 tajmer Ovo kolo je jš jedan primer vremenskog kola koje služi za generisanje impulsa trajanja dužeg od 1μs. Takođe ,dovoljno je samo dve do tri spoljne komponente za formiranje astabilnog ili monostabilnog multivibratora. Tajmer 555 radi se i u TTl i u CMOS tehnologiji.

4.13.1. Tajmer kao monostabilni multivibrator Osnovna blok šema tajmera 555 povezanog tako da radi kao monostabilni multivibrator data je na slici 4.24. Na istoj slici prikazani su i odgovarajući talasni oblici napona.

(a) (b)

Slika 4.24. Osnovna blok šema tajmera 555, (a) povezanog kao monostabilni multivibrator, (b) Talasni oblici napona

Osnovno kolo tajmera sastoji se od dva naponska komparatora,SR leča, tranzistora i izlaznog totem-pole stepena. Napon napajanja varira od 4.6 do 16V.Naponski komparatori su pojačivači sa pojačanjem preko 1000 puta. Imaju linearne ulaze i digitalne izlaze, i mala razlika ulaznih napona izaziva prelazak izlaza sa visokog na niski nivo i obratno. Referentni napon za komparatore ostvaren je pomoću tri jednaka otpornika, tako da ima vrednosti VCC/3 i 2VCC/3.U mirnom stanju leč je resetovan pa je na izlazu nizak nivo, tranzistor provodi u zasićenju. Napon na kondenzatoru Cx je zato 0V. Ako uzmemo da je VCC=5V napon u tački A je manji od referentnog napona V2=3.3V a izlaz komparatora 2 je na niskom nivou. Sa naponom tačke B većim od napona V1=1.7V izlaz komparatora 1 je takođe nizak. Kolo prelazi u kvazistabilno stanje kada je Vtrig < V1, tj. kada izlaz komparatora 1 skoči na visoki nivo, setuje leč, digne Q na visoki nivo i isključi tranzistor. Sada je kondenzatoru Cx omogućeno punjenje ka naponu VCC skladno vremenskoj konstanti RXCX. Kada napon na kondenzatoru dostigne vrednost V2 izlaz komparatora 2 ide na visoki nivo i resetuje leč. Q opet ide na niski nivo i uključuje tranzistor koji vrlo brzo prazni Cx i završava kvazistabilno stanje. Širina pulsa je:

XX CRPW 1.1= (4.17)

4.13.2. Tajmer kao astabilni multivibrator Realizacija astabilnog multivibratora pomoću tajmera 555 prikazana je na slici 4.25. Pretpostavimo da je u trenutku t0 leč upravo setovan, uslovljavajući dizanje Vi na visoki nivo i isključenje tranzistora.


78

Kondenzator CX počinje da se puni ka naponu VCC sa vremenskom konstantom τ1=(RA+RB)CX. U trenutku t1, napon na kondenzatoru VK biće jednak naponu V2=2 VCC/3, što dovodi do resetovanja leča.Tako Vi pada na niski nivo i uključuje tranzistor. Sada se CX prazni ka masi, vremenskom konstantom τ2=RBCX.U trenutku t2,vaziće VK= V1=VCC/3, pa izlaz komparatora 1 setuje leč i ceo ciklus se ponavlja.

(a) (b)

Slika 4.25. Blok šema tajmera 555, (a) povezanog kao astabilni multivibrator, (b) talasni oblici napona

Širina prvog impulsa data je kao

,)(69.02ln11 XBA CRRtPW +== (4.18)

a drugog kao

XBCRtPW 69.02ln22 == (4.19)


77

5. PROGRAMIBILNA LOGIČKA KOLA - PLD Programibilna logička kola – PLD su integrisana kola koja krajnji korisnik može da programira prema zahtevima specifične primene. U tom smislu se PLD svrstavaju u grupu ASIC ili USIC. Njihovu strukturu čine standardna TTL, ECL, CMOS, BiCMOS i GaAs integrisana kola. Veze medju njima su programibilne na nivou silicijuma, odnosno galijum arsenida unutar integrisanog kola. Programiranjem tih veza krajnji korisnik vrši sintezu standardnih kola unutar PLD prema potrebnoj funkciji konkretnog zahteva. Jednom programirana funkcija može se menjati u potpunosti ili delimično. Drugim rečima, upisani sadržaj može se brisati. Zbog toga je jedno vreme bio aktuelan naziv PLD s mogućnošću brisanja i skraćenica EPLD. Obzirom da se brisanje prilikom svake promene podrazumeva, E se izostavlja iz naziva. U odnosu na ostale vrste ASIC, PLD pristup projektovanju ima nekoliko značajnijih prednosti:

− razvoj samog integrisanog kola je za nepoznatog korisnika. Zbog toga su proizvodne serije velike, a pojedinačna cena mala

− korisnik sam potpuno nezavisno od proizvodjača integrisanog kola konfiguriše (programira) krajnji sadržaj (funkciju) PLD, što nije slučaj kod ostalih tipova ASIC

− programirana funkcija može se više puta menjati. Stoga je PLD izuzetno pogodan u fazi razvoja. Projektant vrlo brzo može da menja zamišljeno rešenje i ispituje nova, sve dok ne dodje do optimalnog. Pri tome je izgubljeno vreme na konfigurisanju novog kola zanemarljivo malo (onoliko koliko je potrebno da se unesu novi podaci u razvojni sistem)

− razvojna oprema je jednostavna i PC orijentisana Prednosti PLD u odnosu na pristup projektovanju sa standardnim integrisanim kolima, očituje se u sledećem:

− jednim PLD može se implementirati veći broj SSI i MSI kola (jedan PLD sadrži nekoliko stotina do nekoliko desetaka hiljada gejtova).

− smanjen broj integrisanih kola na štampanoj ploči, zbog čega je ona jednostavnija − veća pouzdanost − znatno efikasnija zaštita od neovlašćenog kopiranja projekta − brži, efikasniji i jeftiniji razvoj.

Pojava novih PLD, s mogućnošću brzog brisanja i ponovnog upisivanja novog sadržaja, može se uporediti s pojavom mikroprocesora. Svaki na svoj način omogućavaju krajnjem korisniku da funkciju integrisanog kola prilagode svojim potrebama.

5.1. Struktura PLD Osnovni koncept strukture PLD zasnovan je na činjenici da se bilo koja logička funkcija može implementirati sumom logičkih proizvoda. Stoga glavni deo PLD čine dve logičke mreže: mreže sa I kolima za formiranje logičkih proizvoda (minitermi) i mreže sa ILI kolima, na čijim izlazima se dobijaju logičke sume

Programibilna logička kola

80

Slika 5.1. Blok struktura PLD Arhitektura PLD može se predstaviti blokovima kao na sl.5.1. Osim pomenutih I i ILI mreža, postoje i izlazna kola preko kojih se ostvaruju:

− povratne veze s izlaza na ulaz, − prilagodjenje izlaza s mogućnošću promene polariteta, − dvosmernost izlaza u smislu da neki izlazni priključci mogu da budu korišćeni bilo

kao izlazni bilo kao ulazni i − memorisanje podataka i sinteza sekvencijalnih digitalnih kola.

5.2. Izlazne opcije Karakteristični izlazi kombinacionih PLD (sl.5.2.) poseduju opcije sa:

− aktivnim visokim izlazom Si, − aktivnim niskim izlazom Si (linija sume završena invertorom), − komplementarnim izlazima Si i Ŝi i − programibilnim polaritetom, tj. Si ili Ŝi

Slika 5.2. Razne opcije izlaza (a,b,c)


81

Polaritet izlaza programira se XILI kolom s programabilnim jednim ulazom. U neprogramiranom stanju (sl.28. b) taj ulaz je na masi, pa je izlaz Si, a u programiranom stanju spojen je na visoki nivo VH, tako da je izlaz Ŝi. Na taj način se proširuju logičke mogućnosti sinteze složenijih funkcija i omogućava implementacija logičkih funkcija u obe forme: suma logičkih proizvoda i proizvod logičkih suma. Za ilustraciju toga posmatraće se sinteza sledeće dve funkcije:

,1 CABAF += ( )( ).2 CABAF ++= (5.1)

Dvostrukom negacijom i koristeći DeMorganovu teoremu, F2 se može pisati u obliku:

( )( ) ( ) ( ) CABACABACABAF +=+++=++=2 . (5.2)

Implementacija F1 i F2 je prikazana na sl.5.3.

Slika 5.3. Ilustracija primene programiranja polariteta

5.3. PLD tehnologije Logičke ćelije su standardne TTL, ECL, CMOS I BiCMOS. Zbog toga su opšte karakteristike PLD usko vezane s karakteristikama pomenutih logičkih kola. Kada se govori o PLD tehnologiji, misli se na tehnologiju izrade programibilnih veznih elemenata. U tom pogledu globalno se razlikuju dve vrste PLD:

− PLD s pregorljivim osiguračima i − PLD sa nMOS tranzistorima s plivajućim gejtom.

Pregorljivi osigurači od Hrom-nikla su po pravilu programibilne veze bipolarnih PLD. U procesu programiranja, kroz osigurač se propušta povećana struja koja dovodi do njihovog pregrevanja. Suštinski nedostatak ove tehnologije je u nemogućnosti višestrukog programiranja. Jednom pregorela veza ne može se više reprogramirati. Treba istaći i to da su PLD s pregorljivim osiguračima najstarija programibilna logička kola.

CMOS i BiCMOS PLD koriste nMOS tranzistor s plivajućim gejtom kao programibilni vezni element. Postojet tri tipa ovih tehnologija: UVCMOS, E2CMOS i FE2CMOS. Razlikuju se u odnosu na bipolarne u tome što omogućavaju višestruko brisanje i programiranje.


82

5.3.1. UVCMOS tehnologija Tranzistor s plivajućim gejtom – FAMOS i brisanjem ultravioletnom svetlošću je osnovni element UVCMOS tehnologije. Njegov poprečni presek je prikazan na sl.5.4 a). Sastoji se od dva polisilicijumska gejta: signalnog SG i plivajućeg FG. Plivajući gejt je "uronjen", odnosno skriven u sloju SiO2 koji ga okružuje sa svih strana. Tako je on izolovan od okoline i "pliva" u SiO2, odakle i potiče naziv plivajući gejt.

Slika 5.4. FAMOS tranzistor: a) poprečni presek, b) programiranje i c) programiran

5.3.2. E2CMOS tehnologija Ova tehnologija omogućava brisanje električnim putem. Programibilni element je FLOTOX tranzistor. On je veoma sličan FAMOS tranzistoru, s tim što je ovde smanjena debljina oksida izmedju plivajućeg gejta i drejna na oko 10nm ili manje. Kada je jačina električnog polja kroz tanki oksid SiO2 veća od približno 10MV/cm = 107V/cm, dolazi do deformacije energetskih nivoa na spoju Si-SiO2, što dovodi do "tunelovanja" elektrona iz plivajućeg gejta kroz tanki izolator. U kvantnoj mehanici je ova pojava poznata kao tunelovanje.

5.3.3. FE2CMOS tehnologija Osnovni nedostatak FLOTOX ćelije jeste njena dvotranzistorska struktura. Selekcioni tranzistor povećava površinu ćelije i zato smanjuje gustinu pakovanja. FE2CMOS je alternativno rešenje izmedju FAMOS i FLOTOX ćelija. Koristi jedan tranzistor. Programiranje je putem lavinske injekcije vrućih elektrona, kao kod FAMOS ćelije, a brisanje Fovler-Nordhajmovim tunelovanjem. Dakle, pri programiranju signalni gejt i drejn tranzistora


83

su na povećanom pozitivnom naponu (od 10 do 15V), a sors je uzemljen. U toku brisanja drejn i signalni gejt su na masi, a sors i podloga su na povećanom pozitivnom naponu (10 do 12V). Tako se brišu sve ćelije PLD, a elektroni odvode u zapreminu podloge. U tome je razlika u odnosu na FLOTOX ćeliju. Pražnjenje plivajućeg gejta preko sorsa i podloge omogućava kontrolu napona praga neprogramiranog tranzistora na pozitivnoj vrednosti. Na taj način je osigurano da je memorijski tranzistor u oba stanja s indukovanim kanalom. Stoga je FE2CMOS ćelija jednotranzistorska kao i FAMOS.

Slika 5.5. Principijelna struktura FE2CMOS ćelije U tabeli 5.1 date su uporedne karakteristike PROM realizovane u tri CMOS tehnologije: UVCMOS (ECMOS), E2CMOS i FE2CMOS. Uočljivo je da, u celini posmatrano, FE2CMOS ima najbolje karakteristike. Tabela 5.1. Karakteristike EPROM, E2CMOS i FE2CMOS

Tehnologija Karakteristika EPROM E2CMOS FE2CMOS Kapacitet memorije/tehnologija

16Mbit/(0,6μm) 1Mbit/(0,8μm) 16Mbit/(0,6μm

)

Površina čipa 7,18x17,39mm2 11,8x7,7mm2 6,3x18,5mm2

Površina ćelije 3,8μm2 330μm2 3,4μm2 Vreme pristupa 62ns 120ns 58ns Vreme brisanja minute - - Vreme programiranja/reč 5μs 8ms/reči 4s/čip 5μs Ciklus brisanja/upisivanja 100 105 103-105

5.4. Vrste PLD Postoji više kriterijuma za podelu PLD: prema tehnologiji, prema oblastima primene (kombinaciona i selekciona), prema unutrašnjoj strukturi i sl. U odnosu na strukturu razlikuju se sledeće grupe:

− programibilne ROM (PROM), − programibilne logičke mreže (PLA), − programibilna I logika (PAL), − registarske PLD i − programibilne gejtovske mreže (PGA).


84

5.4.1. PROM PROM sadrži fiksnu I i programljivu ILI mrežu (sl.5.6). Fiksnu I mrežu čine svi logički proizvodi ulaznih promenljivih. Ako je n broj ulaza, onda PROM sadrži 2n članova. Često se I mreža naziva adresni dekoder memorijskog sadržaja smeštenog u programibilnoj ILI mreži. Stoga je standardna prezentacija PROM kao na slici 5.6.b). Fiksna I mreža ima funkciju n/2n dekodera, dok je programibilna ILI mreža predstavljena kao memorija od 2n reči sa m bita. Prema tome, kapacitet PROM, izražen u rečima je jednak broju produktnih članova i iznosi 2n, dok je kapacitet izražen u bitima 2n x m, gde je m broj izlaza (broj bita u reči). Kontrolni ulaz CS služi za selekciju komponente u sistemima s većim brojem PROM komponenata.

Slika 5.6. Struktura 2n x m PROM PROM je memorija samo za čitanje. Koristi se za memorisanje konstanata i mikrokodova, kao pretvarač kodova i sl. Najstariji su PLD.

5.4.2. PLA programibilna Programljiva logička mreža PLA ima I i ILI programljive mreže. Stoga njena I mreža, za razliku od PROM, nije potpuna, tj. nema sve produktne članove. Dakle, broj produktnih linija kod PLA je:

p < 2n, (5.3) gde je n broj ulaza.

5.4.3. PAL Kod PAL-ova ILI polja su fiksna, a I programibilna. Otuda potiče naziv PAL. U fiksnoj ILI mreži svaka izlazna linija je trajno spojena sa specifikovanim produktnim članom. Stoga je standardno predstavljanje PAL kao na sl.5.7 b). Tako je šematski tačno naznačeno koji produktni članovi pripadaju odredjenom izlazu.


85

Slika 5.7. Struktura PAL-a: a) standardni PLD prikaz i b) PAL prezentacija Kao i PLA, tako i PAL ima ograničen broj produktnih članova (p<2n), što se nadoknadjuje programibilnošću svih I polja. Ograničen broj produktnih članova po svakom izlazu unosi izvesna ograničenja prilikom sinteze logičkih funkcija. Osim toga, jedan produktni član ne može se deliti na više izlaza. Stoga funkciju treba minimizovati kako bi imali što manji broj produktnih članova.

5.4.4. Registarske PLD Registarske PLD na svojim izlazima imaju flipflopove. Stoga su ove komponente pogodne za projektovanje sekvencijalnih digitalnih mreža. Opšta arhitektura registarskih PLD je prikazana na sl.5.8. Izlazi, u principu, mogu da budu kombinovani, kombinacioni i registarski, sa ili bez povratne sprege, s jednosmernim ili s dvosmernim izlaznim priključcima. Osim toga, neki flipflopovi mogu da budu skriveni unutar strukture. Preko njih se ostvaruju povratne sprege u I mrežu.

Slika 5.8. Blok šema registarskih PLD

5.4.5. Programibilne gejtovske mreže – PGA Standardna gejtovska mreža – GA je jedna vrsta ASIC koja se sastoji od mreže gejtova medjusobno nepovezanih. Nakon projektovanja korisničke funkcije, proizvodjač povezuje gejtove integrisanog kola u procesu metalizacije. Sadržaj takvog kola ne može se više menjati.


86

Programibilne gejtovske mreže – PGA imaju sličnu unutrašnju strukturu kao GA s tim što su veze korisnički programibilne i reprogramibilne. Dakle, kada je korisnik jednom kupio PGA on više ne zavisi od njegovog proizvodjača. Uz pomoć široko rasprostranjenih i relativno jednostavnih softverskih i hardverskih alata za projektovanje i programiranje on sam realizuje konačnu ciljnu funkciju. I što je vrlo važno, korisnik po potrebi može više puta reprogramirati sadržaj PGA. Budući da programiranje obavlja korisnik, dakle programira se u polju primene, često se koristi i oznaka FPGA.

5.5. Projektovanje sa PLD Projektovanje sa PLD (sl.5.9.) počinje definisanjem projektnog zadatka u odgovarajućoj formi. To je faza unošenja projekta u programski paket. Ostvaruje se preko: logičkih šema, logičkih jednačina, kombinacionih tabela (tabela istinitosti) i dijagrama stanja. Nakon toga projekat se opisuje logičkim jednačinama. Minimizacijom se te jednačine uprošćavaju. Simulacijom se proverava korektnost definisanog koncepta projekta.

Slika 5.9. Proces projektovanja sa PLD Sekvencijalni delovi mreže, osim logičkih kola, sadrže i flipflopove. Projektna procedura počinje sledećim fazama:

− projektovanja dijagrama stanja i tabela stanja − identifikovanje i otklanjanje redudantnih stanja − izvodjenje prelazne tabele stanja − selekcija tipova flipflopova i izvodjenje eksitacionih tabela za svaki flipflop − izvodjenje eksitacionih jednačina iz tabele stanja − izvodjenje izlaznih jednačina iz tabele stanja − mapa logičkih kola i flipflopova izvedenim jednačinama. Pri selekciji tipa flipflopova treba imati na umu da neke PLD komponente imaju

fiksan, a neke programljiv tip flipflopa.


129

6. PROJEKTOVANJE KOLA ZA LSI I VLSI Kola prikazana u poglavljima 2 i 3 u principu su dovoljna za projektovanje digitalnih sistema. U stvari, gotova sva digitalna integrisana kola nivoa integracije SSI i MSI, su napravljena kombinovanjem ovih kola.

Tranzistorsko-tranzistorska TTL tehnologija i komplementarna MOS (CMOS) su najpopularnije tehnologije na nivoima SSI i MSI. Nekoliko stotina različitih kombinacija kola postoji kao individualna komponenta u svakoj od ove dve tehnologije. ECL se koristi za izradu kola velikih brzina, dok se NMOS tehnologija u principu ne koristi u SSI i MSI kolima.

Komponente izrađene u SSI i MSI se rade u velikim serijama, nisu specijalizovane za određene aplikacije, imaju velike margine šuma i veliki fan-out.

Za mnoge aplikacije poželjno je povećanje broja logičkih kola na čipu. Najbolji rezultati postignuti su modifikacijama kola iz poglavlja 2, 3 i 4. Te modifikacije omogućuju njihovu primenu u LSI i VLSI čipovima. Tako, npr. kola koja su vezana samo za kola na istom čipu mogu se projektovati sa manjom marginom šuma i manjim fan-outom što dovodi do povećanja gustine pakovanja i smanjenja potrošnje snage .

6.1. Matrice gejtova ( Gate arrays- GA) GA spadaju u semicustom integrisana kola. Sastoje se od 100 do nekoliko hiljada NILI i NI logičkih kola,poređanih u redove i kolone. Četor do šest nivoa maski je standardizovano i služi za izradu tranzistora i drugih elemenata kola.Za definisanje konačne funkcije GA kola koristi se dodatnih jedna do pet maski. Ove maske u stvari definišu međuveze potrebne za željenu aplikaciju. One mogu biti isprojektovane i primenjene brzo bez dodatnih troškova u odnosu na izradu kompletnih LSI sa istom finkcijom.GA se koriste tamo gde mogu da zamene od 5 do 50 odvojenih SSI i MSI čipova.Tako se ostvaruje smanjenje fizičkog prostora, potrošnje snage i ukupne cene celokupnod digitalnog sistema.Takođe se povećava pouzdanost i brzina rada zbog znatnog smanjenja veza.

6.1.1. CMOS GA

Logička analiza i projektovanje kola u tehnici GA je pojednostavljeno i brzo zato što se koristi mali broj standardnih logički funckcija. CMOS GA obično koriste NI i NILI kola prikazana u poglavlju 2. Slika 6.1 prikazuje četir nivoa CMOS matrice gejtova. Na sl.6.1 (a) data je realizacija 4 NMOS i 4 PMOS tranzistora.Postoji dva moguća kontakta za svaku oblast difuzije, levo i desno od vertikalne linije metala, i za svaku liniju polisilicijuma, na levom i desnom kraju.

Projektovanje kola za LSI i VLSI

88

Slika 6.1. CMOS matrica gejtova, (a) Osnovni blok, (b) Praktična realizacija međuveze,

(c) JK flip-flop. Tranzistori u ovom kolu mogu biti povezani na različite načine i tako formirati invertore, NILI ili Ni logička kola sa 2 do 4 ulaza. Slika 6.1 (b) prikazuje međuveze potrebne za formiranje jednog dvo-ulaznog NI kola. Istovetno kolo moguće je formirati korišćenjem donjeg dela ovog bloka. Na slici 6.1 (c) prikazana su 3 bloka i potrebne veze za formiranje JK flip.flopa čija je logička šema data na slici 4.4. NMOS tranzistora na dnu i na vrhu vezani su na masu i tako stalno isključeni. To je učinjeno kako bi difundovane oblasti mogle da vode povratne veze ispod linije metala.Ovo kolo realizovano je samo sa jednim slojem metala, ali su kod složenijih kola obično potrebni još jedan sloj metala i veze između dva metala sloja radi efikasnog povezivanja. CMOS GA čip se sastoji od velikog broja istovetnih blokova.Prostor između blokova naziva se kanal veza i koristi se za povezivanje blokova.Na ivicama čipa nalaze se padovi za bondovanje. Takođe, tu su i ulazno/izlazni blokovi koji se koriste kao izlazni baferi, binarni ili 3- state izlazni baferi, ili kao bidirekcioni ulazno/izlazni baferi.

6.1.2. Matrice gejtova sa bipolarnim tranzistorima Matrice gejtova sa najkraćom propagacijom signala urađene su sa ECL kolima opisanim u poglavlju 3.Zbog složenosti kola i njihove pojedinačne disipacije, od 10 do 50 mW, samo nekoliko stotitna njih može se staviti na jedan čip. Za čipove od 1000 i više logičkih gejtova potrebna su jednostavna kola sa malim brojem elemenata, naponima napajanja manjim od 5 V i promenom logičkog nivoa između 0.2 i 1 V. Standardna TTL i ECL kola se koriste na ulazno/izlaznim čvorovima LSI čipa, kako bi obezbedila standardne logičke nivoe i margine šuma za spoljne veze.


89

Na sl.6.2 data su bipolarna logička kola koja se mogu koristiti za izradu matrica gejtova. Pod (a) je RTL tj Otporničko-tranzistorska logika, a pod (b) pojednostavljena Šotki TTL. Na sl.6.2 (c) data je CML tj. logika sa strujnim prekidačem koja se koristi za operacije sa taktom do 20 MHz. Sledeće tehnike omogućavaju veće brzine jer je kod njih izbegnut spori invertujući tranzistor. Integrisana Šotki logika ISL prikazana je na sl.6.2 (d) i srodna je Šotki tranzistorskoj logici STL sa slike pod (e) , i obe su opisane u poglavlju 4. Omogućavanju velike brzine rada zbog toga što sadrže invertujuće tranzistore sa dodatkom Šotki diode između baze i kolektora ili dodatni pnp tranzistor. Datak tranzistora ili dv različita tipa Šotki dioda usložnjava postupak izrade.

(a) RTL (b) STTL

(c)CML (d)STL

Slika 6.2: Bipolarna kola u LSI matrici gejtova


90

6.1.3. Ograničenja GA

Kompleksniji digitalni sistem, naročito ROM i RAM, nemogu se efikasno realizovati korišćenjem GA. Nedostaci u radu memorija mogu se pojaviti usled potrebe za velikim brojem veza.

Za projektovanje veza kod GA sa nekoliko stotina gejtova neophodno je korišćenje kompjuterski bazirane opreme. Tako, logički simulatori proveravaju da li će specifična gejtova i međuveza obezbediti željenu logičku funkciju.Programi za postavljanje i trasiranje koriste se da uspostave relativne lokacije pojedinih gejtova na čipu i da projektuju tačne putanje pojedinih veza. Zatim vremenski simulatori uključuju sve parazitne kapacitivnosti i otpornosti veza i proveravaju da li će konačno realizovano kolo moći da radi ispravno na željenoj učestanosti. Na kraju, finalni raspored veza mora biti automatski preveden u format potreban za generisanje maski za proces metalizacije.

Ograničenje GA ogleda se u neiskorišćenosti matrice jer programi za postavljanje i trasiranje nemogu optimalno da iskoriste prostor kanala veza, tako da može doći do ispunjenja kanala i pre nego što se realizuje željena funkcija. U praksi se teško postiže iskorišćenje veće od 60-80 %. Tako je potrebno koristiti ili veći čip ili više manjih.

6.2. Standardne ćelije (SC)

Ova tehnika se zasniva na korišćenju biblioteke standardnih ćelija, od kojih su mnoge složenije od osnovnih logičkih kola. Ovaj pristup projektovanja našao je primenu u NMOS i CMOS tehnologiji. Pored osnovnih ćelija (osnovna logička kola NI i NILI) dodate su ćelije kao ekskluzivno ILI,ILI-I-NE, D i JK flip-flop, potpuni sabirač, ROM i RAM.Projektovanje LSI kola zasniva se na izboru najpogodnijih ćelija za realizaciju željene funkcije, i njihovog postavljanja i povezivanja uz pomoć računara.Ovde postoji i određeni stepen slobode u odnosu na GA zbog mogućnosti određivanja širine kanala veza i na taj način postavljanja željenog broja liniji.

Kod SC tehnike tlocrt komponente i veze u okviru komponente, kada se koristi su uvek iste, ali je postavljanje ćelije jedinstveno za svaki čip. Tako je postupak izrade jedinstven za svaku masku, što znatno poskupljuje fabrikaciju, ali je zato i znatno veća gustina digitalnih funkcija po jedinici površine čipa.

6.3. Programabilne komponente

Kombinacione logičke funkcije mogu biti realizovane tkz. sumama logičkih proizvoda. Sume proizvoda bazirane na osnovnim logičkim kolima mogu se izprojektivati korišćenjem bilo koje od sledećih konfiguracija:I-ILI,NI-NI, NILI-ILI.ILI-NI. I,NILI,NILI-NILI,NI-I,ili ILI.I. Upravo na ovome se zasnivaju programabilne komponente. Njihova prednost u odnosu na GA je u tome što je u visoko definisane geometrijske strukture slične ROM-u.Logička funkcija određena je prisustovom ili odsustvom kontakata ili veza na fiksnim, prethodno definisanim pozicijama u provodničkom sloju.Kao i kod ROM-a i postoji mogućnost programiranja fiksnim matricama ili električnim putem. Električno programisanje zasnovano na topljenju veza zastupljeno je u komercijalnim standardnim čipovima FPLA (field.programmable logic arrays) i PAL (programmable array logic). Kod ovih čipova varira broj ulaza, izlaza i mogućih proizvoda.


91

Ove komponente mogu biti korišćene i za realizaciju sekvencijalnih mreža, jednostavnim dodavanjem registarskih ćelija (D ili SR flip-flipova) i uvođenjem povratne sprege uz pomoć trostatičkih invertora.

6.3.1. PLA – programabilne logičke matrice Blok dijagram koji prezentuje organizaciju jedne PLA komponente prikazan je na slici 6.3.Ovde je korišćena organizacija sa jednom I i jednom ILI matricom.

Slika 6.3. Blok dijagram PLA komponente

Električne šeme PLA realizovanih u NMOS i bipolarnoj tehnologiji prikazane su na slikama 6.4 (a) i 6.4(b). Kod NMOS realizacije implementirana je logika NILI-NILI, a kod bipolarne logike I-ILI. Sa slika se vidi da imamo praktično po dve matrice. Izlazi prve matrice su proizvodi koji se vode na ulaze druge koja na izlazima daje željene sume prozvoda.

Slika 6.4. PLA, (a) NILI-NILI NMOS, (b) I-ILI bipolarna Na sl.6.5 dat je tlocrt pojedinih blokova MOS realizacije PLA komponente. Tlocrt pod (a) predstavlja realizaciju I matrice PLA komponente. Dimenzije odgovaraju dvo-mikronskoj tehnologiji i izražene su parametrom lambada.Polisilicijumske linije koriste se za ulazne promenljive, difuzione linije vezane su na masu, dok se linije urađene u sloju metala koriste za izlazne proizvode. Tlocrt pod (b) predstavlja deo za prilagođenje na sledeći stepen (na ILI matricu). Ovde se proizvodi(izlazni I matrice) sa metalnih linija prebacuju na linije urađene u sloji poli-Si, da bi se vodili na gejt elektrode tranzistora ILI matrice. Tlocrt pod (c) je realizacija ILI matrice. U linijama metala izvode se kao izlazi suma proizvoda, dok je difundovani sloj iskorišćen kao veza za masu.


92

(a)

(b)

(c)

Slika 6.5. Tlocrt pojedinih blokova MOS PLA, (a) I matrica, (b)međuveza I i ILi matrice, (c) ILI matrice

6.3.2. PAL –programabilne logike sa fiksnom ILI matricom Karakteristika PAL komponente je da imaju programabilnu I matricu, fiksnu ILI matricu i da su na izlazima trostatički invertori, koji se aktiviraju kombinacijama ulaznih promenljivih. Takođe poseduju i bidirekcione priključke, tj. oni mogu biti ulazni ili izlazni u zavisnosti od signala dozvole na trostatičkim invertorima PAL komponente se programiraju topljenjem veza dovođenjem višeg napona na pojedine priključke. Programiranje može da se vrši i uz pomoć simboličkih programskih jezika koji generišu napone na programatoru.


93

6.4. Projektovanje VLSI kola Tehnike projektovanja prikazane u prethodnim odeljcima ovog poglavlja nemogu se uspešno i zadovoljavajuće primeniti u izradi složenih digitalnih sistema kao što su memorije, mikroprocesori ili specijalizovana mikroprocesorska periferna kola. Za ovakve složene primene dizajn kola i tlocrt čipa moraju biti optimizirani, kako bi dali zadovoljavajuću gustinu pakovanja, brzinu rada i nisku potrošnju. Dizajn kola za ove primene obično traži odstupanja od osnovnih karakteristika koje treba da zadovolji jedno logičko kolo, a koje su date u poglavlju 1. Kada se to uspešno uradi, kao rezultat dobijamo povećanje gustine pakovanja i veću brzinu rada uz manji utrošak snage. Izrada tlocrta složenih komponenti zahteva poznavanje odnosa između geometrije kola i njegovih performansi. Mera dobrog dizajna je odnos između ukupnog broja tranzistora na čipu i individualno projektovanih tranzistora. Ovaj odnos treba da bude što veći.

6.4.1.VLSI logička kola Na sl.6.6 prikazano je standardno NMOS logičko kolo ali i neke usavršene verzije specijalno projektovane za VLSI kola. Slika pod (a) predstavlja standardno dvo ulazno NILI kolo, a pod (b) poboljšano dvo ulazno NILI kolo sa push-pull-om.Na slici 6.6. (c) data je realizacija višeulaznog NMOS kola, kod koga je za svaki dodatni izlaz potreban dodatni NMOS tranzistor.

(a) (b)

(c)

Slika 6.6. Standardna i usavršena NMOS logička kola, (a)standardno NILI kolo, (b) push-pull NILI kolo, (c) više izlazno logičko kolo


94

Slika 6.7. CMOS domino kolo

Na slici 6.7 prikazano je tkz. domino logičko kolo.Urađeno je u CMOS tehnoligiji, i pripada familiji dinamičkih kola. U konkretnom slučaju sa slike, realizuje funkciju oblika

EFABDF += (6.1) kao i njen komplement. Funkcija sa N ulaza može se realizovati sa samo N+2 tranzistora, a njen komplement sa dodatnim CMOS invertorom.Tranzistor M2 služi za prednapajanje izlaza, a M1 je tranzistor izračunavanja. Njima upravlja signal takta ϕ. Dakle za svaki dodatni logički ulaz potreban je samo jedan dodatni tranzistor. Odavde sledi zaključak da je najpovoljnije projektovanje složenijih logičkih funkcija, jer se tako štedi upotrebljeni prostor. Stoga treba izbegavati dvo ulazna logička kola. Vrlo bitna je i činjenica da svi tranzistori sem M3 i M4 mogu biti minimalnih dimenzija, jer se njihova uloga svodi samo na punjenje i pražnjenje kondenzatora C1.Invertor M3-M4 služi i kao izlazni bafer, i projektuje se za željeni fan-out.

Slika 6.8. Spoj registar-registar i vremenski dijagrami


95

Slika 6.8 ilustruje pojednostavljenu upotrebu domino logike u delu aritmetičke jedinice VLSI procesora. Pored električne šeme prikazani su i potrebni signali takta. Za izvor ulaznih podataka uzet je registar R1, sastavljen od MS flipova.Izlazi ovog registra su upotrebljivi svo vreme sem u toku podizanja takta F2.Izlazi kombinacione mreže skladište se u drugi MS registar R2, za vreme pada takta F2.Na slici su prikazana samo dva nivou korišćene logike. U praksi je između registra potrebna kaskadna veza pet i više ovakvih nivoa. Za domino logiku je bitno da su izbegnuti problemi gličeva i vremena trke. To je posledica toga što izlazi prave najviše jednu promenu sa niskog na visoki nivo u toku jednog radnog ciklusa. Prikazano kolo je neinvertujuće, ali se inverzija signala može ostvariti ako se registar R1 i R2 realizuju sa dodatnim komplementinim ulazima i izlazima.

Slika 6.9. Domino PLA

Na slici 6.9 prikazana je još jedna primena domino logike. Ovde se radi o PLA kolu realizovanom sa dva domino nivoa,gde prvi predstavlja I a drugi ILI matricu. Kod I matrice na svakom preseku reda i kolone nalazi se tranzistor ili kratka veza. Kratka veza se tehnološki najbolje realizuje selektivnom implantacijom dopanata, koja daje tranzistor koji vodi bez obzira da li je na njegovom gejtu 0 ili 5. Svaki izlaz iz I matrice kompletiran je CMOS invertorom koji vodi na ulaze ILI matrice. Ova matrica realizovana je tranzistorima ili otvorenim vezama na presecima redova i kolona. Takođe, svaki izlaz kompletiran je CMOS invertorom. Ovako urađena PLA odlikuje se velikom brzinom i vrlo malom potrošnjom. Uglavnom se koriste NMOS tranzistori.

6.4.2. Smanjenje vremena kašnjenja u matricama Neželjena pojava kod struktura sa matricama (ROM, RAM,PLA) je što se na liniji redova i kolona povezuje mnogo komponenti i tako ih čine visoko kapacitivnim. Vreme propagacije može se smanjiti bez povećane potrošnje snage, vezivanjem linija redova i kolona na push-pull drajvere. Slika 6.10 predstavlja realizaciju NMOS kola sa push-pull drajverom koja se često naziva superbafer


96

Slika 6.10. NMOS superbafer Dalje smanjenje kašnjenja kroz matrice može se postići detektovanjem logičkog izlaza kada dođe do male promene napona, mnogo manje nego što je normalno VOH –VOL. Standardni NMOS i CMOS invertori, koji rade na 5 V, za promenu stanja na izlazu traže promenu napona na ulazu od 2 do 2,5V, u odnosu na nivoe VOL i VOH. Na slici 6.11 prikazana su dva dodatna kola za bržu detekciju nivoa izlaznih podataka. Ako se koriste van memorija ova kola se mogu nazvati detektori napona praga ili prijemnici linija. Zahtevaju promenu napona na ulazu od samo nekoliko desetina volta kako bi na izlazu dali znatno veće promene.

(a) (b)

Slika 6.11. NMOS detektori napona praga Kod kola sa slike pod (a) tranzistor M1 obezbeđuje struju za linije kolona.Kada nema provodnog puta od linije kolone do mase, stabilno stanje ulaza je nešto više od VT za M2, a njegov napon na drejnu je malo veći od 2VT. Struja teče kroz M2 i M3 dok je M1 na ivici provođenja. Kada struja IX teče ka masi kroz liniju kolone, napon kolone pada. Vrlo malo smanjenje napona kolone je dovoljno da zakoči tranzistor M2, i tako dozvoli dizanje napona drejna VDD.Pomerač nivoa M4-M5 i invertor M6-M7 koriste se da spuste izlazni nivo dosta ispod VT, i tako povrate standardne margine šuma. Jednostavniji detektor napona praga prikazan je na slici 6.11(b).Ovo kolo izvedeno je iz više izlaznog kola sa slike 6.6(c).Kolo radi na sledeći način. Dok ulazna struja IXne teče, ulazni napon raste dok M1 ne dođe na ivicu provođenja. To se dešava za Vu=3V.Napon gejta tranzistora M3 raste do VDD, dajući standardno VOL iz invertora M3-M4.Kada IX počne da teče, V2 počinje da pada mnogo brže nego Vu jer M1 radi u zasićenju.


97

6.4.3. Dekoderi i multiplekseri ROM i RAM, kao matične strukture, za očitavanje podataka koriste dekodere i multipleksere. Dekoderi se obično koriste za selekciju reda a multiplekseri za selekciju kolone. Složenost NI i NILI dekodera sa jednim stepenom prikazanih na slikama 5.8(a) i 5.8(b) postaje prevelika za velike matrice. Tako npr. NILI dekoder za selekciju jednog od 256 redova traži 256 osmo-ulaznih NILI kola. Ovde ne samo da imamo preveliki broj tranzistora i veliku potrošnju, već i kapacitivnost na izlazu 8 ulaznog NILI kola počinje značajno da utiče na vreme propagacije signala. Dekoderi i multiplekseri za velike matrice, najbolje se projektuju korišćenjem dva ili tri steoena.Primer dvo-stepenog dekodera prikazan je na slici 6.12. Pod (a) prikazana je logička šema kola. Radi jednostavnosti data je selekcija jednog od 16 redova. Četvorobitna adresa A1-A4 se deli u dva dela koja dekodovanjem daju svaka jednu od četiri selekcije. Za ovo je potrebno osam 2-ulaznih NILI kola. Izlazi iz prvog stepena označeni su kao xi i yi, gde i ide od 1 do 4. Formiranjem logičke I funkcije sa svim kombinacijama xi i yi ostvaruje se željena selekcija 1 do 16.Ukupno šesnest 2-ulaznih I kola potrebno je za realizaciju ovog stepena. Na slici 6.10 (b) data je moguća CMOS realizacija opisane logike. Zbog boljih karakteristika korišćena su NI umesto NILI kola. I kolo realizovano je pomoću dva tranzistora i bez napajanja. U odnosu na složenije dekodere sa jednim stepenom ovde je broj tranzistora neophodnih za selekciju znatno manji.

(a) (b)

Slika 6.12. (a) logički dizajn dvostepenog dekodera reda, (b) izgled kola dvostepenog dekodera za 4-bitnu selekciju

6.4.4. Izlazni baferi Logička kola u VLSI, sa minimalnim dimenzijama od 1.5 do 2 mikrona imaju ulaznu kapacitivnost od 50 fF i manje. CMOS i NMOS kola imaju vremena propagacije signala od 0.3 do 1 ns sa uobičajenim brojem kola istog čipa vezanih na izlaz. Dok su se minimalne veličine i kapacitivnosti elemenata VLSI kola zadnjih godina smanjivale, dimenzije i kapacitivnosti pakovanja čipa i štampanih veza ostale su gotovo iste. Pošto je kod MOS kola vreme kašnjenja proporcionalno kapacitivnom opterećenju na izlazu, to u slučaju direktonog vezivanja spoljašnjih komponenti na izlaze kola sa čipa, znači znatno povećanje vremena kašnjenja.Umesto direktnog priključivanja, radi smanjenja vremena propagacije, koriste se


98

kao međuveza specijalna baferska kola, koja predstavljaju kaskadu nekoliko dimenziono rastućih stepena. Pojednostavljena logička šema izlaznog bafera sa slike 6.13 može se iskoristiti za proračun optimalnog broja stepena koji će dati minimalno kašnjenje.

Slika 6.13. N-stepeni izlazni bafer Ulazna kapacitivnost invertora je CG, a izlano opterećenje C1.Odnos C1/CG označava sa Y. Pretpostavimo da je broj stepena N i da je izlazni faktor granjanja F. Jedan od ova dva parametra uzima se kao fiksan. Ako vreme kašnjenja od jednog do drugog identičnog stepena označimo sa tp, ukupno vreme kašnjenja bafera biće:

pB NFtt = (6.2) Veza između Y i F biće:

FNInY ln= (6.3)

tako da iz ove dve jednačine sledi:

PB tF

FYtln

ln= (6.4)

Diferenciranjem jednačine (6.4) po F i izjednačavanjem sa nulom dobija se da je tB minimalno F=2.72=e. Tako npr. u slučaju da je Y =1000, minimalno kašnjenje uz korišćenje bafera biće 18.8tp, umesto 1000 tpkada se bafer ne koristi.


129

7. Poluprovodničke memorije Moderni digitalni sistemi zahtevaju mogućnost skladištenja i obnavljanja velike količine informacija velikim brzinama. Memorije su upravo takve komponente koje skladište podatke u velikim količinama. U ovom poglavlju obrađen je dizajn i analiza LSI integrisanih memorija, poznatijih kao poluprovodničke memorije. Projektovanjem se tezi ostvarenju što je moguće veće gustine, niže potrošnje i što veće brzine rada. Slika 7.1 (a) prikazuje registar za skladištenje podataka. Ovakav registar može se realizovati korišćenjem SR ili D flip-flopova za svaki bit. Kapacitet se povećava povećanjem broja korišćenih registara. Ipak, nije ekonomski logično praviti velike memorije na ovaj način, jer svaki flip-flop iz registara zahteva nekoliko tranzistora i ima dve ili više veza za pristup podacima. Na taj način se površina čipa, a stoga i cena velikih memorija projektovanih na ovaj način povećava.

(a) (b)

Slika 7.1: (a) Registar, (b) Organizacija memorije Zato se memorijske ćelije, u odnosu na registarske, značajno uprošćavaju žrtvovanjem većeg dela karakteristika digitalnih kola. Tako se zadržava sama logička funkcija, ali kvantizacija amplituda, regeneracija logičkih nivoa i fan-out mogu biti žrtvovani. Tako se kompleksnost pojedinačne memorijske ćelije značajno umanjuje, a kasnije se na nivou memorijskog čipa potrebne karakteristike vraćaju pomoću perifernih kola. Ova periferna kola su projektovana tako da ih može koristiti više ćelija. Preovlađavajuća organizacija memorije prikazana je na slici 7.1 (b). Ovakva memorija naziva se memorija sa slučajnim pristupom ili skraćeno RAM (random access memory), što znači da se podacima može pristupiti po želji (i za upis i za čitanje). Memorijska matrica ćelija za RAM sastoji se od najjednostavnijih skladišnih kola koja dele zajedničke veze raspoređene vertikalno i horizontalno. Ćelija se selektuje za korišćenjem izborom jednog reda i jedne kolone. Red i kolona određuju se dekodovanjem binarno kodovane adresne informacije. Kolo za upis/ čitanje određuje režim rada. RAM za upis i čitanje podataka, mogu skladištiti informacije u flip-flopove ili kao opterećenje na kondenzatorima. Pošto ove memorije koriste aktivne elemente isključenjem napajanja podaci se nepovratno gube.

Poluprovodničke memorije

100

ROM (read only memories) skladište informacije o odnosu na prisustvo ili odsustvo dioda ili tranzistora, koji povezuju redove i kolone. ROM takođe koristi organizaciju sa slike 7.1 (b). ROM ne gubi podatke isključenjem napajanja. Razlikujemo više tipova ROM u odnosu na način upisa informacija. Najjednostavnije ROM realizovane su fiksnim maskama koje određuju matricu podataka. PROM (programmable read only memories) izrađuju se sa svim elementima pristupa, a zatim se selektivnim postupkom na željenim mestima menja logičko stanje. EPROM (erasable programmable read only memories) imaju dodatnu mogućnost potpunog brisanja sadržaja pomoću UV zračenja. Na kraju najsavršenije su EEPROM (electrically erasable) sa mogućnošću selektivnog brisanja podataka.

Slika 7.2: Definicija dinamičkih karakteristika

Definicija dinamičkih parametara vezanih za upis i čitanje memorija data je na slici 7.2.

7.1. ROM ROM (read only memory) memorija se odlikuje time da se jednom upisani sadržaj može samo očitavati. Ova memorija ustvari predstavlja pretvarač koda sa n ulaza u m izlaza. Opšta logička šema ROM memorije prikazana je na slici 7.3. ROM sa ove slike je kapaciteta 2n reči dužine m bita. Ulazni signali se nazivaju adresni ulazi. Izlazi dekodera se nazivaju adrese, dok se izlazni signali nazivaju izlazi podataka.

Slika 7.3:Logička šema ROM-a


101

7.1.1. MOS ROM matrica ćelija Slika 7.4 prikazuje dve osnovne realizacije MOS ROM matrice ćelija. U svakom nizu, podatak (1 bit) će biti uskladišten u zavisnosti da li je na odgovarajućem preseku reda i kolone matrice ćelija, tranzistorski prekidač prisutan ili ne. Na slici 7.4 (a) NMOS tranzistori čiji su priključci spojeni na istu liniju podataka formiraju NILI kolo. Na adresama gde se želi da izlazni podatak bude logična nula priključuje se NMOS, a gde se želi logička jedinica, NMOS se izostavlja. Pri normalnom funkcionisanju, svi osm jednog reda drže se na niskom nivou. Kada se selektivni red digne na napon napajanja VDD, svi tranzistori sa gejtom priključenim na taj red se uključuju, dok se kolone na koje su priključene njihove drejn elektrode spuštaju na logičku nulu. Matrica se praktično realizuje sa tranzistorima na svim presecima. Naknadno se raspored bita realizuje izostavljanjem drejn ili sors konkata, ili gejt elektrode, na mestima gde je željena logička jedinica.

(a) (b)

Slika 7.4: (a) NILI matrica,(b) NI matrica Matrica sa slike 7.4 (b) naziva se NI ROM matricom ćelija zato što izlaz kolone ide na nivo nule samo kada svi tranzistori priključeni na tu kolonu provode. U ovom slučaju, svi sem jednog reda uvek se drže na nivou VDD. Kada selektovani red padne na nulu svi tranzistori priključeni na taj red postaju neprovodni, a izlazi kolona u kojima se nalaze idu na visoki nivo. Matrica se praktično izrađuje sa tranzistorima na svim presecima, a naknadno se sors i drejn tranzistora na mestima željene logičke nule, izbacuju izostavljanjem implantacije ili difuzije. Performanse ROM memorija zavise od karakteristika tehnološkog postupka izrade. U svakom slučaju NILI matrice imaju brže vreme pristupa, i prednost da se željeni raspored bita u matrici može determinisati maskom koja definiše kontakte tranzistora ili maskom za kontakte između slojeva metala. Na taj način ove matrice se mogu držati uskladištene sa gotovo kompletiranim procesom izrade, a zati se po potrebi brzo dovršavati do željenog rasporeda bita, korišćenjem maske koja omogućuje kontakte samo za tranzistore na lokacijama logičke


102

nule. ROM baziran na NI logici ima duže vreme pristupa. Takođe konačni izgled matrice mora biti definisan u početnim fazama izrade. Prednost u odnosu na NILI matrice je većoj gustini bita po jedinici površine pri korišćenju istog tehnološkog procesa i pravila za dizajniranje tlocrta. Vreme pristupa ROM-u je ograničeno otpornostima i kapacitivnostima linija redova i kolona, kao i njihovim strujama. U polisilicijumskoj gejt tehnologiji redovi su uglavnom urađeni u sloju poli-Si, i moraju biti izloženi naponu od nekoliko volti. Površinska otpornost poli-Si je u opsegu od 20 do 50 oma po kvadratu. Tako linije reda širine 6 mikrona i dužine 3000 mikrona može imati serijsku otpornost od 25 oma. Ako pretpostavimo da ta linija formira gejt veličine 6x6 mikrona za svaki od 128 tranzistora, ukupna kapacitivnost linije biće oko 2 pF. Ovakva RC konstanta može predstavljati ozbiljno ograničenje za vreme pristupa. Slika 7.5 predstavlja uprošćenu realizaciju tlocrta NILI memorijske matrice sa poli-Si gejtovima.

Slika 7.5: Pojednostavljeni tlocrt NILI ROM-a

7.1.2. MOS PROM matrica ćelija Najjednostavnija programabilna MOS ROM memorija je prikazana na slici 7.6. Ona se proizvodi sa unapred ugrađenim tranzistorima na svim pozicijama, tako da je na svim adresama upisana logička nula. Programiranje se vrši jednostavnim pregorevanjem osigurača. Kada se na izlazni priključak Di dovede impuls amplitude veće od VDD osigurač u drejnu MOS tranzistora na adresiranoj liniji će da pregori. Na mestima pregorelih osigurača realizovaće se logička jedinica. Ovako realizovana PROM je za unikatne ili male serije digitalnih uređaja daleko ekonomičnija od mask ROM memorija. Njihovo programiranje vrši se uz pomoć računara i PROM programatora. Veliki nedostatak PROM memorije je to što se jedanput upisani sadržaj ne može menjati.


103

Slika 7.6: Programabilna NMOS ROM

7.1.3. MOS EPROM i EEPROM matrica Najrasprostranjeniji oblik programabilne ROM memorije sa mogućnošću brisanja zasniva se na specifičnoj MOS strukturi prikazanoj na slici 7.7. Ova skladišna struktura koristi se u NILI matrici prikazanoj na slici 7.4 (a). Dva sloja poli-Si formiraju takozvani dupli gejt koji je prikazan na slici 7.7 (a). Gejt 1 je "viseći" tj.nema nikakav električni kontakt. Gejt 2 služi za selekciju ćelije, odnosno preuzima ulogu MOS tranzistora iz ROM NILI matrice.

(a) (b)

Slika 7.7: MOS EPROM Funkcionisanje ovog EPROM-a zasniva se na mogućnosti visećeg gejta da uskladišti opterećenje. Neka je inicijalno viseći gejt bio neopterećen, tako da je sa sorsom drejnom na masi potencijal prvog gejta 0V. Kako potencijal gejta 2 raste, tako se diže i potencijal gejta 1 ali nešto sporije usled delovanja kapcitivnog razdelnika C1-C2. Krajnji efekatr je dizanje napona praga tranuistora ali je napon čitanja od +5V dovoljan da obrazuje kanal. Na taj način ostvarena je logička nula. Ako želimo da upičemo jedinicu u ovu ćeliju, gejt 2 i drejn dižemo na 25V dok sors i substrat ostavljamo uzemljenje. Usled ovoga, jako polje u oblasti drejn-substrat dovodi do lavinskog


104

proboja ovog spoja. Visoko polje u oblasti drejna ubrzava elektrone koji prolaze kroz oksid i bivaju "zarobljeni" na prvoj gejt elektrodi. Kada se potencijal gejta 2 i drejna spusti na nulu, negativno naelektrisanje gejta 1 obara njegov potencijal na oko – 5V. Ako je nivo napona gejta 2 za čitanje ograničen na +5V, kanal se neće formirati. Tako je logička jedinica upisana u ćeliju. Gejt 1 je kompletno okružen sa SiO2, odličnim izolatorom, tako da opterećenje može biti uskladišteno mnogo godina. Međutim, podatak se vrlo lako može izbrisati izlaganjem ćelije jakom ultravioletnom zračenju. To znači da ovi EPROM-i moraju biti pakovani sa transparentnim poklopcima kako bi mogli biti izliženi UV zračenju. Programabilna ROM memorija sa mogućnošću električnog brisanja (EEPROM) takođe kao memorijske ćelije koristi MOS tranzistore sa duplim gejtom. Šema memorije je ista s tim što je izolacija između gejta 1 i kanala svedena na svega 100A. Upis logičke jedinice je sličan kao kod EPROM-a s tim što je dovoljan napon od 10V. Brisanje podataka se obavlja električno, tako što se na gejt priključuje napon suprotnog polariteta od napona upisa. Osnovna razlika između EPROM-a i EEPROMA-a je što se prilikom brisanja EPROM-a briše celokupni sadržaj a kod EEPROM-a brisanje se vrši selektivno.

7.1.4. MOS dekoderi Dekoderi reda i kolone prikazane na slici 7.8 su osnovni elementi MOS memorijskih kola. Vreme pristupa i potrošnja snage memorijskih kola su uglavnom određena upravo dizajnom dekoderskih kola. Sličan dizajn koristi se i kod ROM i u RAM kolima.

(a) (b)

Slika 7.8: (a) NILI dekoder, (b) NI dekoder Ove slike prikazuju NMOS dekodere bazirane na NILI i NI logičkim kolima. Ulaz u dekoder je binarna N-bitna adresa. Ulazni signali su uniformni što se tiče naponskih nivoa, invertovani


105

(da obezbede komplementarne signale) i propušteni kroz baferska kola. Dva invertora po adresnom bitu omogućuju najjednostavnije rešenje za navedene uslove. Dekoderi selektuju jedan od 2N izlaza za svaki adresni ulaz koristeći 2N logičkih kola, svako sa N ulaza. Kod NILI dekodera prikazanog na slici 7.8 (a) selektovani izlaz ide na visoki nivo, pa je ovakav dekoder pogodan za direktno povezivanje na linije reda u MOS NILI ROM-u. Kod NI dekodera prikazanog na slici 7.8 (b) selektovani izlaz ide na niži nivo, pa je ovaj dekoder povoljan za direktno povezivanje na red MOS NI ROM-a.Geometrijski odnos logičkih kola adresnog dekodera može biti isti kao u ROM matrici. Tada dekoder i ROM matrica predstavljaju iste strukture koje se razlikuju samo po rasporedu podataka. Ovakva struktura dobijena spajanjem dekodera sa slike 7.8 (a) i ROM matrice sa slike 7.4 (a) prikazana je na slici 7.9. PLA su upravo izvedene iz ove strukture.

Slika 7.9: Dekoder i ROM kao dve matrice

Dekoderi sa kolima različitih dimenzija u odnosu na tranzistore matrice koriste se za selektovanje kolona kod ROM i RAM kola. Tako kod ROM matrica sa slike 7.4 moguća su rešenja prikazana na slici 7.10.

(a) (b)

Slika 7.10: (a) Dekodovanje kolone, (b) dekoder u obliku drveta


106

7.1.5. Izlazni MOS pojačavači Za baferisanje izlaznih podataka može se koristiti jednostavno invertorsko kolo. Medjutim ovako rešenje izazvaće dodatno kašnjenje, tj. duže vreme pristupa memorije i zato nije pogodno za praktičnu upotrebu.Vreme pristupa može se smanjiti ako se smanji promena napona na linijama kolona.Slike 7.11 i 7.12 prikazuju NMOS i CMOS izlazne pojačavače koji pravilno dizajnirani omogućuju ulazne nivoe koji se razlikuju za 0.5V ili manje. Izlazni pojačavač potreban je za svaki izlaz ROM- a, a njegovim korišćenjem izbacuju se pull-up tranzistori. Oba kola su projektovana tako da smanje promene napona u tačkama 1 i 2, a povećavaju promene napona u tački 3. Maksimalna vrednost napona V2 je jedan napon praga NMOS tranzistora ispod fiksnog napona V4, i to odgovara slučaju logičke jedinice.Tada se V3 diže na napon napajanja VDD. Kada se radi o ćeliji sa nulom, V1 i V2 padaju vrlo malo a V3 pada sa VDD do napona V2. To je zato što su M2 i M3 projektovani sa W/L mnogo većim od M1, a M4 sa W/L manjim nego W/L kod M1.Da bi se ostvarila velika promena napona u tački 3 maksimalna vrednost za V2 treba da bude manja od VDD/2. Ipak V2 ne sme da se približi OV, jer bi to smanjilo struju tranzistora M1 (koji je minimalnih dimenzija). Napon V4 se može uzeti 4V u slučaju da je VDD=5V. Ovaj napon obezbedjuju tranzistori M7 i M8. Tranzistori M5 služi da obezbedi dodatnu struju kako bi se onemogućio prevelik pad V2. Pomerač nivoa realizovan sa M9 i M10 daje izlaz u opsegu od 0.5 do 3.4 V. Neophodan je zbog toga što najniži nivo napona V3 (oko 1.8V) nije dovoljno nizak da isključi M11. Izlazni invertor realizovansa M11 i M12 treba da ima KR veće nego obično kako bi ostvario prihvatljivo VOL sa ulazom od 3.4V.

Slika 7.11: Izlazni NMOS pojačavač

Kod CMOS izlaznog pojačavača tranzistori M5 i M6 obezbedjuju promenu napona u tački 6 gotovo za VDD, tako da pomerač nivoa nije potreban. Pri normalnom radu V1 će pasti za par desetina volta i izazvaće mali pad napona duž M2 i M3. Ako se povaćaju dimenzije tranzistora M2 i M3 kako bi smanjio pad napona, ukupna kapacitivnost će se povećati i tako usporiti rad memorije.


107

Slika 7.12: Izlazni CMOS pojačavač

7.1.6. Bipolarne ROM i PROM matrice ćelija Najkraće vreme pristupa i perioda ostvareo je tehnologijom bipolarnih tranzistora. Ćelije koje se koriste u bipolarnim ROM I PROM prikazane su na slici 7.13.ROM sa šotkijevim diodama i tranzistorima u sprezi sa zajedničkim emiterom, prikazana na slici 7.13 (a) i (b), programirana je selektivnim izostavljanjem kontakata na maski za kontakte kao delu tehnološkog procesa. PROM na slici 7.13 (c), realizovan sa tranzistorima u sprezi sa zajedničkim emiterom, sadrši topljive veze (osigurače) u rednoj vezi sa svakim tranzistorom. Ovi osigurači realizovani su dodatnim tehnološkim postupcima depozicije i selektivnog uklanjanja niklhroma, polisilicijuma ili nekog drugog provodnika (Al ne dolazi u obzir). Memorija se programira sagorevanjem željenih osigurača. Ove PROM su predvidjene za rad sa napajenjem od 5V, i ovaj napon ne ugrožava upisane podatke jer je za sagorevanje osigurača potreban napona od 10 – 15 V.

(a) (b) (c)

Slika 7.13. Bipolarne ROM i PROM matrice ćelija (a) Šotki ROM, (b) ROM sa ZE tranzistorima; (c) PROM sa ZE tranzistorima


108

7.1.7. Bipolarni dekoderi i kola za čitanje Dekoderi za bipolarne ROM i RAM su najčešće bazirani na standardnim TTL ili ECL kolima. Potrošnja kola i složenost dizajna mogu biti smanjeni korišćenjem prednosti odredjene primene. Tako jednostavno I kolo sa slike 7.14 (a), predstavlja zadovoljavajući dekoder reda za ROM i PROM matrice sa slike 7.13.

(a) (b)

(c)

Slika 7.14: (a) Dekoder reda, (b) Dekoder kolone, (c) Kolo za čitanje i babaferisanje Dekoder kolone za ove matrice mora da sprovede struju selektovane kolone do ulaza kola za čitanje, tako da prepoznavanje logičkih nivoa bude precizno. Primer ovog dekodera dat je na slici 7.14 (b). Otpornik R4 je izabran tako da baznu struju tranzistora T4 održi dosta manjom od moguće struje kolone. Tako, kada se očitava logička 0, nema struje kroz kolonu već se posle selekcije pojavljuje struja baze T4. Kada se očitava logička 1, posle selekcije imaćemo struju jednaku zbiru struja kolone i baze koja je nekoliko puta veća od struje pri očitavanju logičke nule. Kolo za čitanje sastaoji se od pojačivača i bafera i prikazano je na slici 7.14 (c). Ovo Kolo prepoznaje logičke nivoe i pretvara ih u standardne TTL izlaze.


109

7.2. Statičke RAM memorije

7.2.1. Statičke MOS memorijske ćelije Na slici 7.15 prikazane su statičke memorijske ćelije bazirane na NMOS i CMOS tehnologiji. Obe ćelije sadrže par ukršteno vezanih invertora M1,M5 i M2, M6 koji čine skladišni flip-flop. Osnovne težnje u projektovanju su minimiziranje radne površine čipa i potrošnje snage.

(a) (b)

Slika 7.15: Statičke MOS RAM ćelije (a) NMOS, (b) CMOS

Kod CMOS kola potrošnja u stabilinim stanjima je vrlo mala jer je određena samo strujama curenja. U NMOS kolu jedan invertor je uvek uključen i vodi struju izvora. Struja može biti smanjena projektovanjem M1 i M6 sa W/L mnogo manjim od 1, što dovodi do povećanja radne površine čipa. Ako struju stabilnog stanja NMOS kola treba smanjiti ispod 1 μA, ovo je moguće ostvariti na mnjoj površini samo ako se tranzistori M5 i M6 zamene otpornicima urađenim u sloju nedopiranog poli-silicijuma čija je površinska otpornost 10 MΩ i više. Ovako se složenijim postupkom štede i snaga i radna površina čipa. Obe ove ćelije koriste par prekidačkih tranzistora M3 i M4 koji omogućuju izlaz i ulaz podataka sa ćelije na zajedničke linije za podatke C i C . Linije za selekciju reda R se drži na niskom nivou sem u slučaju upisa ili čitanja podataka te ćelije. Ako je u ćeliji upisana logička 0 biće provodni tranzistori M1 i M6. Kada se dizanjem R na visoki nivo selektuje red ove ćelije tranzistori M3 i M4 postaju provodni i priključuju ovu ćeliju na liniju za podatke C i C . Naponski nivo linije C biće VDD, a na liniji C će biti napon V0, znatno niži od VDD. Ako u ćeliju treba upisati sadržaj 1, dodatnom logikom obara se nivo na liniji C , što preko tranzistora M4 prebacuje SR leč ćelije. Pri upisu 0 obara se naponski nivo linije C . Slika 7.16 prikazuje pojednostavljene šeme pojačavača za čitanje podataka kao i bafera za upis i čitanje. Na slici 7.16 (a) kolone se drže na potencijalu od 3 do 3.5 V pomoću tranzistora M7 i M8. Veći broj ovih kola vezan je na zajedničku izlaznu magistralu podataka RB , RB i zajedničku ulaznu magistralu WB , WB . NILI kolo je iskorišćeno za selekciju kolone zajedno sa tranzistorskim prekidačem M11 koji obezbeđuje strujno kolo samo za izabranu kolonu.


110

Za vreme ciklusa čitanja WB i WB drže se na niskom nivou zbog W =1. Tako su M13 i M14 isključeni. Kada se očitava 1, C je na niskom novou. M10 se isključuje tako da struja teče od RB kroz M9 i M12 do mase. Pošto je izlazna magistrala zajednička za veliki broj kolona ona je visoko kapacitivna. Zbog potrebe za velikom radnom brzinom promene napona treba da budu male. To omogućuje bafer za čitanje prikazan na slici 7.16(b).

(a)

(b)

Slika 7.16 : (a) Pojačavač za čitanje i bafer za upis, (b) Bafer za čitanje Tlocrt statičke CMOS RAM ćelija prikazan je na slici 7.17.


111

Slika 7.17: Tlocrt statičke NMOS RAM ćelija

7.2.2. Bipolarne matrice ćelije Prvobitne poluprovodničke memorije bile su rađene u bipolarnoj tehnologiji.U međuvremenu MOS tehnologije su dostigle nižu cenu izrade i manju potrošnju po bitu i tako preuzele primat. Bipolarne memorije se danas koriste jedino u slučaju kada su neophodne vrlo velike brzine rada. Dve najraširenije korišćene bipolarne memorijske ćelije prikazane su na slikama 7.18 i 7.19, i mogu se nazvati ćelija sa uparenim emiterima, odnosno ćelija sa uparenim diodama. Koja od ove dve realizacije će se koristiti određuje da li su na raspolaganju Šotki diode (zavisi od tehnološkog postupka). U slučaju da su ove diode na raspolaganju primenjuje se ćelija sa uparenim diodama. Obe ćelije rade sa niskim naponom, oko 1V, kako bi smanjile utrošak snage.Naponi za selekciju reda tj. kolone izabrani su tako da struje tih veza u toku čitanja budu veće nego struje stabilnog stanja. Ćelija sa uparenim emiterima zahteva dve linije reda ispunjenja ovog uslova. Svi režimi rada ćelija prikazani su na vremenskim dijagramima.

Slika 7.18:Ćelija sa uparenim emiterima i vremenski dijagram


112

Slika 7.19: Ćelija sa uparenim diodama i vremenski dijagram


113

7.3. Dinamičke RAM Važnost smanjenja troškova po bitu memorije dovelo je do upotrebe dinamičkih memorijskih ćelija, koje podatke sklaište kao opterećenje na kondenzatoru. Pošto uobičajene struje curenja mogu isprazniti kondenzator za nekoloko milisekundi, kod ovih ćelija neophodno je periodično osvežavanje sadržaja ćelije. Tipična perioda osvežavanja 2-4 ms.Za memorije od 64K bajta i veće, cena kompletne dinamičke memorije uključujući i deo za periodično osvežavanje sadržaja je niža od cene sistema baziranog na statičkim ćelijama.

7.3.1. Dinamičke ćelije sa tri tranzistora Prva široko korišćena dinamička memorijska ćelija prikazana je na slici 7.20. Ova ćelija može se izvesti iz statičke ćelije sa slike 7.15 (a) izstavljanjem tranzistora M1, M5 i M6. Za razliku od ćelije sa slike 7.15 (a) ova nezahteva poseban odnos dimenzija korišćenih tranzistora, tj. svi mogu biti minimalnih dimenzija. Parazitna kapacitivnost C1 je eksplicitno prikazana jer je od značaja za rad kola. Upravo opterećenje na ovom kondenzatoru predstavlja uskladišten podatak . Selekcione linije za upis i čitanje moraju biti odvojene kako se pri čitanju, kroz M3, nebi ispraznio kondenzator.

Slika 7.20: Dinamička ćelija sa 3 tranzistora i vremenski dijagram

Ćelija radi u dvo-faznom taktu.U prvoj polovini ciklusa čitanja ili upisa linije Du i Di se postavljaju na visoki nivo preko tranzistora My1 i My2,koji se startuju pred naponom P. Logička jedinica se upisuje uključivanjem M3 pošto je Du bilo na visokom nivou. Nula se upisuje uključivanjem M3 nakon što P padne na nulu. Čitanje se ostvaruje uključivanjem M4 po završenom prednapajanju (P=0). Ako je bila upisana jedinica nivo Di pada preko M2 i M4 ako je bila nula M2 neće provoditi tako da Di ostaje na visokom potencijalu. Ovde možemo primetiti da je podatak pri očitavanju invertovan. Svake 2 ili 4 ms upisani podatak se očitava, rezultat se invertuje a zatim ponovo upisuje na istu lokaciju. Naponski nivo linije Di može se detektovati jednostavnim invertorom, ali će to izazvati određeno kašnjenje zbog potrebne promene napona Di za 2 ili 3 V. Ako je potrebno kraće vreme pristuoa može se koristiti kolo sa slike 7.16 (b).


114

7.3.2. Dinamička ćelija sa jednim tranzistorom Ova ćelija prikazana je na slici 7.21. Postoje mnogobrojne varijacije u njenoj praktičnoj realizaciji, u zavisnosti od broja slojeva polisilicijuma, zatim načina izrade kondenzatora, provodnika koji se koristi za redove i kolone itd. Ipak princip rada ostaje isti za sve.

Slika 7.21:Ćelija sa jednim tranzistorom i vremenki dijagram

Upis ili čitanje ostvaruju se aktiviranjem tranzistora M1 selekcijom linije reda. Podaci se skladište na kondenzatoru C1. Zbog potrebe za što manjom površinom kondenzator C1 je vrlo male kapacitivnosti, od 30-100 fF. Stoga se osvežavanje vrši svake 2 ms . Upis se realizuje dovođenjem niskog ili visokog nivoa na kolonu kada je red selektovan. Kada se podatak očitava, opterećenje kondenzatora C1 se deli sa 10 do 20 puta većom kapacitivnošću linije kolone C2. Nakon 2 ms razlika napona uskladištenje jedinice i nule biće oko 2 V, što daje izlazni napon reda 100 mV. Zato je neophodan pojačivač signala na izlazu, koji predstavlja najsložniji deo u projektovanju dinamičkog sistema sa jednim tranzistorom.

(a)

(b)

Slika 7.22:(a) Izlazni pojačavač za 64K-bitnu dinamičku memoriju, (b)vremenski dijagram


115

Pojednostavljena šema kola za čitanje i osvežavanje data je na slici 7.22(a) . Regenerativno okidanje dinamičkog flip-flopa detektuje male izlazne signale i pretvara ih u klasične nivoe. Skladišne ćelije ovog kola su podeljene na pola tako da su na obe strane flip-flopa priključene jednake kapacitivnosti. Vremenski dijagram rada kola prikazan je na slici 7.22 (b). Prednaponska faza takta Fp postavlja napon na linijama kolona približno naponu napajanja, a napon u veštačkim ćelijama na nulu. Jedan red je tada selektovan signalom Fr, a u isto vreme signalom Fd selektovana je veštačka ćelija na suprotnoj strani. Zato napon kolone priključen na tu veštačku ćeliju polako pada kako se opterećenje kolone deli sa kapacitivnošću ćelije. Na suprotnoj strani napon kolone pada dvostruko brže (ako je upisana 0) ili uopšte ne pada ( ako je upisano 1). Razlika napona ovih kolona određuje konačno stanje flip-flopa kada se primeni signal Fs. Podatak se izvodi preko dekodera kolone do poslednjem pojačavanja i na kraju i do izlaznog bafera .Prikazan vremenski dijagrami odgovaraju očitavanju nule uskladištene u levoj polovini matrice.

7.3.3. Vremenski zahtevi kod dinamičkih RAM Prethodno upisane statičke memorije funkcionišu ispravno za zadati takt signal, koji može imati trajanje od specificiranog minimalnog do bezkonačno dugog, bez gubljenja podataka. Kako je već naglašeno dinamičke memorije imaju stalnu potrebu za periodičnim osvežavanjem sadržaja preko svih adresa redovan. Postoje i druge radnje koje se ne mogu realizovati statičkim signalima kao što su vremensko multipleksiranje adresa redova i kolona, prednapajanje linija kolona i pobuđivanju izlaznih pojačavača neposredno posle prenosa uskladištene podataka ka linijama kolona. Moderna dinamička RAM kola, signale potrebne za opsluživanje navedenih funkcija izvode iz dva spoljna signala, poznata kao row adress strobe ( RAS ) i column adress strobe (CAS ). U praksi se u stvari koriste kompletni ovih signala na vremenskim dijagramima sa slike 7.23, mogu se uočiti relacije između RAS , CAS i W signala.


116

ta (C) – vreme pristupa posle CAS tsu – vreme postavljanja th - vreme držanja AC – adresa kolone t PXZ - vreme nemogućnosti izlaza AR - adresa reda tRLCL - vreme kašnjenja rd - komanda čitanja

Slika 7.23: Vremenski dijagrami dinamičke RAM


117

7.4. Serijske memorije Blok dijagram serijske memorije ili memorije sa pomeračkim registrima prikazan je na slici 7.24. Podatak upisan u memoriju sa leve strane se pomera jedno mesto u desno na svaki signal takta. Kontrola za pomeranje / upis određuje režim rad kola .

Slika 7.24: Blok dijagram pomeračkog registra

7.4.1. Pomerački registri sa MOS tranzistorima Šema dvofaznog uparenog dinamičkog pomeračkog registra data je na slici 7.25 (a). To je u stvari redna veza dva invertora bazirana na dvofaznoj uparenoj logici prikazanoj na slici 2.26 (a). Za vreme dok je F1= 1 podatak sa ulaza se invertuje i prenosi do sledećeg invertora. U toku F2= 1 podatak se ponovo invertuje i prenosi na izlaz. Logički nisoi se regenerišu u svakom invertoru.

(a)

(b)

Slika 7.25:(a) Jedan stepen dvofaznog dinamičkog pomeračkog registra, (b) takt dvofaznog

pomeračkog registra. U slučaju velikih skladišnih kapaciteta pomerački registri se ne mogu porediti sa RAM. Prvo, serijski upis je inferijoran u odnosu na slučajan pristup koji postoji kod RAM. Drugo potrebno je 6 tranzistora po bitu što je znatno lošije od RAM sa jedno-tranzistorskim ćelijama, i treće pomerački registri imaju znatno veću potrošnju snage.


118

7.4.2. CCD ( charge – coupled devices ) komponente Ove komponente prenose pakete naelektrisanja (pokretnih elektrona ili šupljina ), kontrolisanih višefaznim taktom, duž definisanih putanja. Poprečni presek CCD komponente prikazane na slici 7.26 (a). Elektrode na koje se dovodi signal takta nazivaju se transfer gejtovi. Kada je Du = 0, elektroni ulazni n+oblasti su povučeni taktom F1= 1. Kada F2 ode gore, a F1 padne, ovi elektroni kreću na desno kao paket.Treći takt obezbeđuje željeni protok.

(a) (b) Slika 7.26: (a) poprečni presek CCD serijeske memorije (b) vremenski dijagram

Kada paket naelektrisanja stigne do izlazne n+ elektrode kratki strujni impuls sa Vdd daje na trenutak pad izlaznog napona. To označava logičku nulu koja je bila na ulazu. Ako je na ulazu logička jedinica, tada se n+oblast drži na visokom potencijalu i nema protoka elektrona na desnu stranu. Tako izlazni napon uopšte ne pada što se interpretira kao 1 na ulazu. Vremenski dijagram na slici 7.26 (b) prikazuje funkcionisanje CCD komponente u slučaju ulazne kombinacije 0,10 . Kod CCD komponente javlja se više praktičnih problema. Tako binarni signal mora biti regenerisan na svaki 128 do 1024 stanica, jer manje od 100 % elektrona stigne od jedne do druge n+ oblasti . Takođe , pošto transfer gejt elektrode moraju biti vrlo blizu jedna drugoj (ispod 1 mikron), dolazi do preklapanja oblasti prostornog tovara tako da se mogu javiti struje curenja ili proboji među elektrodama. To utiče da memorije bazirane na CCD komponentama nemaju širu upotrebu.


129

8. IK NA BAZI GaAs I HETEROSTRUKTURA

8.1. GaAs integrisana kola

Zahvaljujući nizu dobrih osobina, GaAs je, kao perspektivan materijal za integrisana kola privukao pažnju istraživača. Najvažnija osobina je visoka pokretljivost elektrona (oko šest puta veća nego u sicilijumu) u slabim električnim poljima, što omogućava proizvodnju komponenata sa većim brzinama. GaAs se odlikuje i većom širinom zabranjene zone, što je neophodan uslov za rad na višim temperaturama. Tabela 8.1. Vrednosti osnovnih tehnoloških parametara GaAs i Si Osobine GaAs Si Pokretljivost elektrona pri koncentraciji legirajućih primesa od N=1017cm-3 5000 cm2/Vs 800 cm2/Vs

Maksimalna brzina elektrona 2107cm/s 1107cm/s Kritično polje 3103V/cm 1103V/cm Pokretljivost šupljina pri N=1017cm-3 250 cm2/Vs 350 cm2/Vs Energija zabranjene zone (tip zabranjene zone

1,43eV (direktan)

1,12eV (indirektan)

Gustina stanja u provodnoj zoni 51017cm-3 31019cm-3 Maksimalna unutrašnja otpornost ~109 Ωcm ~105 Ωcm Relativna dielektrična konstanta 12,6 12 Vreme života manjinskih nosilaca ~10-8 s ~10-3 s Probojno polje ~4105 V/cm ~3105 V/cm Visina Schottkyjeve barijere 0,7-0,8 V 0,4-0,6 V Termička provodnost 0,9 W/cmK 1,5W/cmK Gustina površinskih stanja (QSS/q) 1012-1013cm-2 ~1010cm-2 Zbog malog vremena života sporednih nosilaca i veće širine zabranjene zone, GaAs predstavlja pogodan materijal za proizvodnju integrisanih kola otpornih na radijaciju. To omogućava korišćenje ovog materijala u svojstvu dielektrika u integrisanim kolima namenjenim za rad u centimetarskom i milimetarskom opsegu talasnih dužina, a takodje, i za izolaciju struktura u digitalnim integrisanim kolima. U tab.8.1 su uporedno predstavljene vrednosti tehnoloških parametara GaAs i silicijuma. GaAs ima prednost u odnosu na Si usled razlike u energiji energetskog procepa. Efektivna masa elektrona je obrnuto proporcionalna zakrivljenosti provodne zone koja je proporcionalna energetskom procepu. Zbog toga je efektivna masa elektrona u GaAs manja nego u Si. Za GaAs ona iznosi 0,068m0, dok je za Si 0,198m0, gde je m0 masa slobodnog elektrona koji miruje u vakuumu. Brzina elektrona vn je obrnuto proporcionalna njegovoj masi. Zato je ona mnogo veća u GaAs nego u Si, pri istoj jačini električnog polja. Uočljivo je da vn u Si monotono raste, dok u GaAs ima maksimum koji iznosi 2107cm/s pri jačini električnog polja približno 3,2 kV/cm. Zasićenje brzine elektrona u oba materijala nastupa pri električnom polju od oko 104 V/cm. Brzina zasićenja u GaAs je nešto veća, ali se većinom smatra da su približno jednake i iznose 107 cm/s. Pri standardnim nivoima dopiranja pokretljivost elektrona u GaAs je oko šest puta veća nego u Si. Medjutim, pokretljivost elektrona u GaAs pri manjim koncentracijama

IK na bazi GaAs i heterostruktura

120

primesa može dostići 8000 do 9000 cm2/Vs na sobnoj temperaturi (300 K) odnosno 50000 do 100000 cm2/Vs na temperaturi 77K. Specijalni GaAs tranzistori kao što su HEMT su projektovani tako da koriste ovu prednost.

Slika 8.1. Pokretljivost nosilaca u GaAs i Si u funkciji koncentracije primesa Pored niza dobrih osobina GaAs, postoje nedostaci GaAs tehnologije i to su: relativno visoki troškovi proizvodnje, relativno nizak prinos (manja gustina pakovanja) i nedostatak izolatora za gejtove FET-ova. Prirodni oksid, nastao termičkom oksidacijom GaAs previše je provodan da bi se koristio kao izolator. Slojevi oksida, koji se dobijaju vrlo složenim tehnikama, pokazuju veliku nestabilnost histerezisnih petlji na naponsko - strujnoj karakteristici koje ukazuju na veliku količinu nagomilanog naboja na granici izmedju oksida i poluprovodnika. GaAs je vrlo krt materijal i podložan je razaranju pri tehnološkoj obradi. Zbog toga se u GaAs tehnologiji koriste pločice znatno manjeg prečnika nego u Si tehnologiji. Prednosti i nedostaci GaAs nad Si su sumirani u tab.8.2. Tabela 8.2. Poređenje GaAs i Si Prednosti GaAs Nedostaci GaAs u odnosu na Si Veća pokretljivost elektrona Manja pokretljivos šupljina Manji šum na visokim frekvencijama Veći šum na niskim frekvencijama Poluizolatorska podloga Veća gustina površinskih stanja Veća otpornost na radijacije Veća cena Optoelektronska integracija Teža obrada (povećana lomljivost) Manje parazitne kapacitivnosti prema podlozi Manja termička provodnost


121

8.1.1. Osnovne komponente GaAs monolitnih integrisanih kola Osnovna komponenta u GaAs tehnologiji je tranzistor s efektom polja čiju strukturu čine metal-poluprovodnik. Odatle i potiče naziv MESFET. Takodje se koristi JFET, kod koga je upravljačka elektroda izolovana inverzno polarisanim pn spojem.

(1) MESFET Glavni aktivni element GaAs monolitnih integrisanih kola je tranzistor sa efektom polja i Šotkijevim spojem ili metal-poluprovodnik FET odnosno MESFET. Postoje dva tipa ovih tranzistora: osiromašenog - DFET i obogaćenog tipa – EFET. Poprečni presek je prikazan na sl.8.2. sastoji se od n-provodnog površinskog kanala debljine Tn smeštenog izmedju dva n+ omska kontakta sorsa i drejna. Podloga je poluizolatorski GaAs. Metalna upravljačka elektroda ili Šotkijev gejt je legura titan-paladijum-zlato (Ti/Pd/Au) u kojoj titan formira Šotkijevu barijeru. Upravo zbog osetljivosti na visoke temperature, metali, kao što su zlato, srebro i aluminijum (Au, Ag i Al) nisu pogodni, iako formiraju kvalitetne Šotkijeve barijere.

Slika 8.2. Struktura MESFET-a Struktura i princip rada MESFET-a veoma su slični sa silicijum-spojnim FET (JFET). MESFET je, takodje, unipolarni tranzistor s elektronima kao osnovnim nosiocima naelektrisanja. Naravno i šupljine mogu da budu osnovni nosioci, kada imamo MESFET p-tipa, ali su karakteristike takvog tranzistora znatno lošije zbog male pokretljivosti šupljina. Statičke karakteristike MESFET-a ID=f(VDS) i ID=f(VGS) su veoma slične odgovarajućim karakteristikama MOS tranzistora i mogu se izraziti u istom obliku. Za potrebe približne analize digitalnih kola može se koristiti, kao kod MOSFET-a, najgrublja aproksimacija, prema kojoj je struja drejna kvadratna funkcija napona drejn-sors u linearnoj, odnosno napona gejt-sors u zasićenoj oblasti. U skladu s tim proizilazi:

( )[ ]( )⎪

⎪⎩

⎪⎪⎨

⎧

−>−

−<−−

<

=

pGSDS2

pGSDS2

pGS

VV V ,

VV V ,2

V V ,0

VpVK

VVVpVKI

GS

DSDSGSD (8.1)

gde su:

( )2/2

VALW

TK

g

g

nef

Sμε= (8.2)

konstanta tranzistora, μ pokretljivost elektrona u n-provodnom sloju, εs=12,9ε0= 1,14x10-12 F/cm dielektrična konstanta, Wg i Lg respektivno širina i dužina gejta, a Tnef je efektivna širina


122

provodnog sloja koja zavisi od širine osiromašenog područja. Osiromašeni sloj, opet, varira duž kanala i zavisi od napona gejta. U slučaju da je n-provodni sloj dobijen jonskom implantacijom:

πσ /22 ppnef RT +≈ (8.3) gde su: Rp rastojanje maksimuma raspodele implanta (projektovana oblast implanta) i σp standardna devijacija Gausove raspodele. Na sl.8.3. su prikazane realne karakteristike MESFET-a.

Slika 8.3. Statičke karakteristike MESFET-a obogaćenog tipa (EFET) (Wg=4μm, Lg=1μm)

Uočljiva je zavisnost struje drejna od napona VDS u zasićenoj oblasti. Do ovoga dolazi zbog modulacije dužine kanala, kao kod MOSFET-a. Zbog toga treba (42) modifikovati množenjem faktorom (1+λDS), gde je λ recipročna vrednost ekvivalentnog Erlijevog napona. U literaturi je predloženo više analitičkih modela karakteristike ID(VDS) MESFET-a koji se koriste u kompjuterskim modelima za izračunavanje parametara linearnih kola. Čini se da je najprihvatljiviji tangens hiperbolični Curtice-ov model, koji jednom jednačinom obuhvata obe oblasti, linearnu i oblast zasićenja:

( ) ( ) ( )⎩⎨⎧

>+−<

=pGSDSDSpGS

pGSD V VVVVVK

V VI

;tanh1;0

2 αλ (8.4)

gde je α(1/W) konstanta tranzistora kojom se definiše granica zasićene i linearne oblasti.

8.1.2. Spojni FET (JFET) JFET ima svoj ekvivalent u GaAs integrisanim kolima. Izolacija gejta se izvodi inverzno polarisanim pn spojem, a ne pomoću Šotkijeve barijere kao kod MESFET.

Slika 8.4. Struktura GaAs JFET-a


123

Postupak realizacije JFET-a je složeniji nego MESFET-a jer postoji dodatna inplatacija p+-oblasti. Kontrola dubine ove oblasti mora da bude veoma precizna zato što ona utiče na napon praga. GaAs JFET može da bude sa ugradjenim ili sa indukovanim kanalom, odnosno D ili E tipa. Prednost E JFET-a u odnosu na E MESFET je u tome što ima nešto veću logičku amplitudu jer je napon pn spoja veći od napona Šotkijeve diode. Medjutim, njegova brzina je manja zbog dodatne kapacitivnosti pn spoja.

8.2. Kola sa HEMT-ovima

Tranzistor sa velikom pokretljivošću elektrona HEMT zasniva se na činjenici da je pokretljivost elektrona u GaAs obrnuto proporcionalna koncentraciji primesa. Tako, na primer, pokretljivost elektrona u n-tipu GaAs, koji se obično koristi u oblasti kanala MESFET-a iznosi oko 5000 cm2/Vs, dok pokretljivost elektrona u čistom GaAs iznosi oko 9000 cm2/Vs.

Slika 8.5. Poprečni presek AlGaAs/GaAs heterospojnog tranzistora sa velikom pokretljivošću elektrona (HEMT)

Potrebno je napraviti sloj skoro čistog GaAs kojim će se elektroni kretati izmedju drejna i sorsa. Ovo se ostvaruje formiranjem heterospojeva od GaAs i materijala sa većom širinom zabranjene zone, kao što je Al03Ga07As. Ovaj materijal ima veći energetski procep (1,8eV) nego GaAs (1,4eV). Zbog toga će unošenjem donorskih primesa u AlGaAs doći do prelaska elektrona iz njega u GaAs, koji ostavljaju iza sebe oblast pozitivnog naelektrisanja. Na graničnoj površini izmedju GaAs i AlGaAs, izmedju potencijalne barijere i dna provodne zone GaAs, pojavljuje se stojeći talas elektrona, zbog čega oni gube sposobnost kretanja u pravcu normalnom na graničnu površinu. Tako se formiraju dvodimenzionalni uslovi za kretanje elektrona. Osim toga, slobodni elektroni i donorski joni medjusobno su prostorno razdvojeni zbog čega je efekat rasijanja donorskih jona veoma mali. Moguća struktura HEMT je prikazana na sl.8.5. Pokretljivost elektrona u tankom "dvodimenzionalnom" sloju dostiže 8500 cm2/Vs na sobnoj temperaturi. HEMT može da bude osiromašenog ili obogaćenog tipa. Napon praga Šotkijeve diode HEMT-a je veći nego silicijumske i iznosi oko 1V. Ovo povećava logičku amplitudu i margine smetnji E-HEMT.

8.3. Logička kola na bazi GaAs

Sinteza GaAs logičkih kola se ostvaruje na sličan način kao sa nMOS tranzistorima. Logičke funkcije implementiramo mrežom paralelnih ili serijskih ili, kombinovano i


124

paralelnih i serijskih prekidačkih tranzistora. Kao opterećenje se koristi GaAs tranzistor osiromašenog tipa sa kratko spojenim gejtom i sorsom. Ukoliko su prekidači GaAs tranzistori obogaćenog tipa, topologije GaAs i odgovarajućih nMOS logičkih kola su potpuno iste. Razlike nastaju kada su prekidački GaAs tranzistori osiromašenog tipa. Naime, DFET tranzistori imaju negativan napon dodira, a pozitivno napajanje VDD izmedju drejna i sorsa. Budući da je promena napona drejn-sors u granicama 0≤VDS≤VDD, prekidački tranzistor, pobudjivan sa drejna, bio bi stalno provodan i ne bi postojala sopstvena kompatibilnost bez koje ne postoji mogućnost sinteze složenijih logičkih mreža. Postoji još jedno ograničenje svojstveno svim GaAs logičkim kolima. Naime, gejt-sors GaAs tranzistora je ili Šotkijev ili pn spoj. Taj spoj ne bi trebalo da bude u provodnom stanju: Stoga je maksimalna vrednost izlaznog napona logičkih kola ograničena na oko 0,5 do 0,7V.

3.3.1. Baferovana FET logička kola (BFL)

Prva GaAs logička kola su razvijena na bazi D-MESFET. Šema troulaznog NILI kola je prikazana na sl.8.6. Ono se sastoji od dva stepena: ulaznog logičkog i izlaznog prilagodnog. Logički stepen je potpuno analogan odgovarajućem nMOS. Prenosna karakteristika ovog stepena bez ikakvog opterećenja bi izgledala kao na sl.8.6 b). Dakle, visoki logički nivo bi bio VDD, a nizak oko 0,2V. Neka je napon dodira Vp=-1V. Da bi se ostvario uslov sopstvene kompatibilnosti, tj. da bi kolo moglo da pobudjuje ista ovakva kola, neophodno je izvršiti prilagodjenje naponskih nivoa. Pri tome, nizak nivo mora da bude manji od napona dodira (VOL<Vp>0), a visok manji od napona praga vodjenja Šotkijeve diode (VOH<VDtŠ<0,7V). Stepen za prilagodjenje se sastoji od sors spoja (tranzistori Q5 iQ6) i dioda D1, D2 i D3, za pomeranje naponskog nivoa. Ne računajući diode, ekvivalentan izlazni stepen, ali s emitorskim spojem postoji kod ECL logičkih kola. Sors spoj obezbedjuje nisku izlaznu impendansu, tj. ima funkciju baferskog stepena, pa su karakteristike kola relativno nezavisne od opterećujućeg faktora i kapaciteta opterećenja. Otuda potiče generalni naziv ove vrste logičkih kola – baferovana FET logika ili BFL.

Slika 8.6. a) troulazno NILI u baferovanoj FET logici (BFL), b) prenosna karakteristika izolovanog logičkog stepena i c) prenosna karakteristika BFL pri VDD=3,5V i VSS = 2V


125

Slika 8.7. Logičko kašnjenje i disipacija snage BFL invertora u funkciji širine kanala i napona dodira pri opteretnom faktoru F0=3

8.3.2. Nebaferovana FET logika (UFL)

Drugu grupu GaAs logičkih kola sa D-MESFET čini nebaferovana logika ili UFL. Šema dvoulaznog NILI kola u UFL je prikazana na sl.8.8. U odnosu na BFL, izostavljen je tranzistor sors folovera, tako da stepen za prilagodjenje čine tranzistor Q4 u diodnom spoju i pomerači nivoa sa diodama D1, D2 i D3.

Slika 8.8. Dvoulazno NILI kolo u UFL a) i njegova prenosna karakteristika b) Zbog nedostatka sors sljedila UFL kola su osetljiva na promene opterećenja, ali i na

parametre samog kola (varijacije tehnološkog procesa). Disipacija snage je manja, a struktura jednostavnija nego kod BFL. Stoga UFL ima svoje mesto u projektovanju GaAs MSI i LSI kola bez obzira na neke nedostatke.


126

8.3.3. Direktno spregnuta FET logika (DCFL) Potpuno analogne topologije GaAs i nMOS logičkih kola se dobijaju kada su

prekidački GaAs tranzistori obogaćenog tipa. Šema takvog troulaznog NILI kola je prikazana na sl.8.9. Ovde nema nikakvog stepena za prilagodjavanje. S obzirom na direktnu spregu logičkih kola, uobičajen naziv je – direktno spregnuta FET logika ili DCFL.

Slika 8.9. Troulazno NILI kolo u DCFL Osim što su veoma jednostavna, ova kola imaju manju potrošnju od UFL GaAs

logičkih kola. Ona se kreće u granicama od nekoliko desetaka do nekoliko stotina μW po gejtu.

8.3.4. Sinteza složenijih logičkih funkcija

Osnovna GaAs logička kola su NILI iako su i NI kola po svojoj strukturi slična, s tom razlikom što su prekidački tranzistori spojeni kaskodno (jedan nad drugim). Prema tome, troulazna NI BFL i DCFL kola se dobijaju kada se tranzistori Q1, Q2 i Q3 odgovarajućih NILI kola na sl.8.6. i 8.9. umesto paralelno, spojene serijski (kaskodno). Serijsko povezivanje MESFET utiče na njihove napone dodira, što dovodi do degradacije prenosne karakteristike. Posebno su na to osetljiva kola u DCFL. Zato su geometrije serijskih tranzistora različite. Na taj način se postižu jednaki naponi dodira kaskodnih struktura. Ovo ukazuje na činjenicu da su GaAs NI složenija od odgovarajućih NILI kola. Stoga i jeste NILI logika osnova za sintezu složenijih digitalnih mreža.


127

Slika 8.10. Mreže prekidačkih tranzistora logičkog stepena pri sintezi složenijih logičkih funkcija

Sinteza složenijih logičkih funkcija se postiže kombinujući paralelne (ILI) i serijske (I) mreže prekidačkih tranzistora, na potpuno isti način kao kod nMOS tehnike.


128

8.3.5. GaAs u oblasti LSI I VLSI Poslednjih dvadesetak godina GaAs ima sve zapaženiju ulogu u izradi integrisanih

kola MSI, LSI i VLSI. Komercijalno su raspoloživa i ASIC sa preko 50.000 gejtova. Značajan prodor GaAs u oblast LSI i VLSI je pre svega posledica permanentnog

poboljšanja karakteristika materijala i tehnološkog procesa. U tom smislu treba istaći dva ključna faktora:

− poboljšanja karakteristika MESFET-a tehnikom samo-podešavanja gejta i − novi heterospojevi i usavršavanje tehnologije izrade tranzistora sa visokom

pokretljivošću elektrona (HEMT). Tehnologija samopodešavanja implantacijom n+ sloja je originalna tehnologija

proizvodnje GaAs integrisanih kola. Primenjuje se za izradu kako digitalnih tako i analognih mikrotalasnih monolitnih integrisanih kola. Omogućuje izradu tranzistora s malim rasipanjem napona dodira i malom otpornošću sorsa.

Pojavom HEMT tehnologije dostignute su nove mogućnosti za izradu LSI i VLSI kola s vrlo velikom brzinom i malom potrošnjom, naročito pri niskim temperaturama.

Veoma značajan rezultat novih HEMT je vrlo malo rasipanje napona dodira tranzistora u integrisanom kolu. Promene ovog napona na pločici prečnika 76mm iznosile su 23mV, za HEMT obogaćenog i 35mV, za HEMT osiromašenog tipa. Granična frekvencija jediničnog pojačanja tranzistora standardno je preko 20 GHz.


129

9. ELEMENTARNA ANALOGNA INTEGRISANA KOLA U analognim integrisanim kolima tranzistori rade u aktivnom stanju.

9.1. Izvori konstantne struje Idealni izvor konstantne struje je elektronsko kolo koje daje struju opterećenju, a čija

vrednost ne zavisi od otpornosti opterećenja niti od napona na opterećenju. Njegova struja može da bude u funkciji nekog drugog napona ili struje u sistemu, ali nije u funkciji napona opterećenja koga posmatrani izvor napaja.

Izvori konstantne struje u linearnim integrisanim kolima imaju višestruku primenu. Osnovna im je funkcija da konstantnom strujom napajaju ostale blokove u integrisanom kolu. Tako se ostvaruje dobra stabilnost statičkih radnih tačaka bez obzira na dosta velike tolerancije parametara komponenata u monolitnim integrisanim kolima. Osim toga, strujni izvori se koriste kao aktivna opterećenja naponskih i diferencijalnih pojačavača.

Zbog višestruke primene strujnih izvora, generalno u integrisanim kolima, traži se jednostavno upravljanje strujom i velika stabilnost s promenom temperature ili napona napajanja. Zato je opšteprihvaćen koncept strujnih ogledala kod kojih se struja iz referentne grane preslikava u druge nezavisne grane s različitim opterećenjima. Struja u referentnoj grani je potpuno nezavisna od struja opterećenja, pa se naziva referentnom strujom. Od njene stabilnosti zavisi stabilnost struje u njenim granama.

Slika 9.1. Strujna ogledala: (a) usisno s npn i (b) isisno s pnp tranzistorima

Najjednostavnija varijanta strujnog izvora je prikazana na sl.9.1. On se sastoji od dva tranzistora T1 iT2, od kojih je T1 u diodnom spoju s kratko spojenim bazom i kolektorom. Zato je ovaj tranzistor sigurno u aktivnoj oblasti, nezavisno od iznosa referentne struje IR. Tranzistor T2 treba da radi u aktivnoj oblasti što zavisi od njegovog opterećenja. U zavisnosti od pozicije opterećenja prema strujnom izvoru, struja I0 može da ulazi u opterećenje ili da iz njega izlazi. Na sl.9.1 su prikazane obe varijante.

Pretpostavlja se da tranzistori T1 i T2 imaju jednaka pojačanja β. Pošto su emitorski pn spojevi vezani paralelno, onda su i struje baza jednake. Tada je:

IR=IC1+IB1+IB2=IC1+2IB, (9.1)

gde je IR struja referentne grane

RVV

RVVI EBCCBECC

R11 −

=−

= . (9.2)

Elementarna analogna integrisana kola

130

Budući da su IC1= βIB=IC2=I0, dobijamo

β/210 += RII . (9.3)

Kada je β>>2 što je većinom zadovoljeno, pogotovo s npn tranzistorima, izlazna i referentna struja su približno jednake. Struje kolektora nisu uvek jednake. Njihov odnos zavisi od odnosa površina emitorskih spojeva. Poznato je da je struja kolektora

tBEVESEC eIII ϕαα /≈= . (9.4)

gde je inverzna struja zasićenja emitorskog PN spoja:

EBA

ni

ES AWNDqnI 2= , (9.5)

pri čemu je AE površina emitora. Uz jednake širine baza WB, budući da su ostale veličine konstante tehnološkog procesa i jednake za oba tranzistora, proizlazi da je odnos struja kolektora tranzistora T2 i T1:

IC2/IC1=IE2/IE1=AE2/AE1. (9.6)

Pošto je struja baze zanemarljiva, onda je IC1≈IR, tako da je:

I0=IC2≈(AE2/AE1)IR. (9.7)

Koeficijent preslikavanja, u ovom slučaju može da bude AE2/AE1≤1, ili AE2/AE1>1, što znači da struja I0 može da bude i veća od referentne struje.

Karakteristika I0(V0) ovih, veoma jednostavnih strujnih izvora dosta odstupa od karakteristike idealnog strujnog izvora. Naime, struja kolektora zbog modulacije širine baze nije nezavisna od napona kolektor-emitor. Ta zavisnost je odredjena sa:

( ) tBEVACESC eVVII ϕ//1+= , (9.8)

gde se Erlijev napon VA za tranzistore u linearnim integrisanim kolima kreće u granicama nekoliko desetina do oko 300V. Ovo znači da izlazna otpornost na kolektoru T2 ima konačnu vrednost, a ne beskonačnu, kao kod idealnog strujnog izvora. Izlazna provodnost je određena sa:

A

O

A

CQVS

ACE

C

VI

VI

eIV

QdVdIQ

dVdIg ttBEQ ===== ϕ/1

2

2

0

00 , (9.9)

jer je IseVBEQ/φt = ICQ=I0 struja kolektora T2 u mirnoj radnoj tački Q. Na sl.9.2 je prikazana

izlazna karakteristika I0(V0) strujnog izvora i njegovo ekvivalentno kolo. Dozvoljena oblast izlaznog napona je ograničena zasićenjem i probojem tranzistora T2. Napon zasićenja je oko 0,2V, dok je probojni napon BVCEO nekoliko desetina V.

Slika 9.2. I0−V0 karakteristika strujnog izvora (a) i njegovo ekvivalentno kolo (b)


131

9.1.1. Izvori male struje

Slika 9.3. Widlarov strujni izvor Izvor male struje se dobija veoma malom izmenom osnovnog strujnog ogledala,

dodavanjem jednog otpornika redno s emitorom tranzistora T2 (sl.9.3.). U praksi je za kolo na sl.9.3 opšteprihvaćen naziv Widlar-ov strujni izvor, a zbog logaritamske zavisnosti izlazne struje od odnosa I0/Ir često je u upotrebi naziv – logaritamski Widlarov strujni izvor. Naponi baza – emitor tranzistora ovde nisu jednaki, već je:

VBE1 = VBE2 + I0R1, (9.10)

gde je uzeto da je α=1, tj. IE2=I0. S obzirom na VBE1 = VBE2 + I0R1, razlika VBE1 - VBE2 je

121

21221 ln

ESC

ESCtBEBEBE II

IIVVVααϕ=Δ=− . (9.11)

Pošto su IC2=I0, IC1≈ IR, pri jednakim strujnim pojačanjima α1= α2 i strujama zasićenja IES1=IES2, proizlazi:

010 ln

II

RI Rtϕ= . (9.12)

9.1.2. Vidlarov strujni izvor sa dva emitorska otpornika

Ovaj strujni izvor ima otpornike u emitorskim kolima oba tranzistora, i T1 i T2 (sl.9.4.). Ako se zanemare struje baza i pretpostavi da su tranzistori identični, onda je:

VBE1+R1IR=VBE2+R2I0. (9.13)

Kombinujući (9.12) i (9.11) dobija se

⎥⎦

⎤⎢⎣

⎡+=

012

10 ln1II

IRRR

II R

R

t

R

ϕ . (9.14)

pri čemu je referentna struja:

IR=(VCC−VBE1)/(R+R1). (9.15)

U praksi je R1IR>>φt, pa sledi


132

I0/IR ≈ R1/R2. (9.16)

Slika 9.4. Widlarov strujni izvor s otpornicima u krugu oba emitora

9.1.3. Strujni izvori s višestrukim izlazima

Često je potrebno ostvariti nezavisno napajanje konstantnom strujom dve ili više grana, pri čemu je referentna struja zajednička. Primer strujnog izvora sa dva izlaza prikazan je na sl.9.5. Lateralni pnp tranzistori T2 i T3 imaju zajedničku bazu, pa se tehnološki mogu stopiti. Baza je n-izolaciono ostrvo u koje se difunduju p oblasti emitora i kolektora. Ako je njihova topologija takva da kolektor okružuje emitor po segmentima, svaki segment će predstavljati jedan kolektor. Odnos struja kolektora je jednak odnosu njihovih površina prema emitoru. Na sl.9.5 je prikazana topologija po kojoj kolektoru C1 pripada ¾, a kolektoru C2 ¼ ukupne kolektorske površine. U tom odnosu će biti i njihove struje. Ako je ukupno preslikana struja I0, onda su I01 = 0,25 I0, a I02=0,75 I0. Ovakvo stapanje nije moguće kod npn tranzistora.

Slika 9.5. Strujno ogledalo sa pnp tranzistorima i dvostrukim izlazom


133

9.1.4. Wilsonov strujni izvor Poboljšanje osnovnog strujnog izvora se ostvaruje dodavanjem još samo jednog

tranzistora (sl.9.6.). Tako se dobija tzv. Wilsonov strujni izvor. Ako se pretpostavi da su tranzistori identični i da su im struje baza jednake, onda je:

( ) 12/21

12

0 ≈++

=ββRI

I . (9.17)

Dakle, koeficijent preslikavanja veoma malo zavisi od strujnog pojačanja β i približno je jedan. Kod osnovnog strujnog izvora je taj koeficijent približno jedan samo ako je β>>2, što nije uvek zadovoljeno, pogotovo kada se koriste pnp tranzistori.

Slika 9.6. Wilsonovo strujno ogledalo (a) i ekvivalentno kolo za odredjivanje izlazne otpornosti (b)

9.1.5. MOS strujni izvori MOSFET s ugradjenim kanalom se može koristiti u spoju diodnog strujnog izvora

(sl.9.7.). Gejt i sors su kratko spojeni. Kada je VDS>ІVtnІ, tranzistor je u zasićenoj oblasti i struja drejna je:

tn

ox

oxnDSSD V

LW

tII 2

2εμ

== . (9.18)

Povećanjem VDS dolazi do modulacije dužine kanala, pa struja ID blago raste. Izlazna otpornost je odredjena sa:

00

00 I

VdIdV

dIdVR An

D

DS === . (9.19)

gde je VAn Erlijev napon. Ako je, na primer, I0=100μA, a VAn=80V, onda je R0=80V/100μA=0,8MΩ. Faktor strujne regulacije je:

VVdV

dII An

/%25,1%100%1001

0

0

0

==× , (9.20)

što znači da se struja I0 promeni 1,25% pri promeni napona V0 od 1V.


134

Slika 9.7. MOSFET s ugradjenim kanalom u spoju diodnog strujnog regulatora

MOSFET s ugradjenim kanalom se može koristiti i u spoju isisnog (sl. 9.7 a.) i u spoju usisnog strujnog izvora (sl.9.7 b.). U prvom slučaju, zbog uticaja napona podloga-sors na napon praga, dolazi do smanjenja izlazne otpornosti.

9.1.6. MOS strujna ogledala Osnovne topologije MOS strujnih ogledala su iste kao kod bipolarnih. MOS tranzistori

rade u zasićenoj oblasti karakteristika. Koristi se i režim jake i slabe inverzije.

Slika 9.8. Osnovno MOS strujno ogledalo (a) i njegova ekvivalentna šema za naizmenični signal

9.1.7. Wilsonovo strujno ogledalo MOS Wilsonovo strujno ogledalo (sl.9.9) ima isti odnos struja, ali veću izlaznu

otpornost od osnovnog. Struje drejna M1 i M2 su jednake, pa je: ( )( )3

10

//LWLW

II

R

= . (9.21)

Na osnovu ekvivalentne šeme za odredjivanje izlazne otpornosti (sl.9.8 b.) sledi sistem jednačina:

2220 gsm VgiI += , (9.22)

1

113

mgsgs g

iVV == , (9.23)

1

13

03

32

mgs

mgs g

iVggV −−= , (9.24)

110220 // mgigiV += , (9.25)


135

gde su g0i=1/rdsi recipročne vrednosti otpornosti drejn-sors tranzistora. Nakon sredjivanja sistema jednačina sledi:

⎥⎦

⎤⎢⎣

⎡⎟⎟⎠

⎞⎜⎜⎝

⎛+++==

03

3

2

1

0120

00 1111

gg

gg

ggiVR m

m

m

m

. (9.26)

Neka su strmine i izlazne provodnosti tranzistora jednake. Na sl.9.6 je pokazano da je gm>>g0. Na osnovu toga proističe:

R0≈(gm/g03)rds2. (9.27) Pošto je gm/g03>>1, proizlazi da je R0>>rds2. Dakle, izlazna otpornost Wilsonovog mnogo je veća od iste otpornosti osnovnog strujnog izvora.

Slika 9.9. Wilsonov strujni izvor (a) i njegovo ekvivalentno kolo za ac signal (b)

9.1.8. Kaskodna strujna ogledala Kaskodno strujno ogledalo (sl.9.10) se sastoji od dva osnovna izvora u kaskodnoj

sprezi. Odnos izlazne i referentne struje jednak je odnosu geometrije tranzistora M1 i M2. Izlazna otpornost je približno (gm4rds2) puta veća od otpornosti drejn-sors tranzistora

M4. Dakle: R0≈(gm4rds2) rds4. (9.28)

U ovom pogledu kaskodno i Wilsonovo strujno ogledalo imaju približno jednake karakteristike.

Slika 9.10. Kaskodno strujno ogledalo


136

9.1.9. Widlarov strujni izvor Widlarov MOS strujni izvor prikazan je na sl.9.11 a). Ovo kolo se koristi i u režimu

jake i slabe inverzije tranzistora. Odredjivanjem otpornosti R dobija se traženi odnos referentne i izlazne struje.

Slika 9.11. MOS Widlar-ovo strujno ogledalo (a) i njegova ekvivalentna šema za male signale (b)

Prvo se analizira izvor s tranzistorima u režimu jake inverzije. S obzirom da su

tranzistori u zasićenoj oblasti i ako su im naponi pragova jednaki, onda su:

RgsnRtngs IVkIVV 021/ +=+= , (9.29)

( )2020 tngsn VRIVkI −−= (9.30) odakle proizlazi:

( )( ) ⎟

⎟⎠

⎞⎜⎜⎝

⎛−= 1

//1

1

2

002 nn

nnR

n LWLW

II

IkR . (9.31)

U pretpragovskom režimu (slaba inverzija), struja drejna je data sa: ( )tgs nV

DOD eL

WII ϕ/= , (9.32)

gde je IDO odredjena, a n je konstanta (1,5<n<2). Pošto je: Vgs=Vgs2 + IOR, (9.33)

sledi: ( )( )1

2

//ln

LWILWI

In

IV

RO

R

O

t

O

gs ϕ=

Δ= . (9.34)

Dakle, u pogledu odnosa struja Widlarov strujni izvor sa MOS tranzistorima u režimu slabe inverzije je ekvivalentan bipolarnoj verziji. Stoga se često i ovde koristi pojam Widlarov logaritamski izvor.

9.2. Diferencijalni pojačavači Diferencijalni pojačavač pojačava razliku dva nezavisna ulazna signala. Otuda i potiče

naziv ovog pojačavača. On ima veoma značajnu ulogu u vrlo širokom spektru različitih vrsta analognih integrisanih kola, kao što su: operacioni pojačavači, naponski komparatori,


137

naponski regulatori, video pojačavači, analogni množači, modulatori i demodulatori. Diferencijalni pojačavač se obično koristi na ulazu operacionih pojačavača i drugih analognih IC. On tako direktno odredjuje većinu najvažnijih karakteristika tih kola, kao što su: ulazna otpornost, ulazna struja, naponski i strujni ofset, faktor potiskivanja srednje vrednosti. Diferencijalni pojačavač je osnova digitalnih ECL kola. U memorijama se koristi kao linijski pojačavač. Generalno posmatrano, diferencijalni pojačavač je, s obzirom na njegovu široku primenu od analognih preko analogno-digitalnih do digitalnih IC, možda najznačajnije osnovno elektronsko kolo.

9.2.1. Diferencijalni pojačavač s bipolarnim tranzistorima Osnovno kolo diferencijalnog pojačavača s bipolarnim tranzistorima prikazano je na

sl.9.12. Ulazni napon se dovodi izmedju baza, tako da je: Vi=VB1−VB2, (9.35)

a izlazni napon skida se izmedju kolektora tranzistora T1 i T2, pa je: VO=-RC(IC1-IC2). (9.36)

Slika 9.12. Diferencijalni pojačavač s bipolarnim tranzistorima Po definiciji diferencijalnog pojačavača, kada je Vi=VB1-VB2=0, izlazni napon treba da

bude 0. Da bi se to realno dobilo, potrebno je izmedju ulaza dovesti odredjeni napon koji će kompenzovati uticaj nesimetričnosti tranzistora. Taj napon se naziva naponski ofset. Ali, razlog što je VO≠0, kada je Vi=0, nije samo nesimetričnost tranzistora. Postoje odstupanja i u kolektorskim otpornostima RC1 i RC2. Prema tome, naponski ofset je razlika napona baza-emitor tranzistora diferencijalnog para koja obezbedjuje da je VO=0, kada su ulazni naponi na bazama jednaki (VB1=VB2 ili Vi=0). Dakle, proizlazi:

tBEtBE VESC

VESCO eIReIRV ϕϕ αα /

222/

11121 +−= , (9.37)

odakle se dobija da je:

111

22221 ln

ESC

ESCtBEBEOS IR

IRVVV

αα

ϕ=−= . (9.38)

Postojanje ovog napona simbolički se označava priključenjem naponskog generatora VOS u krug baze jednog od tranzistora sl. 55. b).

( ) tOSi VVQ

C eI

I ϕ/1 1 −−+= , (9.39)


138

( ) tOSi VVQ

C eI

I ϕ/2 1 −+= , (9.40)

gde je IQ struja kroz otpornik RE u statičkim uslovima. Uzeto je da je α2RC2= α2RC2. Na sl.9.13 su predstavljene karakteristike IC1(Vi-VOS) i IC2(Vi-VOS). Za Vi=VOS struje kolektora su jednake i iznose IC1=IC2=Iq/2. Vrednost naponskog ofseta diferencijalnih pojačavača s bipolarnim tranzistorima je tipično 1 do 2mV. Pojačavači za specijalne primene u instrumentaciji imaju naponski ofset manji od 20μV.

Slika 9.13. Prenosne karakteristike diferencijalnog pojačavača Maksimalno diferencijalno pojačanje pojačavača je:

Ct

Q

i

C

i

CCOSi

i

Od R

IdVdI

dVdI

RVVdVdV

Aϕ2

21 −=⎟⎟⎠

⎞⎜⎜⎝

⎛−−=== . (9.41)

Promene struja IC1 i IC2 su suprotne po znaku, pa se njihove strmine u zagradi sabiraju. Stoga je strmina diferencijalnog pojačavača:

t

Qm

Ig

ϕ2= . (9.42)

U slučaju da se koristi nesimetričan izlaz (samo s kolektora T1 i T2) pojačanje je dvostruko manje jer ga odredjuje promena samo jedne struje kolektora. Dakle:

( ) 2/4 dC

t

QNSd AR

IA ==

ϕ. (9.43)

Simetrično pojačanje idealnog pojačavača bi trebalo da je nula. Realno, ono postoji ali treba nastojati da bude što manje, odnosno dejstvo zajedničkog signala treba potisnuti što više. Konstanta koja predstavlja meru tog potiskivanja jeste faktor potiskivanja srednje vrednosti signala ρCM. On je jednak odnosu diferencijalnog i simetričnog pojačanja, tj.:

ρCM=Ad/AS=1 + 2gmRE, (9.44)

ρCM je merilo sposobnosti pojačavača da odbaci komponentu signala koja je zajednička za oba njegova ulaza. On će biti utoliko veći ukoliko je otpornost RE veća. Praktične potrebe zadovoljavaju pojačavači sa ρCM u granicama od 50 do 100dB.


139

9.2.2. Naponski i strujni ofset Idealno simetričan diferencijalni pojačavač ima jednake struje baza. Medjutim, one su

različite i razlika struja baza predstavlja strujni ofset, tj. IOS=IB1-IB2=BOSIB, (9.45)

gde je IB=IQ/(β +1) očekivana struja baze, a BOS konstanta koja zavisi od neuparenosti parametara tranzistora i razlike u njihovim režimima. Ona je većinom u granicama 0,01<BOS<0,2. Strujni ofset je direktno proporcionalan struji baze. Zbog toga je veoma važno projektovati kolo tako da je ulazna struja što manja.

9.2.3. Ulazna otpornost Razlikuju se dva tipa ulazne otpornosti diferencijalnog pojačavača: − diferencijalna Rid i − simetrična ili ulazna otpornost zajedničkog signala RCN. Otpornost izmerena izmedju ulaznih priključaka je ulazna diferencijalna otpornost.

Ako se sa re označi interna emitorska otpornost, pri čemu je re=φt/ICQ, (9.46)

onda će ta otpornost, preslikana u krug baze biti β +1 puta veća. S obzirom da su otpornosti re tranzistora T1 i T2 spojene serijski, ulazna diferencijalna otpornost će biti:

RId=2(β +1) φt/ICQ. (9.47) Struja baze je IB= ICQ/(β +1), tako da se može pisati u obliku:

RId=2φt/IB. (9.48) Neka je, na primer IB = 20nA. Tada je RId ≈2,6MΩ Simetrična ulazna otpornost je ulazna otpornost diferencijalnog pojačavača s kratko spojenim ulazima. To je, dakle, otpornost zajedničkog ulaza (V1=V2) prema masi. Praktično je to dvostruka (zbog V1=V2) izlazna otpornost RO strujnog izvora IQ preslikana na ulaz. Zbog toga je:

RCM ≈(β +1) 2 RO (9.49)

9.2.4. Smanjivanje ulazne struje Postoji više načina da se smanji ulazna struja. Kao prvo, na ulazu treba da se koriste

tranzistori sa što većim strujnim pojačanjem β. U primeni su dva tipa: − Sa Darlingtonovom spregom i − sa super β tranzistorima. Ulazna struja pojačavača sa Darlingtonovom spregom (sl.9.14) se smanjuje srazmerno

veličini strujnih pojačanja β3 i β4 tranzistora T3 iT4. Otpornici R, čije su vrednosti u granicama 5 do 10kΩ, smanjuju struje emitora T1 iT2 čime se izbegava njihov rad u oblasti velikih struja u kojoj se β smanjuje. Na žalost, veliko smanjenje ulaznih struja koje se postiže na ovaj način nije praćeno smanjenjem temperaturskog drifta ulazne struje i napona. I strujni i naponski


140

drift su povećani zbog dva spoja baza-emitor u rednoj sprezi, dok je kod standardne varijante postojao samo jedan.

Slika 9.14. Diferencijalni pojačavač sa Darlingtonovom spregom (a) i sa super tranzistorima

Veoma male ulazne struje se mogu ostvariti primenom super β tranzistora T1 iT2 kao

na slici 59. Ovi tranzistori imaju jako veliko strujno pojačanje β koje se kreće u granicama od 103 do 104, pri kolektorskim strujama od nekoliko μA.

Ulazna struja može da se smanji i kolima s unutrašnjom polarizacijom kao što je pokazano na sl.9.15. Otpornicima R1 i R2 ulazne struje polarizacije se smanjuju za vrednosti struja I1 i I2, tj.:

11

1 1I

II Q

B −+

=β

, (9.50)

22

2 1I

II Q

B −+

=β

. (9.51)

Ovo smanjenje ulaznih struja s otpornicima R1 i R2 ima nekoliko nedostataka. Struje I1

i I2 su male, pa R1 i R2 imaju velike vrednosti, što je veoma nepodesno za tehnologiju integrisanih kola. Osim toga struje I1 i I2 su osetljive na promene napona napajanja. One su i temperaturski osetljive tako da obezbedjuju dobru kompenzaciju samo na jednoj temperaturi.

Slika 9.15. Diferencijalni pojačavači s unutrašnjom pretpolarizacijom

Na sl.9.15 je prikazan diferencijalni pojačavač s kolom povratne sprege za ulaznu pretpolarizaciju. To kolo čine lateralni tranzistori T5 –T8. Pojačavači T1,T3 i T2,T4 su u kaskodnoj sprezi. Stoga je:


141

13

113 +=ββ B

BI

I . (9.52)

Struja baze T7 je:

( )( ) 173

51

7

357 111 B

BB I

II

++=

+=

ββββ

ββ

. (9.53)

Uzme li se da su β1=β3>>1 i β5=β7>>1, proizlazi IB7≈IB1. (9.54)

Praktično, ovo znači da je potpuno obezbedjena unutrašnja struja baze, tako da su ulazne struje zanemarljive. Na ovaj način može da se redukuje ulazna struja za red veličine u odnosu na standardni ulaz.

9.2.5. Diferencijalni pojačavač s aktivnim opterećenjem Najjednostavnije je pasivno opterećenje s otpornicima Rc. Naponsko pojačanje je tada

Ad=RCIQ/(2φt). Jedan od osnovnih zahteva pri projektovanju savremenih diferencijalnih pojačavača je da statička struja IQ bude što manja. Mala struja IQ znači da bi za razumne iznose diferencijalnog pojačanja morali imati enormno velike iznose otpornosti Rc. Tako se dobijaju velike vremenske konstante koje znatno ograničavaju frekvencijske karakteristike pojačavača. Zbog toga se umesto otpornika koriste aktivna opterećenja s tranzistorima.

Postoji još jedan važan razlog za aktivnim opterećenjem, prema kome to aktivno opterećenje treba da bude baš strujno ogledalo. Najčešće se diferencijalni pojačavač u složenijim integrisanim kolima, koristi kao ulazno kolo. Drugi stepen većinom nije sa diferencijalnim ulazom. Pobuda je samo sa jednog izlaza diferencijalnog pojačavača, a drugi ulaz sledećeg stepena je zajednički (uzemljen). U tom slučaju je diferencijalno pojačanje dvostruko manje i iznosi Ad1=RCIQ/(4φt).

Primenom strujnog ogledala kao aktivnog opterećenja (sl.9.16) osim velikog pojačanja, postiže se i to da je na nesimetričnom izlazu pojačanje isto kao kada je izlaz simetričan, tj. izmedju kolektora tranzistora T1 i T2. Pretpostavićemo da su tranzistori potpuno simetrični i da su konstante β tranzistora β1=β2>>1 i β3=β4>>1. Struja kolektora T1 se preslikava u krug kolektora T4 u istom iznosu, tj IC4=IC1. U statičkim uslovima, pri Vi=0, struje kolektora svih tranzistora su jednake i iznose IQ/2. Izlazna struja je tada Io=IC4-IC2=0, pa je Vo=0, što je uslov kod diferencijalnog pojačavača sa simetričnim izlazom. Ako, na primer, povećamo ulazni napon Vi, struja IC1 će se povećati za Δi, dok će se IC2 smanjiti za isti taj iznos. Preko strujnog ogledala T3, T4 i struja kolektora T4 će se povećati za iznos Δi. Promena izlazne struje

ΔIo=IC4-IC2=IQ/2+ Δi-(IQ/2- Δi)=2 Δi, (9.55) jednaka je zbiru promena struja kolektora diferencijalnog para tranzistora T1 i T2, što je bilo i kod simetričnog izlaza. Strujno ogledalo, kao opterećenje, prema tome, na jednom (nesimetričnom) izlazu obezbedjuje isto pojačanje kao sa simetričnim izlazom standardnog diferencijalnog pojačavača.


142

Slika 9.16. Diferencijalni pojačavač sa strujnim ogledalom kao opterećenjem (a) i njegova niskofrekventna ekvivalentna šema za odredjivanje pojačanja (b)

9.2.6. JFET diferencijalni pojačavač Diferencijalni pojačavač s JFET je po strukturi potpuno isti kao s bipolarnim

tranzistorima i radi na isti način. Razlike su posledica različitih karakteristika dva tipa tranzistora. Prednosti FET-a su u tome što ima veoma veliku ulaznu otpornost (~109do 1012) i vrlo malu ulaznu struju (~10-9 do 10-12A). Nedostatak JFET diferencijalnih pojačavača, u odnosu na bipolarne je u manjem pojačanju i većem naponskom ofsetu.

Slika 9.17. JFET diferencijalni pojačavač Osnovni spoj JFET diferencijalnog pojačavača je prikazan na sl.9.17. Struja drejna

JFET-a je odredjena odakle proističe da je ulazni diferencijalni napon pojačavača:

1112222121 // DSSDpDSSDpppgsgsi IVIIVVVVVV −+−=−= . (9.56)

Tranzistori bi morali da budu potpuno upareni, tako da se može smatrati da su Vp1=Vp2=Vp i IDSS1=IDSS2=IDSS. Pri analizi prenosne karakteristike treba uzeti da je IQ=ID1+ID2. Ne ulazeći u postupak izvodjenja, analiziraće se normalizovane prenosne karakteristike ID/IQ koje su prikazane na sl.9.18. Na apscisi je normalizovani napon Vi/Vn, gde je:

DSSQpn IIVV /−= . (9.57)

Strmina karakteristike je približno:

p

QDSSmm V

IIgg

2/21 ≈= . (9.58)


143

Ona seče apscisu pri:

2/1/1 ±=ni VV (9.59)

Kod bipolarnih diferencijalnih pojačavača to je pri Vi1=±2φt=±52mV i ne zavisi od

struje IQ.

Slika 9.18. Normalizovane prenosne karakteristike JFET diferencijalnog pojačavača za dva odnosa B=IQ/IDSS, pri čemu je B1=IQ1/IDSS>B2=IQ2/IDSS

Naponsko pojačanje pojačavača s JFET je manje nego kod bipolarnog diferencijalnog

pojačavača. Na sl.9.18 je crticama predstavljena karakteristika IC1(Vi) bipolarnog pojačavača. Treba istaći da strmina karakteristike ID(Vi) JFET diferencijalnog pojačavača zavisi od

odnosa IQ/IDSS. Što je taj odnos manji, strmina je veća. Za normalan rad mora da bude IQ<IDSS. Obično je 0,05IDSS≤IQ≤0,5IDSS.

9.2.7. MOS i CMOS diferencijalni pojačavači Osnovno kolo MOS diferencijalnog pojačavača je prikazano na sl.9.19. Njegove

karakteristike su skoro iste kao kod JFET pojačavača.

Slika 9.19. (a) MOS diferencijalni pajačavači, (b) njegova normalizovana prenosna karakteristika


144

Pretpostavimo da tranzistori M1 i M2 imaju identične karakteristike. Polarizacija u kolu mora da osigura rad tranzistora u zasićenoj oblasti gde je ID=kn(VgS-Vtn)2. Rešenjem ove jednačine po VgS dobija se

nDtngS kIVV /+= . (9.60)

Ulazni diferencijalni napon je:

nDnDgsgsi kIkIVVV // 2121 −=−= . (9.61)

Izlazni napon je odredjen sa:

VO=-RD(ID1-ID2)=-RDiOd. (9.62)

S obzirom da je IQ=ID1+ID2, struje drejna mogu da se pišu u sledećim oblicima:

ID1=IQ/2+IOd, (9.63)

ID2=IQ/2-IOd. (9.64)

Prenosna karakteristika MOS diferencijalnog pojačavača je odredjena sa:

( )⎟⎟

⎠

⎞

⎜⎜

⎝

⎛−−=−= 2

''

2)/(

1/2 iQ

nnQiDOdDO V

ILWk

LWkIVRiRV . (9.65)

Naponsko pojačanje MOS diferencijalnog pojačavača se dobija diferenciranjem po Vi, pri Vi=0, odakle proističe:

( ) DmnQDVii

od RgLWkIR

dVdV

A −=−===

/2 '

0

, (9.66)

pri čemu je

LWkIVdVdi

g nQii

Odm /20 '=== , (9.67)

strmina MOS diferencijalnog pojačavača sa simetričnim izlazom.

Naponski ofset je posledica realnih tolerancija parametara tranzistora. Pre svega, to se odnosi na nepodešenosti napona pragova i geometrije tranzistora. Naponski ofset u režimu jake inverzije iznosi:

221121 // nDQnDQtngsgsOS kIkIVVVV −+Δ=−= , (9.68)

gde je ΔVtn=Vtn1-Vtn2, a IDQ1 i IDQ2 su mirne struje tranzistora M1 i M2. Većinom je prvi član dominantan, tj.:

VOS ≈ΔVtn, (9.69)

i tipično iznosi nekoliko desetaka mV.

9.3. Pojačavači napona Pojačavači napona s jednim aktivnim ulazom se javljaju kod složenijih analognih

integrisanih kola. Oni imaju veliko pojačanje (50 do 60dB) kao i operacioni pojačavači. Najprostiji su naponski pojačavači sa tranzistorima u spoju zajedničkog emitora ili

sorsa. Njihovo pojačanje je Av=-gmbRc, odnosno Av=-gmmRD, gde su: gmb strmina bipolarnog, a gmm strmina MOS tranzistora. Integrisana kola rade s vrlo malim strujama, tako da su strmine


145

male, jer su kao što je pokazano, direktno proporcionalne strujama tranzistora u mirnoj radnoj tački. Zbog toga, da bi imali odredjeno pojačanje koriste se otpornici RC i RD veoma velikih otpornosti (nekoliko stotina kΩ do nekoliko MΩ). Otpornici s tako velikom otpornošću potpuno su nepodesni za integrisana kola.

Postoji još jedan problem kod jednostavnijih pojačavača napona sa zajedničkim emitorom ili sorsom a to je stabilnost statičke radne tačke. Metode stabilizacije radne tačke korišćene u diskretnim, nisu primenljive u integrisanim kolima.

9.3.1. Bipolarni pojačavači napona Problem velikih otpornosti i stabilnosti radne tačke rešava se primenom strujnih

ogledala u funkciji aktivnog opterećenja. Na sl.9.20 (a) je prikazana osnovna šema takvog pojačavača s bipolarnim tranzistorima. Tranzistor T1 u spoju zajedničkog emitora je pojačavački element a T2, T3 i R, kao strujno ogledalo, čine njegovo opterećenje. Lako je pokazati da je statička struja tranzistora T1:

( )01 2

122 C

p

pR

p

pCQ III

ββ

ββ

++

++

= , (9.70)

gde su βp strujno pojačanje pnp tranzistora, a IC0 njihova struja kolektora, pri otvorenom. Kada je βp >>1, onda je:

ICQ1≈IR+2IC0≈IR (9.71)

Slika 9.20. Naponski pojačavač u spoju zajedničkog emitora sa aktivnim opterećenjem (a) i njegova ekvivalentna šema za male signale (b)

Ekvivalentna šema za male signale pojačavača s aktivnim opterećenjem je prikazana na sl.9.20 (b). Baza tranzistora je po naizmeničnom signalu na masi, tj. VEB2=0, pa je i struja gmVEB2=0. Tako se dobija da je izlazna dinamička otpornost ro2 tranzistora T2 kolektorsko opterećenje tranzistora T1. Stoga je naponsko pojačanje:

Av=-gm(ro1|| ro2), (9.72)

gde je gm=ICQ/φt strmina tranzistora T1. Pošto su statičke struje ICQ1=ICQ2=IQ, proističe da je:

( )ApAntv VV

A/1/1

1+

−=ϕ

. (9.73)

Dakle, pojačanje napona ne zavisi od struje u radnoj tački.


146

Primenom kaskodne sprege pojačavača (sl.9.21 b) dobija se pojačavač s proširenim frekvencijskim opsegom i povećanim pojačanjem. Kaskodnu spregu čine tranzistori T2 i T3, pri čemu je T3 u spoju sa zajedničkom bazom. Zbog toga je otpornost kolektor-emitor tog tranzistora mnogo veća, pa je moguće koristiti strujno ogledalo kao aktivno opterećenje s većom izlaznom otpornošću. Sve to doprinosi povećanju naponskog pojačanja.

Slika 9.21. Naponski pojačavači s velikom ulaznom otpornošću (a) i proširenim frekventnim opsegom (b)

9.3.2. MOS pojačavači napona Osnovni nMOS pojačavači s aktivnim opterećenjem su prikazani na sl.9.22. Oba

tranzistora rade u zasićenoj oblasti karakteristika. Tranzistor M2 sa ugradjenim kanalom je opterećenje. Uzevši u obzir uticaj napona podloga-sors M2, proizlazi da je pojačanje napona:

( ) ( )

FBBOQ

i

ov

VV

LWLWdVdV

A

ϕ

γ

21

21

2/1/

2

+++

== . (9.74)

gde je VOQ izlazni napon u radnoj tački. Većinom je drugi član u nazivniku mnogo veći od 1, tako da je:

( )( ) FBBOQ VV

LWLW

AV

ϕγ

2//2

2

1

2

++≈ . (9.75)

Slika 9.22. Jednostavni MOS pojačavači napona


147

Povećanje pojačanja se ostvaruje sors degradacijom tranzistora M2, dodavanjem

otpornika R (sl.9.22 b). To dovodi do povećanja otpornosti opterećenja drejna M1 koja sada iznosi:

RD eff =ro2(1+gm2R), (9.76)

pa je naponsko pojačanje

Av=-gm1(ro1 || RD eff), (9.77)

gde su ro1 i r02 dinamičke otpornosti drejn-sors tranzistora M1 i M2 a gm1 i gm2 njihove strmine. Kod naponskih pojačavača s velikim pojačanjem dolazi do izraženog uticaja

Milerovog efekta na frekventne karakteristike pojačavača. Posmatrajući najjednostavniji MOS pojačivač prikazan na sl.9.23 a), primenom Milerove teoreme, proizlazi da je ekvivalentni ulazni kapacitet tranzistora M1

Ciek=[1+gm1(ro1 || RD)]Cgd1+Cgs1, (9.78)

gde je gm1(ro1 || RD) = |Av| naponsko pojačanje pojačavača. Prema tome, ulazni kapacitet pojačavača proporcionalan je njegovom pojačanju.

Slika 9.23. Osnovni pojačavač CMOS pojačavači napona Najjednostavniji CMOS pojačavač je invertor koga čini par CMOS tranzistora Mn i

Mp (sl9.24.a). Oba tranzistora treba da rade u zasićenoj oblasti karakteristika. Ova ograničava dinamiku promene izlaznog napona na:

ΔVo≤Vtn+|Vtp|. (9.79)

Uz potpuno simetrične tranzistore kn=kp, Vtn =|Vtp| i pri VDD=VSS statička radna tačka je odredjena sa Vi=0 i VOQ=0, dok je struja polarizacije

IQ=kn(VSS-Vtn)2=kp(VDD-|Vtp|)2. (9.80)

Male promene ulaznog napona izazvaće promenu napona na izlazu u granicama -Vtn<V0<|Vtp|, naravno, pod uslovom da je promena Vi dovoljno mala da ne pomeri jedan od tranzistora iz zasićene u nezasićenu oblast. Naponsko pojačanje iznosi

Av=-(gmn+gmp)(rOn||rOp). (9.81)

Strmine i izlazne otpornosti nMOS i pMOS tranzistora, idealno simetrične strukture su jednake, tj. gmn=gmp=gm, ron=rop=ro, pa je pojačanje:


148

Av=-gmro. (9.82)

Mala dinamika promene izlaznog napona ograničava primenu ovog jednostavnog

pojačavača. Stoga je tipičan primer CMOS pojačavača sa zajedničkim sorsom prikazan na sl.9.24 (b). Suštinski, ovde se radi o nMOS pojačavaču (tranzistor Mn) s aktivnim opterećenjem koga čini pMOS strujno ogledalo s tranzistorima Mp1 i Mp2. Ako je odnos površina PMOS tranzistora 1:1, onda će referentna struja IQ biti preslikana u krug drejna Mp1. Naponsko pojačanje je proporcionalno strmini tranzistora Mn1 i paralelnoj vezi izlaznih otpornosti rOn1 i rOp1 tranzistora, tj. Mn1 i Mp1:

Av=-gmn1(rOn1||rOp1). (9.83)

Budući da je ro=VA/IQ, izraz, Av=-gmn1(rOn1||rOp1) može da se piše u obliku:

ApAnQ

oxnV VVI

LWCA

/1/11)/(2+

=μ

. (9.84)

Pojačanje CMOS pojačavača je obrnuto proporcionalno kvadratu struje IQ u radnoj

tački.

Slika 9.24. CMOS naponski pojačavači u spoju zajedničkog sorsa

9.4. Naponski izvori Naponski izvor je elektronsko kolo koje na svom izlazu daje napon nezavisan od

struje opterećenja. Promena izlaznog napona s promenom struje opterećenja idealnog naponskog izvora jednaka je nuli tj. dV0/dI0=0. Pošto je dV0/dI0= R0 izlazna otpornost, kaže se da je izlazna (unutrašnja ili sopstvena) otpornost idealnog naponskog izvora jednaka nuli. Medjutim, ta otpornost postoji i veća je od nule.

9.4.1. Transformacija impedanse Najjednostavniji naponski izvori se sastoje od dva stepena: izvora referentnog napona

i transformatora impedanse (slika 70.). Izvor referentnog napona može da bude otporni razdelnik (slika 70. a) ili zener dioda Dz (slika 70. b). U funkciji transformatora impedanse


149

koristi se tranzistor T sa zajedničkim kolektorom. Nominalna vrednost izlaznog napona je odredjena referentnim naponom VB(VO≈VB-VBE), pri čemu je

VB=VCCR2/(R1+R2) ili VB=VZ. (9.85)

Slika 9.25. Naponski izvori s tranzistorom u spoju zajedničkog kolektora Referentni izvor se može predstaviti rednom vezom naponskog generatora VB i

njegove unutrašnje otpornosti RB (sl.9.25 c). Izlazna otpornost naponskog izvora treba da bude što manja (idealno nula). Ako se

pretpostavi da je došlo do promene izlazne struje za dI0 onda se menja bazna struja za dIB=dIE/(β+1)=dIo/(β+1), a sa tim i promena pada napona na otporniku RB za dIBRB=dIORB/(β+1). Doći će do promene napona baza-emitor tranzistora:

dVBE=(dVBE/dIE)dIE. (9.86)

Promena dVBE/dIE je otpornost emitora i ona iznosi:

re= dVBE/dIE|Q=φt/IEQ=φt/IO. (9.87)

Sledi da je promena izlaznog napona:

⎟⎟⎠

⎞⎜⎜⎝

⎛+

+−=−−= OeO

BBEBBO dIrdIRdVRdIdV

1β. (9.88)

Izlazna otpornost je po definiciji RO=-dVO/dIO, pa je:

RO=RB/(β+1)+re. (9.89)

9.4.2. Naponski izvor s negativnim povratnom spregom Primenom pojačavača s negativnom povratnom spregom (sl.9.26) dobijaju se

naponski izvori s veoma malom izlaznom otpornošću. Ako su Av i Rs respektivno naponsko pojačanje i izlazna otpornost pojačavača s otvorenom petljom povratne sprege s tim da je Rs unutrašnja otpornost pojačavača, ali izdvojena radi jasnije analize naponskog izvora. Ako je AV>>1, napon izmedju + i – ulaza pojačavača je zanemarljiv (sl.9.26 a). Zbog toga je VO=(VR-VO)AV-IORS, odakle proizlazi:

V

SOR

V

SOR

V

VO A

RIV

AR

IVA

AV −≈

+−

+=

11. (9.90)

Izlazna otpornost RO=dVO/dIO=RS/AV je AV puta manja od izlazne otpornosti

pojačavača bez povratne sprege.


150

Slika 9.26. Smanjenje izlazne otpornosti primenom: (a)pojačavača sa negativnom povratnom spregom i (b) kombinovane tehnike

Još veće smanjenje RO se dobija ako se kombinuju obe prethodne tehnike (sl.9.26 b).

Otpornost u krugu emitora tranzistora (otpornost koju emitor "vidi" prema pojačavaču) iznosi:

R'O=RS/(β +1)+re. (9.91)

Delovanjem negativne povratne sprege otpornost RO se transformiše na izlaz umanjena AV puta, tako da je

.1

1⎟⎟⎠

⎞⎜⎜⎝

⎛+

+= e

S

VO r

RA

Rβ

(9.92)

9.5. Operacioni pojačavači Idealni operacioni pojačavač je elektronsko kolo koje poseduje: − beskonačno veliko pojačanje − beskonačnu ulaznu otpornost − izlaznu otpornost jednaku nuli i − beskonačno širok frekvencijski propusni opseg. Realni operacioni pojačavač ima: konačno pojačanje (nekoliko desetina hiljada do

nekoliko stotina hiljada ili od oko 80 do 120 dB), konačnu ulaznu otpornost (reda 106 do 109 Ω odnosno do 1012Ω), izlaznu otpornost veću od nule (desetak do nekoliko stotina Ω) i konačan frekvencijski propusni opseg (reda MHz). On je osnovni element pri projektovanju mnogih analognih i analogno-digitalnih, kako samih integrisanih kola, tako i sistema. Zato je operacioni pojačavač analogno kolo s najraširenijom i najraznovrsnijom primenom. Znači operacioni pojačavač možemo da gledamo kao element poput tranzistora a možemo i kao kolo.

Razlikuju se, uglavnom, tri tipa operacionih pojačavača: − jednostepeni − dvostepeni i − trostepeni. Broj stepeni je odredjen brojem pojačavača. Jednostepeni operacioni pojačavači imaju

diferencijalni pojačavač na ulazu i izlazni stepen za prilagodjenje opterećenja koji nema funkciju pojačavača napona. Dvostepeni operacioni pojačavači sadrže, osim diferencijalnog i naponski pojačavač, dok trostepeni većinom imaju dva diferencijalna i jedan naponski pojačavač.

U odnosu na tehnologiju izrade, podela operacionih pojačavača vrši se na: bipolarne, MOS, CMOS, BiFET, BiMOS i BiCMOS.


151

S obzirom na namenu, postoje: opštenamenski, transkonduktansni, instrumentacioni, brzi, širokopojasni operacioni pojačavači itd.

Najširu primenu imaju opštenamenski dvostepeni operacioni pojačavači. Zbog toga će na primeru dvostepenog bipolarnog pojačavača biti razmotrene opšte karakteristike operacionih pojačavača s ukazivanjem na specifičnosti pojedinih vrsta.

9.5.1. Dvostepeni operacioni pojačavači Dvostepeni operacioni pojačavači se sastoje od četiri bloka: dva pojačavača stepena

(diferencijalni i naponski pojačavač), izlaznog stepena za prilagodjenje i bloka za napajanje. Blok za unutrašnje napajanje ili polarizaciju čini sistem strujnih ogledala preko kojih se struja referentnog izvora Ir distribuira i obezbedjuje struje napajanja (struje u mirnoj radnoj tački) pojačavačima i izlaznom stepenu. Tako je osigurana stabilnost radne tačke operacionih pojačavača.

Pojačanje operacionih pojačavača je jednako proizvodu diferencijalnog i naponskog pojačanja, tj. Ao=AdAv ili izraženo u decibelima Ao(dB)=Ad(dB)+Av(dB)=20log(AdAv).

Slika 9.27. Blok šema dvostepenih operacionih pojačavača Radi lakše analize na sl.9.28. je nacrtana pojednostavljena topologija bipolarnog

dvostepenog operacionog pojačavača s ključnim elementima svakog bloka.

Slika 9.28. Opšta topologija dvostepenih operacionih pojačavača


152

Na ulazu je diferencijalni pojačavač koji odredjuje ulazne karakteristike operacionih pojačavača. Izlaz diferencijalnog pojačavača je nesimetričan, ali je zahvaljujući strujnom ogledalu s tranzistorima T3 iT4 i otpornicima RE, njegovo diferencijalno pojačanje isto kao da je izlaz simetričan, pa je

( ) ( )IVodoIVodt

oo RRIRR

IA 20

2≈=

κ, (9.93)

gde su: Io struja polarizacije diferencijalnog para tranzistora T1 i T2, Rod izlazna otpornost diferencijalnog pojačavača, a RIV ulazna otpornost naponskog pojačavača.

9.5.2. Ulazna struja polarizacije

Ulazna struja polarizacije se definiše kao srednja vrednost ulaznih struja IB1 i IB2, tj.

221 BB

OSII

I+

= . (9.94)

9.5.3. Strujni ofset Strujni ofset se definiše kao razlika ulaznih struja polarizacije tj.:

IOS=IB1-IB2. (9.95)

Promena struje IOS s temperaturom, kao kod diferencijalnih pojačavača, predstavlja strujni temperaturni drift (klizanje) operacionih pojačavača.

9.5.4. Naponski ofset Naponski ofset VOS se definiše kao napon koji treba odvesti na ulaz, pa da pri kratko

spojenim ulazima operacionog pojačavača njegov izlazni napon bude jednak nuli. Napon VOS je mali istosmerni napon tipično 1mV.

Naponski ofset se gleda preko operacionog pojačavača (OPP) i njegove prenosne karakteristike (sl9.29). Realni operacioni pojačavač je predstavljen s idealnim operacionim pojačavačem i naponskim generatorom VOS na njegovom ulazu. Ovim generatorom se modeluju uticaji svih nesavršenosti u kolu.

Slika 9.29. Uticaj naponskog ofseta na prenosnu karakteristiku operacionih pojačavača


153

9.5.5. Kompenzacija naponskog ofseta Postoje dva pristupa kompenzacije naponskog ofseta: unutrašnji i spoljašnji.

Unutrašnja kompenzacija se ostvaruje u toku projektovanja i proizvodnje integrisanog kola kontrolom uparenosti ključnih parametara komponenata koji utiču na naponski ofset. Na to korisnik nema uticaja. Većina operacionih pojačavača poseduje spoljašnje priključke za kompenzaciju. Jedan, često korišćen metod je prikazan na sl.9.28. Izmedju otpornika RE diferencijalnog pojačavača se priključuje potenciometar. Na isti način se menja faktor preslikavanja strujnog ogledala sa T3 i T4, a sa tim i ulazna statička struja naponskog pojačavača. Podešava se sve dok se ne dobije Vo=0. Naravno, pri podešavanju su ulazi kratko spojeni.

Slika 9.30. Ilustracija uticaja ulazne struje polarizacije (a) i kompenzacija tog uticaja (b) Naponski ofset se kompenzuje razdešavanjem parametara operacionog pojačavača

koje ima suprotan efekat od postojeće (ugradjene) razdešenosti. Ovo samo ima isti efekat kao da smo doveli napon VOS na ulaz operacionog pojačavača.

Ulazne struje polarizacije operacionog pojačavača povećavaju naponski ofset elektronskih kola s operacionim pojačavačima (sl.9.30 a.). Ulazni napon je Vi=0, a tačka 1 je na virtuelnoj masi, pa je struja kroz otpornost R1 jednaka nuli. Stoga je I2=IB1, tako da je:

VOQ=R2IB1. (9.96)

Za IB1=80nA i R2=100kΩ ima se da je VOQ=8mV. Uticaj ulazne struje polarizacije se kompenzuje otpornikom R na drugom ulazu operacionog pojačavača (sl.9.30 b.). Sada je uz zanemarenje diferencijalnog ulaznog napona operacionog pojačavača, V1=-IB2R. Lako je pokazati da je:

VOQ=IB1R2-IB2R(1+R2/R1). (9.97)

Uzme li se da su IB1=IB2 iz uslova VOQ=0 proizlazi:

R=R1R2/(R1+R2). (9.98)

Otpornost R treba da je jednaka otpornosti paralelne veze R1 i R2. Zbog postojanja strujnog ofseta napon će tada biti različit od nule. Uvrštavanjem izraza R=R1R2/(R1+R2) u izraz

VOQ=IB1R2-IB2R(1+R2/R1) (9.99)

proizlazi:

VOQ=(IB1-IB2) R2 = IOSR2. (9.100)


154

9.5.6. Temperaturski Drift Napon baza-emitor tranzistora je funkcija temperature pa je i struja baze takodje

zavisna od temperature. Kod pojačavača sa JFET na ulazu ulazne struje polarizacije su inverzne struje zasićenja spoja gejt-kanal. Ova struja se udvostručava na svakih 100C porasta temperature.

Promena naponskog ofseta s temperaturom (naponski drift) je posledica razlike u temperaturskim koeficijentima napona baza-emitor ili gejt-sors ulaznog diferencijalnog stepena. Naponski drift bipolarnih operacionih pojačavača je približno VOS/T (Tje temperatura u stepenima K) i tipično iznosi 2 do 10V/0C.

9.5.7. Ulazna otpornost Ulazna otpornost operacionog pojačavača je odredjena diferencijalnim pojačavačem.

Sopstvena ulazna otpornost operacionog pojačavača (s otvorenom petljom povratne sprege) je u opsegu od 100kΩ do nekoliko MΩ s bipolarnim, odnosno od nekoliko desetaka do nekoliko stotina GΩ s FET ulazom. U kolima operacionih pojačavača s negativnom povratnom spregom dolazi do većeg povećanja ulazne otpornosti.

Slika 9.31. Ekvivalentna ulazna kola neinvertujućeg pojačavača

U skladu sa sl.9.31 a) proizlazi:

12

)(R

IRVR

IRVIRA iIdiiIdiiIdo −=

−−. (9.101)

Ulazna otpornost je po definiciji R1=Vi/Ii, tako da je

RI=(1+Ao/A)RId, (9.102)

gde su Ao sopstveno pojačanje operacionog pojačavača, a A=1+R2/R1 pojačanje neinvertujućeg pojačavača. Većinom je u praksi Ao>>A pa je:

Ido

I RAA

R ≈ . (9.103)

Ulazna otpornost operacionog pojačavača u spoju neinvertujućeg pojačavača je Ao/A

puta veća od njegove sopstvene ulazne (diferencijalne) otpornosti.


155

9.5.8. Izlazna otpornost Izlazna otpornost operacionog pojačavača je odredjena izlaznim otpornostima

emitorskih ili sors veza izlaznog stepena. Zbog toga je ona dosta mala. U kolima emitora izlaznih tranzistora postoje otpornici za zaštitu od preopterećenja. Ove otpornosti su reda nekoliko desetina Ω, tako da je izlazna otpornost operacionog pojačavača u opsegu od nekoliko desetina Ω do stotinu Ω.

Slika 9.32. Ekvivalentna izlazna kola neinvertujućeg pojačavača

Pri odredjivanju izlazne otpornosti ulaz Vi se kratko spaja na masu, a umesto opterećenja RL priključuje se naponski generator Vo. Tada, za kolo prikazano na sl.9.32 a) može da se piše:

Io=(Vo+AoVd)Ro+Vd/R1. (9.104)

Struje kroz R1 i R2 su jednake i iznose Vd/R1=(Vo-Vd)/R2, odakle proizlazi da je:

AV

RRV

V ood =

+=

)/1( 12

, (9.105)

gde je A=1+R2/R1 pojačanje neinvertujućeg naponskog pojačavača.

AAR

RAA

IV

R OO

OO

OOf /0

=== , (9.106)

pri čemu su uzeta u obzir opravdana zanemarenja: AO/A>>1 i RO<<AR1. Prema tome, izlazna otpornost RO je AO/A puta manja od sopstvene izlazne otpornosti operacionog pojačavača.

9.5.9. Naponsko pojačanje Naponsko pojačanje operacionog pojačavača se definiše kao odnos izlaznog i ulaznog

napona pri odredjenom, opterećenju i zadatom opsegu promene izlaznog napona. Ono je u suštini jednako proizvodu pojačanja svih stepeni koji čine operacioni pojačavač. Na sl.9.33 je prikazana malosignalna ekvivalentna šema dvostepenog operacionog pojačavača. Sa gm, Ro i RI su označeni respektivno strmina, izlazna i ulazna otpornost, a indeksi 1,2 i 3 pokazuju kom stepenu pripadaju.

Izlazni napon kola na sl.9.33 je odredjen sa

VO=AV3[gm2(RO2||RI3)][gm1(RO1||RI2)]VI, (9.107)

Faktori u srednjim zagradama su naponska pojačanja prvog i drugog stepena, tj.

AV1=Ad=gm1(RO1||RI2), (9.108)


156

AV12Ad=gm2(RO2||RI3) (9.109)

Zbog toga je naponsko pojačanje operacionog pojačavača

Ao=Vo/Vi=AV1AV2AV3 (9.110)

ili izraženo u dB:

Ao(dB)=AV1(dB) +AV2(dB)+AV3(dB) (9.111)

Slika 9.33. Ekvivalentna šema dvostepenog OPP za male signale

9.5.10. Frekvencijska karakteristika pojačanja Frekvencijska karakteristika se sastoji od amplitude i fazne karakteristike. Ove dve

karakteristike su medjusobno zavisne i jednoznačno povezane a fazni stav je funkcija nagiba amplitudno-frekvencijske karakteristike.

Stabilnost pojačavača se postiže kompenzacijom njegove frekvencijske karakteristike. Kompenzacija predstavlja postupke kojima se sprečavaju oscilacije pri primeni povratne sprege, kao i postupke za postizanje optimalnih performansi za odredjenu primenu. Sledeća svrha kompenzacije je postizanje manje osetljivosti u što širem frekvencijskom opsegu. Kompenzacija može da bude spoljna (kompenzacioni elementi se priključuju oko operacionog pojačavača) ili interna. Većinom se kod savremenih operacionih pojačavača koristi interna (unutrašnja) kompenzacija u kolu lokalne povratne sprege. Element povratne sprege je kondenzator CC i priključuje se izmedju ulaza i izlaza naponskog pojačavača (sl.9.28 i sl.9.33). Njegov kapacitet je tipično desetak do nekoliko desetina pF. Zbog Milerovog efekta i veoma velikog naponskog pojačanja drugog stepena, efektivni kapacitet na izlazu diferencijalnog odnosno na ulazu naponskog pojačavača je reda nekoliko desetaka nF. Zahvaljujući tome kondenzator CC dominantno utiče na frekvencijsku karakteristiku operacionog pojačavača.

Na srednjim i visokim frekvencijama se mora uzeti u obzir uticaj CC ekvivalentnog kola na sl.9.33 pri čemu su ekvivalentni ulazni i izlazni kapacitet respektivno odredjeni sa:

Cie=(1+AV2)CC≈AV2CC , (9.112)

Coe=(1+1/AV2)CC≈CC (9.113)

jer je pojačanje naponskog pojačavača AV2>>1. Sada je naponsko pojačanje operacionog pojačavača:

[ ][ ])(1)(1)(

32212 IoCIoVC

o

RRCjRRACjA

jAωω

ω++

= . (9.114)


157

Pošto je AV2(Ro1||RI2)>>(Ro2||RI3) dominantan uticaj na karakteristiku A(ω) ima ulazni ekvivalent Cie, pa je:

)(1)(

212 IOVC

O

RRACjA

jAω

ω+

≈ . (9.115)

Na veoma visokim frekvencijama imaginarni faktor u imeniocu ima dominantan uticaj. Tada je:

C

m

Cjg

jAω

ω 1)( ≈ . (9.116)

Amplitudsko-frekvencijska karakteristika (sl.9.34) u oblasti visokih frekvencija ima nagib –20dB/dekadi. Frekvencija na kojoj je pojačanje jednako 1 se naziva jedinom frekvencijom fT. Iz |A(jωT )|=1 i prethodnog izraza proizlazi:

C

mT C

gf

π21= , (9.117)

gde je gm1 strmina diferencijalnog pojačavača.

Slika 9.34. Pojačavač s dvopolarnom kompenzacijom (c) i njegova amplitudska karakteristika (d)

9.5.11. Faktor potiskivanja srednje vrednosti Kod realnog operacionog pojačavača izlazni napon je različit od nule, kada su ulazi

kratko spojeni. Kao posledica pojačanja zajedničkog signala javlja se srednja vrednost ulaznih signala, tj. Vs=(V1+V2)/2. Pojačanje zajedničkog signala

As=Vo+Vs, (9.118)

treba da bude što manje. Bilo bi idealno kada bi to pojačanje bilo jednako nuli, tj. kada bi pojačavač potpuno potisnuo zajednički signal. Mera tog potiskivanja kod realnog operacionog pojačavača je faktor potiskivanja srednje vrednosti koji se definiše kao odnos pojačanja diferencijalnog i zajedničkog signala tj.:

ρCM= Ao/As, (9.119)

9.5.12. Maksimalna brzina odziva Pod maksimalnom brzinom odziva SR operacionog pojačavača se podrazumeva

brzina promene izlaznog napona na skokovitu pobudu na ulazu. Izražava se u V/μs. Maksimalna brzina odziva je odredjena unutrašnjim parametrima operacionog pojačavača i ne zavisi od pobudnog signala.


158

SR=(dv0/dt)max=IO/CC. (9.120)

Ova jednačina predstavlja maksimalnu promenu izlaznog napona zato što je Io maksimalno moguća struja punjenja i pražnjenja kondenzatora CC.

9.5.13. Maksimalna frekvencija za velike signale Širina propusnog opsega velikih signala:

cm

O

m CVI

VSRf

ππ 22max == . (9.121)

Maksimalna frekvencija za velike signale zavisi od kapaciteta CC kompenzacionog kondenzatora. Njegovim smanjenjem fmax se povećava. Medjutim, minimalni kapacitet je ograničen uslovom da se dobije dovoljna margina faze na učestanosti jediničnog pojačanja.

CC=gm/ωt , (9.122)

gde je gm strmina prvog stepena. Uvrštavanjem sledi:

mm

tO

gVI

fπ

ω2max = . (9.123)

Prema tome, širina opsega velikih signala se može povećati smanjenjem strmine prvog stepena pri istoj struji Io. U ovome slučaju ekvivalentna strmina je odredjena sa:

Em

mme Rg

gg

+=

1, (9.124)

pa je maksimalna frekvencija velikih signala:

)1(2max

mE

m

to

gR

VI

f +=πω

. (9.125)

Otpornosti RE imaju male vrednosti i kreću se u granicama od desetak do nekoliko desetina Ω. Na ovaj način se mogu povećati maksimalna frekvencija velikih signala i maksimalna brzina odziva i do nekoliko desetina puta. Nedostatak ovog postupka je u tome što se u istom odnosu smanjuje pojačanje prvog stepena, a time i ukupno pojačanje operacionog pojačavača. Osim toga, povećava se naponski ofset i šumovi na ulazu zbog termičkog šuma otpornika.

9.5.14. Faktor potiskivanja napajanja Faktor potiskivanja napajanja predstavlja meru uticaja promena napona napajanja na

izlazni napon operacionih pojačavača. Izlazni napon idealnog operacionog pojačavača je nezavisan od napona napajanja. Realno, medjutim, taj uticaj postoji. On se posebno odražava na sopstveno pojačanje napona Ao (pojačanje s otvorenom petljom povratne sprege). Pojačanje Ao blago raste sa naponom napajanja i može da bude u odnosu 2:1 ili 3:1 za promenu napona napajanja od ±5 do ±18V. Iako su ove promene dosta velike, one nisu značajne jer je zanemarljiv uticaj Ao na pojačanje sa zatvorenom petljom povratne sprege.

Faktor potiskivanja napajanja se definiše kao odnos promene ulaznog ofset napona, zbog promene napajanja, prema promeni napona napajanja. Obično se izražava u decibelima. Kod savremenih operacionih pojačavača ima veoma malu vrednost koja se kreće u granicama od –80 do –100 dB, odnosno od 10-4 do 10-5.


159

9.5.15. Ulazni napon i struja šuma Postoje dva osnovna izvora šuma operacionih pojačavača: termički i trenutni

šum.Termički šum ili, kako se zove, Džonsonov šum, je posledica termičkih kretanja elektrona i šupljina specijalno u otpornicima i tranzistorima. Trenutni šum je posledica slučajnih promena u protoku struje kroz komponente. Oba ova šuma su slučajne funkcije vremena s nultom srednjom vrednošću i oba imaju Gausovu funkciju raspodele.

Ekvivalentni ulazni napon šuma se obično izražava preko spektralne gustine i ima jedinicu )( HznV . Njegova tipična vrednost iznosi oko HznV20 . Operacioni pojačavač sa spektralnom gustinom ekvivalentnog ulaznog napona šuma

HznV20 i 10 kHz 3dB propusni opseg ima ukupni ulazni napon šuma :

VkHzHznV μπ 5,2)10*)2/()(/20( = . (9.126)

Napon termičkog šuma, generisan u otpornicima je proporcionalan kvadratnom korenu temperature:

kTRVth 4= , (9.127)

gde su: k=1,38*10-23(J/K) Bolcmanova konstanta, T(K) apsolutna temperatura, R otpornost otpornika. Na sobnoj temperaturi (300 K) je

RVth2010*65,1 −= (9.128)

što za R=1MΩ iznosi )/(6,128 HznVVth = (9.129)

Ovim se još jednom potvrdjuje da otpornici velikih otpornosti u integrisanim kolima nisu podesni.

Ulazna struja polarizacije je takodje izvor trenutnog šuma. Spektralna gustina ulazne struje šuma približno se može izraziti kao:

BSn qIi 2= (9.130)

gde je q=1,6*10-19C jedinično naelektrisanje. Ulazna struja šuma može da ima dominantan uticaj na ukupni ekvivalentni ulazni

napon šuma kada je na ulazu otpornik velike otpornosti. Ako je ta otpornost Rs, onda će pad napona na njemu, zbog struje šuma, iznositi VSn=RSiSn. Da bi umanjili ulazni napon šuma struja polarizacije treba da bude što manja.

9.5.16. Ograničenje izlazne struje Maksimalna izlazna struja operacionog pojačavača je ograničena dozvoljenom

disipacijom snage. Za operacione pojačavače s plastičnim kućištem maksimalno dozvoljena disipacija snage Pdmax je u granicama od 500 do 750 mW. Za druga pakovanja je oko 1W. Prekoračenje dozvoljene disipacije snage može da izazove preterano zagrevanje silicijuma, pa i termički otkaz. Stoga je veoma značajno izlaz zaštititi od preopterećenja, jer izlazni stepen, zbog velike struje opterećenja, trpi najveću disipaciju snage.

Većina operacionih pojačavača ima unutrašnje ograničenje izlazne struje do 25mA.


160

9.5.17. Ostali parametri operacionih pojačavača U opštim podacima koje daju proizvodjači operacionih pojačavača mogu se naći još

neke karakteristike. Maksimalna promena izlaznog napona je njegova promena od nule do vrha. Ograničena je naponom napajanja i padom napona na elementima izlaznog stepena u zasićenju. Obično je maksimalna promena izlaznog napona za 1 do 2V manja od napona napajanja.

Dugoročna stabilnost je vremenska promena (drift) ulaznog ofset napona. Izražava se u μV/mesec.

Struja napajanja je struja koju operacioni pojačavač troši u statičkim uslovima bez priključenog opterećenja.

Radni temperaturski opseg je područje temperature za koje se tvrdi da će pojačavač raditi pri datim specifikacijama. Većina proizvodjača specificira operacione pojačavače u tri opsega:

− komercijalni 0 do +700C − industrijski –25 do +850C i − vojni (profesionalni) –55 do +1250C Povratni termički koeficijent je odnos promene naponskog ofseta u odnosu na

promenu disipacije snage. Izražava se u nV/mW ili u μV/mW.

9.5.18. Ekvivalentna šema operacionog pojačavača Ekvivalentno kolo operacionog pojačavača za istosmerni dinamički signal prikazano

je na sl.9.35. Naponskim generatorima Vos i Vin se modeluju respektivno naponski ofset i ekvivalentni ulazni napon šuma. Strujni generatori IB predstavljaju srednju vrednost ulazne struje polarizacije, a njihova razlika je modelovana generatorom strujnog ofseta. R1 je ulazna a R0 izlazna otpornost operacionog pojačavača. Naponskim generatorom A0Vd i njegovom unutrašnjom otpornošću je modelovan izlaz OPP gde je A0 njegovo naponsko pojačanje u otvorenoj petlji.

Slika 9.35. Opšti model operacionog pojačavača


129

10. PAKOVANJE INTEGRISANIH KOLA

10.1. Problemi pri pakovanju

Za pakovanje integrisanih kola treba obezbediti: veze za signalne linije koje vode ka čipu i sa njega, veze za napajanje kola na čipu, mehanizam odvodjenja toplote koju generišu IK na čipu i noseću i zaštitnu ulogu.

Potrebne karakteristike elektronskog pakovanja su: 1. Brzina:

− malo kašnjenje od čipa do čipa − visoka prenosna učestanost

2. Pinovi i provodne trake: − veliki broj ul/izl. pinova po čipu − veliki broj ul/izl. konektora izmedju I i II nivoa pakovanja − gusto postavljene provodne trake

3. Veličina: − kompaktno sa malim dimenzijama

4. Šum: − kvalitetne prenosne linije − mali šum sprege izmedju provodnih traka − minimiziranje šuma usled simultanog uključivanja

5. Termičke i mehaničke osobine: − dobro obradjene toplote − uskladjenost termičkih koeficijenata širenja čipa i nosača

6. Testiranje, pouzdanost i cena: − mogućnost lakog testiranja − mogućnost lake popravke − mogućnost lakih izmena (strukturnih) − laka proizvodnja − visoka pouzdanost − niska cena (manja od čipa koji nosi)

Minimalan broj parametara na osnovu kojih se mogu klasifikovati el. sistemi i izraziti

osnovna fizička ograničenja iznosi 3 (tri) i to su: x - prostorno rastojanje konstituitivnih elemenata sistema td - vreme propagacije (kašnjenje) signala od jednog elementa do drugog s - prostorno rastojanje signalnih linija izmedju elemenata. Ovim parametrima se opisuju sistemi od integrisanih kola do glomaznih

telekomunikacionih sistema. Fizička ograničenja kod pakovanja su: − brzina svetlosti (talasa) je najveća

csntd⋅

=min (10.1)

c – brzina svetlosti u vakumu n – indeks prelamanja

Pakovanje integrisanih kola

162

Grupna brzina nosilaca naelektrisanja v =105 m/s ili 1:1000 u odnosu na svetlost

− kvantni efekti − termički šum − odvodjenje toplote

10.1.1. Razvodjenje napajanja Posledice pada napona duž linija za napajanje kod VLSI kola može izazvati velike

probleme (smanjenje margine šuma, nepouzdan rad i slično). Zbog toga se najdeblji nivoi (slojevi) mogu koristiti samo za razvodjenje napajanja.

Kao rezultat dejstva magnetnog i električnog polja u provodnicima, podloga Si se ponaša kao provodnik za kapacifione efekte i kao izolator za induktivne efekte.

Na ponašanje Si podloge bitno utiču njena specifična otpornost i radna učestanost.

10.1.2. Razvodjenje takta visoke učestanosti Da bi taktni impulsi stizali do svih podblokova sistema u isto vreme koristi se H-

taktna mreža.

10.2. Tehnologija pakovanja U cilju dobijanja što kvalitetnijeg sistema nije dovoljno izabrati brze i pouzdane

čipove, već je neophodno obezbediti brzu i pouzdanu tehnologiju pakovanja. Od ove tehnologije u velikoj meri zavise rezultujuća brzina, pouzdanost i cena sistema pa se teži nalaženju što kompaktnijeg rešenja čipova sa velikim brojem pinova, gustog ožičenja i bešumne sredine.

U današnjim pakovanjima, submikronskih dimenzija, veliki deo ukupnog kašnjenja odredjen je vremenom potrebnim signalu za rastojanja izmedju čipova, zbog čega pomenuta rastojanja moraju biti mala. Gusta mreža spojnih linija neophodna je zbog postojanja malih parazitnih kapacitivnosti i induktivnosti izmedju čipa i ploče. Pakovanjem se mora obezbediti stalan nivo električne energije bez uključenja prekomerne buke. Termičke osobine pakovanja i poluprovodnika moraju biti usaglašena, da se usled temperaturnog širenja i skupljanja elemenata ne bi indukovao napon proboja. Osim toga, pakovanjem se mora obezbediti redukovanje toplote koju kolo generiše.

Za jeftinije sisteme uzimaju se DIP i PGA podnožja čipova. Ova podnožja postavljaju se na štampane ploče ubadanjem pinova kroz otvore na ploči a zatim lemljenjem (odnosno repovanjem). Otvori na ploči nisu duboki, tako da se podnožja mogu postavljati na obema površinama ploče, čime je dobijena veća gustina pakovanja.

Korišćenjem podnožja za više čipova može se poboljšati pouzdanost za više od 20%. U najsavremenijim kompjuterima koriste se višeslojne podloge sa ugradjenim sistemom hladjenja. Izolacija na silicijumskoj podlozi izradjuje se od silicijum-dioksida ili poliamida, a na keramičkoj od alumina.


163

Savremena istraživanja superprovodnosti obećavaju provodnost bez gubitaka na temperaturi tečnog azota ili čak i na sobnoj temperaturi. Medjutim, pre korišćenja superprovodnika u praktične svrhe moraju se rešiti problemi u vezi s njima, kao što su površinski efekat (koji ograničava gustinu pakovanja) i lomljivost.

Optička vlakna koja se danas već koriste u lokalnim kompjuterskim mrežama i nekim sistemima, obezbedjuju veću brzinu, pouzdanost, bešumni prenos i lako ih je usmeravati. Efikasnost optičkih vodova nije još uvek definisana na nižim hijerarhijskim nivoima. Ono čime je danas ograničena primena optoelektronskih komponenata je neuskladjenost regulisanja veličine integrisanog kola i velike potrošnje energije.

10.3. Linije prenosa Vodovi na nivou ploče, u proračunima kašnjenja tretiraju se kao linije prenosa.

Povećanjem dimenzija čipa talasna dužina signala postaje uporediva sa dužinom spojnih linija, pa osobine linija prenosa sve više utiču na ukupno kašnjenje sistema. Linije prenosa značajne su na nivou čipa kod koga je vreme uspona signala kraće od 150 ps.

Izmedju linija prenosa i uzemljene površine nalazi se tanak sloj oksida. Prostor izmedju linija prenosa ispunjen je vazduhom koji ima manju dielektričnu konstantu od izolatora, pa je električno polje skoncentrisano u prostoru izmedju prenosne linije i uzemljene površine a prenos signala sličan je transverzalnom elektromagnetnom prenosu. S druge strane u spojevima integrisanih kola skoro sve linije polja završavaju u neposrednoj okolini spojeva zbog čega dolazi do preslušavanja šuma, rasipanja i pogoršanja talasnih oblika i opadanja vremena uspona ispod 150 ps. Da bi spojevi bili sa malim gubicima, linije moraju biti rasporedjene dovoljno gusto.

Linija prenosa podrazumeva kapacitivne i induktivne efekte, pa je zbog toga odredjeno istovremenim rešavanjem električnih polja (kapacitivnost) i magnetnih polja (induktivnost). Na nižim učestanostima (15-20 MHz) generiše se nezanemarljiv šum, usled sprežne kapacitivnosti izmedju linija i veći je ukoliko postoji više nivoa.

Kao rezultat dejstva magnetnog i električnog polja u provodnicima, podloga od sicilijuma ponaša se kao provodnik za kapacitivne efekte i kao izolator za induktivne efekte. Na ponašanje silicijumske podloge bitno utiču njena specifična otpornost i radna učestanost.

10.4. Šum Spoljašnji i unutrašnji šumovi predstavljaju jedan od glavnih problema sistema.

Smanjenjem amplitude pobudnog signala kolo postaje osetljivije na spoljne smetnje, a smanjenjem dimenzija kola rešen je problem kašnjenja ali je smanjena i čvorna kapacitivnost, usled čega ovi čvorovi postaju podložniji uticaju spoljašnjeg šuma (naročito ako sadrže dinamičko opterećenje). Jedan od primera bio bi gubitak informacija kod DRAM ćelija prouzrokovan α česticama. Postojanje ovih smetnji postaje neprihvatljivo kada kapacitivnost memorije, skalirane DRAM ćelije, padne ispod neke granične vrednosti. Do ovoga dolazi usled grešaka u štampi. α čestica generiše u sicilijumskoj podlozi parove elektron-šupljina i ukoliko oni dodju u dodir sa dinamičkim opterećenjem donje površine DRAM ćelije mogu promeniti njeno logičko stanje.

Izvori ovih čestica velike energije mogu biti radioaktivne nečistoće u samom materijalu ili oblogama integrisanog kola ( na primer: aluminijum, keramika, plastika) ili spoljašnji izvori (na primer: radijacija usled kosmičkih zračenja). Radijacija uslovljena pakovanjem može se ukloniti korišćenjem zaštitnog sloja. Minimiziranje grešaka usled

Pakovanje integrisanih kola

164

štampe vrši se postupcima kao što su epitaksijalni rast, izolacija kanala i formiranje visoko dopiranih ukopanih slojeva. Greške u štampi nisu zanemarljive ni kod statičkih SRAM ćelija.

Šum se najčešće manifestuje u obliku sprege izmedju susednih kola i spojeva i

diferencijala struje dtdI usled jednovremenog uključivanja kola. Prema tome, usled povećanja

gustine pakovanja povećava se i uticaj smetnji usled kapacitivne, induktivne i otporne sprege izmedju susednih kola.

Parazitne induktivnosti javljaju se kod vodova na ploči, plinova, spojnih vodova i spojeva integrisanih kola. Proticanjem struje kroz promenljivu induktivnost generiše se

prekidni napon induktora, proporcionalan induktivnosti L i diferencijalu dtdI .

10.5. Razvodjenje takta visoke učestanosti Povećanjem dimenzija ploče i smanjenjem dimenzija čipa, broj tranzistora integrisanih

na čipu povećava se faktorom Sc S, gde su Sc i S faktori skaliranja čipa i minimiziranja dimenzija (oba veća od 1). Povećanjem broja tranzistora po čipu neophodno je povećati i broj spojeva zbog čega čipovi podležu odredjenim ograničenjima. Prvo, gustina pakovanja integrisanih kola ograničena je brojem nivoa spojeva pre nego efikasnošću pakovanja tranzistora. Broj integrisanih kola nije ograničen brojem kola koja mogu biti u čipu, već brojem kola koja se mogu ožičiti. Drugo, i gustina snage disipacije odredjena je prvenstveno spojevima jer je spojna kapacitivnost dominantna u ukupnoj kapacitivnosti čipa. Treće, sa porastom brzine integrisanih kola glavni faktori koji odredjuju pouzdanost sistema postaju kašnjenje zbog postojanja dugih vodova na čipu, minimiziranje pakovanja i kašnjenje zbog spojnih linija izmedju čipova. Usled povećanja gustine pakovanja, gušćeg ožičavanja i većeg broja ulaza/izlaza (I/O) na čipu povećava se taktna učestanost i na nivou čipa. Projektovanje čipova, prema tome, sve je sličnije projektovanju pakovanja i mogu se zajedno izučavati.

Postoji tesna veza izmedju projektovanja zahtevanog ožičenja, arhitekture izrade, organizacije i ostvarivanja kola. Tehnike, kao što su paiplajning i paralelizam objedinjuju zahteve pojedinih delova izrade kola. Korišćenjem ovih tehnika s jedne strane minimizira se broj kola potrebnih za izvršavanje instrukcija ali se u isto vreme pogoršava vremenska perioda, pa se rešenje mora tražiti u kompromisu ovih zahteva. Model sistemskog nivoa, logike, pakovanja i arhitekture parametara iskorišćen je za projektovanje električnih osobina čipova i budućih sistema visokih performansi, kao i za izračunavanje uticaja tehnologije i načina pakovanja na pomenute osobine. Modeli ovog tipa su od sve većeg značaja, jer je sve više čipova i načina njihovog pakovanja obuhvaćeno njime. Poboljšanje osobina procenjuje se na osnovu kombinacija osobina čipa pakovanja i arhitekture parametara, jer sve to zajedno omogućuje optimizaciju performansi sistema.

165

Sadržaj 1. METODOLOGIJA PROJEKTOVANJA DIGITALNIH MIKROELEKTRONSKIH INTEGRISANIH KOLA............................................................................................................ 1

1.1. Osnovne podele mikroelektronskih kola......................................................................... 1 1.1.1. IC potpuno po narudžbini......................................................................................... 1 1.1.2. IC sa standardnim ćelijama ...................................................................................... 1 1.1.3. Integrisana kola sa logičkim nizovima..................................................................... 4 1.1.4. Izbor tehnologije izrade mikroelektronskog sklopa ................................................. 6

1.2. Metodologija dizajniranja mikroelektronskih integrisanih kola ..................................... 6 2. DIGITALNA INTEGRISANA MOS KOLA ...................................................................... 11

2.1. Opšte karakteristike logičkih kola................................................................................. 11 2.1.1. Direktivnost i izolacija ........................................................................................... 12 2.1.2. Logička stanja ........................................................................................................ 12 2.1.3. Prenosna karakterisitka .......................................................................................... 12 2.1.4. Logička amplituda i prelazna oblast....................................................................... 12 2.1.5. Margina smetnji i neosetljivost na smetnje ............................................................ 14 2.1.6. Logički kapacitet .................................................................................................... 14 2.1.7. Disipacija................................................................................................................ 15 2.1.8. Karakteristike prelaznih stanja ............................................................................... 15 2.1.9. Proizvod potrošnja - kašnjenje ............................................................................... 16

2.2. Opšte karakteristike MOS digitalnih logičkih kola....................................................... 16 2.3. NMOS invertori............................................................................................................ 16

2.3.1. Invertor sa MOS tranzistorom sa indukovanim kanalom....................................... 17 2.3.2. Invertor sa nezasićenim aktivnim opterećenjem .................................................... 20 2.3.3. Invertor sa MOS tranzistorom sa ugrđenim kanalom ............................................ 20

2.4. NMOS logička kola....................................................................................................... 21 2.6. CMOS logička kola....................................................................................................... 25

2.6.1. Osnovna CMOS logička kola................................................................................. 25 2.6.2. Familija 4000......................................................................................................... 27 2.6.3. 4000 B i 74C familija ............................................................................................. 27 2.6.4. 74HC/74HCT familije............................................................................................ 28 2.6.5. 74AC/74ACT ......................................................................................................... 29 2.6.6. Poređenje familije CMOS logičkih kola ................................................................ 29

2.7. Dinamička logička kola................................................................................................. 30 2.8. Pravila u dizajniranju tlocrta (DRC) ............................................................................. 32

3. DIGITALNA LOGIČKA KOLA U BIPOLARNOJ TEHNOLO-GIJI ............................... 33

3.1. Invertor sa bipolarnim tranzistorom.............................................................................. 33 3.1.1. Statičke karakteristike ............................................................................................ 34 3.1.2. Dinamičke karakteristike invertora ........................................................................ 35 3.1.3. Invertor sa bipolarnim tranzistorom i Šotki diodom .............................................. 37

3.2. Otporničko-tranzistorska logika (RTL)........................................................................ 37 3.3. Diodno- tranzistorska logika (DTL).............................................................................. 38 3.4. Tranzistorsko – tranzistorska logika (TTL) .................................................................. 39

3.4.1. Standardno TTL kolo ............................................................................................. 40 3.4.2. Šotki TTL kolo (familija 74S)................................................................................ 41

166

3.4.3. Šotki TTL kola sa smanjenom potrošnjom (familija 74LS) .................................. 42 3.4.4. 74AS familija ........................................................................................................ 44 3.4.5. 74ALS familija...................................................................................................... 44 3.4.6. Uporedne karakteristike TTL familija logičkih kola.............................................. 45

3.5. ECL kola ....................................................................................................................... 46 3.5.1. ECL 10K familija ................................................................................................... 47 3.5.2. ECL 100K familija ................................................................................................. 48

3.6. Injektovana integrisana logika (I2 L)............................................................................. 50 3.6.1. Standardna I2L kola................................................................................................ 51 3.6.2. Supstratno napajanja I2L kola (SFL)...................................................................... 52 3.6.3. Šotkijeva I2L ćelije ................................................................................................. 53 3.6.4. I2L ćelija sa samopodešavajućim dvostruko difundovanim injektorom (S2L)....... 54 3.6.5. I2L ćelija sa ubrzavajućim poljem u bazi ............................................................... 55

3.7. Integrisana Šotkijeva logika (ISL) ................................................................................ 55 4. REGENERATIVNA LOGIČKA KOLA............................................................................. 57

4.1. Osnovno bistabilno kolo................................................................................................ 57 4.2. SR leč ............................................................................................................................ 58

4.2.1. SR leč sa NILI kolima............................................................................................ 58 4.2.2. SR leč sa NI kolima................................................................................................ 59

4.3. JK flip-flop .................................................................................................................... 59 4.3.1. JK Master-Slave flip-flop....................................................................................... 60 4.3.2. JK flip-flop sa ivičnim okidanjem......................................................................... 61

4.4. D flip-flop...................................................................................................................... 62 4.5. TTL kola........................................................................................................................ 63 4.6. ECL kola ....................................................................................................................... 65 4.7. I2L kola.......................................................................................................................... 67 4.8. NMOS kola ................................................................................................................... 68 4.9. CMOS kola.................................................................................................................... 70 4.10. Uporedne karakteristike integrisanih flip-flopova iz različitih familija...................... 71 4.11. Šmitovo kolo ............................................................................................................... 71

4.11.1. Šmitovo kolo sa uparenim emiterima................................................................... 71 4.11.2. CMOS Šmitovo kolo............................................................................................ 73

4.12. Multivibratori .............................................................................................................. 74 4.12.1. CMOS monostabilni multivibrator...................................................................... 74 4.12.2. CMOS astabilni multibibrator.............................................................................. 75 4.12.3. TTL monostabilni multivibrator........................................................................... 76

4.13. IC 555 tajmer............................................................................................................... 77 4.13.1. Tajmer kao monostabilni multivibrator................................................................ 77 4.13.2. Tajmer kao astabilni multivibrator ....................................................................... 77

5. PROGRAMIBILNA LOGIČKA KOLA - PLD................................................................... 79

5.1. Struktura PLD ............................................................................................................... 79 5.2. Izlazne opcije................................................................................................................. 80 5.3. PLD tehnologije ............................................................................................................ 81

5.3.1. UVCMOS tehnologija............................................................................................ 82 5.3.2. E2CMOS tehnologija.............................................................................................. 82 5.3.3. FE2CMOS tehnologija............................................................................................ 82

5.4. Vrste PLD...................................................................................................................... 83 5.4.1. PROM..................................................................................................................... 84

167

5.4.2. PLA programibilna................................................................................................. 84 5.4.3. PAL ........................................................................................................................ 84 5.4.4. Registarske PLD..................................................................................................... 85 5.4.5. Programibilne gejtovske mreže – PGA.................................................................. 85

5.5. Projektovanje sa PLD.................................................................................................... 86 6. PROJEKTOVANJE KOLA ZA LSI I VLSI........................................................................ 87

6.1. Matrice gejtova ( Gate arrays- GA).............................................................................. 87 6.1.1. CMOS GA.............................................................................................................. 87 6.1.2. Matrice gejtova sa bipolarnim tranzistorima.......................................................... 88 6.1.3. Ograničenja GA...................................................................................................... 90

6.2. Standardne ćelije (SC)................................................................................................... 90 6.3. Programabilne komponente........................................................................................... 90

6.3.1. PLA – programabilne logičke matrice ................................................................... 91 6.3.2. PAL –programabilne logike sa fiksnom ILI matricom .......................................... 92

6.4. Projektovanje VLSI kola............................................................................................... 93 6.4.1.VLSI logička kola ................................................................................................... 93 6.4.2. Smanjenje vremena kašnjenja u matricama ........................................................... 95 6.4.3. Dekoderi i multiplekseri......................................................................................... 97 6.4.4. Izlazni baferi........................................................................................................... 97

7. Poluprovodničke memorije .................................................................................................. 99

7.1. ROM............................................................................................................................ 100 7.1.1. MOS ROM matrica ćelija .................................................................................... 101 7.1.2. MOS PROM matrica ćelija .................................................................................. 102 7.1.3. MOS EPROM i EEPROM matrica ...................................................................... 103 7.1.4. MOS dekoderi ...................................................................................................... 104 7.1.5. Izlazni MOS pojačavači ....................................................................................... 106 7.1.6. Bipolarne ROM i PROM matrice ćelija ............................................................... 107 7.1.7. Bipolarni dekoderi i kola za čitanje...................................................................... 108

7.2. Statičke RAM memorije............................................................................................. 109 7.2.1. Statičke MOS memorijske ćelije.......................................................................... 109 7.2.2. Bipolarne matrice ćelije ....................................................................................... 111

7.3. Dinamičke RAM ......................................................................................................... 113 7.3.1. Dinamičke ćelije sa tri tranzistora........................................................................ 113 7.3.2. Dinamička ćelija sa jednim tranzistorom............................................................. 114 7.3.3. Vremenski zahtevi kod dinamičkih RAM............................................................ 115

7.4. Serijske memorije........................................................................................................ 117 7.4.1. Pomerački registri sa MOS tranzistorima ............................................................ 117 7.4.2. CCD ( charge – coupled devices ) komponente.................................................. 118

8. IK NA BAZI GaAs I HETEROSTRUKTURA ................................................................. 119

8.1. GaAs integrisana kola ................................................................................................. 119 8.1.1. Osnovne komponente GaAs monolitnih integrisanih kola .................................. 121 8.1.2. Spojni FET (JFET) ............................................................................................... 122

8.2. Kola sa HEMT-ovima ................................................................................................. 123 8.3. Logička kola na bazi GaAs ......................................................................................... 123

3.3.1. Baferovana FET logička kola (BFL).................................................................... 124 8.3.2. Nebaferovana FET logika (UFL) ......................................................................... 125 8.3.3. Direktno spregnuta FET logika (DCFL) .............................................................. 126

168

8.3.4. Sinteza složenijih logičkih funkcija ..................................................................... 126 8.3.5. GaAs u oblasti LSI I VLSI................................................................................... 128

9. ELEMENTARNA ANALOGNA INTEGRISANA KOLA .............................................. 129

9.1. Izvori konstantne struje ............................................................................................... 129 9.1.1. Izvori male struje.................................................................................................. 131 9.1.2. Vidlarov strujni izvor sa dva emitorska otpornika ............................................... 131 9.1.3. Strujni izvori s višestrukim izlazima.................................................................... 132 9.1.4. Wilsonov strujni izvor.......................................................................................... 133 9.1.5. MOS strujni izvori................................................................................................ 133 9.1.6. MOS strujna ogledala........................................................................................... 134 9.1.7. Wilsonovo strujno ogledalo ................................................................................. 134 9.1.8. Kaskodna strujna ogledala ................................................................................... 135 9.1.9. Widlarov strujni izvor .......................................................................................... 136

9.2. Diferencijalni pojačavači............................................................................................. 136 9.2.1. Diferencijalni pojačavač s bipolarnim tranzistorima ........................................... 137 9.2.2. Naponski i strujni ofset ........................................................................................ 139 9.2.3. Ulazna otpornost .................................................................................................. 139 9.2.4. Smanjivanje ulazne struje..................................................................................... 139 9.2.5. Diferencijalni pojačavač s aktivnim opterećenjem .............................................. 141 9.2.6. JFET diferencijalni pojačavač .............................................................................. 142 9.2.7. MOS i CMOS diferencijalni pojačavači .............................................................. 143

9.3. Pojačavači napona ....................................................................................................... 144 9.3.1. Bipolarni pojačavači napona ................................................................................ 145 9.3.2. MOS pojačavači napona....................................................................................... 146

9.4. Naponski izvori ........................................................................................................... 148 9.4.1. Transformacija impedanse ................................................................................... 148 9.4.2. Naponski izvor s negativnim povratnom spregom............................................... 149

9.5. Operacioni pojačavači ................................................................................................. 150 9.5.1. Dvostepeni operacioni pojačavači........................................................................ 151 9.5.2. Ulazna struja polarizacije ..................................................................................... 152 9.5.3. Strujni ofset .......................................................................................................... 152 9.5.4. Naponski ofset...................................................................................................... 152 9.5.5. Kompenzacija naponskog ofseta.......................................................................... 153 9.5.6. Temperaturski Drift.............................................................................................. 154 9.5.7. Ulazna otpornost .................................................................................................. 154 9.5.8. Izlazna otpornost .................................................................................................. 155 9.5.9. Naponsko pojačanje ............................................................................................. 155 9.5.10. Frekvencijska karakteristika pojačanja .............................................................. 156 9.5.11. Faktor potiskivanja srednje vrednosti ................................................................ 157 9.5.12. Maksimalna brzina odziva ................................................................................. 157 9.5.13. Maksimalna frekvencija za velike signale ......................................................... 158 9.5.14. Faktor potiskivanja napajanja............................................................................. 158 9.5.15. Ulazni napon i struja šuma ................................................................................. 159 9.5.16. Ograničenje izlazne struje .................................................................................. 159 9.5.17. Ostali parametri operacionih pojačavača ........................................................... 160 9.5.18. Ekvivalentna šema operacionog pojačavača ...................................................... 160

10. PAKOVANJE INTEGRISANIH KOLA......................................................................... 161

10.1. Problemi pri pakovanju ............................................................................................. 161

169

10.1.1. Razvodjenje napajanja........................................................................................ 162 10.1.2. Razvodjenje takta visoke učestanosti ................................................................. 162

10.2. Tehnologija pakovanja .............................................................................................. 162 10.3. Linije prenosa............................................................................................................ 163 10.4. Šum............................................................................................................................ 163 10.5. Razvodjenje takta visoke učestanosti ........................................................................ 164

Sadržaj .................................................................................................................................... 165

Documents

MIKROELEKTRONSKA KOLA projektovanje, dizajn i …nobel.etf.bg.ac.rs/studiranje/kursevi/of3mk/materijali/of3mk... · Metodologija projektovanja digitalnih mikroelektronskih integrisanih