PCB 的佈局原則

1 元件的放置

PCB 佈局之前應先注意將元件放置(placement)在適當的位置，一方面需考慮電路板外部接

線端子的位置，另一方面也需考慮不同性質的電路應予以適當的區隔。低階類比、高速數

位以及雜訊電路(繼電器、高電流開關等等) 應加以分隔以降低子系統間的耦合。當放置元

件時，應同時考慮子系統電路間的內部電路繞線，特別是時序及震盪電路。為了去除 EMI的潛在問題，應該系統化的檢查元件放置與線路佈局，返覆檢視及修正佈線一直到確定所

有的 EMI 風險降低到最低為止，簡而言之，事先的防範是將低 EMI 干擾問題的首要原則。

圖 6 說明不同性質電路的區隔概念。

圖 6. 將 PCB 上不同性質的電路予以隔離

2 接地的佈局 一個電子設備的設計關鍵即在於具有強韌的與可靠的電源系統，而接地佈局尤為其中關

鍵。事實上，接地可視為所有好的 PCB 設計的基礎。大部分的 EMI 問題皆可藉由良好的

接地來解決。

3 接地雜訊的定義

降低地線雜訊對系統影響的關鍵在於瞭解產生接地雜訊的機制。接地雜訊的主要關鍵在於

所有的地線都有些微的阻抗，對所有的電路而言，電流都必須流經地線，那些有限的接地

阻抗電就會在地線上產生壓降，這些壓降則會耦合到相關的電路而形成雜訊。 由於傳輸線具有電感性(雜散電感)，因此線上的瞬間突波電流(surge current)，將引發極大

的脈衝電壓。電感的端電壓與其流過之電流有下列關係：

高頻率數位系統當電晶體開關時曾產生突波電流；類比系統則在負載電流改變時產生瞬間

的電流變化。舉例來說，一個閘在"ON"而載有 4 mA 的電流時，突然開關切到"OFF"且現

在載有 0.6 mA 的電流，假設開關時間為 4 µsec，載有 450 µH 的電感信號的導體，此時所

產生的電壓突波為：

如同稍早提到的，較快速的系統產生較快的上升時間；假設在一個產品生命週期中的下一

個設計具更快速的時鐘頻率，如果新邏輯的上升時間是舊的兩倍，則新設計的雜訊也是舊

的二倍強度。大部分的數位系統較類比系統具有更高的雜訊免疫力。接地系統的低階雜訊

會嚴重的影響類比系統低階訊號放大器的訊號品質，雜訊也會因共同阻抗而耦合到其它相

關電路，圖 7 說明在共同阻抗情況下的信號耦合傳導方式。

圖 7. 共同阻抗耦合

圖 7 中兩個信號匯合端的電壓分別產生自類比與數位的子電路系統，由於共同阻抗 Z3 使

得兩者彼此分享產生的雜訊，在系統接地點和匯合點之間，將產生一個偏移(offset)。在數

位系統中，此偏移將成為是動態的雜訊，且會影響到類比電路低階訊號的高頻響應。

4 降低接地雜訊

一個設計良好的接地系統其優點是課在不增加元件成本的前提下提高係同的電磁相容

性。一個良好的接地系統的基本目標是降低流過接地阻抗的電流所產生的雜訊電壓。因

此，設計接地系統時，一個基本的問題是，電流如何在系統中流動?靜音和雜訊的接地迴

路是否混雜在一起？

根據系統使用的電路類型與工作頻率，設計具有低阻抗路的接地迴路。大部分以為處理器

為主的系統都含有高頻數位邏輯與低階類比電路，有些系統甚至具有易產生雜訊的繼電器

和高電流開關。如同前面所提到的，這些電路應該予以區隔且接地迴路不能混雜一起，相

似的電路應該放置在一起。 高速數位電路必須對所有的迴路提供低阻抗的線路；設計接地系統要儘可能包含很多的平

行接地線路，這會減少接地迴路的電感。此概念推至極至，即形成接地平面；雖然接地平

面能最有效的降低接地雜訊，但多層 PCB 將提高成本，因此必須整體考量，決定採行的

方式。 如果接地平面不夠經濟，那就使用單點接地。單點或星狀接地連結所有接地繞線到終端接

地點，此法可降低系統間的共同阻抗。雖然由於空間的限制，使得此法在實際佈線時可能

造成困難，但降低共同阻抗則是設計的基本原則。 導體電感與其直徑或寬度成反比但正比於其長度。減少電感要儘可能使用短和寬的繞線，

以 45 度的繞線取代 90 度以減少傳輸反射。

我們應當記住電流最後終會流回源端，在某些電路板佈局中，不適當的電路佈局會形成一

個種對電磁輻射極為敏感的大迴路，並將雜訊耦合到接地系統中。一般規則是儘可能減少

接地迴路(ground loop)的尺寸，圖 8 為二層 PCB 單點接地系統的例子。圖 9 是一個具有三

種不同接地系統的印刷電路板地線佈線配置，其中包含了較易產生雜訊的電路(on board switching power supply, relay, base drive, high-current switching devices)、低階類比訊號處理

電路(A/D, D/A, analog filter)、高頻數位電路(MCU, DSP, memory)，這三種不同性質電路的

地線，應當分別拉線、彼此隔離，再以單點方式予以連接。

圖 8. 單點接地的電源系統

圖 9. 一個具有三種不同接地系統的印刷電路板地線佈線配置

圖 10. 印刷電路板的網狀地線配置

5 電源線的佈局與解耦 PCB 的地線佈局完成之後，接下來就是電源線的佈局。若空間許可，電源線應與地線平

行，但從實際觀點而言，此點未必可行。電源線的雜訊通常可藉由適當的電源濾波電容與

解耦電容將之濾除，網狀的地線(或接地平面)較網狀的電源線更為重要，因此佈局時，應

優先考慮地線的佈局，其次再考慮電源線的佈局。以下說明一些電源線雜訊抑制的方法[Ott, 1988, pp. 286-292]。

圖 11. 電源線的瞬間突波電流 (a) 未加 (b) 加上解耦電容

6 電源線的雜訊耦合 PCB 上的邏輯閘開關時，在電源線上會產生暫態的脈衝電流，由於電源線多少具有微小的

電感性，如圖 11(a)所示，因此在電源端產生雜訊干擾。電源線的電感可藉由多層 PCB(電源平面)來降低，或使用較慢的邏輯降低開關的速度，但前者將增加成本，而後者則降低了

系統的性能。在使用雙層 PCB 的前提下，電源線的雜訊干擾可藉由解耦電容來降低。 PCB 的解耦電容可分為兩類，一類是置於 IC 旁的削尖電容(despiking capacitor)，另一類則

是置於電源端的大型解耦電容(bulk decoupling capacitor)。 IC 旁的削尖電容其特質為容量

小、頻寬高，目的在於提供 IC 開關時的瞬間脈衝電流。但這些電容也需補充瞬間所損失

的電荷，這就必須藉由 PCB 電源輸入端的大型解耦電容來補充電荷，其等效電路如圖 11(b)所示，放置的位置則如圖 10 所示。

電源端的大型解耦電容其數值雖然不是非常關鍵，但至少應 10 倍於所有 IC 削尖電容的總

和，也應放置於 PCB 的電源輸入端。小的 0.l 　 F 電容也可應用於電源端與之並聯以去除

高頻雜訊，這些電容應該儘量靠近電源端。通常 15 到 20 個邏輯 IC 即需一個大型解耦電

容，若 PCB 上有較多的 IC，則每 15 到 20 個邏輯 IC 附近就應適當的放置一個大型解耦電

容。

對於以 MCU 為主的 PCB 來說，一個大型解耦電容(bulk decoupling capacitor)通常已足夠。

良好的解耦電容應具有較小的等效串連電感，鉭電解電容(tantalum electrolytic capacitor)或金屬化多碳電容(metalized polycarbonate capacitor)都有較小的內部電感(internal inductance)，是適當的選擇，但鋁電解電容(aluminum electrolytic capacitor) 的內部電感通

常遠高於前者，因此不適宜作為電源解耦電容。

圖 12. 數位 IC 解耦電容的安置與佈線

7 數位 IC 的削尖電容(despiking capacitor)

數位 IC 旁的削尖電容其特質為頻寬高 915-150 MHz)、容量小(470-1000 pF)，目的在於提

供 IC 開關時的瞬間脈衝電流。削尖電容並非愈大愈好，符合上述條件的最小電容，即是

最佳選擇，儘量少用大於 0.1µF 的電容。數位 IC 的頻率愈高，則電容愈小。0.l µF 電容用

在高達 l5 MHz 的系統頻率，若超過 l5 MHz 以上，就使用 0.0l µF 的電容。高頻寬、低電

感的碟狀陶瓷電容(disk ceramic capacitor)或是多層陶瓷電容(multilayer ceramic capacitor)適合用來做為 IC 間的削尖電容。DRAM 由於需要 refresh charge，因此需要較大的削尖電容，

通常 256 K 的 DRAM 需要 0.l µF 的削尖電容。

儘可能將電容靠近 IC 擺置，Vcc和 GND 腳位在晶片的對面端之標準會形成對 EMI 敏感的

迴路，如果 IC 的電源端靠近則迴路是相當小的，圖 12 說明一個典型邏輯 IC 的電容擺置，

把電容放在 Vcc和 GND 的中間位置。

8 電源線濾波器 (Power Line Filter) 如果需要進一步濾除電源線的雜訊，可使用 LC或π 濾波器(圖 13)，儘量將濾波器靠近元

件，而將其它的信號繞線在濾波器的附近。

圖 13. 電源濾波器

陶鐵磁珠(ferrite bead)也可用來濾掉不想要的系統高頻雜訊[Ott, 1988, pp. 152-156]，它們提

供一種較便宜的方式來增加高頻衰減，但對直流或低頻訊號則不會造成訊號的衰減，對於

消除 l MHz 以上的雜訊最為經濟有效。陶鐵磁珠的阻抗通常低於 l00Ω，主要應用於低阻

抗的電源電路，如電源供應器、C 級功率放大器、諧振電路與 SCR 開關電路等。如果單珠

未能有效濾除高頻雜訊，也可將多珠串連或多繞幾圈，但須注意圈數的增加，將提高雜散

電容，這對高頻雜訊的濾除是不利的。陶鐵磁體珠子是圓柱形且能在導體上滑動，用在電

源供應器時，應將磁珠靠近 PCB 的電源輸出端，如圖 14 所示。

圖 14. 抑制高頻雜訊的 ferrite bead 安置於電源供應器 PCB 的電源輸出端

9 信號佈局

電源線與地線佈局完之後，接下來的就是信號線的佈局了。在佈局數位和類比混合信號的

PCB 時，勿將數位和類比信號混雜，電路板上的數位電路、類比電路、以及易產生雜訊的

電路應予以區隔，8 如圖所示。試著先繞線最為敏感的線路，並去除電路間的耦合路徑。

通常與數位電路或雜訊產生電路介面的低階類比電路最容易受到干擾，在繞線時應格外謹

慎。

10 數位電路的雜訊與佈線

類比電路的雜訊通常來自於電路板的外部，然而數位電路的雜訊則往往由內部產生，因此

如何降低內部雜訊是數位電路板佈線的首要考量因素。

在 MCU 為主的系統中最敏感的信號是時序、重置和中斷線路，震盪器在開機時尤為敏感。

千萬不要將這些線路與高電流開關線路平行，如此易於被電磁交互耦合信號破壞。此效應

容易破壞 MCU 經由中斷碼的執行，引起非預期的重置或中斷。時序信號受到干擾，將造

成失相(lose phase)使整個系統失去同步，由於 MCU 的執行是依據適當的時鐘脈波，因此

不要期望它們能在 EMI 的干擾下恢復正常操作。

震盪器或陶瓷共振時鐘是一種 RF 電路，必須繞線以減少它的發射位準及敏感性。圖 15 以

一個震盪器或陶瓷共振器與 DIP 包裝的例子來說明，儘量將震盪電路的配置靠近 MCU，

若是震盪器或陶瓷共振器的本體很長，就放在 PCB 之下並將包裝接地。如果震盪器在 PCB之外，就將 MCU 放在離 PCB 連接器的附近，不然，就將 MCU 儘量擺近震盪器以縮短繞

線距離。震盪線路的地線應該連接元件可能使用最短繞線的接地腳位，電源和接地腳應該

直接繞線到 PCB 的電源部分。圖 16 說明 PCB 　挈 b 的?/FONT> I/O 接地與 I/O 電纜線的

解耦電容佈線方式。

11 類比電路的雜訊與佈線

低階信號(low-level signal)容易受到數位信號的干擾；如果類比和數位信號必須混雜，要確

定彼此的線路相交成 90 度角，這將會降低交互耦合(cross coupling)的效應。

如果類比電路的 signal reference 未與數位線路隔離的話，類比-數位轉換器的訊號會受到嚴

重的干擾，因此不可將數位電源和接地直接輸入類比-數位轉換器的 signal reference 線路。

這些腳位應直接繞線自母板的電源端之參考電壓，此電壓參考腳位應用 l K 歐姆的電阻和

l.0 µF 電容來濾波。

圖 15. 石英或陶瓷共振電路的線路佈局

圖 16. PCB『乾淨的 I/O』接地與 I/O 電纜線的解耦電容佈線方式

PCB 佈局降低雜訊的檢查要項

以下列出在量產線路板之前的詳細檢查表，這些檢查項目是集合巿場經驗以及實作應用的

經典[Montrose, 1996; Ott, 1988]。

1 抑制雜訊源

• 在符合設計規格的前提下，使用最低頻率的時鐘以及最和緩的上升時間。 • 如果時鐘電路在電路板外，則將相關之時序電路(如 MCU)靠近連接器，否則，就放

在母板中間。 • 將震盪器平放於 PCB 並接地。 • 儘可縮小時序信號的迴圈區域。 • 將數位 I/O 驅動器(digital I/O driver)放置於 PCB 外緣。 • 將進入 PCB 的信號予以適當濾波。 • 將離開 PCB 的雜訊信號予以適當濾波。 • 使用碟狀陶瓷電容(disk ceramic capacitor)或是多層陶瓷電容(multilayer ceramic

capacitor) 做為數位邏輯 IC 的削尖電容。 • 儘量將數位 IC 之 despiking capacitor 靠近 IC 旁邊。 • 使用排線包裝的 OP 放大器，將"+"端接地，以"-"端作為輸入信號端。 • 提供適當的突波阻尼(surge absorber)給繼電器線圈。 • 使用 45 度角(圓弧更佳)的繞線以取代 90 度角來減少高頻輻射。 • 如果需要，在產生高頻雜訊的電源線用 feed-through capacitor 連接外部。 • 如果需要，在產生高頻雜訊的電源線串接陶鐵磁珠(ferrite bead)以濾除高頻雜訊。 • 將 shield cable 兩端均接地(但並非作為地線)，以降低電磁輻射。

2 減少雜訊耦合

• 如果經濟許可，使用多層電路板來分開 PCB 上不同性質的電路。4 層板 PCB，通常

外面的兩層為訊號，中間兩層為電源層(power layer)與地線層(ground layer)。如電路

板為數位類比混合電路，應將數位與類比的跑線分別佈線，最後再將地線予以單點

連接。 • 對單層及雙層線路板使用單點電源和接地的佈局。如採用雙層線路板製作以微處理

器為基礎的控制板(數位類比混合電路)，則應特別注意數位與類比電路『電源線』

與『地線』的佈局。 • 選用晶片組以縮短時序的傳輸線。 • 將 digital I/O 晶片組安置於 PCB 邊緣並靠近連接器。 • 高速邏輯閘僅限用於特定功能之電路。 • 對電源和接地使用寬繞線。

• 保持時序繞線、匯流排和晶片致能與 I/O 腳位和連接器分隔開。 • 儘量將數位信號線路(尤其是時鐘信號)遠離類比輸入和電壓參考腳位。 • 當與混合信號轉換器並用時，勿將數位和類比線路相交，信號的繞線要彼此遠離。 • 分隔雜訊與低階類比訊號腳位。 • 將時序信號與 I/O 信號垂直繞線。 • 將時序電路遠離 I/O 訊號線。 • 儘量使敏感腳位的長度愈短愈好。 • 用寬扁的繞線處理重要的線路，並在繞線的每一邊採用接地保衛環。 • 勿將敏感的訊號線與高電流、快速交換信號並行。 • 縮短解耦電容的腳位長度。 • 高頻線路應保持短而直接。 • 縮短時序與其他週期性信號的繞線長度。 • 避免繞線於震盪器和其它對雜訊極度敏感的電路之下。 • 過濾任何進入包含敏感線路的訊號線。 • 當低階信號與雜訊腳位位於同一個連接器上時，例如扁狀電線(flat cable)，儘量將之

分離並以地線置於其間。 • 避免低階(low-level)、低頻(low-frequency)電路的接地迴路(ground loop)。 • 將雜訊線扭絞(twisted)以抵消相互間之耦合與電磁輻射。 • 使用所有 IC 內的電源和接地腳位，勿空接。

3 降低雜訊吸收

• 儘量避免任何信號迴圈，否則就減少迴圈範圍。 • 分隔信號、雜訊和硬體電源和接地。 • 使用可選擇頻率的濾波器來應用。 • 連接所有未用到的輸入到電源或接地。 • 在所有的類比參考電壓加旁路電容。 • 將管狀電容(tubular capacitor)的外圍箔片接地。 • 將電解電容並聯一個高頻電容。 • 對高效率類比及混合信號 ICS 不要使用 IC 座。