PDIK 5 od 14 (Staticka kolai 2 od 2)leda.elfak.ni.ac.rs/education/PEK_stari/literatura...4 Fizičko projektovanje Sadržaj: 1. Osnovni CMOS proces 2. Pravila projektovanja 3. Potpuno

4

Fizičko projektovanje

Sadržaj:1. Osnovni CMOS proces2. Pravila projektovanja3. Potpuno projektovanje po narudžbini4. Delimično projektovanje po narudžbini

LEDA - Laboratory for Electronic Design Automation http://leda.elfak.ni.ac.yu/

5

3. Potpuno projektovanje po narudžbini

Sadržaj:3.1 Ocena uspešnosti projekta 3.2 Projektovanje statičkih logičkih kola3.3 Simboličko projektovanje 3.4 Projektovanje veza3.5 Uzroci otkaza


6

3.2 Projektovanje statičkih logičkih kola

3.2.1 Osnovne karakteristike CMOS kola3.2.2 Statička prenosna karakteristika3.2.3 Dinamičke karakteristike3.2.4 Dimenzionisanje tranzistora3.2.5 Izbor optimalnog broja ćelija3.2.6 Kompromis između brzine i površine3.2.7 Potrošnja


7


Ista logička funkcija može da se realizuje sa različitim brojem ćelija.

Uobičajena zabluda pri projektovanju digitalnihkola jeste da je kašnjenje proporcionalno brojulogičkih ćelija.

Pri tome je prenebregnut uticaj električnesposobnosti.

Da bismo otklonili zabludu razmotrićemo slučajkola koje se sastoji od n’ ćelija povezanih takoda im je moć puta F.

3.2.5 Izbor optimalnog broja ćelija

8


Na izlaz kola dodajemo N- n’ invertora.

Njihov broj ne utiče na promenu F, već samo naukupno kašnjenje svojim parazitnimkašnjenjem od (N- n’) pinv :

inv

n

iN pnNpNFD )'(

'

1

/1 −++= ∑


9


Da bi se odredio optimalni broj ćelija kojigarantuje minimalno kašnjenje, trebadiferencirati D po N i dobijeni izraz izjednačitisa 0. Odatle se dobija

0)ln1(

)ln1(ln /1/1/1/1/1

=−+=

−+=+−=∂∂

ρρinv

NNinvinv

NNN

p

FFppFFFND

gde je ρ=F1/N


10


Za pinv =1, numerički se dobija da je ρ=3.59, štoznači da će kašnjenje biti minimalno za brojćelija N=logρF.

Ukoliko se usvoji da je ρ=4, pravi se beznačajnagreška u proračunatom broju ćelija, jer jelog(4)/log(3.59)=1.085.

Ovo znači da će jedna ćelija (N=1) imatioptimalno kašnjenje za f=4.


11


Ako se radi o invertoru, sa g=1, sledi da će optimalno kašnjenje imati invertor sa fanautom 4, jer je tada h=f/g=4.

Zato se kašnjenje na vezama u određenoj tehnologiji i normalizuje sa kašnjenjem invertora čiji je fanaut 4.


12


Dakle, optimalni broj logičkih ćelija na putu može da se odredi kao

N=log4(F)= log(F)/log(4)=1.66·log(F)=0.72·ln(F).


13


Za kolo iz prethodnog primera, kod koga je F=125, dobilo bi se da je optimalni broj ćelija

N=log4(F)= log(F)/log(4)=1.66·log(F)=0.72·ln(F)=3.48,

što ukazuje da bi se nešto bolji rezultat postigao sa tri ćelije, ali i sa četiri ćelije mogu da se dobiju prihvatljiva rešenja.


14


Šta više, što je broj ćelija veći, to je opseg u kome se dobija prihvatljivo rešenje širi.

Zavisnost N od F.

7654321N163644096102425664164F


15




16


Pretpostavimo da sa izlaza jednog logičkog blokakoji se prosleđuje preko jediničnog invertora, treba pobuditi svaki od bitova na 64-bitnoj magistrali.

3.2.6 Kompromis između brzine i površine

17


Neka ulazni bafer na svakom bitu ima jediničnokapacitivno opterećenje.

Treba odrediti konfiguraciju bafera kojaomogućava najbržu pobudu u ovom sistemu.

1 2 n


18


Zahtevi.

a) Ulaz se pobuđuje jediničnim invertorom;

b) izlaz je opterećen kapacitivnošću od 64 jediničnih kapacitivnosti, CL=64C;

c) logička složenost svakog invertora je gi =g=1;

d) propagaciono kašnjenje svakog invertora je pi=p=1;


19


Zahtevi.

e) nema granjanja, pa je B=1;

f) H=64/1=64;

g) G=1 i ne zavisi od broja upotrebljenih invertora;

h) F=BGH=64 i ne zavisi od broja invertora u baferu.


20


Sada ćemo razmotriti kašnjenje i površinu baferaza različiti broj invertora na putu.

Na osnovu ranije analize,

jasno je da je optimalna vrednost u ovom slučajuN=3.

⎟⎠⎞

⎜⎝⎛ =−+=∂∂ 0)ln1( ρρinvpND


21


Poređenje različitih konfiguracija bafera, sastanovišta normalizovanog kašnjenja, D i površineA/A0

46.634.82191A/A0

16.515.3151865D=N·(fc+p)2.32.34864fc=(F)1/N54321N


22



23


Dobijeni rezultati pokazuju da kapacitivnost od64C znatno usporava pobudni signal kada jedirektno vezana za invertor ( D=65 )

Prihvatljiva su rešenja sa 2-5 stepena (D=15-18), ali najmanje kašnjenje imaće konfiguracija sa 3 invertora.


24


Analizom normalizovane površine (u odnosu napovršinu jediničnog invertora), vidi se dakonfiguracije sa većom površinom, ne znače, istovremeno, da će kolo raditi brže!!!

46.634.82191A/A0

16.515.3151865D=N·(fc+p)2.32.34864fc=(F)1/N54321N


25


Pored broja ulaza, na povećanje kašnjenjaznačajno utiče i kapacitivnost opterećenja ćelije.

Efekat je nepovoljniji kada se ćelija sa velikimbrojem ulaza veže za veliku kapacitivnost.


26


Dobra je praksa da se ćelija sa većim brojem ulazarazdvoji od velikog CL preko bafera


27


Strategije za smanjenje kašnjenja

a) smanjenje CLb) smanjenje difuzione kapacitivnosti, Cd, ćelijec) smanjenje kapacitivnosti vezad) povećanje W/L tranzistora (voditi računa da Cd ne

postane dominantno);e) povećanje VDD;


28


Strategije za smanjenje kašnjenja

f) vremena uspostavljanja signala podesiti da budumanja ili jednaka vremenu propagacionog kašnjenjaćelije;

g) optimalni izbor broja ćelija na putu;h) optimalne dimenzije ćelija


29




30


Potrošena energija predstavlja integral utrošene snage u vremenu.

3.2.7 Potrošnja

Iako je potrošnja snage u prvom slučaju veća, ukupna energija u oba slučaje je ista.

31


Ukoliko neko kolo u kratkom intervalu potroši veliku snagu, ono neće brzo da isprazni bateriju, ali će maksimalna snaga da definiše maksimalne struje u kolu, a time i širine veza.

Da bi se kondenzator napunio/ispraznio, potrebno je da se izvrši transfer određene energije.

Brži transfer zahteva veću snagu i obrnuto.

3.2.7 Potrošnja

32


Osnovnu dilemu prilikom projektovanja kola predstavlja kompromis u izboru između snage i brzine.

Za procenu kvaliteta projekta sa stanovišta brzine i potrošnje koristi se proizvod energije potrbne da dođe do promene i vremena promene signala: EDP – Energy Delay Product

3.2.7 Potrošnja

33


EDP – Energy Delay Product

3.2.7 Potrošnja

ptPDPEDP ⋅=

gde je PDP – Power Delay Product proizvod srednje snage na kondenzatoru i vremena kašnjenja (promene) tp:

pDDL

ps tVCtPPDP ⋅⋅

=⋅=2

2

P, PDP a time i EDP opada sa smanjenjem VDD!!!

34


Zavisnost Energije, kašnjenja i EDP od VDD

3.2.7 Potrošnja

35


Ukupnu potrošnju definiše zbir statičke i dinamičke potrošnje.

Tokom “projektovanja za malu potrošnju” traži se rešenje za smanjenje svih gubitaka

snage.

3.2.7 Potrošnja

36


Statička disipacija zavisi od

-struje u podpragovskom režimu,

-struje curenja na inverzno polarisanimspojevima well-supstrat i

-struje tunelovanja kroz gejt

3.2.7 Potrošnja

37


3.2.7 Potrošnja

38


Struja curenja drejna po jedinici površineiznosi između 10 i 100 pA/µm2 natemperaturi 25oC za 0.25 µm tehnologiju.

Sa porastom temperature ova vrednost rasteeksponencijalno.

3.2.7 Potrošnja

39


Struja curenja na inverzno polarisanom spojudrejn/sors-osnova smanjiće se ako je spojdublje inverzno polarisan.

3.2.7 Potrošnja

U tu svrhu koriste se dodatninaponi polarizacije

VBBp (BB -Body Bias) i VBBn za polarizaciju osnovepMOS i nMOS tranzistora

40


3.2.7 Potrošnja

Inverzna polarizacija osnovemora da se zadrži u granicamado 0.5V.

Veći naponi mogu da izazovupovećanje struje curenja usledmehanizma poznatog kao band-to-band tunneling.

Zato je za napon VDD=1.8V, VBBn=-0.4V, a VBBp=2.2V.

41


3.2.7 Potrošnja

Struja curenja kroz dva zakočena tranzistoramanja je 10-20 puta u odnosu na struju krozjedan tranzistor.

I2<I1

42


3.2.7 Potrošnja

Mala struja curenja posledicaje povećanja napona izmeđusorsa i osnove gornjegtranzistora, jer je napon

VBS= -Vx, a nije jednak 0.

Tada se povećava napon praga, pa je i podpragovska strujaznačajno smanjena

43


3.2.7 Potrošnja

Podpragovska struja ima sve veći značaj sasmanjenjem dimenzija tranzistora, a time i

napona praga

44


3.2.7 Potrošnja

Ukoliko bi se napon praga smanjivao u istom odnosu kao VDD, podpragovskastruja bi dominantno uticala na statičkupotrošnju.

Ukoliko se VDD smanjuje a napon pragaostane isti, smanjuje se dinamika signala i narušavaju se performanse kola naročitokada se VDD približi vrednosti od 2VT.

45


3.2.7 Potrošnja

Povećanje napona praga za 90mV smanjuje strujucurenja za jedan red veličine. Nažalost, time se povećava kašnjenje.

Zato se koristi tehnika primene tranzistora sa različitim naponima praga na istom čipu (Multiple Threshold CMOS – MTCMOS)

Ćelije koje se nalaze na kritičnim putevima realizujuse primenom tranzistora sa manjim naponom pragai obrnuto.

46


3.2.7 Potrošnja

Ćelije realizovane na bazi tranzistora samanjim naponom praga mogu selektivno da se koriste u okviru istog čipa.

Lako se u CMOSu realizuju i ćelije u kojima se koriste tranzistori sa različitim Vt.

47


3.2.7 Potrošnja

Pažljivim projektovanjem strujecurenja mogu da se smanje do 80%.

48


3.2.7 Potrošnja

Zasenčene su ćelije realizovane na bazitranzistora sa nižim Vt koje se nalaze na kritičnom putu.

49


3.2.7 Potrošnja

Dinamička potrošnja posledica je promene stanja na izlazu kola.

•punjenje/pražnjenje izlazne kapacitivnosti,

•struja kratkog spoja

50


3.2.7 Potrošnja

•struja kratkog spoja zavisi od odnosa dinamike signala na izlazu i ulazu

•Ako je promena signala na ulazu brža nego na izlazu, ISC je mala

51


3.2.7 Potrošnja

•Ako je promena signala na ulazu sporija nego na izlazu, ISC raste

52


3.2.7 Potrošnja

Uticaj • odnosa nagiba signala na ulazu (tsin) i izlazu (tsout) i• napona napajanja na potrošnju snage

53


3.2.7 Potrošnja

Osnovna taktika u “projektovanju za malu potrošnju” jeste da se isključe sa napajanja svi neaktivni delovi kola.

Neaktivni delovi kola su u Standby režimu.

I ovde se koristi MTCMOS tehnika jer standby tranzistor ima veći napon praga.

54


3.2.7 Potrošnja

CB ima zadatak da odvede VF smetnje koje nastaju tokom uključivanja i isključivanja Standby signala na liniji VDDv.

Dok je logika aktivna, osnova pMOS vezana je za napon VDD>VDDv, tako da je i curenje na spoju nwell-sors/drejn pMOS smanjeno.

Smanjen je dinamički opseg signala, a time i dinamičkapotrošnja.

55


3.2.7 Potrošnja

Mane:

Gubi se snaga na punjenje/pražnjenje CB, kao i na kontrolišućim tranzistorima.

Često se zahteva primena registara u kojima će se čuvati potrebni logički nivoikada je deo sistemske logike odvojen odnapona napajanja.

Zato isplativost primene ovog metoda zahteva posebnuanalizu za svaki konkretan slučaj.

56


3.2.7 Potrošnja

Kao što smo ranije videli ukupna dinamička potrošnja može da se iskaže kao:

Pdyn = PdynC + PdynS = α fc CLVDD2 + α fc tsc VDD Ipeak

Dinamička potrošnja zavisi od kapacitivnostiopterećenja, CL, napona napajanja VDD, frekvencije, fc, i faktora aktivnosti α.

Strategija smanjenja dinamičke snage odnosi se nasmanjenje sva četiri parametra.

57


3.2.7 Potrošnja

Na prvi pogled CL, ne utiče na PdynS.

To nije tačno, jer od vrednosti CL direktno zavisinagib izlaznog signala a od njega zavisi i PdynS.

U svakom slučaju, treba smanjiti CL, jer se time smanjuje i kašnjenje.

58


3.2.7 Potrošnja

Nesumnjivo je da smanjenje VDD ima značajandoprinos u smanjenju potrošnje, ali se time povećava kašnjenje.

Da bi se optimizovao odnos kašnjenja i potrošnjekoristi se konfiguracija sa više napona napajanja.

Ideja je da se logička kola na putevima sa kritičnimkašnjenjem pobuđuju sa većim VDD, a da se štedina delu kola kod koga kašnjenje nije kritično, time što se koristi manji VDD. 59


3.2.7 Potrošnja

Iskustvo pokazuje da je dovoljno da se koriste dvanapona VDDL i VDDH za niži i viši napon, respektivno (veći broj nivoa ne daje poboljšanja).

Prilikom prelaska salogike koja radi sa VDDLna VDDH, potrebno je dase ubaci pomerač nivoa.

60


3.2.7 Potrošnja

Kada je Vin=VDDL, vodi Mn1, pa je VB=0, tako da Mp2 vodi, a onda je Vout= VDDH.

Tada je zakočen Mp1.Istovremeno je VA=0, tako da je i Mn2zakočen.A

B

Mn1

Mn2

Mp2Mp1

61


3.2.7 Potrošnja

Kada je Vin=0, Mn1 je zakočen, a VA=VDDL, tako da Mn2 vodi, pa je Vout= 0, a onda vodi i Mp1.

Tada je VB=VDDH, tako da je i Mp2 zakočen.

Uvek bar jedan pMOS i jedan nMOS vode.

AB

Mn1

Mn2

Mp2Mp1

62


3.2.7 Potrošnja

Elementi na kritičnom putu prikazani su belimblokovima. Oni rade sa povišenim VDD.

63


3.2.7 Potrošnja

Svaka staza počinje sa visokim VDD (beli) i prelazi na niži VDD (sivi) ako kašnjenje nije kritično.

Prilikom prelaskasa višeg na nižiVDD, pomeračinivoa nisu potrebni.

Izjednačavanje nivoa obavlja se u registrima.

64


3.2.7 Potrošnja

Ovaj metod je efikasniji kada su na krajuputa koncentrisana veća kapacitivnaopterećenja i kada su ćelije koje zahtevaju istinapon napajanja grupisane

65


3.2.7 Potrošnja

Ukupna aktivnost kola predstavlja treći važanparametar koji treba da se minimizira da bi se potrošnja smanjila.

Pre toga, treba definisati kriterijum po kome se određuje aktivnost statičkih logičkih kola.

66


3.2.7 Potrošnja

Neka su α0 i α1 verovatnoće promene izlaza u stanje 0 i stanje 1, respektivno.

Za NOR2 kolo, prema tablici istinitosti, verovatnoća da se dogodi 1 iznosi 1/4, a verovatnoća da se dogodi 0 iznosi 3/4.

Verovatnoća promene u NOR2 kolu izračunava se kao α= α0xα1 = α0x(1-α0)=3/16.

67


3.2.7 Potrošnja

Ako se verovatnoća događaja na ulazu A označi sa αA a na ulazu B sa αB, tada bi aktivnost na izlazu mogla da se iskaže kao

(1-(1- αA) (1- αB))x(1- αA) (1- αB)

68


3.2.7 Potrošnja

Preslikavanje verovatnoće ulaznih signala u verovatnoću promene signala na izlazu dato je u Tabeli

69


3.2.7 Potrošnja

Primer

Izračunati verovatnoću aktivnosti na izlazu kola sa slike ako je verovatnoća pojavljivanja signalana ulazima α0 = α1 = 0.5.

70


3.2.7 Potrošnja

Rešenje:

Verovanoća promene u čvoru X iznosi

αX= α0 x α1=(1- αA ) αA= 0.5x0.5=0.25=1/4 .

Na osnovu Tabele 3.5 za čvor Z važi:

α= (1- αX αB) x(αXαB)= (1-0.25•0.5)x 0.25•0.5=7/64

71


3.2.7 Potrošnja

Primer

Izračunati verovatnoću aktivnosti na izlazima kola sa slika a) i b) koja obavljaju istu logičku funkciju ako aktivnost na svim ulazima iznosi 0.5.

72


3.2.7 Potrošnja

Verovanoće promena u čvorovima W, X i Fiznose

αW= (1- αA αB) (αA αB) = 3/16 .

αX= (1- αW αC) x(αWαC) = 87/1024

αF= (1- αX αD) x(αXαD) = (170607/222)=0.041

Rešenje:

73


3.2.7 Potrošnja

Verovanoće promene u čvorovima Y, Z i F iznose

αY= (1- αA αB) X (αA αB) = 3/16 .

αZ= (1- αC αD) x (αC αD) = 3/16

αF= (1- αY αZ) x (αYαZ) = (2223/216)=0.034

Rešenje:

74


3.2.7 Potrošnja

Realizacija sa slike a) daje nepovoljnije rešenjesa stanovišta potrošnje.

αFa=0.041 > 0.034=αFb

75



Zaključak:

-Odnos µn/µp značajno utiče na Wp/Wn

-Osobine logičkih kola mogu da se procenjuju jednostavnom analizom u ranoj fazi projektovanja

-Dimenzije tranzistora mogu da se optimizuju sa stanovišta simetrične statičke prenosne karakteristike ili minimalnog kašnjenja

-Kompromis površina/brzina/potrošnja

76

Potpuno projektovanje po narudžbini

Sledećeg časa:3.1 Ocena uspešnosti projekta 3.2 Projektovanje statičkih logičkih kola3.3 Simboličko projektovanje3.4 Projektovanje veza3.5 Uzroci otkaza


Documents

PDIK 5 od 14 (Staticka kolai 2 od 2)leda.elfak.ni.ac.rs/education/PEK_stari/literatura...4 Fizičko projektovanje Sadržaj: 1. Osnovni CMOS proces 2. Pravila projektovanja 3. Potpuno