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AN2497MCP37DXX 高速 ADC を使ったデジタル RF レシーバの設計
注意 : この日本語版文書は参考資料としてご利用ください。
新情報は必ずオリジナルの英語版をご参照願います。
はじめに
近年、デジタル RF レシーバ技術は主に高速 ADC の利
用によって著しい進歩を遂げました。 新の RF レシー
バ回路では直接変換、IF サンプリング、ソフトウェア
無線 (Software Defined Radio)アーキテクチャの採用が
一般的になりつつあります。
チップ製造技術と ADC 回路技術の進化により、従来
は別のデバイスで実装するかソフトウェアで実行していたデジタル信号処理 (DSP) 機能の多くが、今では
ADC 自体に内蔵されています。
例えば Microchip 社の MCP37XXX 高速 ADC は、(a) デジタル ダウンコンバージョンによる同相および直交
信号の検出、(b) デジタル デシメーション フィルタに
よる信号 / ノイズ比の向上、(c) 連続波 (CW) ビーム
フォーミングによる複数入力信号間の位相補正
( 例 : フェーズドアレイ アンテナ、超音波トランス
デューサ ) 等、アプリケーションに特化した各種のプ
ログラマブルなデジタル信号処理ビルディング ブロックを内蔵しています。
これらの内蔵デジタル ビルディング ブロックにより、
システムに必要なハードウェアを大幅に削減できると共に、システム性能を向上させる事ができます。部品点数の削減と消費電力の低減により、システムの総コストを抑える事ができます。また、携帯型システムの
設計が大幅に容易になります [4]。
図 1: デジタル信号処理機能を内蔵した ADC のブロック図 [1-2]
Author: Youbok Lee, Ph.D.Microchip Technology Inc.
Output Control:- CMOS, DDR LVDS- Serialized LVDS
Digital Signal Post-Processing:- Fractional Delay Recovery (FDR)- Decimation- Digital Down-Conversion (DDC)- CW Beamforming- Phase/Offset/Gain Adj.
CLK+CLK-
AIN0+AIN0-
AIN7+AIN7-
VCM
SENSE
VBG
REF1+REF1-REF0+ REF0- SDIO SCLK CS
ReferenceGenerator
VREF+ VREF-
PipelinedADC Core
Data
DCLK+
DCLK-
AVDD12 AVDD18 GND DVDD12 DVDD18
Duty CycleSelectionClock
Selection
Inpu
t Mul
tiple
xer
Output Clock Control
Internal Registers
DLL
PLL
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AN2497
内蔵デジタル信号処理ビルディング ブロック [1-3]
図 1 に、DSPP (Digital Signal Post-Processing) 機能を
内蔵したマルチチャンネル高速 ADC の概略ブロック
図を示します。アナログ入力信号は ADC コアでデジ
タル値に変換され、ユーザの選択に応じた内部後処理の後にデジタル出力ピンから出力されます。
選択可能な DSPP 機能により、チャンネルごとに
(a) 分数遅延リカバリ、(b) デシメーション、(c) デジタ
ル ダウンコンバージョン、(d) CW ビームフォーミン
グ、(e) 位相 / オフセット / ゲイン調整が可能です。こ
れらのデジタル信号処理オプションは、実行中に動的に設定可能なユーザ コンフィグレーション レジスタ
ビットを使って選択できます。表 1 に、デジタル信号
処理オプションの一覧を示します。
表 1: 内蔵デジタル信号後処理機能
機能 概要 応用例 使用可能モード
分数遅延リカバリ(FDR)
複数入力チャンネル間のサンプリング イベント
の遅延をデジタル処理により補償します。FDRを使わない場合、隣接するチャンネル間で入力サ
ンプリングのタイミングに 1 ADC コア クロック
サイクルの時間差が生じます。FDR を有効にす
ると、この時間差は 1 ns 未満まで補間変算によ
り低減されます。
この機能はマルチチャンネル
モードでのみ必要です。 2 チャンネルおよび
8 チャンネルモードでのみ
利用可能
その他のモードでは、必
要に応じてホストデバイ
ス内でソフトウェアに
よって FDR を実行可能
デシメーション FIR (Finite Impulse Response) デシメーション フィルタにより信号 / ノイズ比 (SNR) が向上しま
す。この機能を適用すると、出力データのスルー
プットは間引き係数 (N) に基づいて低下します。
この機能は、高解像度画像アプ
リケーションまたは SNR の向上
が必要な場合に適しています。
• 1 チャンネルおよび
2 チャンネルモード
• CW 8 チャンネルモード
デジタル ダウンコンバー
ジョン (DDC)
同相成分と直交成分の検出 : • 入力周波数スペクトルを低周波数帯へと変換し
ます。
• 変換した信号を I/Qデータとして出力するか、出
力データレートの 1/4 を中心とする実信号とし
て出力します。
• ソフトウェア無線 (Software Defined Radio)
• 無線通信 ( レーダー、ソナー、 超音波センサ等 )
• 1 チャンネルおよび
2 チャンネルモード
• CW 8 チャンネルモード
CW ビームフォー
ミング
8 チャンネルモードでは、ビームフォーミング機
能を使って入力信号の入力ピンにおける遅延を補
正します ( 位相を基準に合わせます )。ビーム
フォーミングは、入力チャンネルの位相とゲイン
をチャンネルごとに制御します。
• 超音波 / ソナー向けの 8 チャン
ネル トランスデューサ
• フェーズドアレイ アンテナ
8 チャンネルモード専用
各チャンネルの位
相 / オフセット /ゲイン調整
チャンネルごとに位相、オフセット、ゲインをデ
ジタル補償します。
— 全てのチャンネルモード
で利用可能
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マルチ チャンネルモードでの分数遅延リカバリ (FDR) 機能の使い方 [1]
本デバイスをマルチチャンネル モードで使う場合、
1 つの ADC コアを 高速で動作させながら MUX を
使って入力チャンネルを順番にサンプリングします。このように複数のチャンネルを順番にサンプリングする場合、全ての入力を同時にサンプリングするマルチコア ADC とは異なり、入力チャンネル間でサンプリ
ングのタイミングに遅延が生じます。分数遅延リカバリ (FDR) オプションは、サンプリング イベントの遅延
をデジタル補償します。
FDR を有効にした場合、高次帯域制限補間フィルタが
サンプリングのタイミングを制限された入力帯域幅内にデスキューし、入力サンプリングの遅延を補間演算により取り除きます。FDR 機能は、2 チャンネルモー
ドと 8 チャンネルモードで使えます。
デジタル デシメーション フィルタの使い方 [1-3]
FIR (Finite Impulse Response) フィルタは、高 SNR が
求められる場合や信号から不要な帯域を除去する必要がある場合に使えます。FIR フィルタの出力帯域幅は
間引き係数Nによって決まります (FIRフィルタの 終
的な出力帯域幅 = ADC サンプリング レート ÷ N)。従来のアプリケーションでは、通常デジタル デシメー
ションはホスト演算デバイスにより処理されます。この処理は、ホストのリソースと時間を消費して結果判断を遅らせる可能性があります。これに対し、ADC 内
部でこのデシメーション フィルタを適用した後のデ
ジタル出力をホストデバイスへ提供する事により、演算デバイスのリソース オーバーヘッドを低減できま
す。
図 2 に、デシメーションを適用する前の 16 ビット
200 Msps ADC の性能を示します。この ADC は
74.7 dBFS の SNR を達成しています。表 1 に、デシ
メーション設定と総合的な SNR 性能の関係を示しま
す。デシメーション比が高いほど SNR は向上します。
128x 以下では、デシメーション比を 2 倍にするごとに
SNR は約 2 ～ 2.5 dB 向上します。これよりデシメー
ション比を上げても SNR はあまり向上しません。
200 Msps 16ビットADCは、デシメーション比を512xに設定した場合に 92.3 dBFSのSNRを達成可能です。
これは、この機能を持たない標準的な高速 ADC に比
べて大幅な性能向上です。デジタル デシメーション
フィルタの詳細は参考文書 [1] ～ [3] を参照してくださ
い。
図 2: 16 ビット ADC 出力の FFT[1] ( 入力 (FIN) = 30.2177 MHz @ -1.2 dBFS、 SNR = 74.7 dBFS、SFDR = 90.1 dBc)
表 2: デシメーション比と SNRの 関係
デシメーション比SNR (dBFS)
16 ビット出力モード 8x 82.3 16x 84.832x 87.164x 89.2
128x 91.0256x 92.0512x 92.3
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AN2497
無線アプリケーション向けのデジタル ダウンコンバージョン (DDC) 機能の使い方 [1-4]
図 3 に、内蔵 DDC の概略ブロック図を示します。DDCは 32 ビット直交数値制御オシレータ (NCO)、ハーフバ
ンド フィルタ ( ハイパス / ローパスの選択可能 )、オプ
ションのデシメーション フィルタ、2 つの出力モード
(I/Q または fS/8) を備えています。周波数変換には NCOを使います。NCO 周波数は 0 Hz と入力サンプリング周
波数 (fS) の間の任意の周波数に設定できます。位相と振
幅に対するディザ処理を有効にすると、NCO のスプリ
アス性能が向上します。
これらの処理サブブロックは、レジスタ設定により個別に制御します。この DDC 機能を使う事で、各種の
RF 受信システムの回路をシンプルにしてシステムコ
ストを削減できます。図 6 に、MCP37DXX を使った
ソフトウェア無線 (SDR) の例を示します。図に示す通
り、SDR 内のデジタル IF ブロック全体を MCP37DXXの内部で実装できます。 30.2177 MHz 入力信号に対する ADC コアからの FFT出力を図 2 に示します。NCO を 31 MHz に設定した場
合、I/Q 信号は 0.7823 MHz に現れます。図 4 に、I/Q出力信号 ((a) デシメーション フィルタなし、(b) デシ
メーション フィルタ (16x) を適用 ) を示します。図 5に、fS/8/DER によってアップコンバートした場合の出
力信号を示します (DER はデシメーション比 = 16x)。デジタル ダウンコンバージョン機能の詳細は参考文
書 [1] ～ [4] を参照してください。
図 3: 内蔵デジタル ダウンコンバージョン (DDC) 機能のブロック図 (1 チャンネル デバイス )
図 4: デジタル ダウンコンバージョン後の 同相 / 直交信号の FFT
図 5: アップコンバータ出力の FFT
NCO (32-bit)
I
Q
Down-Converting and Decimation Decimation and Output Frequency Translation
FIR ADecimation Filter
Real orNCO ( )
fS/8DER
cos sin
FIR BDecimation Filter
I or IDEC
Q or QDEC
RealDEC
Half-Band Filter ALP/HP
(a) FFT of I/Q signal before decimation filter is applied.
(b) FFT of I/Q signal after decimation filter is applied.
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ソフトウェア無線 (SDR) 向けのデジタル ダウンコンバージョンの使い方
図 6 に、スーパーヘテロダイン方式の 2 段変換アーキ
テクチャを採用した SDR レシーバの例を示します。こ
のアーキテクチャは、各種の 新デジタル RF 通信シス
テム (LTE、IEEE 802.11 等 ) で広く用いられています。
受信した無線周波数 (RF) 信号は初段で中間周波数 (IF)信号に変換された後に、第 2 段でベースバンド信号に
変換されます。第 2 段では、ADC によって IF 信号がデ
ジタル化された後にデジタル ダウンコンバージョン回
路によって同相および直交ベースバンド信号に変換されます。デジタル ダウンコンバージョン ブロックは数
値制御オシレータ (NCO)、デジタルミキサ、I/Q 復調
フィルタ、FIR デシメーション フィルタを含みます。
従来型のデジタル無線アーキテクチャでは、通常ハイエンド FPGA (Field Programmable Gate Array) デバイ
ス上で大がかりなファームウェアによってデジタル
ダウン コンバージョンを実装します。システム設計に
おいて、ファームウェアの開発と管理は非常に手間がかかります。また、多くのシステムにおいて FPGA は
もコストのかかる部品です。 MCP37DXX ADC が内蔵するデジタル ダウンコン
バージョン (DDC) 機能を使えば、ディスクリート部
品または大がかりな FPGA ベースのロジックを使わ
ずにデジタル IF 処理ブロックを実装できます。図 6に示す通り、MCP37DXX を使うと 小限の RF 部品
で RF レシーバ回路を構成でき、システム アーキテ
クチャをシンプルにできます。
図 6: MCP37DXX を使った SDR の例
MCP37DXX
Amp/FilterDSP
I
Q
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デジタル ビームフォーミングの使い方 [1-3]
デジタル ビームフォーミングは、複数のアンテナ / トランスデューサを使うソナー、レーダー、超音波画像システム等で幅広く用いられています。複数のアンテナ / トランスデューサを備えた検出デバイスでは、各
受信エレメントからの信号が異なる遅延時間で届きます。また、MUX を使ったマルチチャンネル スキャン
動作では、収集される各入力信号間にも遅延があります。全ての入力信号を集めて 終的な信号処理を行う前に、これらの遅延を補正できます。 遅延補正は、検出した信号群を基準位相時点の値に合わせます。 MCP37D31/21-200 は、8 チャンネル動作でのみ利用
可能な連続波 (CW) デジタル ビームフォーミング機能
とドップラー信号処理機能を内蔵しています。これらの機能により、従来のビームフォーミング回路を大幅にシンプルにできます。 図 7 に、DDC I/Q デシメーション処理段を使った連続
ビーム フォーミングの概略ブロック図を示します。本
デバイスは、基準に対して各チャンネルの位相を補正しながら全ての入力をスキャンする事によりビームフォーミングを実装します。
これには以下を使います [1]: • 分数遅延リカバリ (FDR)• チャンネルごとの位相オフセット設定 • チャンネルごとのゲイン設定
入力チャンネルを順番に切り替えながらチャンネルごとに位相オフセットをNCO出力に追加する事により、
入力信号の遅延を補正する ( 位相を基準に合わせる )事ができます [1]。
位相補正後の入力信号は、広ダイナミックレンジの I/Q復調段でダウンコンバートされます。次に、各チャンネルからの I データと Q データをそれぞれ合算する事
により、入力のデジタル ビーム フォーミングが得ら
れます。この合算した I データと Q データをそれぞれ
ハーフバンド フィルタに入力します。式 1 に位相、ゲ
イン、オフセット補正を適用した各チャンネルの Iデー
タと Q データの式を示します。 デジタル ビームフォーミング後の処理ブロックは、
DDC シングル チャンネル動作の場合と同じです [1]。
式 1: ビーム フォーミング信号の計算式
図 7: 8 チャンネル入力デジタル ビームフォーミングのブロック図 [1]
ICH n ADC n G COS 2fNCOt n + =
QCH n ADC n G SIN 2fNCOt n + =
I ICH n n 0=
N
= Q QCH n n 0=
N
=
ADC(n) = チャンネル n の ADC 出力
= チャンネル n のデジタル オフセット調整
G = チャンネル n のデジタルゲイン調整
(n) = チャンネル n の NCO 位相オフセット
CH. 0
CH. 7
EN_DDC1
MCP37DXX
Half-Band
LP/HP
NCO (32-bit)
FIR A Decimation Filter
NCO Phase Offset Control
NCO Amplitude Dither
Sine/CosineSignal Generator
NCO Phase Dither
QCH(n)cos sin
FIR BDecimation Filter
I or IDEC
Q or QDEC
Digital Down-Converting and Digital Beamforming
Decimation
ICH(n)
EN_DDC2
NCO ( )fS/8DER Real or
RealDEC
Frequency Upshifting if Needed
ADC Core8-CH
Filter A
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超音波画像システム向けのデジタル ビームフォーミングの使い方
図 8 に、アナログおよびデジタルでの DDC I/Q デシ
メーションを用いたビームフォーミングによる超音波画像システムの概略ブロック図を示します。
従来のFPGAユニットで実行していたデジタル ビーム
フォーミングは、MCP37DXXの内蔵機能セットを使っ
て実装できます。 ドップラーシフト計測では、複数のトランスデューサ
チャンネルからの入力信号を合算し、これを位相制御
されたローカル オシレータ周波数と混合する必要が
あります。次に、得られた低周波出力の中心を DC 近
くに設定する事で、血流や動脈内の血圧変化等によって発生するドップラーシフトの計測が可能となります。ドップラーシフトを表す I/Q 出力は、MCP33131等の 1 Msps 16 ビット SAR ADC を使って処理できま
す。
各ビルディング ブロックのタイミング信号は、
Microchip 社の MX57XXX および DSC400 クロックデ
バイスを使って供給できます。
図 8: 超音波画像システムのビルディング ブロック
BeamformerCentral Control ProcessorIsolationDACHV
Amp
T/R Switches LNA VGA High-Speed
Clocks
Amp
Amp
ADC
ADC
CWDoppler
Processing
ImageMotion
Processing(B-Mode)
ColorDoppler
(F-Mode)Processing
VideoCompression
Video DAC/Video Encoder
Amp/Filter
Amp/Filter
I/Q Processing
AudioDAC
FPGA/High-End MCUDigital RX Beamformer
LNA-VGA-ADC Array (up to 256 channels)
MCP33131(1 Msps 16-bit ADC)
MX57XXXXDSC400
MCP37DXX
HV MUXDEMUX
TX/RXSwitch
ADC
TransducerCW Analog
Beamformer
I
Q
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AN2497
ソナーシステムにおけるMCP37DXX の使い方
図 9 に、ソナー受信機のブロック図の例を示します。
8 チャンネル MCP37DXX はソナー受信機用に 適で
す。これらのデバイスが備える DDC およびデジタル
ビームフォーミング機能が使えます。 8 チャンネルモードでは、各チャンネルの入力信号の
振幅と遅延をデジタル補正します ( 位相を基準に合わ
せます )。次に、各チャンネルからの I および Q 信号
をそれぞれ合算する事により、入力のデジタル ビーム
フォーミングが得られます。
移動対象物に関するドップラー信号情報は、I データ
と Q データから容易に抽出できます。
図 9: 8 チャンネル MCP37DX1 のビームフォーミング機能を使ったソナー受信機のブロック図
Note: デジタル ビームフォーミングは 8 チャンネルモードでのみ利用できます。それ以外のモードでも各チャンネルのオフセットおよびゲイン制御はできますが、位相制御はできません。
MCP37DX1Transducer
LNA
BPF
n = 1
n = 8
NCO (32-bit)
NCO Phase Offset Control
NCO Amplitude Dither
NCO Phase Dither
QCH(n)cos sin
FIR BDecimation Filter
I or IDEC
Q or QDECADC Core
Digital Beamforming
DDC
ICH(n)
8-CH
Sine/CosineSignal Generator
Half-Band Filter ALP/HP
FIR ADecimation Filter
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高速データ変換向け外部タイム インターリーブ [1-3]
図 10 に、高速データ変換向けの外部タイム インター
リーブの実装例を示します。例えば、4 個の 200 Mspsデバイスを使ってタイム インターリーブする事によ
り 800 Msps の変換が可能です。この構成はデジタル
オシロスコープ用に使えます。90° の位相差を持つ
4 個の ADC を 250 MHz クロックで動作させる事によ
り、1 Gsps の変換が可能です。
図 10: 高速データ変換向けのタイム インターリーブ構成
Note: 各デバイスは、それぞれのクロック位相で入力をサンプリングします。
CLK (0°)
CLK (90°)
CLK (180°)
CLK (270°)
Device 1 (Slave 1)
Device 2 (Slave 2)
Device 3 (Slave 3)
Master
(SLAVE Pin = Tie to GND)
(Slave Devices: SLAVE Pin = Tie to DVDD)
(SYNC)
(SYNC)
(SYNC)
(b) Clocks for each device.
(a) External clock phase control in Auto-Sync mode.
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消費電力
RF システムの設計において、システムの消費電力要件
を満たす事は重要です。これは特にオシロスコープやハンドヘルド データ収集機器等の携帯型アプリケー
ションで要求されます。先進の ADC 回路と製造技術に
より、デジタル信号処理機能を内蔵した 新の高速ADC は非常に低消費電力で動作させる事ができます。
本 ADC コアの消費電力は、16 ビット /200 Msps デバ
イス (LVDS 出力付き ) において約 490 mW、12 ビット
/200 Msps デバイス (LBDS 出力付き ) において
約 338 mW です [1-2]。図 11 に、1 チャンネル 14 ビッ
ト /200 Msps デバイスにおける入力サンプリング レー
トと消費電力の関係を示します [2]。
図 11: デジタル信号処理機能を内蔵した ADC に おけるサンプリング周波数と消費電力の 関係 : 1 チャンネル /14 ビットデバイス [2]
まとめ
デジタルブロックを内蔵したMCP37DXX ADCを使う
と、 新のデジタルレシーバ回路をシンプルにできます。動的に設定変更可能な機能により、システム全体の性能と設計柔軟性が向上します。内蔵デジタル機能を使う事でシステム全体の部品点数を大幅に削減できるため、RF レシーバの小型化が可能です。低消費電
力のこれらの ADC は、省電力化が重視される携帯型
機器向けに優れたソリューションを提供します。RFシ
ステムの設計では、本デバイスが備えるこれらのオプションの全てを活用できます。
参考資料
[1] 『MCP37231/21-200/MCP37D31/21-200 ファミリ データシート』 (DS20005322)、Microchip Technology Inc.、2014-2016
[2] 『MCP37220-200/MCP37D20-200 Family Data Sheet』 (DS20005396)、Microchip Technology Inc.、2015-2016
[3] 『MCP37210-200/MCP37D10-200 ファミリ デー
タシート』 (DS20005395)、Microchip Technology Inc.、2015-2016
[4] Thomas Youbok Lee、Andrea Panigada、 Dan Meacham、Trent Butcher、Toshikazu Ishida、『Digitally Enhanced High Speed ADC for Low-Power Wireless Applications』、IEEE MTT-S International Conference on Microwaves for Intelligent Mobility (ICMIM)、Nagoya、Japan、 March 20, 2017
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補遺 A: 開発サポート
A.1 高速 ADC 評価用プラットフォーム
Microchip 社は、自社製高速 ADC 製品の評価に使える
高速 ADC 評価プラットフォームを提供しています。こ
のプラットフォームは MCP37XXX 評価用ボード、
FPGA ベースのデータキャプチャ カード、ADC の設
定と評価に使うPCベースのグラフィカル ユーザ イン
ターフェイス (GUI) ソフトウェアで構成されます。
図 A-1 と図 A-2 に、この評価ツールを示します。この
評価用プラットフォームを使うと、お客様のアプリケーション要件に対する本 ADC モジュールの性能を
迅速に評価できます。
詳細は http://www.microchip.com を参照してくださ
い。
.
図 A-1: MCP37XXX 評価用キット
図 A-2: PC ベースのグラフィカル ユーザ インターフェイス (GUI) ソフトウェア
(b) データキャプチャ カード(a) MCP37XXX-200評価用ボード
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Microchip 社製デバイスのコード保護機能に関して以下の点にご注意ください。
• Microchip 社製品は、該当する Microchip 社データシートに記載の仕様を満たしています。
• Microchip 社では、通常の条件ならびに仕様に従って使用した場合、Microchip 社製品のセキュリティ レベルは、現在市場に
流通している同種製品の中でも も高度であると考えています。
• しかし、コード保護機能を解除するための不正かつ違法な方法が存在する事もまた事実です。弊社の理解では、こうした手法
は全て Microchip 社データシートにある動作仕様書以外の方法で Microchip 社製品を使用する事になります。このような行為
は知的所有権の侵害に該当する可能性が非常に高いと言えます。
• Microchip 社はコードの保全性に懸念を抱いているお客様と連携して対応策に取り組んでいきます。
• Microchip 社を含む全ての半導体メーカーで、自社のコードのセキュリティを完全に保証できる企業はありません。コード保
護機能とは、Microchip 社が製品を「解読不能」として保証するものではありません。
コード保護機能は常に進歩しています。Microchip 社では、常に製品のコード保護機能の改善に取り組んでいます。Microchip 社のコード保護機能の侵害は、デジタル ミレニアム著作権法に違反します。そのような行為によってソフトウェアまたはその他の著作物に不正なアクセスを受けた場合は、デジタル ミレニアム著作権法の定めるところにより損害賠償訴訟を起こす権利があります。
本書に記載されているデバイス アプリケーション等に関する
情報は、ユーザの便宜のためにのみ提供されているものであ
り、更新によって無効とされる事があります。お客様のアプ
リケーションが仕様を満たす事を保証する責任は、お客様に
あります。Microchip 社は、明示的、暗黙的、書面、口頭、法
定のいずれであるかを問わず、本書に記載されている情報に
関して、状態、品質、性能、商品性、特定目的への適合性を
はじめとする、いかなる類の表明も保証も行いません。
Microchip 社は、本書の情報およびその使用に起因する一切の
責任を否認します。Microchip 社の明示的な書面による承認な
しに、生命維持装置あるいは生命安全用途に Microchip 社の製
品を使用する事は全て購入者のリスクとし、また購入者はこ
れによって発生したあらゆる損害、クレーム、訴訟、費用に
関して、Microchip 社は擁護され、免責され、損害をうけない
事に同意するものとします。特に明記しない場合、暗黙的あ
るいは明示的を問わず、Microchip 社が知的財産権を保有して
いるライセンスは一切譲渡されません。
2020 Microchip Technology Inc.
Microchip 社では、Chandler および Tempe ( アリゾナ州 )、Gresham ( オレゴン州 ) の本部、設計部およびウェハー製造工場そしてカリフォルニア州とインドのデザイン センターが ISO/TS-16949:2009 認証を取得しています。Microchip 社の品質システム プロセスおよび手
順は、PIC® MCU および dsPIC® DSC、KEELOQ® コード ホッピング デバイス、シリアル EEPROM、マイクロペリフェラル、不揮発性メモリ、アナログ製品に採用されています。 さらに、開発システムの設計と製造に関する Microchip 社の品質システムは ISO 9001:2000 認証を取得しています。
QUALITY MANAGEMENT SYSTEM CERTIFIED BY DNV
== ISO/TS 16949 ==
商標
Microchip 社の名称とロゴ、Microchip ロゴ、AnyRate、AVR、
AVR ロゴ、AVR Freaks、BeaconThings、BitCloud、CryptoMemory、CryptoRF、dsPIC、FlashFlex、flexPWR、
Heldo、JukeBlox、KEELOQ、KEELOQ ロゴ、Kleer、LANCheck、LINK MD、maXStylus、maXTouch、MediaLB、megaAVR、MOST、MOST ロゴ、MPLAB、OptoLyzer、PIC、picoPower、PICSTART、PIC32 ロゴ、Prochip Designer、QTouch、RightTouch、SAM-BA、SpyNIC、SST、SST ロゴ、SuperFlash、tinyAVR、UNI/O、XMEGA は米国
およびその他の国における Microchip Technology Incorporated の登録商標です。
ClockWorks、The Embedded Control Solutions Company、EtherSynch、Hyper Speed Control、HyperLight Load、IntelliMOS、mTouch、Precision Edge、Quiet-WIRE は、米国
における Microchip Technology Incorporated 社の登録商標で
す。
Adjacent Key Suppression、AKS、Analog-for-the-Digital Age、Any Capacitor、AnyIn、AnyOut、BodyCom、chipKIT、chipKIT ロゴ、CodeGuard、CryptoAuthentication、CryptoCompanion、CryptoController、dsPICDEM、
dsPICDEM.net、Dynamic Average Matching、DAM、ECAN、
EtherGREEN、In-Circuit Serial Programming、ICSP、Inter-Chip Connectivity、JitterBlocker、KleerNet、KleerNet ロゴ、
Mindi、MiWi、motorBench、MPASM、MPF、MPLAB Certified ロゴ、MPLIB、MPLINK、MultiTRAK、NetDetach、Omniscient Code Generation、PICDEM、PICDEM.net、PICkit、PICtail、PureSilicon、QMatrix、RightTouch ロゴ、
REAL ICE、Ripple Blocker、SAM-ICE、Serial Quad I/O、
SMART-I.S.、SQI、SuperSwitcher、SuperSwitcher II、Total Endurance、TSHARC、USBCheck、VariSense、ViewSpan、WiperLock、Wireless DNA、ZENA は米国およびその他の国
における Microchip Technology Incorporated の商標です。
SQTP は米国における Microchip Technology Incorporated の
サービスマークです。
Silicon Storage Technology はその他の国における Microchip Technology Inc. の登録商標です。
GestIC と ULPP はその他の国における Microchip Technology Inc. の子会社である Microchip Technology Germany II GmbH & Co. & KG の登録商標です。 その他の商標は各社に帰属します。
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ISBN: 978-1-5224-5252-2
DS00002497A_JP - p. 13
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