SIMULACIÓN LÓGICA Y DE MODO MIXTO USANDO PSPICErocio/DOCs_GRAL/Simulacion_Digital_Mixta_PSPICE.pdf · Simulación de Circuitos Electrónicos 2 ... NAND Puerta NAND OR Puerta OR

Simulación Lógica y de Modo Mixto usando PSPICE

Simulación de Circuitos Electrónicos 1

SIMULACIÓN LÓGICA Y DE MODOMIXTO USANDO PSPICE

DESCRIPCIÓN DE COMPONENTES DIGITALES:

Primitivas digitales Modelos temporales Modelos entrada/salida

PUERTAS LÓGICAS

FLIP-FLOPS Y LATCHES

ESTÍMULOS DIGITALES

LIBRERÍAS DE COMPONENTES DIGITALES

USO DE LA CAPTURA DE ESQUEMÁTICOS

ANÁLISIS DE PEOR CASO:

Ambigüedades Azares de convergencia Azares de ambigüedad cumulativa Azares de setup, hold y width Azares críticos Azares persistentes

SIMULACIÓN DE CIRCUITOS EN MODO MIXTO

Dispositivos mixtos: Convertidores A/D y D/A Simulación mixta



DESCRIPCIÓN DE COMPONENTES DIGITALES:

COMPONENTES DIGITALES RECONOCIDOS EN PSPICE:

COMPONENTE TIPO DESCRIPCIÓN

Puertas Standard BUF BufferINV InversorAND Puerta ANDNAND Puerta NANDOR Puerta ORNOR Puerta NORXOR Puerta exclusive-ORNXOR Puerta exclusive-NORBUFA Array de buffersINVA Array de inversoresANDA Array de puertas ANDNANDA Array de puertas NANDORA Array de puertas ORNORA Array de puertas NORXORA Array de puertas exclusive-ORNXORA Array de puertas exclusive-NORAO Puerta compuesta AND-ORAOI Puerta compuesta AND-NOROAI Puerta compuesta OR-NAND

Puertas tri-estado BUF3 BufferINV3 InversorAND3 Puerta ANDNAND3 Puerta NANDOR3 Puerta ORNOR3 Puerta NORXOR3 Puerta exclusive-ORNXOR3 Puerta exclusive-NORBUF3A Array de buffersINV3A Array de inversoresAND3A Array de puertas ANDNAND3A Array de puertas NANDOR3A Array de puertas ORNOR3A Array de puertas NORXOR3A Array de puertas exclusive-ORNXOR3A Array de puertas exclusive-NOR

Puertas de NBTG Puerta de transferencia de canal ntransferencia PBGT Puerta de transferencia de canal p

Descripción de Componentes Digitales



Para describir un componente digital se necesita:

PRIMITIVA DIGITAL: Definición del tipo de componente y los nudos deentrada y salida.

MODELO TEMPORAL: Descripción de las características temporales delcomponente − tiempos de propagación, tiempo de setup, tiempo dehold, ...

MODELO ENTRADA/SALIDA: Descripción de las características de cargade los nudos de entrada (loading) y la capacidad de carga de losnudos de salida (driving).

COMPONENTE TIPO DESCRIPCIÓN

Flip-flops y JKFF Flip-flop J-K disparado por flanco de bajadaLatches DFF Flip-flop D disparado por flanco de subida

SRFF Latch R-SDLTCH Latch D

Resistores pull-up PULLUP Array de resistores pull-upy pull-down PULLDN Array de resistores pull-down

Líneas de retraso DLYLINE Línea de retraso

Arrays de lógica PLAND Array ANDprogramable PLOR Array OR

PLXOR Array exclusive-ORPLNAND Array NANDPLNOR Array NORPLXOR Array exclusive-NORPLANDC Array AND, verdad y complementoPLORC Array OR, verdad y complementoPLXORC Array exclusive-OR, verdad y complementoPLNANDC Array NAND, verdad y complementoPLNORC Array NOR, verdad y complementoPLNXORC Array exclusive-NOR, verdad y complemento

Memorias ROM Memoria solo-lecturaRAM Memoria de acceso aleatorio

Convertidores ADC Convertidor A/D multi-bitA/D y D/A DAC Convertidor D/A multi-bit

Descripción de Componentes Digitales



PUERTAS LÓGICAS:

Existen dos clases de puertas lógicas:

Puertas standard: cuyas salidas están siempre disponibles.

Puertas triestado: cuya salidas sólo son válidas si una señal decontrol (enable) está activa. Cuando está inactiva la salida seencuentra en alta impedancia (Z) y los estados son indetermina-dos (X).

PUERTAS STANDARD:

donde

U: símbolo de PSPICE para dispositivos que son primitivas digitales.

<name>: nombre de la puerta (hasta 8 caracteres).

<type>: tipo de puerta standard (INV, AND, NOR, BUF, ...).

[<number of inputs>]: número de entradas de la puerta.

<$D_DPWR> <$D_DGND>: Nudos de polarización y tierra digitales(por defecto SPICE supone que los valores de las polarizaciones son5V y 0V respectivamente).

<input nodes> <output nodes>: nudos de entrada y salida.

<timing model name>: nombre del modelo en el que se describen lascaracterísticas temporales de la puerta.

<I/O model name>: nombre del modelo en el que se describen lascaracterísticas de carga y driving de la puerta.

U<name> <type> [(number of inputs)]+ <$D_DPWR> <$D_DGND> <input nodes> <output nodes>+ <timing model name> <I/O model name>

Puertas Lógicas



MODELO TEMPORAL:

UGATE: clave para modelos temporales de puertas standard.

[model parameters]: parámetros disponibles del modelo.

MODELO ENTRADA/SALIDA:

UIO: clave para modelo I/O de componentes digitales.

[model parameters]: existen 20 hasta parámetros.

.MODEL <timing model name> UGATE [model parameters]

PARÁMETRO DESCRIPCIÓN VALOR DEF. UNIDAD

TPLHMN Retraso: de bajo a alto, mínimo 0 sTPLHTY Retraso: de bajo a alto, típico 0 sTPLHMX Retraso: de bajo a alto, máximo 0 sTPHLMN Retraso: de alto a bajo, mínimo 0 sTPHLTY Retraso: de alto a bajo, típico 0 sTPHLMX Retraso: de alto a bajo, máximo 0 s

.MODEL <I/O model name> UIO [model parameters]


INLD Carga capacitiva en la entrada 0 FOUTLD Carga capacitiva en la salida 0 FDRVH Resistencia de salida en nivel alto 50 ΩDRVL Resistencia de salida en nivel bajo 50 Ω

U1 NAND (2) $D_DPWR $G_DGND A B X T1 IO1U2 NOR (2) $D_DPWR $G_DGND C X Y T1 IO1.MODEL T1 UGATE.MODEL IO1 UIO

Puertas Lógicas



FLIP-FLOPS Y LATCHES:

El simulador soporta tanto biestables disparados por flancos (edge-tri-ggered flip-flops), cuyo estado cambia en el flanco de bajada o en elde subida de la señal de reloj, como disparados por nivel (latches),cuyo estado cambia siempre que el reloj esté en alto.

- Flip-flop J-K disparado por flanco de bajada- Flip-flop D disparado por flanco de subida- Latch R-S- Latch D

donde DFF: símbolo de PSPICE para flip-flop D. <no. of flip-flops>: número de flip-flops. <presetbar node>: nudo de la señal de preset (síncrona). <clearbar node>: nudo de la señal de clear (asíncrona). <clock node>: nudo de la señal de reloj. <D node n>: nudo de entrada D del n-ésimo flip-flop D. <Q output n>: nudo de salida Q del n-ésimo flip-flop D. <Qbar output n>: nudo de salida Q del n-ésimo flip-flop D.

U<name> DFF <no. of flip-flops> <$D_DPWR> <$D_DGND>+ <presetbar node> <clearbar node> <clock node>+ <D node 1> ... <D node n>+ <Q output 1> ... <Q output n>+ <Qbar output 1> ... <Qbar output n>+ <timing model name> <I/O model name>

Flip-flops y Latches



MODELO TEMPORAL:

UEFF: modelos temporales de flip-flops.

[model parameters]: existen hasta 30 parámetros.

Los parámetros del modelo temporal fijan los tiempos de propagación,de setup y de hold del flip-flop.

Estos parámetros tienen valores mínimos, típicos y máximos.

MODELO ENTRADA/SALIDA:

Semejante al de las puertas standard.

Por defecto, todos los biestables son inicializados a un estadoindeterminado (X) hasta que se produce un cambio en alguna de susentradas.

El estado inicial se puede controlar mediante:

Modo texto: DIGINITSTATE (0 ó 1) en .OPTIONS

Captura de esquemáticos: Analysis ⇒ Setup ⇒ Digital Setup.

.MODEL <timing model name> UEFF [model parameters]


TPPCQLHMN Retraso: pre/clr a q/q de bajo a alto, mínimo 0 sTWPCLTY Anchura: pre/clr en bajo, típico 0 sTSUDCLKMN Setup: j/k/d hasta flanco clk/clk, mínimo 0 sTHDCLKMX Hold: j/k/d despues de flanco clk/clk, máximo 0 s

Flip-flops y Latches



ESTÍMULOS DIGITALES:

Generación de formas de onda digitales que sirvan como excitación alos circuitos digitales.

Similar al uso de fuentes independientes de tensión e intensidad ensimulación eléctrica.

PSPICE utiliza niveles lógicos y no valores de tensión.

GENERADOR DE ESTÍMULOS (STIM):

donde

U: símbolo de PSPICE para dispositivos de estímulo digital (Uclk,Uset, ...).

STIM: símbolo de generador de estímulos.

(no. of signals, format): existen tres formatos − binario, octal y hexa-decimal − que se seleccionan poniendo <format> como 1, 3 ó 4, res-pectivamente.

ESTADO SIGNIFICADO

0 Bajo, falso, no, OFF1 Alto, verdadero, sí, ONR En subida (cambio de 0 a 1 durante flanco de subida) ↑F En bajada (cambio de 1a 0 durante flanco de bajada) ↓X IndeterminadoZ Alta impedancia

U<name> STIM (no. of signals, format) <$D_DPWR> <$D_DGND>+ < node(s)> IO_STM [TIMESTEP=<stepsize>] <command>

Estímulos Digitales



<node(s)>: nudos de las señales generadas.

IO_STM: nombre del modelo entrada/salida del generador.

[TIMESTEP]: anchura de pulso del estímulo digital. Útil para relojes.

<command>: define la forma de la onda a generar.

La forma más básica es <<time> <value>>:

- El tiempo se puede especificar en segundos (s) o en periodosde reloj (c).

- Los valores de tiempo pueden ser absolutos (15ns, 10c) o rela-tivos al tiempo anterior (+15ns, +10c).

PSICE también soporta comandos variados para generar distintasformas de onda digitales; p.ej. lazos para señales periódicas:

<<time> <value>><LABEL>=<label name><<time> GOTO <label name> <n> TIMES>

Estímulos Digitales



(1)

(2)

(3)

(4)

(1)

(2)

(3)

(4)

U1 STIM(1,1) $G_DPWR $G_DGND S1 IO_STIM 0ns 0 10ns 1

U2 STIM(1,1) $G_DPWR $G_DGND S2 IO_STIM+ 0ns 0 +4ns 1 +2ns 0 +2ns 1 +2ns 0 +6ns 1 +4ns 0+ +8ns 1 +2ns 0

U3 STIM(1,1) $G_DPWR $G_DGND S3 IO_STIM TIMESTEP=2ns+ 0c 0+ LABEL=LOOP+ 1C 1+ 2C 0+ 3C GOTO LOOP -1 TIMES

U4 STIM(2,11) $G_DPWR $G_DGND S4 S5 IO_STIM TIMESTEP=2ns+ 0c 01+ LABEL=LOOP+ 1C 10+ 2C 01+ 3C GOTO LOOP -1 TIMES

Estímulos Digitales: Ejemplos



Simulación Lógica: Ejemplo



LIBRERÍAS DE COMPONENTES DIGITALES:

Hemos visto que son necesarias tres descripciones: Primitiva digital Modelo temporal Modelo entrada/salida

Las primitivas son dispositivos de bajo nivel cuyo uso en combinacióncon información temporal y de entrada/salida permite la definición delos elementos de una librería digital.

Para simplificar el proceso, PSPICE ofrece librerías de componentesdigitales, descritas como subcircuitos.

Elemento de librería = Primitiva + modelo temporal + modelo I/O

Más de 1800 componentes digitales de librería.

- 74XX00-74XX29828- CD4000- Dispositivos ECL- Dispositivos PAL- Dispositivos GAL- Resistores pull-up y pull-down- Líneas de retraso- Convertidores A/D y D/A

Librerías de Componentes Digitales



Elemento de librería = Primitiva + modelo temporal + modelo I/O

El modelo temporal y el de entrada/salida se pueden describir segúnvalores mínimos, típicos y máximos.

Cada subcircuito tiene dos parámetros opcionales:

MNTYMXDLY: Permite seleccionar los valores mínimos, típicos omáximos para los tiempos de conmutación de los elementos de libre-ría (propagación, setup, hold, ...).

IO_LEVEL: Permite seleccionar la complejidad del modelo entrada/salida.

1 = Mínimos2 = Típicos (valor por defecto)3 = Máximos4 = Peor caso (mínimo/máximo)

1 = Simulaciones simples (valor por defecto)2, 3, 4 = Simulaciones con mayor precisión

X1 C CBAR 7404 PARAMS: MNTYMXDLY=3, IO_LEVEL=2

Librerías de Componentes Digitales



Librerías de Componentes Digitales: Ejemplo



USO DE LA CAPTURA DE ESQUEMÁTICOS:

GENERADORES DEESTÍMULOS

PUERTASSTANDARD

(TTL Serie 74)

RUTADO SIMPLEBUSES DE DATOS

Uso de la Captura de Esquemáticos



CONTADORES

REGISTROS

MOD-10MOD-16...

COMPARADORES




CODIFICADORES DECODIFICADORES

MULTIPLEXORES DEMULTIPLEXORES

CONVERTIDORES A/D CONVERTIDORES D/A




MEMORIAS RAM




ANÁLISIS DE PEOR CASO:

Los componentes digitales presentan determinados parámetros detolerancia. Cuando se combinan componentes digitales para crear uncircuito más complejo, la combinación de sus tolerancias individualespuede producir un mal funcinamiento del circuito global.

PSPICE permite:

Aplicar técnicas de análisis de peor caso a circuitos digitales.

Identificar y corregir violaciones temporales.

Analizar el efecto de ambigüedades.

PARÁMETROS DE TOLERANCIA:

Propagation delay: intervalo de tiempo entre la transición de unaseñal de entrada y la respuesta resultante a la salida.

Setup: intervalo de tiempo durante el cual una señal se debe mante-ner estable antes de realizar una determinada acción.

Width: anchura de un pulso de reloj.

Hold: intervalo de tiempo durante el cual una señal se debe mantenerestable después de que se haya realizado una determinada acción.

Estados posibles en señales digitales:

R y F son regiones de ambigüedad. No se conoce el tiempo exactode la transición, sólo que se pasa de bajo a alto, o viceversa.

Análisis de Peor Caso



AMBIGÜEDAD:

La mayor fuente de ambigüedad (imprecisión en las transiciones) es lavariación del tiempo de propagación de los componentes.

En la mayoría de los casos, el tiempo de propagación estará en tornoa un valor típico. Sin embargo, no es una constante, sino un rango devalores entre los extremos mínimo y máximo.

Se define la ambigüedad en el tiempo de propagación como la dife-rencia entre el tiempo máximo y el mínimo.

Por definición, la ambigüedad también debe estar comprendida entrelos tiempos mínimo y máximo.

Tiempo de propagación para una puerta AND 7408:

PSPICE permite estudiar las tolerancias de circuitos digitalesmediante el análisis de peor caso.

En un análisis de peor caso, se generan todas las posibles combina-ciones de tiempos de propagación y las regiones de ambigüedad delpeor caso se muestran de forma automática.

Análisis de Peor Caso: Ambigüedad



Análisis transitorio con tiempos de propagación mínimos:

Análisis transitorio con tiempos de propagación de peor caso:

Analysis ⇒ Setup ⇒ Digital Setup ⇒ Minimum

Analysis ⇒ Setup ⇒ Digital Setup ⇒ Worst-Case [Min/Max]

Análisis de Peor Caso: Ambigüedad



AZAR DE CONVERGENCIA:

Ocurre cuando dos o más señales con regiones de ambigüedad quese solapan en el tiempo confluyen en un mismo punto de un circuitoy provocan un intervalo de ambigüedad en la salida del circuito.

Idealmente:

En el peor caso:

D0

D1

OUT

0ns 4ns 8ns

Análisis de Peor Caso: Azar de Convergencia



AZAR DE AMBIGÜEDAD CUMULATIVA:

Ocurre cuando las señales se propagan a través de niveles de puer-tas: A medida que la señal pasa por cada puerta, la ambigüedad seacumula ⇒ se ensancha la región de ambigüedad.

Cuando el límite de ambigüedad de subida (R) se solapa con el deambigüedad de bajada (F), se crea una región de indeterminación(X) y PSPICE predice el azar.

Análisis de Peor Caso: Azar de Ambigüedad Cumulativa



AZARES DE SETUP, HOLD Y WIDTH:

Es común que ocurran en circuitos con reloj (p.ej. flip-flops).

Si la anchura de la señal de reloj es demasiado pequeña ⇒ Azar deWidth.

Si un comando o una señal de datos no permanece estable un tiemposuficiente antes del reloj ⇒ Azar de Setup.

Si un comando o una señal de datos no permanece estable un tiemposuficiente despues del reloj ⇒ Azar de Hold.

Análisis de Peor Caso: Azares de Setup, Hold y Width



Los azares y violaciones temporales vistos anteriormente (ambigüe-dades, azares de ambigüedad cumulativa, de setup, hold, width, ...)son considerados como warnings ⇒ Pueden causar problemasserios de funcionamiento o no, y se debe comprobar si el diseño estágarantizado en esos casos.

Se identifica un warning de setup en t = 20ns. Sin embargo, probable-mente no suponga un problema para el circuito, ya que el segundociclo de reloj pasa el dato correctamente ⇒ Se podría ignorar estewarning en particular.

Análisis de Peor Caso: Azares Críticos



AZARES PERSISTENTES:

Es una violación temporal o azar que provoca que se pase un estadoincorrecto a un circuito interno (p.ej. un flip-flop) o a una salida prima-ria del circuito.

Azar persistente en puerto externo:

El warning de azar por convergencia de ambigüedades en la salida deU1A se detecta esta vez como azar persistente al añadir el puerto desalida P1.




Azar latcheado:

El warning de azar por convergencia de ambigüedades en la salida deU4A (Data) se detecta esta vez como azar persistente al ser latcheadoal flip-flop D ⇒ Data está en el estado ambigüo R cuando se activa elreloj CLK y se genera una salida indeterminada X en el flip-flop.




SIMULACIÓN DE CIRCUITOS EN MODO MIXTO:

CONVERTIDORES A/D:

Los convertidores A/D (ADC) se usan para digitalizar señales ⇒ Pasarde señales analógicas (normalmente tensiones) a digitales (normal-mente binarias).

Su característica fundamental es la resolución (número de bits de lasalida digital). Cuanto mayor sea ésta más fina es la conversión.

Para una entrada V(in,gnd) la salida es el valor binario del númeroentero más cercano a:

V i n gnd,( )V ref gnd,( )---------------------------------2nbits

000

001

010

011

100

101

110

111

0 4V ref8

-----------------3V ref

8-----------------

2V ref8

-----------------V ref

8-------------

5V ref8

-----------------6V ref

8-----------------

7V ref8

-----------------

Entrada Analógica

Sal

ida

Dig

ital

Convertidor A/D de 3 bits

V ref

Dispositivos Mixtos: Convertidores A/D



Dispositivos Mixtos: Convertidores A/D



CONVERTIDORES D/A:

Los convertidores D/A (DAC) se utilizan para pasar señales digitales(en representación binaria) al plano analógico (representaciónmediante señales eléctricas: tensión o intensidad).

Su característica fundamental es la resolución (número de bits de laentrada digital). Cuanto mayor sea ésta más fina es la conversión.

Se suelen modelar mediante un fuente de tensión entre los nudos outy gnd de valor:

V out gnd,( ) V ref gnd,( ) Valor entero de la entrada binaria( )2nbits

---------------------------------------------------------------------------------------------=

000 001 010 011 100 101 110 111

0

4V ref8

-----------------

3V ref8

-----------------

2V ref8

-----------------

V ref8

-------------

5V ref8

-----------------

6V ref8

-----------------

7V ref8

-----------------

Entrada Digital

Sal

ida

Ana

lógi

ca

Convertidor D/A de 3 bits

Dispositivos Mixtos: Convertidores D/A



Vref = 256V

Vref = 10V

Dispositivos Mixtos: Convertidores A/D y D/A



SIMULACIÓN EN MODO MIXTO:

PSPICE es capaz de realizar simulaciones eléctricas, digitales o demodo-mixto.

Para ello trabaja con 3 tipos de nudos: analógicos, digitales y deinterfaz.

Si todos los dispositivos conectados a un nudo son analógicos ⇒Nudo analógico.

Si todos los dispositivos conectados a un nudo son digitales ⇒Nudo digital.

Si existen tanto dispositivos analógicos como digitales conectadosa un mismo nudo ⇒ Nudo de interfaz.

PSPICE asigna determinadas variables para cada tipo de nudo:

Nudos analógicos: tensiones y corrientes.

Nudos digitales: estados, los cuales se calculan a partir de:

- El modelo entrada/salida del dispositivo

- El nivel lógico del nudo (0 ó1)

- El nivel de fuerza de salida (strength) de los dispositivos quecargan el nudo.

Los niveles de fuerza de los dispositivos pueden ir desde 1 (Z)a 64 (valor fuerte) y, determinan, junto con los parámetros DRVH(high-level driving resistance) y DRVL (low-level driving resistance)del modelo entrada/salida, el estado de los distintos nudos digita-les.

Nudos de interfaz: tensiones/intensidades analógicas y estadosdigitales:

PSPICE inserta automáticamente subcircuitos de interfazA/D o D/A en todos los nudos de interfaz. Estos subcircuitos seocupan de la traducción necesaria entre tensiones/intensidadesanalógicas y estados digitales.

Simulaciones Mixtas



Circuito en modo mixto dibujado con la captura de esquemáticos:

Circuito simulado por PSPICE:

Los subcircuitos de interfaz son ocultos en la captura de esquemáti-cos, pero sí aparecen descritos en el fichero de salida (.out).

Nudos añadidos: Vin$AtoD, Vout$DtoA.

Simulaciones Mixtas



En simulaciones mixtas, se pueden representar a la vez tanto señalesanalógicas como digitales.

Los nudos de interfaz tendrán representación analógica y digital.

Las formas de onda digitales y analógicas se pueden seleccionar conlos cursores de forma independientemente.

Simulaciones Mixtas

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