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Ingeniería Técnica de Telecomunicación SS. EE. Curso 3º Microelectrónica I 2010/11 Resumen TEMA 4. Principales subsistemas digitales en CMOS-VLSI 4.1 Otras técnicas de diseño de circuitos lógicos CMOS. Lógica Dinámica Este tipo de lógica se utiliza para reducir la complejidad, incrementar la velocidad y mejorar la disipación. La idea básica subyacente en esta lógica es utilizar la capacidad de entrada de un MOS para almacenar una carga y recordar así su valor lógico asociado. Este valor lógico podrá ser utilizado posteriormente.

Corriente de fuga del diodo drenador substrato:


El substrato se supone conectado a masa. Además, IS=AD*JS.

Para simplificar los cálculos podemos considerar:

Ileakage=IS=AD*JS La velocidad con la que se descarga el nodo está dada por la expresión:

La capacidad del nodo (Cnode) viene dada por la suma de tres capacidades:

• La capacidad de entrada del inversor (Cin). • La capacidad existente entre masa y la línea que conecta el

inversor con el drenador del transistor de paso. • La capacidad existente entre drenador y substrato.

Sin embargo Cnode se puede aproximar por Cin: Cnode=Cin Ejercicio Calcular la velocidad de descarga de la capacidad del circuito de la figura.


Cnode=45fF Área del drenador: 8µm x 8µm. JS=10-8A/m2 Ldrain = 8 µm Wdrain = 8 µm Registro de desplazamiento dinámico

Si se llega al extremo de reducir a su mínima expresión la lógica combinacional que separa los registros entre sí, lo que se obtiene es un registro de desplazamiento

Como se puede ver no es más que una concatenación de transistores de paso e inversores. De hecho, es la repetición de una célula elemental que consta de dos inversores y dos transistores de paso.

Los inversores almacenan el dato y regeneran el nivel de tensión.

Durante φ1 (cuando φ1 es alto) la señal de entrada se almacena en la primera pareja transistor inversor. Ello no altera el valor almacenado en la segunda pareja, dado que φ2 estará en nivel bajo. Por tanto la información contenida en la segunda pareja es recogida por la siguiente célula. Durante φ2 (cuando φ2 es alto) la entrada es inhibida -pues φ1 es bajo- y la información que contiene la primera pareja se carga en la segunda. Cuando φ1 vuelva a ser nivel alto esta información se volverá a recoger a la entrada de la siguiente célula. En definitiva, lo que hacemos es desplazar la información de entrada una célula por cada ciclo completo de reloj.


Existe también un registro de desplazamiento, pero bidireccional. Es decir, un registro en el que la información puede ir tanto de izquierda a derecha como de derecha a izquierda o quedarse donde está, dependiendo de las señales de control externas. Generación de señales de reloj no solapadas

Cuando la señal de reloj toma valor alto, la señal Φ1 pasa a valor alto. Pero Φ2 ha pasado a valor bajo previamente. ¿Cuánto tiempo antes? El tiempo de retraso de la puerta NAND conectada directamente al reloj y el de los dos inversores colocados en serie a su salida.

Lógica CMOS controlada por reloj (clocked CMOS ó C2MOS) Este tipo de lógica se utiliza para reducir la potencia disipada, disminuir el tamaño de los dispositivos y mejorar su velocidad.

Las lógicas dinámicas aprovechan el hecho de que existen muchas señales que no es preciso generarlas durante todo el ciclo de reloj, sino tan sólo es necesario que tomen el valor correcto en determinados momentos.


La idea fundamental de estas lógicas es substituir los transistores pMOS por un único transistor pMOS gobernado por φ y se ha añadido un transistor nMOS adicional gobernado asimismo por φ. En primer lugar, cuando φ es cero el nodo de salida de la puerta se lleva a nivel alto, dado que el transistor superior estará conduciendo y además el transistor inferior no conducirá. Después -cuando el reloj se ponga a uno- si las entradas de la puerta son ambas nivel alto, la salida bajará a cero. En caso contrario, obtendremos un uno lógico en la salida, dado que la capacidad Cg asociada a dicho nudo no tiene camino por donde descargarse. Se suele decir que φ = 0 constituye las fase de "precarga" y φ = 1 la de "evaluación", dado que durante φ = 0 se precarga el nodo de salida y durante φ= 1 se evalúa la función lógica. Es decir, se descarga condicionalmente dicho nodo dependiendo de los valores de las entradas La ventaja de las lógicas dinámicas reside principalmente en el hecho de que nos permiten reducir casi a la mitad el área ocupada para realizar una determinada función lógica: podemos eliminar casi por completo la red de transistores pMOS que poseen las puertas CMOS estáticas. Al obtenerse el valor uno lógico por medio de un transistor de precarga y descargar condicionalmente ese uno dependiendo de la función a realizar, no necesitamos duplicar la red de transistores. En una puerta NAND de dos entradas la ventaja no se aprecia dado que queda compensada por el hecho de tener que introducir los transistores de precarga y evaluación, pero en una puerta más compleja la ventaja es más evidente. Normalmente el transistor de precarga es un transistor pMOS, pero también se puede precargar el nodo de salida a cero voltios mediante un transistor nMOS y cargarlo condicionalmente a uno dependiendo de una red de transistores pMOS. Problemas de los circuitos dinámicos

Este tipo de circuitos tienen también sus problemas. El primero de ellos es que son más sensibles al ruido, puesto que la información está almacenada de forma más frágil. Se puede manifestar esta fragilidad en el efecto de compartición de carga ("charge sharing").


Considérese una puerta NAND en donde existe la capacidad parásita Cx entre los transistores controlados por A y B Supongamos que durante φ = 0 es A = B = 0 y que por tanto el nodo de salida ha quedado correctamente precargado a nivel alto. A continuación supongamos que durante φ = l es A = l y B= 0. La salida debe de seguir siendo uno dado que el transistor correspondiente a B no conduce. Pero al conducir el transistor de A, parte de la carga almacenada en el nodo de salida puede haber pasado a cargar la capacidad parásita Cx, si ésta se encontraba descargada, cosa que sin duda se verificará si en el ciclo de evaluación anterior la función NAND fue cero. Como resultado de esa compartición de carga la tensión de salida disminuirá, pudiendo quedar en entredicho su valor lógico. El condensador Cx es inevitable y principalmente tiene su origen en la capacidad formada por la unión en inverso de la difusión con el substrato. Sin embargo, hay diversas formas de evitar o paliar el fenómeno de compartición de carga, entre otras: • Lograr mediante un cuidadoso diseño del layout que la capacidad asociada al nodo de salida sea mucho mayor que la asociada con los nodos que pueden dar origen a problemas de compartición de carga. Con ello la tensión en la salida no variará apreciablemente incluso en presencia de este problema. • Emplear sólo puertas que carezcan de nodos internos. En concreto, emplear sólo puertas NOR en caso de precargar a nivel alto. Si uno de los transistores pasa a conducir durante la fase de evaluación, en la salida hay un cero, no un problema de compartición de carga. El otro problema que presentan es que hay que ser más cuidadoso en cuanto a la forma de conectar entre sí las puertas precargadas Lógica PE La lógica CMOS standard implica la utilización de 2N Mosfet por entrada del circuito. Este tipo de lógicas suponen, en general, la utilización de N+2 transistores MOS. La lógica con precarga-evaluación, PE logic, supone la inclusión de una señal de reloj, ø . Cuando ø=0 la salida se carga a un valor lógico de 1. Con


ø=1 la función se evalúa y la salida toma el valor lógico asociado al valor de las entradas.

El valor lógico asociado a la salida, está disponible sólo en las fases de evaluación. La capacidad asociada a cada una de las líneas de entrada es menor que en la lógica estática.

tpLH=0.7*Rp*Cout tpHL=0.7*N*Rn*Cout

N es número de transistores de la cadena de peor caso. Ejercicio Diseñar una puerta preevaluada que implementa la función: F=not(ABCD+E) Utilizar transistores de dimensiones mínimas. Calcular el tiempo de propagación del peor caso cuando en la salida existe una carga de 50fF.


El encadenar puertas de este tipo es también problemático. El conflicto con este tipo de circuito radica en que puede ocurrir que una puerta sea algo más rápida que sus predecesoras y darle tiempo a evaluar mientras que todavía las anteriores conservan sus unos lógicos de la precarga. Por tanto, dado que estará recibiendo todo unos, se evaluará a cero. Si posteriormente las puertas lentas se evalúan a cero, estos ceros llegarán demasiado tarde, pues no habrá forma de recuperar el nivel uno lógico por haberse descargado. Es decir, tendremos un fallo catastrófico. Hay sin embargo una técnica dinámica que permite el empleo de una sola fase de reloj, se trata de la lógica domino. Lógica Dominó Pueden existir conflictos, cuando la señal de salida de una puerta PE se conecta a una entrada de una puerta del mismo tipo. En la fase de precarga la salida de la primera puerta toma valor alto. Supongamos que en la fase de evaluación esta salida pasa a valor bajo. Esta salida pone en off algún transistor nMOS de la segunda puerta. Este transistor será activado nuevamente cuando la primera puerta esté en fase de precarga. La diferencia de tiempo entre alcanzar el valor alto en precarga y la salida válida a nivel bajo en evaluación (tpLH<tpHL+tplinea), puede causar la aparición de un glitch o de un valor no válido en la salida de la segunda puerta.


La colocación de un inversor en la salida permite la armonización del proceso.

Las puertas lógicas tipo dominó son no inversoras. Su nombre procede de su modo de operación en cascada. Esta lógica introduce un inversor estático a la salida de cada puerta dinámica antes de atacar a la siguiente puerta dinámica. De esta manera, durante la fase de precarga se ataca a los transistores de la siguiente puerta con ceros y aunque la evaluación de una puerta se retrase ello sólo introduce un retraso en la evaluación definitiva de la siguiente puerta, no un error irreparable: la carga del nodo precargado no se puede disipar, porque hasta que no se produzca la evaluación de las puertas anteriores, los transistores nMOS no conducen. La razón del nombre de "lógica dominó" proviene de que al iniciarse la etapa de evaluación todos los nodos precargados están a uno y al ir conmutando las primeras etapas de uno a cero pueden asimismo ir cayendo de uno a cero las siguientes, de forma que recuerda a como unas fichas de dominó van empujando a otras hasta caerse todas. Una desventaja de la lógica dominó radica en que se trata de una lógica no inversora.


No es posible realizar puertas inversoras, dado que cada puerta dinámica va acompañada de un inversor de salida, con lo cual no es posible construir todas las funciones lógicas que uno desee empleando solamente lógica dominó

ø=0 => C1, C2, C3 cargados a Vdd => f1, f2, f3 a nivel bajo. ø=1 => la cadena completa f1, f2, f3 en evaluación. f1 se pone a 1, si C1 se ha puesto a 0; f2 se pone a 1 si f1 se ha puesto a 1; f3 se pone a 1 si f2 se ha puesto a 1. El intervalo de evaluación debe ser suficientemente largo. Si se corre el riesgo de descarga del nudo dinámico, se debe incluir un transistor (kepper) que mantenga la carga.

Estructuras en cremallera (lógica NP)


Eliminan el inversor de salida que incluye la lógica dominó.

Es posible suprimir el inversor de salida de la lógica dominó, pero para ello es necesario que el uno que produce la puerta dinámica no haga conducir a los transistores siguientes. Es decir, estos deben ser transistores pMOS. Como se ve en la figura, la idea es alternar puertas precargadas a uno con puertas precargadas a cero. Naturalmente, el reloj para un tipo de puertas es φ y para las otras es φ´, dado que los transistores de precarga en un caso son pMOS y en el otro nMOS. Durante la fase de precarga (φ = 0) todas las puertas están precargando, y durante la fase de evaluación (φ = 1) los resultados de las evaluaciones se van propagando hacia adelante. A este tipo de circuitos se le denomina lógica NP-dominó.

Ejercicio Que función realiza el circuito de la figura y en que tipo de lógica está diseñado.


Estructuras pipelining

Suma de un número de cuatro bits, en cuatro ciclos de reloj.


Reparto de carga Esta circunstancia puede ocurrir cuando el reloj pasa a valer 1. El efecto que tiene es un decremento de la tensión en el nudo de salida, antes de que sea importante la fuga de corriente. Cuando ø=1 el transistor pMOS está en off, aislando el nudo de salida. La carga, Q, almacenada en el condensador parásito asociado a este nudo, se reparte entre los condensadores parásitos C1 y C2 de la figura.

Q=Cout*VDD La tensión de la salida y de los nudos 1 y 2 se equilibra. Vout ==> Vf

Q=Cout*VDD=(Cout+C1+C2)*Vf Luego: Vf=[Cout/(Cout+C1+C2)]*VDD Lógicamente [Cout/(Cout+C1+C2)]<1 Para mantener Vout a nivel alto, la capacidad de salida debe diseñarse bastante mayor que la suma de las capacidades parásitas C1 y C2.


Ejercicio Dibujar el circuito que implementa la función F=not(a*(b+c+d)) en lógica PE y dominó. Indicar el número de transistores de cada diseño.


Lógica BiCMOS Los avances en el diseño de arquitecturas CMOS, han permitido el aumento de la frecuencia de operación. La potencia disipada por un circuito CMOS funcionando a una frecuencia muy alta, puede llegar a ser inaceptable. Lógica BiCMOS, combina la fabricación de transistores BJT con transistores MOS. Une las ventajas de la lógica TTL (capacidad de suministrar corriente y consumo dinámico razonable), con las ventajas de la lógica CMOS (alta inmunidad frente al ruido y bajo consumo estático). Las etapas BICMOS son utilizadas para suministrar corriente a líneas que presentan una elevada capacidad. Layout de un transistor BJT.


Los procesos BiCMOS son económicamente, más costosos que los procesos CMOS estándar. La corriente de colector puede alcanzar un valor elevado, reduciendo así el tiempo de descarga de una capacidad. Esta tarea de descarga la realiza un transistor bipolar de forma más rápida que un MOS que ocupa similares dimensiones. En los circuitos BiCMOS existe una etapa construida mediante lógica CMOS que se conecta a una etapa bipolar de salida, que suministra la corriente a la carga del circuito. Inversor BiCMOS incluyendo las resistencias parásitas de los BJT

Un transistor bipolar establece el valor lógico alto de la salida del circuito, mientras que otro transistor descarga la capacidad de salida y establece el valor lógico 0.


Puerta NAND de dos entradas.

Puerta NOR de dos entradas


Ejercicio Diseñar un circuito BiCMOS que implemente la función F=not(a*(b+c)). Las capacidades parásitas asociadas a los transistores de salida adicionales, hacen que la capacidad de salida de las celdas BiCMOS sea superior a la de las mismas celdas construidas en tecnología CMOS. Existe un valor de la capacidad de carga por encima del cual el retraso de la celda construida mediante tecnología CMOS es superior al de la misma celda diseñada en tecnología BiCMOS.

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