CHƯƠNG III

III.1 SRAM

1. Giới thiệu SRAM

Bộ nhớ truy cập ngẫu nhiên tĩnh SRAM (Static random-access memory) hay RAM tĩnh là một loại bộ nhớ sử dụng công nghệ bán dẫn. SRAM có thể lưu trữ dữ liệu đến khi nào chip vẫn còn được cấp điện. Ngày nay RAM lưỡng cực tĩnh được chế tạo theo công nghệ TTL, công nghệ ECL đã đạt đến dung lượng nhớ hơn 16Kbit, thời gian truy xuất dưới 10ns và công suất tiêu thụ dưới 0,1mW/bit và công nghệ NMOS, CMOS, HMOS, MIXMOS, XMOS với dung lượng 256Kb, thờigian truy xuất thấp đến 15ns. Bảng dưới đây là một số thông số của các loại RAM tĩnh theo các công nghệ chế tạo khác nhau.

Từ bảng thông số trên cho thấy:

ECL có thời gian truy xuất ngắn nhất. ECL, TTL có dung lượng nhỏ hơn CMOS, NMOS. CMOS, NMOS có công suất thấp hơn ECL, TTL. ECL có công suất cao nhất.

2. Giản đồ thời gian của SRAM

Các IC RAM thường được dùng làm bộ nhớ trong máy tính. Chip nhớ giao diện với CPU phải đủ nhanh mới đáp ứng được các lệnh đọc và ghi của CPU. Không phải tất cả các loại RAM đều có đặc điểm thời gian như nhau.

Hình 4.17 biểu diễn sơ đồ thời gian cho một chu kỳ đọc và chu kỳ ghi hoàn chỉnh của một chip SRAM điển hình.

a) Chu kỳ đọc

Dạng sóng ở hình 4.17a minh họa hành vi của đầu vào địa chỉ R/W , đầu vào trong chu kỳ đọc của bộ nhớ.

Chu kỳ đọc bắt đầu tại thời điểm t0. Trước thời điểm này, đầu vào địa chỉ có thể là bất kỳ địa chỉ nào có sẵn trên bus địa chỉ từ hoạt động ngay trước đó. Vì đầu vào của RAM không tích cực nên nó sẽ không đáp ứng địa chỉ cũ. Tại thời điểm t0 CPU cung cấp địa chỉ mới cho đầu vào của RAM, đây chính là địa chỉ của vị trí nhớ cần đọc. Sau thời gian ổn định tín hiệu địa chỉ, đường được kích hoạt. RAM đáp ứng bằng cách thay đặt dữ liệu từ vị trí nhớ có địa chỉ xác định vào đường ra dữ liệu tại thời điểm t1. tACC là thời gian truy cập của RAM. tCO là thời gian cần thiết để đầu vào của RAM đi từ mức Hi-Z đến mức dữ liệu hợp lệ một khi tích cực.

Tại thời điểm t2, trở về mức cao, và đầu ra của RAM trở về trạng thái Hi-Z sau khoảng thời gian tOD. Vậy dữ liệu của RAM sẽ ở trên bus dữ liệu trong khoảng thời gian từ t1 đến t3.

Thời gian của một chu kỳ hoàn chỉnh là tRC, kéo dài từ t0 đến t4 khi CPU thay đổi đầu vào địa chỉ mới cho chu kỳ đọc/ghi khác diễn ra tiếp theo.

b) Chu kỳ ghi

Hình 4.17b biểu diễn hoạt động của tín hiệu cho một chu kỳ ghi bắt đầu khi CPU cung

cấp địa chỉ mới cho RAM tại thời điểm t1. CPU đưa R/W xuống thấp sau khi chờ qua khoảng thời gian tAS, thời gian thiết lập địa chỉ, cho phép bộ giải mã địa chỉ của RAM có đủ thời gian để

đáp ứng địa chỉ mới. R/W bị giữ ở mức thấp trong khoảng thời gian tW gọi là thời gian ghi. tDS

gọi là thời gian thiết lập dữ liệu còn tDH gọi là thời gian duy trì dữ liệu.

Trong thời gian ghi, tại thời điểm t1, CPU cung cấp dữ liệu hợp lệ cho bus dữ liệu để ghi vào RAM. Dữ liệu này phải được duy trì tại đầu vào của RAM ít nhất một khoảng thời gian tDH

sau khi và không còn tích cực tại thời điểm t2. Tương tự, đầu vào địa chỉ phải tiếp tục ổn định trong khoảng thời gian duy trì địa chỉ, tức sau thời điểm t2. nếu không thỏa bất kỳ điều kiện nào về thời gian thiết lập và thời gian duy trì thì hoạt động ghi xảy ra sẽ không đáng tin cậy.

Thời gian của một chu kỳ ghi hoàn chỉnh tWC kéo dài từ t0 đến t4 khi CPU đổi sang địa chỉ mới cho chu kỳ đọc/ghi tiếp theo.

3. Cấu trúc SRAM

Cấu trúc cơ bản của một SRAM bao gồm một hoặc nhiều mảng vuông của các Cell bộ nhớ cùng với các mạch hỗ trợ giải mã địa chỉ và thực hiện các yêu cầu đọc/ghi. Các mạch hỗ trợ được thêm vào có thể thực hiện các chức năng đặc biệt như xử lý burst và còn có thể hiện diện trên chip.

Hình1. Sơ đồ khối cơ bản của một SRAM đồng bộ

a) Mảng bộ nhớ (memory array)

Các mảng bộ nhớ SRAM được sắp xếp theo các hàng và các cột của các cell bộ nhớ (memory cell), theo thứ tự được gọi là wordline và bitline. Trong SRAM IBM, các wordline được làm từ polysilicon trong khi các bitline là metal. Mỗi cell bộ nhớ có một vị trí hoặc địa chỉ duy nhất được định nghĩa bằng sự giao nhau của hàng và cột. Số mảng trên một chip nhớ được xác định bởi tổng kích thước bộ nhớ, tốc độ bộ nhớ xử lý, layout với các yêu cầu kiểm tra và số đường I/O dữ liệu trên chip.

b) 2.2Cell bộ nhớ (memory cell)

Một Cell bộ nhớ SRAM là một Flip-flop "bền vững kép" (tạm dịch từ "a bi-stable flip-flop" theo IBM). Các cell (tế bào) cấu tạo nên SRAM có 4 hoặc 6 Transistor, thường thấy là 6 transistor. Dựa trên số lượng transistor cấu tạo cell mà ta gọi là 4-T SRAM hay 6-T SRAM.

Hình2. Cấu trúc Cell bộ nhớ 4 Transistor và 6 Transistor (Theo Cypress)

Nhiều SRAM trên thị trường sử dụng cell có cấu trúc 4 transistor với một tải polysilicon. Các SRAM này phù hợp cho hệ thống hiệu suất trung hoặc cao. Cấu trúc này có dòng rò (leakage current) phụ thuộc cao nên có dòng standby cao. Thiết kế có cấu trúc 4 transistor còn dễ bị ảnh hưởng bởi các bức xạ khác. Với cấu trúc 6 transistor, tuy rằng số lượng transistor sử dụng nhiều hơn nhưng lại có ưu điểm hơn hẳn như tính ổn định cao, có dòng rò và dòng standby thấp. Cấu trúc 6 transistor được chứng minh là tốt hơn nhưng phải tránh sử dụng quá vùng diện tích chip thực tế yêu cầu.

Hình3. Cell bộ nhớ 6 transistor của IBM

III. 2 CAM AND TCAM

1. Giới thiệu CAM (Content – Addressable Memory)2. Cấu trúc TCAM