Tesi di Laurea Triennale Tesi di Laurea Triennale Scheda di test per caratterizzazione di prototipi sotto radiazioni Relatore: Prof. Valentino Liberali Correlatore: Dott. Luca Frontini

Corso di Laurea in Fisica

Tesi di Laurea Triennale

Scheda di test per caratterizzazione di prototipisotto radiazioni

Relatore:

Prof. Valentino Liberali

Correlatore:

Dott. Luca Frontini

Candidato:

Niccolo Gallice

Matricola 815465

PACS: 84.30.-r

Anno Accademico 2015 - 2016

Indice

Introduzione 1

1 Il progetto CHIPIX65 31.1 Logica D2RA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31.2 Il circuito integrato . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

1.2.1 Albero AND-NAND . . . . . . . . . . . . . . . . . . . . . . . . . . 51.2.2 Albero XOR-XNOR . . . . . . . . . . . . . . . . . . . . . . . . . . 81.2.3 Oscillatore ad anello . . . . . . . . . . . . . . . . . . . . . . . . . . 81.2.4 Registro a scorrimento . . . . . . . . . . . . . . . . . . . . . . . . . 9

2 Apparato sperimentale 112.1 Acceleratori di particelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

TANDEM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11ALPI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13PIAVE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.2 Camera di test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

3 Scheda di test 173.1 Schematico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173.2 Footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

3.2.1 Adattatore ad 80 pin femmina . . . . . . . . . . . . . . . . . . . . 253.2.2 SMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273.2.3 D-subminiature 50 . . . . . . . . . . . . . . . . . . . . . . . . . . . 283.2.4 headers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293.2.5 Boccole . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303.2.6 Condensatori . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313.2.7 Resistori . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323.2.8 Fori montaggio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

3.3 Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343.3.1 Procedimento . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343.3.2 Connettori . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363.3.3 Connessioni . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363.3.4 Resistenze e Condensatori . . . . . . . . . . . . . . . . . . . . . . . 40

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iv INDICE

3.3.5 Elementi meccanici . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

4 Scheda esterna 434.1 Schematico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434.2 Footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

4.2.1 FMC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464.3 Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

4.3.1 Procedimento . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504.3.2 Connettori . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504.3.3 Connessioni . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504.3.4 Resistenze . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534.3.5 Elementi meccanici . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

5 Scheda estraibile 555.1 Schematico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555.2 Footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

5.2.1 Adattatore ad 80 pin maschio . . . . . . . . . . . . . . . . . . . . . 575.2.2 Socket . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

5.3 Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 595.3.1 Componenti . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 595.3.2 Connessioni . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

6 Conclusioni 63

A Manuale schede di test 65

Bibliografia 73

Introduzione

Il circuito integrato CHIPIX-IP-3 si colloca nell’ambito del progetto INFN CHIPIX-65che si prefigge l’obiettivo di sviluppare nuove tecnologie per rinnovare l’elettronica usatanegli esperimenti di fisica delle alte energie, in modo da adattarla ad ambienti semprepiù ostili con una dose crescente di radiazione. Questo circuito integrato implementa unnuovo tipo di logica chiamato Double Rail Redundant Approach che permette al circuitodi essere resistente a radiazioni tramite una tecnica di Radiation Hardening by Design(RHBD). Il comportamento del circuito integrato è già stato simulato ed ora necessitadi un test, dapprima in laboratorio e poi con irraggiamento.

La tecnica di irraggiamento scelta per il chip, a ioni pesanti, consente di regolarefacilmente la sezione d’urto attraverso la tipologia di ione e l’energia dello stesso. Gli ioni,infatti, vengono energizzati tramite degli acceleratori di particelle che infine convoglianoil fascio sul circuito da testare. Per CHIPIX-IP-3 sono stati scelti i Laboratori di Legnarocome sede per il test di irraggiamento.

Per procedere all’esperimento è stato necessario progettare una serie di schede ditest che consentano di testare il chip in diversi ambienti con le interfacce messe a dispo-sizione. Partendo dalle necessita di CHIPIX-IP-3 è stato creato un sistema di schedemultipurpose che potrà essere utilizzato per diversi chip, apportando piccole modifiche.

Le schede progettate sono tre e sono chiamate: scheda di test, scheda esterna e schedaestraibile.

La scheda di test è il cuore del sistema e funge da base di test, su di essa è possibileinserire la scheda estraibile con chip da testare, essa consente di condurre i segnali daconnettori standard ad i pin del package del circuito integrato. Questa scheda verràposta all’interno della camera di irraggiamento, quindi subirà una dose di radiazioni everrà posta in aree a vuoto spinto. La scheda necessita, quindi, di un design solido e diuna scelta di componenti consistente con i limiti imposti dall’ambiente di test.

La scheda esterna ha come funzione quella di ponte tra i connettori utilizzati nellascheda di test, che sono stati scelti compatibilmente con i vari setup sperimentali, e lascheda contenente un FPGA. I segnali, difatti, verranno generati ed analizzati attraversoun Field Programmable Gate Array. Per questo motivo c’è bisogno di una scheda checonverta tutti i segnali provenienti da diversi connettori a quello FMC supportato dallascheda di analisi.

La scheda estraibile, invece, è l’unica parte non multipurpose poiché deve essere pro-gettata in modo specifico per ciascun circuito integrato. Questa piccola scheda è connessa

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2 INDICE

con un opportuno sistema meccanico alla scheda di test e su di essa verrà inserito il chipda testare tramite un socket che permette di alloggiare e rimuovere facilmente i chip dacaratterizzare. Il suddetto socket, inoltre, deve avere alla sommità una apertura in modotale che tra la radiazione incidente ed il circuito integrato non siano presenti ostacoli.

La tesi è organizzata con la seguente struttura:Nel capitolo 1 viene illustrata la logica D2RA e la sua implementazione nel cir-

cuito integrato CHIPIX-IP-3. Vengono, inoltre, presentati risultati di simulazioni econsiderazioni riguardo ad alcune caratteristiche e difetti del layout del chip.

Nel capitolo 2 viene descritto l’apparato sperimentale utilizzato per l’irraggiamentodel chip, con particolare riferimento alle caratteristiche che hanno influenzato il layoutdel sistema di schede.

Nel capitolo 3 partendo dalla presentazione della scheda di test, che inizia con ladescrizione delle componenti, dello schematico e del layout, si espongono le tecniche edi concetti fondamentali utilizzati per la progettazione e realizzazione delle schede PCB.

Nel capitolo 4 si descrive nel dettaglio il progetto della scheda esterna, partendo dallacomponentistica utilizzata ed arrivando alla stesura dello schematico ed al progetto CADdel layout.

Nel capitolo 5 si descrivono le caratteristiche della scheda estraibile realizzata peril circuito integrato CHIPIX-IP-3, spiegando tutti gli step di progettazione e le scelteutilizzate nel layout.

Capitolo 1

Il progetto CHIPIX65

Il CERN ha annunciato il progetto HL–LHC (High Luminosity Large Hadron Collider)che si prefigge l’obiettivo di aggiornare LHC. Tra il 2023 e il 2025 LHC vedrà aumentatoil numero di particelle negli esperimenti e l’energia utilizzata nelle collisioni. La necessitàdi misure più accurate per l’analisi di una mole di dati nettamente superiore a quellaodierna e l’incremento della dose totale di radiazione assorbita dalla strumentazione haportato allo sviluppo di nuove tecniche per la realizzazione dell’elettronica dei rivelatori.Si pensi che gli strumenti subiranno in un anno la dose totale normalmente subita dopodieci anni di attività.

Il progetto CHIPIX65 di INFN nasce per sviluppare nuove tecnologie appositamentestudiate per questo scopo. Per adempiere alle specifiche di HL–LHC, si dovrà avereun’elettronica che possa gestire circa 3 Gbit s−1 in un ambiente soggetto ad una dose diradiazione fino ad 10 MGy. Uno dei principali obiettivi è quello di sviluppare dei disposi-tivi che siano resistenti a radiazioni, per fare questo è possibile utilizzare diverse tecniche:la prima consiste nel realizzare i dispositivi con una geometria e materiali ad hoc perminimizzare l’effetto della radiazione incidente, mentre la seconda nello sviluppo di unalogica che sia in grado di riconoscere ed identificare gli effetti delle radiazioni attraversometodi di progettazione. Nel primo caso si parla di Radiation Hardening by Process(RHBP), mentre nel secondo di Radiation Hardening by Design (RHBD). Nell’ambitodel progetto CHIPIX65 è stato scelto il secondo metodo, perché. più conveniente e ver-satile, portando allo sviluppo di un nuovo tipo di logica detta Double Rail RedundantApproach (D2RA) [1].

1.1 Logica D2RA

Quando una radiazione colpisce un dispositivo elettronico basato su tecnologia al silicio(o altro semiconduttore) produce una iniezione di carica che può variare lo stato logicodi un nodo del circuito: ad esempio lo stato ‘0’ può essere trasformato in ‘1’. Questoeffetto è denominato SET (Single Effect Transient) e consiste in un segnale transienteche può portare ad errori nelle operazioni logiche. Se un SET si propaga fino ad una cella

3

4 CAPITOLO 1. IL PROGETTO CHIPIX65

di memoria, o ad un registro, provoca un SEU (Single Event Upset) con la conseguentecorruzione del dato.

Una possibile soluzione per evitare un SEU è quella di creare un sistema per capirese un SET è avvenuto oppure se il dato è ancora valido. L’idea utilizzata nella logicaD2RA è quella di codificare l’informazione all’interno del circuito sotto forma di bit ebit negato (f, f). Se le celle che processano due bit sono poste ad una distanza maggioredel raggio d’azione della radiazione solamente uno dei due segnali verrà compromesso,in questo modo si identificano due stati che caratterizzano un dato corrotto, ossia (0, 0)e (1, 1).

Come mostrato in 1.1, alla fine della rete logica viene posto un flip-flop che restituisceil dato in arrivo solo se bit e bit negato sono diversi, altrimenti se bit e bit negatocoincidono restituisce il dato preesistente. In questo modo vengono elaborati solo i dativaliti.

SET

flip-flop

Dato invalido

Dato valido

Dato preesistente

Figura 1.1: Funzionamento della logica D2RA: Delle porte logiche D2RA compionooperazioni sui segnali in ingresso, quando si presenta un SET bit e bit negato assumonolo stesso valore ed il flip-flop posto alla fine della catena previene la propagazione deldato invalido.

Nella logica D2RA ogni porta ha quattro ingressi e due uscite poiché ogni bit èaccoppiato al negato. Se si considera una cella logica standard a n ingressi e la si vuoleimplementare nella logica D2RA, essa avrà 2n ingressi e 2 uscite. In questo modo ogniporta logica D2RA sarà costituita da due porte logiche: una per le uscite f e una perquelle negate f . Risulta così naturale costruire la logica su due porte fondamentali,quella and-nand e quella xor-xnor, e si dimostra che in questo modo la logica risultaconsistente e completa [2].

Come mostrato in figura 1.2 una porta logica binaria avrà quattro ingse bit e bitnegato coincidonoressi, chiamati A, B, C, D, e due uscite Y, Z. Nel caso in cui il dato siavalido sarà verificata la condizione B = A, D = C per gli ingressi e Y = Z per le uscite.

1.2. IL CIRCUITO INTEGRATO 5

AB

CD

Y

Z

(a) and-nand

AB

CD

Y

Z

(b) xor-xnor

Figura 1.2: Esempi di porte in logica D2RA. Ciascuna porta ha il doppio degli ingressirispetto alle consuete porte a singolo bit in quanto è una logica a bit - bit negato. Ilpallino indica il dato negato, sia in ingresso, che in uscita.

1.2 Il circuito integratoPer l’implementazione della logica sono state utilizzate sofisticate tecnologie sia per laprogettazione che per la realizzazione. Per la costruzione del circuito integrato è statausata una tecnologia fully-CMOS a 65 nm realizzata da TSMC (Taiwan SemiconductorManufacturing Company) poiché è una tecnologia matura e presente sul mercato dal2007, inoltre è tollerante alla radiazione senza particolari accorgimenti di layout fino aduna dose di 2 MGy. Per evitare che una radiazione colpisca entrambe le parti di unacella logica, per esempio sia and che nand, queste sono poste ad una distanza minima di5 µm. Se infatti fossero costruite troppo vicine fra loro una radiazione potrebbe colpireentrambe le celle portando i valori di uscita ad uno stato valido, ad esempio il valore(1, 0) a (0, 1) andando ad inficiare il meccanismo di funzionamento della logica D2RA.Se la radiazione colpisce soltanto metà di una cella avremo le seguenti possibilità:

• Viene variato lo stato (0, 1) in (1, 1) oppure (0, 0) a seconda di quale bit vengacambiato.

• Viene variato lo stato (1, 0) in (1, 1) oppure (0, 0) a seconda di quale bit vengacambiato.

In entrambi i casi lo stato cambiato dalla radiazione diventa non valido.Il circuito integrato CHIPIX-IP-3 è composto da quattro domini: un albero di porte

logiche xor-xnor e uno di and-nand a 8192 ingressi, un oscillatore ad anello a 31 stadied un registro a scorrimento a 384 celle. Ognuna delle quattro parti è indipendente dallealtre, ogni dispositivo ha i pad di alimentazione separati ad eccezione della VSS che ècomune a tutti, in questo modo è possibile scollegare un dominio che abbia un qualsiasidifetto senza inficiare il funzionamento degli altri.

1.2.1 Albero AND-NAND

L’albero di porte logiche combinatorie ha 8192 ingressi doppi ed il numero di stadi puòessere calcolato come n = log2 I +1, dove I corrisponde alla metà dei segnali di input; in


Figura 1.3: Layout del circuito integrato CHIPIX-IP-3. Nel layout si possono distinguerei quattro domini e tutti i pad di connessione.

questo modo risulta che l’albero di porte and-nand è composto da 13 stadi. Per necessitàcostruttive tutti gli ingressi tranne uno sono cortocircuitati tra loro, l’albero può esserecontrollato tramite gli ingressi AND_A0, AND_AOTHERS ed i corrispettivi segnali negatiAND_NA0 e AND_NAOTHERS. In particolare AND_A0 con il suo segnale invertito pilota unsolo ingresso, mentre AND_AOTHERS, con AND_NAOTHERS, gestisce tutti gli altri terminali.Si avranno due terminali di uscita, AND_Y ed il suo negato AND_Z (vedi figura 1.4). Allafine dell’albero è posto un enlarger, ossia un dispositivo che mantiene in uscita perun tempo prestabilito il dato che riceve in ingresso quando rileva un cambiamento distato logico. Per chiarire il funzionamento ammettiamo che nell’istante t lo stato logicoin ingresso al enlarger passi da 0 ad 1 e che dopo un tempo ∆t ritorni ad essere0, se controllassimo l’uscita del dispositivo vedremmo che lo stato 1 viene mantenutodall’istante iniziale fino ad un tempo t + n · ∆t dove n è una costante caratteristica delnostro dispositivo. Il enlarger è stato inserito perché le scale temporali dei cambi distato indotti dalle radiazioni, da circa 200 ps a 500 ps, sono troppo brevi per poter essererilevati in laboratorio, bisognerebbe avere uno strumento con una sensibilità in frequenzada 2 GHz a 5 GHz. Il dispositivo scelto ha un fattore moltiplicativo n = 10, ossia unimpulso di durata 0,5 ns viene trasformato in un segnale di durata 5 ns, corrispondentead una frequenza di 200 MHz.

L’albero and-nand è uno dei quattro domini del circuito integrato, esso ha quattroingressi, due uscite e necessita di quattro alimentazioni. Tre di queste forniscono unatensione pari a 2,5 V, mentre l’ultima è la VSS che è posta a terra. Il riassunto delleconnessioni del chip con il package e quindi con il sistema di test è riportato nellatabella 1.1.

In [3] vengono simulati i comportamenti in frequenza dei segnali in ingresso ed in


AND_A0

AND_YENLARGER

AND_

AOTH

ERS

Figura 1.4: Albero di porte logiche AND ad 8 stadi con ingressi singoli. Ogni coppia diporte logiche confluisce nella successiva, creando così una cascata di operazioni logiche.L’albero viene pilotato da due segnali: AND_A0 e AND_AOTHERS. Nella logica D2RA ogniporta avrà il doppio degli ingressi, in particolare sarà presente il segnale AND_NA0, negatodi AND_A0, ed il segnale AND_NAOTHERS, negato di AND_AOTHERS, anch’esso cortocircuitatocon tutti gli ingressi tranne uno. Alla fine è posto un enlarger che mantiene il datoinvalido per un tempo prefissato cosicché possa essere osservato dagli strumenti.

uscita per analizzare come il comportamento capacitivo dei dispositivi influenzi la qualitàdel segnale. Dalle simulazioni condotte risulta che gli ingressi che comandano una singolaporta logica, ossia AND_A0 e AND_NA0, non distorcono il segnale fino a 1 GHz. Gli ingressiAND_AOTHERS e AND_NAOTHERS non possono essere collegati a tensioni variabili poiché visarebbero ampi intervalli temporali in cui alcune porte non sarebbero in uno stato bendefinito, di conseguenza si avrebbe un malfunzionamento dell’albero. I segnali di uscitanon devono superare i 500 MHz per non essere deformati eccessivamente.

Tabella 1.1: Terminali albero and-nand

Input Output AlimentazioniAND_A0 AND_Y VDD0

AND_AOTHERS AND_Z VDDIO0AND_NA0 VSS

AND_NAOTHERS


1.2.2 Albero XOR-XNOR

L’albero di porte xor-xnor funziona in modo analogo a quello and-nand, esso ha8192 ingressi uno dei quali è controllato da un segnale detto XOR_A0, mentre gli altrisono tutti cortocircuitati e pilotati da un segnale detto XOR_AOTHERS. Per ogni porta cisaranno anche i corrispettivi segnali negati ossia XOR_NA0 e XOR_NAOTHERS. Tutti que-sti segnali controllano delle porte logiche xor-xnor collegate a cascata come riportatonella figura 1.4 per il caso delle porte and-nand. Alla fine dell’albero è stato inseritoun enlarger per poter visualizzare correttamente le variazioni di stato causate dellaradiazione incidente, come spiegato nel paragrafo 1.2.1. Per poter meglio capire le con-nessioni elettriche di questo dominio con il package, nella tabella 1.2 sono riportati isegnali e le alimentazioni accessibili per controllare il circuito.

Tabella 1.2: Terminali albero xor-xnor.

Input Output AlimentazioniXOR_A0 XOR_Y VDD1

XOR_AprogettoOTHERS XOR_Z VDDIO1XOR_NA0 VSS

XOR_NAOTHERS

Le considerazioni riguardo alla frequenza dei segnali in ingresso sono del tutto similia quelle esposte in 1.2.1; gli ingressi XOR_AOTHERS e XOR_NAOTHERS devono essere tenutiad una tensione costante, mentre XOR_A0 e XOR_NA0 lavorano correttamente fino ad unafrequenza di 1 GHz. I segnali di uscita non devono superare i 500 MHz per non esseredeformati eccessivamente.

1.2.3 Oscillatore ad anello

L’oscillatore ad anello è una catena chiusa di un numero dispari di inverter (figura 1.5)che oscilla spontaneamente tra il valore 0 ed il valore 1. Per catena chiusa si intendeche l’uscita di ogni inverter è collegata all’ingresso del successivo e il segnale dell’ultimodispositivo è portato in ingresso al primo. Il funzionamento dell’oscillatore è dovuto altempo di propagazione del segnale all’interno di una porta logica. Il periodo di oscilla-zione del segnale sarà T = 2Ntd dove td è il tempo che impiega il segnale a propagarsidall’ingresso all’uscita della porta logica ed N è il numero di stadi utilizzati.

OutputS S S S

Figura 1.5: Schema logico di un oscillatore ad anello: è un dispositivo formato da unnumero dispari di porte logiche not che oscilla spontaneamente tra i bit 0 e 1 con periodoT = 2Ntd, dove td è il tempo di propagazione del segnale attraverso la singola porta.


L’oscillatore implementato in CHIPIX-IP-3 è a trentuno stadi ed è realizzato conle porte logiche and-nand, queste ultime sono configurate in modo tale da avere lafunzione logica di inverter. In figura 1.6 vengono riportati i collegamenti delle portelogiche, due bit A e B sono posti a valori logici fissi, mentre C e D oscillano. Il primoterminale è posto alla tensione VDD, mentre il secondo a terra cosicché ogni porta logicasia una identità, infine i terminali di uscita vengono scambiati e portati all’ingresso dellaporta successiva. Se i bit sono validi secondo la logica D2RA, ossia C = D, scambiandogli output in uscita si crea un inverter. Se in ingresso si ha la coppia di bit (0, 1), inuscita alla prima porta si avrà ancora lo stesso segnale, ma in ingresso alla successivasi avranno i bit scambiati (1, 0). In questo modo l’ingresso della seconda porta è lanegazione del segnale in ingresso alla prima.

AB

CD

Y

Z

AB

CD

Y

Z

VDD

Figura 1.6: Dettaglio del collegamento tra due porte and-nand in un oscillatore adanello: questo schema mostra l’implementazione di un inverter attraverso due porteand-nand, ogni porta costituisce una identità e scambiando i segnali in uscita si ottieneuna negazione del segnale in ingresso.

Per poter innescare le oscillazioni è stato progettato un circuito comandato da duesegnali, ENABLE e NENABLE, che permettono di fissare i valori logici iniziali. Dalle simu-lazioni effettuate in [3] si evidenzia un comportamento inaspettato, i valori logici deldato e del dato negato sono sempre uguali, ossia il segnale risulta sempre non valido.L’oscillatore ad anello è un dispositivo che non permette di evidenziare un SET, poichéil suo stato permane non valido, però può essere utilizzato per stimare la dose totaleassorbita dal circuito ed i suoi effetti sui dispositivi elettronici. Il periodo stimato tra-mite la simulazione con estrazione dei parassiti è T = 3,23 ns, ossia con un td = 53 ps,mentre in caso di irraggiamento ci si aspetta una diminuzione della transconduttanzadei transistor con un conseguente incremento del periodo dell’oscillazione [3].

1.2.4 Registro a scorrimento

Un registro a scorrimento (shift register) è costituito da una serie di flip-flop di tipo D(Data), sincronizzati dallo stesso clock, dove l’uscita di uno è l’ingresso del successivo,come mostrato in figura 1.7. Quando il segnale di clock SR_CLK ha il fronte di salita, ildato presente all’interno di un flip-flop passa in quello successivo, questi dispositivi sonodetti flip-flop positive-edge-triggered in configurazione master-slave. Tutto il registro è


implementato con la logica D2RA, quindi in ingresso si avrà il dato SR_A con il corri-spettivo dato negato SR_B, il clock SR_CLK con il clock negato SR_CLKN ed infine si avràil dato in uscita SR_Y ed il suo negato SR_Z.

FF-1 FF-2 FF-3 SR_YSR_Z

SR_ASR_B

SR_C

LKSR

_CLK

N

SR_C

LKSR

_CLK

N

SR_C

LKSR

_CLK

N

Figura 1.7: Schema di uno shift register a 3 celle realizzato tramite D flip-flop: ad ognifronte di salita di SR_CLK il dato passa da un flip-flop al successivo e nel primo vengonoscritti i valori di SR_A e SR_B. I flip-flop utilizzati in CHIPIX–IP–3 sono i master-slavepositive-edge-triggered D flip-flop.

Il registro a scorrimento è composto da 384 celle poste in successione, tutte imple-mentate secondo la logica D2RA, quindi se un dato diventa invalido esso non avanzerànel registro, ma verrà mantenuto il dato preesistente. Un dato viene invalidato solo sela radiazione colpisce una cella durante il fronte di salita del clock perché solo in quelmomento il dato viene elaborato dal flip-flop, ma a causa della logica D2RA questo fe-nomeno può essere visto solo se accade nell’ultimo flip-flop poiché all’ingresso della cellasuccessiva i dati non validi vengono sostituiti dal dato valido precedente. In conclusioneil registro può evidenziare un SET solo se accade nell’ultima cella durante il fronte disalita del segnale di clock.

La velocità dei segnali di ingresso e di clock è simulata in [3] dove si evidenzia unproblema del design: mentre i segnali di ingresso possono arrivare ad una frequenza di1 GHz, i segnali di clock SR_CLK e SR_CLKN devono essere tenuti a frequenze inferiori a100 MHz perché le singole celle non sono state accoppiate a dei buffer e l’enorme caricocapacitivo non permette l’utilizzo di segnali troppo veloci.

Capitolo 2

Apparato sperimentale

Per poter testare il comportamento del chip in un ambiente con radiazioni è necessa-rio utilizzare una struttura che esegua esperimenti di irraggiamento. Per il test sononecessari acceleratori di particelle e sorgenti radioattive, in questo modo le particellegenerate dai decadimenti possono essere accelerate e focalizzate sul circuito. Il circuitointegrato CHIPIX-IP-3 sarà testato nei Laboratori Nazionali di Legnaro che fanno partedell’INFN (Istituto Nazionale di Fisica Nucleare). Per l’esperimento è stato scelto l’ir-raggiamento con ioni pesanti poiché scegliendo al meglio la tipologia degli ioni e la loroenergia è possibile simulare gli effetti della maggior parte delle radiazioni che la logicadovrà sopportare quando sarà in uso presso HL-LHC.

2.1 Acceleratori di particelle

Ai Laboratori Nazionali di Legnaro la tecnologia che viene principalmente utilizzata èquella dei fasci di ioni che vengono accelerati con un sofisticato sistema di acceleratoridi particelle. I laboratori di Legnaro hanno sviluppato la loro attività di ricerca conl’implementazione e l’utilizzo di acceleratori principalmente di tipo elettrostatico dovegli ioni vengono accelerati da un campo elettrico uniforme. Gli acceleratori utilizzatiper gli esperimenti sono interconnessi come mostrato in figura 2.1, gli ioni vengonogenerati da sorgenti radioattive e dapprima accelerate dal TANDEM e poi dirette suitarget oppure verso l’ALPI, in alternativa gli ioni generati nel PIAVE possono essereaccelerati dall’ALPI e dirette sul bersaglio. Per rendere efficienti gli acceleratori, i fascivengono diretti sui bersagli attraverso tubi a vuoto spinto ad un livello di alto vuoto(High Vacuum).

Di seguito illustro il funzionamento dei principali acceleratori disponibili nei labora-tori di Legnaro.

TANDEM

L’acceleratore Tandem [4] è il primo dei tre ad essere realizzato ed è di tipo elettrostatico,il terminale ad alta tensione è posizionato a metà della lunghezza del tubo contenente il

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12 CAPITOLO 2. APPARATO SPERIMENTALE

Figura 2.1: Percorso dei fasci attraverso gli acceleratori: Gli ioni possono essere generatida una sorgente radioattiva ed accelerati dal TANDEM e diretti o su un bersaglio oppureulteriormente accelerati dall’ALPI, alternativamente il fascio prodotto dal PIAVE puòessere convogliato nell’ALPI e successivamente diretto sul bersaglio.

2.1. ACCELERATORI DI PARTICELLE 13

fascio e può essere polarizzato ad una tensione VT = 14,5 MV. Il tubo del fascio è inseritoall’interno di una cavità più grande che funge da sostegno e tra le due superfici è inseritoun gas di isolamento (SF6) ad una pressione di 7 atm. Gli ioni vengono generati edestratti con una carica debolmente positiva q ≈ |e|, successivamente grazie all’interazionecon del gas di cesio (Cs) acquisiscono due elettroni ciascuno, arrivando ad avere unacarica negativa q′ ≈ − |e|. A questo punto gli ioni carichi negativamente sono acceleratida campo generato tra l’inizio del TANDEM e l’elettrodo ad alta tensione posto a metà,una volta giunti al centro attraversano una sottile lamina di carbonio che trattiene buonaparte degli elettroni portando lo ione ad avere una carica positiva q′′ ≈ (10 ÷ 20) |e|. Unavolta superata la metà, grazie all’inversione di carica, il campo continua ad acceleraregli ioni. Giunti al termine del dispositivo l’energia totale fornita al sistema sarà pari aE = (q′ + q′′) VT , a questo punto il fascio può essere deflesso verso le sale di test oppureverso l’acceleratore ALPI.

ALPI

Negli anni ’90 l’acceleratore ALPI [5] (Acceleratore Lineare Per Ioni) è entrato in funzionenei laboratori di Legnaro ed è costruito con la tecnica delle cavità acceleranti, la suapiù importante particolarità è quella di operare in regime superconduttivo. Le cavitàsono coperte al loro interno da uno strato di niobio (Nb) che diventa superconduttivoalla temperatura di 9,2 K, questo permette di utilizzare campi ad alta frequenza conun bassissimo dispendio energetico. Le cavità sono raggruppate quattro a quattro incriostati che tramite il vuoto spinto e schermature raffreddate ad azoto riescono adisolare termicamente il sistema. Per poter raggiungere le condizioni di superconduttivitàle cavità ricevono elio liquido (He) da un contenitore comune posto alla loro sommità.

Le cavità risonanti di ALPI sono del tipo QWR (Quarter Wave Resonator) ed hannola forma di un cavo coassiale cortocircuitato ad un estremo (valore massimo di campomagnetico), mentre aperto dall’altro (valore massimo di campo elettrico). Il primogruppo di cavità lavora ad una frequenza di 80 MHz, mentre il secondo ad una frequenzamaggiore di 160 MHz.

ALPI può ricevere il fascio non solo dal TANDEM ma anche da un secondo e piùpiccolo acceleratore lineare, più recente, denominato PIAVE.

PIAVE

L’acceleratore PIAVE [6] funge da iniettore di ioni per il dispositivo ALPI e, a differenzadi TANDEM, non può operare da solo. PIAVE è l’acronimo di Positive Ion Acceleratorfor VEry low velocity ions ed è stato costruito per compensare una limitazione di TAN-DEM, quest’ultimo infatti non può lavorare con ioni troppo pesanti e si deve limitare aspecie di nuclei con una massa atomica A ≤ 100. Se gli ioni sono eccessivamente massivile lamine di carbonio, dette “strips”, si usurano troppo velocemente e necessitano diessere sostituite. La sostituzione delle strips comporta lo svuotamento della cavità daigas e complesse operazioni di ripristino, quindi si è dovuto trovare un’alternativa perrisolvere il problema. La sorgente di ioni presente in PIAVE è del tipo ECR (Electron


Cyclotron Resonance) e produce ioni già altamente ionizzati, senza dover preaccelerareil fascio per poi caricarlo attraverso strips. La sorgente è collocata all’interno di unapiattaforma ad alta tensione da 250 kV a 400 kV che costituisce una prima forma di ac-celerazione, successivamente il fascio viene condotto in una serie di cavità accelerantiper portarlo alla velocità necessaria (3,5 % c) per poter essere accelerato dall’ALPI. Lecavità acceleranti del PIAVE sono del tipo RFQ (Radio-Frequency Quadrupole) e sonoin grado di combinare in modo efficiente la funzione di focalizzazione e di accelerazionedel fascio. Lungo il canale del fascio sono posti quadrupoli, contrapposti a coppie, tra iquali viene generato un campo elettrico quadripolare alternato che ha una efficace azio-ne focalizzante. Gli elettrodi vengono lavorati per fornire un profilo di modulazione perindurre una deformazione locale del campo, in questo modo pur mantenendo invariatele proprietà di focalizzazione viene generata una componente del campo elettrico lungola direzione del fascio che provvede ad accelerare gli ioni. Le cavità risonanti del PIAVElavorano a regime superconduttivo ad una frequenza di 80 MHz, in questo modo in soli2,2 m riescono a portare gli ioni ad una velocità di 3,5 % c.

2.2 Camera di test

Nei precedenti test di irraggiamento tenuti dal gruppo INFN di Milano è stato princi-palmente usato TANDEM in modalità stand-alone: sia come iniettore che acceleratoredel fascio di ioni. Per questo si è preso come metro di riferimento la sua sala di test.Il fascio che esce dall’acceleratore viene trasferito in una condotta a vuoto spinto che loporta nella zona in cui vengono eseguiti i test, in questa stanza il tubo si congiunge aduna camera a vuoto costituita da un grosso contenitore metallico al cui interno vienealloggiato il campione da irraggiare. Tra le caratteristiche che hanno più influenzatole scelte costruttive e di design della scheda sono state: il vuoto spinto e l’interfacciacon l’esterno. Il vuoto spinto condiziona le scelte dei materiali e di costruzione, esistonoinfatti delle plastiche che a bassa pressione rischiano l’evaporazione, quindi ho scelto diutilizzare connettori e dispositivi che risultassero sufficientemente robusti. Per capire in-vece le scelte di layout della scheda è necessario conoscere il funzionamento della cameraa vuoto.

Prima dell’attivazione dell’acceleratore la camera è a pressione atmosferica e quindipuò essere aperta per inserire il campione, nel mio caso la scheda di test con il circuitointegrato da testare. Per fissare l’apparato è presente una lamina forata che funge dasostegno, in questo modo può essere regolata la posizione per collimare il fascio ed ilbersaglio (figura 2.2d).

Una volta fissata la scheda nella posizione più opportuna bisogna collegarla al sistemaper la presa dati. Per portare i segnali in ingresso ed in uscita dall’esterno all’interno (eviceversa) bisogna utilizzare i connettori in figura 2.2b, sono disponibili 37 BNC (BayonetNeill–Concelman) e 4 DD-50 (D-subminiature a 50 pin). La motivazione della scelta diqueste due tecnologie è da ricercarsi in termini di prestazioni e convenienza. I primi sonoadatti a trasportare segnali veloci su cavi coassiali ed hanno un design semplice e robusto,d’altro canto sono molto ingombranti e da questo punto di vista risultano sconvenienti

2.2. CAMERA DI TEST 15

(a) Apertura della camera a vuoto perl’inserimento della scheda di test.

(b) Particolare delle connessioni tral’interno e l’esterno della camera.

(c) Interno della camera a vuoto consupporto della scheda.

(d) Particolare del portacampioni sucui la scheda di test è fissata.

Figura 2.2: Sala di test con camera a vuoto in cui viene irraggiato il chip montatosulla scheda. Una volta alloggiata una scheda, la camera a vuoto viene chiusa e l’unicainterfaccia attraverso cui far passare i segnali è raffigurata in (b).


se si hanno molti segnali a bassa velocità. Il connettore D-subminiature 50 non hagrandi prestazioni per quanto riguarda la velocità dei segnali (∼ kHz), ma costituisce unasoluzione molto robusta per condurre alimentazioni e segnali lenti all’interno. Attraversole interfacce appena descritte è possibile comandare il chip posto all’interno della camera.

Dopo aver chiuso la camera di test occorre collegare i connettori posti sulla ghieraalla strumentazione di test per generare ed analizzare i segnali. Per fare questo vieneutilizzato un FPGA (Field Programmable Gate Array), ossia un circuito integrato pro-grammabile via software che permette di implementare funzioni logiche molto complesseconsentendo di generare segnali ma anche di leggere i dati in ingresso. Per le schede con-tenenti FPGA si utilizza un connettore FMC (FPGA Mezzanine Card), uno standardVITA che definisce le connessioni di input e di output tra un FPGA ed un modulo ester-no. Il sistema che verrà usato per il test di CHIPIX-IP-3 utilizza un standard VITA57.Per condurre i segnali alla piattaforma di test con FPGA occorre creare una scheda, diseguito denominata “scheda esterna”, per portare i segnali dai connettori BNC e DD-50al connettore FMC.

Capitolo 3

Scheda di test

Per il circuito integrato CHIPIX-IP-3 ho sviluppato un sistema di schede di test chesi possano usare sia per gli esperimenti in laboratorio che per quelli con radiazione, inparticolare ho preso come riferimento l’apparato sperimentale dei laboratori nazionalidi Legnaro, descritto nel capitolo 2. Partendo dalle necessità sperimentali di questoprogetto ho creato un sistema di schede multipurpose che possa essere utilizzato pertestare chip differenti. Il sistema è composto da tre schede: una all’interno della cameradi irraggiamento che funge da base di test, una piccola scheda da inserire nella precedentesu cui viene montato il chip ed una esterna che funge da collegamento con la schedaFPGA.

In questo capitolo descriverò la scheda principale che funge da base di test all’internodella camera dell’acceleratore.

3.1 SchematicoIl primo passo per il progetto di una PCB (Printed Circuit Board) è la stesura delloschematico, ossia il progetto delle interconnessioni tra tutti i componenti inseriti nellascheda. Per eseguire questo compito ho usato il programma Allegro Design Entry CIS16.6-2015 che permette di creare uno schematico e di esportarlo nel programma AllegroPCB Designer, ossia il programma CAD che ho usato per progettare il layout dellascheda.

La componentistica utilizzata sulla scheda è composta da: 24 connettori SMA, unconnettore D-subminiature a 50 pin, 6 boccole di alimentazione ed 1 per la terra, 36capacitori, 40 headers adatti per i test di laboratorio con pattern-generator ed un adat-tatore ad 80 pin. L’adattatore ad 80 pin serve per connettere la scheda di test conun’ulteriore schedina su cui viene posto il chip, in questo modo per ogni chip testatobasterà far produrre una piccola scheda con gli opportuni collegamenti senza andare ariprogettare quella di test.

Per rendere più chiara la discussione del progetto, lo schematico è riportato di seguito.

17

5

5

4

4

3

3

2

2

1

1

D D

C C

B B

A A

5

5

4

4

3

3

2

2

1

1

D D

C C

B B

A A

20 CAPITOLO 3. SCHEDA DI TEST

Per la stesura dello schematico ho iniziato dal progetto di bonding del chip, cercandodi mantenere la stessa disposizione spaziale dei collegamenti sull’adattatore da 80 pin.L’adattatore (figura 3.1) ha una forma quadrata e il chip verrà messo al suo interno sullaschedina estraibile, perciò mantenendo la stessa successione dei segnali si fa in modo chei collegamenti non siano troppo complicati da eseguire.

Figura 3.1: Riproduzione grafica 3D dell’adattatore per la connessione fra scheda di teste la schedina dove viene montato del chip. Questo connettore verrà saldato sulla schedadi test, mentre il corrispettivo maschio sarà montato sulla scheda con il chip.

Successivamente ho collegato i segnali uscenti dall’adattatore ad 80 pin (nominato J24nello schematico) ad i vari connettori SMA. Il nome di questi ultimi deriva dall’unione delcarattere “J” con la numerazione del pin del connettore J24 associata ad un determinatosegnale. Per esempio il segnale SR_Z è collegato al pin numero 16 dell’adattatore ad 80pin, quindi il connettore SMA associato prende il nome J16.

I connettori SMA sono stati inseriti per i segnali con componenti ad alta frequen-za, difatti tutte le uscite possono condurre un SET che ha una frequenza dell’ordine di200 MHz, inoltre gli ingressi che al momento non sono utilizzabili a frequenze elevate po-tranno essere migliorati nelle versioni future del chip portando a frequenze ben maggioriil punto di lavoro del chip. Ho quindi inserito 22 SMA per ingressi ed uscite del chip edaltri 2 SMA per un segnale differenziale nel caso in cui chip diversi da CHIPIX-IP-3 neabbiano necessità.

Successivamente ho inserito le boccole per le alimentazioni, in questo caso i nomiiniziano con VDD1 ed arrivano a VDD8, un caso a parte è la messa a terra che prendeil nome di VSS01. Infine ogni pin di alimentazione sono stati inseriti 3 condensatoridi bypass che servono ad eliminare effetti indesiderati dovuti all’elevato consumo dicorrente da parte dei circuiti logici integrati in fase di switch. Mentre l’ingresso passada un valore logico ‘1’ a ‘0’, c’è un istante in cui i transistor non sono né accesi né spentie quindi conducono tra alimentazione e terra molta corrente, detta di crowbar. Questo

1Ho inserito il numero “0” per una questione di formattazione imposta dal software, difatti ilcollegamento a terra è unico per tutti i dispositivi presenti sulla scheda.

3.1. SCHEMATICO 21

può portare ad un innalzamento locale della tensione di terra ed a un abbassamentodi quella di alimentazione come mostrato nella figura 3.2. Questo effetto può portarealcuni transistori a stati logici non definiti invalidando le operazioni od eventualmentedanneggiando il chip. Per mitigare questi effetti si pongono dei condensatori, detti dibypass, molto vicino al chip che fungono da riserve di carica che sopperiscono alla granderichiesta istantanea di corrente del circuito integrato.

0 1 2 3 4 5 6 7 8−0.4

−0.2

0

0.2

0.4

0.6

0.8

1

1.2

t [a.u.]

V[a

.u.]

Figura 3.2: Effetti di ground bounce e supply bounce: in rosso è portato il segnale idea-le, mentre la figura tratteggiata rappresenta una esemplificazione del segnale reale. Sipuò notare che per pochi istanti la terra assume valori diversi da 0 V a causa dell’in-tensa corrente che scorre nel circuito, lo stesso effetto avviene in maniera analoga per lealimentazioni.

A questo punto ho impostato le connessioni sui pin liberi del connettore J24, no-minandoli come “CON_<numero del pin>” dove “CON” sta per connettore, mentre ilnumero indica da dove proviene la connessione. Tutti questi segnali vengono portati alconnettore DD-50 che nello schematico viene indicato con J13. Infine queste connessionisono portate dal DD-50 a 40 connettori detti headers (figura 3.3), in ogni coppia un ter-minale è messo a terra, mentre l’altro è collegato al DD-50, in questo modo si aumentanole performance in termini di velocità del segnale.

Una particolare nota meritano le resistenze collegate al connettore DD50 (J13), es-se non sono vere resistenze ma solo due piazzole che saranno presenti sulla superficiedella scheda. In questo modo si può decidere se collegare l’armatura del connettore a


Figura 3.3: Riproduzione grafica 3D di una coppia di headers, il primo a sinistra condurràil segnale in ingresso o in uscita, mentre quello a destra è cortocircuitato a terra. Questotipo di connettore rispetta uno standard utilizzato per i pattern-generator.

terra utilizzando un semplice filo, un condensatore oppure non collegarla per evitareproblematiche connesse al rumore di terra.

Una volta finita la disposizione delle componenti e le loro interconnessioni, ho asso-ciato a ciascun dispositivo il corrispettivo file di footprint. Il footprint è la disposizionefisica dei contatti di un dispositivo e consiste in un file CAD in cui sono disposti tutti icontatti di connessione tra componente e scheda.

3.2 Footprint

Per fare i footprint dei componenti utilizzati ho usato Allegro PCB Designer 16.06-2016che permette di creare dei file con estensione “.dra” che contengono tutta l’informazionedi layout dei dispositivi.

Il primo elemento che ho progettato sono i pad, ossia il modello dei contatti daeseguire sulla scheda; questi possono essere di due tipi: surface mount oppure throughhole. Il primo si riferisce a contatti che non necessitano di fori, mentre il secondo apin che si inseriscono nella scheda e che quindi hanno bisogno di un foro passante perl’alloggiamento. Per creare i pad si utilizza il software Pad Designer, contenuto nellasuite Allegro di Cadence, che permette di inserire i parametri del pad, del foro, deithermal relief e di svariate altre caratteristiche.

Per un pad di un componente surface mount bisogna configurare i parametri solamen-te di un layer, infatti il dispositivo potrà essere montato esclusivamente sul top (primolayer superficiale) o sul bottom (ultimo layer superficiale). In questo caso il parametropiù importante da regolare è il “Regular Pad” sul “Begin Layer”, sulla “Soldermask”,e sulla “Pastemask” che sono rispettivamente il piano conduttivo, il film isolante postosulla superficie della scheda e le dimensioni per la saldatura del componente. È possibile

3.2. FOOTPRINT 23

(a) Surface mount. (b) Through hole.

Figura 3.4: Nella figura a sinistra si schematizzano i pad per una dispositivo surfacemount: è presente un piano isolante tra due layer conduttivi, in particolare in quellosoprastante sono stati ricavati i pad e le interconnessioni. In quella a destra, invece, ven-gono rappresentati i pad through hole: viene eseguito un foro che viene successivamenteplaccato per permettere la conduzione di corrente tra la piazzola sovrastante e quellasottostante che vengono ricavate in layer conduttivi in cui giacciono le interconnessioni.

inoltre inserire le dimensioni di “Anti Pad” ossia del minimo spazio vuoto da lasciareintorno al pad che si sta definendo.

Se si vuole fare un pad per un componente through hole, ci sono altre variabili daconfigurare. Innanzitutto il foro avrà un diametro pari alle specifiche date dal datasheetdel dispositivo, inoltre si deve indicare se si vuole un foro placcato (plated) cioè conle pareti ricoperte di materiale conduttivo. Il “Regular Pad”, invece, deve essere dal30 % al 40 % in più del foro. In questo caso vi sono più layer configurabili, oltre a quellistandard già detti per il caso surface mount si aggiunge un generico “Default Internal”che andrà a formattare tutti i layer interni della scheda, d’altro canto è possibile definireparticolari opzioni per ogni layer andandoli ad aggiungere manualmente ed inserendo glistessi nomi usati nel file CAD della scheda. Se però si lasciassero così le impostazionisi avrebbero molti problemi nel saldare i pin dei dispositivi. Dato che alcuni pin sonocollegati ad interi piani conduttivi che fungono da dissipatori di calore non si riesce aportare il metallo alla temperatura necessaria per saldare il componente. Si aggiungonoperciò dei buchi intorno al foro, detti thermal relief, che limitano la conduzione del calorepur mantenendo buona quella di corrente. Questi ultimi possono avere forme precise chevanno specificate inserendo una “Flash”, altrimenti i collegamenti operati dal cad sonoraggi che partono dal centro del foro e si diramano verso il piano metallico (figura 3.5),possono essere da 2 ad 8 a seconda dello spazio disponibile e dalle impostazioni inseritein fase di disegno della scheda.

Una volta realizzati i pad necessari per il componente da utilizzare, si utilizza AllegroPCB Designer per editare un file con estensione “.dra”. A questo punto si inseriscono ipin secondo la numerazione desiderata e le distanze dettate dal progetto del costruttoredel dispositivo. In questa fase bisogna distinguere i pin meccanici da quelli elettrici,infatti i primi non hanno una numerazione e non compaiono come collegamenti quando


Figura 3.5: Thermal relief. Il contatto inserito e saldato nel foro non è a diretto contattocon il piano, ma sono operati dei fori sul layer conduttivo. In questo modo si limita ilflusso di calore che fluisce dal centro verso il resto del piano consentendo l’innalzamentodi temperatura necessario alla saldatura del dispositivo.

3.2. FOOTPRINT 25

si inserisce il footprint nello schematico2 mentre i secondi sono pin che vanno saldati aicollegamenti della scheda.

Nei prossimi paragrafi, dove riporto le descrizioni dei footprint utilizzati, a meno didiversa indicazione bisogna considerare le misure in millimetri precise fino alla quartacifra decimale che corrisponde allo standard utilizzato dal programma CAD.

3.2.1 Adattatore ad 80 pin femmina

Nella scheda di test viene usato un adattatore di tipo femmina, mentre nelle schedeestraibili uno di tipo maschio. I footprint dei due connettori differiscono solo per fori edi pad.

I connettori usati per l’adattatore ad 80 pin (figura 3.1) sono di tipo through hole enecessitano un foro circolare di (0,90 ± 0,08) mm placcato. Per ogni layer viene associatoun pad di dimensione diversa, nella tabella 3.1 sono riportati i valori utilizzati.

Tabella 3.1: Pad per adattatore ad 80 pin femmina. Vengono fornite tutte le informazionidelle pad esattamente come vengono inserite nel Pad Designer. Vengono indicate laforma, ossia circolare, ed il diametro della pad.

Layer Regular Pad (mm) Thermal Relief (mm) Anti Pad (mm)Top Circle 1,3000 Circle 1,3000 Circle 1,5000

Default Internal Circle 1,3000 Circle 1,3000 Circle 1,5000Bottom Circle 1,3000 Circle 1,3000 Circle 1,5000

Soldermask Top Circle 1,3500 ∗ ∗Soldermask Bottom Circle 1,3500 ∗ ∗

I fori sono distribuiti su 2 file per ogni lato, per un totale di 20 fori per lato. Ladistanza tra i centri di due fori adiacenti è di 2,5000 mm mentre quella tra l’ultimo pindi un lato e quello più vicino del lato successivo è di 19,4454 mm, corrispondenti adun variazione sull’asse orizzontale ∆x = 13,7500 mm e di una sull’asse verticale ∆y =13,7500 mm. In figura 3.6 viene mostrato il footprint finale dell’adattatore, si possonovedere gli 80 pin disposti sui 4 lati, due file ciascuno, con l’inizio della numerazioneindicato dalle tre frecce che verranno stampate come silkscreen. La numerazione procededal pin più esterno a quello più interno ed aumenta in senso antiorario.

Oltre ad i pin elettrici presenti nell’adattatore vi sono altri quattro pin meccanici,decisamente più grandi, posti ad i quattro vertici del quadrato, questi servono per inserireun sistema di aggancio e sgancio della schedina. Attraverso questi fori di 3,5000 mm èpossibile inserire un sistema di viti che consentano alla schedina di essere inserita edestratta nell’adattatore. Si pensa di realizzare un meccanismo basato su viti di standardM3, cioè con un diametro di 3 mm. Riporto i dati utilizzati per i pad nella tabella 3.2.

2Quando si inseriscono i footprint nelle proprietà degli elementi dello schematico bisogna sincerarsiche il modello logico e quello fisico abbiano lo stesso numero di pin, altrimenti Allegro Design Entry CISnon riesce a produrre una netlist coerente con il conseguente annullamento dell’operazione.


Figura 3.6: Footprint dell’adattatore ad 80 pin. Su ogni lato sono posizioni 20 pin dispo-sti su due file, la numerazione procede dall’esterno verso l’interno ed in senso antiorario.La distanza tra pin successivi è di 2,5000 mm, mentre la distanza tra due lati opposti(pin interni) è di 50,0000 mm. Sono stati posti 4 fori per l’inserzione di viti di montaggiodi 3,5000 mm con dei pad su top e bottom che consentano la saldatura di dadi. Un forodi fissaggio è disallineato per garantire la corretta corrispondenza tra connettore dellascheda di test e della schedina con il chip.

Tabella 3.2: Pad meccanici per adattatore ad 80 pin. I pad utilizzati hanno formacircolare e sono posizionati esclusivamente sui layer di Top e di Bottom e servono es-senzialmente per poter saldare eventualmente dei dadi per il fissaggio. I valori riportatisono relativi al diametro dei cerchi.

Layer Regular Pad (mm) Thermal Relief (mm) Anti Pad (mm)Top Circle 6,0000 ∗ ∗

Default Internal ∗ ∗ ∗Bottom Circle 6,0000 ∗ ∗


3.2. FOOTPRINT 27

I pin meccanici sono posti ad una distanza di 52,5000 mm ad eccezione del primo inalto a sinistra che risulta avere una variazione ∆x = 1,2500 mm e ∆y = 1,2500 mm versoil centro dell’adattatore. In questo modo si toglie la simmetria e si evita di inserire inmodo sbagliato la schedina con il chip sulla scheda di test.

3.2.2 SMA

I connettori SMA hanno essenzialmente due collegamenti elettrici uno per il collegamentoa terra ed uno per i segnali. Il primo viene utilizzato per la schermatura del cavocoassiale, mentre il secondo per trasportare segnali ad alta frequenza in ingresso oduscita. I connettori scelti hanno un montaggio di tipo through hole, per un totale di 5fori: 4 fori sono collegati a terra, mentre 1 conduce il segnale. I fori per i pin di terrasono tutti uguali di forma circolare con un diametro di (1,5 ± 0,1) mm e sono placcati,nella tabella 3.3 riporto le dimensioni usate per i pad.

Tabella 3.3: Pad di terra per connnettore SMA. I pad hanno forma circolare e sonouguali su tutti i layer. Questi pin devono essere messi a terra per le specifiche stesse delconnettore SMA. I valori riportati sono relativi al diametro dei cerchi.




Il pin di terra risulta differente, benchè sempre circolare ha un foro placcato didiametro pari a (1,5 ± 0,1) mm, mentre i valori dei pad sono riportati nella tabella 3.4.

Tabella 3.4: Pad di segnale per connnettore SMA. Questo pad circolare risulta più piccolodi quelli di terra e viene utilizzato per portare il segnale all’interno del cavo coassiale.Le misure riportate sono relative al diametro dei cerchi.




Il footprint del connettore, mostrato in figura 3.7, è composto dai 4 pin di terradisposti ai vertici di un quadrato di lato 5,0800 mm ed dal pin del segnale posto alcentro di questo quadrato, ossia ad una distanza di 3,5921 mm dagli altri. Tutte lemisure riportate si riferiscono alle distanze centro-centro.


Figura 3.7: Footprint di un connettore SMA. I quattro pin disposti ad i vertici di unquadrato di alto 5,0800 mm sono collegati a terra, mentre il pin centrale è connesso alsegnale.

3.2.3 D-subminiature 50

Il connettore D-subminiature 50 è composto da 50 pin e da un’armatura metallica cheviene fissata alla scheda attraverso due viti. Se le viti sono costruite con materiali chesono buoni conduttori è possibile collegare l’armatura a terra. In questo modo anche ifori di fissaggio diventano connessioni elettriche, quindi il numero totale di connessioni èformato da 50 pin che portano il segnale e 2 pin che consentono di schermare il connettore.Anche questo connettore sfrutta la tecnologia through hole, i pin che portano il segnalenecessitano di un foro circolare e placcato di diametro (1,00 ± 0,05) mm e le dimensionedei pad sono riportate nella tabella 3.5.

Tabella 3.5: Pad dei segnali per connettore D-Subminiature 50. I pad sono tutti circolarie le misure indicate sono i rispettivi diametri.




I fori di fissaggio e schermatura hanno invece un foro placcato di geometria circolarecon un diametro di (3,25 ± 0,05) mm. I pad sono posti solamente su Top e Bottom, nonsono possibili connessioni all’interno della scheda. Tutte le specifiche sono riportate intabella 3.6.

Il footprint del connettore, riportato nella figura 3.8, è costituito da tre file di pin,nella prima e la terza ci sono 17 pin mentre nella seconda 16. Le file distano 2,54 mm,ossia la distanza tra il centro del pin di una fila e quello del pin della successiva distano

3.2. FOOTPRINT 29

Tabella 3.6: Pad di fissaggio per connettore D-Subminiature 50. Essendo solo dei padper il fissaggio non vi sono pad interni alla scheda, sono stati messi solamente su top ebottom per un eventuale collegamento a terra dell’armatura del connettore.


Default Internal ∗ ∗ ∗Bottom Circle 4,2500 ∗ ∗


quanto riportato. La distanza centro-centro tra due pin nella stessa fila è di 2,8000 mm.Mentre la prima e la terza fila hanno pin perfettamente incolonnati, nella seconda i pinhanno un sfasamento orizzontale pari a ∆x = 1,4000 mm. I pin di fissaggio, invece,sono posizionati a 9,8 mm rispetto i pin che sono all’estremità della seconda fila, e lospostamento avviene sono in senso orizzontale.

Figura 3.8: Footprint del connettore D-subminiature 50. I pin sono disposti su tre file,17 sulla prima e terza, mentre 16 sulla seconda. La distanza tra i centri dei pin di duefile diverse è di 2,5400 mm, mentre tra due pin della medesima fila di 2,8000 mm. I pinper il fissaggio sono posti sulla seconda fila a 9,8000 mm dall’ultimo pin.

3.2.4 headers

Gli headers utilizzati hanno due pin ciascuno, in particolare uno è connesso al segnalementre l’altro è messo a terra. Entrambi sono di tipo through hole e hanno un forocircolare di diametro (1,12 ± 0,08) mm che viene placcato, mentre i pad sono differentia seconda del pin utilizzato.

Il pin del segnale ha un pad quadrato su top e bottom, mentre uno circolare all’in-terno, le misure e le caratteristiche sono riportate nella tabella 3.7.

Il pin di terra ha invece dei pad tutti circolari con le caratteristiche riportate nellatabella 3.8

Il footprint, mostrato in figura 3.9, è costituito da due pin, il numero “1” è quelloche conduce il segnale, mentre il numero “2” è collegato a terra. I due pin sono dispostiad una distanza di 2,5400 mm, dove la distanza è calcolata rispetto ad i centri delle


Tabella 3.7: Pad del segnale per gli headers. In questo caso nel layer di top e bottom ilpad è di forma quadrata, quindi la dimensione riportata si riferisce al lato. Nel defaultinternal, invece, il pad è circolare ed il valore si riferisce al diametro.

Layer Regular Pad (mm) Thermal Relief (mm) Anti Pad (mm)Top Square 1,5240 Circle 1,5240 Circle 1,7000

Default Internal Circle 1,5240 Circle 1,5240 Circle 1,7000Bottom Square 1,5240 Circle 1,5240 Circle 1,7000

Soldermask Top Square 1,5240 ∗ ∗Soldermask Bottom Square 1,5240 ∗ ∗

Tabella 3.8: Pad della terra per gli headers. In questo caso le pad sono tutte circolari ei valori riportati si riferiscono ad i diametri.




figure geometriche. La freccia che verrà stampata come silkscreen è stata inserita permigliorare la leggibilità della scheda in modo da individuare immediatamente quale siail pin con il segnale in ingresso o uscita.

3.2.5 Boccole

Le boccole che vengono utilizzate per portare le alimentazioni alla scheda, solitamentedette VDD e VSS per gli IC digitali, sono componenti through hole ed hanno bisogno diun foro circolare e placcato di diametro pari a (4,25 ± 0,05) mm, la descrizione dei padè riportata nella tabella 3.9.

Tabella 3.9: Pad delle boccole. I pad sono di forma circolare e le misure, molto più grandirispetto agli altri connettori, sono riferite ad i diametri. La conduzione e l’isolamentodi questi pad è molto importante in quanto consentono di portare le alimentazioni alcircuito integrato.




3.2. FOOTPRINT 31

Figura 3.9: Footprint di una coppia di headers. Il primo pin, con pad quadrata, èquello che verrà collegato al segnale ed è indicato da una freccia che verrà stampatacome silkscreen, l’altro invece è quello di terra ed ha una forma circolare. La distanzacentro-centro è di 2,5400 mm.

Nella figura 3.10 riporto il footprint che consiste in un unico pad per l’inserimentodel connettore a boccola. È stato scelto questo tipo di connettore perché è facilmentecollegabile ad un filo e consente anche l’inserimento di un jack a banana che viene spessousato nelle connessioni con gli alimentatori.

Figura 3.10: Footprint di una boccola. Il footprint è particolarmente semplice ed ècostituito da un unico pin con un padstack descritto nella tabella 3.9.

3.2.6 Condensatori

I condensatori utilizzati non sono di tipo elettrolitico, quindi non hanno alcuna polariz-zazione intrinseca, ma sono simmetrici. Questi dispositivi sono surface mount, quindi lepad avranno un solo layer metallico. I capacitori scelti sono del tipo 0805, ossia le cuidimensioni sul piano della scheda sono pari a 8 mils e 5 mils. Questo tipo di nomencla-


tura è un retaggio anglosassone ed utilizza invece dei millimetri i millesimi di pollice. Ipad usati sono rettangolari e tutte le informazioni vengono riportate nella tabella 3.10.

Tabella 3.10: Pad dei condensatori. Essendo un componente surface mount il pad èdefinito solo su un layer, le misure riportate solo le due dimensioni del rettangolo cheviene posizionato sul piano della scheda.

Layer Regular Pad (mm) Thermal Relief (mm) Anti Pad (mm)Top Rect. 1,3970 × 1,3208 ∗ ∗

Soldermask Top Rect. 1,3970 × 1,3208 ∗ ∗

Nella figura 3.11 è riportata la disposizione dei due pin del condensatore, la distanzatra i centri è pari a 1,8924 mm. Per centro si intende il punto che ha come ascissa metàdella lunghezza della pad e come ordinata metà della altezza della pad. In questo caso,poiché il componente non è un connettore ma un capacitore, il carattere di riferimentonon è più “J” bensì “C”.

Figura 3.11: Footprint dei condensatori 0805. I due pad sono posti ad una distanzacentro-centro di 1,8924 mm ed il carattere identificativo utilizzato è “C”.

3.2.7 Resistori

I resistori che sono stati inseriti sono del tipo 1206, ossia hanno le dimensioni di 12 mils e6 mils rispetto al piano della scheda. Anche queste componenti, come i condensatori, sonosurface mount, quindi le informazioni sui pad sono riferiti ad un solo layer conduttivo.I pad sono rettangolari ed hanno le caratteristiche riportate nella tabella 3.11.

Nella figura 3.12 è mostrato il footprint del dispositivo, la distanza tra i centri deidue pad è di 3,2640 mm. Come centro del pad si intende il punto che è equidistante daogni coppia di lati paralleli del rettangolo, ossia avrà come ascissa metà della lunghezzae come ordinata metà dell’altezza del pad. In questo caso il carattere di riferimento è“R”.

3.2. FOOTPRINT 33

Tabella 3.11: Pad delle resistenze. Un dispositivo surface mount necessita delladefinizione di un solo layer e le pad usate sono rettangolari.

Layer Regular Pad (mm) Thermal Relief (mm) Anti Pad (mm)Top Rect. 1,6510 × 1,8796 ∗ ∗

Soldermask Top Rect. 1,6510 × 1,8796 ∗ ∗

Figura 3.12: Footprint delle resistenze 1206. I pad usati sono posti ad una distanza di3,2640 mm ed il carattere usato per identificare le resistenze è “R”.

3.2.8 Fori montaggio

Sono stati inseriti dei fori che hanno un diametro di 4,5000 mm e sono placcati. Sonoinfatti pensati per il sostegno e per poter essere collegati alla terra del sistema. Leinformazioni dei pad sono mostrate nella tabella 3.12.

Tabella 3.12: Pad dei fori. I pad hanno dimensione quadrata su top e bottom, mentresono circolari nel default internal. Le dimensioni sono rispettivamente del lato e deldiametro.

Layer Regular Pad (mm) Thermal Relief (mm) Anti Pad (mm)Top Square 6,0000 Square 6,0000 Square 6,2000

Default Internal Circle 4,9000 Circle 4,9000 Circle 5,2000Bottom Square 6,0000 Square 6,0000 Square 6,2000

Soldermask Top Square 6,0000 ∗ ∗Soldermask Bottom Square 6,0000 ∗ ∗

Il footprint, molto semplice, viene mostrato nella figura 3.13.


Figura 3.13: Footprint del foro di fissaggio.

3.3 Layout

Una volta terminato lo schematico è possibile passare alla fase di progettazione del lay-out della scheda. Da Allegro Design Entry CIS è possibile creare una Netlist che vieneautomaticamente importata in un nuovo file di Allegro PCB Designer, in modo da me-morizzare internamente al file cad della scheda le informazioni riguardanti i collegamentitra le componenti ed i relativi footprint. Una volta generato il file “.brd”, ossia del layoutdella scheda, questo diventa autoconsistente e non necessita più del file contenente loschematico e di quelli con i footprint. Nell’immagine 3.14 viene riportato il risultatofinale.

3.3.1 Procedimento

In questo paragrafo descrivo il procedimento con cui è stata disegnata la scheda. Laprima operazione da eseguire è il posizionamento dei componenti, per fare questo èpossibile aprire una lista in Allegro PCB Designer che riporta tutti gli elementi da inserirenella scheda. Il primo componente inserito è stato l’adattatore ad 80 pin, in quanto èil cuore della scheda e permette di accedere al chip da testare. Successivamente sonostati posizionati i connettori SMA nella parte inferiore ed il connettore 50 pin alla lorodestra. Per facilitare le misure di laboratorio sono stati inseriti degli headers all’estremadestra della scheda ed infine sono state posizionate le boccole con le alimentazioni. Nellaseconda fase, invece, ho iniziato a disegnare le piste, ossia i collegamenti elettrici tra icomponenti. Le regole adottate per i collegamenti (regole di routing) sono spiegate nelparagrafo 3.3.3. Successivamente mi sono occupato delle alimentazioni, inserendo unpiano di terra e delle shape, ossia delle forme su un layer metallico, che connettono leboccole alle varie alimentazioni del circuito. Dopo aver inserito le boccole ho collegato icondensatori di disaccoppiamento ad ogni pin di alimentazione. A questo punto è statascelta una nomenclatura definitiva dei connettori e quindi ho proceduto alla creazionedel silkscreen ossia alle scritte che verranno stampate con inchiostro sulla scheda, Questaoperazione facilita l’utilizzo della scheda. L’ultimo processo eseguito è stato creare i file

3.3. LAYOUT 35

Figura 3.14: Rendering della scheda di test. Si può vedere la collocazione dei connettori,partendo da sinistra i primi due SMA sono di una linea differenziale, a seguire gli SMA deisegnali veloci, il connettore a 50 pin per i segnali lenti e gli headers. Nella parte superioretroviamo al centro l’adattatore ad 80 pin, circondato dalle boccole delle alimentazioni,quella nera è per la terra.


gerber per il costruttore, ossia dei file cad che contengono il disegno di ciascun layer e ifile NCdrill che contengono le coordinate dei fori da eseguire.

3.3.2 Connettori

Dopo aver posizionato l’adattatore da 80 pin, ho disposto i connettori SMA su tre file,7 sulla prima e la terza, mentre 8 sulla seconda. L’ordine è dipeso dalla facilità diconnessione con i relativi pin dell’adattatore.

I primi SMA distano circa 1,8 cm dal connettore ad 80 pin, invece la distanza che èstata lasciata tra un SMA e l’adiacente è circa di 1,5 cm. I due connettori con le lineedifferenziali sono stati posti a sinistra e distano tra di loro 1,5 cm, mentre sono discostatidi un ∆x = 1,5 cm dall’ultimo connettore della seconda fila.

Alla destra della zona degli SMA è stato collocato il connettore D-subminiature 50 aduna distanza di circa 2,59 cm sull’asse orizzontale, in modo da poter collegare e scollegareil connettore in maniera indipendente dal resto, avendo uno spazio sufficiente per operarein modo agevole.

Nella parte inferiore a destra troviamo anche gli headers, questi sono disposti su 3colonne, 14 nella prima e nella seconda, mentre 12 nell’ultima. Le colonne sono postead una distanza di circa 2 mm, mentre in ciascuna colonna una coppia di headers hauna distanza centro-centro di 2,54 mm dalla successiva. Una colonna è in realtà unsingolo oggetto che può essere montato intero, quindi le misure sono determinate dallesue caratteristiche.

Infine sono state posizionate le boccole delle alimentazioni, 4 a sinistra e 5 a destra.In particolare l’ultima in basso a destra è riservata alla terra. Questi connettori distanodi circa 1,2 cm verticalmente e 1,5 cm orizzontalmente. La disposizione completa di tuttii componenti, in particolare dei connettori, è riportata nella figura 3.15.

3.3.3 Connessioni

Lo stackup utilizzato per la scheda è descritto nella tabella 3.13 dove si riportano i pianiutilizzati.

Tabella 3.13: Stackup dei layer metallici. Sono riportati i piani conduttivi utilizzati, trauno e l’altro è presente un layer di dielettrico.

N. Nome1 TOP2 IN_13 VSS4 VDD5 IN_26 BOTTOM

Le prime connessioni operate sono state quelle delle boccole di alimentazione e sonostate realizzate tramite delle shape metalliche su un piano a loro dedicato, chiamato

3.3. LAYOUT 37

Figura 3.15: Disposizione dei componenti. In questo estratto del progetto CAD si puòvedere la disposizione di tutte le componenti: connettori, condensatori, resistori e fori.È anche riportato il silkscreen della scheda con i nomi dei connettori e delle altre com-ponenti, inoltre i segni grafici che uniscono connettori SMA stanno ad indicare che queiparticolari connettori sono accoppiati.


VDD (figura 3.17d). La messa a terra invece ha un piano a se dedicato chiamato VSS(figura 3.17c) ed è connessa tramite una shape metallica che si estende per tutta lascheda. In questo modo si garantisce una migliore schermatura della stessa.

Gli SMA, invece, conducono segnali che sono potenzialmente veloci e sono staticonnessi su due piani, il piano TOP (figura 3.17a) ed il piano IN_1 (figura 3.17b);in particolare la prima e la terza fila di SMA su TOP, mentre la seconda su IN_1,questo per garantire il minor crosstalk possibile e la miglior resa del segnale. Le tracceutilizzate hanno una larghezza di 0,127 mm ed hanno una distanza minima di 1,78 mm.Come spiegato nel paragrafo 1.1, la logica D2RA necessita di coppie di segnali. Perpoter capire l’effettiva presenza di un SET è sufficiente osservare quando il segnale ed ilsuo negato assumono lo stesso valore, ma questo è vero se i due output hanno lo stessoritardo, altrimenti si valutano valori logici a tempi differenti. Per poter utilizzare in modocorretto la logica D2RA le tracce di segnali accoppiati (segnale e segnale negato) devonoavere una lunghezza controllata, ho quindi utilizzato il Constraint Manager presentein Allegro PCB Designer (was Performance L) per imporre una differenza di ritardomassima tra i segnali.

Siano x1 ed x2 i due segnali accoppiati e ∆φ il ritardo temporale tra i due segnali,allora possiamo fissare una soglia di tolleranza percentuale σ come riportato nella equa-zione 3.1. Dove questo fattore sta ad indicare quante volte il ritardo è contenuto nelperiodo del segnale.

σ = ∆φ

T(3.1)

In questo modo, fissando l’errore percentuale tollerato σ ed il ritardo ∆φ, è possibileandare a calcolare la frequenza massima di lavoro come mostrato nell’equazione 3.2.

f = σ

∆φ(3.2)

Nella scheda ho fissato un ritardo massimo ∆φ = 0,01 ns e se si considera unatolleranza σ = 0, 1 si ha che i segnali sono contemporanei fino ad una frequenza f =10 GHz. Il valore ottenuto è puramente teorico poiché non tiene conto di tutti gli effettiparassiti presenti nella scheda che dipendono dalla frequenza.

Nel Constraint Manager della scheda sono stati impostati i valori per il RelativeDelay, ossia il ritardo relativo tra i segnali, come riportato nella tabella 3.14.

Tabella 3.14: Parametri Constraint Manager. Dati inseriti nel Constrain Manager pergarantire che i segnali accoppiati abbiano lo stesso ritardo. Il termine “Longest PinPair” sta ad indicare che il calcolo avviene tra i pin più distanti presenti sulla traccia,il “Delta” indica lo sfasamento tra i segnali e “Tolerance” la tolleranza accettata per ilritardo.

Pin Pairs Delta ToleranceLongest Pin Pair 0 ns 0,01 ns

3.3. LAYOUT 39

Una volta compilato il Constraint Manager e tracciato i collegamenti, ho eseguito iltuning delle tracce, ossia ho aggiunto su una connessione di ciascuna coppia una parte dipista per equalizzare le lunghezze entro la tolleranza data. Mentre si effettua l’operazioneil programma fornisce una barra variabile che indica la vicinanza al valore ottimale. Nellafigura 3.16 sono riportati alcuni esempi di tuning.

Figura 3.16: Tre tipologie di tuning: quello nella prima fila è detto a fisarmonica, quellonella seconda a trombone e quello nella terza a dente di sega. I tuning nella parte sinistrainiziano al livello della traccia, mentre quelli a destra sono centrati.

Nella scheda di test ho utilizzato un tuning a fisarmonica a volte centrato perquestioni di spazio.

Vi sono altri due SMA che sono connessi ad una coppia differenziale, per loro è statoseguito un metodo diverso poiché le due connessioni vengono create simultaneamente. Iparametri fondamentali che sono stati inseriti sono riportati nella tabella 3.15. Inoltreè stato valutato l’accoppiamento tra la linea differenziale ed il piano di massa, cercandodi ottenere un valore della impedenza di 100 Ω.

Tabella 3.15: Parametri inseriti nel Constraint Manager per linee differenziali. StaticPhase si riferisce ad un controllo sul ritardo dei segnali che avviene sull’intera traccia,invece Dynamic Phase è un sistema di controllo che analizza il ritardo ad ogni verticedella pista. La Min. Line Spacing, indica la distanza minima tra le tracce, mentre ilGap si riferisce alla distanza usuale che si vuole lasciare tra le due connessioni della lineadifferenziale.

Static PhaseTolerance

Dynamic PhaseTolerance

Min. LineSpacing Gap

0,01 ns 0,01 ns 0,1254 mm 0,1254 mm

Per i collegamenti del connettore D-subminiature 50 con l’adattatore ad 80 pin sonostate utilizzate sempre piste di larghezza pari a 0,127 mm ma sul layer IN_2 (figura 3.17e)e BOTTOM (figura 3.17f). In questo caso non si sono posti problemi di ritardo dei


segnali, poiché questo connettore non verrà utilizzato per segnali veloci o con all’internofrequenze elevate. Esso verrà usato in esperimenti diversi da quello di CHIPIX65.

Infine gli headers sono collegati al connettore da 50 pin attraverso tre layer: TOPper la prima colonna, IN_1 per la seconda ed IN_2 per la terza. Le connessioni sonosempre fatte con delle piste di 0,127 mm di larghezza.

(a) TOP (b) IN_1

(c) VSS (d) VDD

(e) IN_2 (f) BOTTOM

Figura 3.17: Rappresentazione di tutti i layer, dal TOP al BOTTOM, così come vengonomandati al produttore di PCB. Le immagini provengono dai file Gerber che si utilizzanoper la costruzione.

3.3.4 Resistenze e Condensatori

Le resistenze presenti, sono in realtà un espediente per dare la possibilità di collegarel’armatura del connettore a 50 pin a terra. Ponendo il footprint di una resistenza di tipo1206 è possibile collegare una piccola resistenza o un filo. Un pin del resistore è connessoad un pin di fissaggio del connettore, mentre l’altro è collegato a terra tramite una pistadi larghezza 0,5 mm ed attraverso una via.

3.3. LAYOUT 41

I condensatori invece sono stati inseriti per evitare le problematiche di ground bouncee supply bounce, per questo devono essere ragionevolmente vicini alle alimentazioni delcircuito integrato. Ho scelto di disporli al di sotto della scheda di test internamenteall’adattatore da 80 pin. Ho inserito 3 condensatori 0805 per ogni pin di alimentazionedell’adattatore ad una distanza di circa 3 mm l’uno dall’altro. I pad di alimentazionesono connessi all’adattatore con delle piste da 0,5 mm, lo stesso vale per quelli di terrasolamente che sono collegati a VSS tramite una via. Ogni colonna di condensatori è statanominata sul silkscreen con il seguente schema: “C_<numero dell’ alimentazione>”, nelcaso di più pin collegati alla stessa boccola sono state inserite delle lettere finali perdiscriminare i diversi pin (figura 3.15).

3.3.5 Elementi meccanici

Sulla scheda sono presenti vari fori di tipo meccanico (figura 3.15), quattro hanno deipad circolari e sono quelli per il sistema di aggancio della schedina. Sono disposti ad iquattro vertici dell’adattatore ad 80 pin e sono sostanzialmente dei fori per viti.

Gli altri pad di tipo meccanico sono invece di forma quadrata e servono per inseriredelle viti di sostegno della scheda, in particolare sono utili per sostenerla in operazioni dilaboratorio e sono indispensabili per agganciarla all’interno dell’acceleratore per i test diirraggiamento. Come già spiegato nel paragrafo 2.2, all’interno della camera di test esisteun portacampioni forato su cui è possibile agganciare la scheda di test. Il portacampionied i punti di aggancio scelti sono riportati nella figura 3.18.

I quattro fori più esterni della parte inferiore della scheda andranno agganciati alsupporto, questi distano orizzontalmente 28 cm e verticalmente 6 cm. Gli altri due foridella parte inferiore distano 6 cm dagli ultimi a destra, mentre quelli della parte superioredistano 8 cm tra loro e da quelli inferiori.


Figura 3.18: Portacampioni nella camera di test. Il reticolo ha passo di 1 cm mentre lestelle azzurre indicano i punti in cui verrà ancorata la scheda. Essi distano verticalmente29 cm ed orizzontalmente 6 cm.

Capitolo 4

Scheda esterna

In questo capitolo descrivo la scheda esterna che funge da collegamento tra la scheda ditest e quella con FPGA. Essa è indispensabile per i test di irraggiamento poiché la schedadi test deve stare all’interno della camera dell’acceleratore, mentre la strumentazione èsituata all’esterno. Serve un sistema che funga da interfaccia tra i connettori presentisulla ghiera della camera di test ed il connettore FMC che si usa per connettersi con lascheda FPGA.

Di seguito riporto tutte le caratteristiche della scheda tralasciando i particolari giàesposti per la scheda di test nel capitolo 3.

4.1 SchematicoIl primo passo è stato quello di creare lo schematico con l’ausilio del programma AllegroDesign Entry CIS 16.6-2015 che permette di fare il progetto delle interconnessioni edesportarle per produrre il layout della scheda.

La componentistica utilizzata nella scheda è formata da 24 connettori SMA, unaboccola, 4 fori per il sostegno, un connettore DD-50 ed il connettore FMC.

Per rendere più chiara l’esposizione riporto di seguito il progetto dello schematico.

43

5

5

4

4

3

3

2

2

1

1

D D

C C

B B

A A

5

5

4

4

3

3

2

2

1

1

D D

C C

B B

A A

46 CAPITOLO 4. SCHEDA ESTERNA

In primo luogo sono stati posizionati gli SMA con la stessa disposizione di segnali usa-ta per la scheda di test (cfr. paragrafo 3.1), in modo da avere una perfetta corrispondenzatra gli SMA della scheda esterna e quella di test.

Dopo aver disposto gli SMA è stato inserito un connettore FMC, chiamato J72, che èriportato nello schematico con 10 blocchi da 40 pin, ogni blocco rappresenta una fila delconnettore. Come definito dallo standard VITA 57, ciascun pin del connettore FMC hauna funzione assegnata, ho perciò contrassegnato tutti i pin inutilizzabili e ho lasciatoaperti solamente quelli definiti come user defined. Come riferimento allo standard houtilizzato le informazioni riportate in [7], ossia il manuale di utilizzo della scheda FPGAche verrà usata per gli esperimenti. Successivamente ho collegato i segnali dei connettoriSMA a quello FMC, con l’obiettivo di semplificare al massimo i collegamenti presentisulla scheda. I nomi dati agli SMA sono la nomenclatura del relativo pin del connettoreFMC, ad esempio il segnale AND_AOTHERS proviene dal pin K37 del FMC, perciò ilrelativo connettore SMA verrà chiamato K37. I due connettori SMA collegati ad unalinea differenziale hanno anche il prefisso “DIFF” prima del nome assegnato, in modotale da essere subito distinguibili dagli altri.

Al connettore D-subminiature 50, chiamato J23, vengono collegate 50 connessioni,chiamate “CON_<numero pin>”, dove il numero sta indicare da che pin del connettoreDD-50 proviene il segnale. Successivamente i collegamenti vengono portati al connettoreFMC, a differenza della scheda di test qui tutti i pin del connettore DD-50 vengonoutilizzati. Inoltre, le due resistenze presenti ad i due lati del D-subminiature, non sonoaltro che delle piazzole per collegare l’armatura del connettore a terra.

Per la connessione della terra al sistema è stata inserita una boccola, chiamata VSSnello schematico, cui è stato connesso il segnale di massa. Nello schematico sono anchepresenti 4 fori, chiamati “TP”, che servono per il sostegno della scheda. Questi sonopresenti nello schematico poiché sono connessi a terra, cioè a VSS.

4.2 Footprint

Per una discussione generale del footprint e per la componentistica già utilizzata nellascheda di test si rimanda al paragrafo 3.2. Di seguito riporto il footprint, con tutte lecaratteristiche, del connettore FMC (figura 4.1) e dei suoi fori per il fissaggio.

4.2.1 FMC

Il connettore FMC è un dispositivo surface mount, quindi le descrizioni dei pad elettricisaranno riferite ad un solo layer conduttivo. Le pad utilizzate per i collegamenti elettricisono 400, disposte su 10 file, ed hanno le caratteristiche riportate nella tabella 4.1.

Oltre alle connessioni elettriche sono presenti dei pin meccanici che servono per anco-rare il connettore alla scheda, questi sono di tipo through hole e non hanno placcatura. Ilforo necessario per il montaggio ha un diametro di 1,2700 mm, nella tabella 4.2 vengonoriportati i relativi pad.

4.2. FOOTPRINT 47

Figura 4.1: Connettore FMC. Il connettore utilizzato ha 400 connessioni: 40 pin dispostisu 10 file. Questo tipo di connettore è stato studiato per segnali ad alta velocità ed èoramai uno standard acquisito nel mondo delle FPGA.

Tabella 4.1: Pad segnali FMC. I pad servono a trasportare i segnali e sono riferiti ad unsono layer poiché il componente è surface mount. In questo caso appare anche un layerdetto Pastemask, poiché questo tipo di connettore verrà fatto montare esternamente daun’azienda che necessita delle informazioni di saldatura.


Soldermask Top Circle 0,7366 ∗ ∗Pastemask Top Circle 0,8890 ∗ ∗

Tabella 4.2: Pad fissaggio FMC. I pad riportati servono esclusivamente per fissare ilconnettore FMC alla scheda.


Default Internal Circle 0,0003 ∗ ∗Bottom Circle 0,0003 ∗ ∗

Soldermask Top Circle 1,7780 ∗ ∗Pastemask Top Circle 1,7780 ∗ ∗


Prima di esporre il footprint del componente è necessario notare che risulta impossi-bile collegare un numero elevato di connessioni tutte su uno stesso layer (top o bottom,poiché il connettore è surface mount) quindi si utilizza un fanout per portare le con-nessioni del FMC su tutti i piani della scheda. Il fanout consiste in un pattern di VIA,uscenti da ciascun pin, connesse elettricamente ad i pad del connettore. Un esempio difanout è riportato nella figura 4.2, una volta collegati tutti i segnali si eliminano le VIAsuperflue.

Figura 4.2: Footprint del connettore FMC. Il connettore FMC è composto da 10 file da40 pin ciascuna, la distanza tra due pin adiacenti è di 1,2700 mm, mentre ad i due latisono presenti due pin meccanici per il fissaggio. È anche rappresentato un esempio difanout, le VIA sono disposte tutte in direzione SW a 45 rispetto a ciascun pin. Le VIAed i pin sono collegati automaticamente da una traccia.

Il footprint, mostrato in figura 4.2, è formato da 400 pin disposti su 10 file. I pinelettrici hanno una distanza centro-centro di 1,2700 mm, mentre quelli meccanici sonodisallineati per identificare in modo univoco l’orientazione del connettore. Il connettoremaschio, come quello mostrato in figura 4.1, ha una numerazione dei pin che inizia nelprimo in alto a sinistra, le righe sono chiamate con le lettere A, B, C, D, E, F, G, H, J,K dall’alto verso il basso, mentre le colonne sono numerate da sinistra a destra, da 1 a40. I pin hanno una nomenclatura pari alle coordinate del reticolo: riga e colonna. Il pinmeccanico a sinistra è posto ad una distanza ∆x = −27,1780 mm e ∆y = −3,0480 mm,mentre quello di destra ∆x = 27,1780 mm e ∆y = 0 mm rispetto al centro del connettore.

4.3 Layout

Una volta completato lo schematico ed i file “.dra” della componentistica, ho creato il fileCAD per il layout della scheda. Il programma utilizzato per la realizzazione è AllegroPCB Designer 16.6-2015 che permette di progettare il layout della scheda e la generazionedel file “.brd” partendo dallo schematico. In questo modo tutta l’informazione logica dellecomponenti e delle connessioni è già compresa nel file della scheda.

Nella figura 4.3 riporto il risultato finale della scheda esterna.

4.3. LAYOUT 49

(a) Top

(b) Bottom

Figura 4.3: Rendering della scheda esterna. Nella prima immagine è rappresentato illayer di top, mentre nella seconda quello di bottom. Nell’immagine in alto possiamovedere i 24 SMA, il connettore DD-50 e la boccola per la messa a terra; nell’immaginein basso, invece, possiamo vedere il connettore FMC.


4.3.1 Procedimento

La prima operazione è stata la disposizione delle componenti, nell’applicazione usata èpossibile selezionare da una lista le componenti definite nello schematico, con il relativofootprint. Si sono disposti gli SMA secondo lo stesso schema usato nella scheda di test,successivamente ho posizionato il connettore DD-50 e quello FMC. Poi ho inserito laboccola che viene utilizzata per mettere a terra tutti i componenti della scheda grazieall’utilizzo di una shape conduttiva dedicata. Dopo aver finito la disposizione di tuttigli elementi ho iniziato a tracciare i collegamenti con le regole di routing riportate nelparagrafo 4.3.3. A questo punto si è scelta una nomenclatura adatta per ogni componenteed ho proceduto alla stesura del silkscreen, ossia a ciò che verrà stampato graficamentesopra la scheda. Questa fase, benché possa sembrare superflua, è molto utile per l’utilizzodella scheda specialmente per una multipurpose. In fase finale ho creato i file gerber,ossia i file CAD di ciascun layer che utilizza il produttore, e quelli NCdrill che contengonole informazioni dei fori da praticare.

4.3.2 Connettori

Come prima cosa sono stati disposti i connettori SMA secondo lo schema utilizzato perla scheda di test (cfr. paragrafo 3.3.2). In questo modo vi è una corrispondenza univocatra le due schede e ciò rende più facili i collegamenti in fase di test. Gli SMA sonodisposti ad una distanza di circa 1,5 cm l’uno dall’altro e quelli più esterni distano circa1,5 cm rispettivamente dal connettore DD-50 e da quello FMC. Gli SMA che trasportanoi segnali veloci sono 7 sulla prima e terza fila, mentre sono 8 nella seconda. Invece i primiconnettori a sinistra della seconda e terza fila sono connessi ad una linea differenziale,difatti il nome contiene il prefisso “DIFF”. Sempre sulla prima fila, a sinistra di tutti iconnettori SMA, è stata inserita una boccola ad una distanza ∆x = 1,5 cm che vieneutilizzata per portare la messa a terra. Il connettore FMC è posto sul bottom, nellaparte sinistra della scheda, ed è orientato in modo tale che la scheda esterna non vadaa sovrapporsi a quella FPGA. In questo modo la numerazione dei pin inizia in alto asinistra (figura 4.4) ed aumenta dall’alto verso il basso e da sinistra verso destra.

4.3.3 Connessioni

Prima di discutere delle connessioni è bene chiarire lo stackup utilizzato per megliocomprendere come sono stati eseguiti i collegamenti. Nella tabella 4.3 è riportato loschema dei layer metallici usati.

Le prime connessioni che ho eseguito sono state quelle tra FMC e SMA che, comeriportato nel paragrafo 3.3.3, hanno particolari caratteristiche. I segnali accoppiati se-condo la logica D2RA devono essere trasportati su tracce che hanno la stessa lunghezza.Tenendo conto del modello presentato nella equazione 3.1, è stata impostato un ritar-do massimo ∆φ = 0,01 ns. Nel Constraint Manager della scheda è stata utilizzata lafunzione Relative Delay con le impostazioni riportate nella tabella 4.4.

4.3. LAYOUT 51

Figura 4.4: Disposizione dei componenti. Dall’estratto del layout è possibile vedere ladisposizione dei connettori SMA, di quello DD-50 e di quello FMC. Quest’ultimo inparticolare è posto sul bottom della scheda. I segni grafici che legano diversi connettoriSMA stanno ad indicare gli accoppiamenti dei segnali usati nella logica D2RA.


Tabella 4.3: Stackup dei layer metallici. Sono riportati i piani conduttivi utilizzati, trauno e l’altro è presente un layer di dielettrico.

N. Nome1 TOP2 IN_13 VSS4 IN_25 BOTTOM

Tabella 4.4: Parametri Constraint Manager. Dati inseriti nel Constraint Manager pergarantire che i segnali accoppiati abbiano lo stesso ritardo. Il termine “Longest PinPair” sta ad indicare che il calcolo avviene tra i pin più distanti presenti sulla traccia,il “Delta” indica lo sfasamento tra i segnali e “Tolerance” la tolleranza accettata per ilritardo.


Successivamente ho eseguito operazioni di tuning per equalizzare le lunghezze inmodo compatibile con le tolleranze impostate. Per queste connessioni sono stati utilizzatiil layer TOP (figura 4.5a) e quello BOTTOM (figura 4.5e) con delle piste di larghezza0,1270 mm.

Nell’ultimo layer è stata tracciata la linea differenziale, i parametri utilizzati sonosimili a quelli usati per gli altri SMA, ma sono caratteristici delle linee differenziali. Nellatabella 4.5 riporto i parametri immessi nel Constraint Manager per il controllo dellelinee differenziali. Inoltre è stato anche valutato il livello di accoppiamento, cercando diottenere una impedenza caratteristica di 100 Ω.

Tabella 4.5: Parametri inseriti nel Constraint Manager per le linee differenziali. StaticPhase si riferisce ad un controllo sul ritardo dei segnali che avviene sull’intera traccia,invece Dynamic Phase è un sistema di controllo che analizza il ritardo ad ogni verticedella pista. La Min. Line Spacing, indica la distanza minima tra le tracce, mentre ilGap si riferisce alla distanza usuale che si vuole lasciare tra le due connessioni della lineadifferenziale.

Static PhaseTolerance

Dynamic PhaseTolerance

Min. LineSpacing Gap

0,01 ns 0,01 ns 0,1254 mm 0,1254 mm

Il connettore da 50 pin (DD-50) è stato connesso a quello FMC con tracce di larghezza0,1270 mm su i layer IN_1 (figura 4.5b) e IN_2 (figura 4.5d). Tutti i pin del connettoresono stati collegati, benché sulla scheda di test non tutti i segnali siano accessibili. Hofatto questa scelta per mantenere il più generale possibile l’utilizzo della scheda esterna

4.3. LAYOUT 53

in modo che un aggiornamento della scheda di test possa avvenire senza modificare quellaesterna.

I collegamenti con il connettore FMC sono già stati riportati, si noti però che icollegamenti sul layer BOTTOM della scheda sono direttamente connessi alle pad delconnettore, mentre i segnali collegati sugli altri piani vengono connessi attraverso le VIAdel fanout.

La boccola, invece, è stata connessa agli SMA tramite una shape metallica che èrappresentata in figura 4.4 come un rettangolo posto al di sotto degli stessi. È statainserita la possibilità di collegare al piano di massa anche il connettore DD-50 e la messaa terra di quello FMC come spiegato nel paragrafo 4.3.4.

(a) TOP (b) IN_1

(c) VSS (d) IN_2

(e) BOTTOM

Figura 4.5: Rappresentazione di tutti i layer, dal TOP al BOTTOM, così come vengonomandati al produttore di PCB. Le immagini provengono dai file Gerber che si utilizzanoper la costruzione.

4.3.4 Resistenze

All’interno della scheda sono presenti 4 resistenze del tipo 1206, le prime due sonochiamate “R1” ed “R2” e sono disposte vicino al connettore FMC, mentre le altre due,dette “R3” e “R4”, sono collegate ad i pin di fissaggio del connettore DD-50.

Le resistenze “R1” ed “R2” sono connesse attraverso una traccia di larghezza 0,5000 mma due VIA, una è connessa al piano di massa, mentre l’altra al pad del connettore FMC.Attraverso i pad della resistenza è possibile connettere al sistema la terra della schedaFPGA.

Le resistenze “R3” e “R4”, invece, sono connesse da un lato con un pin di montaggiodel connettore D-subminiature 50 e dall’altro con una VIA che lo mette in contatto con


il piano di terra. Le connessioni usate hanno una larghezza di 0,5000 mm e permettonodi collegare l’armatura del connettore alla terra usata nella scheda.

4.3.5 Elementi meccanici

I principali elementi meccanici presenti sulla scheda sono di due tipi, i primi sono dei foridi sostegno della scheda ed hanno un footprint quadrato, mentre i secondi sono posti adi fianchi del connettore FMC ed hanno un footprint circolare.

I primi servono per inserire le viti di sostegno della scheda esterna, sono posti ad iquattro vertici della shape connessa a VSS. I centri dei pad distano orizzontalmente dicirca 20,2 cm, mentre verticalmente hanno una distanza di circa 5,7 cm.

Gli altri due fori, posti ad i lati del connettore FMC (figura 4.4), servono per anco-rare la scheda esterna a quella con FPGA ed hanno un diametro di (2,69 ± 0,08) mm.Attraverso delle viti e dei dadi è possibile ancorarle ed avere una solida interconnessionetra le schede.

Capitolo 5

Scheda estraibile

Il sistema di schede è composto da una scheda di test in cui va alloggiata una schedinaestraibile che contiene il socket del chip da testare, in questo modo è possibile mantenereuna base di test per svariati circuiti integrati. Essa verrà inserita all’interno della cameradell’acceleratore durante i test di irraggiamento. Tale scheda è personalizzata per ognicircuito integrato ed io ho progettato quella per CHIPIX-IP-3.

In questo capitolo espongo il progetto di tale scheda e le sue caratteristiche.

5.1 SchematicoLo schematico di questa scheda estraibile è stato realizzato con Allegro Design Entry CIS16.6-2015 che permette di realizzare il progetto di tutte le interconnessioni ed i modellielettrici dei componenti. I componenti utilizzati sono esclusivamente due, il primo èl’adattatore ad 80 pin, mentre il secondo è il socket in cui verrà alloggiato il chip datestare.

Per semplificare l’esposizione di seguito riporto lo schematico.

55

55

44

33

22

11

DD

CC

BB

AA

Title

Siz

eD

ocum

ent N

um

ber

Rev

Date

:S

heet

of

LM

E-U

NIM

I-22

SC

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DA

-ES

TR

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ILE

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11

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ay, J

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01, 2

016

Title

Siz

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U1

SO

CK

ET

_40

11

22

33

44

55

66

77

88

99

10

10

1111

1212

1313

1414

1515

1616

1717

1818

1919

2020

21

21

22

22

23

23

24

24

25

25

26

26

27

27

28

28

29

29

30

30

3131323233333434353536363737383839394040

J24

CO

N89

123456789

1011121314151617181920212223242526272829303132333435363738394041424344454647484950515253545556575859606162636465666768697071727374757677787980

AND_A0

VSS

AND_YAND_NA0

VDDIO0_bVDDIO0_a

AND_Z

SR_ZSR_Y

VDDIO3_a

VDD3

VDDIO3_b

VSS

SR_A

SR_B

VDDIO2_aSR_CLK

SR_CLKN

VDDIO2_bVSS

VDD2OSC_Z

OSC_NENOSC_Y

OSC_ENXOR_Z

XOR_YXOR_NAOTHERS

XOR_AOTHERS

XOR_A0

XOR_NA0

VDD1

VSS

VDDIO1_b

VDDIO1_a

VDD0

AND_NAOTHERSAND_AOTHERS

AN

D_A

0A

ND

_N

A0

AN

D_Y

VS

SA

ND

_Z

VD

DIO

0_b

VD

DIO

0_a

SR

_Z

SR

_Y

VDD3VDDIO3_aVDDIO3_b

SR_BVSS

SR_ASR_CLKNSR_CLK

VDDIO2_a

VS

S

VD

DIO

2_b

VD

D2 O

SC

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OS

C_Y

OS

C_N

EN

OS

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OR

_Z

XO

R_Y

XO

R_N

AO

TH

ER

S

XOR_AOTHERSXOR_NA0XOR_A0VDD1

VSS

VDDIO1_bVDDIO1_a

VDD0

AND_AOTHERSAND_NAOTHERS

5.2. FOOTPRINT 57

Il primo componente che è stato inserito è l’adattatore ad 80 pin, chiamato “J24”.Esso ha le stesse connessioni inserite nel progetto della scheda di test (cfr. paragrafo 3.1)ad eccezione di quelle con il connettore DD-50 che sono state rimosse. Infatti per il chipdi CHIPIX-IP-3 sono stati scelti solo i connettori SMA, poiché si vogliono andare arivelare SET che possono contenere componenti ad alta frequenza, come esposto nelcapitolo 1.

Per quanto riguarda le alimentazioni si può notare che un’unica alimentazione assumenello schematico nomi differenti, ad esempio VDDIO_a e VDDIO_b. Questo viene fattoper evitare che nel layout si debbano connettere tra di loro pin che in realtà sono giàcollegati alla stessa boccola.

5.2 Footprint

In questo paragrafo descrivo i footprint dei dispositivi utilizzati nella schedina estraibile,in particolare quello del socket per alloggiare il chip e l’adattatore ad 80 pin. Per icomponenti già descritti si rimanda al paragrafo 3.2.

5.2.1 Adattatore ad 80 pin maschio

L’adattatore ad 80 pin maschio è molto simile al suo corrispettivo femmina descritto nelparagrafo 3.2.1, difatti la disposizione dei pin rimane identica. La differenza principaleriguarda la dimensione dei fori e dei pad.

Il componente necessita di fori placcati di diametro pari a (1,00 ± 0,05) mm e di padcon caratteristiche riportate nella tabella 5.1.

Tabella 5.1: Pad per adattatore ad 80 pin maschio. Vengono fornite tutte le informazionidelle pad esattamente come vengono inserite nel Pad Designer. Vengono indicate laforma, ossia circolare, ed il diametro della pad.




Per la disposizione dei pin, le distanze e le caratteristiche dell’adattatore si rimandaal paragrafo 3.2.1.

5.2.2 Socket

Il socket utilizzato è il “3MTM textool open-top socket for QFN appplication” ed è com-patibile con il package usato in CHIPIX-IP-3. La principale caratteristica è il supporto

58 CAPITOLO 5. SCHEDA ESTRAIBILE

per chip con package aperto, infatti il chip dovrà essere irraggiato e non può avere uncoperchio.

Figura 5.1: Socket per CHIPIX-IP-3. All’interno viene alloggiato il package del chiputilizzando un sistema di molle che provvede al fissaggio. Il lato superiore è forato inmodo da consentire l’irraggiamento del circuito integrato.

Nella figura 5.1 è presentata una foto del socket: attraverso un sistema meccanico dimolle è possibile premere i bordi per alloggiare il chip e rilasciarli per assicurare al suointerno il package aperto.

Il socket è un componente di tipo through hole ed ha due tipi di pin, i primi sonoelettrici mentre i secondi sono meccanici. Quelli di tipo elettrico necessitano di unforo placcato con diametro pari a (0,70 ± 0,05) mm ed i relativi pad sono descritti nellatabella 5.2.

Tabella 5.2: Pad segnali per socket. I pad dei segnali si sviluppano su tutti i layer poichéil socket ha un montaggio through hole, le forme dei pad sono circolari e sono definitianche i Thermal Relief nel caso in cui un pin sia connesso ad una shape o ad un piano.Nel nostro caso la terra è connessa al socket attraverso un piano.


Default Internal Circle 0,9000 Circle 0,9000 Circle 1,0000Bottom Circle 1,0000 Circle1,0000 Circle 1,2000


I pin meccanici, invece, hanno bisogno di un foro non placcato di (2,10 ± 0,05) mm

5.3. LAYOUT 59

di diametro. I pad dei pin di fissaggio sono riportati nella tabella.

Tabella 5.3: Pad per fori di fissaggio del socket. Si può notare che le pad sono fittizieperché la loro dimensione è minore di quella del foro. In fase di foraggio verrannocompletamente rimosse lasciando esclusivamente i fori senza alcun tipo di connessione.


Default Internal Circle 2,0000 ∗ ∗Bottom Circle 2,0000 ∗ ∗

Soldermask Top ∗ ∗ ∗Soldermask Bottom ∗ ∗ ∗

Il footprint del socket è riportato nella figura 5.2, consiste di 40 pin per i segnali e2 pin per il fissaggio. La disposizione di pin per i collegamenti elettrici è uguale su ognilato, sulla prima fila, ossia verso l’interno del socket, ci sono 4 pin mentre sulle altredue ne sono collocati 3. Le file distano 1,5000 mm l’una dall’altra, la misura si riferiscealla distanza centro-centro tra due pin di file adiacenti, ed i pin di ciascuna file hannouna distanza di 1,5000 mm. I pin di file successive non sono allineati ma hanno unosfasamento di 0,5000 mm. Il primo pin del primo lato dista dal centro del socket di unaquantità ∆x = 5,6000 mm e di una ∆y = 2,2500 mm, vista la simmetria dei pin perottenere gli altri lati basta ruotare di 90 i pin del lato precedente.

I socket ha una forma quadrata di lato pari a 3 cm ed i pin meccanici giaccionosulla seconda diagonale ad una distanza di 2,1213 mm dai vertici, ossia con ∆x = ∆y =1,5000 mm rispetto a due lati adiacenti.

La numerazione procede dall’interno verso l’esterno, dal primo pin della prima filaal primo della terza, poi dal secondo della prima fila al secondo della terza, e così via.Si comincia dal lato a sinistra e si procede in ordine antiorario.

5.3 LayoutDopo aver creato lo schematico ed i file dei vari componenti, ho creato il layout dellascheda estraibile. Il programma utilizzato per generare il file “.brd” è Allegro PCBDesigner (was Performance L) 15.6-2015 e consente di inserire e connettere i componentidella scheda con la possibilità di imporre delle regole di routing.

5.3.1 Componenti

Sulla scheda estraibile (figura 5.3) sono stati collocati in modo concentrico il socket el’adattatore ad 80 pin. In questo modo le interconnessioni sono facilitate e si mantienela disposizione già pensata nel progetto dello schematico.

Inoltre sono collocati 4 pin meccanici (figura 3.6 e figura 5.3) che servono per ilfissaggio della scheda estraibile in quella di test. Attraverso 4 viti è possibile creare unsistema di aggancio e sgancio della scheda. È stato progettato un sistema di fissaggio ed


Figura 5.2: Footprint del socket. Nel footprint sono presenti 40 pin per le connessionielettriche e 2 per il fissaggio. I 10 pin disposti su ciascun lato sono suddivisi in 3 file: 4sulla prima e 3 sulla seconda e terza. Tra due pin della medesima fila vi è una distanzacentro-centro di 1,5000 mm ed anche tra due file consecutive è lasciata la stessa distanza.Il disallineamento tra le file di pin è di 0,5000 mm. La distanza tra la prima fila ed ilcentro del socket è di 5,6000 mm, mentre tra il centro della fila ed il primo pin è di2,2500 mm

5.3. LAYOUT 61

estrazione poiché le interconnessioni tra maschio e femmina del connettore ad 80 pin sonomolto salde e risulta difficoltoso l’inserimento a mano. Va inoltre ricordato che questaoperazione verrà poi svolta in ambiente radioattivo, è perciò necessario implementare unsistema meccanico per la rimozione e sostituzione della schedina.

Figura 5.3: Scheda estraibile. È riportata la disposizione delle componenti, è possibilevedere il socket inserito in modo concentrico all’interno dell’adattatore ad 80 pin ed i 4fori meccanici usati per inserire la scheda estraibile in quella di test.

5.3.2 Connessioni

Sono presenti nella scheda essenzialmente tre tipi di connessioni, quelle di segnali accop-piati, quelle delle alimentazioni e quella della terra VSS. Lo stackup di questa scheda èmolto semplice poiché si riduce ai layer di top e bottom. Il fatto che la schedina abbiapochi layer implicherebbe, senza particolari accorgimenti, che il suo spessore sia ridotto.Questo ha portato in versioni passate di schede di test alla dissaldatura degli anular ringpresenti sulla superficie dal connettore ad 80 pin, andando a compromettere le connes-sioni. Per questa scheda si è scelto uno spessore di circa 2 mm, andando ad aumentareil materiale interposto tra i due layer e permettendo di fare connessioni through hole.

Le connessioni dei segnali sono fatte con traccie di larghezza 0,1270 mm e sono tutteassociate a segnali accoppiati. Facendo riferimento alla trattazione del paragrafo 3.3.3,in particolare alla equazione 3.1, è stato scelto un ∆φ = 0,01 ns. Nella tabella 5.4 sonoriportati i valori impostati nel Constraint Manager nella sezione Relative Delay.


Tabella 5.4: Parametri Constraint Manager. Dati inseriti nel Constrain Manager pergarantire che i segnali accoppiati avessero lo stesso ritardo. Il termine “Longest PinPair” sta ad indicare che il calcolo avviene tra i pin più distanti presenti sulla traccia,il “Delta” indica lo sfasamento tra i segnali e “Tolerance” la tolleranza accettata per ilritardo.


Successivamente è stato eseguito il tuning delle tracce per equalizzare al meglio lelunghezze delle traccie che trasportano segnali accoppiati secondo la logica D2RA (cfr.paragrafo 3.3.3).

Le tracce delle alimentazioni, invece, hanno una larghezza di 0,5000 mm che consenteil passaggio di corrente continua fino a circa 2,4 A.

Per la messa a terra sono state create due shape metalliche, sia in top che in bottom,che si estendono su tutta la superficie della scheda. In questo modo, oltre che garantirela messa a terra dei pin dedicati, offrono maggiore rigidità alla scheda.

Nella figura 5.4 si riportano i file gerber della schedina, si possono vedere le inter-connessioni su i due layer e le shape della messa a terra.

(a) Top (b) Bottom

Figura 5.4: Rappresentazione dei layer top e bottom, così come vengono mandati alproduttore di PCB. Le immagini provengono dai file Gerber che si utilizzano per la co-struzione. La parte viola è la shape di massa, mentre le parti bianche sono gli isolamentitra la shape e le connessioni.

Capitolo 6

Conclusioni

In questo lavoro di tesi ho sintetizzato i concetti fondamentali della logica D2RA, po-nendo le basi per la costruzione di un sistema di test che verrà utilizzato per testare icircuiti integrati costruiti con questo standard. In particolare è stata analizzata la suaimplementazione nel circuito integrato CHIPIX-IP-3, ho riportato le limitazioni, i difettie le funzionalità che presenta.

Nell’esposizione sono anche riportate le caratteristiche di ambienti di test per l’ir-raggiamento dei chip, con particolare riferimento ad i Laboratori di Legnaro dove saràtestato il circuito integrato in questione. Sono state analizzate le tecniche di irraggia-mento, l’insieme di specifiche richieste ai sistemi di test per essere utilizzati in questiambienti ed i limiti delle attrezzature presenti nel sito.

Partendo da queste premesse ho sviluppato un sistema di schede PCB di test multi-purpose che saranno usate nei prossimi mesi per il test di irraggiamento di CHIPIX-IP-3ed a seguire per altri circuiti integrati. Sono state sviluppate tre schede, la prima è dettascheda di test, la seconda scheda esterna, e la terza scheda estraibile. La prima serve dabase di test su cui viene alloggiata la scheda estraibile contenente il chip e consente dicondurre i segnali di ingresso ed uscita dal chip verso la strumentazione. Questa schedaverrà inserita nella camera dell’acceleratore durante i test di irraggiamento, necessitaquindi di un’altra interfaccia che venga tenuta all’esterno. La scheda esterna, difatti,funge da interfaccia tra la scheda di test posta nella camera di irraggiamento e la schedaFPGA che consente di generare ed analizzare i segnali.

Le parti precedentemente descritte sono completamente multipurpose, invece la sche-da estraibile deve essere progettata in modo dedicato per un particolare circuito integra-to. Su di essa, infatti, viene posto un socket che è specifico per un determinato package,inoltre le connessioni non possono essere cambiate.

Alla fine del lavoro sono stati creati i file necessari per la produzione e sono stati sot-tomessi al produttore, nei prossimi mesi le schede saranno prodotte e verranno utilizzateper i test di laboratorio ed a seguire per quelli di irraggiamento.

Sarà opportuno, prima del test del chip vero e proprio, fare un test del sistema dischede per valutare tutti i termini parassiti. In particolare, per le prossime versioni dellascheda, sarebbe opportuno operare delle simulazioni per valutare la risposta in frequenza

63

64 CAPITOLO 6. CONCLUSIONI

della stessa. Essendo le sperimentazioni volte a studiare un’elettronica che sarà usataper elaborare grandi moli di dati, i comportamenti ad alta frequenza iniziano ad essererilevanti. Sarebbe quindi utile valutare fenomeni come crosstalk ed accoppiamento dellelinee che vengono utilizzate per i segnali veloci.

Al momento il sistema di schede risulta molto funzionale per i test sotto irraggia-mento, ma avrà un montaggio relativamente macchinoso per i test di laboratorio. Perle prossime versioni delle schede sarebbe possibile creare una scheda base che si inter-facci con SMA, D-subminiature 50 e che abbia un FMC maschio ed un FMC femmina.In questo modo può essere usata sia per connettersi alla scheda FPGA che alla schedaestraibile. Per questa motivazione, la schedina estraibile dovrebbe avere un FMC ma-schio in modo da poter essere direttamente collegata sia alla scheda FPGA per i test dilaboratorio sia alla scheda base per i test di irraggiamento. Riassumendo, si avrebbe unsolo tipo di scheda che funge sia da scheda di test che da scheda esterna, e una schedaestraibile che possa essere connessa alla scheda base tramite FMC.

Appendice A

Manuale schede di test

Il sistema di schede di test è composto da 3 PCB, chiamate “Scheda di test”, “Schedaesterna” e “Schedina estraibile”.

La scheda estraibile viene montata su la scheda di test attraverso un sistema diquattro viti e su di essa viene alloggiato il chip tramite un socket dedicato. Una voltamontato è possibile utilizzare diverse connessioni: SMA, D-sub 50 oppure Headers. Iconnettori SMA sono pensati per segnali veloci e sono disposti a coppie in modo taleche la differenza di ritardo tra i due segnali sia entro i 0,01 ns. Quelli connessi al D-sub 50 e successivamente agli headers (pensati per il pattern generator) non hannocontrolli di routing sul ritardo dei segnali o sulla loro lunghezza. Il silkscreen riporta gliaccoppiamenti dei segnali ed i nomi che sono stati dati, attribuendo a ciascun connettoreil numero del pin associato nell’adattatore ad 80 ingressi.

I segnali uscenti dalla scheda di test vengono convogliati nella scheda esterna attra-verso SMA oppure il connettore a D-sub 50. Nella scheda esterna entrambi i connettorisono connessi ad un FMC che serve per collegarsi ad una scheda FPGA. I connettoriSMA hanno lunghezze equalizzate a coppie con una tolleranza sul ritardo relativo dei duesegnali di 0,01 ns. Sul silkscreen sono riportati anche in questo caso gli accoppiamentied i nomi dei connettori che sono stati dati attribuendogli il nome del pin del connettoreFMC (per FPGA) a loro associato.

La tabella A.1 riporta un riassunto delle connessioni su tutto il sistema di test.

65

66 APPENDICE A. MANUALE SCHEDE DI TEST

Tabella A.1: Connessioni disponibili nel sistema di test: in questo modo è semplicesia utilizzare le connessioni nel momento del test che scegliere i collegamenti opportuninel momento della progettazione di una scheda estraibile. Partendo da sinistra si hala numerazione dell’adattatore ad 80 pin, delle alimentazioni, degli headers, dei pin delconnettore D-subminiature 50, degli SMA con la nomenclatura della scheda di test, degliSMA con la nomenclatura della scheda esterna ed infine dei pin del connettore FMC. Iconnettori SMA all’interno di un riquadro dello stesso colore sono accoppiati secondo lalogica D2RA e sono connessi tramite tracce con un Realtive Delay di 0,01 ns

Conn. 80 Alimentaz. Headers DD-50 SMA(scheda test)

SMA(schedaesterna)

FMC

1 J1 J36 J362 J2 47 E123 J3 31 F134 J4 J10 J105 J5 J12 J126 J6 14 H137 J7 46 E138 VSS9 J9 J15 J1510 J10 30 F1411 J11 13 H1412 VDD313 VDD314 J14 45 E1515 J15 29 F1616 J16 K7 K717 J17 J9 J918 J18 12 H1619 J19 44 E1620 J20 28 F1721 VDD122 J22 11 H1723 J23 43 E1824 VDD225 VDD226 J26 27 F1927 J27 10 H1928 VSS29 J29 K10 K1030 J30 42 E19

Tabella A.1: continua alla pagina successiva

67

Tabella A.1: continua dalla pagina precedente


SMA(schedaesterna)

FMC

31 J31 26 F2032 J32 K13 K1333 J33 K16 K1634 J34 9 H2035 J35 41 E2736 J36 K19 K1937 VDD838 J38 25 F2839 J39 8 H2840 J40 40 E2841 VSS42 VDD843 J43 24 F2944 J44 7 H2945 VDD746 J46 K22 K2247 J47 39 E3048 J48 23 F3149 J49 J30 J3050 J50 J24 J2451 J51 6 H3152 J52 38 E3153 J53 J27 J2754 J54 J21 J2155 J55 22 F3256 J56 5 H3257 J57 J18 J1858 J58 K25 K2559 J59 37 E3360 J60 21 F3461 J61 K28 K2862 J62 K31 K3163 J63 4 H3464 J64 20 F3565 J65 K34 K3466 VDD667 J67 3 H3568 J68 19 G36

Tabella A.1: continua alla pagina successiva


Tabella A.1: continua dalla pagina precedente


SMA(schedaesterna)

FMC

69 VSS70 VDD571 J71 2 H3772 J72 18 G3773 VDD574 VDD475 DIFF_75 DIFF_J7 J776 DIFF_76 DIFF_J6 J677 J77 K37 K3778 J78 J33 J3379 J7980 J80

1 H3815 H1116 H1017 H832 F1133 F1034 G3435 G3336 E3448 E1049 E950 E7

Le alimentazioni sono connesse attraverso delle boccole e dei piani di alimentazionead alcuni pin del connettore ad 80 pin, per ognuna di queste sono stati installati 3condensatori. Il nome presente nel silkscreen riporta il numero dell’alimentazione, nelcaso in cui ci siano più pin per ciascuna alimentazione è presente anche una lettera adiscriminarli. Nella tabella A.2 vengono riportate le connessioni con le boccole, conl’adattatore ed i nomi assegnati a ciascuna fila di condensatori.

69

Tabella A.2: Condensatori. Nella tabella sono riportati i collegamenti dei condensatoridi disaccoppiamento. A partire da sinistra troviamo l’alimentazione, il nome dato sulsilkscreen ai condensatori ed il pin dell’adattatore ad 80 pin cui è collegato.

Alimentazione Condensatore Adattatore 80VDD1 C1 21VDD2 C2_B 24VDD2 C2_A 26VDD3 C3_A 13VDD3 C3_B 12VDD4 C4 74VDD5 C5_B 73VDD5 C5_A 70VDD6 C6 66VDD7 C7 45VDD8 C8_B 42VDD8 C8_A 37

Riporto i Silkscreen utilizzati per la scheda di test (figura A.1) e per quella esterna(figura A.2).


Figura A.1: Scheda di test.

71

Figura A.2: Scheda esterna.


Bibliografia

[1] L. Frontini, V. Liberali, S. R. Shojaii, and A. Stabile, “Double-redundant designmethodology to improve radiation hardness in pixel detector readout ICs,” in IEEEInternational Conference on Electronics, Circuits, and Systems (ICECS), pp. 396–399, Dicembre 2015.

[2] V. Ciriani, L. Frontini, V. Liberali, S. Shojaii, A. Stabile, and G. Trucco, “Radiation-tolerant standard cell synthesis using double-rail redundant approach,” in IEEE In-ternational Conference on Electronics, Circuits and Systems (ICECS), pp. 626–629,Dicembre 2014.

[3] G. Bozzola, Studio di una metodologia di test per circuiti logici differenziali resistentia radiazioni. Tesi di laurea triennale, Università degli Studi di Milano, 2014-2015.

[4] Laboratori Nazionali di Legnaro, “Tandem-XTU.” http://www.lnl.infn.it/index.php/en/accelerators-3/tandem-xtu.

[5] Laboratori Nazionali di Legnaro, “ALPI.” http://www.lnl.infn.it/index.php/en/accelerators-3/alpi.

[6] Laboratori Nazionali di Legnaro, “PIAVE.” http://www.lnl.infn.it/index.php/en/accelerators-3/piave.

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Tesi di Laurea Triennale Tesi di Laurea Triennale Scheda di test per caratterizzazione di prototipi sotto radiazioni Relatore: Prof. Valentino Liberali Correlatore: Dott. Luca Frontini