UltraScale+ Devices Integrated 100G Ethernet Subsystem …...UltraScale+ Devices Integrated 100G Ethernet Subsystem v1.0 製品ガイド Vivado Design Suite PG203 2016 年 4 月 6

UltraScale+ Devices Integrated 100G Ethernet Subsystem v1.0

製品ガイド

Vivado Design Suite

PG203 2016 年 4 月 6 日

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Integrated 100G Ethernet 2PG203 2016 年 4 月 6 日 japan.xilinx.com

目次

第 1章: 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

第 2章: 製品仕様一般的な動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10統計情報の収集 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10テスト容易化機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10Pause 動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11性能とリソース使用状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12属性の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

第 3章: コアを使用するデザインクロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44プロトコルの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49PCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49イーサネット MAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 531588v2 タイムスタンプ機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71トランシーバーの選択に関する規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76ダイナミックリコンフィギュレーションポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

第 4章: デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

第 5章: サンプルデザイン概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99ユーザーインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101コア XCI の最上位ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103動作モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141トランザクションフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145コアの DRP動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151AXI4-Lite インターフェイスのインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151[RS-FEC Transcode Bypass] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175各種動作モードの使用ケース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176サンプルデザインのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183

http://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG203&Title=UltraScale+%20Devices%20Integrated%20100G%20Ethernet%20Subsystem%20v1.0%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.0&docPage=2


サンプルデザインの合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

付録 A: デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185デバッグツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186シミュレーションデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187ハードウェアデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187インターフェイスのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189プロトコルデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

付録 B: UltraScale デバイスの OTN インターフェイス概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192インプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

付録 C: UltraScale+ デバイスの Integrated 100G Ethernet コア用 RS‐FEC 機能動作モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197クロックとリセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199RS-FEC サブモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199RS-FEC エンジンの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

付録 D: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207お読みください : 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207


Integrated 100G Ethernet 4PG203 2016 年 4 月 6 日 japan.xilinx.com Production 製品仕様

概要

ザイリンクス UltraScale+™ Devices Integrated 100G Ethernet IP Subsystem は、高性能/低レイテンシの 100Gb/s Ethernet ポートを提供し、ユーザーによるカスタマイズおよび統計情報の収集を幅広くサポートします。この専用ブロックは 100G Ethernet MAC および RS-FEC ロジックの両方を備え、 IEEE 1588-2008 [参照 1] のハードウェアタイムスタンプ機能をサポートしています。

100G Ethernet IP コアは、 CAUI-10 (10x10.3125G)、 CAUI-4 (4x25.78125G)、ランタイム切り替え可能 CAUI-4/CAUI-10 の 3 つの動作モードに設定できます。 100G Ethernet コアは、IEEE std 802.3-2012 [参照 2] に準拠して設計されています。

機能• CAUI-10、 CAUI-4、ランタイム切り替え可能 CAUI-4/

CAUI-10 の 3 つのモードをサポート

• 約 322MHz の 512 ビットセグメントローカルバス (LBUS) ユーザーインターフェイス

• CAUI-10 レーンは 32 ビット、 CAUI-4 レーンは 80 ビットのインターフェイスでシリアルトランシーバーに接続

• IEEE 1588-2008 [参照 1] 1 ステップおよび 2 ステップのハードウェアタイムスタンプ機能をサポート (送受信共に完全な 80 ビット )

• IEEE Std 802.3-2012 Annex 31 [参照 2] に準拠した優先度ベースのフロー制御を含む Pause フレーム処理

• IEEE 動的および静的スキュー調整をサポート

• オプションのビルトイン 802.3bj-2014 Clause 91 準拠 RS-FEC ブロック (CAUI-4 モード )

• ユーザー側 OTN インターフェイス

その他の機能の一覧は、第 1 章の「機能概要」を参照してください。

IP の概要

この LogiCORE IP について

コアの概要

サポートされる

デバイスファミリ (1)UltraScale+

サポートされる

ユーザーインターフェイス

セグメント LBUS

リソースPerformance and Resource Utilization

(ウェブページ)

コアに含まれるもの

デザインファイル Verilog

サンプルデザイン Verilog

テストベンチ Verilog

制約ファイルザイリンクスデザイン制約ファイル

(.xdc)

シミュレーションモデル

Verilog

サポートされるソフトウェアドライバー

なし

テスト済みデザインフロー (2)

デザイン入力 Vivado® Design Suite

シミュレーション

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド :リリースノートガイド、インストール

およびライセンス』を参照。

合成 Vivado 合成

サポート

japan.xilinx.com/support で提供

注記 :1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

2. サポートされているツールのバージョンは、『Vivado Design Suite ユーザーガイド : リリースノートガイド、インストールおよびライセンス』を参照してください。

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=ip+ru;d=cmac-usplus.htmlhttp://japan.xilinx.com/cgi-bin/docs/ndoc?t=ip+ru;d=cmac-usplus.htmlhttp://japan.xilinx.com/cgi-bin/docs/rdoc?v=2016.1;t=vivado+release+noteshttp://japan.xilinx.com/cgi-bin/docs/rdoc?v=2016.1;t=vivado+release+noteshttp://japan.xilinx.com/supporthttp://japan.xilinx.com/cgi-bin/docs/rdoc?v=2016.1;t=vivado+release+noteshttp://japan.xilinx.com/cgi-bin/docs/rdoc?v=2016.1;t=vivado+release+noteshttp://japan.xilinx.comhttp://standards.ieee.org/findstds/standard/1588-2008.htmlhttp://standards.ieee.org/findstds/standard/1588-2008.htmlhttp://standards.ieee.org/findstds/standard/802.3-2012.htmlhttp://standards.ieee.org/findstds/standard/1588-2008.htmlhttp://standards.ieee.org/findstds/standard/1588-2008.htmlhttp://standards.ieee.org/findstds/standard/802.3-2012.htmlhttp://standards.ieee.org/findstds/standard/802.3-2012.htmlhttp://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG203&Title=UltraScale+%20Devices%20Integrated%20100G%20Ethernet%20Subsystem%20v1.0%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.0&docPage=4


第 1章

概要この製品ガイドでは、ザイリンクス UltraScale+™ Devices Integrated 100G Ethernet Subsystem コアの機能と動作、および設計、カスタマイズ、インプリメンテーション方法について説明します。

このコアは IEEE std 802.3-2012 [参照 2] 仕様に準拠して設計されており、 IEEE 1588-2008 [参照 1] のハードウェアタイムスタンプ機能もオプションでサポートしています。このコアは、 100G Ethernet 向けの UltraScale+ デバイス統合ブロックをインスタンシエートします。このコアを利用することで、設計プロセスが簡略化され、製品の市場化が加速します。

コアは検証済みの完全ソリューションですが、完全デザインのインプリメンテーションは、アプリケーションのコンフィギュレーションや機能によって異なります。コアの詳細は、第 2 章「製品仕様」を参照してください。

推奨 : 最良の結果を得るには、ザイリンクスインプリメンテーションツールおよび制約ファイルを使用して、パイプライン化された高性能な FPGA デザインを構築した経験があることが望まれます。

重要 : CAUI-4 およびランタイム切り替え可能 CAUI-10/CAUI-4) モードで利用するには、Virtex® UltraScale+ デバイスでのみ利用可能な GTY トランシーバーが必要です。

機能概要

機能概要は次のとおりです。

• IEEE 1588-2008 [参照 1] に準拠した 1 ステップおよび 2 ステップハードウェアタイムスタンプ機能。透過クロックもサポート

• 100G Ethernet コア用に 20 本の PCS レーン (PCSL)

• UltraScale+ デバイス用に GTY または GTH トランシーバーを使用

• PCS レーンマーカーのフレーム化とフレーム除去 (各 PCS レーンの順序変更を含む)

• リンクステータスとアライメントの監視および報告

• IEEE std 802.3-2012 Clause 82 [参照 2] で定義された 64B/66B エンコード /デコード

• x58 + x39 + 1 多項式を用いたスクランブル/デスクランブル

• IEEE std 802.3-2012 Clause 82 [参照 2] で必須とされているパケット間ギャップ (IPG) の挿入と削除

• 送信方向ではフレームチェックシーケンス (FCS) の計算と追加をオプションでサポート

• 受信方向では FCS のチェックとオプションで FCS の除去をサポート

• 802.3x および優先度ベースの Pause 動作をサポート

• コアのダイナミックリコンフィギュレーション用 DRP インターフェイス

• 詳細な統計情報の収集

° 総バイト数

° 総パケット数

http://standards.ieee.org/findstds/standard/802.3-2012.htmlhttp://standards.ieee.org/findstds/standard/1588-2008.htmlhttp://standards.ieee.org/findstds/standard/802.3-2012.htmlhttp://standards.ieee.org/findstds/standard/802.3-2012.htmlhttp://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG203&Title=UltraScale+%20Devices%20Integrated%20100G%20Ethernet%20Subsystem%20v1.0%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.0&docPage=5


第 1 章 : 概要

° 正常なバイト数

° 正常なパケット数

° ユニキャストパケット数

° マルチキャストパケット数

° ブロードキャストパケット数

° Pause パケット数

° VLAN (バーチャル LAN) タグ付きパケット数

° 64B/66B 符号違反数

° 不正なプリアンブル数

° 不正な FCS 数

° 次のパケットサイズごとのパケットヒストグラム- 64

- 65 ～ 127

- 128 ～ 255

- 256 ～ 511

- 512 ～ 1023

- 1024 ～ 1518

- 1519 ～ 1522

- 1523 ～ 1548

- 1549 ～ 2047

- 2048 ～ 4095

- 4096 ～ 8191

- 8192 ～ 9215



第 1 章 : 概要

ライセンスおよび注文情報

このザイリンクス LogiCORE™ IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクス Vivado Design Suite を使用して追加コストなしで提供されています。

この IP およびその他のザイリンクス LogiCORE™ IP モジュールに関する情報は、 IP コアのページから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびツールの価格および提供状況については、お近くのザイリンクス販売代理店にお問い合わせください。

詳細およびライセンスキー (無償) の生成については、 UltraScale+ Integrated 100G Ethernet Subsystem 製品ページを参照してください。

IEEE 802.3 RS-FEC のハードウェア評価ライセンスの生成および注文については、IEEE 802.3bj Reed-Solomon Forward Error Correction のページを参照してください。

http://japan.xilinx.com/cgi-bin/docs/rdoc?d=end-user-license-agreement.txthttp://japan.xilinx.com/products/intellectual-property.htmlhttp://japan.xilinx.com/about/contact.htmlhttp://japan.xilinx.com/about/contact.htmlhttp://japan.xilinx.com/products/intellectual-property/cmac_usplus.htmlhttp://japan.xilinx.com/products/intellectual-property/ef-di-100g-rs-fec.htmlhttp://japan.xilinx.com/products/intellectual-property/ef-di-100g-rs-fec.htmlhttp://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG203&Title=UltraScale+%20Devices%20Integrated%20100G%20Ethernet%20Subsystem%20v1.0%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.0&docPage=7


第 2章

製品仕様表 2-1 に、 100Gb/s Ethernet ソリューション用の CMAC 統合ブロックの定義を示します。

コアは、必要な GTH または GTY トランシーバーと共に CMAC ブロックをインスタンシエートします。また、これらの 2 つのブロックの接続例、およびリセットとクロッキングを提供します。

この統合ブロックは、 IEEE std 802.3-2012 [参照 2] に準拠して設計されています。

図 2-1 に示すように、 CMAC 統合ブロックへのインターフェイスには次のものがあります。

• シリアルトランシーバーインターフェイス

• ユーザー側の送信/受信 LBUS インターフェイス

• Pause 処理

• IEEE 1588-2008 [参照 1] タイムスタンプインターフェイス

• ステータス /制御インターフェイス

• コンフィギュレーション用 DRP インターフェイス

表 2‐1 : 100Gb/s Ethernet ソリューション用の CMAC 統合ブロック

プロトコルレーン幅ラインレート SerDes SerDes 幅

CAUI-10 x10 10.3125Gb/sGTHGTY

32b

CAUI-4 x4 25.78125Gb/s(2) GTY(1) 80b

ランタイム切り替え可能C A U I - 4 /CAUI-10

CAUI-10 : x10CAUI-4 : x4

CAUI-10 : 10.3125Gb/sCAUI-4 : 25.78125Gb/s

GTY(1)CAUI-10 : 32bCAUI-4 : 80b

注記 :

1. CAUI-4 およびランタイム切り替え可能 CAUI-10/CAUI-4 モードで利用するには、 Virtex® UltraScale+™ デバイスでのみ利用可能な GTY トランシーバーが必要です。

2. ラインレート 25.78125Gb/s は、標準スピードグレードの Virtex UltraScale+ デバイスで有効です。

http://www.google.com/url?sa=t&rct=j&q=&esrc=s&source=web&cd=1&cad=rja&sqi=2&ved=0CCoQFjAA&url=http%3A%2F%2Fstandards.ieee.org%2Ffindstds%2Fstandard%2F802.3ba-2010.html&ei=bnOqUee4LYeligLMu4D4CA&usg=AFQjCNEFVzvW0VbdzhnNfQG4NY0eGOxk0whttp://standards.ieee.org/findstds/standard/1588-2008.htmlhttp://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG203&Title=UltraScale+%20Devices%20Integrated%20100G%20Ethernet%20Subsystem%20v1.0%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.0&docPage=8


第 2 章 : 製品仕様

X-Ref Target - Figure 2-1

図 2‐1 : 100Gb/s Ethernet 用の CMAC 統合ブロック

X13349

CMAC




一般的な動作100G Ethernet IP コアは、ほかのデバイスの PCS およびイーサネット MAC インターフェイスと通信するために必要なプロトコル関連機能をすべて担います。たとえば、ハンドシェイク、同期、エラーチェックです。パケットデータは、ローカルバス (LBUS) TX インターフェイスから送信し、LBUS RX インターフェイスで受信します。LBUS は、SPI4.2 および Interlaken プロトコルで一般的に使用されているパケットバスプロトコルに合わせて設計されています。詳細は、第 3 章の「ユーザー側 LBUS インターフェイス」で説明します。

このコアは柔軟性に優れているため、さまざまなアプリケーションで使用できます。 RX パスは、一部の動作の実行に必要なパイプライン処理を除き、一切バッファリングを行いません。受信したデータは、カットスルー方式で直接ユーザーインターフェイスへ渡されるため、必要に応じてユーザーが自由にバッファー機能をインプリメントできます。また、このコアの TX パスはバッファリングを最小限に抑えた 1 つのパイプラインで構成されており、信頼性の高いカットスルー動作を実現しています。

統計情報の収集100G Ethernet IP コアは、統計情報の収集に柔軟で使いやすいメカニズムを提供します。サポートされるすべての統計情報について、このコアには特定のクロックサイクルにおける統計情報のインクリメント値を示す出力信号または必要に応じてバスが用意されています。このインクリメント値を使用して、必要なカウンターメカニズムを構築できます。このメカニズムではシステムに必要な統計情報のみを選択できるため、すべての統計情報のカウンターをインプリメントする場合と比べてコストの無駄を抑えることができます。また、より重要な点として、システムで必要なカウンターや統計情報収集メカニズムをユーザーが自由にインプリメントできるという点が挙げられます。たとえば、必要に応じて 32 ビットまたは 64 ビットカウンターを作成できるほか、読み出すとクリアするカウンターや、飽和カウンターもインプリメントできます。

TX 統計情報に関しては、 FCS またはその他のエラーを含まないパケットを正常なパケット、これらのエラーを含むパケットを不正なパケットと定義します。

RX 統計情報に関しては、 FCS またはその他のエラー (Length フィールドのエラーなど) を含まないパケットを正常なパケット、これらのエラーを含むパケットを不正なパケットと定義します。 Length フィールドのエラーには、 Legthフィールドのエラーのほか、オーバーサイズおよびアンダーサイズパケットも含まれます。

テスト容易化機能100G Ethernet のサンプルデザインは、 Clause 82.2.10 (テストパターンジェネレーター ) と Clause 82.2.17 (テストパターンチェッカー ) で定義されたテストパターン生成およびチェック機能をインプリメントします。詳細は、 IEEE802.3 仕様を参照してください。

Pause 動作100G Ethernet IP は、 802.3x および優先度ベースの Pause 動作に対応します。 RX パスは Pause パケットを解析し、抽出したクォンタムをステータスインターフェイスに出力します。 TX パスは制御インターフェイスからの Pause パケット要求を受け取り、要求されたパケットをデータストリームに挿入します。グローバル Pause パケットと優先度ベースの Pause パケットの両方を処理できます。詳細は、第 3 章の「Pause 処理インターフェイス」で説明します。

注記 : この資料では「802.3x」と「グローバル Pause」を同義の用語として使用します。




規格100G Ethernet IP は、 IEEE std 802.3-2012 [参照 2] 仕様に準拠して設計されています。タイムスタンプ機能は IEEE1588-2008 [参照 1] に準拠して設計されています。

性能とリソース使用状況リソース使用状況の詳細は、 Performance and Resource Utilization (ウェブページ) をご覧ください。

http://standards.ieee.org/findstds/standard/802.3-2012.htmlhttp://www.google.com/url?sa=t&rct=j&q=&esrc=s&source=web&cd=1&cad=rja&sqi=2&ved=0CCoQFjAA&url=http%3A%2F%2Fstandards.ieee.org%2Ffindstds%2Fstandard%2F802.3ba-2010.html&ei=bnOqUee4LYeligLMu4D4CA&usg=AFQjCNEFVzvW0VbdzhnNfQG4NY0eGOxk0whttp://standards.ieee.org/findstds/standard/1588-2008.htmlhttp://japan.xilinx.com/cgi-bin/docs/ndoc?t=ip+ru;d=cmac-usplus.htmlhttp://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG203&Title=UltraScale+%20Devices%20Integrated%20100G%20Ethernet%20Subsystem%20v1.0%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.0&docPage=11



ポートの説明表 2-2 に、 100G Ethernet IP コアの各ポートの詳細な説明を示します。

重要 : CAUI-4 およびランタイム切り替え可能 CAUI-10/CAUI-4 モードで利用するには、 Virtex UltraScale+ デバイスでのみ利用可能な GTY トランシーバーが必要です。

表 2‐2 : トランシーバー I/O

ポート名方向ドメイン説明

ctl_tx_ipg_value[3:0] 入力

この信号はオプションで使用できます。 ctl_tx_ipg_value は、 LBUS パケット間に挿入される平均的な最小のパケット間ギャップ (IPG、バイト ) を指定します。有効な値は 8 ～ 12 です。 0 ～ 7 の範囲にプログラムすることも可能ですが、この場合「最小 IPG」と見なされ、 Terminate コードワード IPG のみ挿入されます。つまり、アイドルが追加されることはなく、ランダムサイズのパケットが送信されるときに約 4 バイトの IPG を生成します。

RX_SERDES_ALT_DATA0[15:0] 入力 RX_SERDES_CLK[0]

SerDes0 からの受信データバスの 16 ビットグループ。 RX_SERDES_DATA バスは各 SerDes レーンに 1 つずつあります (合計 10)。各バスのビット幅は、CAUI-4 モードで 80 ビット、CAUI-10 モードで 32 ビットです。最初の 4 つの SerDes レーンは 80 ビットまたは 32 ビットのどちらでも動作できますが、残りの 6 つのレーンは 32 ビットで動作します。最初の 4 つのレーンの下位 32 ビットは CAUI-10 モードで使用します。16 ビットグループと 64 ビットグループで構成される 80 ビットのマップはやや複雑です。詳細は、第 3 章の「PCS レーンの多重化」を参照してください。

RX_SERDES_ALT_DATA1[15:0] 入力 RX_SERDES_CLK[1] SerDes1 からの受信データバスの 16 ビットグループ。



RX_SERDES_DATA0[63:0] 入力 RX_SERDES_CLK[0] SerDes0 からの受信データバスの 64 ビットグループ。




RX_SERDES_DATA4[31:0] 入力 RX_SERDES_CLK[4] SerDes4 からのデータバス。




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TX_SERDES_ALT_DATA0[15:0] 出力 TX_SERDES_CLK[0]

SerDes0 への送信データバスの 16 ビットグループ。 TX_SERDES_DATA バスは各 SerDes レーンに 1 つずつあります (合計 10)。各バスのビット幅は、 CAUI-4 モードで 80 ビット、 CAUI-10 モードで 32 ビットです。最初の 4 つの SerDes レーンは 80 ビットまたは 32 ビットのどちらでも動作できますが、残りの 6 つのレーンは 32 ビットで動作します。最初の 4 つのレーンの下位 32 ビットは CAUI-10 モードで使用します。16 ビットグループと 64 ビットグループで構成される 80 ビットのマップはやや複雑です。詳細は、第 3 章の「PCS レーンの多重化」を参照してください。

TX_SERDES_ALT_DATA1[15:0] 出力 TX_SERDES_CLK[1] SerDes1 への送信データバスの 16 ビットグループ。



TX_SERDES_DATA0[63:0] 出力 TX_SERDES_CLK[0] SerDes0 への送信データバスの 64 ビットグループ。




TX_SERDES_DATA4[31:0] 出力 TX_SERDES_CLK[4] SerDes4 へのデータバス。






RX_SERDES_CLK[9:0] 入力各 SerDes レーンのリカバリクロック。各レーンの RX_SERDES_DATA バスは、このバスの対応するビットの立ち上がりエッジに同期します。

RX_SERDES_RESET[9:0] 入力 RX_SERDES_CLK[9:0]

各 RX SerDes レーンのリセット。各 SerDes レーンのリカバリクロックには、それぞれに関連付けられたアクティブ High のリセットがあります。関連するリカバリクロックが正しい周波数で動作していない場合、この信号を 1 にします。通常、この信号は PLL ロック信号から生成されます。GT の初期化が完了し、 RX_SERDES_CLK が安定するまでこのリセット信号をリセット状態に保持してください。

表 2‐2 : トランシーバー I/O (続き)


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表 2‐3 : LBUS インターフェイス – クロック/リセット信号


TX_CLK 入力

TX クロック。 100G Ethernet IP コアとユーザー側ロジック間の TX 信号はすべてこの信号の立ち上がりエッジに同期します。このクロック周波数は、ラインレートを SerDes の幅で割った値で、公称 322.265625MHz です。

RX_CLK 入力

RX クロック。 100G Ethernet IP コアとユーザー側ロジック間の RX 信号はすべてこの信号の立ち上がりエッジに同期します。このクロック周波数は、 TX クロックと同じ周波数にしてください。

RX_RESET 入力非同期 (最小 5nm)

RX 回路用のリセット。この信号はアクティブ High (1 = リセット ) で、 RX_CLK が安定するまで High に保持しておく必要があります。 RX_RESET 入力は、 100G Ethernet IP コアによって100G Ethernet IP コア内の適切なクロックドメインに同期されます。

TX_RESET 入力非同期 (最小 5nm)

TX 回路用のリセット。この信号はアクティブ High (1 = リセット ) で、 TX_CLK が安定するまで High に保持しておく必要があります。 TX_RESET 入力は、 100G Ethernet IP コアによって100G Ethernet IP コア内の適切なクロックドメインに同期されます。

表 2‐4 : LBUS インターフェイス – RX パス信号


RX_DATAOUT0[127:0] 出力 RX_CLK セグメント LBUS のセグメント 0 の受信データ。このバスの値は、RX_ENAOUT0 のサンプル値が 1 のサイクルでのみ有効です。

RX_DATAOUT1[127:0] 出力 RX_CLK セグメント LBUS のセグメント 1 の受信データ。



RX_ENAOUT0 出力 RX_CLK

セグメント 0 の受信 LBUS イネーブル。この信号は、 RX セグメント LBUS インターフェイスのほかの信号を有効にします。 RXLBUS インターフェイスの信号は、 RX_ENAOUT のサンプル値が1 のサイクルでのみ有効です。

RX_ENAOUT1 出力 RX_CLK セグメント 1 の受信 LBUS イネーブル。



RX_SOPOUT0 出力 RX_CLKセグメント 0 の受信 LBUS SOP (Start-Of-Packet)。この信号のサンプル値が 1 の場合、 SOP (Start Of Packet) を示します。この信号はRX_ENAOUT のサンプル値が 1 のサイクルでのみ有効です。

RX_SOPOUT1 出力 RX_CLK セグメント 1 の受信 LBUS SOP (Start-Of-Packet)。






RX_EOPOUT0 出力 RX_CLKセグメント 0 の受信 LBUS EOP (End-Of-Packet)。この信号のサンプル値が 1 の場合、 EOP (End Of Packet) を示します。この信号はRX_ENAOUT のサンプル値が 1 のサイクルでのみ有効です。

RX_EOPOUT1 出力 RX_CLK セグメント 1 の受信 LBUS EOP (End-Of-Packet)。



RX_ERROUT0 出力 RX_CLK

セグメント 0 の受信 LBUS エラー。この信号のサンプル値が 1 の場合、現在受信中のパケットにエラーがあることを示します。この信号は、RX_ENAOUT と RX_EOPOUT の両方のサンプル値が 1のサイクルでのみ有効です。この信号の値が 0 の場合、現在受信中のパケットにエラーがないことを示します。

RX_ERROUT1 出力 RX_CLK セグメント 1 の受信 LBUS エラー。



RX_MTYOUT0[3:0] 出力 RX_CLK

セグメント 0 の受信 LBUS エンプティ。このバスは、現在のパケットの最後の転送で RX_DATAOUT バスの何バイトが空または無効であったかを示します。このバスは、 RX_ENAOUT とRX_EOPOUT の両方のサンプル値が 1 のサイクルでのみ有効です。 RX_ERROUT と RX_ENAOUT のサンプル値が 1 の場合、RX_MTYOUT[2:0] の値は常に 000 となります。 RX_MTYOUT のほかのビットは影響を受けません。

RX_MTYOUT1[3:0] 出力 RX_CLK セグメント 1 の受信 LBUS エンプティ。



表 2‐4 : LBUS インターフェイス – RX パス信号 (続き)


表 2‐5 : LBUS インターフェイス – TX パス信号


TX_RDYOUT 出力 TX_CLK

送信 LBUS レディ。この信号は、Integrated 100G Ethernet IP コアの TXパスがデータ受け入れの準備ができているかどうかを示し、ユーザーロジックに対するバックプレッシャーの役割を果たします。値が 1の場合、ユーザーロジックから 100G Ethernet IP コアへデータを渡すことができます。値が 0 の場合、一定サイクル以内にユーザーロジックが 100G Ethernet IP コアへのデータ転送を停止しなければオーバーフローが発生します。

TX_OVFOUT 出力 TX_CLK

送信 LBUS オーバーフロー。この信号は、 TX_RDYOUT 信号によって提供されるバックプレッシャーメカニズムに違反したかどうかを示します。 TX_OVFOUT のサンプル値が 1 の場合、違反が発生しています。 TX インターフェイスでオーバーフローが発生しないようにユーザーロジック全体を設計する必要があります。オーバーフロー条件が発生した場合は、 TX パスをリセットします。




TX_UNFOUT 出力 TX_CLK

送信 LBUS アンダーフロー。この信号は、LBUS インターフェイスでアンダーフローが発生したかどうかを示します。 TX_UNFOUT のサンプル値が 1 の場合は違反が発生しており、現在のパケットが破損しています。アンダーフロー条件が続く間は、エラー制御ブロックが送信されます。 LBUS インターフェイスでアンダーランを起こさずパケット全体をコアに入力できるようにユーザーロジックを設計する必要があります。

TX_DATAIN0[127:0] 入力 TX_CLKセグメント LBUS のセグメント 0 の送信データ。このバスは、ユーザーロジックからの入力データを受信します。このバスの値は、TX_ENAIN のサンプル値が 1 のサイクルごとにキャプチャされます。

TX_DATAIN1[127:0] 入力 TX_CLK セグメント LBUS のセグメント 1 の送信データ。



TX_ENAIN0 入力 TX_CLK

セグメント 0 の送信 LBUS イネーブル。この信号を使用して TXLBUS インターフェイスを有効にします。送信セグメント LBUS インターフェイスの信号はすべて、 TX_ENAIN のサンプル値が 1 のサイクルでのみサンプルされます。

TX_ENAIN1 入力 TX_CLK セグメント 1 の送信 LBUS イネーブル。



TX_SOPIN0 入力 TX_CLK

セグメント 0 の送信 LBUS SOP (Start Of Packet)。この信号のサンプル値が 1 の場合は SOP を示し、 0 の場合はパケットのその他の転送であることを示します。この信号は、 TX_ENAIN のサンプル値が 1 のサイクルでのみサンプルされます。

TX_SOPIN1 入力 TX_CLK セグメント 1 の送信 LBUS SOP (Start Of Packet)。



TX_EOPIN0 入力 TX_CLK

セグメント 0 の送信 LBUS EOP (End Of Packet)。この信号のサンプル値が 1 の場合は EOP を示し、 0 の場合はパケットのその他の転送であることを示します。この信号は、 TX_ENAIN のサンプル値が 1 のサイクルでのみサンプルされます。

TX_EOPIN1 入力 TX_CLK セグメント 1 の送信 LBUS EOP (End Of Packet)。



TX_ERRIN0 入力 TX_CLK

セグメント 0 の送信 LBUS エラー。この信号のサンプル値が 1 の場合はパケットにエラーが含まれることを示し、0 の場合はパケットのその他の転送であることを示します。この信号は、 TX_ENAIN とTX_EOPIN のサンプル値が 1 のサイクルでのみサンプルされます。この信号のサンプル値が 1 の場合、最後のデータワードは IEEE802.3-2012 規格準拠のエラー符号制御ワードで置き換えられ、通信先のデバイスがエラーの含まれるパケットを正しく受信できるようにします。この信号が 1 の状態でパケットが入力された場合、そのパケットに対してのみ FCS チェックと報告は無効になります。

表 2‐5 : LBUS インターフェイス – TX パス信号 (続き)





TX_ERRIN1 入力 TX_CLK セグメント 1 の送信 LBUS エラー。



TX_MTYIN0[3:0] 入力 TX_CLK

セグメント 0 の送信 LBUS エンプティ。このバスは、現在のパケットの最後の転送で TX_DATAIN バスの何バイトが空または無効であったかを示します。このバスは、 TX_ENAIN と TX_EOPIN のサンプル値が 1 のサイクルでのみサンプルされます。 TX_EOPIN とTX_ERRIN のサンプル値が 1 の場合、 TX_MTYIN[2:0] の値は無視され、 000 として扱われます。 TX_MTYIN のその他のビットは影響を受けません。

TX_MTYIN1[3:0] 入力 TX_CLK セグメント 1 の送信 LBUS エンプティ。



表 2‐5 : LBUS インターフェイス – TX パス信号 (続き)


表 2‐6 : LBUS インターフェイス – TX パス制御/ステータス信号


CTL_TX_ENABLE 入力 TX_CLK

TX イネーブル。この信号のサンプル値が 1 の場合、データ転送が有効になります。サンプル値が 0 の場合、 100G Ethernet IPコアからはアイドルのみが送信されます。データ送信先のレシーバー (別のデバイスのレシーバー ) のアライメントが完了してデータ受信準備ができるまで (すなわちもう一方のデバイスがリモートフォルト条件を送信していないことが確認できるまで) この入力を 1 にしないでください。この条件が満たされない場合、データが失われる可能性があります。パケットを送信中にこの信号を 0 にすると、現在のパケット送信が完了した後、 100G Ethernet IP コアはそれ以降のパケット送信を停止します。

CTL_TX_SEND_LFI 入力 TX_CLKLFI (Local Fault Indication) コードワード送信。この入力のサンプル値が 1 の場合、TX パスは LFI (Local Fault Indication) コードワードのみを送信します。

CTL_TX_SEND_RFI 入力 TX_CLK

RFI (Remote Fault Indication) ワード送信。この入力のサンプル値が 1 の場合、 TX パスは RFI ワードのみを送信します。この入力は、 RX パスのアライメントが完了してリンクパートナーからのデータ受信準備ができるまで 1 にしておいてください。

CTL_TX_SEND_IDLE 入力 TX_CLK

アイドルワード送信。この入力のサンプル値が 1 の場合、 TXパスはアイドルワードのみを送信します。通信先デバイスがRFI (Remote Fault Indication) ワードを送信中は、この入力を 1 にしてください。

STAT_TX_LOCAL_FAULT 出力 TX_CLK 値が 1 の場合、送信エンコーダーのステートマシンが TX_INITステートであることを示します。この出力はレベルセンスです。




表 2‐7 : LBUS インターフェイス – RX パス制御/ステータス信号


CTL_RX_ENABLE 入力 RX_CLK

RX イネーブル。通常動作モードでは、この入力を 1 にしておく必要があります。この入力が 0 の場合、現在受信中のパケットがあれば、そのパケットの受信完了後に RXは PCS に対して受信データの復号を停止させ、パケットの受信を終了します。このモードでは統計情報は報告されず、 LBUS インターフェイスはアイドルです。

CTL_RX_FORCE_RESYNC 入力非同期 (最小 5nm)

RX 強制再同期入力。この信号は、 RX に対して強制的にリセット、再同期、再アライメントを実行させるために使用します。値が 1 なら、強制的にリセットします。値が 0 なら、通常動作が許可されます。注記 : この入力は、通常は Low にしておき、強制的にアライメントを実行する際のみパルス (最小 1 サイクルのパルス) するようにします。

STAT_RX_FRAMING_ERR_0[3:0] 出力 RX_CLK

レーン 0 の RX 同期ヘッダービットフレーミングエラー。各 PCS レーンには、その PCS レーンで受信した同期ヘッダーエラーの数を示す 4 ビットのバスがあります。このバスの値は、対応するSTAT_RX_FRAMING_ERR_VALID_[19:0] が 1 の場合のみ有効です。これらのバスの値はいつでも更新可能で、同期ヘッダーエラーカウンター用のインクリメント値として使用します。

STAT_RX_FRAMING_ERR_1[3:0] 出力 RX_CLK レーン 1 の RX 同期ヘッダービットフレーミングエラー。






















STAT_RX_FRAMING_ERR_VALID_0 出力 RX_CLK

STAT_RX_FRAMING_ERR_0[3:0] が有効かどうかを示すステータス信号。この出力のサンプル値が 1 の場合、対応する STAT_RX_FRAMING_ERR_0[3:0] の値が有効です。

STAT_RX_FRAMING_ERR_VALID_1 出力 RX_CLK STAT_RX_FRAMING_ERR_1[3:0] が有効かどうかを示すステータス信号。













表 2‐7 : LBUS インターフェイス – RX パス制御/ステータス信号 (続き)











STAT_RX_LOCAL_FAULT 出力 RX_CLK

STAT_RX_INTERNAL_LOCAL_FAULT またはSTAT_RX_RECEIVED_LOCAL_FAULT がアサートされると、この出力が High になります。この出力はレベルセンスです。

STAT_RX_SYNCED[19:0] 出力 RX_CLK

ワード境界同期。これらの信号は、 PCS レーンがワード境界に同期しているかどうかを示します。値が 1 の場合、対応する PCS レーンがワード境界に同期し、 PCS レーンマーカーを受信したことを示します。Clause 82.3 で定義された MDIO レジスタビット 3.52.7:0 および 3.53.11:0 に対応します。この出力はレベルセンスです。

STAT_RX_SYNCED_ERR[19:0] 出力 RX_CLK

ワード境界同期エラー。これらの信号は、各 PCS レーンでワード境界同期中にエラーが発生したかどうかを示します。値が 1 の場合、対応する PCS レーンで同期ヘッダーフレーミングビットエラーによりワード境界同期が失われたか、 PCS レーンマーカーが受信されなかったことを示します。この出力はレベルセンスです。

STAT_RX_MF_LEN_ERR[19:0] 出力 RX_CLK

PCS レーンマーカー長エラー。この信号は、各レーンでPCS レーンマーカー長の不一致 (すなわち PCS レーンマーカーの受信間隔が CTL_RX_VL_LENGTH_MINUS1 +1 ワード以外) が発生したことを示します。値が 1 の場合、対応するレーンで受信している PCS レーンマーカーの間隔が正しくないことを示します。この出力は、エラー条件が解消されるまで High のままです。

STAT_RX_MF_REPEAT_ERR[19:0] 出力 RX_CLK

PCS レーンマーカー連続エラー。これらの信号は、各レーンで PCS レーンマーカーエラーが 4 回連続して発生したかどうかを示します。値が 1 の場合、対応するレーンでエラーが発生したことを示します。この出力は、エラー条件が解消されるまで High のままです。






STAT_RX_MF_ERR[19:0] 出力 RX_CLK

PCS レーンマーカーワードエラー。これらの信号は、各レーンでフォーマットの不正な PCS レーンマーカーワードが検出されたかどうかを示します。値が 1 の場合、エラーが発生したことを示します。エラー条件が発生すると、この出力が 1 クロックサイクルの間パルスされます。連続するサイクルでパルスすることもできます。

STAT_RX_ALIGNED 出力 RX_CLK

全 PCS レーンのアライメント /スキュー調整ステータス。この信号は、すべての PCS レーンのアライメントとスキュー調整が完了したかどうかを示します。値が 1 の場合、すべての PCS レーンのアライメントとスキュー調整が完了したことを示します。この信号が 1 の場合、 RX パスはアラインされており、パケットデータを受信できます。この信号が 0 の場合、ローカルフォルト条件が存在します。 Clause 82.3 で定義された MDIO レジスタビット3.50.12 にも対応します。この出力はレベルセンスです。

STAT_RX_STATUS 出力 RX_CLK

PCS ステータス。値が 1 の場合、 PCS のアライメントが完了しており HI_BER ステートでないことを示します。Clause 82.3 で定義された MDIO (Management Data Input/Output) レジスタビット 3.32.12 に対応します。この出力はレベルセンスです。

STAT_RX_BLOCK_LOCK[19:0] 出力 RX_CLK

各 PCS レーンのブロックロックステータス。値が 1 の場合、対応するレーンが Clause 82 で定義されたブロックロックを完了していることを示します。Clause 82.3 で定義された MDIO レジスタビット 3.50.7:0 および 3.51.11:0 に対応します。この出力はレベルセンスです。

STAT_RX_ALIGNED_ERR 出力 RX_CLK

レーンアライメント /スキュー調整のロスステータス。この信号は、 PCS レーンアライメント中にエラーが発生したか、 PCS レーンアライメントが失われたことを示します。値が 1 の場合、エラーが発生したことを示します。この出力はレベルセンスです。

STAT_RX_MISALIGNED 出力 RX_CLK

アライメントエラー。この信号は、レーンアライメントブロックがすべてのレーンで受信した PCS レーンマーカーの中に、想定値と異なるものがあったことを示します。この信号は、すべてのレーンで少なくとも 1 つの PCSレーンマーカーを受信した後、少なくとも 1 つの不正なレーンマーカーを受信するまでアサートされません。これは、エラーから 1 メタフレーム後に発生します。この信号は、レーンマーカーを一度も正しく受信していない場合はアサートされません。レーンマーカーのエラーは、対応する STAT_RX_MF_ERR 信号で示されます。エラー条件が発生すると、この出力が 1 クロックサイクルの間パルスされます。連続するサイクルでパルスすることもできます。

STAT_RX_REMOTE_FAULT 出力 RX_CLK

リモートフォルトステータス。このビットのサンプル値が 1 の場合、リモートフォルト条件が検出されたことを示します。このビットのサンプル値が 0 の場合、リモートフォルト条件は存在しません。この出力はレベルセンスです。






STAT_RX_VL_NUMBER_0[4:0] 出力 RX_CLK

STAT_RX_VL_NUMBER_0[4:0] 信号は、どの物理レーンがPCS レーン 0 を受信しているかを示します。STAT_RX_VL_NUMBER[4:0] バスは全部で 20 あります。このバスは、 STAT_RX_VL_SYNCED[19:0] の対応するビットが 1 の場合のみ有効です。これらの出力はレベルセンスです。

STAT_RX_VL_NUMBER_1[4:0] 出力 RX_CLK どの物理レーンが PCS レーン 1 を受信しているかを示します。
























STAT_RX_VL_DEMUXED[19:0] 出力 RX_CLK

PCS レーンマーカー検出。このバスの信号のサンプル値が 1 の場合、レシーバーがその PCS レーンを正しくデマルチプレクスしたことを示します。これらの出力はレベルセンスです。

STAT_RX_BAD_FCS[4-1:0] 出力 RX_CLK

不正 FCS インジケーター。値が 1 の場合、受信したパケットの FCS が Stomped FCS ではなく不正な FCS であることを示します。 Stomped FCS とは、期待される正常な FCS の各ビットを反転したものと定義されます。エラー条件が発生すると、この出力が 1 クロックサイクルの間パルスされます。連続するサイクルでパルスすることもできます。

STAT_RX_STOMPED_FCS[4-1:0] 出力 RX_CLK

Stomped FCS インジケーター。値が 1 以上の場合、StompedFCS のパケットを 1 つ以上受信したことを示します。Stomped FCS とは、期待される正常な FCS の各ビットを反転したものと定義されます。 Stomped 条件が発生すると、この出力が 1 クロックサイクルの間パルスされます。連続するサイクルでパルスすることもできます。

STAT_RX_TRUNCATED 出力 RX_CLK

パケット切り捨てインジケーター。値が 1 の場合、現在転送中のパケットの長さがCTL_RX_MAX_PACKET_LEN[14:0] を超えており、切り捨てられたことを示します。パケット切り捨ての条件が発生すると、この出力が 1 クロックサイクルの間パルスされます。連続するサイクルでパルスすることもできます。

STAT_RX_INTERNAL_LOCAL_FAULT 出力 RX_CLK

テストパターン生成、不正なレーンアライメント、高ビットエラー率 (BER) のいずれかによって内部ローカルフォルトが生成されると、この信号が High になります。フォルト条件が続く間は、この信号は High のままです。

STAT_RX_RECEIVED_LOCAL_FAULT 出力 RX_CLK

リンクパートナーから十分な数のローカルフォルトワードを受信して、IEEE フォルトステートマシンによって指定されたフォルト条件がトリガーされると、この信号が High に遷移します。フォルト条件が続く間は、この信号は High のままです。

STAT_RX_BIP_ERR_0 出力 RX_CLK

PCS レーン 0 の BIP8 エラーステータス信号。値が 0 でない場合、対応する PCS レーンの BIP8 シグネチャバイトがエラーであったことを示します。0 でない値は 1 クロックサイクルの間パルスされます。エラー条件が発生すると、この出力が 1 クロックサイクルの間パルスされます。連続するサイクルでパルスすることもできます。

STAT_RX_BIP_ERR_1 出力 RX_CLK PCS レーン 1 の BIP8 エラーステータス信号。
























STAT_RX_HI_BER 出力 RX_CLK

高ビットエラー率 (BER) インジケーター。値が 1 の場合、802.3 で定義された高 BER であることを示します。Clause82.3 で定義された MDIO レジスタビット 3.32.1 に対応します。この出力はレベルセンスです。



表 2‐8 : その他のステータス/制御信号


STAT_RX_GOT_SIGNAL_OS 出力 RX_CLK

シグナル OS インジケーター。このビットのサンプル値が 1 の場合、シグナル OS ワードを受信したことを示します。通常、イーサネットネットワークでシグナル OS を受信することはありません。

CTL_RX_TEST_PATTERN 入力 RX_CLK

RX コアのテストパターンチェックイネーブル。値が 1 の場合、 Clause 82.2.18 で定義されたテストモードが有効になります。 Clause 82.3 で定義された MDIO レジスタビット 3.42.2 に対応します。スクランブルアイドルパターンをチェックします。

CTL_TX_TEST_PATTERN 入力 TX_CLK

TX コアのテストパターン生成イネーブル。値が1 の場合、 Clause 82.2.18 で定義されたテストモードが有効になります。 Clause 82.3 で定義されたMDIO レジスタビット 3.42.3 に対応します。スクランブルアイドルパターンを生成します。

STAT_RX_TEST_PATTERN_MISMATCH[2:0] 出力 RX_CLK

テストパターン不一致インクリメント。任意のサイクルにおいて、 RX コアで発生したテストパターン不一致の発生回数を 0 以外の値で示します。この出力は、CTL_RX_TEST_PATTERN が 1 の場合のみアクティブです。この出力を使用してClause 82.3 で定義された MDIO レジスタ 3.43.15:0を生成できます。この出力は 1 クロックサイクルの間、パルスされます。




CTL_CAUI4_MODE 入力非同期ステート

この入力が High の場合、 Integrated 100G EthernetIP コアは CAUI-4 モードで動作し、 Low の場合はCAUI-10 モードで動作します。

CTL_TX_LANE0_VLM_BIP7_OVERRIDE 入力 TX_CLK

この入力が High の場合、PCS レーン 0 マーカーのbip7 バイトはCTL_TX_LANE0_VLM_BIP7_OVERRIDE_VALUE[7:0] でオーバーライドされます。

CTL_TX_LANE0_VLM_BIP7_OVERRIDE_VALUE[7:0] 入力 TX_CLK

CTL_TX_LANE0_VLM_BIP7_OVERRIDE がアサートされた場合、この入力値で PCS レーン 0マーカーの bip7 バイトをオーバーライドします。

STAT_RX_LANE0_VLM_BIP7[7:0] 出力 RX_CLK 受信した PCS レーン 0 マーカーの bip7 バイトの値がこの信号に出力されます。

STAT_RX_LANE0_VLM_BIP7_VALID 出力 RX_CLK STAT_RX_LANE0_VLM_BIP[7:0] の値が有効の場合、この出力がアサートされます。

表 2‐8 : その他のステータス/制御信号 (続き)


表 2‐9 :統計情報インターフェイス – RX パス


STAT_RX_TOTAL_BYTES[7:0] 出力 RX_CLK 受信したすべてのバイトの数に応じてインクリメントします。

STAT_RX_TOTAL_PACKETS[4-1:0] 出力 RX_CLK 受信したすべてのパケットの数に応じてインクリメントします。

STAT_RX_TOTAL_GOOD_BYTES[13:0] 出力 RX_CLK受信したすべての正常なバイトの数に応じてインクリメントします。パケットを完全に受信して、そのパケットにエラーが含まれない場合のみ 0 以外の値になります。

STAT_RX_TOTAL_GOOD_PACKETS 出力 RX_CLK受信したすべての正常なパケットの数に応じてインクリメントします。パケットを完全に受信して、そのパケットにエラーが含まれない場合のみ 0 以外の値になります。

STAT_RX_PACKET_BAD_FCS 出力 RX_CLK 64 ～ ctl_rx_max_packet_len バイトで FCS エラーのあるパケットごとにインクリメントします。

STAT_RX_PACKET_64_BYTES 出力 RX_CLK 64 バイトのパケット (正常パケットと不良パケットの両方) を受信するたびにインクリメントします。

STAT_RX_PACKET_65_127_BYTES 出力 RX_CLK 65 ～ 127 バイトのパケット (正常パケットと不良パケットの両方) を受信するたびにインクリメントします。



STAT_RX_PACKET_512_1023_BYTES 出力 RX_CLK 512 ～ 1,023 バイトのパケット (正常パケットと不良パケットの両方) を受信するたびにインクリメントします。

STAT_RX_PACKET_1024_1518_BYTES 出力 RX_CLK 1,024 ～ 1,518 バイトのパケット (正常パケットと不良パケットの両方) を受信するたびにインクリメントします。










STAT_RX_PACKET_SMALL[4-1:0] 出力 RX_CLK 64 バイト未満の長さのすべてのパケットごとにインクリメントします。

STAT_RX_PACKET_LARGE 出力 RX_CLK 9215 バイトを超える長さのすべてのパケットごとにインクリメントします。

STAT_RX_UNICAST 出力 RX_CLK 正常なユニキャストパケットごとにインクリメントします。

STAT_RX_MULTICAST 出力 RX_CLK 正常なマルチキャストパケットごとにインクリメントします。

STAT_RX_BROADCAST 出力 RX_CLK 正常なブロードキャストパケットごとにインクリメントします。

STAT_RX_OVERSIZE 出力 RX_CLK CTL_RX_MAX_PACKET_LEN を超える長さで FCS が正常なパケットごとにインクリメントします。

STAT_RX_TOOLONG 出力 RX_CLK CTL_RX_MAX_PACKET_LEN を超える長さで FCS が正常および不正なパケットごとにインクリメントします。

STAT_RX_UNDERSIZE[4-1:0] 出力 RX_CLK STAT_RX_MIN_PACKET_LEN より短い長さで FCS が正常なパケットごとにインクリメントします。

STAT_RX_FRAGMENT[4-1:0] 出力 RX_CLK stat_rx_min_packet_len より短い長さで FCS の不正なパケットごとにインクリメントします。

STAT_RX_VLAN 出力 RX_CLK good 802.1Q タグ付きの VLAN パケットごとにインクリメントします。

STAT_RX_INRANGEERR 出力 RX_CLK Length フィールドがエラーのある FCS が正常なパケットごとにインクリメントします。

STAT_RX_JABBER 出力 RX_CLK CTL_RX_MAX_PACKET_LEN を超える長さで FCS の不正なパケットごとにインクリメントします。

STAT_RX_PAUSE 出力 RX_CLK FCS が正常な 802.3x イーサネット MAC Pause パケットごとにインクリメントします。

STAT_RX_USER_PAUSE 出力 RX_CLK FCS が正常な優先度ベース Pause パケットごとにインクリメントします。

STAT_RX_BAD_CODE[6:0] 出力 RX_CLK

64B/66B 符号違反のたびにインクリメントします。この信号は、 RX PCS 受信ステートマシンが 802.3 仕様で定義されたRX_E ステートであることを示します。この出力を使用してClause 82.3 で定義された MDIO レジスタ 3.33:7:0 を生成できます。

表 2‐9 :統計情報インターフェイス – RX パス (続き)


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