LogiCORE IP UltraScale...UltraScale アーキテクチャベース FPGA MIS japan.xilinx.com 8 PG150 2014 年 4 月 2 日第1 章概要ザイリンクス UltraScale アーキテクチャには、DDR3/DDR4

LogiCORE IP UltraScale アーキテクチャ FPGA メモリインターフェイスソリューション v5.0

製品ガイド

Vivado Design Suite

PG150 2014 年 4 月 2 日

UltraScale アーキテクチャベース FPGA MIS japan.xilinx.com 2PG150 2014 年 4 月 2 日

目次

セクション I : 概要

IP 情報

セクション II : DDR3/DDR4

第 1章 : 概要機能一覧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

第 2章 : 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

性能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

リソース使用量 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

第 3章 : コアのアーキテクチャ概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

メモリコントローラー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15PHY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

第 4章 : コアを使用するデザインクロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

DDR3 の PCB ガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

DDR4 の PCB ガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

ピンおよびバンクの規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

プロトコルの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

第 5章 : デザインフローの手順コアのカスタマイズと生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

合成とインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

第 6章 : サンプルデザインサンプルデザインのシミュレーション (標準的なユーザーインターフェイスを備えるデザイン). . . . . . . . . . . . . 81

第 7章 : テストベンチスティミュラスパターン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

http://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG150&Title=LogiCORE%20IP%20UltraScale%20%26%2312450%3B%26%2312540%3B%26%2312461%3B%26%2312486%3B%26%2312463%3B%26%2312481%3B%26%2312515%3B%20FPGA%20%26%2312513%3B%26%2312514%3B%26%2312522%3B%20%26%2312452%3B%26%2312531%3B%26%2312479%3B%26%2312540%3B%26%2312501%3B%26%2312455%3B%26%2312452%3B%26%2312473%3B%20%26%2312477%3B%26%2312522%3B%26%2312517%3B%26%2312540%3B%26%2312471%3B%26%2312519%3B%26%2312531%3B%20v5.0&releaseVersion=5.0&docPage=2


バス使用率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

サンプルパターン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

パフォーマンストラフィックジェネレーターのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

セクション III : QDR II+ SRAM

第 8章 : 概要機能一覧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

第 9章 : 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

性能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

リソース使用量 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

第 10章 : コアのアーキテクチャ概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96PHY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

第 11章 : コアを使用するデザインクロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

QDR II+ SRAM の PCB ガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

ピンおよびバンクの規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

プロトコルの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

第 12章 : デザインフローの手順コアのカスタマイズと生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

合成とインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

第 13章 : サンプルデザインサンプルデザインのシミュレーション (標準的なユーザーインターフェイスを備えるデザイン). . . . . . . . . . . . 116

第 14章 : テストベンチ

セクション IV : RLDRAM 3

第 15章 : 概要機能一覧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

第 16章 : 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

性能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

リソース使用量 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124




第 17章 : コアのアーキテクチャ概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

メモリコントローラー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127PHY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

第 18章 : コアを使用するデザインクロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

RLDRAM 3 の PCB ガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

ピンおよびバンクの規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

プロトコルの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

第 19章 : デザインフローの手順コアのカスタマイズと生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

合成とインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

第 20章 : サンプルデザインサンプルデザインのシミュレーション (標準的なユーザーインターフェイスを備えるデザイン). . . . . . . . . . . . 151

第 21章 : テストベンチ

セクション V : 付録

付録 A : デバッグザイリンクスウェブサイトでのヘルプへのアクセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

デバッグツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

ハードウェアのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

付録 B : その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160




セクション I : 概要

IP 情報



UltraScale アーキテクチャベース FPGA MIS japan.xilinx.com 6PG150 2014 年 4 月 2 日 Production 製品仕様

はじめに

ザイリンクス UltraScale アーキテクチャ FPGA のメモリインターフェイスソリューション (MIS) コアは、あらかじめ構築されたコントローラーと物理層 (PHY) を組み合わせたコアであり、UltraScale アーキテクチャ FPGA を使用したユーザーデザインを、DDR3/DDR4 SDRAM、QDR II+ SRAM、RLDRAM3 デバイスに接続するインターフェイスを提供します。

この製品ガイドでは、 UltraScale アーキテクチャ FPGA 用のDDR3/DDR4 SDRAM、QDR II+ SRAM、RLDRAM 3 LogiCOREIP インターフェイスコアの使用、カスタマイズ、シミュレーションの方法について解説します。コアアーキテクチャについても説明し、そのカスタマイズ方法および接続方法の詳細も示します。

機能

DDR3/DDR4 SDRAM、 QDR II+ SRAM、 RLDRAM 3 インターフェイスの機能については、次のセクションを参照してください。

• DDR3/DDR4 SDRAM : 第 1 章の「機能一覧」

• QDR II+ SRAM : 第 8 章の「機能一覧」

• RLDRAM 3 : 第 15 章の「機能一覧」

IP の概要

この LogiCORE IP について

コアの概要

サポートされる

デバイスファミリ (1) Kintex® UltraScale ファミリ


ユーザーインターフェイス

ユーザー、ネイティブ

リソース表 2-1、表 2-2、表 9-1、表 16-1 参照

コアに含まれるもの

デザインファイル RTL

サンプルデザイン Verilog

テストベンチ Verilog

制約ファイル XDC

シミュレーションモデル

なし


ソフトウェアドライバー

N/A

テスト済みデザインフロー (2)

デザイン入力Vivado Design Suite

Vivado IP インテグレーター

シミュレーション

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド :リリースノート、インストール、およびラ

イセンス』を参照

合成 Vivado 合成

サポート

japan.xilinx.com/support で提供

注記 :1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

2. サポートされているツールのバージョンは、『Vivado Design Suiteユーザーガイド : リリースノート、インストール、およびライ

センス』を参照してください。

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;t=vivado+release+notes



http://japan.xilinx.com/support







セクション II : DDR3/DDR4

概要

製品仕様

コアのアーキテクチャ

コアを使用するデザイン

デザインフローの手順

サンプルデザイン

テストベンチ




第 1章

概要ザイリンクス UltraScale™ アーキテクチャには、DDR3/DDR4 SDRAM メモリインターフェイスソリューション (MIS)コアが含まれます。 MIS コアは、これら SDRAM タイプのメモリに接続するためのインターフェイスソリューションを提供します。メモリコントローラー全体のソリューションと、物理層 (PHY) のみを提供するソリューションの両方をサポートしています。 DDR3/DDR4 コアの UltraScale アーキテクチャは次の上位ブロックで構成されます。

• コントローラー ― ユーザーインターフェイスからのバーストトランザクションを受信し、 SDRAM との間のトランザクションを生成します。コントローラーは SDRAM のタイミングパラメーターとリフレッシュを制御します。書き込み/読み出し時のバスの方向切り替えに伴うデッドサイクルを減らすために、これらの両トランザクションを結合します。さらに、 SDRAM へのデータバス使用率を改善するためにコマンドの並べ替えも実行します。

• 物理層 ― SDRAM への高速インターフェイスを提供します。この層には FPGA 内のハードブロックと、それらハードブロックと SDRAM 間で適なインターフェイスタイミングを確保するために使用されるソフトブロックキャリブレーションロジックが含まれます。

UltraScale アーキテクチャに新たに導入されたハードブロックによって、大 2400Mb/s のインターフェイス速度を実現できるようになりました。 SDRAM トランザクション、タイミング、リフレッシュは、すべてアプリケーションロジックが処理します。

° ハードブロックには次の機能があります。

- データのシリアライズと送信

- データのキャプチャとデシリアライズ

- 高速クロックの生成と同期

- 電圧および温度のトラッキング機能を備えた、ピンごとの粗精度/細精度の遅延調整エレメント

° ソフトブロックには次の機能があります。

- メモリ初期化 ― キャリブレーションモジュールは、メモリタイプ固有の JEDEC® 準拠初期化ルーチンを提供します。必要に応じて初期化プロセスの遅延をバイパスしてシミュレーション時間を短縮できます。

- キャリブレーション ― キャリブレーションモジュールは、ハードブロック内のすべての遅延を設定し、ソフト IP がメモリインターフェイスで適切に動作できるようにする包括的な方法を提供します。インターフェイス性能を適化するために、各ビットを個別にトレーニングしてから結合します。キャリブレーションプロセスの結果はザイリンクスのデバッグツールで確認できます。キャリブレーションの完了後、 PHY 層は SDRAM への raw (未調整) インターフェイスを提供します。

• アプリケーションインターフェイス ― ユーザーインターフェイス層は、アプリケーションにシンプルな FIFOインターフェイスを提供します。データはバッファーに格納され、読み出しデータは要求順に出力されます。

上記のユーザーインターフェイス層は、コントローラーへのネイティブインターフェイスの上位に配置されます。ユーザーインターフェイスを取り去ればネイティブインターフェイスにアクセスできます。ネイティブインターフェイスにはバッファー機能がなく、 SDRAM から受信した順にアプリケーションにデータを返します。この受信順序は、元の要求順序と必ずしも一致しません。ネイティブインターフェイスを使用する場合、アプリケーションで読み出しおよび書き込みデータをバッファーに格納し、データの順序を並べ替えなければならないことがあります。一方で、ネイティブインターフェイスがレイテンシとロジック使用率を可能な限り小にすることも事実です。




第 1 章 :概要

X-Ref Target - Figure 1-1

図 1‐1 : UltraScale アーキテクチャ FPGA のメモリインターフェイスソリューション




第 1 章 :概要

機能一覧

DDR3 SDRAM

• 16 ビット幅インターフェイスをサポート

• DDR3 (1.5V)

• 4Gb のデバイスをサポート

• 8 バンクをサポート

• x8 および x16 デバイスをサポート

• 8:1 の DQ:DQS 比をサポート

• 8 ワードバーストをサポート

• 5 ～ 14 サイクルの CAS (列アドレスストローブ) レイテンシ (CL) をサポート

• オンダイ終端 (ODT) をサポート

• 5 ～ 10 サイクルの CAS 書き込みレイテンシをサポート

• DDR3 のライトレベリングをサポート (コンポーネントデザインに必要なフライバイ配線トポロジ)

• JEDEC® 準拠の DDR3 初期化をサポート

• ソースコードは Verilog で提供

• 4:1 のメモリ対 FPGA ロジックインターフェイスのクロック比をサポート

• 常時開、常時閉、トランザクションごとのプリチャージコントローラーの動作ポリシー

DDR4 SDRAM

• 16 ビット幅インターフェイスをサポート

• 4Gb のデバイスをサポート

• x8 および x16 デバイスをサポート

• 8:1 の DQ:DQS 比をサポート

• 8 ワードバーストをサポート

• 9 ～ 24 サイクルの CAS (列アドレスストローブ) レイテンシ (CL) をサポート

• ODT をサポート

• 9 ～ 18 サイクルの CAS 書き込みレイテンシをサポート

• DDR4 のライトレベリングをサポート (コンポーネントデザインに必要なフライバイ配線トポロジ)

• JEDEC 準拠の DDR4 初期化をサポート



• 常時開、常時閉、トランザクションごとのプリチャージコントローラーの動作ポリシー




第 1 章 :概要

ライセンスおよび注文情報このザイリンクス LogiCORE IP モジュールは、ザイリンクス Vivado Design Suite に無償で含まれ、ザイリンクスエンドユーザーライセンス規約に同意も元で使用できます。この IP およびその他のザイリンクス LogiCORE IP に関する情報は、ザイリンクス IP コアページから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびツールの価格および提供状況については、お近くのザイリンクス販売代理店にお問い合わせください。

ライセンスチェッカー

IP にライセンスキーが必要な場合、そのキーの認証が必要です。 Vivado® デザインツールでは、設計フローにライセンスが必要な IP の使用を確認する、ライセンスチェックポイントが複数あります。ライセンスチェックが正常に終了すると、 IP の生成が継続されます。正常に終了しなければ、 IP の生成はエラーとなり停止します。ライセンスチェックポイントが適用されるのは、次のツールです。

• Vivado デザインツール : Vivado 合成

• Vivado インプリメンテーション

• write_bitstream (Tcl コマンド )

重要 : チェックポイントでは、 IP のライセンスレベルは無視されます。有効なライセンスの有無のみを検証します。IP ライセンスレベルは確認しません。


http://www.xilinx.com/ise/license/license_agreement.htm


http://japan.xilinx.com/products/intellectual-property/index.htm

http://japan.xilinx.com/company/contact/index.htm



第 2章

製品仕様

規格このコアは、 JEDEC® Solid State Technology Association (JEDEC 半導体技術協会) による、『DDR3 SDRAM 規格』(JESD79-3F) および『DDR4 SDRAM 規格』 (JESD79-4) [参照 1] に準拠しています。

UltraScale™ アーキテクチャに関する資料の詳細は、 158 ページの「参考資料」を参照してください。

性能

最大周波数

大周波数の詳細は、『Kintex UltraScale アーキテクチャデータシート : DC および AC スイッチ特性』 (DS892) [参照 2]を参照してください。

リソース使用量

Kintex UltraScale デバイス

表 2-1 と表 2-2 に、 Kintex® UltraScale™ デバイスのリソース概数を示します。

表 2‐1 :デバイス使用量 ― Kintex UltraScale FPGA (DDR3)

パラメーター値デバイスリソース

インターフェイス幅 FF LUT メモリ LUTRAMB36E2/RAMB18E2

BUFG PLLE3_ADV MMCME3_ADV

72 13,423 11,940 1,114 25.5 5 3 1

32 8,099 7,305 622 25.5 5 2 1

16 6,020 5,621 426 25.5 5 1 1




第 2 章 :製品仕様

Kintex UltraScale デバイスの場合に UltraScale アーキテクチャ FPGA MIS コアに必要なリソースを見積もりました。Vivado® IP カタログを使用して得られた値です。合成後レポートから求めた値であり、インプリメンテーション時に変化する可能性があります。

ポートの説明メモリインターフェイスコアの上位にはユーザーデザインと呼ばれる 3 つのポートカテゴリがあります。

• 第 1 のカテゴリは SDRAM に直接接続するメモリインターフェイス信号です。これらは JEDEC 仕様で定義されています。

• 第 2 のカテゴリはアプリケーションインターフェイス信号で、ネイティブインターフェイスまたはより単純なユーザーインターフェイスのいずれかです。これらは、 56 ページの「プロトコルの説明」で解説しています。

• 第 3 のカテゴリには、コアの適切な動作に必要なその他の信号が含まれます。クロック、リセット、コアからのステータス信号などです。クロックおよびリセット信号については、それぞれ該当セクションで説明します。

アクティブ High の init_calib_complete 信号は、初期化とキャリブレーションが完了し、インターフェイスがコマンドを受け入れ可能な状態になったことを示します。

表 2‐2 :デバイス使用量 ― Kintex UltraScale FPGA (DDR4)




72 13,535 11,905 1,105 25.5 5 3 1

32 8,010 7,161 622 25.5 5 2 1

16 5,864 5,363 426 25.5 5 1 1




第 3章

コアのアーキテクチャこの章では、UltraScale™ アーキテクチャ FPGA のメモリインターフェイスソリューションコアについて、モジュールおよびインターフェイスの概要を説明します。

概要図 3-1 に UltraScale アーキテクチャ FPGA のメモリインターフェイスソリューションを示します。


図 3‐1 : UltraScale アーキテクチャ FPGA のメモリインターフェイスソリューションコア




第 3 章 : コアのアーキテクチャ

メモリコントローラーメモリコントローラー (MC) は、多くのアプリケーションに適した汎用デザインです。 MC は一般的な状況においてロジック使用率、スループット、レイテンシ、効率のバランスを取ります。

MC デザインの一方はネイティブインターフェイスと、もう一方は PHY と接しています。これらのインターフェイスによって、メモリコントローラーには一定のデザイン制約が課せられます。

図 3-2 に、メモリコントローラーのブロック図を示します。


図 3‐2 : メモリコントローラーのブロック図





ネイティブインターフェイス

ネイティブインターフェイスは、読み出しまたは書き込みのいずれに対しても、データのパイプライン機能を提供しません。書き込みの場合、データはそれが必要になる 1 サイクル前にデータバッファーアドレスを指定することで要求され、次のサイクルで供給されるものと想定します。したがって、データに対してはいかなる種類のバッファー機能も提供されません (データを特定の DDR クロックで配置するバレルシフトによる場合を除く )。

読み出しの場合、データは使用可能になったサイクルで MC によって提供されます。読み出しデータは、準備できるとただちにバッファーアドレスと共にネイティブインターフェイスに出力されます。このデータは、ネイティブインターフェイスマスターで受信する必要があります。

未処理状態 (Outstanding) にできる要求の数は、 mcGroup モジュールが提供するコマンドバッファーの数で決まります。 DDR3 にはグループがありませんが、 DDR4 の名称付きのグループは DDR4 x4 デバイスおよび x8 デバイスいずれかにある実際のグループを表します (各グループに 4 つのバンクを提供)。 DDR3 の場合、各 mcGroup モジュールは2 つのバンクを提供します。 DDR4 x16 インターフェイスの場合、 mcGroup は 1 ビットのグループ (x16 ではグループビットが 1 つしかない)、および 1 ビットのバンクに相当します。この場合、 mcGroup は 2 バンクを提供します。

制御パスおよびデータパス

制御パス

制御パスは mcGroup から開始します。mcGroup は 2 つ以上、場合によっては 4 つのコマンドをバッファリングし、それらをアドレス競合に対処しながら割り振ることができます。各 mcGroup が n 個のコマンドを保持できる場合、保留コマンドの総数は小 n 個から大 n x 4 個です。ただし、供給されるアドレスの指定先がすべて 1 つのグループに含まれている場合に限ります。

データパス

読み出しおよび書き込みデータはメモリコントローラーを通過せず、 mcCal モジュールに直接接続されます。 MC はmcRead および mcWrite モジュールに必要な制御信号を生成し、読み出しおよび書き込みデータのタイミングを知らせます。これら 2 つのモジュールは要求に応じて適切なタイミングでデータを取得または供給します。

読み出しおよび書き込みの結合

DDR メモリの効率を大にする中心的な役割を担うのが読み出しと書き込みの結合という概念です。読み出しから書き込み、書き込みから読み出しへの切り替えでは、バスが占有されるため貴重な時間が消費されます。このため、コントローラーは同じ種類の動作をまとめることを目指します。結合するトランザクションの数は、 2 つのパラメーターで制御します。

RDCYCLES (デフォルト値は 256) と WRCYCLES (デフォルト値は 128) です。スターベーションを防ぐために、これらのパラメーター仕様によってカウンター (各 10 ビット ) を保持および制御し、2 つの動作モード (読み出しと書き込み) を切り替えます。 MC は特定インスタンスで読み出しまたは書き込みのいずれかのモードにあり、そのタイプ (読み出しまたは書き込み) の要求のみに応えます。他方のモードに切り替わるのは、保留中の要求がすべて他方のタイプである場合、またはカウンターが満了した場合です。

読み出しおよび書き込みのサイクル数は、 RDCYCLES および WRCYCLES パラメーターによって変更できます。パラメーター値の設定が小さすぎると読み出しおよび書き込みモード間の切り替えが頻繁に発生し、効率が低下する恐れがあるので注意が必要です。逆に、設定を大きくしすぎるとバス効率は向上しますが、読み出しレイテンシが増加することになります。





順序変更 (リオーダリング)

mcGroup モジュールは、トランザクションの順序を限られた方法で変更します。モジュールにはコマンドキューがあります。このキューは、アドレス競合が発生した場合に、読み出しか書き込みかによって順序変更されます。高速動作を実現するため、あまり複雑な順序変更はインプリメントされていません。アドレス競合はバンク間のみで確認され、ページ間の競合は確認されません。

読み出しと書き込みは、動作モード (読み出しまたは書き込みのいずれか) に応じて入れ違いになる場合があります。読み出し (書き込み) は、ページステータスに応じて読み出し (書き込み) を先越す場合があります。たとえば、先行する動作がページが開くのを待っている状況で、ある読み出し (書き込み) が別の読み出し (書き込み) を飛び越す場合です。

別のトランザクションを割り振った方が動作効率が高まる可能性がある場合でも、スターベーションを防ぐために、あるトランザクションが割り振られます。エージングのメカニズムは、この目的で実装されています。

グループマシン

メモリコントローラーには 4 つのグループステートマシンがあります。これらのステートマシンは、テクノロジ(DDR3 または DDR4) と幅 (x4、 x8、 x16) に従って割り当てられます。各グループマシンの割り当てについて次にまとめます。ここで、 GM はグループマシン (0 ～ 3)、 BG はグループアドレス、 BA はバンクアドレスを表します。グループステートマシンの説明におけるグループは、概念的なグループであり、実際のグループと必ずしも一致しません (DDR4 の x4、 x8 の場合を除く )。

• DDR3、全デバイス ― 合計 8 バンク

° GM 0 : BA[2:1] == 2'b00、バンク 0 と 1 に対応

° GM 1 : BA[2:1] == 2'b01、バンク 2 と 3 に対応

° GM 2 : BA[2:1] == 2'b10、バンク 4 と 5 に対応

° GM 3 : BA[2:1] == 2'b11、バンク 6 と 7 に対応

• DDR4、 x4 および x8 デバイス ― 合計 16 バンク

° GM 0 : BG0 に対応、グループあたり 4 バンク




• DDR4、 x16 デバイス ― 合計 8 バンク

° GM 0 : BG0、 BA[1] == 0 に対応、グループあたり 2 バンク








エージングメカニズム (読み出しのみ)

性能向上のためにトランザクションを結合できます。優先順位付けで考慮することの 1 つが空きバンクです。その設定によっては、一部のトランザクションが過度に遅延する場合があるからです。このような問題を緩和するために AGINGパラメーターを使用できます。指定した待機サイクル値に達したトランザクションは、キューの先頭へと移動されます。それが (競合によって) 不可能な場合、優先順位付けのために先行するすべてのトランザクションが完了します。

PHY

PHY には、外部の DDR3 または DDR4 SDRAM デバイスへの下位の物理インターフェイス、および物理インターフェイス自体の動作信頼性を確保するためのキャリブレーションロジックがすべて含まれます。 PHY はメモリデバイスとのインターフェイスに必要な信号のタイミングおよびシーケンスを生成します。

PHY には次のような機能があります。

• クロック /アドレス /制御信号の生成ロジック

• 書き込みおよび読み出しデータパス

• 電源投入後の SDRAM 初期化ロジック

さらに、システムの静的遅延および動的遅延に対応するために、読み出しおよび書き込みデータパスのタイミングトレーニングを実行するキャリブレーションロジックもあります。





PHY アーキテクチャ全体

UltraScale アーキテクチャの PHY は専用ブロックとソフトキャリブレーションロジックで構成されています。専用ブロックは互いに隣接して配置され、高性能な物理層を構築するために必要なクロックおよびデータパス配線を短に抑えるよう、インターコネクトで直接接続されています。

メモリコントローラーおよびキャリブレーションロジックは、 4 分周または 2 分周された低周波数クロックドメインにある、この専用 PHY と通信します。分周比は DDR3 または DDR4 のメモリクロックに依存します。図 3-3 に、PHY デザインの詳細なブロック図を示します。

メモリコントローラーは、コントローラーと物理層を明確に分離するため、下位の PHY 要件からコマンド処理を独立させるように設計されています。コマンド処理は必要に応じてカスタムロジックに置き換えることができますが、その場合も PHY とのインターフェイス用ロジックは変わらず、そのままキャリブレーションロジックで使用できます。


図 3‐3 : PHY のブロック図





PHY アーキテクチャは phy.v 内のすべてのロジックを包含します。 PHY には、より小さなコンポーネントからメモリインターフェイスを構築するために、専用ハードブロックに対するラッパーがあります。バイトレーンにはすべてのクロック、リセット、および特定の I/O サブセットのデータパスが含まれます。専用クロッキングリソースと共に複数のバイトレーンをまとめてグループ化し、単一バンクのメモリインターフェイスを構築します。ハードシリコン物理層アーキテクチャの詳細は、『UltraScale™ アーキテクチャ SelctIO™ リソース Advance 仕様ユーザーガイド』(UG571) [参照 3] を参照してください。

メモリの初期化は Verilog RTL で実行されます。キャリブレーションとトレーニングは内蔵 MicroBlaze™ プロセッサによって実装されます。MicroBlaze コントローラーシステム (MCS) は I/O モジュールとブロック RAM にで構成されます。 calAddrDecode.v モジュールは、プロセッサからシステムのほかの部分へのインターフェイスを提供し、ヘルパーロジックをインプリメントします。 config_rom.v モジュールは、初期化とキャリブレーションの動作を制御する設定を格納し、ソースコードを再コンパイルせずに調整できるランタイムオプションを提供します。

アドレスユニットは MCS をローカルレジスタセットと PHY に接続します。そのために、メモリマップ内の空間から、 I/O モジュールバス上でアドレスデコードと制御変換を実行し、戻りデータを多重化します(calAddrDecode.v)。さらに、 DRAM インターフェイスの論理的概念から、 PHY アドレス空間における、ピン配置に依存する適切な遅延制御ロケーションへのアドレス変換 (マッピングと呼ばれる場合もある ) も実行します。

キャリブレーションアーキテクチャが提供するアドレスマップは、個々のデータ、制御、およびコマンドビットの遅延要素を操作する単純で整理されたものである一方、これらの I/O ピンの配置方法には柔軟性があります。特定のI/O 配置の場合、 FPGA ロジックへのパスは特定ピンに固定されます。 1 つのバイナリソフトウェアファイルですべてのメモリインターフェイスピン配置に対応できるよう、変換ブロックは単純な RIU アドレス指定をターゲットデザインのピン配置に固有の RIU アドレスに変換します。固有のアドレス変換はピン配置の選択後に MIG によって書き込まれます。次のコードは、これをサポートする RTL 構造の例を示したものです。

Casez(io_address)// MicroBlaze I/O module address // … static address decoding skipped //========================================// //===========DQ ODELAYS===================// //========================================// //Byte0 28’h0004100: begin //dq2 riu_addr_cal = /* MIG Generated */ 6’hd; riu_nibble = /* MIG Generated */ ‘h0; end // … additional dynamic addressing follows

表 3‐1 : PHY モジュール

モジュール名説明

mcCal.v cal.v、mcPI.v、およびキャリブレーションとメモリコントローラー間の MUX が含まれます。

cal.v MicroBlaze 処理システムと関連するロジックが含まれます。

mcPI.v 読み出しおよび書き込みのために、 PHY の信号タイミングを調整します。

calAddrDecode.v MicroBlaze プロセッサの FPGA ロジックインターフェイスです。

Config_rom キャリブレーションオプションのコンフィギュレーションを格納する場所です。

microblaze MicroBlaze プロセッサです。

iob.v バイト IOB モジュールすべてをインスタンシエートします。

iobByte.v 特定のバイトレーンに含まれるすべての信号で使用する I/O バッファーを生成します。





この例では、DQ0 がニブル 0 の Bit[0] に出力されます (ニブル 0 になるのはインスタンシエーション順による )。Bit[0]の ODELAY の RIU アドレスは 0x0D です (RIU アドレスマップの詳細は RIU 仕様を参照)。 DQ0 のアドレスが指定されると、つまりアドレス 0x000_4100 が指定されると、コードのこの部分がアクティブになります。これにより、ニブル 0 が有効になり (ワンホットダウンストリームにデコードされ)、アドレス 0x0D が RIU アドレスバスに転送されます。

MicroBlaze の I/O モジュールインターフェイスは、 3 クロックサイクルに 1 回の大レートで更新されます。キャリブレーションに必要な全機能を実装するには、このレートでは十分に高速でない場合があります。calAddrDecode.vに実装されたヘルパー回路は、レジスタからコマンドを取得し、少なくともその一部を PHY に発行できるように 1 サイクル精度に変換するのに必要な回路です。この回路はさらに、連続読み出しトランザクションと読み出しデータ比較を可能にするコマンド繰り返し機能もサポートします。

メモリの初期化およびキャリブレーションのシーケンス

システムリセットのディアサート後、 PHY はまず内部キャリブレーション手順をいくつか実行します。

1. I/O オフセットキャリブレーションを開始します。これは、シングルエンドの各ピンを内部調整し、シングルエンドのバッファーと差動バッファー間に本質的に存在する任意のオフセットを相殺する動作です。

2. I/O オフセットキャリブレーションが完了したら、 PHY の内蔵セルフチェック (BISC) を実行します。

3. PHY 内で BISC を使用し、キャリブレーション完了後の電圧および温度のトラッキング機能で使用する内部スキューを計算します。

4. BISC が完了すると、キャリブレーションロジックはメモリに必要なパワーオン初期化シーケンスを実行します。その後、書き込みおよび読み出しデータパスのタイミングキャリブレーションが複数の段階にわたって実行されます。

5. キャリブレーションの完了後、PHY は電圧および温度のトラッキング機能で使用する内部オフセットを計算します。

6. PHY がキャリブレーションの完了を示し、コントローラーはメモリへのコマンド発行を開始します。





図 3-4 に、メモリの初期化およびキャリブレーションの各段階を含む全体的なフローを示します。


図 3‐4 : PHY 全体の初期化およびキャリブレーションのシーケンス




第 4章

コアを使用するデザインこの章では、コアを使用した設計をより容易にするためのガイドラインおよび追加情報を紹介します。

クロッキングメモリインターフェイスには MMCM が 1 つ、TXPLL がメモリインターフェイスが使用する I/O バンクあたり 1 つ、BUFG が 2 つ、 BUFGCE が 1 つ必要です。これらのクロッキングコンポーネントを使用して、適切なクロック周波数とメモリインターフェイスの正常動作に必要な位相シフトを生成します。

TXPLL は各バンクに 2 つあります。 1 つのバンクを 2 つのメモリインターフェイスで共用する場合、そのバンクにある両方の TXPLL を使用します。

注記 : MIG によって適切なクロッキング構造が生成されますが、 RTL への変更はサポートされていません。

MIG ツールは目的とするインターフェイス向けに適切なクロッキング構造を生成します。この構造は変更できません。可能なクロックコンフィギュレーションは次のとおりです。

• GCIO に接続される差動基準クロックソース

• GCIO から MMCM (GCIO と同じバンク内に配置されたもの)

• MMCM から BUFG (MMCM と同じバンク内に配置されたもの)

• BUFG (MMCM 内) から BUFG (メモリインターフェイスの中央のバンクに配置されたもの)。 FPGA ロジックおよびすべての TXPLL を駆動

• BUFG (MMCM 内) から 2 分周モードの BUFGCE (メモリインターフェイスの中央のバンクに配置されたもの)。1/2 レートの FPGA ロジックを駆動

要件

GCIO

• 差動 I/O 規格を使用すること

• メモリインターフェイスと同じ I/O カラム内にあること

MMCM

• MMCM は FPGA ロジックのシステムクロック (メモリクロックの 4 分周) を生成する

• GCIO と同じバンク内にあること

• 内部フィードバックを使用すること

• 入力分周器によって分周される入力クロック周波数 70MHz (CLKINx/D 70MHz) であること

• 整数倍の周波数および出力分周値を使用すること




第 4 章 : コアを使用するデザイン

MMCM の BUFG およびクロックルート

• MMCM と同じバンク内にあること

BUFG/BUFGCE およびクロックルート

• BUFGCE はシステムクロックを 2 分周するために使用する

• BUFGCE と BUFG およびクロックルートはメモリインターフェイスのも中央寄りのバンクに配置すること

° 2 バンクシステムの場合、いずれのバンクも使用可能。 MIG は中央バンクとして、 GUI では常に選択された上位のバンクを参照

° 4 バンクシステムの場合、中央寄りの 2 つのバンクのいずれも使用可能。 MIG は中央バンクとして、選択された上位のバンクから 2 番目のバンクを参照。

° BUFG と BUFGCE は同じバンク内にあること

TXPLL

• TXPLL からの CLKOUTPHY は、そのバンク内の XiPhy を駆動する

• 位相シフト 90° の CLKFBOUT を使用するように TXPLL を設定すること

• MMCM ロック出力が High に遷移するまで TXPLL をリセット状態に保持すること






図 4-1 に、3 バンクメモリインターフェイスのクロッキング構造の例を示します。GCIO が 4 番目のバンクの MMCMを駆動し、この MMCM がメモリインターフェイスの中央にあるバンク 2 へのクロックを BUFG を介して駆動します。このクロックは、このバンクにある BUFG と BUFGCE の両方を駆動します。 BUFG の出力はインターフェイスの各バンクで使用する TXPLL を駆動します。

リセット非同期のリセット入力を使用できます。このアクティブ High のリセット信号は、コントローラークロックの 20 サイクル以上アサートする必要があります。


図 4‐1 : 3 バンクメモリインターフェイスのクロッキング構造





DDR3 の PCB ガイドライン

概要

ここでは、一般的な DDR3 インターフェイスの電気的設計に関するガイドラインを、 UltraScale™ アーキテクチャのシステムレベルシグナルインテグリティシミュレーションに基づいて示します。この製品ガイドでは、代表的なサンプルデザインとして、x8 デバイスを用いた 4 コンポーネントの DDR3 32 ビット幅インターフェイスを使用します。

x16 DRAM コンポーネントは x8 DRAM コンポーネントと物理的な幅が同じであるため、 4 コンポーネント (x16DRAM) 64 ビット幅インターフェイスにも同じ設計規則を適用できます。その他の DDR3 メモリインターフェイスの設計ガイドラインは、この製品ガイドの今後のバージョンに記載していく予定です。

重要 : DDR3 インターフェイスに規定されている大データレートを実現するために、ここに記載されたすべてのガイドラインに従うことを推奨します。システムレベルのタイミングを保証するために、デザインごとにシグナルインテグリティシミュレーションを実施してください。

DDR3 メモリインターフェイス信号の説明

DDR3 DRAM のメモリインターフェイスは、表 4-1 に示すクロック、制御、アドレス、コマンド、データの各信号から構成されます。

表 4‐1 : DDR3 メモリインターフェイス信号の説明

信号名説明

クロック信号

ck_p/n[1:0] 差動クロック

制御信号

cke[1:0] クロックイネーブル

cs_n[1:0] チップセレクト

odt[1:0] オンダイ終端イネーブル

アドレス信号

a[15:0] メモリアドレスバス

ba[2:0] バンクアドレス

コマンド信号

ras_n 行アドレス選択

cas_n 列アドレス選択

we_n 書き込みイネーブル

データ信号

dq[63:0](1)データバス

dqs_p/n[3:0] 差動データストローブ

1. データグループには dq と dm が含まれます。





基準スタックアップ

この設計ガイドでは、表 4-2 のスタックアップを使用して説明します。電気的配線の制約は、すべてこの基準スタックアップに対して定義されます。実際のスタックアップは、この基準スタックアップとは異なる可能性があります。スペースなどの関連する制約は適宜調整する必要があります。

重要 : メモリインターフェイスから大性能を引き出すには、高速のデータ信号を、PCB コア層より上の信号層に配線することを推奨します。つまり、図 4-2 の L3/L5 です。これによって PCB を介したクロストークの影響が小限に抑えられます。 addr/cmd/ctrl などのより低速な信号はタイミングマージンが大きいため、 PCB コア層より下の信号層に配線できます。差動方式の信号、クロック、ストローブは、 FPGA ピンから DRAM ピンに至るすべての経路で、緊密にカップリングさせて配線することを推奨します。 PCB コアより下の信号層に配線される信号では、図 4-3 に示すとおりタイミングマージンが劣化する可能性があります。システム設計者は IBIS (I/O Buffer Information Specification) や、その他のシミュレーションツールを使用し、ザイリンクスのメモリシミュレーションガイドラインに従ってこのようなデザインのタイミングマージンを判断する必要があります。

表 4‐2 :基準スタックアップ

レイヤー厚さ (mil) 説明

L12.5

0.5oz 上面2.9

L20.6

0.5oz P/G4.5

L30.6

0.5oz SIG4.5

L40.6

0.5oz P/G4.5

L50.6

0.5oz SIG4.5

L61.2

1.0oz P/G8.0

L71.2

1.0oz P/G8.0

L81.2

1.0oz P/G8.0

L91.2

1.0oz P/G8.0

L101.2

1.0oz P/G8.0

L111.2

1.0oz P/G4.5

L120.6

0.5oz SIG4.5





注記 : この基準スタックアップの材質は、 Isola High-Tg FR-4、 370H です。

L130.6

0.5oz P/G4.5

L140.6

0.5oz SIG4.5

L150.6

0.5oz P/G2.9

L16 2.5 0.5oz 下面

表 4‐2 :基準スタックアップ (続き)



図 4‐2 : レイヤー 3 の配線例







4 つの DRAM コンポーネント構成のトポロジおよび配線ガイドライン

addr/cmd/ctrl のフライバイ終端

高速の信号を使用する DDR3 では、シグナルインテグリティを適化するために、 addr/cmd/ctrl 信号に対してフライバイトポロジを適用します。各 DRAM のアドレス、コマンド、制御の各ピンは、単一のトレースに接続されて遠端で終端されます。

クロックのフライバイ終端

フライバイトポロジにおいて本質的に避けられないクロックと dqs 信号間のタイミングスキューは、 DDR3 のライトレベリング機能によって低減されます。


図 4‐4 : 4 つの DRAM コンポーネント構成における addr/cmd/ctrl のフライバイ終端

表 4‐3 : addr/cmd/ctrl 信号に対するインピーダンス、配線長、スペースのガイドライン

パラメーターL0 (FPGA ブレークアウト )

L1

(メイン PCB)L2 (DRAM ブレークアウト )

L3 (DRAM 間) L4 (RTT まで) 単位

トレースタイプストリップライン

ストリップライン




–

シングルエンドインピーダンス Z0 50±10% 36±10% 50±10% 50±10% 39±10% Ω

トレース幅 4.0 7.0 4.0 4.0 6.0 mil

トレース長 0 ～ 0.5 1.0 ～ 3.0 0 ～ 0.1 0.35 ～ 0.55 0.6 ～ 1.0 インチ

addr/cmd/ctrl のスペース ( 小値) 4.0 8.0 4.0 8.0 8.0 mil

クロック信号とのスペース ( 小値) 8.0 20 8.0 20 20 mil

その他のグループ信号とのスペース( 小値)

8.0 30 30 30 30 mil

大 PCB ビア数 6.0。配置は図 4-4 を参照してください。 –


図 4‐5 : 4 つの DRAM コンポーネント構成におけるクロックのフライバイ終端





データ信号のポイントツーポイント接続

表 4‐4 : クロック信号に対するインピーダンス、配線長、スペースのガイドライン


L1








–

クロックの差動インピーダンス Zdiff 86±10% 76±10% 86±10% 90±10% 76±10% Ω

トレース幅/スペース /幅 4.0/4.0/4.0 6.0/6.0/6.0 4.0/4.0/4.0 4.0/5.0/4.0 6.0/6.0/6.0 mil

トレース長 0 ～ 0.5 1.0 ～ 3.0 0 ～ 0.1 0.35 ～ 0.55 0.6 ～ 1.0 インチ

addr/cmd/ctrl のスペース ( 小値) 8.0 20 8.0 20 20 mil

その他のグループ信号とのスペース ( 小値)

8.0 30 30 30 30 mil

信号あたりの大 PCB ビア数 6.0。配置は図 4-4 と図 4-5 を参照してください。 –


図 4‐6 : 4 つの DRAM コンポーネント構成におけるデータ信号のポイントツーポイント接続

表 4‐5 :データ信号に対するインピーダンス、配線長、スペースのガイドライン

パラメーターL0 (FPGA 信号ブレークアウト )

L1 (メイン PCB)L2 (DRAM 信号ブレークアウト )

単位

トレースタイプストリップラインストリップラインストリップライン –

dq のシングルエンドインピーダンス Z0 50±10% 39±10% 50±10% Ω

dqs の差動インピーダンス Zdiff 86±10% 76±10% 86±10% Ω

トレース幅 (公称値) 4.0 6.0 4.0 mil

差動トレースの幅/スペース /幅 4.0/4.0/4.0 6.0/6.0/6.0 4.0/4.0/4.0 mil

トレース長 (公称値) 0 ～ 0.5 1.0 ～ 5.0 0 ～ 0.1 インチ

バイト内のスペース ( 小値) 4.0 8.0 4.0 mil

バイト間のスペース ( 小値) 4.0 20 4.0 mil

dq とストローブのスペース ( 小値) 4.0 20 8.0 mil

その他のグループ信号とのスペース ( 小値) 8.0 30 30 mil






DDR3 の配線制約

DDR3 メモリインターフェイスの各信号グループには、次の 2 つの制約要件があります。

• 総配線長の制約

• 配線長一致の制約

表 4-6 に総配線長の制約を示します。

表 4-7 に配線長一致の制約を示します。

表 4-8 にデータグループ配線長一致の制約を示します。

重要 : 配線長一致の制約には、パッケージの配線長も含める必要があります。

表 4‐6 :総配線長の制約

信号グループ参照図総配線長の制約 (インチ)

addr/cmd/ctrl P0+L0+L1+8×L2+3×L3+L4 図 4-4 8.4

データ信号 P0+L0+L1+L2 図 4-6 7.0

表 4‐7 :データグループ配線長一致の制約

信号グループ配線長一致の制約 (mil)

データとストローブストローブ ± 20

データ (1) ±15

dqs_p と dqs_n ±5.0

1. データグループには dq と dm が含まれます。

表 4‐8 : addr/cmd/ctrl 配線長一致の制約

信号信号セグメント配線長一致の制約

addr/cmd/ctrl、クロック

FPGA から DRAM #1

±50mil

FPGA から DRAM #2

FPGA から DRAM #3

FPGA から DRAM #4

DRAM #1 から DRAM #2



DRAM #4 から RTT

ck_p と ck_n

FPGA から DRAM #1

±5.0mil

FPGA から DRAM #2

FPGA から DRAM #3

FPGA から DRAM #4




DRAM #4 から RTT





一般的な配線ガイドライン

1. 同じバイト信号は同じ層に含めます。

2. 信号ラインは、べた基準プレーン上に配線します。図 4-7 に示すように、ボイド上に配線することは避けてください。


図 4‐7 :べた基準プレーン上の信号配線





3. 基準プレーンが分断している箇所の上に配線することは避けてください (図 4-8)。

4. 図 4-7 に示すとおり、配線はブレークアウト領域を除き、基準プレーンおよびボイドの縁から 30mil 以上離します。

5. ブレークアウト領域の信号ラインは、ビア用ボイドのアパーチャの中央に配線します。ビア用ボイドの縁に配線することは避けてください (図 4-9)。

6. 信号ビアの近くに GND スティッチングビアを設けます。


図 4‐8 :基準プレーンの分断部分の上の信号配線


図 4‐9 : ブレークアウト領域の配線





7. addr/cmd/ctrl の VTT 終端では、 4 つの終端抵抗につき 1 つの 0.1μF キャパシタを組み合わせ、 4 つの抵抗と物理的に交互に並べます (図 4-10)。

8. 図 4-11 にコンポーネントが 1 つの場合の実装を適化する推奨配置を示します。図 4-12 にコンポーネントが 5つの場合のフライバイトポロジによる実装の推奨配置を示します。


図 4‐10 : addr/cmd/ctrl の VTT 終端






図 4‐11 : コンポーネントが 1 つの場合の推奨配置





ODT 設定

表 4-9 に、 4 つのコンポーネント構成の DDR3 32 ビット x8 DRAM または 64 ビット x16 DRAM シングルランクにおける ODT の推奨設定を示します。


図 4‐12 : コンポーネントが 5 つの場合のフライバイトポロジによる推奨配置

表 4‐9 : ODT 設定

項目設定

ODT_NOM 40

ODT_WR 無効





DDR4 の PCB ガイドライン

概要

ここでは、一般的な DDR4 インターフェイスの電気的設計に関するガイドラインを、 UltraScale アーキテクチャのシステムレベルシグナルインテグリティシミュレーションに基づいて示します。この製品ガイドでは、代表的なサンプルデザインとして、 x8 デバイスを用いた 4 コンポーネントの DDR4 32 ビット幅インターフェイスを使用します。

x16 DRAM コンポーネントは x8 DRAM コンポーネントと物理的な幅が同じであることから、 4 コンポーネント (x16DRAM) 64 ビット幅インターフェイスにも同じ設計規則を適用できます。その他の DDR4 メモリインターフェイスの設計ガイドラインは、この製品ガイドの今後のバージョンに記載していく予定です。

重要 : DDR4 インターフェイスに規定されている大データレートを実現するために、ここに記載されたすべてのガイドラインに従うことを推奨します。システムレベルのタイミングを保証するために、デザインごとにシグナルインテグリティシミュレーションを実施してください。

DDR4 メモリインターフェイス信号の説明

DDR4 DRAM のメモリインターフェイスは、表 4-10 に示すクロック、制御、アドレス、データの各信号から構成されます。

表 4‐10 : DDR4 メモリ I/O 信号の説明

信号名説明

クロック信号

ck_t、 ck_c 差動クロック

制御信号

cke クロックイネーブル

cs_n チップセレクト

odt オンダイ終端イネーブル

アドレス信号

a[17:0] アドレス入力

bg[1:0] バンクグループ入力

ba[1:0] バンクアドレス入力

act_n アクティブ化コマンド入力

par コマンドおよびアドレスのパリティ入力

データ信号

dq[63:0] データ入力/出力

dqs_t,_c[3:0] データストローブ (差動)

dm_n/dbi_n(1)データマスクおよびデータバス反転

1. データグループには dq と dm_n/dbi_n が含まれます。





基準スタックアップ

この設計ガイドでは、表 4-11 のスタックアップを使用して説明します。電気的配線の制約は、すべてこの基準スタックアップに対して定義されます。実際のスタックアップは、この基準スタックアップとは異なる可能性があります。スペースなどの関連する制約は適宜調整する必要があります。

重要 : メモリインターフェイスから大性能を引き出すには、高速のデータ信号を、PCB コア層より上の信号層に配線することを推奨します。つまり、図 4-13 の L3/L5 です。これによって PCB を介したクロストークの影響が小限に抑えられます。 addr/cmd/ctrl などのより低速の信号はタイミングマージンが大きいため、 PCB コア層より下の信号層に配線できます。差動方式の信号、クロック、ストローブは、 FPGA ピンから DRAM ピンに至るすべての経路で、緊密にカップリングさせて配線することを推奨します。 PCB コアより下の信号層に配線される信号では、図 4-14 に示すとおりタイミングマージンが劣化する可能性があります。システム設計者は IBIS (I/O Buffer Information Specification) や、その他のシミュレーションツールを使用し、ザイリンクスのメモリシミュレーションガイドラインに従ってこのようなデザインのタイミングマージンを判断する必要があります。

表 4‐11 :基準スタックアップ


L12.5

0.5oz 上面2.9

L20.6

0.5oz P/G4.5

L30.6

0.5oz SIG4.5

L40.6

0.5oz P/G4.5

L50.6

0.5oz SIG4.5

L61.2

1.0oz P/G8.0

L71.2

1.0oz P/G8.0

L81.2

1.0oz P/G8.0

L91.2

1.0oz P/G8.0

L101.2

1.0oz P/G8.0

L111.2

1.0oz P/G4.5

L120.6

0.5oz SIG4.5





注記 : この基準スタックアップの材質は、 Isola High-Tg FR-4、 370H です。

L130.6

0.5oz P/G4.5

L140.6

0.5oz SIG4.5

L150.6

0.5oz P/G2.9

L16 2.5 0.5oz 下面

表 4‐11 :基準スタックアップ (続き)










4 つの DRAM コンポーネント構成のトポロジおよび配線ガイドライン

addr/cmd/ctrl のフライバイ終端

高速の信号を使用する DDR4 では、シグナルインテグリティを適化するために、 addr/cmd/ctrl 信号に対してフライバイトポロジを適用します。各 DRAM のクロック、アドレス、コマンド、制御の各ピンは、単一のトレースに接続されて遠端で終端されます。フライバイトポロジにおいて本質的に避けられないクロックと dqs 信号間のタイミングスキューは、 DDR4 のライトレベリング機能によって低減されます。

クロックのフライバイ終端

フライバイトポロジにおいて本質的に避けられないクロックと dqs 信号間のタイミングスキューは、 DDR4 のライトレベリング機能によって低減されます。


図 4‐15 : 4 つの DRAM コンポーネント構成における addr/cmd/ctrl のフライバイ終端

表 4‐12 : addr/cmd/ctrl 信号に対するインピーダンス、配線長、スペースのガイドライン


L1








–

シングルエンドインピーダンス Z0 50±10% 36±10% 50±10% 50±10% 39±10% Ω

トレース幅 4.0 7.0 4.0 4.0 6.0 mil

トレース長 0 ～ 0.5 1.0 ～ 3.0 0 ～ 0.1 0.35 ～ 0.55 0.6 ～ 1 インチ

addr/cmd/ctrl のスペース ( 小値) 4.0 8.0 4.0 8.0 8.0 mil

クロック信号とのスペース ( 小値) 8.0 20 8.0 20 20 mil

その他のグループ信号とのスペース( 小値)

8.0 30 30 30 30 mil



図 4‐16 : 4 つの DRAM コンポーネント構成におけるクロックのフライバイ終端





データ信号のポイントツーポイント接続

表 4‐13 : クロック信号に対するインピーダンス、配線長、スペースのガイドライン


L1 (メイン PCB)L2 (DRAM ブレークアウト)







–

クロックの差動インピーダンス Zdiff 86 76 86 90 76 Ω

トレース幅/スペース /幅 4.0/4.0/4.0 6.0/6.0/6.0 4.0/4.0/4.0 4.0/5.0/4.0 6.0/6.0/6.0 mil

トレース長 0 ～ 0.5 L1 (図 4-15)+0.09

0 ～ 0.1 0.35 ～ 0.55 0.6 ～ 1.0 インチ

addr/cmd/ctrl のスペース ( 小値) 8.0 20 8.0 20 20 mil

その他のグループ信号とのスペース ( 小値)

8.0 30 30 30 30 mil

信号あたりの大 PCB ビア数 6.0。配置は図 4-16 を参照してください。 –


図 4‐17 : 4 つの DRAM コンポーネント構成におけるデータ信号のポイントツーポイント接続

表 4‐14 :データ信号に対するインピーダンス、配線長、スペースのガイドライン

パラメーターL0 (FPGA 信号ブレークアウト )

L1 (メイン PCB)L2 (DRAM 信号ブレークアウト )

単位

トレースタイプストリップラインストリップラインストリップライン –

dq のシングルエンドインピーダンス Z0 50±10% 39±10% 50±10% Ω

dqs の差動インピーダンス Zdiff 86 76 86 Ω

トレース幅 (公称値) 4.0 6.0 4.0 mil

差動トレースの幅/スペース /幅 4.0/4.0/4.0 6.0/6.0/6.0 4.0/4.0/4.0 mil

トレース長 0 ～ 0.5 1.0 ～ 4.0 0 ～ 0.1 インチ

バイト内のスペース ( 小値) 4.0 8.0 4.0 mil

バイト間のスペース ( 小値) 4.0 20 4.0 mil

dq とストローブのスペース ( 小値) 4.0 20 8.0 mil

その他のグループ信号とのスペース ( 小値) 8.0 30 30 mil






DDR4 の配線制約

DDR4 メモリインターフェイスの各信号グループには、次の 2 つの制約要件があります。

• 総配線長の制約

• 配線長一致の制約

表 4-15 に総配線長の制約を示します。

表 4-16 に配線長一致の制約を示します。

表 4-17 にデータグループ配線長一致の制約を示します。

重要 : 配線長一致の制約には、パッケージの配線長も含める必要があります。

表 4‐15 :総配線長の制約

信号グループ参照図総配線長の制約 (インチ)

addr/cmd/ctrl P0+L0+L1+8×L2+3×L3+L4 図 4-15 8.4

クロックと addr/cmd/ctrl 図 4-16 +0.09

データ信号 P0+L0+L1+L2 図 4-17 6.0

表 4‐16 :データグループ配線長一致の制約

信号グループ配線長一致の制約 (mil)

データとストローブストローブ ± 20

データ (1) ±15

dqs_p と dqs_n ±5.0

1. データグループには dq と dm_n/dbi_n が含まれます。

表 4‐17 : addr/cmd/ctrl 配線長一致の制約

信号信号セグメント配線長一致の制約

addr/cmd/ctrl

FPGA から DRAM #1

±50mil

FPGA から DRAM #2

FPGA から DRAM #3

FPGA から DRAM #4




DRAM #4 から RTT

ck_t と ck_c

FPGA から DRAM #1

±5.0mil

FPGA から DRAM #2

FPGA から DRAM #3

FPGA から DRAM #4




DRAM #4 から RTT





一般的な配線ガイドライン

1. 同じバイト信号は同じ層に含めます。

2. 信号ラインはべた基準プレーン上に配線します。図 4-18 に示すように、ボイド上に配線することは避けてください。


図 4‐18 :べた基準プレーン上の信号配線





3. 基準プレーンが分断している箇所の上に配線することは避けてください (図 4-19)。

4. 図 4-18 に示すとおり、配線はブレークアウト領域を除き、基準プレーンおよびボイドの縁から 30mil 以上離します。

5. ブレークアウト領域の信号ラインは、ビア用ボイドのアパーチャの中央に配線します。ビア用ボイドの縁に配線することは避けてください (図 4-20)。

6. 信号ビアの近くに GND スティッチングビアを設けます。


図 4‐19 :基準プレーンの分断部分の上の信号配線


図 4‐20 : ブレークアウト領域の配線





7. addr/cmd/ctrl の VTT 終端では、 4 つの終端抵抗につき 1 つの 0.1μF キャパシタを組み合わせ、 4 つの抵抗と物理的に交互に並べます (図 4-21)。

8. 図 4-22 にコンポーネントが 1 つの場合の実装を適化する推奨配置を示します。図 4-23 にコンポーネントが 5 つの場合のフライバイトポロジによる実装の推奨配置を示します。


図 4‐21 : addr/cmd/ctrl の VTT 終端






図 4‐22 : コンポーネントが 1 つの場合の推奨配置





ODT 設定

表 4-18 に、4 つのコンポーネント構成の DDR4 32 ビット x8 DRAM または 64 ビット x16 DRAM シングルランクにおける ODT の推奨設定を示します。


図 4‐23 : コンポーネントが 5 つの場合のフライバイトポロジによる推奨配置

表 4‐18 : ODT 設定

項目設定

ODT_NOM 40

ODT_PARK 無効

ODT_WR 無効





ピンおよびバンクの規則

DDR3 のピン規則

ここでは、シングルランクメモリインターフェイスの規則について説明します。マルチランクについては、ザイリンクスにお問い合わせください。

• アドレス /制御とは cs_n、 ras_n、 cas_n、 we_n、 ba、 ck、 cke、 a、 odt を意味します。

• 1 バイトレーン内のピンには N0 から N12 の番号が付けられています。

• バンク内のバイトレーンは、 T0、 T1、 T2、 T3 で識別します。バイトレーン内のニブルは、バイトレーン識別子の末尾に付加される U または L 識別子で区別します。つまり、 T0L、 T0U、 T1L、 T1U、 T2L、 T2U、 T3L、 T3Uのようになりす。

注記 :各バンクに 2 つの PLL があり、コントローラーはインターフェイスが使用するすべてのバンクで PLL を 1 つ使用します。

1. dqs、 dq、 dm の配置

a. x8 または x16 コンポーネントを使用するデザイン ― dqs は U で識別される上位ニブル内の専用バイトクロックペア上に配置する必要があります。 dqs に対応する dq は、同じバイトレーン内のピン 1 と 12 を除いたいずれかに配置します。

b. x4 コンポーネントを使用するデザイン ― dqs はニブル内の専用バイトクロックペア上に配置する必要があります。 dqs に対応する dq は、同じニブル内の N1 (下位ニブルの場合) と N12 (上位ニブルの場合) を除いたいずれかのピンに配置します。

c. dm (使用する場合) は、対応する dqs と同じバイトレーン内の N0 ピンに配置する必要があります。

2. バイトレーンはデータまたはアドレス /制御のいずれかに設定します。

a. ピン N1 と N12 はデータバイトレーン内でアドレス /制御用に使用できます。

b. アドレス /制御バイトレーン内にデータ信号 (dqs、 dq、 dm) は配置できません。

3. アドレス/制御は、アドレス/制御バイトレーン内の 13 本のピンのいずれにも配置できます。アドレス/制御は同じバンクに含める必要があります。アドレス/制御はも中心寄りのバンク内に配置します。

4. 各バンクに 1 つの vr ピンがあり、 DCI が必要です。 DCI カスケード接続は禁止です。『UltraScale™ アーキテクチャ SelectIO™ リソース Advance 仕様ユーザーガイド』 (UG571) [参照 3] に記載された DCI に関するすべての規則に従う必要があります。

5. ck はバイトレーンの中央にあり、上位バイトクロックペアと呼ばれる PN ペアに配置する必要があります。

6. reset_n は、FPGA ロジックのタイミングおよび選択したバンクの I/O 規格 (LVCMOS15 または LVCMOS135) を満たす限り、いずれのピンに配置してもかまいません。

7. バンクは 2 つのコントローラーで共有できます。

a. 各バイトレーンは特定のコントローラーが専用で使用します (reset_n を除く )。

b. 一方のコントローラーのバイトレーンを他方のコントローラーのバイトレーン内に配置することはできません。たとえば、コントローラー A と B がある場合、 AABB は可能ですが、 ABAB は禁止です。

8. メモリインターフェイスが使用するすべての I/O バンクは、同じカラム内になければなりません。

9. 144 ビット幅インターフェイスの場合、インターフェイスの高さは大でバンク 5 つ分です。

10. バンクスキップは禁止です。

11. インターフェイス内のマスター PLL の入力クロックは、メモリインターフェイスで使用する I/O カラム内のクロック機能を備えたペアによって供給する必要があります。





12. 専用の VREF ピンがあります (上記の規則には含まれていない)。内部または外部の VREF を使用できます。外部VREF を使用しない場合、 VREF ピンは 500Ω の抵抗でグランドにプルダウンする必要があります。詳細は、『UltraScale™ アーキテクチャ SelectIO™ リソース Advance 仕様ユーザーガイド』 (UG571) [参照 3] を参照してください。これらのピンは、使用する規格に従って適切に接続します。

13. インターフェイスは同じ I/O バンクタイプ (High Range または High Performance) に含む必要があります。バンクタイプの混用は、上記手順 6 の reset_n と手順 11 で説明した入力クロックを除いて禁止です。

DDR3 ピン配置の例

表 4-19 に、 1 つのバンクに含まれる 16 ビットの DDR3 インターフェイスの例を示します。これは、 2 x 8 DDR3 コンポーネントを使用するコンポーネントインターフェイスの例です。

表 4‐19 : 1 つのバンクに含まれる 16 ビットの DDR3 インターフェイス

バンク信号名バイトグループ I/O タイプ特記

1 a0 T3U_12 – –

1 a1 T3U_11 N –

1 a2 T3U_10 P –

1 a3 T3U_9 N –

1 a4 T3U_8 P –

1 a5 T3U_7 N DBC-N

1 a6 T3U_6 P DBC-P

1 a7 T3L_5 N –

1 a8 T3L_4 P –

1 a9 T3L_3 N –

1 a10 T3L_2 P –

1 a11 T3L_1 N DBC-N

1 a12 T3L_0 P DBC-P

1 a13 T2U_12 – –

1 a14 T2U_11 N –

1 we T2U_10 P –

1 cas_n T2U_9 N –

1 ras_n T2U_8 P –

1 ck_n T2U_7 N QBC-N

1 ck_p T2U_6 P QBC-P

1 cs_n T2L_5 N –

1 ba0 T2L_4 P –

1 ba1 T2L_3 N –

1 ba2 T2L_2 P –





1 pll refclk_n T2L_1 N QBC-N

1 pll refclk_p T2L_0 P QBC-P

1 cke T1U_12 – –

1 dq15 T1U_11 N –

1 dq14 T1U_10 P –

1 dq13 T1U_9 N –

1 dq12 T1U_8 P –

1 dqs1_n T1U_7 N QBC-N

1 dqs1_p T1U_6 P QBC-P

1 dq11 T1L_5 N –

1 dq10 T1L_4 P –

1 dq9 T1L_3 N –

1 dq8 T1L_2 P –

1 odt T1L_1 N QBC-N

1 dm1 T1L_0 P QBC-P

1 vr T0U_12 – –

1 dq7 T0U_11 N –

1 dq6 T0U_10 P –

1 dq5 T0U_9 N –

1 dq4 T0U_8 P –

1 dqs0_n T0U_7 N DBC-N

1 dqs0_p T0U_6 P DBC-P

1 dq3 T0L_5 N –

1 dq2 T0L_4 P –

1 dq1 T0L_3 N –

1 dq0 T0L_2 P –

1 reset_n T0L_1 N DBC-N

1 dm0 T0L_0 P DBC-P

表 4‐19 : 1 つのバンクに含まれる 16 ビットの DDR3 インターフェイス (続き)






DDR4 のピン規則

ここでは、シングルランクメモリインターフェイスの規則について説明します。マルチランクについては、ザイリンクスにお問い合わせください。

• アドレス /制御とは cs_n、 ras_n、 cas_n、 we_n、 ba、 bg、 ck、 cke、 a、 odt、 act_n、 par を意味します。


• バンク内のバイトレーンは、 T0、 T1、 T2、 T3 で識別します。バイトレーン内のニブルは、バイトレーン識別子の末尾に付加される U または L 識別子で区別します。つまり、 T0L、 T0U、 T1L、 T1U、 T2L、 T2U、 T3L、 T3Uのようになりす。


1. dqs、 dq、 dm/dbi の配置

a. x8 または x16 コンポーネントを使用するデザイン ― dqs は U で識別される上位ニブル内の専用バイトクロックペア上に配置する必要があります。dqs に対応する dq は、同じバイトレーン内の N1 と N12 を除いたピンのいずれかに配置します。

b. x4 コンポーネントを使用するデザイン ― dqs はニブル内の専用バイトクロックペア上に配置する必要があります。 dqs に対応する dq は、同じニブル内の N1 (下位ニブルの場合) と N12 (上位ニブルの場合) を除いたいずれかのピンに配置します。

c. dm/dbi は、対応する dqs と同じバイトレーン内の N0 ピンに配置する必要があります。


a. ピン N1 と N12 はデータバイトレーン内でアドレス /制御用に使用できます。

b. アドレス /制御バイトレーン内にデータ信号 (dqs、 dq、 dm/dbi) は配置できません。



5. ck はバイトレーンの中央にあり、上位バイトクロックペアと呼ばれる PN ペアに配置する必要があります。

6. reset_n は、 FPGA ロジックのタイミングおよび選択したバンクの I/O 規格を満たす限り、いずれのピンに配置してもかまいません。








12. DDR4 で使用するバンク内の専用 VREF ピンは、500Ω の抵抗を介してグランドに接続する必要があります。DDR4には内部 VREF が必要です。詳細は、『UltraScale™ アーキテクチャ SelectIO™ リソース Advance 仕様ユーザーガイド』 (UG571) [参照 3] を参照してください。






14. このインターフェイスは、コマンドおよびアドレスパリティの par 入力と alert_n 入力/出力をサポートしていません。これらのピンを使用しない場合の適切な接続方法については、メモリベンダーにお問い合わせください。

重要 : コンポーネントインターフェイスを構築する場合、そのインターフェイスで使用するコンポーネントはすべて同じでなければなりません。 x16 コンポーネントのバンクグループ数は、 x8 コンポーネントと異なります。たとえば、 72 ビット幅のコンポーネントインターフェイスは、 x8 コンポーネントを 9 つ使用して構築するか、 5 つの x16コンポーネントを使用し、うち 1 つのコンポーネントは半分を未使用とします。 4 つの x16 コンポーネントと 1 つのx8 コンポーネントから作成することはできません。

DDR4 ピン配置の例

表 4-20 に、 2 つのバンクに含まれる 32 ビットの DDR4 インターフェイスの例を示します。これは、 4 x 8 DDR4 コンポーネントを使用するコンポーネントインターフェイスの例です。

表 4‐20 : 2 つのバンクに含まれる 32 ビットの DDR4 インターフェイス


バンク 1

1 – T3U_12 – –

1 – T3U_11 N –

1 – T3U_10 P –

1 – T3U_9 N –

1 – T3U_8 P –

1 – T3U_7 N DBC-N

1 – T3U_6 P DBC-P

1 – T3L_5 N –

1 – T3L_4 P –

1 – T3L_3 N –

1 – T3L_2 P –

1 – T3L_1 N DBC-N

1 – T3L_0 P DBC-P

1 – T2U_12 – –

1 – T2U_11 N –

1 – T2U_10 P –

1 – T2U_9 N –

1 – T2U_8 P –

1 – T2U_7 N QBC-N

1 – T2U_6 P QBC-P

1 – T2L_5 N –





1 – T2L_4 P –

1 – T2L_3 N –

1 – T2L_2 P –

1 – T2L_1 N QBC-N

1 – T2L_0 P QBC-P

1 reset_n T1U_12 – –

1 dq31 T1U_11 N –

1 dq30 T1U_10 P –

1 dq29 T1U_9 N –

1 dq28 T1U_8 P –



1 dq27 T1L_5 N –

1 dq26 T1L_4 P –

1 dq25 T1L_3 N –

1 dq24 T1L_2 P –

1 unused T1L_1 N QBC-N

1 dm3/dbi3 T1L_0 P QBC-P

1 vr T0U_12 – –

1 dq23 T0U_11 N –

1 dq22 T0U_10 P –

1 dq21 T0U_9 N –

1 dq20 T0U_8 P –



1 dq19 T0L_5 N –

1 dq18 T0L_4 P –

1 dq17 T0L_3 N –

1 dq16 T0L_2 P –

1 – T0L_1 N DBC-N

1 dm2/dbi2 T0L_0 P DBC-P







バンク 2

2 a0 T3U_12 – –

2 a1 T3U_11 N –

2 a2 T3U_10 P –

2 a3 T3U_9 N –

2 a4 T3U_8 P –

2 a5 T3U_7 N DBC-N

2 a6 T3U_6 P DBC-P

2 a7 T3L_5 N –

2 a8 T3L_4 P –

2 a9 T3L_3 N –

2 a10 T3L_2 P –

2 a11 T3L_1 N DBC-N

2 a12 T3L_0 P DBC-P

2 a13 T2U_12 – –

2 we_n/a14 T2U_11 N –

2 cas_n/a15 T2U_10 P –

2 ras_n/a16 T2U_9 N –

2 act_n T2U_8 P –

2 ck_n T2U_7 N QBC-N

2 ck_p T2U_6 P QBC-P

2 ba0 T2L_5 N –

2 ba1 T2L_4 P –

2 bg0 T2L_3 N –

2 bg1 T2L_2 P –

2 pll refclk_n T2L_1 N QBC-N

2 pll refclk T2L_0 P QBC-P

2 cs_n T1U_12 – –

2 dq15 T1U_11 N –

2 dq14 T1U_10 P –

2 dq13 T1U_9 N –







2 dq12 T1U_8 P –



2 dq11 T1L_5 N –

2 dq10 T1L_4 P –

2 dq9 T1L_3 N –

2 dq8 T1L_2 P –

2 odt T1L_1 N QBC-N

2 dm1/dbi1 T1L_0 P QBC-P

2 vr T0U_12 – –

2 dq7 T0U_11 N –

2 dq6 T0U_10 P –

2 dq5 T0U_9 N –

2 dq4 T0U_8 P –



2 dq3 T0L_5 N –

2 dq2 T0L_4 P –

2 dq1 T0L_3 N –

2 dq0 T0L_2 P –

2 cke T0L_1 N DBC-N

2 dm0/dbi0 T0L_0 P DBC-P







プロトコルの説明このコアには、次のインターフェイスがあります。

• ユーザーインターフェイス

• ネイティブインターフェイス


表 4-21 に示すユーザーインターフェイスは、 FPGA ユーザーデザインと接続して外部メモリデバイスへのアクセスを可能にします。

表 4‐21 :ユーザーインターフェイス

信号方向説明

app_addr[ADDR_WIDTH – 1:0] 入力現在の要求のアドレスを示します。

app_cmd[2:0] 入力現在の要求のコマンドを選択します。

app_en 入力app_addr[]、 app_cmd[2:0]、 app_sz、および app_hi_pri 入力用のアクティブ High のストローブ信号です。

app_rdy 出力

ユーザーインターフェイスでコマンドの受信準備が整っていることを示す出力です。app_en がイネーブルのときにディアサートされた場合、app_rdy信号がアサートされるまで現在の app_cmd と app_addr を再送信する必要があります。

app_hi_pri 入力予約済み。 0 に接続してください。

app_rd_data[APP_DATA_WIDTH – 1:0] 出力読み出しコマンドからの出力データを提供します。

app_rd_data_end 出力現在のクロックサイクルが app_rd_data[] の出力データの後のサイクルであることを示す、アクティブ High の出力です。

app_rd_data_valid 出力 app_rd_data[] が有効であることを示す、アクティブ High の出力です。

app_sz 入力予約済み。 0 に接続してください。

app_wdf_data[APP_DATA_WIDTH – 1:0] 入力書き込みコマンドのデータを提供します。

app_wdf_end 入力現在のクロックサイクルが app_wdf_data[] の入力データの後のサイクルであることを示す、アクティブ High の入力です。

app_wdf_mask[APP_MASK_WIDTH – 1:0] 入力 app_wdf_data[] にマスクを提供します。

app_wdf_rdy 出力書き込みデータ FIFO でデータの受信準備が整っていることを示す出力です。書き込みデータが受け付けられるのは、 app_wdf_rdy = 1'b1 かつ app_wdf_wren = 1'b1 の場合です。

app_wdf_wren 入力 app_wdf_data[] のアクティブ High のストローブ信号です。

app_sr_req 入力予約済み。 0 に接続してください。

app_sr_active 出力予約済み。

app_ref_req 入力予約済み。 0 に接続してください。

app_ref_ack 出力予約済み。

app_zq_req 入力予約済み。 0 に接続してください。





app_addr[ADDR_WIDTH ‐ 1:0]

現在ユーザーインターフェイスに提示されている要求のアドレスを示す入力です。ユーザーインターフェイスは外部 SDRAM の全アドレスフィールドを統合し、フラットアドレス空間を示します。

app_cmd[2:0]

現在ユーザーインターフェイスに提示されている要求のコマンドを指定する入力です。表 4-22 に有効なコマンドを示します。

app_en

要求の入力ストローブ信号です。app_addr[]、app_cmd[2:0]、および app_hi_pri に適切な値を適用した後、app_enをアサートしてユーザーインターフェイスに要求を提示します。これにより、app_rdy のアサートによってユーザーインターフェイスが肯定応答 (ACK) を返すハンドシェイクが開始します。

app_wdf_data[APP_DATA_WIDTH – 1:0]

外部メモリへ書き込みされているデータを提供するバスです。

app_wdf_end

現在のサイクルで app_wdf_data[] バス上にあるデータが、現要求の後のデータであることを示す入力です。

app_wdf_mask[APP_MASK_WIDTH – 1:0]

app_wdf_data[] バスで外部メモリに書き込むビットと現在の状態を保持するビットを指定するマスク信号です。

app_wdf_wren

app_wdf_data[] バスのデータが有効であることを示す入力です。

app_zq_ack 出力予約済み。

ui_clk 出力このユーザーインターフェイスクロックは、 DRAM クロックの 1/2 または 1/4 である必要があります。

init_calib_complete 出力キャリブレーションが完了すると、 PHY によってアサートされます。

ui_clk_sync_rst 出力アクティブ High のユーザーインターフェイスリセット信号です。

表 4‐21 :ユーザーインターフェイス (続き)

信号方向説明

表 4‐22 : app_cmd[2:0] のコマンド

動作 app_cmd[2:0] コード

書き込み 000

読み出し 001





app_rdy

現在ユーザーインターフェイスに提示されている要求が受け入れられたかどうかを示す出力です。app_en のアサート後にユーザーインターフェイスがこの信号をアサートしない場合は、現要求を再送信する必要があります。次の場合、 app_rdy 出力はアサートされません。

° PHY/メモリの初期化が完了していない

° バンクマシンがすべて使用されている (コマンドバッファーフルと見なすことが可能)

- 読み出し要求時に、読み出しバッファーがフルである

- 書き込み要求時に、書き込みバッファーポインターがない

° 周期的読み出しが挿入されている

app_rd_data[APP_DATA_WIDTH – 1:0]

外部メモリから読み出したデータを含む出力です。

app_rd_data_end

現在のサイクルの app_rd_data[] バスにあるデータが、現要求の後のデータであることを示す出力です。

app_rd_data_valid

app_rd_data[] バスのデータが有効であることを示す出力です。

app_wdf_rdy

書き込みデータ FIFO でデータの受信準備が整っていることを示す出力です。app_wdf_rdy と app_wdf_wren が両方共アサートされると、書き込みデータが受信されます。

ui_clk_sync_rst

ユーザーインターフェイスからのリセット信号で、 ui_clk に同期しています。

ui_clk

ユーザーインターフェイスからの出力クロックです。このクロックの周波数は、 Vivado IDE で 2:1 または 4:1 モードのどちらを選択したかに応じて、外部 SDRAM に送信されるクロックの 1/2 または 1/4 に設定する必要があります。

init_calib_complete

キャリブレーションが完了すると、 PHY によってアサートされます。アプリケーションは、この信号を待たずにメモリコントローラーへコマンドを送信できます。





コマンドパス

ユーザーロジックの app_en 信号がアサートされてユーザーインターフェイスが app_rdy 信号をアサートすると、コマンドが受信されてユーザーインターフェイスによって FIFO へ書き込まれます。 app_rdy がディアサートされると、コマンドは常にユーザーインターフェイスで無視されます。図 4-24 に示すように、ユーザーロジックはapp_rdy 信号がアサートされるまで、有効なコマンドとアドレス値を示して app_en 信号を High に保持する必要があります。

連続した書き込みコマンドは発行されません (図 4-25)。この図では、 app_wdf_data、 app_wdf_wren、および app_wdf_end の 3 つを示しています。

1. 書き込みデータは、対応する書き込みコマンドに伴って現れます (BL8 の後半)。

2. 書き込みデータは、対応する書き込みコマンドの前に現れます。

3. 書き込みデータは、対応する書き込みコマンドの後に現れますが、クロックの 2 サイクルという制限を超えることはありません。

イベント 3 に示すとおり (図 4-25)、書き込みコマンドがレジスタ格納された後に出力される書き込みデータの場合、大遅延はクロックの 2 サイクルです。


図 4‐24 :ユーザーインターフェイスのコマンドタイミング図 (app_rdy 信号のアサート )





書き込みパス

app_wdf_wren がアサートされて app_wdf_rdy が High になると、書き込みデータが書き込み FIFO に格納されます (図 4-26)。 app_wdf_rdy がディアサートされた場合、ユーザーロジックは app_wdf_rdy がアサートされるまで、有効な app_wdf_data 値を示すと共に app_wdf_wren と app_wdf_end を High に保持する必要があります。app_wdf_mask 信号を使用し、外部メモリへ書き込むバイトをマスクできます。


図 4‐25 : 4:1 モードのユーザーインターフェイスにおける書き込みのタイミング図 (メモリバーストタイプ = BL8)





61 ページの図 4-24 に示すように、書き込みデータと対応する書き込みコマンド間におけるシングル書き込みの大遅延は、クロックの 2 サイクルです。連続して書き込みコマンドを発行している場合は、書き込みデータと対応する連続書き込みコマンド間に大遅延はありません (図 4-27)。


図 4‐26 : 4:1 モードのユーザーインターフェイスにおける連続書き込みコマンドのタイミング図 (メモリバーストタイプ = BL8)


図 4‐27 : 4:1 モードのユーザーインターフェイスにおける連続書き込みコマンドのタイミング図 (メモリバーストタイプ = BL8)





メモリへの書き込みバーストの後を示すためには、 app_wdf_end 信号を使用します。 2:1 モードでメモリバーストタイプが 8 の場合、 2 番目の書き込みデータワードで app_wdf_end 信号がアサートされる必要があります。

アプリケーションインターフェイスデータの DRAM 出力データへのマップについては、サンプルデザインを使用して説明します。

8 ビットメモリのアプリケーションインターフェイスでメモリコントローラーと DRAM のクロック比が 4:1 の場合、駆動される 64 ビットデータが 0000_0806_0000_0805 (Hex) のとき、 DRAM インターフェイスのデータは図 4-28のようになります。これは、 BL8 (バースト長 = 8) トランザクションです。

表 4-23 に、クロックエッジ別のデータ値を示します。

メモリコントローラーと DRAM のクロック比が 2:1 の場合、アプリケーションデータ幅は 32 ビットです。したがって、BL8 トランザクションでは、アプリケーションインターフェイスのデータはクロックの 2 サイクルで現れなければなりません。図 4-29 に示すように、 app_wdf_end 信号が 2 つ目のデータに対してアサートされています。この場合、初のサイクルに現れたアプリケーションデータは 0000_0405 (Hex) で、後のサイクルに現れたデータは0000_080A (Hex) です。これは BL8 トランザクションです。

図 4-30 に、 DRAM インターフェイスにおける対応するデータを示します。


図 4‐28 : 4:1 モードの DRAM インターフェイスのデータ

表 4‐23 : クロックエッジ別のデータ値

Rise0 Fall0 Rise1 Fall1 Rise2 Fall2 Rise3 Fall3

05 08 00 00 06 08 00 00


図 4‐29 : 2:1 モードのアプリケーションインターフェイスのデータ


図 4‐30 : 2:1 モードの DRAM インターフェイスのデータ





読み出しパス

読み出しデータは、ユーザーインターフェイスを介して要求された順序で返され、 app_rd_data_valid がアサートされるときに有効になります (図 4-31 および図 4-32)。 app_rd_data_end 信号は、各読み出しコマンドバーストの後を示し、ユーザーロジックでは必要ありません。

図 4-32 では、返された読み出しデータは、アドレス /制御バスで要求された順序と常に同じになります。


図 4‐31 : 4:1 モードのユーザーインターフェイスにおける読み出しのタイミング図 (メモリバーストタイプ = BL8)


図 4‐32 : 4:1 モードのユーザーインターフェイスにおける読み出しのタイミング図 (メモリバーストタイプ = BL4 または BL8)





ネイティブインターフェイス

ネイティブインターフェイスは FPGA ユーザーデザインと接続し、外部のメモリデバイスへのアクセスを可能にします。

コマンド要求信号

ネイティブインターフェイスは、メモリコントローラーからメモリデバイスへの読み出し /書き込みコマンドを要求する一連の信号を提供します。表 4-24 に、これらの信号を示します。

バンク、行および列情報によって、読み出し /書き込み先となるメモリデバイスのターゲットアドレスが決定されます。コマンドは、コアへの cmd[2:0] 入力を使用して指定します。表 4-25 に、有効な読み出し /書き込みコマンドを示します。

accept

要求をコアが受け取ったことをユーザーデザインに示します。この信号がアサートされた場合、後のサイクルで要求されたコマンドが受信されたことを示します。ユーザーデザインは次の要求を発行するか、アイドルステートへ遷移できます。この信号がディアサートされた場合は、後のサイクルで要求されたコマンドが受信されなかったことを示し、同じ要求を再送する必要があります。

表 4‐24 : ネイティブインターフェイスのコマンド信号

信号方向説明

accept 出力後のサイクルで駆動された要求をメモリインターフェイスが受け

取ったことを示します。

bank[2:0] (DDR3)、bank[1:0] (DDR4) 入力現在の要求のバンクを選択します。

group (DDR4) 入力現在の要求のバンクグループを選択します。

cmd[2:0] 入力現在の要求のコマンドを選択します。

col[COL_WIDTH – 1:0] 入力現在の要求の列アドレスを選択します。

data_buf_addr[7:0] 入力

メモリコントローラーが次を実行する際のデータバッファーアドレスを示します。

• 書き込みコマンド処理で、データを見つける位置

• 読み出しコマンド処理で、データを配置する位置

hi_priority 入力予約済み。ロジック 0 に接続してください。

precharge 入力コントローラーのプリチャージ動作モードを設定します。

rank[] 入力予約済み。ロジック 0 に接続してください。

row[ROW_WIDTH – 1:0] 入力現在の要求の行アドレスを選択します。

use_addr 入力前ステートで駆動された要求情報が有効であることを示すために、ユーザーデザインはこの信号をストローブします。

表 4‐25 : メモリインターフェイスコマンド

動作 cmd[2:0] コード

メモリの書き込み 000

メモリの読み出し 001

予約済みその他すべてのコード





use_addr

この信号は、前サイクルでネイティブインターフェイスに与えられた要求をストローブする場合に、ユーザーデザインによってアサートされます。

data_buf_addr

ユーザーデザインには、読み出し /書き込みコマンドで使用されるデータを格納するバッファーが必要です。ネイティブインターフェイスに要求が提示されると、ユーザーデザインが要求を処理するバッファー内の位置を指示する必要があります。書き込みコマンドの場合、data_buf_addr は外部メモリへ書き込まれるソースデータを含むバッファー内のアドレスとなります。一方、読み出しコマンドの場合は、外部メモリから読み出されたデータを受信するバッファー内のアドレスとなります。要求の処理時に、コアはこのアドレスをエコーバックします。

プリチャージ

プリチャージ信号は、メモリコントローラーの自動プリチャージ機能をトランザクションごとに制御してトランザクションを提供します。

次の 3 つの動作モードがあります。

• precharge = 0 ― コントローラーは常時開モードで動作します。同じバンクのほかのページが開かれるまで、現在のページが開かれたままになります。

• precharge = 1 ― コントローラーは常時閉モードで動作します。一部の特殊なアクセスパターンに効果的なモードです。

• precharge = トランザクションごと ― precharge = 1 の場合、トランザクション後にページは閉じられ、 precharge= 0 の場合は開いたままになります。ネイティブインターフェイスではトランザクションごとの制御が可能です。

書き込みコマンド信号

ネイティブインターフェイスには、メモリコントローラーが書き込みコマンドを処理する際に使用する信号があります (表 4-26)。これらの信号は、ユーザーデザインのバッファーの制御、アドレス、およびデータ信号へ接続しています。

wr_data

このバスは、外部メモリへ書き込まれるデータです。ユーザーデザインのバッファーのデータ出力へ接続できます。

wr_data_addr

このバスは、現在の書き込み要求が提示されたときの data_buf_addr のエコーです。 wr_data_offset 信号と組み合わせて、ユーザーデザインのバッファーのアドレス入力に適用できます。

表 4‐26 : ネイティブインターフェイスの書き込みコマンド信号

信号方向説明

wr_data[2 x nCK_PER_CLK xPAYLOAD_WIDTH – 1:0] 入力書き込みコマンドの入力データです。

wr_data_addr [DATA_BUF_ADDR_WIDTH – 1:0] 出力書き込みコマンドに対するソースデータバッファーのベースアドレスです。

wr_data_mask[2 x nCK_PER_CLK x DATA_WIDTH/8 – 1:0] 入力書き込みデータのバイトイネーブル入力です。

wr_data_en 出力書き込みコマンドに対して、メモリインターフェイスがデータバッファーからデータを読み出していることを示す出力です。

wr_data_offset[0:0] 出力書き込みコマンドに対するソースデータバッファーのオフセット値を示します。





wr_data_mask

このバスは、現時点で外部メモリへ書き込まれているデータのバイトイネーブル (データマスク ) です。対応するwr_data_mask 信号がディアサートされると、メモリのバイトが書き込まれます。

wr_data_en

この信号がアサートされている場合は、書き込みコマンドに対して、コアがユーザーデザインからデータを読み出していることを示します。これは、ユーザーデザインのバッファーのチップセレクト信号へ接続できます。

wr_data_offset

このバスは、バースト長が処理に 1 サイクル以上を必要とするときに、データバッファーに順にアクセスするために使用します。 wr_data_addr と組み合わせて、ユーザーデザインのバッファーのアドレス入力へ適用できます。

読み出しコマンド信号

ネイティブインターフェイスは、メモリコントローラーが読み出しコマンドを処理する際に使用する一連の信号を提供します (表 4-27)。これらの信号は、メモリデバイスからユーザーデザインのバッファーへデータを転送します。それ以外は書き込みコマンド処理の信号と同じです。

rd_data

このバスは、外部メモリから読み出されたデータです。ユーザーデザイン内にあるバッファーのデータ入力へ接続できます。

rd_data_addr

このバスは、現在の読み出し要求が提示されたときの data_buf_addr のエコーです。 rd_data_offset 信号と組み合わせて、ユーザーデザインのバッファーのアドレス入力に適用できます。

rd_data_en

読み出し要求に対して、 rd_data に有効な読み出しデータがあることを示します。ユーザーデザインのバッファーのチップセレクトおよび書き込みイネーブル信号に接続できます。

rd_data_offset

このバスは、バースト長が処理に 1 サイクル以上を必要とするときに、データバッファーに順にアクセスするために使用します。rd_data_addr 信号と組み合わせて、ユーザーデザインのバッファーのアドレス入力へ適用できます。

表 4‐27 : ネイティブインターフェイスの読み出しコマンド信号

信号方向説明

rd_data[2 x nCK_PER_CLK x PAYLOAD_WIDTH – 1:0] 出力読み出しコマンドからの出力データです。

rd_data_addr[DATA_BUF_ADDR_WIDTH – 1:0] 出力読み出しコマンドに対する、デスティネーションバッファーのベースアドレスを示す出力です。

rd_data_en 出力rd_data バスに有効な読み出しデータがあることを示します。

rd_data_offset[1:0] 出力読み出しコマンドに対する、デスティネーションバッファーのオフセット値を示します。





ネイティブインターフェイスのメンテナンスコマンド信号

表 4-28 に、ネイティブインターフェイスのメンテナンスコマンド信号を示します。

app_ref_req

予約済みです。 0 に接続してください。

app_ref_ack

予約済みです。

app_zq_req

予約済みです。 0 に接続してください。

app_zq_ack

予約済みです。

表 4‐28 : ネイティブインターフェイスのメンテナンスコマンド信号

信号方向説明

app_sr_req 入力予約済み。 0 に接続してください。

app_sr_active 出力予約済み。

app_ref_req 入力予約済み。 0 に接続してください。

app_ref_ack 出力予約済み。

app_zq_req 入力予約済み。 0 に接続してください。

app_zq_ack 出力予約済み。





ネイティブインターフェイスプロトコル

図 4-33 に、ネイティブインターフェイスプロトコルを示します。

アドレスおよびコマンドによって要求がネイティブインターフェイスに現れます。アドレスには、バンク、行、列の情報が含まれています。コマンドは、 cmd 入力でエンコードされています。

アドレスおよびコマンドは、 use_addr 信号で有効になる 1 ステート前にネイティブインターフェイスに現れます。メモリインターフェイスは accept 信号をアサートすることで要求を受け入れ可能であることを示します。use_addr と accept の両方が同じクロックサイクルでアサートされた場合は、要求が受け入れられたことを示します。 use_addr はアサートされているが accept がアサートされていない場合、要求は受け入れられていないため、再度実行する必要があります。図 4-34 に、これらの信号のタイミングを示します。

図 4-34 に示すように、要求 1 および要求 2 は問題なく受け入れられています。 1 回目の要求 3 に対しては accept がLow に駆動されているため、受け入れられていないことを示しています。ユーザーデザインが 2 回目に要求 3 を送信したときには、受け入れられています。その後の要求 4 は、 1 回目の送信で受け入れられています。


図 4‐33 : ネイティブインターフェイスプロトコル


図 4‐34 : ネイティブインターフェイスのフロー制御





要求の送信と同時に、 data_buf_addr バスが必要です。このバスはユーザーデザインにあるバッファーのアドレスポインターとなります。これは、書き込みコマンドを処理する際にデータの位置をコアに伝え、読み出しコマンドを処理する際はデータを配置する位置を伝えます。コアがコマンドを処理する際、書き込みコマンドではwr_data_addr、読み出しコマンドでは rd_data_addr により、 data_buf_addr をユーザーデザインにエコーバックします。図 4-35 に、これらの信号のタイミングを示します。書き込みデータは、 wr_data_en がアサートされるクロックサイクルで供給される必要があります。

転送は非アクティブなギャップで分離したり、ギャップのない長いバーストにできます。ユーザーデザインは、rd_data_en 信号および wr_data_en 信号をモニタリングすることで、要求が処理中であること、および完了したことを認識できます。メモリコントローラーが読み出しコマンド要求の処理を完了すると、 rd_data_en 信号がアサートされます。同様に、書き込みコマンド要求の処理を完了すると、 wr_data_en 信号がアサートされます。

NORM 順序変更モードが有効の場合は、メモリコントローラーが受信した要求を並べ替え、 FPGA とメモリデバイス間のスループットを適化します。データは、受信順ではなく処理された順にユーザーデザインへ返されます。ユーザーデザインは、 rd_data_addr および wr_data_addr をモニタリングすることで、処理中の要求を特定できます。これらのフィールドは、ユーザーデザインがネイティブインターフェイスへ要求を送信する際に供給される data_buf_addr に対応します。図 4-35 に、これらの信号のタイミング関係を示します。

ネイティブインターフェイスでは、ユーザーデザインは一度に 1 つの要求しか送信できないようにインプリメントされているため、複数の要求は順次送信する必要があります。同様に、コアはメモリデバイスへの複数のコマンドを一度に 1 つずつ実行する必要があります。ただし、コアインプリメンテーションのパイプライン化によって、ネイティブインターフェイスでは読み出し要求と書き込み要求を並列処理できます。


図 4‐35 : コマンド処理




第 5章

デザインフローの手順この章では、コアのカスタマイズ、生成、制約、およびこの IP コアに特有のシミュレーション、合成、インプリメンテーションの手順について説明します。 Vivado® IP インテグレーターを使用した標準的な Vivado デザインフローの詳細は、次の Vivado Design Suite ユーザーガイドに記載されています。

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 4]

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 5]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 6]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 7]

コアのカスタマイズと生成ここでは、ザイリンクスツールを使用し、 Vivado Design Suite でコアをカスタマイズおよび生成する方法について説明します。

IP インテグレーターを使用したコアのカスタマイズおよび生成については、『Vivado Design Suite ユーザーガイド : IPインテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 4] を参照してください。IP インテグレーターは、デザインの検証または生成時に、一部の設定値を自動的に計算する場合があります。値の変化の有無を確認するには、この章のパラメーターの説明を参照してください。パラメーター値を確認するには、Tcl コンソールから validate_bd_design コマンドを実行してください。

Vivado 統合設計環境 (IDE)

IP はユーザーデザインに合わせてカスタマイズできます。それには、 IP コアに関連する各種パラメーターの値を次の手順に従って指定します。

1. IP カタログから IP を選択します。

2. 選択した IP をダブルクリックするか、ツールバーまたは右クリックメニューから [Customize IP] コマンドをクリックします。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 5] および『Vivado Design Suite ユーザーガイド : スタートアップガイド』 (UG910) [参照 6] を参照してください。

注記 : この章の図には、 Vivado 統合設計環境 (IDE) のスクリーンショットが使用されていますが、現行バージョンとレイアウトが異なる場合があります。




第 5 章 :デザインフローの手順

コントローラーオプション

図 5-1 に、 MIG を起動したときに表示されるウェルカム画面を示します。

Vivado IDE では、すべてのコントローラー (DDR3、 DDR4、 QDR II+、 RLDRAM 3) を生成およびインスタンシエートできます。

IP インテグレーターで生成できるコントローラーのインスタンスを 1 つのみで、インスタンシエーションに使用できるコントローラーは次の 2 種類のみです。

• DDR3

• DDR4

1. このリリースでは [Copy] および [Delete] を使用できません。

2. [Add] でコントローラーを追加し、 [Next] をクリックするとそのコントローラーが有効化されます。この例では、DDR4 コントローラーを使用します (図 5-2)。

3. [Clocking]、 [Controller Options]、 [Memory Options] をそれぞれ設置します。


図 5‐1 : Vivado [Cutomize IP] ダイアログボックス ― ウェルカム画面






図 5‐2 : Vivado [Cutomize IP] ダイアログボックス ― Controller





4. 図 5-3 に、 [Common] と呼ばれる次のダイアログボックスを示します。ここには、特定のコントローラーに対する [FPGA Options]、 [Debug Signals for controller]、 [Clock Options] の設定が表示されます。

重要 : このリリースでは、コントローラーオプションのダイアログボックスに表示されるパラメーター選択オプションに制限があります。

MIG I/O プランニング

MIG I/O プランニングでは、コントローラーのピン割り当てを変更するオプションが選択できます。また、使用可能な I/O ポート、割り当て済みの I/O ポート、その他のリソースサマリも表示されます。

ピン割り当てには、次の 2 つの方法を使用できます。

• [Bank Planning]

• [Pin Planning]


図 5‐3 : Vivado [Cutomize IP] ダイアログボックス ― Common





図 5-4 に、 [Bank Planning] ダイアログボックスを示します。 [Basic I/O Planning] の I/O バンク名をクリックして、[Memory Byte Group] と [Bank Type] の設定を表示します。


図 5‐4 : Vivado [Cutomize IP] ダイアログボックス ― Bank Planning





図 5-5 に、エラー発生時の [Bank Planning] ダイアログボックスを示します。

バンク割り当てのダイアログでは、バンクのバイトを信号グループに割り当てることができます。第 1 レベルではMIG で使用できる I/O バンクのリストが表示されます。各バンク内に、使用可能なすべてのバイトグループが表示されます。規則に違反した場合、選択したオプションの色が変化し、ダイアログボックス下部のログウィンドウに警告メッセージが表示されます。

重要 : 今後のリリースでは、バンク /バイト割り当てを変更するビューも追加される予定です。


図 5‐5 : Vivado [Cutomize IP] ダイアログボックス ― [Bank Planning] のエラー





図 5-6 に、 [Pin Planning] のダイアログボックスを示します。この方法では、 MIG I/O Planner を実行します。ピンプランナーが提供する各種方法で、ピンを入れ替えたり、ピンを新たに割り当てたりすることができます。


図 5‐6 : Vivado [Cutomize IP] ダイアログボックス ― Pin Planning





図 5-7 に、設定済みの [FPGA Options] および [Controller Options] を含む [MIG Configuration Summary] ダイアログボックスを示します。

出力の生成

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 5] を参照してください。

コアへの制約ここでは、 Vivado Design Suite でコアに制約を指定する方法について説明します。

必須の制約

MIG Vivado IDE は必須の制約を生成します。ロケーション制約および I/O 規格制約がデザインの各外部ピンに追加されます。ロケーションはデザインで選択したバンクとバイトレーンに従って、 Vivado IDE が選択します。


図 5‐7 : Vivado [Cutomize IP] ダイアログボックス ― MIG Configura on Summary





I/O 規格は、メモリタイプの選択と Vivado IDE 内のオプション、およびピンタイプに応じて選択されます。 dq[0] の例を次に示します。

set_property PACKAGE_PIN AF20 [get_ports "c0_ddr4_dq[0]"]set_property IOSTANDARD POD12_DCI [get_ports "c0_ddr4_dq[0]"]

DDR4 では常に内部 VREF が使用されます。DDR3 の場合、内部 VREF の使用は任意です。DDR4 の例を次に示します。

set_property INTERNAL_VREF 0.600 [get_iobanks 45]

注記 : この制約に記述された VREF の値は使用しません。初期値は 0.84V に設定されます。キャリブレーションロジックは、インターフェイスの性能を大にするために、必要に応じてこの電圧を調整します。

システムクロックの周期を適切に設定する必要があります。

create_clock -name c0_sys_clk -period.938 [get_ports c0_sys_clk_p]

重要 : これらの制約は変更しないでください。ピン配置の変更が必要な場合、 MIG Vivado IDE を再実行して新しいXDC ファイルを生成してください。

デバイス、パッケージ、スピードグレードの選択

このセクションは、この IP コアには適用されません。

クロック周波数


クロック管理

クロッキングの詳細は、 23 ページの「クロッキング」を参照してください。

クロック配置


バンク設定


トランシーバー配置


I/O 規格と配置

Vivado IDE で選択したインターフェイスのタイプおよびオプション設定に従い、MIG ツールが適切な I/O 規格制約とロケーション制約を生成します。





シミュレーションここでは、 Vivado Design Suite で IP シミュレーションを実行する方法について説明します。 Vivado シミュレーションコンポーネントについて、またサポートされているサードパーティツールについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 7] を参照してください。

合成とインプリメンテーションここでは、 Vivado Design Suite で合成およびインプリメンテーションを実行する方法について説明します。合成とインプリメンテーションの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 5] を参照してください。




第 6章

サンプルデザインこの章では、 Vivado® Design Suite で提供されているサンプルデザインについて説明します。

Vivado は Open IP Example Design フローをサポートしています。このフローを使用してサンプルデザインを作成するには、図 6-1 に示すとおり [Sources] ビューの IP を右クリックして、 [Open IP Example Design] をクリックします。

このオプションでは新しい Vivado プロジェクトが作成されます。メニューを選択すると、新規デザインプロジェクトを格納するディレクトリ情報を入力するダイアログボックスが表示されます。

ディレクトリを選択して (またはデフォルトを使用) [OK] をクリックします。これにより、すべてのサンプルデザインファイルと IP のコピーを含む新しい Vivado プロジェクトが起動します。このプロジェクトでは、 example_topがインプリメンテーションの上位ディレクトリ、 sim_tb_top がシミュレーションの上位ディレクトリです (図 6-2)。


図 6‐1 : Open IP Example Design




第 6 章 :サンプルデザイン

サンプルデザインのシミュレーション (標準的なユーザーインターフェイスを備えるデザイン)サンプルデザインは、メモリコントローラー駆動用の固定された単純なデータパターンを生成する、合成可能なテストベンチを提供します。このテストベンチは IP ラッパー、および書き込みと読み出しをそれぞれ 10 回ずつ生成する example_tb から構成されます。 IP からデザインを生成する際に、メモリモデルファイルは生成されません。メモリモデルは Micron® 社のウェブサイトからダウンロードする必要があります。

重要 : ザイリンクス® UNISIMS_VER および SECUREIP ライブラリをシミュレータにマッピングする必要があります。

シミュレーションは、次のディレクトリから実行します。

<project_dir>/example_project/<Component_Name>example/<Component_Name>_example.srcs/sim_1/imports/<Component_Name>/tb

Vivado IDE の [Component Name] に「mig_0」と入力して MIG デザインを生成した場合、シミュレーションのディレクトリパスは次のようになります。

<project_dir>/example_project/mig_0_example/mig_0_example.srcs/sim_1/imports/mig_0/tb

MIG は DDR3 のメモリモデルは提供しますが、 DDR4 のメモリモデルは提供しません。 DDR4 については、上記のディレクトリにあるメモリモデルをコピーしてください。シミュレーションの実行方法は、フォルダー内にあるreadme.txt ファイルを参照してください。


図 6‐2 :サンプルデザインのプロジェクト





ソフトウェアリリースごとに、 Questa® SIM、 IES、 VCS シミュレーションツールを使用して MIG IP が検証されます。 Questa SIM、 IES、 VCS でシミュレーションを実行するためのスクリプトファイルは、 MIG の出力内に生成されます。 MIG デザインは Vivado シミュレータでは検証されていません。 MIG IP のシミュレーションにはその他のシミュレーションツールも使用できますが、ザイリンクスでは特にこれらを検証していません。




第 7章

テストベンチこの章では、 Vivado® Design Suite で提供されているテストベンチについて説明します。

性能テストベンチの目的は、特定のトラフィックパターンに対する MIG コントローラーの効率を見積もることです。テストベンチはユーザーが入力したコマンドとアドレスをメモリコントローラーに渡し、特定のパターンに対する効率を測定します。効率は dq バスの占有率として測定されます。テストベンチの主な用途は効率の測定であるため、データ整合性チェックは実行されません。書き込みトランザクションで静的なデータがメモリに書き込まれ、常に同じデータが読み戻されます。

トラフィックジェネレーターに対するスティミュラスは、mig_v5_0_ddr4_stimulus.txt ファイルで供給されます。スティミュラスは、コマンド、アドレス、コマンド繰り返し回数から構成されます。スティミュラスファイルの各行が、 1 つのスティミュラス (コマンド繰り返し、アドレス、コマンド ) に対応します。スティミュラスファイルには複数のスティミュラスを指定でき、それぞれは改行で区切ります。

表 7‐1 :パフォーマンストラフィックジェネレーターのモジュール

ファイル名説明

mig_v5_0_ddr4_traffic_generator.sv DDR4 用のトラフィックを送信するトラフィックジェネレーターのコードとバス使用率を計算するコードが記述されています。

mig_v5_0_ddr4_stimulus.txt バス使用率を計算するための DDR4 用の書き込み、読み出し、 NOP を含むスティミュラスが記述されています。

mig_v5_0_ddr3_traffic_generator.sv DDR3 用のトラフィックを送信するトラフィックジェネレーターのコードとバス使用率を計算するコードが記述されています。

mig_v5_0_ddr3_stimulus.txt バス使用率を計算するための DDR3 用の書き込み、読み出し、 NOP を含むスティミュラスが記述されています。




第 7 章 : テストベンチ

スティミュラスパターン各スティミュラスパターンは 48 ビットです。表 7-2 と表 7-3 にそのフォーマットを示します。

コマンドのエンコード (Command[3:0])

アドレスのエンコード (Address[35:0])

スティミュラス内のアドレスは、図 7-1 ～図 7-6 に従ってエンコードされます。すべてのアドレスフィールドを 16進数フォーマットで入力する必要があります。 16 進数フォーマットで入力できるように、アドレスフィールドの幅はすべてが 4 で割り切れます。テストベンチは、アドレスフィールド内の必要なビットだけをメモリコントローラーに送信します。

たとえば、 8 バンク構成の場合、バンクビット [2:0] だけがメモリコントローラーに送信され、残りのビットは無視されます。アドレスフィールドの余分なビットは、アドレスを 16 進数フォーマットで入力するためのものです。入力する値が、目的とする構成の幅に対応していることを確認してください。

• 列アドレス (Column[11:0]) ― スティミュラス内の列アドレスは大 12 ビットです。ただし、デザインに設定した列アドレス幅パラメーターに基づくアドレス指定とする必要があります。

• 行アドレス (Row[15:0]) ― スティミュラス内の行アドレスは大 16 ビットです。ただし、デザインに設定した行アドレス幅パラメーターに基づくアドレス指定とする必要があります。

• バンクアドレス (Bank[3:0]) ― スティミュラス内のバンクアドレスは大 4 ビットです。ただし、デザインに設定したバンクアドレス幅パラメーターに基づくアドレス指定とする必要があります。

注記 : DDR4 の場合、バンクアドレスに下位 2 ビット、バンクグループに上位 2 ビットを使用します。

• ランクアドレス (Rank[3:0]) ― スティミュラス内のバンクアドレスは大 4 ビットです。ただし、デザインに設定したランクアドレス幅パラメーターに基づくアドレス指定とする必要があります。

表 7‐2 : スティミュラスコマンドパターン

Command Repeat[47:40] Address [39:4] Command[3:0]

表 7‐3 : スティミュラスパターンの説明

信号説明

Command[3:0] ユーザーインターフェイスに送信される WREITE/READ/NOP コマンドに対応します。

Address[35:0] ユーザーインターフェイスに送信されるアドレスに対応します。

Command Repeat[7:0]コマンドの繰り返し回数に対応します。 1 つのコマンドは、大 128 回繰り返すことができます。バースト長 8 モードの場合、メモリの 1 ページは 128 回のトランザクションで完全に満たされます。

表 7‐4 : コマンドの説明

コマンドコード説明

WRITE 0 書き込み動作を実行します。

READ 1 読み出し動作を実行します。

NOP 7 バスのアイドル状態に対応します。

表 7‐5 : アドレスエンコード

Rank[3:0] Bank[3:0] Row[15:0] Column[11:0]





アドレスは上位の MEM_ADDR_ORDER パラメーターに基づいて組み立てられ、ユーザーインターフェイスに送信されます。

コマンド繰り返し (Command Repeat[7:0])

コマンド繰り返し回数とは、ユーザーインターフェイスに送信する各コマンドの反復回数です。繰り返すごとにアドレスは 8 ずつインクリメントします。大繰り返し回数は 128 です。テストベンチは列アドレスの境界を確認せず、その上限に達するとラップアラウンドします。 128 回のコマンドによってページ全体がアクセスされます。 0 以外の列アドレスを指定して 128 回コマンドを繰り返すと必ず列の境界を超えるため、列アドレスはラップアラウンドして先頭に戻ります。

バス使用率バス使用率は、読み出しおよび書き込みの全回数を考慮し、次の式を使用してユーザーインターフェイスで計算されます。

((rd_command_cnt + wr_command_cnt) × (BURST_LEN / 2) × 100) 式 7‐1

bw_cumulative = ‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐

((end_of_stimulus – calib_done) / tCK);

• BL8 には 4 メモリクロックサイクルが必要です。

• end_of_stimulus はすべてのコマンドが完了した時点を表します。

• calib_done はキャリブレーションが完了した時点を表します。





サンプルパターン次の例は、 MEM_ADDR_ORDER を BANK_ROW_COLUMN に設定した場合です。

単一読み出しパターン

00_0_2_000F_00A_1 ― このパターンは、第 10 列、第 15 行、第 2 バンクからの単一読み出しです。

単一書き込みパターン

00_0_1_0040_010_0 ― このパターンは、第 32 列、第 128 行、第 1 バンクへの単一書き込みです。


図 7‐1 :単一読み出しパターン


図 7‐2 :単一書き込みパターン




同一アドレスに対する単一書き込みおよび読み出し

00_0_2_000F_00A_0 ― このパターンは、第 10 列、第 15 行、第 2 バンクへの単一書き込みです。

00_0_2_000F_00A_1 ― このパターンは、第 10 列、第 15 行、第 2 バンクからの単一読み出しです。

同一アドレスによる複数書き込みおよび読み出し

0A_0_0_0010_000_0 ― このパターンは、列内にある 0 から始まり 80 までのアドレスに対する 10 回の書き込みに相当します。


図 7‐3 :同一アドレスに対する単一書き込みおよび読み出し


図 7‐4 :同一アドレスによる複数書き込み




0A_0_0_0010_000_1 ― このパターンは、列内にある 0 から始まり 80 までのアドレスに対する 10 回の読み出しに相当します。

書き込み中のページラップ

0A_0_2_000F_3F8_0 ― このパターンは、 1 回の書き込み後に列アドレスがページ先頭にラップする 10 回の書き込みに相当します。


図 7‐5 :同一アドレスによる複数読み出し


図 7‐6 :書き込み中のページラップ




パフォーマンストラフィックジェネレーターのシミュレーション1. ザイリンクスの UNISIMS_VER および SECUREIP ライブラリをシミュレータにマッピングします。

2. MIG は DDR3 のメモリモデルは提供しますが、 DDR4 のメモリモデルは提供しません。 DDR4 については、次のディレクトリからメモリモデルをコピーしてください。


3. DDR4 の場合は mig_v5_0_ddr4_stimulus.txt、 DDR3 の場合は mig_v5_0_ddr3_stimulus.txt を、必要なバス使用率を求めるスティミュラスに変更します。これらのファイルは、次のディレクトリにあります。


4. performance_sim.do ファイルを実行します。

5. Questa® SIM の場合、 vsim -do performance_sim.do コマンドを実行します。

6. 実行後 tb ディレクトリには、バス使用率の測定基準についての出力すべてを含む、mig_v5_0_ddr4_band_width_cal.txt (DDR4 の場合) と mig_v5_0_ddr3_band_width_cal.txt (DDR3 の場合) が格納されます。




セクション III : QDR II+ SRAM

概要

製品仕様





テストベンチ




第 8章

概要ザイリンクス UltraScale™ アーキテクチャには、QDR II+ SRAM メモリインターフェイスソリューション (MIS) コアが含まれます。MIS コアは、QDR II+ SRAM タイプのメモリに接続するためのインターフェイスソリューションを提供します。

QDR II+ SRAM メモリインターフェイスソリューションは、ザイリンクス UltraScale FPGA を使用したユーザーデザインと QDR II+ SRAM デバイスのインターフェイスとなる物理層です。QDR II+ SRAM は、クロックの立ち上がりおよび立ち下がりの両エッジで独立した読み出しバスと書き込みバスを使用する、高速なデータ転送が可能です。このメモリデバイスは、高性能システムで次のような一時的なデータストレージとして使用されます。

• ネットワークシステムのルックアップテーブル

• ネットワークスイッチのパケットバッファー

• 高速演算のキャッシュメモリ

• 高性能テスターのデータバッファー

QDR II+ SRAM ソリューションコアは、シンプルなユーザーコマンドを受信して QDR II+ プロトコルに変換し、変換後のコマンドをメモリに送信する PHY です。 1 サイクルで読み出しおよび書き込み要求を 1 回ずつ発行できるため、メモリコントローラーとそれに伴うオーバーヘッドが不要で、コア内部のレイテンシが削減されます。




第 8 章 :概要

図 8-1 に、 QDR II+ SRAM インターフェイスソリューションの概略ブロック図を示します。

物理層には FPGA 内のハードブロックと、それらハードブロックとメモリデバイス間で適なインターフェイスタイミングを確保するために使用されるソフトキャリブレーションロジックが含まれます。

ハードブロックには次の機能があります。

• データのシリアライズと送信

• データのキャプチャとデシリアライズ

• 高速クロックの生成と同期

• 電圧および温度のトラッキング機能を備えた、ピンごとの粗精度/細精度の遅延調整エレメント

ソフトブロックには次の機能があります。

• メモリ初期化 ― キャリブレーションモジュールは、メモリタイプ固有の初期化ルーチンを提供します。必要に応じて初期化プロセスの遅延をバイパスしてシミュレーション時間を短縮できます。

• キャリブレーション ― キャリブレーションモジュールは、ハードブロック内のすべての遅延を設定し、ソフトIP がメモリインターフェイスで適切に動作するようにする包括的な方法を提供します。インターフェイス性能を適化するために、各ビットを個別にトレーニングしてから結合します。キャリブレーションプロセスの結果はザイリンクスのデバッグツールで確認できます。キャリブレーションの完了後、 PHY 層はメモリデバイスへの raw (未調整) インターフェイスを提供します。


図 8‐1 : QDR II+ インターフェイスソリューションの概略ブロック図




第 8 章 :概要

機能一覧• 36 ビット幅インターフェイスをサポート

• x18 および x36 のメモリデバイスをサポート

• 4 ワードおよび 2 ワードバーストをサポート

• 2.0 ～ 2.5 サイクルの読み出しレイテンシをサポート

















第 9章

製品仕様

規格このコアは、 QDR コンソーシアムが定義する QDR II+ SRAM 規格に準拠しています。 UltraScale™ アーキテクチャに関する資料の詳細は、 158 ページの「参考資料」を参照してください。

性能

最大周波数




表 9-1 に、 Kintex® UltraScale™ デバイスのリソース概数を示します。


表 9‐1 :デバイス使用量 ― Kintex UltraScale FPGA




36 5,768 4,048 159 20 4 3 1

18 3,974 2,832 159 20 4 2 1






• 第 1 のカテゴリはメモリデバイスに直接接続するメモリインターフェイス信号です。これらは QDR II+ SRAM仕様で定義されています。

• 第 2 のカテゴリはアプリケーションインターフェイス信号で、ネイティブインターフェイスまたはより単純なユーザーインターフェイスのいずれかです。これらは、 108 ページの「プロトコルの説明」で解説しています。






第 10章


概要図 10-1 に UltraScale アーキテクチャ FPGA のメモリインターフェイスソリューションを示します。

ユーザーインターフェイスは、完全に SDR 信号ベースのシンプルなプロトコルを用いて読み出しおよび書き込み要求を生成します。このプロトコルの詳細は、第 11 章の「ユーザーインターフェイス」を参照してください。

QDR II+ SRAM プロトコルにはコントローラーの要件がないため、メモリコントローラーには物理インターフェイスしかありません。メモリコントローラーはユーザーインターフェイスからコマンドを受け取り、 QDR II+ SRAM デバイスのプロトコル要件に従います。外部メモリデバイスと通信するための適切なタイミング関係と DDR 信号生成はメモリコントローラーで処理する必要があります。詳細は、第 11 章の「物理インターフェイス」を参照してください。







PHY

PHY は外部 QDR II+ SRAM デバイスへの下位レベルの物理インターフェイスと見なされます。 PHY には物理インターフェイス自体の動作信頼性を確保するためのキャリブレーションロジックがすべて含まれます。 PHY はメモリデバイスとのインターフェイスに必要な信号のタイミングおよびシーケンスを生成します。








ユーザーインターフェイスおよびキャリブレーションロジックは、2 分周された低周波数クロックドメインにある、この専用 PHY と通信します。図 10-2 に、 PHY デザインの詳細なブロック図を示します。







PHY アーキテクチャは qdriip_xiphy.v 内のすべてのロジックを包含します。 PHY には、より小さなコンポーネントからメモリインターフェイスを構築するために、専用ハードブロックに対するラッパーがあります。バイトレーンにはすべてのクロック、リセット、および特定の I/O サブセットのデータパスが含まれます。専用クロッキングリソースと共に複数のバイトレーンをまとめてグループ化し、単一バンクのメモリインターフェイスを構築します。ハードシリコン物理層アーキテクチャの詳細は、『UltraScale™ アーキテクチャ SelctIO™ リソース Advance 仕様ユーザーガイド』 (UG571) [参照 3] を参照してください。

メモリの初期化およびキャリブレーションは、小型のソフトコアプロセッサで動作する C プログラムによって実装されます。 MicroBlaze™ コントローラーシステム (MCS) は I/O モジュールとブロック RAM で構成されます。qdriip_cal_adr_decode.v モジュールは、プロセッサからシステムのほかの部分へのインターフェイスを提供し、ヘルパーロジックをインプリメントします。 config_rom.v モジュールは、初期化とキャリブレーションの動作を制御する設定を格納し、ソースコードを再コンパイルせずに調整できるランタイムオプションを提供します。

アドレスユニットは MCS をローカルレジスタセットと PHY に接続します。そのために、メモリマップ内の空間から、I/O モジュールバス上でアドレスデコードと制御変換を実行し、戻りデータを多重化します (qdriip_cal_adr_decode.v)。さらに、 DRAM インターフェイスの論理的概念から、 PHY アドレス空間における、ピン配置に依存する適切な遅延制御ロケーションへのアドレス変換 (マッピングと呼ばれる場合もある ) も実行します。


Casez(io_address)// MicroBlaze I/O module address // … static address decoding skipped //========================================// //===========DQ ODELAYS===================// //========================================// //Byte0 28' h0004100: begin //dq2 riu_addr_cal = /* MIG Generated */ 6'hd; riu_nibble = /* MIG Generated */ 'h0; end // … additional dynamic addressing follows



qdriip_phy.v QDR II+ デザインの PHY 上位です。

qdriip_phycal.v XIPHY の上位およびキャリブレーションの上位モジュールのインスタンスが含まれます。

qdriip_cal.v キャリブレーションの上位モジュールです。

qdriip_cal_addr_decode.v MicroBlaze プロセッサの FPGA ロジックインターフェイスです。

config_rom.v キャリブレーションオプションのコンフィギュレーションを格納する場所です。

microblaze_mcs.v MicroBlaze プロセッサです。

qdriip_xiphy.v XIPHY インスタンスが含まれます。

qdriip_iob.v バイト IOB モジュールすべてをインスタンシエートします。

qdriip_iob_byte.v 特定のバイトレーンに含まれるすべての信号で使用する I/O バッファーを生成します。






MicroBlaze の I/O モジュールインターフェイスは、 3 クロックサイクルに 1 回の大レートで更新されます。キャリブレーションに必要な全機能を実装するには、このレートでは十分に高速でない場合があります。qdriip_cal_adr_decode.v に実装されたヘルパー回路は、レジスタからコマンドを取得し、少なくともその一部を PHY に発行できるように 1 サイクル精度に変換するのに必要な回路です。この回路はさらに、連続読み出しトランザクションと読み出しデータ比較を可能にするコマンド繰り返し機能もサポートします。



1. PHY の内蔵セルフチェック (BISC) を実行します。

2. BISC を PHY 内で使用し、データビットおよび読み出しパス上のストローブ間の内部スキューを相殺します。計算したスキューは、キャリブレーションの完了後の電圧および温度のトラッキング機能で使用します。



5. PHY がキャリブレーションの完了を示し、ユーザーインターフェイスコマンドの実行が開始されます。











第 11章


クロッキングメモリインターフェイスには MMCM が 1 つ、TXPLL がメモリインターフェイスが使用する I/O バンクあたり 1 つ、BUFG が 2 つ、 BUFGCE が 1 つ必要です。これらのクロッキングコンポーネントを使用して、適切なクロック周波数とメモリインターフェイスの正常動作に必要な位相シフトを生成します。









要件

GCIO



MMCM
















° 4 バンクシステムの場合、中央寄りの 2 つのバンクのいずれも使用可能。 MIG は中央バンクとして、選択された上位のバンクから 2 番目のバンクを参照


TXPLL










リセット非同期のリセット入力を使用できます。このアクティブ High のリセット信号は、 FPGA ロジッククロックの 20 サイクル以上アサートする必要があります。







QDR II+ SRAM の PCB ガイドライン

概要

PCB ガイドラインの詳細は、ザイリンクスまでお問い合わせください。


QDR II+ のピン規則

ここでは、 QDR II+ SRAM インターフェイスのピン配置規則について説明します。

• HR および HP の両方のバンクをサポートします。

• 書き込みデータ、読み出しデータ、アドレス /制御のすべての信号グループおよびシステムクロックインターフェイスは、 1 つのカラム内で選択する必要があります。

• 使用するバンクはすべて隣接していなければなりません。バンクスキップは禁止です。

1. 書き込みデータ (D) とバイトライト (BW) ピンの割り当て

a. 書き込みデータのバスは、メモリコンポーネント数にかかわらず、すべてを 1 つのバンク内に配置する必要があります。

b. バイトレーンあたりに許容される書き込みデータバイトは 1 つだけです。

c. 単一コンポーネントの書き込みデータに使用するバイトレーンはすべて隣接している必要があり、バイトレーンのスキップは禁止です。

d. メモリコンポーネントの書き込みデータバイトの 1 つは中央のバイトレーン (バイトレーン 1 および 2) に割り当てる必要があります。

e. バイトライト (BW) の各ピンは、対応する書き込みデータバイトレーン内に割り当てる必要があります。

2. メモリクロック (K/K#) の割り当て

a. メモリクロックペアは、対応するメモリコンポーネントの書き込みデータに使用するバイトレーンの 1 つに割り当てる必要があります。

b. メモリクロックは、中央のバイトレーン (バイトレーン 1 および 2) の 1 つから供給する必要があります。

c. K/K# は任意の PN ペアに割り当てることができます。

3. 読み出しデータ (Q) の割り当て

a. 読み出しデータのバスは、メモリコンポーネント数にかかわらず、すべてを 1 つのバンク内に配置する必要があります。

b. 単一コンポーネントの読み出しデータに使用するバイトレーンはすべて隣接している必要があり、バイトレーンのスキップは禁止です。

c. メモリコンポーネントの読み出しデータバイトの 1 つは中央のバイトレーン (バイトレーン 1 および 2) に割り当てる必要があります。

d. バイトレーンを読み出しデータに使用する場合、 Bit[0] および Bit[6] を使用する必要があります。読み出しクロック (CQ または CQ#) が第 1 優先順位、データ (Q) が第 2 優先順位です。

e. 2 つのコンポーネントの読み出しデータバスは、 1 つのバイトレーンを共有できません。





4. 読み出しクロック (CQ/CQ#) の割り当て

a. 読み出しクロックペアは、対応するメモリコンポーネントの読み出しデータに使用するバイトレーンの 1 つに割り当てる必要があります。

b. CQ/CQ# ペアは単一のバイトレーンに割り当てる必要があります。

c. CQ/CQ# を割り当てることができるのは、中央のバイトレーン (バイトレーン 1 および 2) だけです。ほかのバイトレーンは、読み出しデータキャプチャのクロック出力を転送できないためです。

d. CQ および CQ# はバイトレーンのピン 0 またはピン 6 のいずれかに割り当てる必要があります。たとえば、CQ をピン 0 に割り当てた場合、 CQ# はピン 6 に割り当てます (逆の場合も同様)。

5. アドレス /制御 (A/C) ピンの割り当て

a. アドレス /制御 (A/C) ビットは、すべてを単一のバンク内に割り当てる必要があります。

b. すべての A/C バイトレーンは連続して配置する必要があり、バイトレーンのスキップは禁止です。

c. アドレス /制御バンクは、書き込みデータバンクと同じか隣接していなければなりません。

d. A/C と書き込みデータのバイトレーン間に空のバイトレーンまたは読み出しバイトレーンがあってはなりません。このルールは、 A/C と書き込みデータが同じバンクを共有する場合、または隣接バンクに割り当てられている場合に適用されます。

e. アドレス /制御ピンは、書き込みデータおよび読み出しデータとバイトレーンを共有できません。

f. システムクロックピン (sys_clk_p/sys_clk_n) はメモリインターフェイスと同じカラム内の任意のGCCIO ピンペア上に配置する必要があります。

QDR II+ のピン配置例

表 11-1 に、 2 つのバンクに含まれる 18 ビットの QDR II+ SRAM インターフェイスの例を示します。

表 11‐1 : 2 つのバンクに含まれる 18 ビットの QDR II+ インターフェイス


1 – T1U_12 – –

1 sys_clk_p T1U_11 N –

1 sys_clk_n T1U_10 P –

1 – T1U_9 N –

1 q17 T1U_8 P –

1 q16 T1U_7 N QBC-N

1 cq_p T1U_6 P QBC-P

1 q15 T1L_5 N –

1 q14 T1L_4 P –

1 q13 T1L_3 N –

1 q12 T1L_2 P –

1 q11 T1L_1 N QBC-N

1 cq_n T1L_0 P QBC-P

1 vr T0U_12 – –

1 – T0U_11 N –

1 q10 T0U_10 P –

1 q9 T0U_9 N –





1 q8 T0U_8 P –

1 q7 T0U_7 N DBC-N

1 q6 T0U_6 P DBC-P

1 q5 T0L_5 N –

1 q4 T0L_4 P –

1 q3 T0L_3 N –

1 q2 T0L_2 P –

1 q1 T0L_1 N DBC-N

1 q0 T0L_0 P DBC-P

0 – T3U_12 – –

0 – T3U_11 N –

0 – T3U_10 P –

0 d17 T3U_9 N –

0 d16 T3U_8 P –

0 d15 T3U_7 N DBC-N

0 d14 T3U_6 P DBC-P

0 d13 T3L_5 N –

0 d12 T3L_4 P –

0 d11 T3L_3 N –

0 d10 T3L_2 P –

0 bwsn1 T3L_1 N DBC-N

0 d9 T3L_0 P DBC-P

0 – T2U_12 – –

0 d8 T2U_11 N –

0 d7 T2U_10 P –

0 d6 T2U_9 N –

0 d5 T2U_8 P –

0 k_n T2U_7 N QBC-N

0 k_p T2U_6 P QBC-P

0 d4 T2L_5 N –

0 d3 T2L_4 P –

0 d2 T2L_3 N –

0 d1 T2L_2 P –

0 bwsn0 T2L_1 N QBC-N

表 11‐1 : 2 つのバンクに含まれる 18 ビットの QDR II+ インターフェイス (続き)






0 d0 T2L_0 P QBC-P

0 doff T1U_12 – –

0 a21 T1U_11 N –

0 a20 T1U_10 P –

0 a19 T1U_9 N –

0 a18 T1U_8 P –

0 a17 T1U_7 N QBC-N

0 a16 T1U_6 P QBC-P

0 a15 T1L_5 N –

0 a14 T1L_4 P –

0 a13 T1L_3 N –

0 a12 T1L_2 P –

0 rpsn T1L_1 N QBC-N

0 a11 T1L_0 P QBC-P

0 vr T0U_12 – –

0 a10 T0U_11 N –

0 a9 T0U_10 P –

0 a8 T0U_9 N –

0 a7 T0U_8 P –

0 a6 T0U_7 N DBC-N

0 a5 T0U_6 P DBC-P

0 a4 T0L_5 N –

0 a3 T0L_4 P –

0 a2 T0L_3 N –

0 a1 T0L_2 P –

0 wpsn T0L_1 N DBC-N

0 a0 T0L_0 P DBC-P

表 11‐1 : 2 つのバンクに含まれる 18 ビットの QDR II+ インターフェイス (続き)







• メモリインターフェイス


• 物理インターフェイス

メモリインターフェイス

QDR II+ SRAM インターフェイスソリューションは、カスタマイズすることで複数のコンフィギュレーションをサポートします。各コンフィギュレーションは、コアの上位の Verilog パラメーターで定義します。


ユーザーインターフェイスは FPGA のユーザーデザインと QDR II+ SRAM ソリューションコアを接続し、ユーザーと外部メモリデバイス間のやりとりを簡略化します。ユーザーインターフェイスには、メモリデバイスに対して読み出し /書き込みコマンドを発行するための信号があります。表 11-2 にこれらの信号を示します。

表 11‐2 :ユーザーインターフェイス

信号方向説明

app_rd_addr0[ADDR_WIDTH – 1:0] 入力読み出しアドレスです。読み出し要求に使用するアドレスを供給します。app_rd_cmd0 がアサートされると有効になります。

app_rd_cmd0 入力読み出しコマンドです。読み出し要求を発行するための信号で、ポート 0 のアドレスが有効であることを示します。

app_rd_data0[DBITS × BURST_LEN – 1:0] 出力読み出しデータです。app_rd_cmd0 で発行された読み出しコマンドから読み出したデータを送信します。

app_rd_valid0 出力読み出し有効です。メモリから読み出したデータがapp_rd_data0 で有効で、サンプル可能になったことを示します。

app_wr_addr0[ADDR_WIDTH – 1:0] 入力書き込みアドレスです。書き込み要求に対するアドレスを供給します。app_wr_cmd0 がアサートされると有効になります。

app_wr_bw_n0[(DBITS/9) × BURST_LEN – 1:0] 入力

バイトライトを書き込みます。書き込み要求に使用するバイト書き込み信号を供給します。 app_wr_cmd0 がアサートされると有効になります。これらのイネーブル信号はアクティブ Low です。

app_wr_cmd0 入力書き込みコマンドです。書き込み要求を発行するための信号で、書き込みポート 0 の対応するサイドバンド信号が有効であることを示します。

app_wr_data0[DBITS × BURST_LEN – 1:0] 入力書き込みデータです。書き込み要求に使用するデータを供給します。app_wr_cmd0 がアサートされると有効になります。

app_rd_addr1[ADDR_WIDTH – 1:0](1)入力

読み出しアドレスです。読み出し要求に使用するアドレスを供給します。app_rd_cmd1 がアサートされると有効になります。





app_rd_cmd(1)入力

読み出しコマンドです。読み出し要求を発行するための信号で、ポート 1 のアドレスが有効であることを示します。

app_rd_data1[DBITS × BURST_LEN – 1:0](1)出力

読み出しデータです。app_rd_cmd1 で発行された読み出しコマンドから読み出したデータを送信します。

app_rd_valid1(1)出力

読み出し有効です。メモリから読み出したデータがapp_rd_data1 で有効で、サンプル可能になったことを示します。

app_wr_addr1[ADDR_WIDTH – 1:0](1)入力

書き込みアドレスです。書き込み要求に対するアドレスを供給します。app_wr_cmd1 がアサートされると有効になります。

app_wr_bw_n1[(DBITS/9) × BURST_LEN – 1:0](1)入力

バイトライトを書き込みます。書き込み要求に使用するバイト書き込み信号を供給します。 app_wr_cmd1 がアサートされると有効になります。これらのイネーブル信号はアクティブ Low です。

app_wr_cmd1(1)入力

書き込みコマンドです。書き込み要求を発行するための信号で、書き込みポート 1 の対応するサイドバンド信号が有効であることを示します。

app_wr_data1[DBITS × BURST_LEN – 1:0](1)入力

書き込みデータです。書き込み要求に使用するデータを供給します。app_wr_cmd1 がアサートされると有効になります。

clk 出力ユーザーインターフェイスクロックです。

rst_clk 出力ユーザーインターフェイスクロックに同期するリセットです。

Init_calib_complete 出力

キャリブレーション完了です。読み出しキャリブレーションが完了したことをユーザーデザインに通知する信号です。この信号がアサートされたら、クライアントインターフェイスから読み出し /書き込み要求を開始できます。

sys_rst 入力非同期のシステムリセット入力です。

sys_clk_p/n 入力メモリコントローラーへのシステムクロックです。

1. これらのポートが使用可能かつ有効になるのは BL2 コンフィギュレーションの場合のみです。 BL4 コンフィギュレーションの場合、これ

らのポートは使用できません。使用できる場合は、駆動する必要がありません。

表 11‐2 :ユーザーインターフェイス (続き)

信号方向説明





ユーザーインターフェイスを介したコアとのインターフェイス

図 11-2 に、ユーザーインターフェイスのプロトコルを示します。

要求を発行する前に、init_calib_complete 信号が High にアサートされている必要があります (図 11-2)。アサートされていない場合は読み出し /書き込み要求を発行できず、クライアントインターフェイス側では app_wr_cmd または app_rd_cmd のアサートが無視されます。app_wr_cmd を 1 サイクルパルスとしてアサートすると書き込み要求が発行されます。このとき、 app_wr_addr、 app_wr_data、 app_wr_bw_n 信号がいずれも有効である必要があります。

直後のサイクルで app_rd_cmd を 1 サイクルパルスとしてアサートすると読み出し要求が発行されます。このとき、app_rd_addr が有効である必要があります。 1 サイクルのアイドル時間の後、同じクロックサイクルで読み出し要求と書き込み要求が同時にアサートされます。この場合、メモリの読み出しが先に実行され、次に書き込みが実行されます。書き込みおよび読み出しコマンドは、ユーザーインターフェイスに順不同で発行できます。図 11-2 に 2 つの例を示します。

図 11-2 には、メモリデバイスからユーザーデザインにデータが返されるタイミングを示しています。 app_rd_vld信号がアサートされ、 app_rd_data が有効になったことを示しています。コアは返されたデータをバッファーしないため、 app_rd_vld がアサートされたそのサイクルでデータをサンプリングする必要があります。 BL2 の場合、 2つの独立したポート、ポート 0 とポート 1 で同じプロトコルに従う必要があります。


図 11‐2 :ユーザーインターフェイスの書き込み/読み出しタイミング図





物理インターフェイス

物理インターフェイスは、 FPGA メモリインターフェイスソリューションを外部の QDR II+ SRAM デバイスに接続する部分です。表 11-3 に、このインターフェイスで使用される I/O 信号を説明します。これらの信号は、メモリデバイスの対応する信号へ直接接続できます。

図 11-3 に、メモリインターフェイスにおける書き込みおよび読み出し例のタイミング図を示します。

表 11‐3 :物理インターフェイスの信号

信号方向説明

qdr_cq_n 入力 QDR CQ# です。メモリから返されるエコークロックです。 qdr_k_n から生成されます。

qdr_cq_p 入力 QDR CQ です。メモリから返されるエコークロックです。 qdr_k_p から生成されます。

qdr_d 出力 QDR データです。 PHY から QDR II+ メモリデバイスへの書き込みデータです。

qdr_dll_off_n 出力 QDR DLL オフです。メモリデバイスの DLL をオフにする信号です。

qdr_bw_n 出力 QDR バイトライトです。PHY から QDR II + SRAM デバイスへのバイト書き込み信号です。

qdr_k_n 出力 QDR クロック K# です。メモリデバイスへ供給される反転入力クロックです。

qdr_k_p 出力 QDR クロック K です。メモリデバイスへ供給される入力クロックです。

qdr_q 入力 QDR データ Q です。メモリの読み出しから返されるデータです。

qdr_qvld 入力QDR Q 有効です。qdr_q のデータが有効であることを示します。QDR II+ SRAM デバイスのみに存在する信号です。

qdr_sa 出力 QDR アドレスです。メモリ動作に使用するアドレスです。

qdr_w_n 出力 QDR 書き込みです。メモリへの書き込みコマンドです。

qdr_r_n 出力 QDR 読み出しです。メモリへの読み出しコマンドです。


図 11‐3 :バースト長 4 ワードのメモリデバイスのプロトコル




第 12章














I/O プランニングの詳細は、 73 ページの「MIG I/O プランニング」を参照してください。

出力の生成







必須の制約

MIG Vivado IDE は必須の制約を生成します。ロケーション制約および I/O 規格制約がデザインの各外部ピンに追加されます。ロケーションはデザインで選択したバンクとバイトレーンに従って、 Vivado IDE が選択します。

I/O 規格は、メモリタイプの選択と Vivado IDE 内のオプション、およびピンタイプに応じて選択されます。qdriip_d[0] の例を次に示します。

set_property LOC AP25 [get_ports c0_qdriip_d[0]]set_property IOSTANDARD HSTL_I [get_ports c0_qdriip_d[0]]

システムクロックの周期を適切に設定する必要があります。

create_clock -name c0_sys_clk –period 1.818 [get_ports c0_sys_clk_p]





クロック管理


クロック配置


バンク設定




I/O 規格と配置

Vivado IDE で選択したインターフェイスのタイプおよびオプション設定に従い、MIG ツールが適切な I/O 規格制約とロケーション制約を生成します。










第 13章






図 13‐1 : IP サンプルデザインを開く







シミュレーションは、次のディレクトリから実行します。










MIG はメモリモデルを提供します。ソフトウェアリリースごとに、 Questa® SIM、 IES、 VCS シミュレーションツールを使用して MIG IP が検証されます。Questa SIM、 IES、VCS でシミュレーションを実行するためのスクリプトファイルは、 MIG の出力内に生成されます。 MIG デザインは Vivado シミュレータでは検証されていません。 MIG IP のシミュレーションにはその他のシミュレーションツールも使用できますが、ザイリンクスでは特にこれらを検証していません。




第 14章

テストベンチこの章では、 Vivado® Design Suite で提供されているテストベンチについて説明します。

メモリコントローラーは、基本的な読み出しおよび書き込み動作を検証する、簡単なテストベンチと共に生成されます。スティミュラスには、データ整合性をチェックするための 10 回の連続書き込みおよびそれに続く 10 回の読み出しが含まれます。




セクション IV : RLDRAM 3

概要

製品仕様





テストベンチ




第 15章

概要ザイリンクス UltraScale™ アーキテクチャには、 RLDRAM 3 メモリインターフェイスソリューション (MIS) コアが含まれます。 MIS コアは、これら DRAM タイプのメモリに接続するためのインターフェイスソリューションを提供します。メモリコントローラー全体のソリューションと、物理層 (PHY) のみを提供するソリューションの両方をサポートしています。 RLDRAM 3 コアの UltraScale アーキテクチャは次の上位ブロックで構成されます。

• コントローラー ― ユーザーインターフェイスからのバーストトランザクションを受信し、RLDRAM 3 との間のトランザクションを生成します。コントローラーは DRAM のタイミングパラメーターとリフレッシュを制御します。

• 物理層 ― DRAM への高速インターフェイスを提供します。この層には FPGA 内のハードブロックと、それらハードブロックと DRAM 間で適なインターフェイスタイミングを確保するために使用されるソフトブロックキャリブレーションロジックが含まれます。

UltraScale アーキテクチャに新たに導入されたハードブロックによって、大 2,133Mb/s のインターフェイス速度を実現できるようになりました。

° ハードブロックには次の機能があります。

- データのシリアライズと送信

- データのキャプチャとデシリアライズ

- 高速クロックの生成と同期

- 電圧および温度のトラッキング機能を備えた、ピンごとの細精度の遅延調整エレメント

° ソフトブロックには次の機能があります。

- メモリ初期化 ― キャリブレーションモジュールは、RLDRAM 3 の JEDEC® 準拠初期化ルーチンを提供します。必要に応じて初期化プロセスの遅延をバイパスしてシミュレーション時間を短縮できます。

- キャリブレーション ― キャリブレーションモジュールは、ハードブロック内のすべての遅延を設定し、ソフト IP がメモリインターフェイスで適切に動作するようにする包括的な方法を提供します。インターフェイス性能を適化するために、各ビットを個別にトレーニングしてから結合します。キャリブレーションプロセスの結果はザイリンクスのデバッグツールで確認できます。キャリブレーションの完了後、 PHY 層は DRAM への raw (未調整) インターフェイスを提供します。

• アプリケーションインターフェイス ― ユーザーインターフェイス層は、アプリケーションにシンプルな FIFOインターフェイスを提供します。データはバッファーに格納され、読み出しデータは要求順に出力されます。




第 15 章 :概要

機能一覧• 36 ビット幅インターフェイスをサポート

• x18 および x36 のメモリデバイスをサポート

• 4 ワードおよび 8 ワードバーストをサポート

• 5 ～ 16 サイクルの読み出しレイテンシをサポート

• アドレスマルチプレクスモードをサポート

• ODT をサポート

• JEDEC 準拠の RLDRAM 3 の初期化をサポート




図 15‐1 : UltraScale アーキテクチャ FPGA のメモリインターフェイスソリューション




第 15 章 :概要















第 16章

製品仕様

規格UltraScale™ アーキテクチャに関する資料の詳細は、 158 ページの「参考資料」を参照してください。

性能

最大周波数




表 16-1 に、 Kintex® UltraScale™ デバイスのリソース概数を示します。


表 16‐1 :デバイス使用量 ― Kintex UltraScale FPGA




36 4,586 4,570 463 24 4 2 1






• 第 1 のカテゴリは RLDRAM に直接接続するメモリインターフェイス信号です。これらは RLDRAM 3 仕様で定義されています。

• 第 2 のカテゴリはユーザーインターフェイスとなるアプリケーションインターフェイス信号です。これらは、141 ページの「プロトコルの説明」で解説しています。






第 17章


概要図 17-1 に、 RLDRAM 3 メモリインターフェイスソリューションの概略ブロック図を示します。この図では、読み出し /書き込みコマンドを開始するためのユーザーインターフェイスへの内部 FPGA 接続、およびメモリデバイスへの外部インターフェイスを示しています。


図 17‐1 : RLDRAM 3 インターフェイスソリューションの概略ブロック図





図 17-2 に、 UltraScale アーキテクチャ FPGA のメモリインターフェイスソリューションを示します。

ユーザーインターフェイスは、完全に SDR 信号ベースのシンプルなプロトコルを用いて読み出しおよび書き込み要求を生成します。このプロトコルの詳細は、第 18 章の「ユーザーインターフェイス」を参照してください。

メモリコントローラーはユーザーインターフェイスからコマンドを受け取り、 RLDRAM 3 デバイスのプロトコル要件に従います。詳細は、「メモリコントローラー」を参照してください。

物理インターフェイスは、 RLDRAM 3 プロトコルとタイミング要件を満たしながら外部メモリデバイスと通信できるように、適切なタイミング関係と DDR 信号を生成します。詳細は、第 18 章の「物理インターフェイス」を参照してください。







メモリコントローラーメモリコントローラー (MC) は RLDRAM 3 のアクセス要件を適用し、 PHY と接続します。また、メモリデバイスへ転送されるコマンドと同じ順序でコマンドを処理します。

メモリコントローラーはユーザーインターフェイスからコマンドを受け取り、そのコマンドをすぐに処理できるか、または待機する必要があるかを判断します。すべての要件が満たされると、コマンドは PHY インターフェイスへ配置されます。書き込みコマンドの場合、コントローラーはユーザーインターフェイス向けに信号を生成して PHY へ書き込みデータを提供します。この信号は、コマンドとデータの適切な関連を確保するために、メモリコンフィギュレーションに基づいて生成されるものです。オートリフレッシュコマンドは、メモリデバイスのリフレッシュ要件を満たすためにコントローラーによってコマンドフロー内に挿入されます。

CIO デバイスでは、データバスは読み出しおよび書き込みデータで共有されます。読み出しコマンドから書き込みコマンド (またはその逆) へと切り替えると、バスの変更が原因でコマンドストリームにギャップが発生します。スループットを向上させるには、コマンドバスの変更を可能な限り小限に抑える必要があります。

CMD_PER_CLK は、 FPGA ロジックのクロックサイクルごとにコントローラーへ与えられるメモリコマンド数を決定する上位のパラメーターです。パラメーターの値は、 nCK_PER_CLK およびバースト長によって決まります。たとえば、 nCK_PER_CLK = 4 の場合、CMD_PER_CLK はバースト長 = 8 に対しては 1、バースト長 = 4 に対しては 2 に設定されます。

キャリブレーションが完了するまで、コントローラーは CTL_IDLE ステートにとどまります。キャリブレーションのdone 信号がアサートされ、コマンド要求が受信されると、ステートマシンは CTL_LOAD_CMD1 ステート (実質的にはパイプラインステート ) を経て、 CTL_LOAD_CMD2 ステートに遷移します。

単一のコマンド要求の場合、コントローラーのステートマシンは、 CTL_LOAD_CMD2 から CTL_PROC_LAST_CMDに遷移し、 CTL_IDLE に戻ります。

CMD_PER_CLK = 1 の場合に、同じ RLDRAM 3 バンクに対して複数のコマンドを発行すると、ステートマシンはCTL_LOAD_CMD2 → CTL_PROC_CMD → CTL_PROC_CMD1 → CTL_PROC_LAST_CMD → CTL_IDLE のように遷移します。

CMD_PER_CLK > 1 の場合に、同じ RLDRAM 3 バンクに対して複数のコマンドを発行すると、ステートマシンはCTL_LOAD_CMD2 → CTL_PROC_CMD → CTL_PROC_CMD1 → CTL_PROC_LAST_CMD → CTL_PROC_LAST_CMD1→ CTL_IDLE のように遷移します。

CMD_PER_CLK = 1 の場合に、異なる RLDRAM 3 バンクに対して複数のコマンドを発行すると、ステートマシンはCTL_LOAD_CMD2 → CTL_PROC_CMD → CTL_PROC_LAST_CMD → CTL_IDLE のように遷移します。

CMD_PER_CLK > 1 の場合に、異なる RLDRAM 3 バンクに対して複数のコマンドを発行すると、ステートマシンはCTL_LOAD_CMD2 → CTL_PROC_CMD → CTL_PROC_LAST_CMD → CTL_PROC_LAST_CMD1 → CTL_IDLE のように遷移します。





図 17-3 に、コントローラーのステートマシンロジックを示します。


図 17‐3 : コントローラーのステートマシンロジック (CMD_PER_CLK == 1 または 2)





PHY

PHY には、外部の RLDRAM 3 デバイスへの下位の物理インターフェイス、および物理インターフェイス自体の動作信頼性を確保するためのキャリブレーションロジックがすべて含まれます。 PHY はメモリデバイスとのインターフェイスに必要な信号のタイミングおよびシーケンスを生成します。








メモリコントローラーおよびキャリブレーションロジックは、 4 分周または 2 分周された低周波数クロックドメインにある、この専用 PHY と通信します。分周比は RLDRAM 3 のメモリクロックに依存します。図 17-4 に、 PHY デザインの詳細なブロック図を示します。





メモリコントローラーは、コントローラーと物理層を明確に分離するため、下位の PHY 要件からコマンド処理を独立させるように設計されています。コマンド処理は必要に応じてカスタムロジックに置き換えることができますが、その場合も PHY とのインターフェイス用ロジックは変わらず、そのままキャリブレーションロジックで使用できます。





rld3_phy.v インフラストラクチャ (pll.v)、 rld_cal.v、 rld_xiphy.v、およびキャリブレーションとメモリコントローラー間の MUX が含まれます。

rld_cal.v MicroBlaze 処理システムと関連するロジックが含まれます。

rld_cal_adr_decode.v MicroBlaze プロセッサの FPGA ロジックインターフェイスです。

config_rom.v キャリブレーションオプションのコンフィギュレーションを格納する場所です。

microblaze MicroBlaze プロセッサです。

rld_iob.v バイト IOB モジュールすべてをインスタンシエートします。

rld_iob_byte.v 特定のバイトレーンに含まれるすべての信号で使用する I/O バッファーを生成します。





PHY アーキテクチャは rld_xiphy.v 内のすべてのロジックを包含します。 PHY には、より小さなコンポーネントからメモリインターフェイスを構築するために、専用ハードブロックに対するラッパーがあります。バイトレーンにはすべてのクロック、リセット、および特定の I/O サブセットのデータパスが含まれます。専用クロッキングリソースと共に複数のバイトレーンをまとめてグループ化し、単一バンクのメモリインターフェイスを構築します。ハードシリコン物理層アーキテクチャの詳細は、『UltraScale™ アーキテクチャ SelctIO™ リソース Advance 仕様ユーザーガイド』 (UG571) [参照 3] を参照してください。

メモリの初期化およびキャリブレーションは、小型のソフトコアプロセッサで動作する C プログラムによって実装されます。 MicroBlaze™ コントローラーシステム (MCS) は I/O モジュールとブロック RAM で構成されます。rld_cal_adr_decode.v モジュールは、プロセッサからシステムのほかの部分へのインターフェイスを提供し、ヘルパーロジックをインプリメントします。config_rom.v モジュールは、初期化とキャリブレーションの動作を制御する設定を格納し、ソースコードを再コンパイルせずに調整できるランタイムオプションを提供します。

アドレスユニットは MCS をローカルレジスタセットと PHY に接続します。そのために、メモリマップ内の空間から、 I/O モジュールバス上でアドレスデコードと制御変換を実行し、戻りデータを多重化します(rld_cal_adr_decode.v)。さらに、 DRAM インターフェイスの論理的概念から、 PHY アドレス空間における、ピン配置に依存する適切な遅延制御ロケーションへのアドレス変換 (マッピングと呼ばれる場合もある ) も実行します。


Casez(io_address)// MicroBlaze I/O module address // … static address decoding skipped //========================================// //===========DQ ODELAYS===================// //========================================// //Byte0 28' h0004100: begin //dq2 riu_addr_cal = /* MIG Generated */ 6'hd; riu_nibble = /* MIG Generated */ 'h0; end // … additional dynamic addressing follows


MicroBlaze の I/O モジュールインターフェイスは、 3 クロックサイクルに 1 回の大レートで更新されます。キャリブレーションに必要な全機能を実装するには、このレートでは十分に高速でない場合があります。rld_cal_adr_decode.v に実装されたヘルパー回路は、レジスタからコマンドを取得し、少なくともその一部をPHY に発行できるように 1 サイクル精度に変換するのに必要な回路です。この回路はさらに、連続読み出しトランザクションと読み出しデータ比較を可能にするコマンド繰り返し機能もサポートします。







1. PHY の内蔵セルフチェック (BISC) を実行します。

2. PHY 内で BISC を使用し、キャリブレーション完了後の電圧および温度のトラッキング機能で使用する内部スキューを計算します。



5. PHY がキャリブレーションの完了を示し、コントローラーはメモリへのコマンド発行を開始します。











第 18章


クロッキングメモリインターフェイスには MMCM が 1 つ、TXPLL がメモリインターフェイスが使用する I/O バンクあたり 1 つ、BUFG が 2 つ、 BUFGCE が 1 つ必要です。これらのクロッキングコンポーネントを使用して、適切なクロック周波数と、メモリインターフェイスの正常動作に必要な位相シフトを生成します。









要件

GCIO



MMCM
















° 4 バンクシステムの場合、中央寄りの 2 つのバンクのいずれも使用可能。 MIG は中央バンクとして、選択された上位のバンクから 2 番目のバンクを参照


TXPLL










リセット非同期のリセット入力を使用できます。このアクティブ High のリセット信号は、コントローラークロックの 20 サイクル以上アサートする必要があります。







RLDRAM 3 の PCB ガイドライン

概要

PCB ガイドラインの詳細は、ザイリンクスまでお問い合わせください。


RLDRAM 3 のピン規則

ここでは、シングルランクメモリインターフェイスの規則について説明しす。

• アドレス /制御とは cs_n、 ref_n、 we_n、 ba、 ck、 reset_n、 a を意味します。

• データ、アドレス /制御などのすべてのグループおよびシステムクロックインターフェイスは、 1 つのカラム内で選択する必要があります。


• バンク内のバイトレーンは、 T0、 T1、 T2、 T3 で識別します。バイトレーン内のニブルは、バイトレーン識別子の末尾に付加される U または L 識別子で区別します。つまり、 T0L、 T0U、 T1L、 T1U、 T2L、 T2U、 T3L、 T3Uのようになります。


1. 読み出しクロック (qk/qk_n)、書き込みクロック (dk/dk_n)、 dq、 qvld、 dm

a. 読み出しクロックペア (qkx_p/n) は L によって識別されるバイトレーンの下位ニブルの N0 および N1 ピンに配置する必要があります。 qk/qk_n ペアに対応する dq は、同じバイトレーン内の N12 を除いたピンのいずれかに配置します。 dq と dm のビットは、バイトレーン内のピン N2 ～ N11 に配置する必要があります。

b. dm の 1 つのピンには、 x18 デバイスの場合は 9 ビット、 x36 デバイスの場合は 18 ビットが対応付けられます。ピンは次に示すように、対応する dq バイトレーン内に配置する必要があります。

- x18 デバイスの場合、dm[0] は dq[8:0] が割り当てられたバイトグループ内に、dm[1] は dq[17:9]内に割り当てます。

- x36 デバイスの場合、 dm[0] は dq[8:0] または dq[26:18] が割り当てられたバイトレーン内に割り当てます。同様に、 dm[1] は dq[17:9] または dq[35:27] が割り当てられたバイトグループ内に割り当てます。

c. dk/dk_n は任意の P-N ペアに割り当てる必要があります。書き込みクロックペアだけをバイトレーン内に配置する必要があるオーバーフローの場合、このクロックペアは 0/1 および 6/7 以外のピンペアに配置します。

注記 : ピン 12 はピンペアを構成しないため、差動クロックには使用できないことに注意してください。

d. qvld 信号は、ピン N2 ～ N12 に配置する必要がありますが、これらのピンに対しては dq と dm の割り当ての方が優先されます。qvld0 信号は、バイトレーンのピン N11 (dm が無効で使用可能な場合)、または qk0/qk0_n データバイトレーンのピン N12 に配置する必要があります。 qvld1 信号は、バイトレーンのピンN11 (使用可能な場合)、または qk2/qk2_n データバイトレーンのピン N12 に配置する必要があります。


a. ピン N12 はデータバイトレーン内でアドレス /制御用に使用できます。

b. アドレス /制御バイトレーン内にデータ信号 (qvalid、 dq、 dm) は配置できません。







5. ck はアドレス /制御バイトレーン内の PN ペアに配置する必要があります。

6. reset_n は、 FPGA ロジックのタイミングおよび選択したバンクの I/O 規格 (LVCMOS12) を満たす限り、いずれのピンに配置してもかまいません。








12. 専用の VREF ピンがあります (上記の規則には含まれていない)。外部 VREF を使用しない場合、VREF ピンは 500Ωの抵抗でグランドにプルダウンする必要があります。詳細は、『UltraScale™ アーキテクチャ SelectIO™ リソースAdvance 仕様ユーザーガイド』 (UG571) [参照 3] を参照してください。これらのピンは、使用する規格に従って適切に接続します。


RLDRAM 3 のピン配置例

表 18-1 に、 1 つのバンクに含まれる 18 ビットの RLDRAM 3 インターフェイスの例を示します。これは、アドレスを多重化して x18 RLDRAM 3 コンポーネントを 1 つ使用するコンポーネントインターフェイスの例です。

表 18‐1 : 1 つのバンクに含まれる 18 ビットの RLDRAM 3 インターフェイス


1 qvld0 T3U_12 – –

1 dq8 T3U_11 N –

1 dq7 T3U_10 P –

1 dq6 T3U_9 N –

1 dq5 T3U_8 P –

1 dq4 T3U_7 N DBC-N

1 dq3 T3U_6 P DBC-P

1 dq2 T3L_5 N –

1 dq1 T3L_4 P –

1 dq0 T3L_3 N –

1 dm0 T3L_2 P –





1 qk0_n T3L_1 N DBC-N

1 qk0_p T3L_0 P DBC-P

1 reset_n T2U_12 – –

1 we# T2U_11 N –

1 a18 T2U_10 P –

1 a17 T2U_9 N –

1 a14 T2U_8 P –

1 a13 T2U_7 N QBC-N

1 a10 T2U_6 P QBC-P

1 a9 T2L_5 N –

1 a8 T2L_4 P –

1 a5 T2L_3 N –

1 a4 T2L_2 P –

1 a3 T2L_1 N QBC-N

1 a0 T2L_0 P QBC-P

1 – T1U_12 – –

1 ba3 T1U_11 N –

1 ba2 T1U_10 P –

1 ba1 T1U_9 N –

1 ba0 T1U_8 P –

1 dk1_n T1U_7 N QBC-N

1 dk1_p T1U_6 P QBC-P

1 dk0_n T1L_5 N –

1 dk0_p T1L_4 P –

1 ck_n T1L_3 N –

1 ck_p T1L_2 P –

1 ref_n T1L_1 N QBC-N

1 cs_n T1L_0 P QBC-P

表 18‐1 : 1 つのバンクに含まれる 18 ビットの RLDRAM 3 インターフェイス (続き)






1 vr T0U_12 – –

1 dq17 T0U_11 N –

1 dq16 T0U_10 P –

1 dq15 T0U_9 N –

1 dq14 T0U_8 P –

1 dq13 T0U_7 N DBC-N

1 dq12 T0U_6 P DBC-P

1 dq11 T0L_5 N –

1 dq10 T0L_4 P –

1 dq9 T0L_3 N –

1 dm1 T0L_2 P –

1 qk1_n T0L_1 N DBC-N

1 qk1_p T0L_0 P DBC-P

表 18‐1 : 1 つのバンクに含まれる 18 ビットの RLDRAM 3 インターフェイス (続き)







• メモリインターフェイス


• 物理インターフェイス

メモリインターフェイス

RLDRAM 3 メモリインターフェイスソリューションは、カスタマイズすることで複数のコンフィギュレーションをサポートします。各コンフィギュレーションは、コアの上位の Verilog パラメーターで定義します。


ユーザーインターフェイスは FPGA のユーザーデザインと RLDRAM 3 メモリソリューションコアを接続し、ユーザーと外部メモリデバイス間のやりとりを簡略化します。

コマンド要求信号

ユーザーインターフェイスには、メモリデバイスに対して読み出し /書き込みコマンドを発行するための信号があります。表 18-2 にこれらの信号を示します。

表 18‐2 :ユーザーインターフェイスの要求信号

信号方向説明

user_cmd_en 入力コマンドイネーブルです。読み出しまたは書き込み要求を発行し、対応するコマンド信号が有効であることを示します。

user_cmd[2 × CMD_PER_CLK – 1:0] 入力コマンドです。読み出し、書き込み、または NOP 要求を発行します。 user_cmd_en がアサートされると次のようになります。

2'b00 : 書き込みコマンド

2'b01 : 読み出しコマンド2'b10 : NOP2'b11 : NOP

クロックサイクルごとに複数のコマンドをメモリコントローラーへ提供する必要があるが、すべてのコマンドスロットが必要ではない場合、 NOP コマンドが有用です。メモリコントローラーは、その他のコマンドに対応して NOP は無視します。CMD_PER_CLK が 1 の場合 NOP はサポートされません。 CMD_PER_CLK は、 FPGA ロジッククロックサイクルごとにコントローラーへ与えられるメモリコマンド数を決定する上位のパラメーターで、nCK_PER_CLK およびバースト長に依存します (図 18-2参照)。

user_addr[CMD_PER_CLK × ADDR_WIDTH – 1:0] 入力コマンドアドレスです。コマンド要求に使用するアドレスを表します。 user_cmd_en がアサートされると有効になります。





user_ba[CMD_PER_CLK × BANK_WIDTH – 1:0] 入力コマンドバンクアドレスです。書き込み要求に使用するアドレスを表します。 user_cmd_en がアサートされると有効になります。

user_wr_en 入力書き込みデータイネーブルです。書き込みデータおよびデータマスクを発行します。対応する user_wr_* 信号が有効であることを示します。

user_wr_data[2 × nCK_PER_CLK × DATA_WIDTH – 1:0] 入力書き込みデータです。書き込み要求に使用するデータで、結合される立ち上がりおよび立ち下がりデータで構成されます。user_wr_en がアサートされると有効になります。

user_wr_dm[2 × nCK_PER_CLK × DM_WIDTH – 1:0] 入力書き込みデータのマスクです。アクティブ High の場合、選択したデバイスの書き込みデータがマスクされ、メモリに書き込まれません。user_wr_en がアサートされると有効になります。

user_afifo_empty 出力アドレス FIFO Empty です。アサートされた場合、コマンドバッファーが空であることを示します。

user_wdfifo_empty 出力書き込みデータ FIFO Empty です。アサートされた場合、書き込みデータバッファーが空であることを示します。

user_afifo_full 出力アドレス FIFO Full です。アサートされた場合、コマンドバッファーがフルであることを示し、ディアサートされるまで FIFO への書き込みが無視されます。

user_wdfifo_full 出力書き込みデータ FIFO Full です。アサートされた場合、書き込みデータバッファーがフルであることを示し、ディアサートされるまで FIFO への書き込みが無視されます。

user_afifo_aempty 出力アドレス FIFO Almost Empty です。アサートされた場合、コマンドバッファーがほぼ空であることを示します。

user_afifo_afull 出力アドレス FIFO Almost Full です。アサートされた場合、コマンドバッファーがほぼフルであることを示します。

user_wdfifo_aempty 出力書き込みで FIFO Almost Empty です。アサートされた場合、書き込みデータバッファーがほぼ空であることを示します。

user_wdfifo_afull 出力書き込みデータ FIFO Almost Full 信号です。アサートされた場合、書き込みデータバッファーがほぼフルであることを示します。

user_rd_valid[nCK_PER_CLK – 1:0] 出力読み出し有効です。メモリから読み出したデータがuser_rd_data で有効で、サンプル可能になったことを示します。

user_rd_data[2 × nCK_PER_CLK × DATA_WIDTH – 1:0] 出力読み出しデータです。読み出しコマンドから読み出したデータです。

init_calib_complete 出力キャリブレーション完了です。読み出しキャリブレーションが完了し、要求を実行できる状態になったことをユーザーデザインに応答します。

mem_ck_lock_complete 出力メモリクロックのロック完了です。メモリへ駆動されるクロックのノイズが小となるように、mem_ck_lock_complete がアサートされるまでシステムをノイズがない状態に保つ必要があります。

表 18‐2 :ユーザーインターフェイスの要求信号 (続き)

信号方向説明





ユーザーインターフェイスを介したコアとのインターフェイス

特定のユーザーインターフェイス信号の幅は、システムクロック周波数およびバースト長で決まります。このためクライアントは、一部のコンフィギュレーションの要件に応じて FPGA ロジックの 1 クロックサイクルに複数のコマンドを送信できるようになります。

図 18-2 は user_cmd 信号を示し、コンフィギュレーションに応じてこの信号がどのように複数のコマンドで構成されるかを表しています。


図 18‐2 : user_cmd 信号の複数のコマンド





図 18-3 に、 RLDRAM 3 の 4 ワードバーストアーキテクチャに対応するユーザーインターフェイスプロトコルを示します。

要求が受け入れ可能となる前に、 ui_clk_sync_rst 信号を Low にディアサートする必要があります。 ui_clk_sync_rst 信号のディアサート後、ユーザーインターフェイス FIFO はコマンドおよびデータを受信し格納できるようになります。メモリの初期化プロセスおよび PHY のキャリブレーションが完了すると、 init_calib_complete信号がアサートされ、コアはクライアント要求の処理を開始できます。


図 18‐3 : RLDRAM 3 ユーザーインターフェイスプロトコル (4 ワードバーストアーキテクチャ )





user_cmd_en を 1 サイクルパルスとしてアサートするとコマンド要求が発行されます。このとき、 user_cmd、user_addr、user_ba 信号がいずれも有効である必要があります。読み出し要求を発行するには user_cmd を 2'b01に、書き込み要求を発行するには user_cmd を 2'b00 に設定します。書き込み要求では、 user_wr_en 信号を Highにアサートすることで、コマンドと同じサイクルでデータが発行され、有効なデータが user_wr_data およびuser_wr_dm に現れます。図 18-4 に、RLDRAM 3 の 8 ワードバーストアーキテクチャに対応するユーザーインターフェイスプロトコルを示します。

読み出しコマンドがしばらくして発行されると (システムのコンフィギュレーションおよびレイテンシに基づく )、user_rd_valid[0] 信号がアサートされて user_rd_data が有効であることを示すと同時に user_rd_valid[1]がアサートされて user_rd_data が有効であることを示します (図 18-5)。コアは返されたデータをバッファーしないため、読み出しデータは user_rd_valid[0] および user_rd_valid[1] がアサートされたのと同じサイクルでサンプルする必要があります。この機能は、ユーザーが必要に応じて追加できます。


図 18‐4 : RLDRAM 3 ユーザーインターフェイスプロトコル (8 ワードバーストアーキテクチャ )





user_rd_valid 信号がすべて一緒にアサートされて大幅のデータが返されるように、メモリコントローラーはコマンドを PHY への特定のスロットにしか与えませんが、コントローラーの変更に備えて追加の user_rd_valid信号が提供されます。

物理インターフェイス

物理インターフェイスは、 FPGA メモリインターフェイスソリューションを外部 RLDRAM 3 デバイスに接続する部分です。表 18-3 に、このインターフェイスで使用される I/O 信号を説明します。これらの信号は、 RLDRAM 3 デバイスの対応する信号へ直接接続できます。


図 18‐5 :ユーザーインターフェイスプロトコルの読み出しデータ

表 18‐3 :物理インターフェイスの信号

信号方向説明

rld_ck_p 出力システムクロック CK です。メモリデバイスへ供給されるアドレス /コマンドクロックです。

rld_ck_n 出力システムクロック CK# です。メモリデバイスへ供給される反転システムクロックです。

rld_dk_p 出力書き込みクロック DK です。メモリデバイスへ供給される書き込みクロックです。

rld_dk_n 出力書き込みクロック DK# です。メモリデバイスへ供給される反転書き込みクロックです。

rld_a 出力アドレスです。メモリの操作で使用するアドレスです。

rld_ba 出力バンクアドレスです。メモリの操作で使用するバンクアドレスです。

rld_cs_n 出力チップセレクト CS# です。メモリのアクティブ Low のチップセレクト制御信号です。

rld_we_n 出力書き込みイネーブル WE# です。メモリのアクティブ Low の書き込みイネーブル制御信号です。

rld_ref_n 出力リフレッシュ REF# です。メモリのアクティブ Low のリフレッシュ制御信号です。

rld_dm 出力データマスク DM です。アクティブ High のマスク信号です。 FPGA によって駆動され、書き込みコマンド中にメモリへ書き込みたくないデータをマスクします。

rld_dq 入力/出力データ DQ です。双方向データポートです。書き込みの場合は FPGA によって、読み出しの場合はメモリによって駆動されます。

rld_qk_p入力読み出しクロック QK です。 rld_dq の読み出しデータに揃えられたメモリエッジから返さ

れる読み出しクロックです。 PHY は QK# とこのクロックを併用して rld_dq の読み出しデータをサンプルします。

rld_qk_n 入力読み出しクロック QK# です。メモリから返される反転した読み出しクロックです。 PHYは QK とこのクロックを併用して rld_dq で読み出しデータをサンプルします。

rld_reset_n 出力 RLDRAM 3 リセットです。RLDRAM 3 デバイスに対するアクティブ Low のリセットです。




第 19章














I/O プランニングの詳細は、 73 ページの「MIG I/O プランニング」を参照してください。

出力の生成







必須の制約






クロック管理


クロック配置


バンク設定




I/O 規格と配置











第 20章






図 20‐1 : IP サンプルデザインを開く







シミュレーションは、次のディレクトリから開始します。




上記のディレクトリにあるメモリモデルをコピーし、シミュレーションの実行方法については同フォルダーにあるreadme.txt ファイルを参照してください。







ソフトウェアリリースごとに、Questa® SIM シミュレーションツールを使用して MIG IP が検証されます。Questa SIMでシミュレーションを実行するためのスクリプトファイルは、MIG の出力内に生成されます。MIG デザインは Vivadoシミュレータでは検証されていません。 MIG IP のシミュレーションにはその他のシミュレーションツールも使用できますが、ザイリンクスでは特にこれらを検証していません。




第 21章

テストベンチこの IP コアリリースではテストベンチは含まれていません。




セクション V : 付録

デバッグ

その他のリソースおよび法的通知




付録 A

デバッグこの付録では、ザイリンクスサポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ヒント : IP 生成の生成にエラーが発生し停止した場合、ライセンスに問題がある可能性があります。詳細は、第 1 章の「ライセンスチェッカー」を参照してください。

ザイリンクスウェブサイトでのヘルプへのアクセスMIS を使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでケースを開いてください。

資料

この製品ガイドは MIS に関する主要資料です。このガイド並びに全製品の設計プロセスをサポートする資料はすべて、ザイリンクスサポートウェブページ (http://japan..xilinx.com/support/) またはザイリンクスの DocumentationNavigator から入手できます。

Documentation Navigator は、ダウンロードページ (http://japan.xilinx.com/download) の [デザインツール] タブからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

ソリューションセンター

デザインサイクルの全段階におけるデバイス、ソフトウェアツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。デザインアシスタント、アドバイザリ、トラブルシュートのヒントといった項目があります。

MIS コア関連のサポート情報は、ザイリンクス MIG ソリューションセンターを参照してください。

アンサー

アンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の新情報にアクセスできるよう作成および管理されています。

このコアに関するアンサーの検索には、ザイリンクスサポートウェブページにある検索ボックスを使用します。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。


http://japan.xilinx.com/support/


http://japan.xilinx.com/download

http://japan.xilinx.com/support/solcenters.htm

http://japan.xilinx.com/support/solcenters.htm

http://japan.xilinx.com/support/answers/34243.htm




付録 A :デバッグ

MIS に関するマスターアンサー

AR : 58435

テクニカルサポート

ザイリンクスでは、製品資料に記述されているように、 japan.xilinx.com/supoorot からこの LogiCORE™ IP 製品のテクニカルサポートを提供しています。資料で定義されていないデバイスにインプリメントしたり、製品資料で記述されている範囲を超えてカスタマイズしたり、あるいは「DO NOT MODIFY」と記述されているデザインセクションに変更を加えたりした場合、タイミング、機能、製品サポートは保証されません。

テクニカルサポートへのお問い合わせ方法は、次のとおりです。

1. http://japan.xilinx.com/support/ にアクセスします。

2. 「その他のリソース」の下のウェブケースを作成リンクをクリックし、ウェブケースを開きます。

ウェブケースを作成する際は、次の情報を含めてください。

• パッケージおよびデバイススピードグレードを含むターゲット FPGA の情報

• 該当するすべてのザイリンクスデザインツールとシミュレータのソフトウェアバージョン

• 問題によっては、ファイルの追加を求められる場合があります。ウェブケースに含める特定ファイルについては、この資料の関連セクションを参照してください。

注記 :すべての問題がウェブケースの利用対象になるわけではありません。ウェブケースツールにログインしてサポートオプションを確認してください。

デバッグツールMIS デザインの問題を解決するには、数多くのツールを利用できます。さまざまな状況をデバッグするのに有益なツールを理解しておくことが重要です。

Vivado ラボツール

Vivado® ラボツールは、 Logic Analyzer および Virtual I/O コアをユーザーのデザインに直接挿入します。 Vivado ラボツールを使用すると、トリガー条件を設定して、ハードウェアでアプリケーションおよび統合ブロックのポート信号をハードウェアに取り込むことができます。取り込まれた信号は、その後解析できます。 Vivado IDE のこの機能は、ザイリンクスデバイスで実行されるデザインの論理デバッグと検証に使用されます。

Vivado ロジックアナライザーは次の論理デバッグ IP コアと共に使用されます。

• ILA 2.0 以降

• VIO 2.0 以降

詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 9] を参照してください。

ハードウェアのデバッグハードウェアの問題は、リンク立ち上げ時の問題から、何時間ものテストの後に発生する問題までさまざまです。ここでは、一般的な問題のデバッグ手順を説明します。 Vivado ラボツールは、ハードウェアデバッグに有益なリソースです。次の各セクションに示す信号を Vivado ラボツールでプローブすることで、個々の問題をデバッグできます。


http://japan.xilinx.com/support/answers/58435.htm


http://japan.origin.xilinx.com/support/clearexpress/websupport.htm




付録 A :デバッグ

汎用チェック

コアに対するタイミング制約がサンプルデザインからすべて適切に取り込まれていること、さらにインプリメンテーション時にこれらの制約がすべて満たされていることを確認します。

• デザインで MMCM を使用している場合、 locked ポートをモニターして、すべての MMCM がロックしていることを確認します。

• 出力が 0 になった場合は、ライセンスを確認してください。

• DDR3 または DDR4 インターフェイスで問題が発生した場合、ハードウェア接続時に Vivado の Tcl コンソールから次のコマンドを実行します。

refresh_hw_device [lindex [get_hw_devices] 0]

report_property [lindex [get_hw_migs] 0]

• レポートに出力されたすべてのデータをコピーして、ウェブケースの作成時に添付してください。ウェブケース作成に関する詳細は、 156 ページの「テクニカルサポート」を参照してください。




付録 B

その他のリソースおよび法的通知

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

ザイリンクスの資料で使用されている技術用語については、ザイリンクス用語集を参照してください。

参考資料次の資料は、この製品ガイドの補足資料として役立ちます。

1. 『DDR3 SDRAM 規格』 (JESD79-3F) および『DDR4 SDRAM 規格』 (JESD79-4)、 JEDEC® Solid State TechnologyAssociation (JEDEC 半導体技術協会)

2. 『Kintex® UltraScale アーキテクチャデータシート : DC および AC スイッチ特性』 (DS892)

3. 『UltraScale アーキテクチャ SelectIO™ リソース Advance 仕様ユーザーガイド』 (UG571)

4. 『Vivado® Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994)

5. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)

6. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910)

7. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900)

8. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904)

9. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

10. 『Vivado Design Suite 移行手法ガイド』 (UG911)


http://japan.xilinx.com/company/terms.htm

http://www.jedec.org/sites/default/files/docs/JESD79-3E.pdf

www.jedec.org/standards-documents/results/JESD79-4.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?v=UltraScale;t=data+sheet

http://japan.xilinx.com/cgi-bin/docs/ndoc?v=UltraScale;t=user+guide

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

http://japna.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf




付録 B : その他のリソースおよび法的通知

改訂履歴次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2014 年 4 月 2 日 5.0 • 「IP 情報」の表に Verilog テストベンチを追加。DDR3/DDR4

• 「概要」の章を追加。

• 「機能一覧」のセクションのコンポーネントサポートを 80 ビットに更新。

• DDR のデバイス使用量の表を更新。

• DDR クロッキングのセクションを更新。

• 「コアを使用するデザイン」の章の x4 DRAM を 4 コンポーネント DRAM 構成に更新。

• DDR3 および DDR4 の「PCB ガイドライン - 概要」の重要な注記を更新。

• DDR3 および DDR4 の「リファレンススタックアップ」の重要な注記を更新。

• DDR3 および DDR4 のトレース長に関する説明を更新。

• DDR3 および DDR4 の「一般的な配線ガイドライン」に VTT 終端のガイドラインを追加。

• 制限事項のセクションのすべての説明を更新。

• 「必須の制約」に VREF に関する注記を追加。

• 「デザインフローの手順」の章の図を更新。

• 「サンプルデザイン」の章に新規説明を追加。

• 「テストベンチ」の章に新規説明を追加。QDR II+ SRAM

• QDR II の新規セクションを追加。RLDRAM 3

• 「概要」の章を追加。

• 「クロッキング」の新規セクションを追加。

• 「サンプルデザイン」の章に新規説明を追加。

付録

• デバッグに関する付録を更新。

2013 年 12 月 18 日 4.2 初版




付録 B : その他のリソースおよび法的通知

法的通知The information disclosed to you hereunder (the "Materials") is provided solely for the selection and use of Xilinx products. To the maximum extentpermitted by applicable law: (1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES ANDCONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY,NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort,including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connectionwith, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage(including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if suchdamage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same. Xilinx assumes no obligation to correct anyerrors contained in the Materials or to notify you of updates to the Materials or to product specifications. You may not reproduce, modify, distribute,or publicly display the Materials without prior written consent. Certain products are subject to the terms and conditions of Xilinx's limited warranty,please refer to Xilinx's Terms of Sale which can be viewed at http://www.xilinx.com/legal.htm#tos; IP cores may be subject to warranty and supportterms contained in a license issued to you by Xilinx. Xilinx products are not designed or intended to be fail-safe or for use in any applicationrequiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in such critical applications, please refer to Xilinx'sTerms of Sale which can be viewed at http://www.xilinx.com/legal.htm#tos.

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本資料は英語版 (v5.0) を翻訳したもので、内容に相違が生じる場合には原文を優先します。

資料によっては英語版の更新に対応していないものがあります。

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この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] までお知らせください。

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せん。あらかじめご了承ください。


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LogiCORE IP UltraScale...UltraScale アーキテクチャ ベース FPGA MIS japan.xilinx.com 8 PG150 2014 年 4 月 2 日 第1 章 概要 ザイリンクス UltraScale アーキテクチャには、DDR3/DDR4

LogiCORE IP UltraScale...UltraScale アーキテクチャベース FPGA MIS japan.xilinx.com 8 PG150 2014 年 4 月 2 日第1 章概要ザイリンクス UltraScale アーキテクチャには、DDR3/DDR4