Vanr.prof.dr.Lejla Banjanović- Mehmedovićlejla-bm.com.ba/PLS/Pred_PLS_8.pdf · Kombinaciona kola Vanr.prof.dr.Lejla Banjanović-Mehmedović. Kombinaciona logička kola Aritmetička

Kombinaciona kolaKombinaciona kola

Vanr.prof.dr.Lejla Banjanović-Mehmedović

Kombinaciona logička kola

� Aritmetička kola

� Dekoderi

� Enkoderi

Multiplekseri� Multiplekseri

� Demultiplekseri

� Komparatori

PLS_8 Copyright: Lejla Banjanovic-Mehmedovic

DekoderiDekoderi


Dekoderi� Binarni dekoder je logičko kolo sa n ulaza i 2n izlaza.

� Dekoderi - kombinacione mreže sa više ulaza i izlaza, gdje svaka n-bitna ulazna kombinacija aktivira tačno jedan od 2n izlaza.

� Dekoder ima i enable ulaz, En, koji se koriste da onemogući izlaze:

En = 0, nijedan od dekoderskih izlaza ne funkcioniše

� n-to-2n binary decoder


� En = 0, nijedan od dekoderskih izlaza ne funkcioniše

� En = 1, validacijom ulaza određuje koji od izlaza je izabran.

Dekoder blok dijagrami


2-u-4 dekoder


� Veći dekoderi se grade sa SOP ili

� korištenjem manjih dekodera

Verilog kod za 2-u-4 binarni dekoder (case i

if-else iskazi)


Verilog kod za 2-u-4 binarni dekoder

� Korištenje for iskaza:


3-u-8 dekoder korištenjem dva 2-u-4

dekodera

� Gornji dekoder je omogućen za w2 = 0, a donji dekoder je omogućen za w2 = 1.


4-u-16 dekoder građen korištenjem

dekoderskog stabla

� Ovaj koncept se primjenjuje za bilo koju dimenziju dekodera.

� Ovaj tip kola se naziva dekoder tipa stabla.


Verilog kod za 4-u-16 dekoder


Nepotpuni dekoder� Potpuni dekoder se može uprostiti ako se pouzdano zna da se nikad

neće pojaviti neke ulazne kombinacije. Način uprošćavanja se sastoji od izostavljanja onih I kola koja realizuju takve logičke proizvode čije vrijednosti nikada ne mogu postati jedinice.

� Nepotpuni dekoder dobijen na ovaj način će ispravno funkcionisati

Binarni u decimalni sistem (BCD): dekoder

� Nepotpuni dekoder dobijen na ovaj način će ispravno funkcionisati ali moguće je i dalje uprošćavanje.

� Tipičan primjer nepotpunog dekodera je BCD dekoder, koji služi za dekodiranje binarno kodiranih decimalnih cifara. Kombinaciona tabela BCD dekodera se dobija iz kombinacione tabele dekodera 4/16 izostavljanjem zadnjih šest linija jer kombinacije brojeva od 10 do 15 se ne mogu pojaviti.


Nepotpuni dekoderBinarni u decimalni sistem (BCD): dekoder

Mapiranje n-> 2n


Kombinaciona tabela BCD dekodera

Logička mreža koja realizuje minimizirani BCD dekoder (4/10)

4 -u- 10 Decoder

7

8

9

DECODER

DECIMAL


0

1

2

3

4

5

6BINARY (BCD)

1 0V

2 0V

4 0V

8 0V

74LS42

A3A2A1A0

9876543210

Dekoder kao ROM

� Jedna od bitnih aplikacijadekodera je u memorijskim blokovima za čuvanje informacija.

� Read-only memory (ROM). � Read-only memory (ROM).

� Memorijke ćelije organizovane u 2m redova sa n ćelija po redu. Lokacija svakog reda u ROM je identificirana sa tom adresom.

� Informacijama se pristupa preko selekcionih linija.

� Informacije na Data linijama.

� Read na 1 za čitanje informacija.


EnkoderiEnkoderi


Enkoderi� Enkoderi se koriste da reduciraju broj bita potrebnih za

predstavljanje informacija.

� Praktična upotreba enkodera- prenos informacija u digitalnom sistemu (korištenje manjeg broja veza).

� Enkoderi su sklopovi koji na izlazu daju binarnu kombinaciju vrijednosti indeksa ulaza koji je aktivan; funkcija suprotna funkciji

Copyright: Lejla Banjanovic-Mehmedovic

vrijednosti indeksa ulaza koji je aktivan; funkcija suprotna funkciji dekodera.

PLS_8

0 12

3

45

6

7 y2

y1

y0

w0

w1

w2

w3

w4

w5

w6

w7

y2

y1

y0

Binarni enkoder 2n-u-n

Enkoder blok-dijagrami


Primjer enkodera 4-u-2


Potpuni koder� Izlazni kod dužine n bita potpunog kodera se formira na

osnovu 2n ulaza.

� U tabeli su prikazani samo oni redovi od svih mogućih 28=256 u kojima samo jedna ulazna promenljiva ima

Mapiranje 2n ->n

2 =256 u kojima samo jedna ulazna promenljiva ima vrijednost logičke jedinice.


Kombinaciona tabela kodera 8/3 i odgovarajuće izlazne logičke funkcije

Logička mreža koja realizuje koder 8/3

Nepotpuni koder� Nepotpuni koder - kada je broj mogućih stanja na ulaznim

linijama manji od 2n.

� Tipičan primjer - kodiranje cifara decimalnog brojnog sistema pomoću četiri izlazne linije (bit-a). Naziv ovog kodera je DC-BCD koder.

Decimalni u binarni (DC-BCD): koder

Mapiranje 2n ->n

koder.


Kombinaciona tabela DC/BCD kodera i odgovarajuće logičke funkcije

Logička mreža koja realizuje DC-BCDkoder

ENCODER1248

DECIMAL BINARY (BCD)

9 5V

1010--uu--4 Encoder4 Encoder

8 5V

7 5V

6 5V5 5V

4 5V3 5V

2 5V1 5V

74147I9I8I7I6I5I4I3I2I1

A0A1A2A3


Prioritetni koder� Tipičan primer je obrada prekida kod mikrokontrolera. Više signala

mogu istovremeno da imaju vrijednost logičke jedinice jer je priroda logičkih signala asinhrona (potiču iz spoljašnjih kola).

� U takvim situacijama mikrokontroler odlučuje koji zahtjev za prekid će se prvi opslužiti. Ovakav zadatak se unutar mikrokontrolera rješava

Mapiranje 2n ->n

se prvi opslužiti. Ovakav zadatak se unutar mikrokontrolera rješava pomoću prioritetnog kodera.


Kombinaciona tabela prioritetnog kodera 8/3

Prioritetni enkoder


� Prioritetni koder – kolo ili algoritam koji kompresuje veći broj binarnih ulaza u manji broj izlaza.

MultiplekseriMultiplekseri


Multiplekseri� Multiplekseri imaju brojne ulazne linije, 1 ili više selekcionih ulaza i 1

izlaz. Oni proslijeđuju signal sa jednog od ulaza na izlaz. Ulazni podatak je selektiran sa vrijednostima selekcionih ulaza.

� Selekcioni ulazi multipleksora (S0...Sm-1) određuju ulazni signal koji će se u datom momentu prosljediti na izlaz.


Multiplekser blok dijagrami

2-u-1 multiplekser


Projektovanje 2-u-1 multipleksera

korištenjem Veriloga

2-to-1 multiplexer specificiran korištenjem operatora uslova:

� Operator uslova:




2-to-1 multiplexer specificiran korištenjem if else iskaza

� If else iskaz:


4-u-1 multiplekser


Multiplekserska funkcija:

� Multiplekser koji ima n ulaznih podataka n, w0, . . . ,wn−1, zahtjeva log2n selekcionih ulaza.



4-to-1 multiplexer specificiran korištenjem operatora uslova

� Operator uslova:


operatora uslova


korištenjem Veriloga4-to-1 multiplexer specificiran korištenjem if else iskaza

if (expr1)true_stmt1;

else if (expr2)true_stmt2;

..


..else

def_stmt;


korištenjem Veriloga4-to-1 multiplexer specificiran korištenjem operatora uslova� Case iskaz:


N bitni 4-u-1-multiplekser Verilog kod


Primjer 4-u-1 i 16-u-1 multipleksera� Veći multiplekseri mogu biti konstruisani iz manjih multipleksera .

� Npr., 4-u-1 multiplekser može biti formiran korištenjem tri 2-u-1 multipleksera .


Projektovanje 4-u-1 multipleksera korištenjem 2-u-1 multipleksera.

Projektovanje 16-u-1 multipleksera korištenjem 4-u-1 multipleksera.

Projektovanje multipleksera


Alternativna specifikacija 4-to-1 multipleksera korištenjem if else iskaza

Hierarhijski kod za 16-u-1 multiplekser





Korištenje taska u Verilog kodu




Kod za korištenje funkcije

Primjer projektovanja 4-u-1 multipleksera

korištenjem dekodera 2-u-4


Sinteza logičkih kola korištenjem

multipleksera� Implementacija logičke funkcije:


Efikasnija sinteza XOR sa 2-u-1 multiplekserom

Implementacija XOR korištenjem 4-u-1 multipleksera


multipleksera� Implementacija logičke funkcije:

� Implementacija logičke funkci sa 3 ulaza korištenjem 4-u-1 multipleksera


� Implementacija logičke funkci sa 3 ulaza korištenjem 2-u-1 multipleksera


multipleksera


Implementacija 3-ulazne XOR funkcijekorištenjem 4-u-1 multipleksera.

Sinteza multipleksera korištenjem

Shannonove teoreme� Bilo koja Bulova funkcija

� može biti napisana u obliku:

� Primjer:



Shannonove teoreme

� U Shannon-ovoj teoremi ekspanzija iskaza

� f (0,w2, . . . ,wn) se naziva kofaktor u odnosu na ; označava se sa

� f (1,w2, . . . ,wn) kofaktor u odnosu na w1; označava se sa fw1 .

� Prikaz funkcije:



Shannonove teoreme


DemultiplekseriDemultiplekseri


Demultiplekseri� Uloga demultipleksora je suprotna od multipleksora:

informacija se sa jedne linije podatka prosljeđuje na jedan od više izlaznih linija podataka.

� Princip funkcionisanja se može prikazati pomoću jednog

Mapiranje 1 -> 2n

� Princip funkcionisanja se može prikazati pomoću jednog višepoložajnog prekidača.

� Biranje izlazne linije podatka se vrši odgovarajućim kodom na selekcionim ulazima (ulazi S0...Sm-1).


(a) Funkcijademultipleksora prikazanavišepoložajnim prekidačem i (b) njegova šematska oznaka.

Demultiplekser blok dijagrami� Demultiplekser je kombinaciona mreža sa

� jednim ulazom X,

� n adresnih (selekcionih) promenljivih S=(Sn-1, ... , S0),

� Enable signal E i

� 2n izlaza Y = (Y2n-1, ... , Y0)


Primjer 1-u-4 demultipleksera


� Jedinstveni ulaz usmjerava na izlaz izabran selekcionim ulazima

Primjer N-bitnog 1-u-4 demultipleksera


Primjer: Demultiplekser 1x8

Mapiranje 1 -> 2n


Primjer: 1x4 DeMUX

� 1x4 Demux kolo == 2 x 4 dekoder sa omogućenim ulazom!

� Za demux, ulaz E obezbjeđuje podatak, dok drugi ulazi prihvataju selekcione varijable.

� Za dekoder, ulazi su A1 i A0, omogućen ulaz E.


Tabela 1x4 linijskog demultiplexera

.

Demultiplexeri kao opšte-namjenska logika

� n: 2n demux može implementirati bilo koju funkciju n varijabli

� Koristi varijable kao selekcione ulaze

� Enable ulaz na logičko 1� Enable ulaz na logičko 1

� Suma odgovarajućih mintermi (extra OR gate)


Demultiplexer “dekodira”odgovarajuće mintermeiz upravljačkih signala

Primjer: Demultiplexeri kao opšte-

namjenska logika� Primjer:


Primjer: Kaskadni demultiplekseri


KomparatoriKomparatori


Aritmetički komparatori

� Upoređivanje dva binarna broja je zadatak koji se često javlja u digitalnim sistemima.

� Rezultat komparacije je jednakost dva broja, ali operaciju komparacije je moguće proširiti i na određivanje relacije komparacije je moguće proširiti i na određivanje relacije koji je broj veći ili manji u slučaju nejednakosti.


Aritmetički komparatori� AGTB (engl.: greater then) je 1 samo ako je a > b

� AEQB (engl.: equal) je 1 ako je a = b

� ALTB (engl.: less then) je 1 ako je a < b

PLS_8

(a) Kombinaciona tabela jednobitnog univerzalnog komparatora i (b) njegova logička šema.


4-bitni komparator


Verilog kod 4-bitnog komparatora


Aritmetički komparatori� Krajnji cilj u vezi komparatora je projektovanje takvih kola

koja vrše komparaciju višebitnih brojeva.

PLS_8

Kaskadno povezivanje aritmetičkih komparatora


Komparatori


Documents

Vanr.prof.dr.Lejla Banjanović- Mehmedovićlejla-bm.com.ba/PLS/Pred_PLS_8.pdf · Kombinaciona kola Vanr.prof.dr.Lejla Banjanović-Mehmedović. Kombinaciona logička kola Aritmetička