Vivado Design Suite - Xilinx · 「Vivado HLS ソースの使用」新しいセクションを追加。「Model Composer ソースの使用」新しいセクションを追加。

Vivado Design Suite ユーザーガイド

システムレベルデザイン入力

UG895 (v2018.1) 2018 年 4 月 4 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

UG895 (v2018.2) 2018 年 6 月 6 日

システムレベルデザイン入力 2UG895 (v2018.1) 2018 年 4 月 4 日 japan.xilinx.com

改訂履歴

次の表に、この文書の改訂履歴を示します。

セクション改訂内容

2018 年 4 月 4 日バージョン 2018.1

全体的にアップデートメニューコマンドをアップデート。

「Vivado HLS ソースの使用」新しいセクションを追加。

「Model Composer ソースの使用」新しいセクションを追加。

「DRC のレポート」インタラクティブなレポートファイルおよび DRC 除外設定

に関する情報を追加。

UG895 (v2018.2) 2018 年 6 月 6 日

2018/06/06: Vivado® Design Suite 2018.2 リリース。2018.1 リリースから内容の変更なし。

https://japan.xilinx.com

https://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG895&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%3A%20%26%2312471%3B%26%2312473%3B%26%2312486%3B%26%2312512%3B%20%26%2312524%3B%26%2312505%3B%26%2312523%3B%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%26%2320837%3B%26%2321147%3B&releaseVersion=2018.2&docPage=2

目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1章: 概要概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

プロジェクトモードおよび非プロジェクトモードでの Vivado Design Suite の起動 . . . . . . . . . . . . . . . . . . . . . . . . . . 5

第 2章: プロジェクトの操作概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

プロジェクトタイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

プロジェクトの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

Vivado Design Suite プラットフォームボードフローの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

プロジェクトの管理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

プロジェクトサマリの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

プロジェクト設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

Tcl スクリプトを使用したプロジェクトの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

第 3章: ソースファイルの操作はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

デザインソースの作成と追加 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

IP ソースの操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

IP インテグレーターのソースの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

Vivado HLS ソースの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

Model Composer ソースの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

System Generator ソースの使用. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

ソースファイルの編集 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

シミュレーションソースの操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

制約の操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

非プロジェクトモードでのソースの操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

第 4章: RTL デザインのエラボレーション概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

プロジェクトモードでのデザインのエラボレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

非プロジェクトモードでのデザインのエラボレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

第 5章: デザインのデバッグ概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

RTL レベルのデザインシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

インシステムデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

付録 A: ボードファイル概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

システムレベルデザイン入力 3UG895 (v2018.1) 2018 年 4 月 4 日 japan.xilinx.comUG895 (v2018.2) 2018 年 6 月 6 日



プラットフォームボードフローの理解 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

ボードファイルの定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

プリセットファイルについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

その他のファイルおよび特別な注意事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

付録 B: Vivado 命名規則概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

付録 C: その他のソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

トレーニングリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117




第 1章

概要

概要

このユーザーガイドでは、 GUI および Tcl、プロジェクトモードおよび非プロジェクトモードなど、異なるプロ

ジェクトタイプの Vivado® Design Suite の概要について説明します。Vivado® Design Suite を使用すると、RTL の作成

からビットストリームの生成まで、デザインフロー全体を管理できます。システムレベルデザイン入力では、プロ

ジェクトの作成、ソースファイルの作成および追加、ブロックデザインおよび IP コアの追加、 RTL デザインのエラ

ボレート、デバッグ情報の挿入および設定など、デザインの設定をします。デザインはグラフィカルユーザーイン

ターフェイス (GUI) である Vivado IDE (Integrated Design Environment) または Tcl コマンド /スクリプトを使用して入力

できます。

プロジェクトモードおよび非プロジェクトモードでの Vivado Design Suite の起動

Vivado Design Suite は、さまざまな方法で起動できます。たとえば、非プロジェクトモードと呼ばれる Tcl スクリプ

トベースのコンパイル方法を使用して、ソースおよびデザインプロセスをユーザーが自分で管理できます。また

は、プロジェクトモードと呼ばれるプロジェクトベースの方法を使用して、プロジェクトおよびプロジェクトス

テータスによりデザインプロセスおよびデザインデータが自動的に管理されるようにすることもできます。どちら

の方法でも Tcl スクリプトのバッチモードで実行できるほか、 Vivado IDE でインタラクティブに実行できます。異

なるデザインフローモードの詳細は、『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892) [参

照 1] のこのセクションを参照してください。

Tcl の使用

Tcl を直接使用する場合は、 Tcl コマンドで次のいずれかの方法を使用してデザインを処理します。

• Vivado IDE 環境外で Vivado Design Suite Tcl シェルに Tcl コマンドを入力します。

• Vivado IDE の下部にある [Tcl Console] ウィンドウに Tcl コマンドを入力します。

• Vivado Design Suite Tcl シェルから Tcl スクリプトを実行します。

• Vivado IDE から Tcl スクリプトを実行します。

Tcl および Tcl スクリプトに関する情報は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894)

[参照 3]、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 4]、および『Vivado Design Suite ユー

ザーガイド : デザインフローの概要』 (UG892) [参照 1] を参照してください。Vivado ツールでの Tcl の使用方法の詳細

は、『Vivado Design Suite チュートリアル: デザインフローの概要』 (UG888) [参照 5] を参照してください。



https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug892-vivado-design-flows-overview.pdf;a=UnderstandingProjectModeAndNonProjectMode


第 1 章:概要

Vivado Design Suite Tcl シェルの起動

Vivado Design Suite Tcl シェルを起動するには、 Linux コマンドプロンプトまたは Windows コマンドプロンプトに次

のように入力します。

vivado -mode tcl

注記: Windows の場合、 [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [Vivado <version>] → [Vivado

<version> Tcl Shell] をクリックしても起動できます。

バッチ Tcl スクリプトを使用した Vivado ツールの起動

Vivado ツールを起動するときに Tcl スクリプトを指定すると、 Vivado ツールをバッチモードで使用できます。 Linux

コマンドプロンプトまたは Windows コマンドプロンプトに次のように入力します。

vivado -mode batch -source <your_Tcl_script>

注記:バッチモードの場合、指定したスクリプトが実行された後 Vivado ツールが終了します。

Vivado IDE の起動

GUI を使用する場合は、 Windows または Linux で Vivado IDE を起動します。 Vivado IDE の詳細は、『Vivado Design

Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 6] および『Vivado Design Suite ユーザーガイド : デザインフ

ローの概要』 (UG892) [参照 1] を参照してください。

推奨: プロジェクトが保存されているディレクトリまたは作業ディレクトリから Vivado IDE を起動してください。こ

れにより、起動ディレクトリに書き込まれるプロジェクトファイル、ログファイル、ジャーナルファイルが見つけ

やすくなります。

ヒント : Vivado IDE のさまざまな部分に関する情報をすばやく入手するには、

そのウィンドウまたはダイアログボックスでクイックヘルプボタンをクリックしてください。




第 1 章:概要

Windows での Vivado IDE の起動

[スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [Vivado <version>] → [Vivado <version>] をクリックしま

す。

注記: または、デスクトップの Vivado IDE のショートカットをダブルクリックします。

ヒント : Windows デスクトップにある Vivado IDE ショートカットアイコンを右クリックし、[Properties] をクリックし

て [Start In] フィールドをアップデートできます。これにより、起動ディレクトリに書き込まれるプロジェクトファ

イル、ログファイル、ジャーナルファイルが見つけやすくなります。ログファイルおよびジャーナルファイルの

デフォルトロケーションに関しては、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893)[参照 6] のこ

のセクションを参照してください。

Windows または Linux のコマンドラインからの Vivado IDE の起動

Linux または Windows コマンドラインから Vivado Design Suite を起動するには、まずツールをインストールして、

ローカルコンピューターで実行するように設定する必要があります。インストールすると、 Vivado ツールが PATH

に追加されます。

ツールをインストールしたら、コマンドプロンプトに次のコマンドを入力します。

vivado

このコマンドを入力すると、自動的に vivado -mode gui が実行され、 Vivado IDE が起動します。ヘルプが必要な

場合は、「vivado -help」と入力します。

ヒント : Vivado ツールのパスを現在のシェル/コマンドプロンプトに追加するには、 <install_path>/Vivado/<version>

ディレクトリから settings64.bat または settings64.sh を実行します。

Vivado Design Suite の Tcl シェルからの Vivado IDE の起動

Vivado Design Suite が Tcl モードのインタラクティブな Tcl コマンドシェルで実行されている場合は、 Tcl プロンプト

で次のコマンドを使用して、 Vivado IDE を起動し、 Vivado ツールの GUI を開くことができます。

start_gui

X-Ref Target - Figure 1-1

図 1‐1: Vivado デスクトップアイコン


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug893-vivado-ide.pdf;a=OuputFiles

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug893-vivado-ide.pdf;a=OuputFiles



第 2章

プロジェクトの操作

概要

プロジェクトモードで操作する場合は、さまざまなプロジェクトタイプを使用してデザインを入力できます。この

章では、各プロジェクトタイプとそのプロジェクトの作成および管理方法について説明します。また、プロジェク

トサマリ、プロジェクト設定のほか、 Tcl スクリプトを使用したプロジェクトの作成方法についても説明します。

プロジェクトタイプ

Vivado® Design Suite を使用すると、次のプロジェクトタイプを作成できます。各プロジェクトタイプの入力ソース

タイプは異なります。

• 「RTL プロジェクト」

• 「合成後のプロジェクト」

• 「I/O プランニングプロジェクト」

• 「インポートプロジェクト」

注記: プロジェクトは、作成後は別のプロジェクトタイプに変更できません。例外は I/O プランニングプロジェクト

のみで、このプロジェクトは RTL プロジェクトの基礎として使用できます。

RTL プロジェクト

Vivado Design Suite を使用すると、 RTL の作成からビットストリームの生成まで、デザインフロー全体を管理できま

す。追加できるソースは、 RTL ソースファイル、ザイリンクス IP カタログからの IP、 Vivado IP インテグレーターで

作成されたブロックデザイン、デジタル信号処理 (DSP) ソース、階層モジュール用の EDIF ネットリストです。 IP

には、 Vivado ツールで生成された XCI または XCIX ファイル、 CORE Generator™ ツールで生成されたレガシ XCO

ファイル、およびプリコンパイルされた EDIF または NGC 形式の IP ネットリストを含めることができます。 RTL 情

報の詳細は、第 4 章「RTL デザインのエラボレーション」を参照してください。

注記: ISE の IP は、 7 シリーズデバイスでのみサポートされます。 ISE フォーマット IP (.ngc) は UltraScale デザインで

はサポートされなくなっています。こういった IP は、 UltraScale デザインを開始する前にネイティブ Vivado 形式に

移行しておく必要があります。

RTL プロジェクトから、 RTL をエラボレートして解析し、構文とデザインコンストラクトが正しいことを確認した

ら、さまざまな合成やインプリメンテーション run を実行および管理し、デザインと run 結果を解析できます。ま

た、タイミングクロージャを達成するため、さまざまな制約やインプリメンテーションストラテジを試すこともで

きます。




第 2 章:プロジェクトの操作

合成後のプロジェクト

Vivado 合成、 XST またはサポートされるサードパーティ合成ツールで作成した合成後のネットリストからプロジェ

クトを作成できます。たとえば、 Vivado Design Suite には、 EDIF、 NGC、または構造 Verilog 形式のネットリスト、

XCI ファイル (DCP ファイルを含むすべての出力ファイルが既に生成されている必要あり ) と Vivado デザインチェッ

クポイント (DCP) ファイルをインポートできます。ネットリストは、 1 つのファイルにまとめられているか、複数の

モジュールレベルのネットリストから構成される階層構造になっています。

重要: Vivado Design Suite では、 UltraScale デバイスに対して NGC フォーマットのファイルはサポートされていませ

ん。 Vivado Design Suite で IP を再生成し、ネイティブ出力ファイルを使用することをお勧めします。 NGC ファイル

は NGC2EDIF コマンドで EDIF に変換してインポートすることもできますが、今後は XST で生成された NGC フォー

マットではなくネイティブ Vivado IP を使用することをお勧めします。

ネットリストロジックを解析およびシミュレーションし、さまざまなインプリメンテーション run を実行および管

理し、配置配線済みのデザインの結果を解析できます。また、さまざまな制約やインプリメンテーションストラテ

ジを試すこともできます。

推奨: 常に XCI または XCIX ファイルを使用して Vivado IP を参照してください。 IP の DCP ファイルのみを読み込む

ことはお勧めしません。 DCP には制約が含まれますが、 ELF、 COE、 Tcl スクリプトなど、 IP で提供可能で必要とな

る可能性のあるその他の出力ファイルは含まれません。

注記: ISE の IP は、 7 シリーズデバイスでのみサポートされます。 ISE フォーマットの IP (.ngc) は UltraScale デザイン

ではサポートされなくなっています。こういった IP は、 UltraScale デザインを開始する前にネイティブ Vivado 形式

に移行しておく必要があります。

注記: エンベデッドタイミング制約を含む NGC または EDIF ファイルをインポートすると、その制約は Vivado

DesignSuite では使用されません。デザイン制約は、 XDC コマンドとしてフォーマットされる必要があります。ザイ

リンクスデザイン制約 (XDC) ファイルの詳細は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参

照 7] を参照してください。ユーザー制約ファイル (UCF) を XDC 制約に変換する方法については、『ISE から Vivado

Design Suite への移行ガイド』 (UG911) [参照 8] を参照してください。

I/O プランニングプロジェクト

空の I/O プランニングプロジェクトを作成すると、デザインサイクルの初期段階でクロックリソースと I/O プラン

ニングを実行できます。 I/O ポートは Vivado IDE 内で定義できますが、 CSV または XDC 入力ファイルのいずれかの

形式でインポートすることもできます。空の I/O プランニングプロジェクトを作成して、別のデバイスアーキテク

チャで使用可能なロジックリソースを確認することもできます。

I/O を割り当てた後、 Vivado IDE で CSV、 XDC、および RTL 出力ファイルを作成できます。このファイルは、 RTL

ソースまたはネットリストが使用可能になってから、デザインフローの後の段階で使用します。この出力ファイル

は、プリント回路基板 (PCB) デザインプロセスで使用する回路図シンボルの作成にも使用できます。

メモリ、 GT、 PCIe®、およびイーサネットインターフェイスなどの IP には、それらの IP に関連付けられた I/O ポー

トがあります。これらの IP は、 Manage IP プロジェクトまたは RTL プロジェクトで設定する必要があります。

『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 9] のこのセクションおよび

「I/O ポートを含む IP の I/O およびクロックプランニング」を参照してください。

注記: I/O プランニングプロジェクトは、 RTL ベースのデザインプロジェクトの基礎として使用できます。詳細は

『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 9] のこのセクションを参照し

てください。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug899-vivado-io-clock-planning.pdf;a=MigratingToAnRTLDesign

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug899-vivado-io-clock-planning.pdf;a=MigratingToAnRTLDesign




インポートプロジェクト

Synopsys Synplify、 XST、または ISE® Design Suite プロジェクトからの RTL プロジェクトデータは、 Vivado ツール

のプロジェクトにインポートできます。プロジェクトソースファイルおよびコンパイル順はインポートされます

が、インプリメンテーション結果および設定はインポートされません。

プロジェクトの作成

New Project ウィザードでは、プロジェクト名およびディレクトリの指定、プロジェクトへのソースファイルと制約

ファイルの追加、ターゲットデバイスの選択をウィザードに従って実行できます。ファイルおよびプロジェクトの

命名については、付録 B 「Vivado 命名規則」を参照してください。

注意: Windows OS にはパス長に 260 文字の制限があり、これが Vivado ツールに影響することがあります。この問題

を回避するには、プロジェクトを作成、 IP プロジェクトまたは Manage IP プロジェクトを定義、ブロックデザイン

を作成する際に、名前およびディレクトリ名をできるだけ短くしてください。

1. Vivado IDE で [File] → [Project] → [New] をクリックします。

注記: または、 Getting Started ページで [Create Project] のリンクをクリックします。

2. New Project ウィザードで概要を確認し、 [Next] をクリックします。

3. [Project Name] ページで次のオプションを設定し、 [Next] をクリックします。

° [Project name]: プロジェクト名を指定します (例: project_1)。

° [Project location]: 新しいプロジェクトのディレクトリを指定します。

° [Create Project Subdirectory]: 指定したプロジェクトディレクトリにプロジェクトと同じ名前の下位ディレク

トリを追加します。

注記:チェックボックスはデフォルトではオンになっており、プロジェクトファイル (.xpr) が

<project_location>/<project_name> に作成されます。プロジェクトで作成されたすべてのフォル

ダーおよびデータファイルは <project_name> ディレクトリに保存されます。オフににすると、プロ

ジェクトファイル (拡張子は .xpr) が <project_location> に作成され、プロジェクトで作成されたすべ

てのフォルダーおよびデータファイルがそのディレクトリに保存されます。





4. [Project Type] ページでプロジェクトタイプを指定し、プロジェクトに関連付けるソースファイルのタイプを決

めます。

5. 作成するプロジェクトタイプに応じて、次のセクションのいずれかの説明を参照してください。ウィザードの

残りのページで、プロジェクトに適なソースを追加していきます。


図 2‐1: New Project ウィザード : [Project Name] ページ


図 2‐2: New Project ウィザード : [Project Type] ページ





• 「RTL プロジェクトの作成」

• 「合成後プロジェクトの作成」

• 「I/O プランニングプロジェクトの作成」

• 「外部プロジェクトのインポート」

• 「プロジェクトでの処理に関する Tcl コマンド」

RTL プロジェクトの作成

RTL プロジェクトには、 RTL、ブロックデザイン、 IP および RTL ソースが含まれることがあります。このダイアロ

グボックスでは、プロジェクト作成中に追加するソースを指定できます。それ以外のファイルも後の RTL コード開

発、解析、合成、およびインプリメンテーション中に追加できます。 RTL の開発および解析の詳細は、第 4 章

「RTL デザインのエラボレーション」を参照してください。

1. 「プロジェクトの作成」の手順に従います。

2. [Project Type] ページで [RTL Project] をオンにして、 [Next] をクリックします。

注記:必要であれば、 [Do not specify sources at this time] をオンにします。これをオンにすると、デザインソース

を追加する手順を飛ばして、ターゲットパーツを選択してプロジェクトを作成できます。

3. [Add Sources] ページで次のオプションを設定し、 [Next] をクリックします。

° [Add Files]: プロジェクトに追加するファイルを選択するためのファイルブラウザーが表示されます。 RTL

プロジェクトには、 Verilog、 VHDL、 SystemVerilog、 BD、 XCI、 EDIF、 NGC、 BMM、 ELF およびその他の

ファイルタイプを追加できます。

注記: [Add Source Files] ダイアログボックスでは、各ファイルまたはディレクトリがそれとわかるようなア

イコンで表示されます。小さい赤い四角は、読み出し専用であることを示します。

° [Add Directories]: 選択したディレクトリに含まれるすべてのファイルを追加します。指定したディレクトリ

にある有効なソースファイルがすべてプロジェクトに追加されます。

° [Add Sources from Subdirectories]: ソースを追加するために、リストされたディレクトリのディレクトリツー

ルをスキャンすることを指定します。

° [Create File]: VHDL、 Verilog、 Verilog ヘッダー、または SystemVerilog ファイルを作成する [Create Source

File] ダイアログボックスが開きます。 [Create Source File] ダイアログボックスで次のようにオプションを

設定します。

- [File type]: Verilog ファイル (.v)、 Verilog ヘッダーファイル (.vh)、 SystemVerilog ファイル (.sv)、 VHDL

ファイル (.vhdl)、またはメモリファイル (.mem) などのファイル形式のいずれかを指定します。

- [File name]: 新しい HDL ソースファイルの名前を指定します。

- [File location]: ファイルを作成するディレクトリを指定します。

注記: ファイルのプレースホルダーがソースのリストに追加されます。ファイルは [Finish] をクリックする

と作成されます。

° [Library]: ファイルまたはディレクトリの RTL ライブラリを指定します。ライブラリ名は選択するか、

[Library] テキストフィールドに新しいライブラリ名を入力して指定します。

注記: このオプションは、 VHDL ファイルの場合のみ使用できます。デフォルトでは、 HDL ソースファイ

ルは xil_defaultlib ライブラリに追加されます。必要に応じて、ユーザー VHDL ライブラリを作成し、

参照できます。 Verilog および SystemVerilog ファイルの場合は、 xil_defaultlib のままにしておきます。





° [HDL Source For]: 読み込むソースが合成およびシミュレーション用の RTL ソースファイルであるか、シ

ミュレーションのみで使用する RTL テストベンチであるかを指定します。

° [Remove]: 選択したソースファイルを削除します。

° [Move Up]/[Move Down]: ファイルまたはディレクトリをリストの上または下方向に移動します。このファ

イル順は、合成やシミュレーションなどのダウンストリームプロセスでのエラボレーションやコンパイル

の順序に影響します。

° [Scan and add RTL include files into project]: すべての RTL ファイルをスキャンし、参照された Verilog のイン

クルードファイルをプロジェクト構造にインポートします。

° [Copy sources into project]: 元のファイルを参照するのではなく、追加されたソースファイルとインクルード

ファイルをコピーしてローカルプロジェクトディレクトリに追加します。 [Add Directories] ボタンをクリッ

クしてソースファイルのディレクトリを追加した場合は、ファイルがローカルのプロジェクトにコピーさ

れる際にディレクトリ構造もそのまま保持されます。詳細は、第 3 章の「リモートソースの参照またはプ

ロジェクトディレクトリへのソースのコピー」を参照してください。

° [Add sources from subdirectories]: [Add Directories] で指定したディレクトリのサブディレクトリに含まれる

ソースファイルをすべて追加します。

° [Target language]: Verilog または VHDL のいずれかにデザインのターゲット言語を指定します。新しい RTF

ファイルはデフォルトで指定したターゲット言語になります。指定したターゲット言語でデザインの出力

ファイルが生成されます。

° [Simulator language]: シミュレーション用に生成する出力ファイルの言語とサードパーティスクリプトに使

用するファイルタイプを指定します。詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレー

ション』 (UG900) [参照 10] を参照してください。


図 2‐3: New Project ウィザード : [Add Sources] ページ





° [Add Sources]: ファイルブラウザーが開き、 Vivado Design Suite 用の Xilinx Core Instance (XCI) ファイル、ま

たは IP や CORE Generator コア (XCO) ファイルが 1 つのファイルにまとめられたコアコンテナーファイル

(XCIX) を選択できます。 Vivado IP インテグレーター機能または DSP サブデザイン用の Mathworks Simulink

プロジェクトファイル (SLX または MDL) からブロックデザイン (BD) ファイルを追加することもできま

す。

XCI ファイルは、 IP の作成に使用されるプロジェクトオプション、カスタマイズパラメーター、ポートパ

ラメーターなどの値を記録する IP-XACT コンポーネントインスタンスの XML ファイルです。XCIX は、 IP

ディレクトリ全体と、 XCI 合成、シミュレーション、およびサポートファイルなど、すべての生成ファイ

ルを含む圧縮されたバイナリファイルです。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した

設計』 (UG896) [参照 11] の「コアコンテナーの使用」セクションを参照してください。

注記: Vivado IP カタログを使用して XCI または XCIX 形式の IP を追加すると、 Vivado IDE は自動的に HDL

ソースなどの生成されたターゲットをすべてプロジェクトにインポートします。合成を実行すると、その

IP と上位デザインが一緒に合成されます。

第 3 章の「IP ソースの操作」に示すように、 IP カタログを使用すると、パラメーター指定したコアを

Vivado IDE のプロジェクトに読み込むこともできます。

4. オプション: [Add Constraints] ページで次のオプションを設定し、 [Next] をクリックします。

° [Add Files]: プロジェクトに追加する Synopsys デザイン制約 (SDC) また XDC ファイルを指定するための

ファイルブラウザーが開きます。

° [Create File]: 新しい上位の XDC ファイルが作成されます。

° [Remove]: 制約リストから選択したファイルが削除されます。

° [Move Up]/[Move Down]: 制約ファイルをリストの上下方向に移動します。コマンドはリストされる順序に

依存し、制約の後のコマンドがそれより前のコマンドの結果を上書きします。

° [Copy Constraint Files into Project]: 元のファイルを参照するのではなく、ローカルプロジェクトディレクト

リに制約ファイルをコピーします。

注記: プロジェクトに関連付けられた RTL またはネットリストソースファイルと同じディレクトリの SDC また

は XDC ファイルは、プロジェクトに追加される制約ファイルとして自動的に表示されます。これらのファイル

は必要に応じて削除できます。





5. [Default Part] ページでザイリンクスパーツまたはターゲットデザインプラットフォーム (TDP) ボードを選択し、

[Next] をクリックします。

° [Parts]: 使用可能なデバイスがリストされます。 I/O ピンのカウントやルックアップテーブル (LUT) および

フリップフロップ (FF) の数、使用可能なブロック RAM などのデバイスリソースに関する情報が表形式で

表示されます。このリストでは、製品、ファミリ、サブファミリ、パッケージ、スピードグレード、およ

び温度などのフィルターを使用して、デバイスを絞り込むことができます。 [Search] フィールドを使用し

て、特定のデバイスを検出することもできます。

Vivado Design Suite のインストールプロセスでは、 Vivado ツールで必要とされるディスク空き容量を削減す

るため、インストールするザイリンクスデバイスを選択できます。現在システムにインストールされない

パーツをターゲットにする必要がある場合は、ツールを終了して該当する追加パーツをインストールする

必要があります。詳細は、『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライ

センス』 (UG973) [参照 2] のこのセクションを参照してください。

° [Boards]: 使用可能な開発ボード、 TDP ボード、ボードで使用されるザイリンクスパーツなどがリストされ

ます。デバイスリソースに関する情報が [Parts] と同様の表形式で表示されます。リストは、 [Vendor]、

[Display Name]、 [Board Rev] でフィルターをかけて表示させることもできます。

° [Search] フィールドを使用して、特定のボードタイプを検出することもできます。

推奨: Vivado Design Suite プラットフォームボードフローをサポートするボードを選択すると、 Vivado IP カタログお

よび Vivado IP インテグレーターの自動化された機能を利用できます。たとえば、選択したボードで使用可能なイン

ターフェイスをサポートする IP の I/O 制約を自動的に作成させることができます。詳細は、「Vivado Design Suite プ

ラットフォームボードフローの使用」を参照してください。


図 2‐4: New Project ウィザード : [Add Constraints] ページ


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug973-vivado-release-notes-install-license.pdf;a=xAddingAdditionalToolsAndDevices




6. [New Project Summary] ページでプロジェクトに選択されたオプションを確認したら、 [Finish] をクリックします。

[Finish] をクリックすると、プロジェクトディレクトリ構造が作成され、プロジェクトに対してローカルに設定

されているファイルがすべてコピーされ、プロジェクトファイルが書き出されます。作成する必要のあるデザ

インソースはすべて次の手順で定義して、ディスクに書き込まれるようにする必要があります。

7. オプション: 手順 3 で [Create File] オプションを使用すると、新しい HDL モジュールを作成してプロジェクトに

追加するための [Define Module] ダイアログボックスが開きます。


図 2‐5: New Project ウィザード : [Default Part] ページ





RTL ソースファイルが作成され、プロジェクトに追加されます。 [Sources] ウィンドウに新しく定義したモ

ジュールがリストされます。これらの新しいソースファイルでは、 Verilog モジュールまたは VHDL エンティ

ティが定義されますが、ファイルを編集してこれらのブロックのロジックまたはアーキテクチャを定義する必

要があります。 Vivado IDE テキストエディターで新しいソースファイルを編集するには、ファイルをダブルク

リックするか、右クリックして [Open File] を選択します。新規作成したファイルの編集方法については、「ソー

スファイルの編集」を参照してください。

合成後プロジェクトの作成

合成後プロジェクトは、合成済みネットリスト、すべて生成されたブロックデザイン、すべて生成された IP、およ

びその制約を使用して開始します。この後、デザインを解析、フロアプラン、インプリメントできます。

注記:合成済みネットリストを作成するには、 XST またはサードパーティの合成ツールを使用できます。

重要: EDIF および NGC ファイルを使用する場合、上位セルの名前がファイル名と同じである必要があります。

1. 「プロジェクトの作成」の手順に従ってプロジェクトを作成します。

2. [Project Type] ページで [Post-Synthesis Project] をオンにして、 [Next] をクリックします。

注記:必要であれば、 [Do not specify sources at this time] をオンにします。これをオンにすると、デザインソース

を追加する手順を飛ばして、ターゲットパーツを選択してプロジェクトを作成できます。

3. [Add Netlist Sources] ページで次のオプションを使用して、読み込むネットリストファイルを指定し、上位モ

ジュールを含むファイルを識別し、下位レベルモジュールのネットリストを検索するためのディレクトリを定

義したら、 [Next] をクリックします。


図 2‐6: [Define Module] ダイアログボックス





° [Add Files]: プロジェクトに追加するネットリストファイル (構造 Verilog、 SystemVerilog、 EDIF または

NGC)、 BD ファイル、および XCI ファイル (DCP ファイルを含むすべての出力ファイルが既に生成されて

いる必要あり )、またはデザインチェックポイント (DCP) ファイルを選択します。

A

推奨: 常に XCI ファイルを使用して IP を参照してください。ブロックデザインを参照するには常に BD ファイルを

使用してください。 IP または BD の DCP ファイルだけを読み込むことはお勧めしません。 DCP には制約が含まれま

すが、 ELF、 COE、 Tcl スクリプトなど、 IP または BD で提供可能で必要となる可能性のあるその他の出力ファイル

は含まれません。

注記: ファイルに上位ネットリストが含まれる場合は [Top] をオンにします。

° [Add Directories]: ディレクトリブラウザーが起動され、モジュールを検索するディレクトリを選択できま

す。指定したディレクトリにある有効なソースファイルがすべてプロジェクトに追加されます。

° [Remove]: ボタンをクリックすると、選択したファイルおよびディレクトリが削除されます。

° [Move Up]/[Move Down]: ファイルまたはディレクトリをリストの上または下方向に移動します。ファイル

の順番は、処理順序に影響します。

° [Copy sources into project]: 元のファイルを参照するのではなく、ローカルプロジェクトディレクトリにファ

イルをコピーします。 [Add Directories] ボタンをクリックしてソースファイルのディレクトリを追加した場

合は、ファイルがローカルのプロジェクトにコピーされる際にディレクトリ構造もそのまま保持されます。

詳細は、第 3 章の「リモートソースの参照またはプロジェクトディレクトリへのソースのコピー」を参照

してください。


ネットリストファイルを追加します。


図 2‐7: New Project ウィザード : [Add Netlist Sources] ページ





4. オプション: [Add Constraints] ページで次のオプションを設定し、 [Next] をクリックします。

° [Add Files]: プロジェクトに追加する SDC また XDC ファイルを指定するためのファイルブラウザーが開き

ます。


° [Remove]: 制約リストから選択したファイルが削除されます。

° [Move Up]/[Move Down]: 制約ファイルをリストの上下方向に移動します。コマンドはリストされる順序に

依存し、制約の後のコマンドがそれより前のコマンドの結果を上書きします。

° [Copy constraints into project]: 元のファイルを参照するのではなく、ローカルプロジェクトディレクトリに

制約ファイルをコピーします。

注記: プロジェクトに関連付けられた RTL またはネットリストソースファイルと同じディレクトリの SDC また

は XDC ファイルは、プロジェクトに追加される制約ファイルとして自動的に表示されます。

5. [Default Part] ページでザイリンクスパーツまたはターゲットデザインプラットフォーム (TDP) ボードを選択し、


° [Parts]: 使用可能なデバイスがリストされます。デバイスリソースに関する情報が、表形式で表示されま

す。このリストでは、製品、ファミリ、サブファミリ、パッケージ、スピードグレード、および温度など

のフィルターを使用して、デバイスを絞り込むことができます。 [Search] フィールドを使用して、特定のデ

バイスを検出することもできます。

° [Boards]: 使用可能な TDP ボードと、そのボードで使用されるザイリンクスパーツがリストされます。 I/O

ピンのカウントや LUT およびフリップフロップの数、使用可能なブロック RAM などのデバイスリソース

に関する情報が表形式で表示されます。リストは、 [Vendor]、 [Display Name]、 [Board Rev] でフィルターを

かけて表示させることもできます。 [Search] フィールドを使用して、特定のボードタイプを検出すること

もできます。

6. [New Project Summary] ページでプロジェクトに選択されたオプションを確認したら、 [Finish] をクリックします。

I/O プランニングプロジェクトの作成

I/O プランニングプロジェクトは、システムレベルデザインのデバイスピン配置を指定するために使用します。こ

のタイプのプロジェクトは、 HDL または合成済みネットリストを完了する前に作成できます。たとえば、システム

レベルまたは PCB 設計者とデザイン情報を共有する目的などに使用できます。 I/O プランニングの詳細は、『Vivado

Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 9] を参照してください。


2. [Project Type] ページで [I/O Planning Project] をオンにして、 [Next] をクリックします。

3. オプション: [Import Ports] ダイアログボックスで次のオプションを指定し、 I/O ポート定義および制約をイン

ポートするためのファイルを選択したら、 [Next] をクリックします。

° [Import CSV]: I/O 定義を含む CSV ファイルを選択します。シミュレーションの詳細は、『Vivado Design Suite

ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 9] を参照してください。

° [Import XDC]: I/O ポート関連の制約のみを含む XDC ファイルを選択します。

° [Do not import I/O ports at this time]: 空のプロジェクトを作成しますI/O は後ほど作成またはインポートできま

す。

注記: RTL ヘッダーまたはソースファイルを使用してデザインの I/O ピンプランニングを実行するには、

RTL プロジェクトを使用します。





4. [Default Part] ページ (図 2-5) でザイリンクスパーツまたはターゲットデザインプラットフォーム (TDP) ボード

を選択し、 [Next] をクリックします。

° [Parts]: 使用可能なデバイスがリストされます。デバイスリソースに関する情報が、表形式で表示されま

す。このリストでは、製品、ファミリ、サブファミリ、パッケージ、スピードグレード、および温度など

のフィルターを使用して、デバイスを絞り込むことができます。 [Search] フィールドを使用して、特定のデ

バイスを検出することもできます。

° [Boards]: 使用可能な TDP ボードと、そのボードで使用されるザイリンクスパーツがリストされます。 I/O

ピンのカウントや LUT およびフリップフロップの数、使用可能なブロック RAM などのデバイスリソース

に関する情報が表形式で表示されます。リストは、 [Vendor]、 [Display Name]、 [Board Rev] でフィルターを

かけて表示させることもできます。 [Search] フィールドを使用して、特定のボードタイプを検出すること

もできます。

5. [New Project Summary] ページでプロジェクトを定義するために選択したオプションを確認したら、 [Finish] をク

リックします。

注記: メモリ IP の I/O プランニングの詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニン

グ』 (UG899) [参照 9] を参照してください。

外部プロジェクトのインポート

Vivado IDE 以外 (例: Synopsys の Synplify、 XST、または ISE Design Suite の Project Navigator) で作成した既存の RTL

レベルのプロジェクトファイルをインポートできます。 Vivado IDE では、指定したプロジェクトのソースファイル

が検出され、新規プロジェクトへ自動的に追加されます。上位モジュール、ターゲットデバイス、 VHDL ライブ

ラリなどの設定も既存プロジェクトからインポートされます。

注記: XST または ISE Design Suite プロジェクトのインポート方法については、『ISE から Vivado Design Suite への移行

ガイド』 (UG911) [参照 8] を参照してください。


2. [Project Type] ページで [Imported Project] をオンにして、 [Next] をクリックします。

3. [Import Project] ページで次のオプションを使用して、インポートするプロジェクトファイルを指定したら、



図 2‐8: New Project ウィザード : [Import Ports] ページ





° [ISE]: 指定したザイリンクス ISE Design Suite プロジェクトファイル (拡張子は.xise) をインポートします。

° [Synplify]: 指定した Synplify プロジェクトファイル (拡張子は .prj) をインポートします。

° [XST]: 指定した XST プロジェクトファイル (拡張子は .xst) をインポートします。


イルをコピーします。

4. [New Project Summary] ページでプロジェクトを定義するオプションを確認したら、 [Finish] をクリックします。

注記: プロジェクトのターゲットパーツは、インポートしたプロジェクトの設定で定義されます。

指定したプロジェクトから RTL ソースファイル、制約ファイルがインポートされ、指定したディレクトリにプ

ロジェクトファイルが作成されます。インポートプロセスのサマリがインポートサマリレポートのログファ

イルに記述され、新規プロジェクトディレクトリに保存されます。このサマリファイルでは、プロジェクトを

作成する際に使用された手順およびエラーや警告メッセージを確認できます。

プロジェクトでの処理に関する Tcl コマンド

次の Tcl コマンドは、プロジェクトの作成に使用できます。スクリプト例については、「Tcl スクリプトを使用したプ

ロジェクトの作成」を参照してください。

注記: Tcl コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 4] を参照するか、

「<command> -help」と入力してください。

プロジェクトを作成する Tcl コマンド

次は、関連する Tcl コマンドです。

• Tcl コマンド : create_project および set_property


図 2‐9: New Project ウィザード : [Import Project] ページ





• Tcl コマンドの例 (RTL プロジェクト ): create_project my_project C:/team/designs/my_project -part xc7k325tffg676-2 set_property DESIGN_MODE RTL [current_fileset]

• Tcl コマンドの例 (合成後プロジェクト ):

create_project my_IO_project C:/team/designs/my_IO_project -part xc7k325tffg676-2

set_property design_mode GateLvl [current_fileset]

• Tcl コマンドの例 (I/O プランニングプロジェクト ):

create_file project_io C:/projects/project_io -part xc7vx485tffg1157-1

set_property design_mode PinPlanning [current_fileset]

プロジェクトをインポートする Tcl コマンド


• Tcl コマンド : create_project および import_xise set_property DESIGN_MODE RTL [current_fileset]

• Tcl コマンドの例:

create_project project_import_ise C:/projects/project_import_ise

import_xise C:/projects/old/wave_gen_vhd_s6/wave_gen_vhd_s6.xise -copy_sources

デザインソース、制約ファイル、シミュレーションソースを追加する Tcl コマンド


• Tcl コマンド : add_files または import_files


add_files top.v

import_files -fileset constrs_1 C:/projects/sources/timing.xdc

add_files -norecurse source_dir

import_files source_dir

注記: add_files コマンドで、現在のディレクトリから追加するファイルを参照し、 import_files コマンドでプ

ロジェクトにファイルをコピーします。

注意: Tcl コマンドの read_xdc、 read_vhdl、 read_verilog、 read_ip および read_edif は非プロジェクト

モードにのみ使用できます。詳細は、第 3 章の「非プロジェクトモードでのソースの操作」を参照してください。

ヒント : PATH_MODE プロパティは add_files Tcl コマンドと一緒に使用し、絶対パスを使用するのか相対パスを使

用するのかを指定します。デフォルトでは、相対パスが使用されます。詳細は、『Vivado Design Suite プロパティリ

ファレンスガイド』 (UG912) [参照 14] を参照してください。





既存の IP ソースファイルを追加する Tcl コマンド


• Tcl コマンド : add_files または import_ip

• Tcl コマンドの例: import_ip C:/projects/sources/char_fifo/char_fifo.xci

注記: add_files コマンドで、現在のディレクトリから XCI ファイルおよび関連する出力ファイルを参照し、

import_ip コマンドで、プロジェクトにその XCI ファイルおよび関連する出力ファイルをコピーします。

プロジェクトパーツを設定する Tcl コマンド


• Tcl コマンド : create_project または set_property


create_project my_project C:/projects/my_project -part xc7k325tffg676-2

set_property PART xc7k70tfbg676-2 [current_project]

注記:パーツは、プロジェクトの作成時もしくは作成後に設定できます。

注記: テンプレートスクリプトは、既存またはサンプルプロジェクトで write_project_tcl コマンドを実行すると簡単

に取得できます。

Vivado Design Suite プラットフォームボードフローの使用

Vivado Design Suite では、ザイリンクスターゲットデザインプラットフォームボード (TDP) またはボードリポジト

リに追加されたユーザー指定のボードを使用してプロジェクトを作成できます。特定のボードを選択すると、ボー

ドに関する情報が表示され、 IP カスタマイズおよび IP インテグレーターデザインで追加の設計アシスタンスを使用

できるようになります。





リポジトリへのユーザーボードの追加

Vivado Design Suite インストールには、ツールの一部として配信される TDP ボードのボード定義ファイルが含まれま

す。 Vivado Design Suite で使用できるようにボードリポジトリに追加するには、付録 A 「ボードファイル」で説明

するスキーマを使用してユーザーボードファイルを作成することもできます。

自身のボードファイルまたはサードパーティファイルをボードリポジトリに追加するには、 Vivado_init.tcl

ファイルに、または Vivado Design Suite を開いた直後に次のパラメーターを定義します。

set_param board.repoPaths [list “<path1>” “<path2>” “...”]

Vivado_init.tcl ファイルの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 4] の

このセクションを参照してください。

ヒント : Vivado Design Suite のボードリポジトリである <Vivado_install_location>/data/boards は、このパラメーターの

値に関係なく常に読み出されます。

プラットフォームボードフローでの Vivado IP カタログの使用

プラットフォームボードフローをサポートする Vivado IP カタログからの IP を使用する場合、 [Customize IP] ダイア

ログボックスに [Board] タブが表示されます。このタブでは、 IP カスタマイズで使用するボードインターフェイス

を選択できます。選択したボードパーツでサポートされる IP インターフェイスに基づいて、 IP コンフィギュレー

ションオプションが変更され、 I/O ロケーションおよび I/O 規格などのボード専用に生成された物理制約がイネーブ


図 2‐10: New Project ウィザード : [Default Part/Board] ページ


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=ScriptingInTcl





ルになります。ボード関連の IP のコンフィギュレーションについては、『Vivado Design Suite ユーザーガイド : IP イ

ンテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 13] を参照してください。

プラットフォームボードフローでの Vivado IP インテグレーターの使用

オプションで、 Vivado IP インテグレーターを使用してブロックデザインに IP を追加できます。プロジェクトのボー

ドを選択したら、 [Board] ウィンドウが IP インテグレーターに表示されるようになり、選択したボードパーツで使

用可能な IP インターフェイスおよびそれが使用されるインターフェイスが表示されます。

Vivado IP インテグレーターでは、コンフィギュレーション済みの IP がインスタンシエートされ、 I/O ロケーション

および I/O 規格などの物理的なボード制約のほか、インプリメンテーションおよびデバイスコンフィギュレーショ

ンに使用される関連パラメーターなどが割り当てられます。

コンフィギュレーションすると、すべてのボードの物理制約が自動的にダウンストリームの合成ツールおよびイン

プリメンテーションツールに渡されます。プラットフォームボードフローの詳細は、『Vivado Design Suite ユーザー

ガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 13] のこのセクションを参照してくだ

さい。


図 2‐11: [Customize IP] ダイアログボックスの [Board] タブ


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf;a=UsingTheBoardFlowInIPIntegrator




プロジェクトの管理

プロジェクトを開く

プロジェクトを開くと、前回プロジェクトを閉じたときの状態が復元されます。プロジェクトの状態とは、ソース

ファイル順、ソースファイルのディスエーブル/イネーブル、アクティブおよびターゲット制約ファイル、合成、シ

ミュレーション、インプリメンテーション run のステートなどです。

プロジェクトを開くには、次のいずれかを実行します。

• Getting Started ページの [Open Project] リンクをクリックします。

• [File] → [Project] → [Open] をクリックします。

• [Open Project] ツールバーボタンをクリックします。

• Tcl コンソールに open_project コマンドを入力します。

[Open Project] ダイアログボックスで、プロジェクトファイル (.xpr) を選択します。 [Open Project] ダイアログボック

スの [File Preview] に現在選択されているファイルに関する情報が表示されます。


図 2‐12: Vivado IP インテグレーターの [Board] ウィンドウ





注記: または、 Windows エクスプローラーで Vivado IDE プロジェクトファイル (.xpr) を直接ダブルクリックしてプロ

ジェクトを開きます。

プロジェクトを開く Tcl コマンド


• Tcl コマンド : open_project

• Tcl コマンドの例: open_project c:/projects/project_1.xpr

複数のプロジェクトを開く

1 つのセッションで複数のプロジェクトを開くには、プロジェクトが開いている状態で「プロジェクトを開く」のい

ずれかの方法を使用して別のプロジェクトを開きます。 Vivado IDE で現在のプロジェクトを閉じるかどうか尋ねる

メッセージが表示されます。 [No] をクリックして開いているプロジェクトを閉じないようにすると、両方のプロ

ジェクトが開きます。プロジェクトごとに別の IDE ウィンドウが開きます。

複数プロジェクトを同じ Vivado IDE プロセスから開くと、開いているすべてのプロジェクトで使用されたコマンド

が Tcl コンソールへ書き込まれます。ただし、表示されるコマンドがどのプロジェクトで使用されたものかわかりに

くいことがあります。また、すべてのプロジェクトに対して 1 つの vivado.jou と 1 つの vivado.log しか作成さ

れません。

注記:複数のプロジェクトを開いた場合、システムメモリの要件により、パフォーマンスが低下することがありま

す。

プロジェクトの保存

プロジェクトは自動的に保存されます。たとえば、ソース設定、ファイルのプロパティ、 run オプションなど、プロ

ジェクトに変更を加えると、プロジェクトはディスクに自動的に保存されます。

ヒント : ただし、デザイン制約への変更がプロジェクトの一部として自動的に保存されることはありません。 [Save

Constraints] または [Save Constraints As] を使用して制約の変更をディスクに書き込む必要があります。

別のディレクトリにプロジェクトを保存するには、 [File] → [Project] → [Save As] をクリックしてください。これによ

り、プロジェクトディレクトリ構造全体が新しく指定されたディレクトリにコピーされ、 run のステータスも保持さ

れます。

プロジェクトを保存する Tcl コマンド


• Tcl コマンド : save_project_as

• Tcl コマンドの例: save_project_as new_project c:/projects/project_1.xpr

プロジェクトを閉じる

プロジェクトを閉じるには、 [File] → [Close Project] をクリックします。保存されていない変更がある場合は、それ

を示すメッセージが表示されます。





プロジェクトを閉じる Tcl コマンド

次は、 close_project に関連する Tcl コマンドです。

プロジェクトのアーカイブ

プロジェクトアーカイブを作成して、バックアップとして保存したり、リモートサイトに送信したりできます。プ

ロジェクトをアーカイブする際、 Vivado IDE では次が実行されます。

• デザイン階層を解析します。

• ライブラリディレクトリから必要なソースファイル、インクルードファイル、リモートファイルをコピーし

ます。

• 制約をコピーします。

• 合成、シミュレーション、およびインプリメンテーションの実行結果をコピーします (オプション)。

• プロジェクトの ZIP ファイルを作成します。

プロジェクトのアーカイブを作成するには、次の手順に従います。

1. [File] → [Project] → [Archive] をクリックします。

2. [Archive Project] ダイアログボックスで次のオプションを選択して [OK] をクリックします。

° [Archive name]: プロジェクトアーカイブ名を指定します。

° [Archive location]: プロジェクトアーカイブファイルを保存するディレクトリを指定します。

° [Temporary location] (Windows のみ): プロジェクトアーカイブを作成する際にファイルをコピーする一時

ディレクトリを指定します。一時ディレクトリは存在しない場合は作成され、アーカイブプロセスが終了

したら空になります。 Vivado では、現在の作業ディレクトリ内にデフォルトで一時ディレクトリが作成さ

れます。

° [Include configuration settings]: デザインのデバッグに役立つ Tcl 初期化コマンドを含む Vivado_init.tcl

ファイルを含めます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 4] を

参照してください。

° [Include run results]: プロジェクトで実行した run の設定と結果を含めます。合成 run およびインプリメン

テーション run の結果を含めると、プロジェクトアーカイブの容量がかなり増加します。

° [Include local IP cache results]: ツールのバージョンを使用して IP の生成時間を短縮できるよう、ローカル IP

キャッシュがある場合はそれに含まれる情報がレポートに含まれるようになります。





Vivado IDE でプロジェクトアーカイブが ZIP ファイル形式で作成されます。この ZIP ファイルには、必要な

ソースファイル、インクルードファイル、 run ファイル (指定した場合のみ)、およびアーカイブプロセスを記

述した archive.log ファイルが含まれます。 archive.log ファイルではアーカイブの作成プロセスを確認

できます。

write_project_tcl コマンドを使用しても現在のプロジェクトを作り直す Tcl スクリプトを生成できます。

スクリプトにはプロジェクト設定とソースが保持されますが、出力ファイルやデザインステートは保持されな

い可能性があります。

プロジェクトを圧縮する Tcl コマンド


• Tcl コマンド : archive_project

• Tcl コマンドの例: archive_project -exclude_run_results proj3.zip

注記: Windows での 256 文字の制限に引っかからないようにするには、プロジェクトアーカイブを作成する際にファ

イルをコピーする一時ファイルを -temp_dir オプションを使用して指定します。

ソース管理システム

ビデオ: ソース管理システムの使用方法については、 Vivado Design Suite QuickTake ビデオ: Vivado でのリビジョン管

理の使用を参照してください。


図 2‐13: [Archive Project] ダイアログボックス


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/vivado-design-suite-revision-control.html





プロジェクトサマリの使用

Vivado IDE には、対話型のプロジェクトサマリが含まれ、デザインコマンドが実行され、デザインプロセスが実行

されると随時アップデートされます。これには、プロジェクトパーツ、プロジェクトステータス、合成およびイン

プリメンテーションの状態などのプロジェクトおよびデザイン情報が含まれます。また、メッセージ、ログ、レ

ポートなどを示すウィンドウや [Settings] ダイアログボックスへのリンクなど、詳細な情報へのリンクも含まれま

す。スクロールバーを使用したり、 [Collapse All] および [Expand All] ボタンを使用してデータカテゴリの表示/非表

示を切り替えることができます。

プロジェクトサマリには、次のセクションが含まれます。

• [Project Settings]: プロジェクト名、製品ファミリ、プロジェクトパーツ、トップモジュール名が表示されます。

• [Board Part]: (これは [Targeted Platform Board] を使用している場合にのみ表示されます)。製品名、パーツファミ

リ /ボード /バージョン番号を含むボード名、ボードに関する詳細情報を含むボードファイル、ザイリンクス

ウェブサイトの製品ページへのリンク、ボードに関する概要が表示されます。

• [Synthesis] および [Implementation]: アクティブ run の合成およびインプリメンテーションの状態のサマリを表示

します。ターゲットパーツ、 run で使用されたストラテジ、使用されたツールフローおよび制約セットなどが

表示されます。パーツ、ストラテジ、フローのリンクをクリックすると、 [Settings] ダイアログボックスが開き

ます。制約リンクをクリックすると、 [Source File Properties] ウィンドウに [Constraint Set Properties] ビューが表示

されます。詳細は、「プロジェクト設定」および第 3 章の「制約の操作」を参照してください。

• [DRC Violations]: インプリメンテーション後にデザインルールチェック (DRC) に関する情報がまとめられます。

• [Timing]: インプリメンテーション後にタイミング結果がまとめられます。

• [Utilization]: 合成またはインプリメンテーションが終了したら、プロジェクトの使用量結果が表形式とグラフ形

式の両方でまとめられます。

• [Power]: インプリメンテーション後に消費電力解析の結果がまとめられます。

プロジェクトサマリを開くには、次のいずれかを実行します。

• [Window] → [Project Summary] をクリックします。

• ツールバーの [Project Summary] ボタンをクリックします。






図 2‐14: プロジェクトサマリ





プロジェクト設定

設定は、各プロジェクトの必要に合わせて指定できます。設定には、上位モジュールの定義に関する一般的な設

定、およびシミュレーション、合成、インプリメンテーション、 IP などの設定が含まれます。

[Settings] ダイアログボックスを表示するには、次のいずれかを実行します。

• [Tools] → [Settings] をクリックします。

• ツールバーの [Settings] ボタンをクリックします。

• Flow Navigator の [Project Manager] セクションで [Settings] をクリックするか、次を右クリックします。

° [Simulation] で [Simulation Settings]

° [RTL Analysis] で [Elaboration Settings]

° [Synthesis] で [Synthesis Settings]

° [Implementation] で [Implementation Settings]

° [Program and Debug] で [Bitstream Settings].

• プロジェクトサマリで [Settings] ヘッダーの横にある [Edit] リンクをクリックするか、 [Synthesis] または

[Implementation] セクションのいずれかでストラテジまたはフローをクリックします。

[Settings] ダイアログボックスの開き方によって、該当するカテゴリがデフォルトで表示されるようになっていま

す。たとえば、 Flow Navigator で [Simulation Settings] をクリックした場合、 [Settings] ダイアログボックスには

[Simulation] カテゴリが表示されます。次のセクションは、各カテゴリの詳細を示しています。

[General] ページ

[General] 設定では、プロジェクト名、パーツ、ターゲット言語、ターゲットシミュレータ、上位モジュール名、

言語オプションを指定できます。

• [Name]: プロジェクト名を指定します。

• [Project device]: 合成およびインプリメンテーション両方でデフォルトとして使用するターゲットデバイスを指

定します。参照ボタンをクリックすると [Select Device] ダイアログボックスが表示され、デバイスを変更でき

ます。

注記:合成 run またはインプリメンテーション run が複数ある場合は、 [Run Properties] ウィンドウから run 設定を

変更して特定 run で使用されるデバイスを変更することもできます。詳細は、『Vivado Design Suite ユーザーガ

イド : Vivado IDE の使用』 (UG893) [参照 6] を参照してください。

• [Target language]: デザインのターゲット出力言語を Verilog または VHDL に設定します。指定したターゲット言

語でデザインの RTL 出力ファイルが生成されます。 [Target languate] で制御される出力の例は、合成、シミュ

レーション、上位ラッパーファイル、テストベンチ、および IP のインスタンシエーションテンプレートで

す。





• [Default library]: プロジェクトのデフォルトライブラリを指定します。明確にライブラリを指定しない限り、す

べてのファイルはこのライブラリでコンパイルされます。ライブラリ名は選択するか、 [Library] テキスト

フィールドに新しいライブラリ名を入力して指定します。

• [Top module name]: デザインの上位 RTL モジュール名を指定します。下位モジュール名を入力し、特定のモ

ジュールに対して合成を実行することもできます。参照ボタンをクリックすると、上位モジュールが自動的

に検索され、可能性のある上位モジュールのリストが表示されます。

• [Language options]:

重要: ここでの設定は、合成に適用されます。 Verilog オプションおよびジェネリック /パラメーターオプションは、

[Settings] ダイアログボックスの [Simulation] ページからも定義できます。シミュレーション設定は、シミュレーショ

ンファイルセットに適用されます。シミュレーションには影響しますが、合成には影響しません。

° [Verilog options]: 参照ボタンをクリックし、 [Verilog Options] ダイアログボックスで次のオプションを設定し

ます。

- [Verilog Include Files Search Paths]: Verilog ソースファイルのインクルード文で参照されるファイルの検

索パスを指定します。

- [Defines]: プロジェクトの Verilog マクロ定義を指定します。

- [Uppercase all identifiers]: すべての Verilog 識別子を大文字に設定します。

° [Generics/Parameters]: VHDL ではジェネリックが、 Verilog では定数値のパラメーター定義がサポートされま

す。どちらの方法でも、パラメーターを変更できるので、さまざまな状況で再利用可能です。参照ボタン

をクリックすると、ジェネリックおよびパラメーターの値を定義して、ソースファイルで定義されたデ

フォルトの値を上書きできます。

° [Loop count]: 大ループ反復値を指定します。デフォルトは 1000 です。

注記: [Loop count] オプションは、合成中ではなくエラボレーション中に使用されます。合成に対しては、

[Synthesis] ページの [More Options] フィールドに「-loop_iteration_limit」と入力します。






図 2‐15: [General Settings]





[Simulation Settings]

[Simulation] 設定では、シミュレーションセット、シミュレーション上位モジュール名、コンパイルおよびシミュ

レーションオプションを指定できます。オプションをクリックすると、ダイアログボックスの一番下にその説明が

表示されます。 [Simulation] ページの詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』

(UG900) [参照 10] の「シミュレーション設定の使用」セクションを参照してください。


図 2‐16: [Simulation Settings]





エラボレーション設定

第 4 章「RTL デザインのエラボレーション」に示すように、エラボレートされたデザインを開くには、次の図のよ

うに RTL デザインのエラボレーション変更をイネーブルまたはディスエーブルにする 2 つの設定があります。

[Elaboration] ページを使用すると、エラボレートされたネットリストビューに対するオプションを設定できます。こ

のビューは、 Flow Navigator で [RTL Analysis] → [Open Elaborated Design] をクリックすると表示されます。

• [Link IP Module Options] フィールド : [Blackbox model (stub file)]: アウトオブコンテキスト合成された IP すべてが

ブラックボックスとして処理されます。 [Netlist model]: アウトオブコンテキスト合成された IP の合成済みネッ

トリストが使用されます。

• [Constraints Options]: フィールド

すべてのアクティブ制約 (タイミングおよび物理) がエラボレートされたデザインに適用されます。

次の Tcl コマンドをソースファイルセットに定義すると、 RTL エラボレーション設定をイネーブルにできます。

set_property elab_link_dcps true [current_fileset]set_property elab_load_timing_constraints true [current_fileset]

注記: false を使用すると、これらの設定は無効にできます。


図 2‐17: エラボレーション設定





[Synthesis] ページ

[Synthesis] では、制約セット、合成ストラテジ、合成オプション、生成するレポートの種類を指定できます。オプ

ションは選択した合成ストラテジまたは合成レポートストラテジで定義されますが、これらは変更できます。オプ

ションをクリックすると、ダイアログボックスの一番下にその説明が表示されます。 [Synthesis] ページの詳細は、

『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 15] を参照してください。

注記: プロジェクトに含まれる IP は前もって合成し、合成ランタイムを削減できます。このボトムアップ合成フ

ローの使用については、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 11] を参照してくだ

さい。

ヒント : [tcl.pre] および [tcl.post] では、インプリメンテーションの各段階の前後に実行する Tcl スクリプトを指定でき

ます。詳細は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 3] を参照してくださ

い。


図 2‐18: [Synthesis] ページ





[Implementation] ページ

[Implementation] では、制約セット、インプリメンテーションストラテジ、インプリメンテーションオプション、生

成するレポートの種類を指定できます。オプションは選択したインプリメンテーションストラテジまたはインプリ

メンテーションレポートストラテジで定義されますが、これらは変更できます。たとえば、消費電力および物理合

成などのオプションの段階を実行するオプションを使用可能です。オプションをクリックすると、ダイアログボッ

クスの一番下にその説明が表示されます。 [Implementation] ページの詳細は、『Vivado Design Suite ユーザーガイド : イ

ンプリメンテーション』 (UG904) [参照 19] の「インプリメンテーションストラテジのカスタマイズ」を参照してく

ださい。

ヒント : tcl.pre および tcl.post (各段階で使用可能) を指定すると、 Tcl スクリプトがインプリメンテーションの

どの段階の前後にでも source コマンドで読み出されるようにできます。詳細は、『Vivado Design Suite ユーザーガイ

ド : Tcl スクリプト機能の使用』 (UG894) [参照 3] を参照してください。


図 2‐19: [Implementation] ページ





[Bitstream] ページ

[Bitstream] では、ビットストリームを生成する前にオプションを定義できます。オプションをクリックすると、ダイ

アログボックスの一番下にその説明が表示されます。 [Bitstream] ページの詳細は、『Vivado Design Suite ユーザーガ

イド : プログラムおよびデバッグ』 (UG908) [参照 20] の「ビットストリームファイルのフォーマット設定の変更」セ

クションを参照してください。


図 2‐20: [Bitstream] ページ





[IP] ページ

[IP] には、次のタブが含まれます。

• [Repository]: IP リポジトリリストに追加するディレクトリを指定します。 IP は、ユーザーがパッケージするか、

サードパーティから取得できます。リポジトリを追加するために [Add] をクリックすると、各リポジトリに含

まれる IP が表示されます。

• [Packager]: ベンダー、ライブラリ、および分類を含めて、新しい IP をパッケージする際のデフォルト値を設定

します。このタブでは、 IP パッケージャーを開いたときのデフォルトビヘイビアーを設定したり、自動的に

フィルターされるファイル拡張子を指定できたりします。

注記:必要であれば、 IP パッケージプロセス中に IP をパッケージする際のデフォルト値を変更できます。

[IP] 設定の詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)[参照 11] の「IP のプロジェク

ト設定」セクションを参照してください。

[IP] ページおよび Vivado IP カタログは、 RTL プロジェクトまたは Getting Started ページから [Manage IP] リンクを使

用した場合にのみ使用可能です。 [Manage IP] を使用する場合、プロジェクトを作成しないと、 [IP] ページのサブ

セットは表示されません。


図 2‐21: [IP Settings] (IP 設定)





プロジェクト設定をする Tcl コマンド

次は、プロジェクトのさまざまなプロパティを設定する Tcl コマンドです。例は、そのプロジェクトのターゲット言

語プロパティを設定する方法を示しています。

• Tcl コマンド : set_property

• Tcl コマンドの例: set_property target_language Verilog [current_project]

推奨: プロジェクト、合成またはインプリメンテーション run のプロパティを含む複数のプロパティを設定できます。

プロパティ名およびターゲットの詳細は、 Vivado IDE で操作を実行し、 Tcl コンソールに表示される対応する Tcl コ

マンドを参照してください。

Tcl スクリプトを使用したプロジェクトの作成

write_project_tcl コマンドを使用すると、現在のプロジェクトを作り直す Tcl スクリプトを生成できます。ス

クリプトにはプロジェクト設定とソースが保持されますが、出力ファイルやデザインステートは保持されない可能

性があります。

Vivado IDE では、 Tcl スクリプトを使用してプロジェクトを作成することもできます。 Vivado IDE で操作を実行する

と、ほとんどの場合 Tcl コマンドが実行されます。 Vivado IDE の Tcl コンソールに表示される Tcl コマンドは、

vivado.jou および vivado.log ファイルに保存されます。 vivado.jou ファイルにはコマンドだけが、

vivado.log ファイルにはコマンドと返されたメッセージがすべて含まれます。これらのファイルを使用して、プ

ロジェクトモードで使用するスクリプトを開発できます。 vivado.jou および vivado.log ファイルの保存ディレクトリ

については、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 [参照 6] (UG893) の付録 B の「入力および出力

ファイル」を参照してください。

Tcl コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 4] を参照してくださ

い。





次は、プロジェクトを作成し、さまざまなソースを追加し、設定をコンフィギュレーションし、合成およびインプ

リメンテーション run を開始し、ビットストリームを作成するスクリプト例です。

# Typical usage: vivado -mode tcl -source run_bft_project.tcl# Create the project and directory structurecreate_project -force project_bft_batch ./project_bft_batch -part xc7k70tfbg484-2## Add various sources to the projectadd_files {./Sources/hdl/FifoBuffer.v ./Sources/hdl/async_fifo.v \./Sources/hdl/bft.vhdl}add_files -fileset sim_1 ./Sources/hdl/bft_tb.vadd_files ./Sources/hdl/bftLib/add_files -fileset constrs_1 ./Sources/bft_full.xdc## Now import/copy the files into the projectimport_files -force## Set VHDL library property on some filesset_property library bftLib [get_files {*round_*.vhdl core_transform.vhdl \bft_package.vhdl}]## Update to set top and file compile orderupdate_compile_order -fileset sources_1update_compile_order -fileset sim_1## Launch Synthesislaunch_runs synth_1wait_on_run synth_1open_run synth_1 -name netlist_1## Generate a timing and power reports and write to disk# Can create custom reports as requiredreport_timing_summary -delay_type max -report_unconstrained -check_timing_verbose \-max_paths 10 -input_pins -file syn_timing.rptreport_power -file syn_power.rpt## Launch Implementationlaunch_runs impl_1 -to_step write_bitstreamwait_on_run impl_1## Generate a timing and power reports and write to disk# comment out the open_run for batch modeopen_run impl_1report_timing_summary -delay_type min_max -report_unconstrained \-check_timing_verbose -max_paths 10 -input_pins -file imp_timing.rptreport_power -file imp_power.rpt## Can open the graphical environment if visualization desired# comment out the for batch mode#start_gui

ヒント : Tcl スクリプトの行はバックスラッシュ (\) を行の後に追加して行が続くことを示すと改行できます。バッ

クスラッシュの後の行は、前の行の一部として処理されます。




第 3章

ソースファイルの操作

はじめに

ソースファイルには、デザインソース、ザイリンクス IP カタログから追加できる IP ソース、 RTL デザインソース、

System Generator ツールから追加できるデジタルシグナルプロセッシング (DSP) ソース、 Vivado® Design Suite の IP

インテグレーターで作成される IP サブシステム (ブロックデザインともいう ) があります。さらに、シミュレーショ

ンファイルやデザインのタイミング要件を指定したり、デザインで使用されるザイリンクスデバイスリソースを定

義する物理的制約を指定する制約ファイルも、ソースファイルに含まれます。プロジェクトモードの場合は、

Vivado IDE、または Tcl コマンドあるいはスクリプトを使用してこれらのソースファイルを作成および追加できま

す。また、 Vivado IDE でプロジェクト内のソースファイルを自動的に管理できます。ソースファイルは現在のプロ

ジェクトのローカルディレクトリに作成し、そこで管理できます。または、ライブラリや別のディレクトリから参

照することもできます。デザインフローの任意段階で、 Verilog、 VHDL、 SystemVerilog のソースファイルを追加で

きます。

注記: Zynq®-7000 AP、 Zynq UltraScale+ MPSoC デバイスおよび MicroBlaze™ を使用する際のソースファイル管理の

詳細は、『Vivado Design Suite ユーザーガイド : エンベデッドハードウェアデザイン』 (UG898)[参照 21] を参照してく

ださい。

非プロジェクトモードの場合、これらのソースファイルは Tcl コマンドかスクリプトを使用して作成できますが、

ソースファイルは手動で管理する必要があります。この章では、主にプロジェクトモードでのソースの作成および

管理について説明します。非プロジェクトモードでのソースの作成および管理については、「非プロジェクトモー

ドでのソースの操作」を参照してください。デザインフローのプロジェクトモードおよび非プロジェクトモードの

詳細は、『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892) [参照 1] のこのセクションを参照し

てください。

Vivado Design Suite にソースファイルを追加する場合、プロジェクトモードであっても、非プロジェクトモードで

あっても、ファイルへの相対パスと絶対パスの両方で管理できます。デザインを開く際、 Vivado Design Suite ではま

ずデフォルトで相対パスを使用してファイルおよびディレクトリが検出されます。ファイルが検出されない場合は

絶対パスが適用されます。この機能は、 PATH_MODE プロパティで管理され、そのデフォルト値は RelativeFirst で

す。これを変更する場合は、デザインソースファイルの PATH_MODE プロパティを変更します。 PATH_MODE プロ

パティの詳細は、『Vivado Design Suite プロパティリファレンスガイド』 (UG912) [参照 14] を参照してください。

注記: ソースの追加に関する Tcl コマンドの詳細は、第 2 章の「デザインソース、制約ファイル、シミュレーション

ソースを追加する Tcl コマンド」を参照してください。




https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug912-vivado-properties.pdf;a=PathMode


第 3 章:ソースファイルの操作

デザインソースの作成と追加

Vivado IDE では、 HDL またはネットリストファイルを含めてデザインソースファイルを作成および管理できます。

Vivado IDE でプロジェクトが開いている状態の [Sources] ウィンドウには、デザインソース、制約、シミュレーショ

ンソースが表示されます。これらは、現在のプロジェクトを構成するファイルのセットです。

[Sources] ウィンドウには、プロジェクトに関連付けられているソースファイルを表示するのに、次のようなビュー

があります。

• [Hierarchy] ビューには、デザインモジュールおよびインスタンスの階層、およびそれらを含むソースファイル

が表示されます。 Vivado IDE は自動的にデザイン階層の上位を検出しますが、必要であればこれを手動で変

更することもできます。

• [IP Sources] には、 IP コア、 Vivado IP インテグレーターで追加されたブロックデザイン、または System

Generator で追加された DSP モジュールで定義されているすべてのファイルが表示されます。

• [Libraries] ビューには、さまざまなライブラリ別にソースが分類されて表示されます。

• [Compile Order] ビューでは、コンパイルされる順序でソースファイルが表示され、制約も処理される順序で表

示されます。 [Compile Order] ビューでは、合成、インプリメンテーション、またはシミュレーションで使用さ

れる処理順序が表示されます。

ヒント : [Sources] ウィンドウで使用されるアイコンについては、『Vivado Design Suite ユーザーガイド : Vivado IDE の

使用』 (UG893) [参照 6] のこのセクションを参照してください。


図 3‐1: [Sources] ウィンドウ


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug893-vivado-ide.pdf;a=UsingTheSourcesWindow




新規ソースファイルの作成

1. 新しくデザインソースファイルを作成し、プロジェクトに追加するには、 [File] → [Add Sources] をクリックしま

す。

注記: または、 [Sources] ウィンドウで右クリックして [Add Sources] を選択するか、 Flow Navigator で [Add

Sources] をクリックします。

2. Add Sources ウィザードで [Add or create design sources] を選択し、 [Next] をクリックします。

3. [Add or ceate design sources] ページで [Create] をクリックし、 [Create File] をサブメニューコマンドから選択して、

新しくソースファイルを作成します。

4. [Create Source File] ダイアログボックスで次のオプションを選択して [OK] をクリックします。

° [File type]: Verilog ファイル (.v)、 Verilog ヘッダーファイル (.vh)、 SystemVerilog ファイル (.sv)、 VHDL ファ

イル (.vhdl または .vhd)、またはメモリファイル (.mem) などのファイル形式のいずれかを指定します。

° [File name]: 新しい HDL ソースファイルの名前を指定します。

° [File location]: ファイルを作成するディレクトリを指定します。

ファイルのプレースホルダーがソースのリストに追加され、 [Sources] ウィンドウに表示されます。 Add Sources

ウィザードで [Finish] をクリックするまで、ファイルは作成されません。

ヒント : プロジェクトに追加するモジュールを複数定義するには、 [Create File] を複数回クリックし作業を繰り返しま

す。


図 3‐2: Add Sources ウィザード : [Add or Create Design Sources] ページ





5. [Add or Create Design Sources] ページでソースファイルに適なライブラリを指定します。

デフォルトで、すべての HDL ソースファイルは xil_defaultlib ライブラリに追加されます。 [Library] 列

で、既存のライブラリ名を指定するか、必要であれば新しいライブラリ名を入力し、ユーザーの VHDL ライブ

ラリを指定します。

6. [Finish] をクリックして新規ソースファイルを作成し、それらをプロジェクトに追加します。

新しいソースファイルが作成されると、 Vivado IDE では、モジュールやエンティティ宣言用にポートを定義す

るための [Define Modules] ダイアログボックスが開きます。

7. [Define Module] ダイアログボックスで次のオプションを使用して Verilog、 Verilog ヘッダー、 SystemVerilog、ま

たは VHDL のモジュールまたはエンティティを定義します。


図 3‐3: [Create Source File] ダイアログボックス


図 3‐4: Add Sources ウィザード— ライブラリの設定





° [New Source Files]: 複数ファイルを作成した場合、このフィールドが表示されます。定義しするモジュール

の名前をクリックします。

° [Entity name]/[Module name]: VHDL コードのエンティティ、 Verilog または SystemVerilog コードのモジュー

ル名を指定します。

注記:デフォルトではファイル名になりますが、変更できます。

° [Architecture name]: VHDL ソースファイルのアーキテクチャを指定します。デフォルトは [Behavioral] です。

注記: Verilog または SystemVerilog モジュールを定義する場合は、このオプションは表示されません。

° [I/O Port Definitions]: モジュール定義に追加するポートを定義します。

- [Port Name]: RTL コードに記述されるポートの名前を定義します。

- [Direction]: ポートを入力、出力、双方向のいずれかに指定します。

- [Bus]: ポートがバスポートかどうかを指定します。 [MSB] および [LSB] オプションを使用してバスの

幅を定義します。

- [MSB]: 上位ビット (MSB) を定義します。これと [LSB] フィールドを併せて、定義されるバスの幅が

決定されます。

- [LSB]: 下位ビット (LSB) を定義します。

注記: ポートがバスポートでない場合は、 MSB および LSB は無視されます。

[Sources] ウィンドウに新しく定義したモジュールがリストされます。 Vivado IDE テキストエディターで新しい

ソースファイルを編集するには、ファイルをダブルクリックするか、右クリックして [Open File] を選択します。

ファイルの変更に関しては、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 6] のこのセ



図 3‐5: [Define Modules] ダイアログボックス


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug893-vivado-ide.pdf;a=UsingTheTextEditor





デザインソースの追加

1. [File] → [Add Sources] をクリックします。

注記: または、 Flow Navigator で [Add Sources] をクリックするか、 [Sources] ウィンドウを右クリックし、 [Add


2. Add Sources ウィザードで [Add or Create Design Sources] を選択し、 [Next] をクリックします。

3. [Add or Create Design Sources] ページで次のオプションを設定し、 [Finish] をクリックします。

° [Add Files]: プロジェクトに追加するファイルを選択するためのファイルブラウザーが表示されます。 RTL

プロジェクトには、 HDL、 EDIF、 NGC、 BMM、 ELF、 DCP などのファイルタイプを追加できます。

注記: [Add Source Files] ダイアログボックスでは、各ファイルまたはディレクトリがそれとわかるようなア

イコンで表示されます。小さい赤い四角は、読み出し専用であることを示します。



° [Create File]: VHDL、 Verilog、 Verilog ヘッダー、または SystemVerilog ファイルを作成する [Create Source

File] ダイアログボックスが開きます。

° [Library]: RTL ライブラリを指定します (1 つのファイル、または 1 つのディレクトリ内にある複数のファイ

ルを指定)。定義済みのライブラリ名の中から選択するか、新規ライブラリ名を入力します。




° [Remove]: 選択したソースファイルを削除します。

° [Move Up]/[Move Down]: ファイルまたはディレクトリをリストの上または下方向に移動します。このファ

イル順は、合成やシミュレーションなどのダウンストリームプロセスでのエラボレーションやコンパイル

の順序に影響します。「上位モジュールの指定とソースファイルの順序の変更」を参照してください。

° [Scan and add RTL include files into project]: 追加された RTL ファイルをスキャンし、参照された Verilog のイ

ンクルードファイルをローカルのプロジェクトディレクトリ構造にインポートします。


イルをコピーします。

注記: [Add Directories] ボタンをクリックしてソースファイルのディレクトリを追加した場合は、ファイル

がローカルのプロジェクトにコピーされる際にディレクトリ構造もそのまま保持されます。詳細は、「リ

モートソースの参照またはプロジェクトディレクトリへのソースのコピー」を参照してください。



最上位モジュールの指定とソースファイルの順序の変更

デザイン階層の上位と、プロジェクトに追加されているソースファイルのエラボレーション、合成、シミュレー

ションの順序が自動的に判断されます。この設定は、 [Sources] ウィンドウで右クリックして表示される [Hierarchy

Update] で変更できます。詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 6] のこの

セクションの [Hierarchy Update] に関する記述を参照してください。

デザイン階層は、 [Sources] ウィンドウの [Hierarchy] ビューに表示されます。ファイルのコンパイル順序は、

[Sources] ウィンドウの [Compile Order] ビューに表示されている順序になります。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug893-vivado-ide.pdf;a=SourcesWindowCommands

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug893-vivado-ide.pdf;a=SourcesWindowCommands




自動的に認識される上位モジュールは、デザイン階層の上位を手動で指定すると変更できます。上位モ

ジュールを指定するには、 [Sources] ウィンドウの [Hierarchy] ビューでモジュールを右クリックして [Set as Top] をク


注記:選択した上位モジュールがデザインソースファイルで見つからず、階層アップデートモードが自動に設定

されている場合は、選択した上位モジュールが自動的に適なモジュールにリセットされます。

上位モジュールを変更すると、新しく設定された上位モジュールの要件に基づいて、 [Sources] ウィンドウの

[Hierarchy] および [Compile Order] ビューでファイルが並べ替えられます。 [Sources] ウィンドウを右クリックし

[Refresh Hierarchy] を選択すると、ソースファイルの変更に基づいてファイルが自動的に並べ替えられます。

[Sources] ウィンドウを右クリックし [Hierarchy Update] を選択すると、このコンパイル順序を変更できます。

[Hierarchy Update] → [Automatic Update, Manual Compile Order] をクリックするか、 [Sources] ウィンドウで右クリック

し [Hierarchy Update] → [No Update, Manual Compile Order] をクリックして、手動でコンパイル順序を変更できます。

手動モードの場合は、ユーザーの要件にあわせて手動でファイル順を変更できます。ソースファイルの順序を手動

で指定するには、 [Sources] ウィンドウの [Compile Order] ビューでファイルをドラッグして適切な位置に移動します。

または、ファイルを右クリックして [Move Up]、 [Move Down]、 [Move to Top] または [Move to Bottom] をクリックして

並べ替えることもできます。

すべてのソースのコンパイルまたは評価順のリストを確認するには、 Tcl コンソールで report_compile_order

コマンドを使用します。このコマンドでは、合成、インプリメンテーションおよびシミュレーションでのコンパイ

ル順または評価順でファイルがリストされます。 RTL のコンパイル順は、合成およびシミュレーション用にリスト

されます。制約の評価順は、合成およびシミュレーション用にリストされます。

ソースファイルのイネーブル/ディスエーブル

ソースファイルを追加または作成すると、ファイルは [Sources] ウィンドウでデフォルトでイネーブルになります。

ソースファイルは、エラボレーション、合成、またはシミュレーションで使用されないようディスエーブルにでき

ます。デザインのさまざまな段階でソースファイルのイネーブル/ディスエーブルを切り替えることにより、 1 つの

プロジェクト内でさまざまなデザイン構成を管理できます。

• ソースファイルをディスエーブルにするには、 [Sources] ウィンドウでファイルを右クリックし、 [Disable File]

をクリックします。

• ソースファイルをイネーブルにするには、 [Sources] ウィンドウでファイルを右クリックし、 [Enable File] をク


リモートソースの参照またはプロジェクトディレクトリへのソースのコピー

ソースファイルは、リモートディレクトリから参照するか、ローカルのプロジェクトディレクトリにコピーできま

す。リモートファイルを参照する場合、その参照しているファイルが変更されると、 Vivado IDE で自動的に変更が

検出され、開いているデザインをリフレッシュさせるか、または新のファイルで合成を実行するかを選択するダ

イアログボックスが表示されます。

プロジェクトを移動またはアーカイブする場合は、すべてのファイルがプロジェクト内に含まれるように、リモー

トファイルをプロジェクトにコピーすることをお勧めします。プロジェクトにソースをコピーするには、次のいず

れかを実行します。

• [Add Sources] コマンドでソースファイルをプロジェクトに追加する際に [Copy sources into project] をオンにする

と、ソースファイルがプロジェクトディレクトリにコピーされます。





• ソースファイルを初リモートソースとして追加し、後でプロジェクトディレクトリにコピーする場合は、

[Sources] ウィンドウでファイルを右クリックして [Copy File into Project] をクリックしてソースファイルを個別

にコピーするか、または [Copy All Files Into Project] をクリックしてすべてのリモートソースファイルをコピー

します。

ローカルソースファイルのアップデート

リモートソースを参照している場合、そのソースに加えられた変更は Vivado IDE で自動的に検出されます。ソース

ファイルがプロジェクトにコピーされている場合は、元のファイルへの変更は検出されません。必要に応じて、

ローカルソースファイルを手動でアップデートする必要があります。

ローカルソースファイルをアップデートするには、次のいずれかの方法を使用してください。

• [Sources] ウィンドウでファイルを右クリックし、 [Replace File] をクリックします。

ファイルブラウザーにコピー元のソースファイルが表示されます。元のディレクトリが変更された場合は、

ディレクトリを指定してファイルを選択する必要があります。 [OK] をクリックして元のソースファイルを読み

込み直すと、ソースファイルへの変更を含めてプロジェクトファイルがアップデートされます。

注記:別のファイルを指定すると、選択したファイルがその新しいファイルに置き換えられます。たとえば、元

のファイルが File_1.v で、 File_2.v を選択した場合、元の File_1.v がプロジェクトから削除され、

File_2.v がプロジェクトにコピーされます。

• [Sources] ウィンドウで右クリックして [Add Sources] をクリックし、アップデートされたソースファイルをプロ

ジェクトに追加します。

追加したファイルがプロジェクトにインポートされます。ただし、同じ名前のローカルソースファイルが既に

存在するので、 [Import Source Conflicts] ダイアログボックスが表示され、既存のファイルを上書きするか、新し

く追加したファイルを読み込まないでおくかを選択するよう求められます。これはウィザードで [Copy Sources

into Project] がオンになっている場合にのみ表示されます。オフになっている場合は、同じ名前の外部参照ファ

イルの方がプロジェクトに追加されます。


図 3‐6: [Import Source Conflicts] ダイアログボックス





IP ソースの操作

注記: IP の追加、パッケージ、シミュレーション、アップグレードなど IP に関する詳細は、『Vivado Design Suite ユー

ザーガイド : IP を使用した設計』 (UG896) [参照 11] を参照してください。

Vivado IDE では、 RTL プロジェクトで次のようなタイプの RTL プロジェクトの IP コアを追加および管理できます。

• Vivado Design Suite XCI (Xilinx Core Instance) ファイル

XCI フォーマットの IP コアは Vivado Design Suite のネイティブファイルで、デザインまたはプロジェクトに追

加できます。追加するには、ザイリンクス IP カタログの IP コアをカスタマイズするか、または [File] → [Add

Sources] をクリックして、直接ファイルを追加します。 XCI ファイルには IP コアの設定および制約オプション

が保存されています。これらは、 IP をデザインに追加するときに指定またはカスタマイズできます。

重要: プロジェクトモードまたは非プロジェクトモードで IP を使用する場合は、合成された DCP ファイルではな

く、常に XCI ファイルをデザインに追加してください。 XCI ファイルを使用することにより、ツールで必要となる

IP コアの出力ファイルが生成され、デザインフローを通して一貫して使用されるようになります。

• Vivado Design Suite コアコンテナーファイル (XCIX)

コアコンテナー機能は、 IP を表す 1 つのファイルを提供することにより、リビジョン管理システムを使用した

ファイルの管理を簡単にします。この機能を使用すると、 IP 設定および生成されたすべての出力ファイルが 1

つの圧縮バイナリファイル (拡張子 .xcix) として保存されます。このファイルは、 IP カスタマイズファイルであ

る XCI ファイルと同様に機能します。 XCIX ファイルは、 IP を追加または読み込む際に指定できます。詳細は、

『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 11] のこのセクションを参照してくださ

い。

• Vivado IP パッケージャーを使用してパッケージしたユーザー IP (XCI)

『Vivado Design Suite ユーザーガイド : カスタム IP の作成およびパッケージ』 (UG1118)[参照 12] には、ザイリンク

ス IP カタログで使用するために、ユーザー定義の IP をパッケージする方法を説明しています。ユーザー IP の

リポジトリは、 IP_REPO_PATHS プロパティを使用してカタログに追加できます。このプロパティは、サード

パーティ IP またはユーザー定義の IP を含むディレクトリへのパスを定義します (複数のディレクトリも定義可

能)。詳細は、『Vivado Design Suite プロパティリファレンスガイド』 (UG912) [参照 14] のこのセクションを参照


• CORE Generator™ IP コア (XCO)

CORE Generator ツールからのレガシ IP は Vivado Design Suite でサポートされています。これらのレガシ IP はデ

ザインにインポートするときにロックされるので、 IP をデザインにインプリメントするには、 NGC (ネットリス

ト ) ファイルが必要です。 IP の XCI アップグレードが提供されていれば、 IP コアを右クリックして [Upgrade IP]

をクリックすると、アップデートできます。

• サードパーティ IP ネットリスト

サードパーティから IP が合成済み NGC または EDIF ネットリストとして提供されているケースもあります。

[Add Sources] コマンドを使用して、これらのファイルを階層デザインファイルとしてプロジェクトまたはデザ

インに読み込むことができます。詳細は、「デザインソースの作成と追加」を参照してください。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug896-vivado-ip.pdf;a=xUsingACoreContainerForCommonFiles

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug912-vivado-properties.pdf;a=IPRepoPaths




IP カタログからの IP の追加

ヒント : デフォルトでは、 IP カタログには、現在のプロジェクトのターゲットパーツ (またはボード ) と互換性のあ

る IP コア、またはそれでサポートされている IP コアのみが表示されます。 Vivado IP カタログの [Hide] ツールバー

ボタンをクリックしてこのデフォルト設定をオフにすると、すべての IP コアを表示させることができます。

ザイリンクス IP カタログで IP を選択し、それをデザイン用にカスタマイズすることにより、デザイン階層に IP コ

アを追加できます。カスタマイズの場合は、 IP コアのパラメーターまたは機能を変更し、 IP ソースファイルをデザ

インプロジェクトに追加します。 IP カタログには、 IP インテグレーターで使用可能なインターフェイスもリストさ

れます。

1. まず、 Vivado IDE の Flow Navigator で [IP Catalog] をクリックします。次のようにカタログが開きます。

IP カタログに表示される IP をフィルター検索するなど、カタログの使用方法については、『Vivado Design Suite

ユーザーガイド : IP を使用した設計』 (UG896)[参照 11] のこのセクションを参照してください。

次のいずれかの方法で、 IP カタログから IP を選択し、デザインで使用できるようにカスタマイズします。

° IP カタログで IP を選択し、右クリックして [Customize IP] をクリックします。

° IP をダブルクリックして、その IP の [Customize IP] ダイアログボックスを開きます。

[Customize IP] ダイアログボックスには、 IP をカスタマイズするためのさまざまなパラメーターやオプションが

あります。このダイアログボックスは、選択した IP によって異なり、パラメーターを指定するタブが 1 つまた

は複数表示されます。


図 3‐7: IP カタログ


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug896-vivado-ip.pdf;a=UsingTheIPCatalog




指定した設定を確認し、 [OK] をクリックして [Customize IP] ダイアログボックスを閉じると、 IP モジュールの

HDL 定義を含む、 IP ソースファイルがデザインプロジェクトに追加され、 [Sources] ウィンドウの [IP Sources]

ビューに表示されるようになります。

デザインに IP を追加したら、そのデザインで IP をサポートするために必要なファイル (インスタンシエーショ

ンテンプレート、 XDC 制約ファイル、シミュレーションソースなど) を生成する必要があります。これらの

ファイルは、まとめて出力ファイルと呼ばれます。詳細は、「IP コアの出力ファイルの生成」を参照してくださ

い。

既存 IP ファイルの追加

IP カタログから IP を追加しカスタマイズするのではなく、 XCI または XCIX ファイルを直接プロジェクトまたはデ

ザインに追加できます。この方法は、次の点で、カタログの IP をカスタマイズするのとは異なります。

• XCI または XCIX ファイルは、 IP カタログに含まれる同一または類似した IP の以前のバージョンまたはカスタ

マイズされたバージョンを使用できます。

• XCI または XCIX ファイルには、デザインフローで IP がサポートされるようにするために必要なファイルまた

は出力ファイルを含めることができます。含めることができるのは、インプリメンテーションまで IP をサポー

トするのに必要な、インスタンシエーションテンプレート、シミュレーションファイル、ネットリスト、デザ

インチェックポイント (DCP) などです。これらのファイルは、 XCI または XCIX ファイルがデザインに追加さ

れたときに追加されます。

• IP がカタログにある IP が古いバージョンである場合は、 IP カタログから新版のものにアップグレードするこ

とが可能です。

• IP が以前のバージョンで、デザインで IP をサポートするのに必要な出力ファイルがある場合は、そのバージョ

ンのままで使用できます。この場合、これ以上カスタマイズされないようにロックされます。

既存の XCI または XCIX ファイルを直接デザインまたはプロジェクトに追加するには、 [File] → [Add Sources] をク

リックします。詳細は、「デザインソースの追加」を参照してください。

注記: または、 [Sources] ウィンドウで右クリックするか、または Flow Navigator から [Add Sources] をクリックしま

す。

追加した IP コアは、 [Sources] ウィンドウの [IP Sources] ビューに表示されるだけでなく、 [Hierarchy]、 [Libraries]、

[Compile Order] ビューなどにもその他のソースファイルと共に表示されます。 [Sources] ウィンドウにはコアを構成

するファイルが表示され、コアファイルを選択すると [Source File Properties] ウィンドウにプロパティが表示されま

す。

XCI または XCIX ファイルに必要なサポートファイル (まとめて出力ファイルという ) が含まれている場合、これら

のファイルはデザインソースをデザインに追加したときに追加されます。 XCI または XCIX ファイルにこれらの関

連ファイルが含まれていない場合は、そのデザインで IP をサポートするために必要な出力ファイル (インスタンシ

エーションテンプレート、 XDC 制約ファイル、シミュレーションソースなど) を生成する必要があります。詳細は、

「IP コアの出力ファイルの生成」を参照してください。

[Reports] → [Report IP Status] をクリックすると、新しく追加した IP のステートを確認できます。古いバージョンの

Vivado Design Suite を使用して生成した場合や別のパーツ用に設定されている場合は、 IP がロックされた状態になる

ことがあります。





IP ステータスをレポートする Tcl コマンド


• Tcl コマンド : report_ip_status

IP コアの出力ファイルの生成

IP コアには、デザインフロー全体で IP をサポートするために必要なファイルが含まれます。 IP モジュールをデザイ

ンに統合させるための Verilog または VHDL インスタンシエーションテンプレート、 IP コアのタイミング制約や物

理制約を提供するデザイン制約ファイル (XDC)、デザイン階層で IP をサポートするための合成済みネットリストや

デザインチェックポイントなどがそうしたファイルです。これらのファイルは、まとめて出力ファイルと呼ばれま

す。これらのファイルには、 IP カタログでパッケージされた IP に含まれているものもあれば、現在のデザインでカ

スタマイズされている IP 用に生成されるものもあります。

IP カタログから IP をカスタマイズすると、 [Generate Output Products] ダイアログボックスが開きます。このダイアロ

グボックスは、 [Sources] ウィンドウで IP を右クリックして [Generate Output Products] コマンドをクリックすれば、

いつでも開くことができます。

デフォルトでは、アウトオブコンテキストフローをサポートする IP に対しては、合成済みチェックポイントファ

イルが自動的に生成されますが、 [Synthesis Options] をグローバル合成に設定すると、出力ファイルの作成時に DCP

ファイルが生成されないようにできます。アウトオブコンテキストフローの使用については、『Vivado Design Suite

ユーザーガイド : IP を使用した設計』 (UG896) [参照 11] のこのセクションを参照してください。

IP コアで必要な出力ファイルをデザインプロジェクトに追加したら、デザイン階層に IP をインスタンシエートする

必要があります。このとき、「デザインへの IP インスタンシエーション」で説明されているように、 IP モジュール

またはエンティティがデザインに統合されます。


図 3‐8: IP 出力ファイルの生成


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug896-vivado-ip.pdf;a=xSettingABottomUpOutOfContextFlow




デザインへの IP インスタンシエーション

インスタンシエーションテンプレートは、出力ファイルを生成したかどうかにかかわらず、 IP をカスタマイズして

デザインまたはプロジェクトにそれを追加するときに作成されます。インスタンシエーションテンプレートには

Verilog または VHDL のインスタンス宣言 (.veo または .vho) が含まれており、コピーして RTL デザイン階層に貼

り付けることができます。

1. VIvado IDE テキストエディターでインスタンシエーションテンプレートを開きます。

2. テンプレートファイルでインスタンスを選択し、それをコピーして、該当するソースファイルに貼り付けま

す。

3. ポート定義の信号名をデザインの信号名に変更します。

4. デザインに IP コアのインスタンスを複数作成するには、この手順を繰り返します。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)[参照 11] のこのセクションを参照してく

ださい。

デザインに IP をインスタンシエートすると、 [Sources] ウィンドウの [Hierarchy] ビューにデザインに統合された IP コ

アが表示されます。この後、デザイン全体の一部として、またはアウトオブコンテキストフローで個別に、 IP を合

成またはシミュレーションできるようになります。


図 3‐9: インスタンシエーションテンプレートの編集


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug896-vivado-ip.pdf;a=InstantiatingAnIP




IP インテグレーターのソースの使用

Vivado Design Suite では、RTL プロジェクトまたはデザインに IP サブシステムデザイン (.bd) を追加し、管理できま

す。 Vivado IP インテグレーターを使用すると、 IP サブシステムブロックデザインを作成できます。 IP インテグレー

ターでは、 Vivado IP カタログからの複数の IP コアをインスタンシエートおよび相互接続することで、複雑なシステ

ムデザインを作成できます。デザインは、 Vivado IDE 内の IP インテグレーターを使用してインタラクティブに、ま

たは Tcl コマンドのプログラムで作成できます。 IP インテグレーターの詳細は、『Vivado Design Suite ユーザーガイ

ド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 13] を参照してください。

重要: Vivado IP インテグレーターは、 XPS (Xilinx Platform Studio) に代わるもので、 Zynq®-7000 AP SoC デバイスや

MicroBlaze™ プロセッサをターゲットにするデザインなど、新しいエンベデッドプロセッサデザイン用のツールで

す。既存の XPS デザインを Vivado IP インテグレーターに移行するには、『ISE から Vivado Design Suite への移行ガイ

ド』 (UG911) [参照 8]のこのセクションを参照してください。

新規ブロックデザインの作成

開いている RTL プロジェクトでブロックデザインを作成できます。新しくブロックデザインソースを作成し、そ

れを現在のプロジェクトに自動的に追加するには、次の手順にしたがってください。

1. Flow Navigator で [IP Integrator] をクリックします。

2. [Create Block Design] クリックします。

これで、 Vivado IP インテグレーターが開き、ブロックデザインに IP を追加し接続できるようになります。新規

ブロックデザインの作成については、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP

サブシステムの設計』 (UG994) [参照 13] のこのセクションを参照してください。

3. 新しく作成したブロックデザインを保存すると、現在のプロジェクトに自動的に追加されます。

また、現在のプロジェクト環境外でブロックデザインを作成することもできます。ブロックデザインのリポジ

トリを作成して、ブロックデザインを再利用し、さまざまなプロジェクトに追加できます。現在のプロジェク

ト環境外でのブロックデザインの作成については、『Vivado Design Suite ユーザーガイド : IP インテグレーター

を使用した IP サブシステムの設計』 (UG994) [参照 13] のこのセクションを参照してください。

注記: MicroBlaze プロセッサを使用するか、または Zynq-7000 AP SoC デバイスをターゲットにして、エンベデッド

プロセッサブロックデザインを作成する場合は、『Vivado Design Suite ユーザーガイド : エンベデッドプロセッサ

ハードウェアデザイン』 (UG898) [参照 21] を参照してください。

既存ブロックデザインソースの追加

その他のソースの場合と同様、プロジェクト外で作成されたブロックデザインソースで、ブロックデザインのリポ

ジトリに保存されるものを追加するには、 [Add Sources] コマンドを使用します。詳細は、「デザインソースの追加」

を参照してください。

現在のプロジェクトに既存ブロックデザインを追加するとき、ブロックデザインでもともとターゲットにしていた

パーツとは別のザイリンクスパーツをターゲットにできる場合があります。ターゲットデバイスを変更すると、ブ

ロックデザインで使用されている IP のすべてがロックされ、 IP をアップデートする必要が出てきます。

-report_ip_status を使用してツールを実行すると、「新規ブロックデザインの作成」でインポートした IP のス

テータスがわかります。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug911-vivado-migration.pdf;a=xMigratingFromXPStoIPIntegrator

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf;a=CreatingABlockDesign

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf;a=CreatingABlockDesignOutsideOfTheProject




既存のブロックデザインソースファイルを追加する Tcl コマンド


• Tcl コマンド : report_ip_status

• Tcl コマンドの例: report_ip_status -name ip_status

重要: IP がロックされると、ブロックデザインに対し出力ファイルを生成しようとすると、次のようなクリティカル

警告メッセージが表示されます。 [BD 41-1336] One or more IPs are locked in this block design.Please run report_ip_status for more details and recommendations

on how to fix this issue. (1 つまたは複数の IP が zynq_1.bd デザインでロックされています。詳細は report_ip_status を実

行して、推奨される修正方法にしたがってください)

1. IP およびブロックデザインをアンロックするには、 [Sources] ウィンドウの [IP Sources] ビューでブロックデザ

インを右クリックし、 [Report IP Status] コマンドを選択します。

ブロックデザインをアンロックする必要のある IP の変更が IP ステータスレポートに表示されます。

2. このウィンドウで [Upgrade Selected] コマンドをクリックし、ブロックデザインで使用される IP をアップグレー

ドし、現在のプロジェクトで使用されている新しいパーツをターゲットにします。

現在のプロジェクトにブロックデザインを追加する場合、 Vivado Design Suite で必要とされる出力ファイルを生

成して、デザインフロー全体でこのブロックデザインがサポートされるようにする必要があります。

ブロックデザインの出力ファイルの生成

ブロックデザインを作成し、デザインを検証したら、出力ファイルを生成して、デザインフロー全体でそのブロッ

クデザインがサポートされるようにする必要があります。こうした出力ファイルには、 Verilog または VHDL インス

タンシエーションテンプレート、ブロックデザインを現在のプロジェクトに統合させるための HDL ラッパーファ

イル、ブロックデザインのタイミング制約または物理制約を提供するデザイン制約ファイル (XDC)、ブロックデザ

インをサポートするための合成されたネットリストまたはデザインチェックポイントがあります。

ブロックデザインの出力ファイルは現在のプロジェクトのターゲット言語で生成されます。ブロックデザインで使

用されている特定 IP のソースファイルをターゲット言語で生成できない場合は、 Tcl コンソールにメッセージが表

示され、出力ファイルが使用可能な言語またはサポートされている言語で生成されます。

1. 出力ファイルを生成するには、ブロックデザインを右クリックし、 [Generate Output Products] を選択するか、ま

たは Flow Navigator で [Generate Block Design] を選択します。


図 3‐10: IP ステータスレポート





次の図に示す [Generate Output Products] ダイアログボックスが表示されます。

出力ファイルを生成すると、ブロックデザインの上位ネットリストも生成されます。ネットリストは、現在のプ

ロジェクトのターゲット言語設定に基づいて VHDL または Verilog のいずれかで生成されます。

デフォルトでは、ブロックデザイン内の各 IP ごとに合成済みデザインチェックポイント (DCP) ファイルが作成さ

れ、合成時間が短縮されるようになっています。この合成モードは、 [Generate Output Products] ダイアログボックス

の [Out of context per Block Design] をオンにすると変更できます。アウトオブコンテキストフローの使用について

は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 13]

のこのセクションを参照してください。

ブロックデザインが作成されたら、 [RMB] → [Create Wrapper] をクリックするか、ブロックデザインを RTL にイン

スタンシエートして、ブロックデザインをインスタンシエーションします。作成中には、ダイアログボックスが表

示されます。

ラッパーを変更する場合は、 [Copy Generated Wrapper] を選択してユーザーが変更できるようにしてておくか、

[Let Vivado Manage Wrapper] で自動的にアップデートされるようにします。


図 3‐11:出力ファイルの生成 — ブロックデザイン


図 3‐12: HDL ラッパーの作成


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf;a=SettingTheBlockDesignAsOutOfContext




現在のプロジェクトへのブロックデザインのインスタンシエーション

IP インテグレーターのブロックデザインは、 HDL デザインの階層にインスタンシエートするか、またはデザイン階

層の上位に定義できます。

既存のデザイン階層にブロックデザインを統合するには、ブロックデザインの HDL ラッパーを開きます。出力

ファイルを生成するとき、ブロックデザインの HDL ラッパーまたはインスタンシエーションテンプレートが作成

されます。 HDL ラッパーには、ブロックデザインの Verilog モジュール宣言または VHDL エンティティ宣言が含ま

れ、ブロックデザインモジュールのインスタンスが作成されます。必要に応じて HDL ラッパーでインスタンス定

義を変更することができ、それをデザイン階層にコピーして貼り付けることができます。

また、 HDL ラッパーは、デザインの上位にブロックデザインを定義するときにも使用できます。詳細は、

『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 13] のこ

のセクションを参照してください。

Vivado HLS ソースの使用

Vivado 高位合成 (HLS) は、 C 仕様をレジスタトランスファーレベル (RTL) コードに変換し、ザイリンクスデバイス

に合成できる状態にするツールです。 C 仕様は、 C、 C++、または SystemC で記述できます。ザイリンクスデバイス

を使用すると、従来のプロセッサよりもパフォーマンス、コスト、消費電力の点で優れた並列アーキテクチャを達

成できます。


図 3‐13: ブロックデザインラッパーの変更


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf;a=IntegratingTheBlockDesignIntoTheTopLevelDesign

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf;a=IntegratingTheBlockDesignIntoTheTopLevelDesign




Vivado HLS からの出力は、ハードウェア記述言語 (HDL) 形式の RTL インプリメンテーションファイルで、 Vivado

合成で合成可能、または IP ブロックとしてパッケージして IP カタログから使用可能です。詳細は、『Vivado Design

Suite ユーザーガイド : 高位合成』 (UG902) [参照 16] を参照してください。

Model Composer ソースの使用

Model Composer は、デザインを短時間で試行できるモデルベースのデザインツールで、自動コード生成により、ザ

イリンクスデバイスのプロダクションまでの時間を短縮できます。 Model Composer は MathWorks Simulink® に合わ

せたザイリンクスツールボックスとして構築されており、システムレベルデザインのモデリング、シミュレーショ

ン、解析、および検証をインタラクティブなグラフィカル環境で実行できる MATLAB® ソフトウェアのアドオン製

品です。

アルゴリズムは、 Model Composer ライブラリからのブロックやユーザーがインポートしたカスタムブロックを使用

して Model Composer で記述できます。 Model Composer は、自動適化機能と Vivado HLS の高位合成テクノロジを

使用して、ユーザーのアルゴリズム仕様をパッケージされた IP ブロックに変換します。Vivado Design Suite または IP

インテグレーター機能を使用してこれらのパッケージされた IP をデザインに追加し、その IP をプラットフォーム

(Zynq デバイス、 DDR3 DRAM、 ARM プロセッサで実行されるソフトウェアスタックなど) に統合します。詳細は、

『Model Composer ユーザーガイド』 (UG1262) [参照 18] を参照してください。

System Generator ソースの使用

System Generator はザイリンクスの DSP デザインツールで、 RTL ソースファイル、 Simulink および MATLAB のソフ

トウェアモデル、および DSP システムの C/C++ コンポーネントを、 1 つのシミュレーションおよびインプリメン

テーション環境にまとめることができます。 System Generator の使用方法については、『System Generator for DSP ユー

ザーガイド』 (UG640) [参照 22] を参照してください。

System Generator デザインは、大型 HDL デザインに組み込まれることがよくあります。 Vivado Design Suite で DSP モ

ジュールを IP コアとしてパッケージし、 IP カタログに追加して、「IP ソースの操作」で説明しているようにサブモ

ジュールとしてデザイン階層の任意階層に統合させるか、またはデザインの上位にインポートするようにしてく

ださい。こうすることで、 System Generator 内で開発および管理される IP ソースとして DSP モジュールを処理しな

がら、 Vivado IDE で FPGA デザインのプロジェクトを管理できます。詳細は、『Vivado Design Suite ユーザーガイド :

System Generator を使用したモデルベースの DSP デザイン』 (UG897) [参照 22] のこのセクションを参照してください。

ソースファイルの編集

Vivado IDE には、 RTL、 XDC、 Tcl およびその他のテキストソースを作成または変更するためのテキストエディター

があります。このテキストエディターで Verilog、 VHDL、 XDC、および Tcl ファイルを開くと、キーワードとコン

ストラクトが色分け表示されます。カスタマイズ可能な統合テキストエディターであり、構文のハイライト、オン

ザフライチェック、エラーおよび警告に対するヘルプ、コードの折りたたみ、コード補完、およびファイル比較が

サポートされています。テキストエディターに関しては、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』

(UG893) [参照 6] のこのセクションを参照してください。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug897-vivado-sysgen-user.pdf;a=xIPCatalogCompilation





同時に複数のファイルを開くことができ、各ファイルのタブをクリックして表示されるファイルを切り替えること

ができます。 Vivado IDE では、ファイルを変更して保存する必要がある場合、そのファイルのタブのファイル名に

アスタリスク (*) が表示されます。ファイルを保存するには、次のいずれかを実行します。

• [File] → [Text Editor] → [Save File] をクリックします。

• Vivado IDE テキストエディターで右クリックし [Save File] をクリックします。

• Vivado IDE テキストエディターで [Save File] ツールバーボタンをクリックします。

注記: ファイルを閉じるときに保存していない変更がある場合は、それを保存するかどうかを確認するダイアログ

ボックスが表示されます。

ヒント : ソースファイルを別のディレクトリに保存するには、 [Save As] を使用します。

検索/置換コマンドの使用

デザインソースファイルを編集するときは、特定オブジェクトまたはオブジェクトのインスタンスを検索する必要

がある場合があります。開いているソースファイル、または選択した複数のソースファイルで文字列を検索するに

は [Find] および [Find in Files]、文字列を置換するには [Replace in Files] を使用できます。次の機能があります。

• 検索条件として、検索文字列にワイルドカード文字 (*、 ?、 #、 +) や正規表現を含めて入力できます。

• フィルターオプションを使用して、ソースファイル、制約ファイル、レポートファイルを検索できます。

HDL 言語テンプレートの使用

Vivado IDE には、 XPM (Xilinx Parameterized Macro) およびライブラリプリミティブを含め、多くの Verilog、 VHDL、

XDC 構造のテンプレートが含まれます。テンプレートを表示するには、

1. Vivado IDE テキストエディターで [Language Templates] ツールバーボタンをクリックします。

2. [Tools] → [Language Templates] をクリックします。

[Language Templates] ウィンドウが Verilog、 VHDL、 SystemVerilog、 XDC、 Debug のフォルダー別に表示されま

す。





テンプレートを選択すると、テキストエディターのポップアップメニューから [Insert Template] を使用できるように

なります。これをクリックすると、選択したテンプレートのテキストが編集するファイルのカーソルの位置に挿入

されます。 [Language Templates] ウィンドウからテキストをコピーして貼り付けることもできます。サポートされる

コマンドの詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 6] のこのセクションを参

照してください。

XPM の使用

XPM は、 RAM や ROM、クロック乗せ換え、および FIFO などの HDL フローでよく使用されるシンプルでカスタマ

イズ可能なソリューションです。 XPM は、 Vivado Design Suite に含まれる SystemVerilog HDL コードで、インストー

ルディレクトリの ./data/ip/xpm に含まれています。これらは、パラメーターを変更可能な IP として考えられ、

パラメーターのデフォルト値はデザイン要件に合わせて変更できます。

XPM には、次のようなタイプがあります。

• XPM_MEMORY – さまざまな RAM および ROM メモリ構造に使用。

• XPM_CDC – さまざまなセーフクロック乗せ換え (CDC) ロジックのインプリメンテーションに使用。

• XPM_FIFO - 同期および非同期 FIFO 構造に使用。


図 3‐14: [Language Templates] ウィンドウ


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug893-vivado-ide.pdf;a=xUsingTheLanguageTemplatesWindow




ザイリンクスパラメーター指定マクロのイネーブル

プロジェクトモードの場合、 Vivado ツールでプロジェクトに追加されたファイルが解析され、 XPM が自動的に認識

されますが、非プロジェクトモードの場合は、ソースファイルを読み込んだり、インポートしたりする前に

auto_detect_xpm コマンドを実行しておく必要があります。

XPM の使用

デザイン内の XPM 言語テンプレートはどれでも使用できます。特定の XPM に使用可能なパラメーターについては、

[Language Templates] ウィンドウのインスタンシエーションテンプレートで説明されます。

インスタンシエーションテンプレートの内容をコピーしてソースファイルに貼り付けるか、テキストエディターの

ポップアップメニューから [Insert Template] をクリックします。インスタンシエーションテンプレートのコメントは

デザインソースファイルにコピーする必要はありません。

インスタンス名およびワイヤポートはデザイン内の XPM インスタンスに合うように変更でき、パラメーター /ジェ

ネリックは言語テンプレートにコメントとして提供されているドキュメントに従って変更できます。

重要: XPM が正しく使用されるようにするには、 XPM 言語テンプレートのすべてのコードコメントを読んで、それ

に従うようにする必要があります。

図 3-15 は、 XPM_CDC インスタンスの例を示しています。

XPM の中には、 ./data/ip/xpm/<xpm>/tcl フォルダー内に Tcl ファイルで定義される制約が含まれているもの

もあります。これらの制約は合成中に適用され、処理されるその他の制約と一緒に合成ログファイルに表示されま

す。制約は、 XPM に接続されるネットにあるクロックオブジェクトによって異なります。これは、 XPM の中に、

クロックの PERIOD プロパティをクエリして、制約を設定するものがあるためです。クロックオブジェクトがない

場合は、クリティカル警告が表示されます。

重要: report_compile_order コマンドを使用する場合、 XPM の Tcl 制約ファイルは、エラボレート済み、合成済み、ま

たはインプリメント済みデザインを開かない限り表示されません。

さまざまな XPM およびそれらのパラメーター指定オプションの詳細は、『UltraScale アーキテクチャライブラリガ

イド』 (UG974) [参照 23]のこのセクション、または『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 All

Programmable SoC ライブラリガイド』 (UG953) [参照 24] を参照してください。


図 3‐15: XPM_CDC の例


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug974-vivado-ultrascale-libraries.pdf;a=xXPMacros




ソースファイルへのクロスプローブ

Vivado IDE では、次のウィンドウから RTL ソースファイルへクロスプローブできます。

• [Schematic] ウィンドウ (エラボレート済み RTL、合成、またはインプリメンテーション)

• [Netlist] ウィンドウ (合成またはインプリメンテーション後)

• [Device] ウィンドウ (インプリメンテーション後)

クロスプローブするには、これらのウィンドウでセルを右クリックし、 [Go To Definition] または [Go To Source] をク

リックします。 RTL ソースが開き、そのインスタンスの行がハイライトされます。

ソースファイルにクロスプローブする Tcl コマンド

FILE_NAME および LINE_NUMBER プロパティを使用すると、セルが RTL ソースのどこにあるかに関する情報を取

得できます。この後、テキストエディターで RTL ソースを開いて、該当する行番号の行を確認します。次は、関連

する Tcl コマンドです。

• Tcl コマンド : get_cells

注記:デフォルトでは、 Tcl コマンドの get_cells を使用すると、 Tcl コンソールおよびログファイルに初の 500

個の結果が表示されますが、それを超えると結果は割愛されます。デフォルト設定の変更方法については、『Vivado

Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 4] のこのセクションを参照してください。

• Tcl コマンドの例: 次の例では、 Tcl コマンドの get_cells を使用して、セルの特定インスタンスを取得し、そ

のセルオブジェクトのプロパティを検索して、該当するファイルと行をレポートしています。

set cellName dac_spi_i0

set fileName [get_property FILE_NAME [get_cells $cellName]]

set lineNum [get_property LINE_NUMBER [get_cells $cellName]]

puts “Cell: $cellName is instanced in file: $fileName \

at line number $lineNum”

その他のテキストエディターの使用

Vivado IDE では、次を実行すると別のテキストエディターを使用することもできます。


図 3‐16: エラボレートされたネットリストの RTL ソースへのクロスプローブ


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=HandlingListsOfObjects




1. [Tools] → [Settings] をクリックします。

2. [Settings] ダイアログボックスの [Text Editor] ページ () の [Current Editor] ドロップダウンリストから別のエディ

ターを選択します。

リストからテキストエディターを選択すると、実行ファイル名が表示されます。この実行ファイルへのパスは、

ユーザーのパスに含まれている必要があります。ユーザー環境にパスを追加する方法については、 Windows ま

たは Linux の資料を参照してください。

ご希望のテキストエディターがリストされていない場合は、 [Custom Editor] を選択します。 [Custom Editor

Definition] ダイアログボックスにそのテキストエディターを実行する実行ファイルの名前またはディレクトリ

とコマンドライン構文を入力します。

ヒント : 別のテキストエディターを使用する場合は、クロスプローブは同じようには動作しません。ファイルは外部

エディターで開きますが、自動的にその行がハイライト表示されることはありません。

シミュレーションソースの操作

Vivado IDE では、 RTL プロジェクトのビヘイビアーシミュレーション用に、シミュレーションソースを追加できま

す。シミュレーションソースファイルには、シミュレーションのスティミュラスとして使用する HDL ベースのテ


図 3‐17: [Settings] ダイアログボックス: [Text Editor] ページ





ストベンチファイルが含まれます。シミュレーションソースは、 Vivado シミュレータでのビヘイビアーシミュレー

ションに使用されます。

シミュレーションソースファイルはシミュレーションファイルセットに格納され、 [Sources] ウィンドウにフォル

ダーとして表示されます。リモートのものを参照するか、ローカルプロジェクトディレクトリに保存されているも

のを使用できます。シミュレーションセットを使用すると、シミュレーション設定ごとに異なるソースを定義でき

ます。たとえば、 1 つのシミュレーションソースに 1 つのテストベンチを使用してビヘイビアーシミュレーション

用のスティミュラスを含め、別のシミュレーションソースには別のテストベンチを使用できます。シミュレーショ

ンソースをプロジェクトに追加する際、ファイルを追加するシミュレーションソースセットを指定できます。

注記:詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 10]のこのセクション


シミュレーションソースファイルの追加と作成


注記: または、 [Sources] ウィンドウで右クリックするか、または Flow Navigator から [Add Sources] をクリックし

ます。

2. Add Sources ウィザードで [Add or create simulation sources] をオンにし、 [Next] をクリックします。

° [Add or Create Simulation Sources] ページで次のオプションを選択して [Finish] をクリックします。

° [Specify Simulation Set]: テストベンチファイルを含めるシミュレーションセットの名前およびディレクトリ

を入力します。ドロップダウンリストから [Create Simulation Set] を選択すると、新規シミュレーション

セットを定義できます。

° [Add Files]: + 記号をクリックしてドロップダウンメニューから [Add Files] を選択して、ファイルブラウ

ザーを開き、プロジェクトに追加するシミュレーションソースファイルを選択します。


図 3‐18: Add Sources ウィザード : [Add or Create Simulation Sources] ページ


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug900-vivado-logic-simulation.pdf;a=AddingOrCreatingSimulationSourceFiles






° [Create File]: シミュレーションソースファイルを作成する [Create Source File] ダイアログボックスが開きま

す。

° [Delete]: 選択したソースファイルを削除します。

° [Move Up]/[Move Down]: ファイルをリストの上または下方向に移動します。

° [Library]: ファイルまたはディレクトリのライブラリを指定します。定義済みのライブラリ名から選択する

か、新規ライブラリ名を入力します。




° [Scan and add RTL include files into project]: RTL ファイルをスキャンし、参照されたインクルードファイルを

追加します。

° [Copy sources into project]: ソースファイルをプロジェクトディレクトリにコピーします。プロジェクトでは

ローカルにコピーされたバージョンが使用されます。

注記: [Add Directories] ボタンをクリックしてソースファイルのディレクトリを追加した場合は、ファイル

がローカルのプロジェクトにコピーされる際にディレクトリ構造もそのまま保持されます。詳細は、「リ

モートソースの参照またはプロジェクトディレクトリへのソースのコピー」を参照してください。



° [Include all design sources for simulation]: sources_1 ファイルセットからのデザインソースファイルをすべ

てシミュレーションファイルセットにコピーします。

制約の操作

Vivado IDE では、 Xilinx® Design Constraint (XDC) および Synopsys Design Constraint (SDC) ファイル形式がサポートさ

れます。 SDC 形式ではタイミング制約、 XDC 形式ではタイミング制約および物理制約の両方が指定されます。制約

には、配置、タイミング、および I/O に関する指示があります。制約は、 RTL 解析、合成、インプリメンテーション

を含めたデザインフローのさまざまな段階中に作成できます。制約ファイル、制約セット、制約のタイプについて

は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 7] を参照してください。

Vivado Design Suite を使用すると、プロジェクトで制約を柔軟に定義および作成できます。 1 つの XDC ファイルを使

用してデザインで使用されるすべての制約を追加および管理するか、または制約を複数の XDC ファイルに分類して

管理できます。複数の制約セットを作成して、さまざまな制約を試したり、複数のバージョンの制約を保存したり

することも可能です。各制約セットには、 1 つまたはそれ以上の制約ファイルを含めることができます。

また、 Vivado Design Suite では、 Tcl スクリプトで制約を定義することも可能です。スクリプトは Tcl シェルまたは

Tcl コンソールで実行するか、デザインの制約セットに追加できます。 Tcl スクリプトで制約を定義すると、制約適

用範囲指定や定義に、標準 Tcl コマンドを使用できます。ただし、この方法だと、デザイン制約への変更を元の Tcl

スクリプトに保存することができないなど、制限されてしまうこともあります。

注記: Tcl スクリプトの使用については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 7] のこのセ



https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug903-vivado-using-constraints.pdf;a=xAboutXDCConstraints

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug903-vivado-using-constraints.pdf;a=xAboutXDCConstraints




複数のデザインで 1 つの制約セットを参照できます。ただし、この場合は変更の管理に注意を払う必要があります。

複数のデザインが開いていて、保存されていない変更がある場合、どの制約ファイルを保存するかを選択するダイ

アログボックスが表示されます。

注意: 制約ファイルを保存する際は、保存していないデザインの保存していない制約定義を上書きしないように注意


インプリメント済みデザインには、インプリメンテーション run の実行中に使用された制約セットのスナップショッ

トが元の制約ファイル行への参照と共に保存されます。インプリメント済みデザインを開く際、インプリメンテー

ション run から読み込まれた制約セットがプロジェクトの制約セットからのインプリメンテーション制約よりも古い

場合があります。この場合、メモリ内の制約を追加または編集した後に、インプリメント済み run からデザインを保

存すると、プロジェクトファイルの新しい制約の方が消されてしまう可能性があります。通常は Vivado IDE でこれ

らのリビジョンが管理され、随時適切な処置をとるようメッセージが表示されますが、メモリ内の制約とインプリ

メンテーション run に関連付けられた制約セットの制約ファイル間に競合がある可能性もあるので、注意してくださ

い。

Vivado IDE では、次のウィンドウを使用して制約を作成および変更できます。

• [Timing Constraints] ウィンドウ : プロジェクトの XDC ファイルタイミング制約がすべて表で表示されます。既

存の制約はインタラクティブに編集して、ソースファイルに保存し戻すことができるほか、新規に制約を作成

することもできます。

• [Device Constraints] ウィンドウ : 表示されたバンクでさまざまな SelectIO™ インターフェイスを設定できます。

• [Physical Constraints] ウィンドウ : Pblock を作成および管理できます。

ヒント : 合成済みデザインで [Tools] → [Timing] → [Constraints Wizard] をクリックすると、ザイリンクスの推奨する設

計手法に基づいた上位 XDC ファイルが作成されます。ウィザードに従って、クロックを指定し、入力および出力

制約を設定し、クロック乗せ換えのクロックグループに制約を付けます。

ビデオ: タイミング制約ウィザードの概要については、 Vivado Design Suite QuickTake ビデオ: タイミング制約ウィ

ザードの使用を参照してください。

制約ファイルの追加と作成


注記: または、 Flow Navigator で [Add Sources] をクリックするか、 [Sources] ウィンドウを右クリックし、 [Add


2. Add Sources ウィザードで [Add or create constraints] をオンにし、 [Next] をクリックします。

3. [Add or Create Constraints] ページで次のオプションを選択して [Finish] をクリックします。


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/using-vivado-timing-constraint-wizard.html





° [Specify constraint set]: 制約ファイルを追加する制約セットを選択します。デフォルトでは現在アクティブな

制約セットが選択されていますが、別の制約セットを指定したり、ドロップダウンリストを使用して新し

い制約セットを作成することもできます。

° [Add Files]: プロジェクトに追加する XDC、 SDC、または Tcl スクリプトファイルを指定します。


° [Remove]: 制約ファイルリストから選択したファイルが削除されます。

° [Move Up]/[Move Down]: 制約ファイルをリストの上下方向に移動します。 XDC、 SDC、または Tcl ファイル

には、タイミングおよび物理制約を設定しするコマンドが含まれており、実行順序が決まっています。制

約セットにある複数のファイルは、リストの初にあるものから順番に読み出され、処理されます。

重要: 制約は、制約セットにリストされている順序で読み出されます。同じ制約が 1 つの制約ファイルで複数回定義

されている場合、または複数のファイルで定義されている場合、その制約の終定義が優先されます。



ターゲット XDC ファイルの設定

デザインを変更すると、制約が定義されている XDC ファイルにその変更が反映されます。新しく作成した制約は、

その制約を保存するときに、ターゲット XDC ファイルとして指定されている XDC ファイルに書き込まれます。デ

フォルトでは、新しい制約セットにはターゲット XDC ファイルはありません。新しく制約を作成する場合は、制約

を保存する際にターゲット XDC ファイルを設定する必要があります。

ヒント : 既存の制約を修正した場合は、ターゲット XDC ではなく、元の XDC ファイルに書き込まれます。

制約を保存する必要がある場合は、 [Save Constraints] ツールバーボタンが使用可能になります。 [Save

Constraints] ツールバーボタンをクリックすると、 [Save Constraints File] ダイアログボックスが表示され、アクティ

ブな制約セット内の既存の XDC ファイルを選択するか、新規ファイルを作成してアクティブ制約セットに追加でき

ます。


図 3‐19: Add Sources ウィザード : [Add or Create Constraints] ページ





XDC ファイルがターゲットとして設定されると、 [Sources] ウィンドウのファイル名の横に「(target)」と表示されま

す。ターゲット XDC ファイルは、 [Souces] ウィンドウを右クリックして [Set as Target Constraint File] をクリックして

いつでも変更できます。

元の XDC ファイルの参照またはファイルのコピー

ほかのソースファイルと同様、 XDC ファイルもリモートにあるものを参照するか、ローカルのプロジェクトにコ

ピーできます。プロジェクトがリモートファイルを参照している場合、参照されているソースファイルへの変更を

Vivado IDE が自動的に検出し、新のファイルをデザインに読み込むようメッセージが表示されます。

プロジェクトに制約をコピーするには、次のいずれかを実行します。

• [Add Sources] コマンドで制約ファイルをプロジェクトに追加する際に [Copy constraints into project] をオンにする

と、制約ファイルがプロジェクトディレクトリにコピーされます。

• 制約ファイルを初リモートソースとして追加し、後でプロジェクトディレクトリにコピーする場合は、

[Sources] ウィンドウでファイルを右クリックして [Copy File into Project] をクリックしてソースファイルを個別

にコピーするか、または [Copy All Files Into Project] をクリックしてすべてのリモートソースファイルをコピー

します。

注記:詳細は、「リモートソースの参照またはプロジェクトディレクトリへのソースのコピー」を参照してくださ

い。


図 3‐20: [Save Target Constraints File] ダイアログボックス


図 3‐21: [Sources] ウィンドウのターゲット XDC ファイル





制約セットの使用

制約セットは、それぞれ個別に管理される 1 つまたは複数の制約ファイルで構成され、解析およびインプリメン

テーション用に連結されてインメモリデザインに適用されます。制約セットでは、デザインプロセスのある時点ま

たは特定の条件下で使用される制約ファイルが定義されます。複数の制約セットを定義することにより、フロアプ

ランやタイミングの問題を解決するために異なる制約を試すことができます。

XDC ファイルは、合成とインプリメンテーションのいずれか、または両方で使用されます。デフォルトでは、制約

ファイルの USED_IN プロパティで定義されているように、すべての XDC ファイルが合成およびインプリメンテー

ションの両方で使用されるように設定されます。USED_IN プロパティを変更するには、 [Sources] ウィンドウで XDC

ファイルを選択し、 [Source File Properties] ウィンドウの [General] ビューで該当するチェックボックスをクリックし

て、オン/オフを切り替えます。 USED_IN プロパティの詳細は、『Vivado Design Suite プロパティリファレンスガイ

ド』 (UG912) [参照 14] を参照してください。

制約セットの作成と編集

1. [Sources] ウィンドウで右クリックし、 [Edit Constraint Sets] をクリックします。

2. [Edit Constraint Set] ダイアログボックスで次のいずれかを実行します。

° 制約セットを編集する場合は、 [Specify Constraint Set] フィールドの隣のドロップダウンリストをクリック

し、制約セットを選択します。

° 制約セットを作成する場合は、 [Specify Constraint Set] フィールドの隣のドロップダウンリストをクリック

し、 [Create Constraint Set] を選択します。 [Create Constraint Set Name] ダイアログボックスで制約セットの名

前を入力し、 [OK] をクリックします。


図 3‐22: XDC ファイルの USED_IN プロパティ


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug912-vivado-properties.pdf;a=UsedIn




3. [Edit Constraint Set] ダイアログボックスで次のオプションを設定し、 [OK] をクリックします。

° [Add Files]: 制約セットに追加する XDC または SDC ファイルを指定します。

° [Create File]: 制約セットに追加する新しい XDC ファイルの名前とディレクトリを指定します。

° [Remove]: 制約ファイルリストから選択したファイルが削除されます。

注記: [OK] ボタンを使用すると、まだ制約セットに追加されていないファイルのみを削除できます。既に

制約セットに追加されたファイルを削除するには、 [Sources] ウィンドウでファイルを右クリックし、

[Remove File from Project] をクリックします。

° [Move up]/[Move down]: XDC および SDC ファイルをリストの上下方向に移動します。 XDC および SDC

ファイルには、タイミングおよび物理制約を設定し、記述順序に依存するコマンドが含まれます。制約

セットに複数の制約ファイルが含まれる場合、 [Sources] ウィンドウに表示される順序でファイルが処理さ

れます。初にリストされているファイルが初に処理されます。複数の制約ファイルに同じ制約が含ま

れている場合、後に処理されたファイルの制約定義が使用されます。



アクティブ制約セットの定義

複数の制約セットが存在する場合、アクティブ制約セットを指定する必要があります。デフォルトでは、合成また

はインプリメンテーション run を開始したとき、またはエラボレート済み、合成済み、またはインプリメンテーショ

ン済みデザインを開いたときに、アクティブな制約セットが使用されます。

制約セットをアクティブに設定するには、 [Sources] ウィンドウで制約セットを右クリックし、 [Make active] をクリッ

クします。 [Sources] ウィンドウのアクティブ制約セットの横に太字で「(active)」と表示されます。


図 3‐23: [Create Constraint Set Name] ダイアログボックス


図 3‐24: アクティブ制約セット





[Save Constraints As] コマンドを使用した制約セットの作成

デザインフローの任意時に、 [Save Constraints As] コマンドを使用してアクティブな制約セットをコピーすることも

できます。制約ファイルに変更を加えたり、別の制約を使用してみるには、そうした変更を新しい制約セットとし

て保存すると便利です。

[File] → [Constraints] → [Save As] をクリックし、 [Save Design As] ダイアログボックスを開き、すべての制約を保存す

る新しい制約セット名を入力します。

[Save Constraints As] コマンドを使用すると、次の処理が実行されます。

• 新しい制約セットが作成されます。

• アクティブ制約ファイルがローカルプロジェクトディレクトリの新しい制約セットにコピーされます。

• 制約への変更はコピーされた制約ファイルに記述され、元の XDC ファイルは変更されません。

• [Save Design As] ダイアログボックスには、新しい制約セットをアクティブにするオプションがあります。

制約のエクスポート

Vivado IDE で制約ファイルを作成し、スクリプトデザインフローで使用したほうがよいケースもあります。インメ

モリデザインに適用されているすべての制約を 1 つのファイルにエクスポートするには、[File] → [Export] → [Export

Constraints] をクリックします。

I/O ポートおよびバンクの I/O 規格制約 (ユーザー指定値および Vivado IDE で自動的に割り当てられたデフォルト値

の両方) を XDC ファイルにエクスポートするには、 [File] → [Export] → [Export I/O Ports] をクリックし、 XDC ファイ

ルを生成します。

制約ファイルのイネーブル/ディスエーブル

制約ファイルを追加または作成すると、 [Sources] ウィンドウでデフォルトでイネーブルになります。制約ファイル

をディスエーブルにすると、エラボレーション、合成、またはインプリメンテーションで使用されないようにでき

ます。

• 制約ファイルをディスエーブルにするには、 [Sources] ウィンドウでファイルを右クリックし、 [Disable File] をク


• ソースファイルをイネーブルにするには、 [Sources] ウィンドウでファイルを右クリックし、 [Enable File] をク



図 3‐25: [Save Constraints As] ダイアログボックス





制約評価順の変更

関連する制約セット内ではユーザー制約の順序を変更できます。順序を変更するには、 [Sources] ウィンドウで XDC

ファイルをドラッグアンドドロップします。

Vivado IDE で処理されるすべての XDC ファイルの順序を取得するには、 Tcl コンソールに

report_compile_order -constraints コマンドを入力します。これにより、ユーザー制約および IP を含むデ

ザインのすべての制約がリストされます。

注記:制約の順序を変更する方法については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 7] を


非プロジェクトモードでのソースの操作

非プロジェクトモードの場合、ソースファイルが自動的に管理されるプロジェクトモードと異なり、ソースファ

イルはユーザーが管理する必要があります。 Tcl コマンドを使用すると、ネットリスト、ビットストリーム、レポー

トファイルなど、処理するファイルおよび生成する出力ファイルを指定できます。「プロジェクトモードと非プロ

ジェクトモードのコマンド」は、よく使用されるプロジェクトモードのコマンドとそれに対する非プロジェクト

モードのコマンドをリストしています。デザインフローのプロジェクトモードおよび非プロジェクトモードの詳細

は、『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892) [参照 1]のこのセクションを参照してくだ

さい。 Tcl コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 4] を参照してく

ださい。

注記:非プロジェクトモードの場合、ファイルは Tcl スクリプトの read_* コマンドのリスト順にコンパイルされま

す。

注記:現在のインストールで新しいパーツを選択するには、現在のプロジェクトを閉じて、現在のインストールを

アップグレードしてパーツを追加してください。

表 3‐1: プロジェクトモードと非プロジェクトモードのコマンド

動作プロジェクトモードのコマンド非プロジェクトモードのコマンド

デザインソースの読み込み add_files

import_files

read_<file_type>

(例: read_verilog、 read_vhdl、

read_xdc、 read_edif、 read_ip)

注記:非プロジェクトモードの場合、

read_edif コマンドを使用すると NGC ファイルをインポートできます。

合成の実行 launch_runs synth_1 synth_design

インプリメンテーションの

実行

launch_runs impl_1 opt_design

place_design

phys_opt_design

route_design

launch_runs impl_1 -to_step

write_bitstream

write_bitstream <file_name>






レポートの生成 report_timing

report_timing_summary

report_drc

report_methodology

report_clock_interaction

report_utlization

report_route_status

注記:プロジェクトモードでは、多くのレ

ポートが自動的に生成されます。すべての

レポートをリストするには、 help report_* と入力します。

プロジェクトモードと同じ

シミュレーションの実行 launch_xsim xsim

注記: このコマンドは、 Vivado IDE 外で Vivado シミュレーションを起動します。

デザインチェックポイントの

書き出し

write_checkpoint

<file_name>.dcp

注記:プロジェクトモードの場合、 DCP ファ

イルはインプリメンテーションの段階ごと

に自動的に作成されます。

プロジェクトモードと同じ

表 3‐1: プロジェクトモードと非プロジェクトモードのコマンド (続き)

動作プロジェクトモードのコマンド非プロジェクトモードのコマンド





次は、さまざまなソースファイルを読み込む非プロジェクトモードのスクリプト例です。

# create_bft_batch.tcl# bft sample design # A Vivado script that demonstrates a very simple RTL-to-bitstream batch flow## NOTE: typical usage would be "vivado -mode tcl -source create_bft_batch.tcl" ## STEP#0: define output directory area.#set outputDir ./Tutorial_Created_Data/bft_output file mkdir $outputDir## STEP#1: setup design sources and constraints#read_vhdl -library bftLib [ glob ./Sources/hdl/bftLib/*.vhdl ] read_vhdl ./Sources/hdl/bft.vhdlread_verilog [ glob ./Sources/hdl/*.v ]read_xdc ./Sources/bft_full.xdc## STEP#2: run synthesis, report utilization and timing estimates, write checkpoint design#synth_design -top bft -part xc7k70tfbg484-2 -flatten rebuilt write_checkpoint -force $outputDir/post_synthreport_timing_summary -file $outputDir/post_synth_timing_summary.rptreport_power -file $outputDir/post_synth_power.rpt## STEP#3: run placement and logic optimzation, check against the UltraFast methodology checks, report utilization and timing estimates, write checkpoint design#opt_designreport_methodology -file $outputDir/post_opt_methodology.rptplace_designphys_opt_designwrite_checkpoint -force $outputDir/post_placereport_timing_summary -file $outputDir/post_place_timing_summary.rpt## STEP#4: run router, report actual utilization and timing, write checkpoint design, run drc, write verilog and xdc out#route_designwrite_checkpoint -force $outputDir/post_routereport_timing_summary -file $outputDir/post_route_timing_summary.rptreport_timing -sort_by group -max_paths 100 -path_type summary -file $outputDir/post_route_timing.rptreport_clock_utilization -file $outputDir/clock_util.rptreport_utilization -file $outputDir/post_route_util.rptreport_power -file $outputDir/post_route_power.rptreport_drc -file $outputDir/post_imp_drc.rptwrite_verilog -force $outputDir/bft_impl_netlist.vwrite_xdc -no_fixed_only -force $outputDir/bft_impl.xdc## STEP#5: generate a bitstream# write_bitstream -force $outputDir/bft.bit




第 4章

RTL デザインのエラボレーション

概要

Vivado® Design Suite では、デザインが 3 つの方法 (エラボレートされた RTL デザイン、合成後のデザイン、配置配線

後のデザイン) で表示できます。

上位デザインの RTL エラボレーションでは、 RTL リントチェックの実行、高度な適化の実行、 RTL へのロジッ

クの自動推論、デザインデータ構造の構築が実行されるほか、オプションでデザイン制約が適用されます。デフォ

ルトのアウトオブコンテキストデザインフローでは、 IP コア、ブロックデザイン、 DSP モジュール、または階層

ブロックを含む、合成済みのデザインチェックポイント (DCP) をエラボレートされたデザインに含めることもでき

ます。

ヒント : エラボレートされたデザインにアウトオブコンテキスト (OOC) モジュールを含めると、 Vivavo ツールでは

新ではないモジュールすべてが合成されるので、エラボレーションプロセスに時間がかる可能性があります。こ

の機能は [Settings] ダイアログボックスの [Elaboration] タブでオン/オフの切り替えができます。詳細は、「エラボ

レーション設定」を参照してください。

Vivado Design Suite には、 RTL デザインの解析機能が多く含まれます。たとえば、次のような機能があります。

• [Schematic] および [Hierarchy] ウィンドウを使用したデザイン詳細の視覚化

• ウィンドウ間のクロスプローブ

• デザインルールチェック (DRC) の実行

• メッセージのチェック

• [Find] コマンドを使用した生成された RTL ネットリストの検索

• RTL レベルでの制約の作成および適用

注記: この段階ではタイミング解析は実行できません。

プロジェクトモードでのデザインのエラボレーション

プロジェクトでイネーブルになっている RTL ソースファイルは、合成中に自動的にエラボレートされます。ソース

ファイルは、制約の適用および RTL ネットリスト確認のために手動でエラボレートすることもできます。エラボ

レーションおよびコンパイルに関するメッセージは、 [Messages] ウィンドウに表示されます。エラボレーションに使

用される HDL 言語は、 [Project Settings] ダイアログボックスの [General] ページで選択できます。詳細は、第 2 章の

「[General] ページ」を参照してください。




第 4 章:RTL デザインのエラボレーション

エラボレーション結果は、デザインと一緒には保存されません。エラボレートされたデザインを開くたびに、エラ

ボレーションが再実行されます。ただし、エラボレートされたデザインで作成された制約は保存できます。

デザインソースファイルをプロジェクトにインポートしたら、次のいずれかのコマンドを使用してデザインをエラ

ボレートして開きます。

• [Flow] → [Open Elaborated Design] をクリックします。

• Flow Navigator の [RTL Analysis] セクションで [Open Elaborated Design] をクリックすると、エラボレート済み

ネットリスト、アクティブな制約セットおよびターゲットデバイスがメモリに読み込まれます。

エラボレートするデザイン名を指定するには、次のいずれかの方法を使用します。

• [Flow] → [New Elaborated Design] をクリックします。

• Flow Navigator の [RTL Analysis] 右クリックメニューから [New Elaborated Design] をクリックします。

デザインソースにアウトオブコンテキストモジュール、 IP コア、ブロックデザイン、 DSP モジュールがある場合

は、メッセージがエラボレートされたデザインを開いたときに表示される可能性があります。このメッセージは、

[Elaboration Settings] ダイアログボックスの [Link IP from OOC runs] および [Load constraints] オプションを選択してい

る場合、エラボレートされたデザインを開くのに時間がかかる可能性があることを示しています。エラボレーショ

ンをスピードアップさせるには、これらオプションをオフにしてください。詳細は、「エラボレーション設定」を参


エラボレートされたデザインを開くと、 RTL ソースファイルがチェックおよびコンパイルされ、上位回路図が生

成され、デフォルトのビューレイアウトでデザインが表示されます。


図 4‐1: エラボレートされたデザインに関するメッセージ





ほとんどの場合、 Vivado IDE で自動的に上位モジュールが検出されます。候補が複数ある場合は、その中から選

ぶように、メッセージが表示されます。上位モジュールは、 [Sources] ウィンドウで右クリックし [Set as Top] コマ

ンドを使用して手動で定義することもできます。

注記: [Sources] ウィンドウの [Hierarchy] タブでは、上位モジュールがアイコンで表示されます。

プロジェクトモードでのデザインエラボレーションに使用する Tcl コマンド


• Tcl コマンド : synth_design -rtl -name <project_name>

• Tcl コマンドの例: synth_design -rtl -name rtl_1

エラボレーションメッセージの表示

[Messages] ウィンドウにコンパイル結果が表示され、 RTL ソースファイルに問題がある場合は [Elaborated Design] セ

クションの下に表示されます。

[Messages] ウィンドウでフィルター機能を利用して、 RTL エラボレーションの結果からメッセージをタイプ別に表示

できます。 [Messages] ウィンドウの上部にあるチェックボックスのオン/オフを切り替え、エラー、クリティカル警

告、警告、情報メッセージを表示/非表示にします。

[Messages] ウィンドウでエラーまたは警告メッセージを選択すると、該当する RTL ソースファイルが Vivado IDE テ

キストエディターに読み込まれ、問題のソースコードがハイライトされます。


図 4‐2: [Schematic] ウィンドウのエラボレートされたデザイン





RTL ロジック階層の解析

Vivado IDE には、デザインのロジック階層を表示する複数のビューがあります。

• [Netlist View]: RTL 階層およびプリミティブの展開可能なロジックツリーが表示されます。

• [Hierarchy View]: ロジック階層がグラフィカルに表示されます。

• [Schematic View]: 展開可能な回路図表記でロジックおよび階層が表示されます。

デフォルトでは Flow Navigator で [Open Elaborated Design] をクリックしてデザインをエラボレートすると、 [RTL

Schematic] ウィンドウにデザイン全体が表示されます。 1 つのウィンドウで選択したオブジェクトはほかのウィンド

ウでも選択され、ロジックデザインを解析しやすくなっています。詳細は、『Vivado Design Suite ユーザーガイド :

Vivado IDE の使用』 (UG893) [参照 6] を参照してください。

エラボレートされたデザイン回路図の解析

[RTL Netlist] ウィンドウで任意のロジック階層を選択し、 [RTL Schematic] ウィンドウで表示できます。選択したロ

ジックの [RTL Schematic] ウィンドウを開くには、次のいずれかを実行します。

• [Tools] → [Schematic] をクリックします。

• [Netlist] ウィンドウで右クリックし [Schematic] をクリックします。

RTL 回路図の移動、拡張、確認に関しては『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参

照 6] のこのセクションを参照してください。

また、 [Find] コマンドのさまざまなフィルター機能を使用し、エラボレートされたデザインでロジックオブジェク

トを検索できます。詳細は『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 6] のこのセク

ションを参照してください。

[Hierarchy] ウィンドウ

Vivado IDE には、デザインの階層を表示するのに便利な [Hierarchy] ウィンドウが含まれます。選択したロジックの

[Hierarchy] ウィンドウを開くには、次のいずれかを実行します。

• [Tools] → [Show Hierarchy] をクリックします。


図 4‐3: エラボレートされたデザインのメッセージ


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug893-vivado-ide.pdf;a=UsingTheSchematicWindow

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug893-vivado-ide.pdf;a=FindingDesignOrDeviceObjects

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug893-vivado-ide.pdf;a=FindingDesignOrDeviceObjects




• [Netlist] または [Schematic] ウィンドウで右クリックし [Show Hierarchy] をクリックします。

これらのウィンドウでは、クロスプローブがサポートされています。 [Netlist] または [Schematic] ウィンドウでロジッ

クを選択すると、それが [Hierarchy] ウィンドウでハイライトされます。

RTL ソースファイルの解析

[Netlist] または [Schematic] ウィンドウでロジックエレメントを選択し、インスタンシエートされている RTL ソース

ファイルでそのオブジェクトのインスタンシエーションを開くことができるほか、 RTL ファイルのロジックの定義

を開くことができます。

選択したロジックのインスタンシエーションまたは定義を RTL ソースファイルで開くには、オブジェクトを右ク

リックして [Go To Source] または [Go To Definition] をクリックします。ソースファイルが開き、該当するインスタン

スがハイライトされます。

設計手法チェックの実行

Vivado Design Suite で [Report Methodology] コマンドを使用すると、『UltraFast™ 設計手法ガイド (Vivado Design Suite

用)』に基づいた自動化された設計手法チェックが実行されます。

設計手法レポートは、開いているエラボレート済み、合成済み、またはインプリメント済みのデザインに対して生

成できます。エラボレート済みのデザインの場合、設計手法レポートでは XDC と RTL ファイルがチェックされま

す。 Tcl コマンドを使用した設計手法チェックの実行に関する詳細は、『Vivado Design Suite Tcl コマンドリファレン

スガイド』 (UG835) [参照 4] のこのセクションを参照してください。

推奨: 設計手法チェックを実行すると、合成前のエラボレーション段階で早期にデザインの問題を発見できるので、

設計全体の時間を節約できます。デザインでこれらのチェックを実行して、問題を解決しておくことをお勧めしま

す。

[Report Methodology] の実行

1. Flow Navigator の [RTL Analysis] の下の [Open Elaborated Design] をクリックします。

2. デザインがエラボレートされたら Flow Navigator の [RTL Analysis] の下の [Report Methodology] をクリックしま

す。または、 [Report] → [Report Methodology] をクリックします。

注記: または、 Tcl コンソールに report_methodology -name <results_name> と入力します。

3. [Report Methodology] ダイアログボックスで次のオプションを設定し、 [OK] をクリックします。

° [Results name]: DRC 結果の名前を指定します。ここで指定した名前が [Methodology] ウィンドウのビューに

表示されます。わかりやすい名前にしておくと、デバッグ中に特定 run が識別しやすくなります。

° [Output file]:ファイルをレポートに書き出すには、 [Export to file] をオンにしてファイル名を入力します (オ

プション)。デフォルト以外のパスを選択する場合は、参照ボタンを使用してください。

° [Interactive report file]: レポートがファイルに保存されます。

° [Rules]: 実行する run を指定できます。

° [New tab]: デフォルトでは、レポートごとに新しいタブが作成されるようになっています。このオプション

をオフにするには、 [Open in a new tab] をオフにします。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xreport_methodology




設計手法レポートの解析

違反があれば、 [Methodology] ウィンドウが開きます。このウィンドウには、違反がさまざまな規則ごとに分類され

て表示されます。


図 4‐4: [Report Methodology] ダイアログボックス


図 4‐5: エラボレートされたデザインの違反を示す [Methodology] ウィンドウ





DRC のレポート

このセクションでは、 Vivado IDE でデザインルールチェック (DRC) のルールを選択して DRC 違反を解析する方法

について説明します。 Tcl コマンドを使用した DRC の実行に関する詳細は、『Vivado Design Suite Tcl コマンドリファ

レンスガイド』 (UG835) [参照 4] のこのセクションを参照してください。カスタム DRC の作成については、『Vivado

Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 3] を参照してください。

推奨: RTL DRC を実行すると、合成前のエラボレーション段階で早期にデザインの問題を発見できるので、設計全体

の時間を節約できます。

DRC ルールの選択

1. Flow Navigator の [RTL Analysis] の下の [Open Elaborated Design] をクリックします。

2. デザインがエラボレートされたら Flow Navigator の [RTL Analysis] の下の [Report DRC] をクリックします。また

は、 [Reports] → [Report DRC] をクリックします。

注記: または、 Tcl コンソールに「report_drc -name <results_name>」と入力します。

3. [Report DRC] ダイアログボックスで次のオプションを設定し、 [OK] をクリックします。

° [Results name]: DRC 結果の名前を指定します。ここで指定した名前が [DRC] ウィンドウのビューに表示さ

れます。わかりやすい名前にしておくと、デバッグ中に [DRC] ウィンドウで特定の run を識別しやすくな

ります。

° [Output file]: DRC 結果を保存する際のファイル名を入力できます (オプション)。デフォルト以外のパスを選

択する場合は、参照ボタンを使用してください。

° [Interactive Report File]: 指定したファイル名で結果がザイリンクス RPX ファイルに書き込まれます。 RPX

ファイルはインタラクティブレポートで、すべてのレポート情報が含まれ、 open_report コマンドを使

用して Vivado Design Suite のメモリに読み込み直すことができます。

° [Waivers]

- [Apply waivers]: 表示しない DRC を設定した除外設定を使用します。詳細は、『Vivado Design Suite ユー

ザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 17] のこのセクションを参照し

てください。

注記: [Display only waived violations] を使用すると、除外設定した違反のみが [Results] ウィンドウに表示

されます。

- [Ignore all waivers]: 作成した除外設定を無視します。

° [Rule Decks]: デザインで実行するルールデックを指定します。ルールデックは、一部のデザインルール

チェックをまとめたコレクションです。エラボレーション中には、デフォルトのルールデックしか使用で

きません。ルールデックは、合成やインプリメンテーションの後など、 FPGA デザインフローのさまざま

な段階で使用できます。

- [default]: ザイリンクスの推奨するチェックのデフォルトセットを実行します。

- [opt_checks]: ロジック適化に関するチェックを実行します。

- [placer_checks]: 配置に関するチェックを実行します。

- [router_checks]: 配線に関するチェックを実行します。

- [bitstream_checks]: ビットストリーム生成に関するチェックを実行します。

- [timing_checks]:タイミング制約に関するチェックを実行します。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xreport_drc

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug906-vivado-design-analysis.pdf;a=xGeneratingAndWaivingDesignChecks




注記: timing_checks ルールデックはエラボレートされたデザインではサポートされません。

- [incr_eco_checks]: インクリメンタル ECO (Engineering Change Order) デザインの変更が有効かどうかが

チェックされます。

- [eco_checks]: ECO (Engineering Change Order) デザインの変更が有効かどうかが確認されます。

注記: エラボレート済みデザインには、デフォルトのルールデックしか使用できません。

° [Rules]: ルールデックを指定したら、必要に応じて実行するルールを変更します。

DRC 違反の解析

DRC で違反が検出された場合、 [DRC] ウィンドウが表示されます。 [DRC] ウィンドウには、検出されたルール違反

が [Run DRC] ダイアログボックスで定義された違反カテゴリ別に表示されます。


図 4‐6: [Report DRC] ダイアログボックス





ルール違反はその重要度によって分類されており、次のように色分け表示されます。

• [Advisory]: デザインプロセスに関する一般的なステータスおよびフィードバックを示します。

• [Warning]: 制約または仕様が意図したとおりに適用されていないために、適なデザイン結果にならない可能性

を示します。

• [Critical warning]: ユーザー入力または制約に適用されないものがあったり、適切な方法に従っていないものがあ

ることを示します。これらの問題は見直して変更することをお勧めします。

注記: クリティカル警告は、ビットストリーム生成時にはエラーになります。

• [Error]: デザイン結果が使用できない状態になり、ユーザーが対処しないと回避されない問題を示します。デザ

インフローは停止します。

ヒント : 1 つのメッセージタイプのみを表示するには、 [Messages] ウィンドウのバナーでそのメッセージタイプをダ

ブルクリックします。たとえば、 [errors] をダブルクリックすると、エラーメッセージのみを表示できます。

DRC 違反は個別にリストできるほか、ルール別に分類できます。表示を変更するには、 [Group By Rule] ツールバー

ボタンをクリックします。違反が個別にリストされる場合は、 [Severity] 列のヘッダーをクリックすると、違反

の重要度別に並べ替えることができます。列は、次のように分類できます。

• 列ヘッダーをクリックすると、昇順にデータが並べ替えられます。

• 列ヘッダーをもう一度クリックすると、降順にデータが並べ替えられます。

注記:詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 6] を参照してください。

[DRC] ウィンドウで違反メッセージをクリックすると、その違反に関連するオブジェクトが [Netlist] や [Schematic]

など、別の開いているウィンドウでも選択されます。これにより、特定の違反に関するデザインエレメントをすば

やく見つけて、確認できます。


図 4‐7: エラボレートされたデザインの DRC 違反を示す [DRC] ウィンドウ





違反プロパティは [Violation Properties] ウィンドウにデフォルトで表示されます。また、 [DRC] ウィンドウで右ク

リックし [Violation Properties] をクリックして、 [Violation Properties] ウィンドウを開くこともできます。このウィン

ドウには、 DRC ルール違反の概要 ([General] ビュー )と、違反しているデザインエレメントの詳細 ([Details] ビュー )

が表示されます。 [Details] ビューには、 DRC に違反している特定のデザインオブジェクトへのリンクがあります。

リンクをクリックすると、そのデザインオブジェクトが [Netlist] ウィンドウ、 [Device] ウィンドウ、 [Schematic] ウィ

ンドウ、およびソース RTL ファイルで選択されます。

RTL DRC を実行する Tcl コマンド


• Tcl コマンド : report_drc

• Tcl コマンドの例: report_drc -name drc_1

注記:デフォルトでは、テキストベースのレポートが出力されます。 -name オプションを使用すると、そのレポー

ト用にインタラクティブなタブを作成できます。


図 4‐8: [Violation Properties] ウィンドウ





非プロジェクトモードでのデザインのエラボレーション

非プロジェクトモードでは、 RTL のエラボレーションを実行できます。 RTL へクロスプローブし直して、 DRC を実

行することもできます。クロスプローブには、 Tcl コマンドの start_gui を使用して Vivado IDE を起動する必要が

あります。 DRC は、 Vivado IDE を起動してもしなくても、実行できます。

次は、さまざまなファイルを読み込んで、 Tcl コマンドの synth_design を -rtl オプションと共に使用して RTL

をエラボレートするスクリプトです。このスクリプトでは、 Vivado IDE も起動するので、回路図またはネットリス

トから RTL ソースにクロスプローブできます。

注記:非プロジェクトモードで Vivado IDE を起動する場合は、 Flow Navigator はありませんので、 [Tools] メニューか

Tcl コンソールを使用してタスクを実行する必要があります。

# create_bft_batch.tcl# bft sample design # A Vivado script that demonstrates a very simple RTL-to-bitstream batch flow## NOTE: typical usage would be "vivado -mode tcl -source create_bft_batch.tcl" ## STEP#0: define output directory area.#set outputDir ./Tutorial_Created_Data/bft_output file mkdir $outputDir## STEP#1: setup design sources and constraints#read_vhdl -library bftLib [ glob ./Sources/hdl/bftLib/*.vhdl ] read_vhdl ./Sources/hdl/bft.vhdlread_verilog [ glob ./Sources/hdl/*.v ]read_xdc ./Sources/bft_full.xdc## STEP #2 Elaborate the RTL and start the GUI for interaction# synth_design -top bft -part xc7k70tfbg484-2 -rtlstart_gui# Use stop_gui to quit the GUI and return back to the Vivado IDE Tcl command line




第 5章

デザインのデバッグ

概要

FPGA デザインのデバッグは複数の手順の繰り返しプロセスです。ほとんどの複雑な問題と同様、一度にデザイン

全体を処理するのではなく、 FPGA デザインのデバッグプロセスを小さく分け、小さいセクションごとに 1 つずつ

処理していくのが適な方法です。問題のなかったデザイン例とデバッグ方法をデザインフローを通して繰り返し

使用し、 1 つずつモジュールを追加していって、デザイン全体でうまく動作するかどうかその都度確認します。この

設計およびデバッグ手法は、次のデザインフロー段階のどの組み合わせででも使用できます。

• RTL レベルのデザインシミュレーション

• インシステムデバッグ

Set up Debug ウィザードまたは Tcl コマンドを使用すると、デバッグコアを作成、接続し、合成済みデザインネット

リストに挿入できます。デバッグの詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』

(UG908) [参照 20] を参照してください。

RTL レベルのデザインシミュレーション

シミュレーション検証プロセス中は、デザインを機能的にデバッグできます。 Vivado® シミュレータには、完全な

デザインシミュレーション機能が含まれます。 Vivado シミュレータを使用すると、デザインの RTL シミュレーショ

ンを実行できます。 RTL レベルシミュレーション環境でデザインをデバッグする利点には、デザイン全体を視覚化

できる点やデザインおよびデバッグサイクルをすばやく繰り返すことができる点などがあります。シミュレーショ

ンの設定および起動方法については、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参

照 10] を参照してください。

インシステムデバッグ

Vivado IDE には、インプリメンテーション後の FPGA デザインをインシステムでデバッグできるロジック解析機能

もあります。インシステムデバッグの利点は、実際のシステム環境およびシステム速度でインプリメント後のタイ

ミングの正確なデザインをデバッグできる点にあります。インシステムデバッグでは、デザインのサイズおよび複

雑さによって、シミュレーションモデルを使用した場合と比べてデバッグ信号の表示精度が落ちたり、デザイン、

インプリメンテーション、デバッグの繰り返しに時間がかかることがあります。




第 5 章:デザインのデバッグ

Vivado IDE には、デザインをデバッグする方法が複数あります。必要に応じて、これらの方法のいずれかを使用し

てデザインをデバッグできます。詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』

(UG908) [参照 20] を参照してください。




付録 A

ボードファイル

概要

ザイリンクスデバイスを使用した、または含めたシステムレベルのボードに関する情報を定義するため、ボード

ファイルでは XML フォーマットが使用されます。ボードファイルに含められる情報は、ザイリンクスデバイスと

ボードを接続しやすくし、接続を検証するために Vivado® Design Suite および Vivado IP インテグレーターで使用され

ます。この章では、ボードファイルの各セクションとその内容について説明します。

この付録の中の例では、ボードファイルの詳細を示すために、ザイリンクス Kintex®-7 KC705 評価ボードを使用し

ています。この評価ボードは、 Vivado Design Suite のインストールディレクトリの次の場所にあります。

<install_dir>/Vivado/<version>/data/boards/board_files/kc705/<board_version>

<install_dir> は Vivado Design Suite がインストールされているディレクトリを指し、 <version> はソフトウェアバー

ジョンを、 <board_version> はボードの新バージョンを指しています。

ヒント : 新しいボードファイルを作成するには、 XML エディターまたはテキストエディターを使用して、インス

トールディレクトリにある既存の Vivado Design Suite ボードファイルを変更するのが一番簡単です。

ボードファイルでは、ボードの定義に標準 XML エレメントが使用されます。ボードのエレメントを定義するため

XML タグを使用し、開きタグと閉じタグの両方を記述する必要があります。

<board></board>

次のように、エレメントの階層を定義するには、ボードファイルのエレメントに、下位エレメント、または含まれ

ているエレメントを使用できます。

<board><component><pins></pins>

</component> </board>

中に何もないエレメント、または入れ子になったエレメントがないエレメントは、閉じタグを使用せずに、別の構

文を使用して閉じることができます。こうしたエレメントには次の構文が使用されます。

<net index="17" typical_delay="6" min_delay="4" max_delay="8"/>

タグの終わりに含まれるスラッシュ (/) は、行の終わりを示します。 KC705 ボードファイルの例にも、この構文がと

きどき使用されています。




付録 A:ボードファイル

タグで定義されるボードエレメントには、次のように属性を設定することもできます。

<board name=”XYZ” version=”1.2”>

属性値は「name="KC705"」のように、引用符で囲む必要があります。

重要: XML では大文字/小文字が区別されるので、タグも属性も仕様どおりに入力してください。

XML 規格およびルールに関しては、 http://www.w3.org/XML/ などを参考にしてください。

プラットフォームボードフローの理解

Vivado Design Suite では、ザイリンクスターゲットデザインプラットフォーム (TDP) ボード、またはボードファイ

ルフォーマットで定義されたボードのリポジトリに追加済みのボードを使用して、プロジェクトを作成できます。

特定のボードを選択すると、 Vivado デザインツールの追加機能が使用できるようになり、 IP カスタマイズ機能の一

部である設計アシスタンス、 IP インテグレーターデザインを作成する機能などが利用できます。詳細は、『Vivado

Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 13] の第 10 章を


注記: FMC カードは、ボードフローでもサポートされ、ほかのボードファイルと同じ XML 構文を使用します。詳細

は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 13]


プラットフォームボードフローのエレメント

Vivado Design Suite プラットフォームボードフローで使用されるファイルには次のものがあります。

• ボードファイル: この付録で説明されているファイルで、 board.xml という名前を付ける必要があります。こ

のファイルでは、ザイリンクスデバイスをはじめとするシステムレベルのボードで使用されているコンポーネ

ントがリストされ、これらのコンポーネントでサポートされている動作モードが定義され、これらのコンポーネ

ントによりインプリメントされる信号インターフェイスがリストされ、デザインプロジェクトにこれらのイン

ターフェイスをインプリメントするために優先される IP がリストされ、ザイリンクスデバイスの物理ポートお

よびコンポーネントにインターフェイスで定義されている論理ポートがマップされます。

ザイリンクス標準ボード定義は、 Vivado Design Suite のインストールディレクトリの次の場所にあります。

<install_dir>/Vivado/<version>/data/boards/board_files

<install_dir> は Vivado Design Suite がインストールされているディレクトリを指し、 <version> はソフトウェア

バージョンを指しています。

ユーザー定義のボードファイルは、ザイリンクス標準ボード定義ファイルをカスタマイズの開始点として使用

すると作成できます。ユーザー定義またはサードパーティのボードファイルおよび関連ファイルは、 Vivado

ツールを起動するときに次のパラメーターを設定しておくと、ボードリポジトリに追加され、 Vivado Design

Suite で使用できるようになります。

set_param board.repoPaths [list “<path1>” “<path2>” “...”]





<path> には、board.xml で参照される part0_pins.xml や preset.xml など、1 つまたは複数のボードファ

イルを含むディレクトリへのパスを指定します。このパスには、それぞれにボードファイルが保存されている

サブディレクトリを含むディレクトリを指定することもできます。次に例を示します。

set_param board.repoPaths [list "C:/Data/usrBrds" "C:/Data/othrBrds"]

ヒント : Vivado Design Suite を起動した後に、 Vivado_init.tcl ファイルで board.RepoPaths パラメーターを設定す

る必要があります。 Vivado_init.tcl ファイルの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』

(UG835) [参照 4] のこのセクションを参照してください。

• ピンファイル: ボードファイルの <port_map> にある、ザイリンクスデバイスのコンポーネントピン名をデバイ

スパッケージの物理ピンロケーションにマップします。これにより、ザイリンクスデバイスに入ってくる信号

の I/O をパッケージされているパーツのピンに割り当てやすくなります。このファイルは、ボードリポジトリ

のボードファイルと同じフォルダーまたはディレクトリにあります。

• プリセットファイル: デザインプロジェクトでバスインターフェイスをインプリメントするのに使用される IP

に対してあらかじめ定義されている IP 設定オプションがリストされます。このプリセットファイルは、 IP カタ

ログの IP をカスタマイズし、デザインに追加するときに、 Vivado Design Suite によって使用されます。このファ

イルは、ボードリポジトリのボードファイルと同じフォルダーまたはディレクトリにあります。

• インターフェイスファイル: 信号の論理ポートおよび属性を定義します。バスインターフェイスは、機能を共有

する信号のグループです。インターフェイス定義を使用して機能が共通の信号をまとめると、 Vivado IP インテ

グレーターのブロック図で IP を接続しやすくなります。詳細は、『Vivado Design Suite ユーザーガイド : IP イン

テグレーターを使用した IP サブシステムの設計』 (UG994) [参照 13] のこのセクションを参照してください。

ザイリンクス標準インターフェイス定義は、 Vivado Design Suite のインストールディレクトリの次の場所にあり

ます。

<install_dir>/Vivado/<version>/data/ip/interfaces

また、『Vivado Design Suite ユーザーガイド : カスタム IP の作成とパッケージ』 (UG1118) [参照 12] のこのセクショ

ンで説明されているように、 Vivado IP パッケージャーを使用してカスタムインターフェイスを定義することも

できます。

• IP ファイル: IP 定義は、 IP-XACT 規格に基づいた XML ファイル component.xml に保存されます。このファイ

ルには、システムレベルボードによりインプリメントされているインターフェイスに接続可能な、 IP コアの論

理ポートおよびバスインターフェイスがリストされます。

ザイリンクス IP 定義は、 Vivado Design Suite のインストールディレクトリの次の場所にあります。

<install_dir>/Vivado/<version>/data/ip/interfaces

ボードファイルの定義

<board>

<board> タグはボードファイルのルートです。ボードに関する基本情報を設定する属性が含まれています。

<board schema_version="2.1" vendor="xilinx.com" name="kc705" display_name="Kintex-7 KC705 Evaluation Platform" url="www.xilinx.com/kc705" preset_file="preset.xml" image="kc705_board.jpeg">



https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf;a=xBusInterfaces

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug1118-vivado-creating-packaging-custom-ip.pdf;a=xCreatingNewInterfaceDefinitions

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug1118-vivado-creating-packaging-custom-ip.pdf;a=xCreatingNewInterfaceDefinitions




<file_version>1.2</file_version><description>Kintex-7 KC705 Evaluation Platform</description>

<board> タグの属性およびその使用方法は次のとおりです。

<board> の定義では、 schema_version、 vendor、 name、 display_name、 <file_version>、および

<compatible_board_revisions> は必須です。

ヒント : preset_file= 属性はオプションですが、ジェネリックプリセットをサポートするのに必要です。詳細は、「プ

リセットファイルについて」を参照してください。

表 A‐1: <board> の属性およびタグ

タグ使用法例 (KC705)

schema_version= ボードファイルのスキーマバージョン

です。スキーマの新バージョンは 2.1

です。

schema_version="2.1"

vendor= ボードプロバイダーのウェブアドレス

です。

vendor="xilinx.com"

name= ボードを選択するためのキーとなる短

い名前です。この章で後述されるボー

ドの説明とは異なります。

name="kc705"

display_name= Vivado IDE でボードを選択するダイア

ログボックスに表示されるボードリス

トの [Display Name] 列に表示される名前

です。

display_name="Kintex-7 KC705 Evaluation

Platform"

url= ボード情報が記載されているウェブア

ドレスです。

url="www.xilinx.com/kc705"

preset_file= プリセットファイル名です。このファ

イルには各インターフェイスのすべて

のプリセット値がリストされています。

preset_file に関しては、「プリセット

ファイルについて」を参照してくださ

い。

preset_file="preset.xml"

image= Vivado IDE の [Project Summary] ウィン

ドウにボードを表示するときに使用さ

れる JPG ファイルを指定します。

kc705_board.jpeg

<file_version> 「version.revison 」という形式でボード

ファイルのバージョンを指定します。

<file_version>は、現在のボードファイ

ルに変更を加えるたびに値が大きく

なっていくはずです。

• マイナーな変更の場合は、リビジョ

ンをアップデートしてください。

• 大きな変更の場合は、バージョンを

アップデートしてください、

1.2

<description> ファイルで定義されているボードの概

要です。

Kintex-7 KC705 Evaluation Platform





ボードファイルの第 1 レベルのタグ

次の表には、ボードファイルの <board> タグに第 1 レベルのタグがリストされています。

<compatible_board_revisions>

このタグには、現在のボードファイルが適用されるボードと互換性のあるリビジョンがリストされます。物理的な

ボードが変更されると、ボードファイルも変更される可能性があり、結果としてボードの <file_version> が新しくな

る可能性があります。ただし、ボードファイルへの変更によっては物理的なボードの変更が不要なものがあったり、

物理的なボードの変更にはボードファイルのアップデートが不要なものもあります。このため、 1 つのボードファ

イルで 1 つの物理的なボードの複数のリビジョンをサポートできます。

ヒント : ボードへのリビジョンは、ボードファイルへのリビジョンを伴わずに、加えることが可能です。そのため、

1 つのボードファイルを使用して複数のボードリビジョンを定義できます。

<compatible_board_revisions> タグには、サポートされるボードリビジョンをリストする <revision> タグを 1 つ以上含

めることができます。

<revision id=”0”>1.1</revision>

表 A‐2:第 1 レベルのタグ

タグ使用方法/説明

<compatible_board_revisions> 指定のボードファイルの対象となるボードのすべてのリビジョンをリスト

します。詳細は、「<compatible_board_revisions>」を参照。

<parameters> ボードの機能またはプロパティを定義します。詳細は、「<parameters>」を参

照。

<jumpers> ボードで検出されるジャンパーを定義します。詳細は、「<jumpers>」を参

照。

<components> ボードにあるさまざまなコンポーネントを定義します。コンポーネントに

は、 FPGA デバイス、 DDR、 QSPI フラッシュ、 FMC などが含まれます (

「<component>」を参照)。

<jtag_chains> ボードには複数の JTAG チェーンを指定できます。各チェーンには、 Vivado

ハードウェアツールで検出可能な複数のコンポーネントを含めることがで

きます。この <jtag_chains> タグは JTAG チェーンの各コンポーネントの位

置を指定します。詳細は、「<jtag_chains>」を参照してください。

<connections> コンポーネント間の接続、たとえば part0(FPGA) と LED 間の接続を記述し

ます。詳細は、「<connections>」を参照。

<ip_associated_rules> 特定 IP に使用可能なボードインターフェイスの選択肢を制限します。

「<ip_associated_rules>」を参照してください。





<revision> タグには、 <compatible_board_revisions > タグにリストされている各リビジョンのインデックス ID が含まれ

ます。次の例では、 ID が 0、サポートされるボードのリビジョンが 1.1 になっています。

<compatible_board_revisions><revision id="0">1.1</revision>

</compatible_board_revisions>

<parameters>

<parameters> タグは、ボードのさまざまなパラメーターをリストするのに使用します。この中で、ボードのさまざま

な機能やプロパティを定義する <parameter> タグを 1 つまたは複数入れ子にできます。

各 <parameter> には、「<parameters> タグの属性」で定義されている複数の属性が含まれます。

<parameters><parameter name="heat_sink_type" value="medium" value_type="string"/><parameter name="heat_sink_temperature" value_type="range" value_min="20.0"value_max="30.0"/>

</parameters>

<jumpers>

<jumpers> セクションには、ボードの <components> または <interfaces> に影響する可能性のあるボード上のジャン

パーがリストされます。 <jumpers> タグには複数の <jumper> タグが含まれます。

ヒント : ボードのスイッチも <jumpers> タグを使用して定義されることに留意してください。

<jumpers><jumper name="SW13_M0" default_value="false"><description>Impacts connection between flash_qspi and flash_bpi.If value=true, flash_qspi will be enabled</description>

</jumper><jumper name="SW13_M1" default_value="true"><description>Impacts connection between flash_qspi and flash_bpi.If value=true, flash_bpi will be enabled</description>

</jumper></jumpers>

<jumper> タグの属性およびタグを次に説明します。

表 A‐3: <parameters> タグの属性

タグ使用方法/説明例 (KC705)

name= 接続されている IP コアをコンフィギュ

レーションするために使用されるイン

ターフェイスパラメーターの名前。

name=”heat_sink_temperature”

value_type= string または range のパラメータータイ

プを設定。

value_type=”range”

value= string タイプのパラメーターの値を定

義。

value=“medium”

value_min=/value_max= range タイプのパラメーターの小値お

よび大値を設定。

value_min="20.0"

value_max="30.0"





<component>

重要: <component> セクションは、ボード上のコンポーネントを定義するだけでなく、コンポーネントの動作モード、

それらの動作モードをイネーブルにするために必要な設定を定義する点から、ボードファイルの重要なセクション

です。

このセクションには、ボード上にあるすべてのコンポーネントがリストされ、その詳細 (パーツ名、コンポーネント

タイプ、ベンダーなど) が示されます。コンポーネントには、ザイリンクス FPGA、 DDR3、 Quad SPI フラッシュ、

イーサネット PHY、 LED、 DIP スイッチなどがあります。 <component> セクションには、 1 つまたは複数の

<component> タグが含まれます。

<components><component name="part0" display_name="Kintex-7 KC705 Evaluation Platform"type="fpga" part_name="xc7k325tffg900-2" pin_map_file="part0_pins.xml"vendor="xilinx" spec_url="www.xilinx.com/kc705"><description>FPGA part on the board</description>

</component><component name="ddr3_sdram" display_name="DDR3 SDRAM" type="chip" sub_type="ddr3"major_group="External Memory" part_name="MT8JTF12864HZ-1G6G1" vendor="Micron"spec_url="www.micron.com/memory"><description>1 GB DDR3 memory SODIMM </description>

</component></components>

KC705 ボードファイルでは、初に宣言されているコンポーネントは part0 で、これはザイリンクス FPGA デバイス

です。ボード上のザイリンクス FPGA は、「fpga」タイプのコンポーネントとしてリストされますが、「part0」から始

まって順番に名前が付けられていきます。その他の <component> エレメントは、ボード上のほかのコンポーネント、

およびザイリンクスデバイスからボードコンポーネントへの接続に必要なインターフェイスを定義します。

次の表に、 <component> タグの属性およびタグを示します。

表 A‐4: <jumper> の属性およびタグ


name= ボードのジャンパーまたはスイッチの

名前。

name=”SW13_M0”

default_value= ジャンパーまたはスイッチのデフォル

ト値。

default_value=”false”

<description> 指定のジャンパーがボードの接続にど

のように影響するかの説明。

<description>Impacts connection between

flash_qspi and flash_bpi.If value=true,

flash_qspi will be enabled.</description>

表 A‐5: <component> の属性およびタグ


name= コンポーネントの名前。 name="part0"

display_name= Vivado IP インテグレーターの [Board] タ

ブに表示される名前。

display_name="Kintex-7 KC705 Evaluation

Platform"





type= パーツタイプ。

“fpga” - ボード上のザイリンクス FPGA

パーツを指定します。

“chip” - ボード上にチップを持つすべて

のコンポーネント (FPGA または FMC コ

ネクタを除く ) を定義します。

ddr3_sdram、 linear_flash などがその例で

す。

“connector” - FPGA メザニンカード

(FMC) コネクタを定義します。

type="fpga"

sub_type= コンポーネントのサブタイプ。 sub_type="ethernet"

major_group= コンポーネントがその一部に含まれてい

るメジャーグループ。 Vivado IP インテ

グレーターの [Board] タブでは、この

major_group の設定に従ってボードのコ

ンポーネントがまとめられます。図 A-1


major_group="ethernet"

part_name= パート ID。

注記: type=fpga の場合、パーツ名はザイリン

クスでサポートされている有効なパーツであ

る必要があります。そうでないと、ボードファイルは Vivado Design Suite には読み込ま

れません。

part_name="xc7k325tffg900-2"

pin_map_file= 各ピンの制約が記述されているファイ

ル。詳細は、「<pin_map>」を参照してく

ださい。

pin_map_file="part0_pins.xml"

vendor= パーツのベンダー。 vendor="xilinx"

spec_url= デバイス仕様またはパーツ関連情報の

URL。

spec_url="www.xilinx.com/kc705"

<description> コンポーネントの概要を記述。 <description> FPGA device on the

board.</description>

<parameters> パラメーター名と値の組み合わせをリス

ト。

詳細や例については、「<parameters>」を参


<pins> コンポーネントのピンをリスト。詳細および例については、「<pins>」を参


<component_modes> 定義された <component> のモード。詳細および例については、

「<component_modes>」を参照してくださ

い。

<interfaces> 指定されたコンポーネントによってイン

プリメントされたインターフェイスを定

義。

詳細および例については、「<interface>」


表 A‐5: <component> の属性およびタグ






図 A-1 に示すように、ボードファイルで定義されている <components> は、 Vivado IP インテグレーターの [Board] タ

ブにリストされます。コンポーネントは <component> エレメントの major_group= 属性にあわせてグループにまとめ

られ、 display_name= が表示されます。

[Board] タブでコンポーネントをダブルクリックすると、 [Connect Board Component] ダイアログボックスが開きます。

このダイアログボックスでは、ブロック図のデザインキャンバスに追加する IP を選択して、ボード上のコンポーネ

ントに接続するのに必要な信号インターフェイスをインプリメントできます。

<parameters>

<component> のパラメーターは、クロックコンポーネントのクロック周波数など、コンポーネントの詳細を指定する

ために使用します。 <parameters> セクションには、 1 つまたは複数の <parameter> タグを含めることができます。各

<parameter> には、 name と value 属性のペアが含まれます。

<parameters> <parameter name="frequency" value="200000000" /parameter>

</parameters>

重要: <board> オブジェクトの <parameters> には、 <component> オブジェクトの <parameters> とは異なる属性がありま

す。

X-Ref Target - Figure A-1

図 A‐1: Vivado IP インテグレーターの [Board] ウィンドウ





<pins>

<pins> セクションには、定義されている <component> のすべてのピンだけでなく、これらのピンに関連付けられてい

るプロパティがリストされます。 <pins> セクションには、 1 つまたは複数の <pin> タグを入れ子にできます。

同じプロパティは <component pin_map_file=””> 属性を使用して定義できます。ただし、 <pins> セクションで定義され

たプロパティ値の方が pin_map_file= で定義されたプロパティ値よりも優先されます。

ヒント : <pins> セクションを使用して <component> のすべてのピンを定義した場合、 pin_map_file を使用する必要はあ

りません。

<pins> セクションで特定の状況での特定のプロパティ値を定義することにより、 pin_map_file で定義されている (汎

用) ピンプロパティを変更できます。たとえば、 IOSTANDARD などのプロパティの値が異なるピンがスイッチまた

はジャンパーを介して FPGA (またはほかのコンポーネント ) の同じピンを共有している場合、同じピンのピンプロ

パティを<pins> セクションで定義しておくと、それが pin_map_file で定義されたピンプロパティよりも優先されま

す。

<pins><pin index="0" name="rs232_uart_USB_TX" iostandard="LVCMOS25"/><pin index="1" name="rs232_uart_USB_RX" iostandard="LVCMOS25"/>

</pins>

<component_modes>

<component_modes> セクションには、コンポーネントが使用されるモードを記述します。 <component_modes> セク

ションには、 1 つまたは複数の <component_mode> タグを入れ子にできます。各コンポーネントモードには、関連付

けられているインターフェイス、 IP、依存関係などの詳細が含められます。

<component name="phy_onboard" display_name="Onboard PHY" type="chip"sub_type="ethernet" major_group="Ethernet Configurations" part_name="M88E1111_BAB1C000" vendor="Marvell" spec_url="www.marvell.com"><description>PHY on the board</description><parameters><parameter name="devicetree_vendor" value="marvell"/>

</parameters><component_modes><component_mode name="mii" display_name="MII mode"><description>To enable this mode jumpers need to be {J29_P1_P2 true} {J30_P1_P2 true} {J64 false}</description><interfaces><interface name="mii" order="0"/><interface name="mdio_io" order="1" optional="true"/><interface name="phy_reset_out" order="2" optional="true"/>

</interfaces><preferred_ips><preferred_ip vendor="xilinx.com" library="ip" name="axi_ethernet"order="0"/>

</preferred_ips></component_mode><component_mode name="gmii" display_name="GMII mode"><description>To enable this mode jumpers need to be {J29_P1_P2 true} {J30_P1_P2 true} {J64 false}</description><interfaces><interface name="gmii"/><interface name="mdio_io"/>





<interface name="phy_reset_out" optional="true"/></interfaces><preferred_ips><preferred_ip vendor="xilinx.com" library="ip" name="axi_ethernet"order="0"/>

</preferred_ips></component_mode>

</component>

コンポーネントのモードを [Board] タブで選択すると、そのモードにリストされているインターフェイスがすべて自

動的に IP インテグレーターに追加されます。モード内のインターフェイスの order= では、インターフェイスの接続

順序を定義します。順序が指定されていない場合は、インターフェイスはリストされている順序で IP インテグレー

ターに追加されます。

<component_mode> の下にリストされる <interface> に optional= 属性を使用すると、 Vivado IP インテグレーターの

[Board] タブでインターフェイスを接続するときに、 IP がフィルタリングしやすくなります。デフォルトの

optional=false の場合、使用されるモードに対してこのインターフェイスが必ずリストされます。 optional=true にする

と、指定したモードではそのインターフェイスが必須ではなくなります。また、必要なインターフェイスを含んでい

てもオプションのインターフェイスは含まない IP もそのコンポーネントモードで使用できるようにリストされます。

<interfaces><interface name="mii" order="0"/><interface name="mdio_io" order="1" optional="true"/><interface name="phy_reset_out" order="2" optional="true"/>

</interfaces>

ヒント : <component_mode> の <preferred_ips> にリストされている IP は、 <interfaces> にリストされているものよりも

優先されます。

<enablement_dependencies> には、特定の <component_mode> をイネーブルにするのに必要なジャンパー設定がリスト

されます。選択したコンポーネントモードに基づいたボードで使用するジャンパー設定に関する情報は、 Vivado

Design Suite に含まれます。

<enablement_dependencies><jumpers><jumper name="J29_P1_P2">true</jumper><jumper name="J30_P1_P2">true</jumper><jumper name="J64">false</jumper></jumpers>

</enablement_dependencies>

<interface>

重要: インターフェイスは type=”fpga” に設定されている <component> 内でのみ定義できます。

<interfaces> セクションには、 <component> で利用可能な物理的なインターフェイスがすべてリストされます。

<interfaces> セクションには、 1 つまたは複数の <interface> タグを含めることができます。インターフェイスは、

<port_map> タグを使用して複数のポートで定義されます。インターフェイスは type=”fpga” に設定されている

<component> 内でのみ定義できます。詳細は、「<port_map>」を参照してください。





次は、 KC705 ボード定義ファイルからの dip_switches_4bits インターフェイス定義の一部です。

<interfaces><interface mode="master" name="dip_switches_4bits"type="xilinx.com:interface:gpio_rtl:1.0" of_component="dip_switches"><description>4-position user DIP Switch</description><preferred_ips><preferred_ip vendor="xilinx.com" library="ip" name="axi_gpio" order="0"/>

</preferred_ips><port_maps><port_map logical_port="TRI_I" physical_port="dip_switches_tri_i" dir="in"left="3" right="0"><pin_maps><pin_map port_index="0" component_pin="GPIO_DIP_SW0"/><pin_map port_index="1" component_pin="GPIO_DIP_SW1"/><pin_map port_index="2" component_pin="GPIO_DIP_SW2"/><pin_map port_index="3" component_pin="GPIO_DIP_SW3"/>

</pin_maps></port_map>

</port_maps></interface> <interface …>......

</interface></interfaces>

<interface>

重要: インターフェイス名は、すべて小文字で定義する必要があります。

次は、 <interface> の属性およびタグを説明しています。

表 A‐6: <interface > の属性およびタグ


mode= インターフェイスの論理方向を示します。

通常は「master」と設定されますが、ク

ロックやリセットなど、論理方向が信号が

FPGA に入力される場合は、「slave」にな

ります。

master

name= ボードファイルでインターフェイス定義を

識別する名前です。この名前は、接続自動

化にも使用され、また、ブロック図では接

続されているポートに表示されます。

dip_switches_4bits





type= Vivado Design Suite でサポートされている

インターフェイスタイプの標準セットか

ら、インターフェイスタイプを指定しま

す。

これらの標準バスインターフェイスはザイ

リンクス IP コアで定義されており、 IP ま

たはブロックデザインをボードに簡単に接

続できるようになっています。

利用可能なバスインターフェイスタイプ

のリストは、 Vivado Design Suite のインス

トールディレクトリ

(<install_location>/Vivado/) にあ

ります。

<version>/data/ip/interfaces

xilinx.com:interface:gpio_rtl:1.0

of_component= <components> セクションからの関連コン

ポーネントを指定します。

dip_switches

<description> インターフェイスの概要です。 4-position user DIP Switch

<preferred_ip> VLNV (または VLN) フォーマットで接続す

る優先 IP のリスト。

注記: Vivado ツールでは新版の IP を使用され

るので、 IP のバージョンを指定する必要はあり

ません。

vendor="xilinx.com" library="ip"

name="axi_gpio" order="0"

order= インターフェイスの preferred_ip の優

先順位を指定します。 0 が優先で、値が

大きいほど優先順位は低くなります。

0

preset_proc= 指定されたインターフェイスをインプリメ

ントする IP に対し、あらかじめ定義され

ている設定オプションを指定します。詳細

は、「プリセットファイルについて」を参


preset_proc="emc_preset"

<port_map> インターフェイスの論理ピンを、ザイリン

クスデバイスの物理ピンにマップします。

詳細および例については、

「<port_map>」を参照してください。

表 A‐6: <interface > の属性およびタグ






<port_map>

各インターフェイスは個々のポートマップにさらに分けられています。これらのポートマップは論理ポートのマッ

プで、インターフェイスでは、ザイリンクスデバイスの物理的なパッケージピンに関連付けられている物理的な

ポートを使用して定義されています。

<port_map logical_port="TRI_I" physical_port="dip_switches_tri_i" dir="in" left="3" right="0"><pin_maps><pin_map port_index="0" component_pin="GPIO_DIP_SW0"/><pin_map port_index="1" component_pin="GPIO_DIP_SW1"/><pin_map port_index="2" component_pin="GPIO_DIP_SW2"/><pin_map port_index="3" component_pin="GPIO_DIP_SW3"/>

</pin_maps></port_map>

表 A‐7: <port_map> の属性およびタグ


logical_port= バスインターフェイス定義での論理

ポート名です。あらかじめ定義されて

いるインターフェイスは、 Vivado

Design Suite のインストールディレクト

リにあります。たとえば、 GPIO イン

ターフェイスの定義は

<install_location>\Vivado\ に含まれます。

<version>\data\ip\interfaces\

gpio_v1_0

TRI_I

physical_port= 後続セクションのボードインターフェ

イスに定義されたポート名へのマッピ

ングを指定します。

physical_port は std_logic または

std_logic_vector にできます。

dip_switches_tri_i

dir= 各ポートには方向があります。使用で

きる値は in、 out、 inout です。

in

left= ポートのインデックスの左の値です。

たとえば、 4 ビットバスポート [3:0] の

場合は、 3 がこの値になります。

3

right= ポートのインデックスの右の値です。

たとえば、 4 ビットバスポート [3:0] の

場合は、 0 がこの値になります。

0

<pin_maps> ザイリンクスデバイスの物理ポートを、

パッケージされたパーツの指定ピンに

マップします。

詳細および例については、「<pin_map>」






<pin_map>

<pin_maps> セクションでは、各物理ポートが 1 つまたは複数のピンに分けられています。ピンマップでのピン数は、

マップされているポートの幅によって決まります。ピンは、そのピンが定義されているインターフェイスの物理ポー

トで共有可能です。

各 <pin_map> には、バスポートのインデックスにマップする port_index 属性、そしてザイリンクスデバイスのパッ

ケージピンにマップする component_pin 属性があります。これらは次のように定義されます。

一般的には part0_pins.xml という名前が付けられているピンマップファイルには、ザイリンクスデバイスのピ

ン名、または FPGA タイプの <component> のピン名がリストされていて、これらのコンポーネントピンの

IOSTANDARD およびパッケージピンロケーションが定義されています。ピンマップファイルで定義されているピ

ンのフォーマットは次のようになります。

<part_info part_name="xc7k325tffg900-2"><pins><pin index="0" name="GPIO_DIP_SW0" iostandard="LVCMOS25" loc="Y29"/><pin index="1" name="GPIO_DIP_SW1" iostandard="LVCMOS25" loc="W29"/><pin index="2" name="GPIO_DIP_SW2" iostandard="LVCMOS25" loc="AA28"/><pin index="3" name="GPIO_DIP_SW3" iostandard="LVCMOS25" loc="Y28"/>

</pins>

表 A‐8: <pin_map> の属性


port_index= <port_map> で定義されているバスポー

トのインデックスを示します。これは、

ポート幅で定義されている範囲内の数

値になります。

3

component_pin= ザイリンクスデバイスのコンポーネン

トピン名です。 component_pin 名は、

FPGA タイプの <component> の

part0_pins.xml ファイルの name= に

マップされます。 part0_pins.xml

は、ボードファイルと同じフォルダー

にあります。

GPIO_DIP_SW0





ピンマップファイルでは、ザイリンクスデバイスの <pins> のそれぞれに対して、 I/O 関連の制約を定義するために、

次の属性が使用されます。

<jtag_chains>

定義されているボードで使用可能な JTAG チェーンがここにはリストされます。 <jtag_chain> の下にそれそれの

チェーン名、およびチェーン内のコンポーネントの名前および位置を定義する <position> タグがリストされます。

<jtag_chains><jtag_chain name="chain1"><position name="0" component="part0"/>

</jtag_chain></jtag_chains>

<jtag_chain> タグでは、 name= 属性を使用してチェーン名を指定します。

<position> タグには、 <jtag_chain> 内の各コンポーネントがリストされます。詳細は次の表を参照してください。

表 A‐9: ピンマップファイルの属性


index= ピンマップファイルの <pin> オブジェ

クトに割り当てられるインデックスで

す。

0

name= ザイリンクスデバイスのコンポーネン

トピン名で、ボードファイルで使用さ

れます。

GPIO_DIP_SW2

iostandard= ザイリンクスデバイスに対して有効な

IOSTANDARD で、ボード設計者により

定義されます。特定のコンポーネント

ピンに対して Vivado Design Suite でサ

ポートされている IOSTANRADRD が有

効値です。

LVCMOS25

loc= ザイリンクスデバイスパッケージのピ

ンロケーションです。

Y29

表 A‐10: <position> 属性


name= JTAG チェーンのコンポーネントシーケ

ンスを示します。

0

component= ボードのコンポーネントを示します。 Part0





<connections>

<connections> セクションでは、コンポーネント間の接続が定義されます。 <connection> タグでは、 1 つの接続に関連

付けられている 2 つのコンポーネントが指定されます。 <connection_map> タグは、その 2 つのコンポーネントのバス

接続を記述します。 2 つのコンポーネントのいずれかが FPGA タイプの <component> の場合、 <connection> で定義さ

れている詳細が Vivado Design Suite で使用され、 part0_pins.xml にある対応する制約が検索されます。

<connections><connection name="part0_dip" component1="part0" component2="dip_switches"><connection_map name="part0_dip_1" typical_delay="5" c1_st_index="0"c1_end_index="3" c2_st_index="0" c2_end_index="3"/>

</connection></connections>

<connection> には次の属性があります。

<connection_map> には次の属性があります。

<ip_associated_rules>

<ip_associated_rules> タグは、優先ボードインターフェイスまたは IP インターフェイスに割り当て可能なボードイン

ターフェイスの優先順位リストを定義するのに使用します。このタグは、ボードファイルの 2.1 スキーマバージョ

ンから導入されています。

IP インターフェイスに使用可能なボードインターフェイスは、 Vivado IP インテグレーターツールの設計アシスタン

ス機能を使用してリストされます。設計アシスタンスの詳細は、『Vivado Design Suite ユーザーガイド : IP インテグ

レーターを使用した IP サブシステムの設計』 (UG994)のこのセクションを参照してください。 <ip_associated_rules> で

は、どのボードインターフェイスを特定の IP インターフェイスに適用できるかを定義できます。

表 A‐11: <connection> 属性


name= 接続の名前。 part0_dip

component1= 接続の初のコンポーネント。 part0

component2= 接続の 2 番目のコンポーネント。 dip_switches

表 A‐12: <connection> 属性


typical_delay= コンポーネント間の接続での遅延。 5

c1_st_index= component1 の接続の開始ピンの <pin>

インデックス。

注記: component1 が FPGA の場合、このイン

デックスは part0_pins.xml からの値にな

ります。

0

c1_end_index= component1 の接続の終点ピンの <pin>


3

c2_st_index= component2 の開始ピンの <pin> イン

デックス。

0

c2_end_index= component2 の接続の終点ピンの <pin>


3


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf;a=xUsingTheDesignerAssistanceFeature




ヒント : <ip_associated_rules> タグは、どの IP を定義するためにでも使用できますが、通常定義されたボードイン

ターフェイスをより多く含むクロックおよびリセットに使用するのがも便利です。

<ip_associated_rules> <ip_associated_rule name="default"> <ip vendor="xilinx.com" library="ip" name="axi_ethernet" version="*" ip_interface="mgt_clk"> <associated_board_interfaces><associated_board_interface name="sgmii_mgt_clk" order="1"/> <associated_board_interface name="sma_mgt_clk" order="0"/>

</associated_board_interfaces> </ip> <ip vendor="xilinx.com" library="ip" name="axi_ethernet" version="*" ip_interface="phy_rst_n"> <associated_board_interfaces><associated_board_interface name="phy_reset_out" order="0"/>

</associated_board_interfaces> </ip> <ip vendor="xilinx.com" library="ip" name="gig_ethernet_pcs_pma" version="*" ip_interface="gtrefclk_in"> <associated_board_interfaces><associated_board_interface name="sgmii_mgt_clk" order="1"/> <associated_board_interface name="sma_mgt_clk" order="0"/>

</associated_board_interfaces> </ip> </ip_associated_rule></ip_associated_rules>

<ip_associated_rule>

<ip_associated_rule> タグは、指定の IP に関連付ける特定の規則を定義するのに使用します。このタグでは、規則名

を定義する name= がサポートされています。

重要: 現時点では default という名前の規則 1 つだけしかサポートされていませんので、ボードファイルで定義できる

のは開くタグと閉じるタグのペア、 <ip_associated_rule name=”default”></ip_associated_rule> だけです。

<ip>

<ip> タグでは、関連付けた規則を適用する IP およびインターフェイスを定義します。このタグは IP のベンダー、ラ

イブラリ、名前、バージョン (VLNV) およびその IP の特定のインターフェイスが指定されます。

<ip vendor="xilinx.com" library="ip" name="axi_ethernet" version="*" ip_interface="mgt_clk"><associated_board_interfaces><associated_board_interface name="sgmii_mgt_clk" order="1"/> <associated_board_interface name="sma_mgt_clk" order="0"/>

</associated_board_interfaces></ip>

ヒント : <ip_associated_rules> では複数の <ip> タグで Vivado IP カタログで複数 IP を指定したり、 1 つの IP に対して別

のインターフェイスを指定したりできます。

<ip> には、次の属性またはタグを含めることができます。





<associated_board_interface> タグでは、関連付けられた IP インターフェイスに割り当てることができるボードイン

ターフェイスの優先リストを定義します。

<associated_board_interfaces><associated_board_interface name="sgmii_mgt_clk" order="1"/> <associated_board_interface name="sma_mgt_clk" order="0"/>

</associated_board_interfaces>

<associated_board_interface> には、次の属性が含まれます。

プリセットファイルについて

プリセットファイルは、特定の設定で IP コアをカスタマイズするときに役立ちます。 Vivado IP インテグレーターの

[Board] タブで、 [linear_flach] または [ddr3_adram] インターフェイスが選択されている場合、 PS7、 axi_emc、

DDR3_SDRAM のメモリ IP では、このプリセットファイルが使用されます。

表 A‐13: <ip> の属性およびタグ


vendor= IP に関連付けるベンダー名です。ザイリンク

スから提供されるコアの場合、ベンダー識別

子は xilinx.com になります。

vendor="xilinx.com"

library= コアが含まれる IP ライブラリを指定します。 library="ip"

name= IP コアのカタログ内の名前を指定します。 name="axi_ethernet"

version= 規則が適用される IP のバージョンを指定しま

す。 IP のすべてのバージョンを示すには “*”

を使用します。

“*”

ip_interface= IP コアのインターフェイス名を指定し、ボー

ドファイルで定義されるインターフェイスを

関連付けます。

ip_interface="mgt_clk"

<associated_board_interfaces> ボードインターフェイスの名前と優先度を指

定します。

表 A‐14: associated_board_interface の属性


name= IP インターフェイスに関連付けるボー

ドインターフェイスの名前を指定しま

す。

name="sgmii_mgt_clk"

order= ボードインターフェイスを割り当てる

ためのプリファレンス順を指定します。

Vivado IP インテグレーターの設計アシ

スタンス機能では、ボードインター

フェイスに自動的に order=1 が割り当て

られます。その他のボードインター

フェイスが、低い順から高い順に指定

した順でリストされます。

0





プリセットファイルは XML フォーマットです。プリセットファイルは特定のボードファイルに対して定義されて

おり、複数の IP にプリセット値を適用するのに使用できます。

<ip_presets schema="1.0"><ip_preset preset_proc_name="emc_preset"><ip vendor="xilinx.com" library="ip" name="axi_emc" version="3.0"><user_parameters><user_parameter name="CONFIG.C_INCLUDE_DATAWIDTH_MATCHING_0" value="1"/> <user_parameter name="CONFIG.C_MAX_MEM_WIDTH" value="16"/> <user_parameter name="CONFIG.C_MEM0_TYPE" value="2"/> <user_parameter name="CONFIG.C_MEM0_WIDTH" value="16"/> <user_parameter name="CONFIG.C_TAVDV_PS_MEM_0" value="130000"/> <user_parameter name="CONFIG.C_TCEDV_PS_MEM_0" value="130000"/> <user_parameter name="CONFIG.C_TWPH_PS_MEM_0" value="12000"/> <user_parameter name="CONFIG.C_TWP_PS_MEM_0" value="70000"/> <user_parameter name="CONFIG.C_WR_REC_TIME_MEM_0" value="100000"/>

</user_parameters></ip>

</ip_preset><ip_preset preset_proc_name="ddr3_sdram_preset"><ip vendor="xilinx.com" library="ip" name="mig_7series"><user_parameters><user_parameter name="CONFIG.XML_INPUT_FILE" value="mig.prj"

value_type="file"/> </user_parameters>

</ip></ip_preset>

</ip_presets>

<ip_presets>

<ip_presets> は、リセットファイルのルートで、 1 つまたは複数の IP コアのプリセット値を定義します。

<ip_presets> には 1 つまたは複数の <ip_preset> タグを含めることができます。

<ip_presets schema="1.0">

<ip_preset>

<ip_preset> セクションは、特定の IP コアに提供されるプリセット設定を定義します。

<ip_preset preset_proc_name="emc_preset">

表 A‐15: <ip_presets> 属性


schema= プリセットファイルのスキーマバー

ジョン。スキーマの現在のバージョン

は 1.0 です。

1.0





<ip>

<ip_preset> に含めるタグで、プリセットが適用される IP を定義します。

<ip vendor="xilinx.com" library="ip" name="axi_emc" version="3.0">

<user_parameters>

<ip> セクションに含める <user_parameters> および <user_parameter> タグでは、指定 IP コアに適用するさまざまな設

定のプリセット値を定義します。

<user_parameters><user_parameter name="CONFIG.C_INCLUDE_DATAWIDTH_MATCHING_0" value="1"/> <user_parameter name="CONFIG.C_MAX_MEM_WIDTH" value="16"/> <user_parameter name="CONFIG.C_MEM0_TYPE" value="2"/>

</user_parameter>

その他のファイルおよび特別な注意事項

7 シリーズ用の MIG のサポート

ザイリンクス 7 シリーズデバイス用の MIG には特別な処理が必要になります。ボードサポートエリアに PRJ ファイ

ルを追加する前に、ボード上でメモリ IP の設定のテストを実施する必要があります。

表 A‐16: <ip_preset> 属性


preset_proc_name= 定義されているプリセットプロセスの

名前。ここで使用される名前は、この

プリセットプロセスをインプリメント

するインターフェイスのボードファイ

ルでも指定されます。

emc_preset

表 A‐17: <ip> 属性


vendor= ボード提供会社のウェブサイトのアド

レス。

xilinx.com

library= コアに使用されているライブラリ。 ip

name= IP コアの名前。 axi_emc

version= IP のバージョン。 3.0

表 A‐18: <user_parameter> 属性


name= IP コアのあらかじめコンフィギュレー

ションされているプロパティ名。

CONFIG.C_WR_REC_TIME_MEM_0

value= プロパティのプリセット値。 100000





PS7 プリセット

PS7 IP コアのプリセット設定の指定は、カタログのほかのサポート IP と同じです。 <user_parameters> で、あらかじ

めコンパイルされているプロパティおよびその値をプリセットファイルで指定しておく必要があります。

<ip_preset preset_proc_name="ps7_preset"> <ip vendor="xilinx.com" library="ip" name="processing_system7" version="*"> <user_parameters><user_parameter name="CONFIG.preset" value="ZC702"/> <user_parameter name="CONFIG.PCW_CAN0_PERIPHERAL_ENABLE" value="0"/>

</user_parameters></ip>

</ip_preset>

トライステートポートを使用した IP バスインターフェイス

IP バスインターフェイスは、トライステートポートに 3 つの信号 (I、 O、 T) を使用します。 IP 設定に基づいて、 3 つ

の信号のうち 1 つ、あるはそのすべての信号が、トライステートバッファーを介してシングル外部ポートとして使

用されます。

インターフェイスの、論理から物理へのポートマッピングを実行する <port_map> セクションで、 GPIO の場合は

使用されている信号のみを定義する必要がありますが、 I/O の場合は 3 つのすべての信号を物理ポートにマップする

必要があります。

例

<interface mode="master" name="dip_switches_4bits" type="xilinx.com:interface:gpio_rtl:1.0"> <port_maps> <port_map logical_port="TRI_I" physical_port="dip_switches_tri_i"/> </port_maps></interface>

<interface mode="master" name="iic_main" type="xilinx.com:interface:iic_rtl:1.0"> <port_maps> <port_map logical_port="SDA_I" physical_port="iic_main_sda_i"/> <port_map logical_port="SDA_O" physical_port="iic_main_sda_o"/> <port_map logical_port="SDA_T" physical_port="iic_main_sda_t"/> <port_map logical_port="SCL_I" physical_port="iic_main_scl_i"/> <port_map logical_port="SCL_O" physical_port="iic_main_scl_o"/> <port_map logical_port="SCL_T" physical_port="iic_main_scl_t"/> </port_maps></interface>

イーサネットクロック処理

普通のクロックとイーサネットクロックを区別するため、インターフェイスパラメーター TYPE がスキーマで定義

されます。このパラメーターは、ボードインターフェイスに該当する IP を検索するときの追加フィルターの役割を

果たします。 TYPE パラメーターの値は、ボードインターフェイスおよび IP インターフェイスで同じである必要が

あります。

たとえば、 KC705 ボードの sgmii_mgt_clk インターフェイスには、値が ETH_MGT_CLK と定義されている TYPE

パラメーターがあります。同様に、 IP の component.xml ファイルにも、インターフェイスパラメーターが TYPE

=ETH_MGT_CLK と設定されています。





例として <vivado_install_dir>/data/ip/xilinx/gig_ethernet_pcs_pma_v15_0/component.xml を参照してください。

GT ロケーション制約

GT ロケーション制約を生成する場合、イーサネット関連のインターフェイスのボードインターフェイスに GT_LOC

パラメーターがあります。たとえば、 KC705 ボードの sgmii インターフェイスには GT_LOC=

GTXE2_CHANNEL_X0Y9 と設定されています。このパラメーターがボードインターフェイスにない場合、イーサ

ネット IP は LVDS モードで実行されていると想定され、 GT ロケーション制約 (GT_LOC) ではなく、ピンロケーショ

ン制約 (LOC) が生成されます。




付録 B

Vivado 命名規則

概要

次は、 Vivado® Design Suite を使用する際に必要な命名規則です。これらの命名規則に従っていないと、デザインま

たはツールで問題が発生する可能性があり、デザインフローで予期しない動作が発生することがあります。

• ソースファイル名は、アルファベット (A ～ Z、 a ～ z) で開始し、英数字 (A ～ Z、 a ～ z、 0 ～9) およびアン

ダースコア ( _ ) のみを含めます。

• 出力ファイル名は、アルファベット (A ～ Z、 a ～ z) で開始し、英数字 (A ～ Z、 a ～ z、 0 ～9) およびアンダース

コア ( _ ) のみを含めます。

• プロジェクトファイル名は、アルファベット (A ～ Z、 a ～ z) で開始し、英数字 (A ～ Z、 a ～ z、 0 ～9) および

アンダースコア ( _ ) のみを含めます。

• プロジェクトディレクトリ名は、アルファベット (A ～ Z、 a ～ z) で開始し、英数字 (A ～ Z、 a ～ z、 0 ～9)、

ティルデ (~)、およびアンダースコア ( _ ) のみを含めます。

注意: Windows OS にはパス長に 260 文字の制限があり、これが Vivado ツールに影響することがあります。この問題

を回避するには、プロジェクトを作成、 IP プロジェクトまたは Manage IP プロジェクトを定義、ブロックデザイン

を作成する際に、名前およびディレクトリ名をできるだけ短くしてください。

プロジェクト名、ファイル名、またはディレクトリ名に次の文字を含めることはできません。

• ! # $ % ^ & * ( ) ` ; < > ? , [ ] { } ' " |

• タブ (\t)

• リターン (\r)

• 復帰改行 (\n)

• / または \ (パス区切り文字としてではなく、ディレクトリまたはファイル名の一部として)

ディレクトリ名では、次の文字も使用できません。

• .(ピリオドが後の文字場合)

ファイル名またはプロジェクト名には、次の文字は使用できません。

• @

注記: Vivado IDE では、新しいファイルまたはプロジェクト名に @ 文字はサポートされません。ディスク上にある既

存のファイルの名前に @ 文字が使用されている場合は、そのファイルをプロジェクトに追加することは可能です。




付録 B:Vivado 命名規則

プロジェクト名に @ 文字が含まれるプロジェクトを Vivado IDE で開くことは可能です。Tcl コンソールでは、名前に

@ 文字を含むプロジェクトを作成できます。

重要: Windows オペレーティングシステムでは、ディレクトリ名およびファイル名にスペースを使用できますが、プ

ロジェクトまたはファイルを Windows と Linux の両方で使用することを考慮し、スペースは使用しないようにしてく

ださい。

Vivado Design Suite では、 Windows および Linux プラットフォームの両方でパスの区切り文字としてフォワードス

ラッシュ (/) がサポートされます。バックスラッシュ (\) は、 Windows プラットフォームでのみパスの区切り文字とし

て使用できます。

上記に明記されていないその他すべての文字は、プロジェクト、ファイル、またはディレクトリ名には使用できませ

ん。




付録 C

その他のソースおよび法的通知

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照して

ください。

ソリューションセンター

デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。デザイ

ンアシスタント、デザインアドバイザリ、トラブルシューティングのヒントなどが含まれます。

Documentation Navigator およびデザインハブ

ザイリンクス Documentation Navigator (DocNav) では、ザイリンクスの資料、ビデオ、サポートリソースにアクセス

でき、特定の情報を取得するためにフィルター機能や検索機能を利用できます。 DocNav を開くには、次のいずれか

を実行します。

• Vivado IDE で [Help] → [Documentation and Tutorials] をクリックします。

• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をクリックします。

• Linux コマンドプロンプトに「docnav」と入力します。

ザイリンクスデザインハブには、資料やビデオへのリンクがデザインタスクおよびトピックごとにまとめられてお

り、これらを参照することでキーコンセプトを学び、よくある質問 (FAQ) を参考に問題を解決できます。デザイン

ハブにアクセスするには、次のいずれかを実行します。

• DocNav で [Design Hubs View] タブをクリックします。

• ザイリンクスウェブサイトのデザインハブページを参照します。

注記: DocNav の詳細は、ザイリンクスウェブサイトの Documentation Navigator ページを参照してください。

注意: DocNav からは、日本語版は参照できません。ウェブサイトのデザインハブページをご利用ください。



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav

https://japan.xilinx.com/support

https://japan.xilinx.com/support/solcenters.htm


付録 C:その他のソースおよび法的通知

参考資料

1. 『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892)

2. 『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973)

3. 『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894)

4. 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

5. 『Vivado Design Suite チュートリアル: デザインフローの概要』 (UG888)

6. 『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893)

7. 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)

8. 『ISE から Vivado Design Suite への移行ガイド』 (UG911)

9. 『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899)

10. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900)

11. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)

12. 『Vivado Design Suite ユーザーガイド : カスタム IP の作成およびパッケージ』 (UG1118)

13. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994)

14. 『Vivado Design Suite プロパティリファレンスガイド』 (UG912)

15. 『Vivado Design Suite ユーザーガイド : 合成』 (UG901)

16. 『Vivado Design Suite ユーザーガイド : 高位合成』 (UG902)

17. 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906)

18. 『Model Composer ユーザーガイド』 (UG1262)

19. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904)

20. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

21. Vivado Design Suite ユーザーガイド : エンベデッドプロセッサハードウェアデザイン』 (UG898)

22. 『Vivado Design Suite ユーザーガイド : System Generator を使用したモデルベースの DSP デザイン』 (UG897)

23. 『UltraScale アーキテクチャライブラリガイド』 (UG974)

24. 『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 All Programmable SoC ライブラリガイド』 (UG953)

25. Vivado Design Suite に関する資料



https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug892-vivado-design-flows-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;t=vivado+release+notes

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug894-vivado-tcl-scripting.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug888-vivado-design-flows-overview-tutorial.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug893-vivado-ide.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug903-vivado-using-constraints.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug911-vivado-migration.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug899-vivado-io-clock-planning.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug900-vivado-logic-simulation.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug1118-vivado-creating-packaging-custom-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug912-vivado-properties.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug901-vivado-synthesis.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug902-vivado-high-level-synthesis.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug906-vivado-design-analysis.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug1262-model-composer-user-guide.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug904-vivado-implementation.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug908-vivado-programming-debugging.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug898-vivado-embedded-design.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug897-vivado-sysgen-user.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug974-vivado-ultrascale-libraries.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug953-vivado-7series-libraries.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;t=vivado+docs


付録 C:その他のソースおよび法的通知

トレーニングリソース

ザイリンクスでは、この資料に含まれるコンセプトを説明するさまざまなトレーニングコースおよび QuickTake ビデ

オを提供しています。次のリンクから関連するトレーニングリソースを参照してください。

1. トレーニングクラス : Vivado Design Suite を使用した FPGA の設計 1




5. Vivado Design Suite QuickTake ビデオ: Vivado Design Suite でのリビジョン管理の使用

6. Vivado Design Suite QuickTake ビデオ: Vivado タイミング制約ウィザードの使用

7. Vivado Design Suite QuickTake ビデオチュートリアル

お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供

され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれ

らに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または

貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わな

い (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害に

は、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の

損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能で

あったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に

含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いま

せん。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一

定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件

に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケー

ションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を

使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性

の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セー

フティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用

前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品

を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

© Copyright 2012-2018 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、およびこの文書に含

まれるその他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。 MATLAB および Simulink は、

MathWorks, Inc. の登録商標です。 PCI、 PCIe、および PCI Express は PCI-SIG の商標であり、ライセンスに基づいて使用されていま

す。すべてのその他の商標は、それぞれの保有者に帰属します。

この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] まで、または各ページの

右下にある [フィードバック送信] ボタンをクリックすると表示されるフォームからお知らせください。フィードバックは日本語で

入力可能です。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受

け付けておりません。あらかじめご了承ください。



mailto:[email protected]

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=designing-fpgas-vivado-design-suite-1.html






https://japan.xilinx.com/cgi-bin/docs/ndoc?t=vivado+videos

https://japan.xilinx.com/legal.htm#tos

https://japan.xilinx.com/legal.htm#tos


Documents

Vivado Design Suite - Xilinx · 「Vivado HLS ソースの使用」 新しいセクションを追加。 「Model Composer ソースの使用」 新しいセクションを追加。

Vivado Design Suite - Xilinx · 「Vivado HLS ソースの使用」新しいセクションを追加。「Model Composer ソースの使用」新しいセクションを追加。