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Versal™ プレ ミアム ACAP は、 消費電力とフッ トプリ ン ト を最小限に抑えた適応型プラッ ト フォームで、 画期的なヘテロジニアス統合、 超高性能演算、 コネクティビティ、 セキュ リティを実現します。

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Versal プレ ミアム ACAP:電力効率に優れた適応型プラッ ト フォーム

にネッ トワーク IP を統合

概要

よ り高い帯域幅のメ ト ロ ネッ ト ワークやコア ネッ ト ワークに対する需要は世界中のあらゆる市場で続いており、 今日のテク ノ ロジでは対応しきれなくなっています。 データセンター中心の科学系/企業向け/一般向けアプリ ケーシ ョ ンには、 従来のテク ノ ロジ以上に高効率で高性能な演算が必要です。 分離型のソ リ ューシ ョ ンでは、 性能要件、 熱要件、 帯域幅要件を満たすこ とはできません。

Versal™ プレ ミ アム ACAP は、 消費電力とフッ トプ リ ン ト を最小限に抑えた適応型プラ ット フォームで、 画期的なヘテロジニアス統合、 超高性能演算、 コネクティ ビティ、 セキュリ ティ を実現します。 高度に統合されたこのプラ ッ ト フォームでは、 コネクティ ビティやメモ リ インフラを設計する必要がなく、 ユーザーは独自の中核技術や新しいアルゴ リズムに集中して、 タイム ト ゥ マーケッ ト を最大限に短縮できます。

このホワイ トペーパーでは、 Versal プレ ミ アム ACAP 独自の機能について説明し、 ユース ケースをいくつか紹介します。 さ らに、 ハード ウェア開発者、 ソフ ト ウェア開発者、 データ サイエンティ ス ト などの視点から統合ハード ウェア/ソフ ト ウェア プラ ッ ト フォームのメ リ ッ トについても概説します。

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はじめに

市場の動向は 「常時オン、 どこにでも AI、 すべてオンデマンド」 の時代へ

世界中の市場でよ り高い帯域幅が常に求められており、 今日のテク ノ ロジやフォーム ファ ク ターでは対応しきれないほどです。 CPU 技術や GPU 技術の許容範囲を超えた高効率で広範囲にわたる演算が求められています。

この帯域幅の需要の要因と して、 汎用ネッ ト ワークを介したビデオ ス ト リーミ ング サービスの急成長、 1 人あたり複数の常時接続 IoT デバイス使用の一般化、 スマート インフラの普及、 ク ラウ ド サービスに移行する ト レンドの継続などが挙げられます。 加えて 5G 展開に伴い、 エンドポイン ト帯域幅は 1 接続デバイスごとに 1 桁増加し、 接続デバイス数は、 現在利用されているワイヤレス デバイス数の最大 100 倍に増える見込みです。 このモバイル帯域幅の大幅増によ り、 バッ クホール ネッ トワーク、 メ ト ロ ネッ ト ワーク、 コア ネッ ト ワークの容量を大幅に増やす必要があ り ますが、 増やすこ とができる物理スペースは限られています。

図 1 に、 5G 主導のネッ ト ワーク コア インフラへの投資予測を示します。

現在のスイ ッチ ファブリ ッ クは一般に 1RU ボッ クスで 12.8Tb/s の容量を実装しており、 32 個の 400G OSFP または QSFP-DD フロン ト パネル ポート を必要と します。 次世代のスイ ッチ容量は、 同じフォーム ファ ク ターで 25.6Tb/s まで増える見込みです。 既に密集状態のフロン ト パネルで容量を増やすには、 同じ OSFP および QSFP-DD フォーム ファ ク ターで 1 モジュールあたり 800Gb/s を伝送する必要があ り ます。 光モジュールの電気面は 8 つのシ リ アル リ ンクをサポートするため、 次世代の光モジュールは 1 シ リ アル リ ンクあた り少なく と も 100Gb/s が必要です。 そのため、 システム ベンダーは今後、 新しい SerDes テク ノ ロジの採用が必須とな り ます。

データセンター中心の科学系/企業向け/一般向けサービスの急増によ り、 従来のアーキテクチャでは対応できないほど高効率で広範囲にわたる演算の需要が高まっています。 コネクティビティ IC、 接続 IC、 アクセラレーシ ョ ン IC が分離している従来の処理アーキテクチャは消費電力が大きすぎ、 消費者が望むほどの低レイテンシを実現できません。

コアの通信機器と演算インフラの開発サイクルは数年に及ぶため、 システム ベンダーは今すぐ次世代システムの設計に着手する必要があ り ます。

X-Ref Target - Figure 1

図 1: 5G ワイヤレス展開により、 有線インフラが帯域幅の制約を受ける

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9

8

5G Core Opportunity Forecast (2020 to 2024)

(Source: ABI Research “5G NEXT-GENERATION CORE AND SERVICE-BASED ARCHITECTURE”, July 8, 2019)

7

6

5

4

3

2

1

02020 2021 2022 2023 2024

US

S (

Bill

ions

)

5G NG Core

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システム設計の課題

広帯域幅で高セキュ リティの次世代型ネッ ト ワークや演算インフラを設計するシステム設計者は、 さまざまな課題に直面します。 主な課題には、 次の 3 つが挙げられます。

• 熱とスペースに制約のある環境の中、 よ り広帯域幅のネッ ト ワークに対する需要が高ま り続けている

• 消費者のユーザー エクスペリエンスを満足させるため、 超低レイテンシを実現するスケーラブルで緊密に統合された IC、処理、 ス ト レージが求められている

• 大きな市場シェアを獲得するため、 タイム ト ゥ マーケッ ト を最短にする必要がある

超広帯域幅のアプリ ケーシ ョ ンで最短のタイム ト ゥ マーケッ ト要件を満たすには、 システム設計者が新しいインターフェイス規格のサポート計画を立てる必要があ り ます。 このよ うな新規格には、 800GE、 400G ZR、 Flex イーサネッ ト (FlexE)、 112G ダイレク ト アタッチ ケーブルなどがあ り ます。 規格は承認中に変更される場合があるため、 適応性の高いソ リ ューシ ョ ンを開発するこ とが重要です。 このよ うなソ リ ューシ ョ ンでなければ、 ハード ウェアの再設計に時間を取られ、 市場シェア獲得のチャンスを逃してしま う リ スクが増大します。

データセンターと通信機器はどちらも既に消費電力と熱に関する制約があ り、 現在のテク ノ ロジで対応するのは困難です。 スト レージ、 処理、 システム コン ト ローラー、 高速ネッ ト ワーク インターフェイス、 アクセラレータなどの機能の多くは一般的に個別の IC に実装されるため、 複雑性と消費電力が増大してしまいます。 設計者は、 スペース、 消費電力、 熱といった幅広い制約に対処する必要があ り ます。

データセンターや機械学習 (ML) の高速化アプリ ケーシ ョ ンの場合、 ハード ウェアが実行するアルゴ リズムやタスクはご く頻繁に変化し、 アジャイル開発環境では特にこの頻度が高くな り ます。 この場合、 頻繁にハードウェアの交換が必要になる リ スクが生じます。 加えて、 データセンターや ML のアプリ ケーシ ョ ンはワークロードの種類が多岐にわたり ます。 そのため、 これらのアプリ ケーシ ョ ンでは、 同じアクセラレータ ハードウェアを幅広い種類のワークロードに使用できるこ とが不可欠とな り ます。 つま り、 1 つのデータセンターでさまざまなアクセラレータ モジュールを開発せざるを得なくな り ます。 このよ うな非効率性は R&D リ ソースに影響を与え、 サポート と メンテナンスが困難なまとま りのないアクセラレーシ ョ ン ソ リ ューシ ョ ンを生み、 ソーシングのオーバーヘッ ド と OPEX を増やします。

従来の分離型ハードウェア実装は、 システムの複雑性、 消費電力バジェッ ト、 スペース バジェッ ト 、 BOM コンポーネン ト数、 およびコス ト を増やします。 この複雑性によ り、 帯域幅と演算集積度が高いセキュア アプリ ケーシ ョ ンの R&D が長期化し、 結果的にタイム ト ゥ マーケッ ト も長期化してしまいます。

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Versal プレ ミアム ACAP7nm Versal プレ ミ アム ACAP は、Versal AI コアおよび Versal プライム シ リーズのアーキテクチャ要素を基盤と して高度に統合されたハード ウェア/ソフ ト ウェア プラ ッ ト フォームです。 この基盤は、 次世代の適応型ハードウェア (プログラマブル ロジッ ク )、 インテ リジェン ト エンジン (DSP)、 スカラー エンジン (Arm® CPU および RPU)、プログラマブル ネッ ト ワーク オン チップ (NoC)、 外部メモ リ コン ト ローラー、 各種ペリ フェラル インターフェイスおよび I/O から成り ます。 Versal プレ ミ アム シ リーズの特徴は、 112Gb/s PAM4 ト ランシーバー、 堅牢なイーサネッ トおよび Interlaken コネクティビティ、 高性能暗号化 (HSC) エンジン、 PCIe® Gen5 と DMA/CCIX/CXL の統合ブロッ クです。 図 2 を参照してください。

X-Ref Target - Figure 2

図 2: Versal プレ ミアム ACAP のブロック図

Scalar Engines

Dual-CoreArm

Cortex-R5FReal-Time Processor

Adaptable Engines Intelligent Engines

Programmable NoC

Dual-CoreArm

Cortex-A72Application Processor

VersalAdaptableHardware

PCIe Gen 5

w/DMA &CCIX, CXL

DDR4

MIPI

LVDS

3.3V GPIO

32Gb/s

58Gb/s

112Gb/s

100GMultirate Ethernet

Cores

400GHigh-Speed

Cypto Engines

DSP Engines

WP519_02_030920

Platform Management

Controller

600GEthernet

Cores

600GInterlaken

Cores

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表 1 に、 Versal プレ ミ アム シ リーズの主な性能指数を示します。

Versal プレ ミアム ACAP 固有の機能

GTM ト ランシーバー (112Gb/s PAM4)Versal ACAP の GTM ト ランシーバーは、 16nm Virtex® UltraScale+™ FPGA で使用可能な PAM4 ト ランシーバーの進化版で、次世代のライン レート ノード (112Gb/s) 達成を目的と した改良が加えられています。 ト ランス ミ ッ ターは 4 タ ップ ド ラ イバーで、 メ イン ド ラ イバー 1 個、 プリエンファシスのタ ップ 1 個、 ポス トエンファシスのタ ップ 2 個で構成されます。 レシーバーは ADC ベース デザインです。 つま り、 アナログ AGC および CTLE ステージの後でデータがサンプリ ングされ、 残りのイコラ イゼーシ ョ ンは統合 DSP エンジンによって実行されます。 この DSP エンジンは特に、 判定帰還等化 (DFE) のタ ップ 1 個とフ ィード フォワード イコラ イゼーシ ョ ン (FFE) のタ ップ 31 個の実装を目的と して改良されました。 チャネル減衰はますます捉えにく くなっており、 この減衰が発生する と驚くほどの速さでデータが破損する恐れがあるため、 前世代の GTM ト ランシーバーよ り もタ ップを増やすこ とで問題に対処しています。 GTM ト ランシーバーは最高レート達成のために PAM4 シグナリ ングを使用する一方、 半分のレートで NRZ シグナリ ングを使用するこ と もできます。 これと内部分周器を組み合わせることで、GTM ト ランシーバーは 10G の NRZ レート、 25G の NRZ および PAM4 レート、 50G の NRZ および PAM4 レート、 112G の PAM4 をサポート可能です。

表 1: 主な性能指数

機能 リソース 単位 値

適応型エンジン

システム ロジッ ク セル # (K) 7,352

適応型エンジンのピーク性能 - INT1 TOPs 3514

NoC 断面帯域幅 Tb/s 2.5

メモ リ

オンチップ SRAM 総帯域幅 Tb/s 982

DDR4 メモ リ帯域幅 Gb/s 102.4

LPDDR4 メモ リ帯域幅 Gb/s 136.5

インテ リジェン ト

エンジン

DSP エンジンのピーク性能 - INT8 TOPs 99.0

DSP エンジンのピーク性能 - FP32 TFLOPs 23.1

I/O ト ランシーバー帯域幅 Tb/s 9.04

コネクティビティスループッ ト

Interlaken スループッ ト Gb/s 1800

イーサネッ ト スループッ ト Gb/s 5000

暗号 (AES-256) スループッ ト Gb/s 1600

コネクティビティ ポート

50G イーサネッ ト ポート # 16

100G イーサネッ ト ポート # 50

200G イーサネッ ト ポート # 21

400G イーサネッ ト ポート # 7

PCIe Gen5 ポート # 10

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GTYP ト ランシーバー (32.75G NRZ) Versal プレ ミ アム ACAP には、 16nm Virtex UltraScale+ GTY ト ランシーバーの進化版である GTYP ト ランシーバー (32.75G NRZ) も搭載されています。 Versal プラ ッ ト フォームの GTYP ト ランシーバーは PCIe Gen5 対応で、 PCIe Gen5 の厳しい電気的仕様を満たすよ う調整されています。 その他 100 以上のプロ ト コルにも対応しています。 したがって、 同じ GTYP ト ランシーバーを使用して、 Gen5x8 IC で 256Gb/s のデータをプッシュするこ と も、 DFE のタ ップ 15 個をすべて使用して 25G-LR イーサネッ ト接続するこ と も、 1.5Gb/s で SATA Gen1 接続するこ と も可能です。 GTYP ト ランシーバーにある 5 つの各 PLL にはフラクシ ョナル N フ ィードバッ ク分周器が組み込まれているため、 これらの各種プロ ト コルで同じ基準クロ ッ クを使用できます。

X-Ref Target - Figure 3

図 3: GTM ト ランシーバー (112G PAM4 SerDes) のブロック図

WP519_03_022520

ReceiverCircuitry

RX Datapath

TX Clocks

RX Clocks

TX Datapath

FECCircuitry

TransmitterCircuitry

Ref

eren

ce C

lock

Rou

ting

FIR 128:1 MUX TX PCS

ADCRX

PCSCTLE/AGC

DSP(FFE/DFE)

ADCRX

PCSCTLE/AGC

DSP(FFE/DFE)

PICDR

Adapt

PI

CDR

Adapt

FIR 128:1 MUX TX PCS

FE

CIn

MR

MA

C o

r D

CM

AC

TXOUTCLK

RXOUTCLK

RXOUTCLK

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高度に統合されたプログラマブルで柔軟なコネクテ ィビテ ィ - 600G イーサネッ ト、 PCIe Gen5、 600G Interlaken

Versal プレ ミ アム ACAP には、 通信、 データセンター、 テス トおよび測定アプリ ケーシ ョ ンに不可欠なコネクティ ビティ機能が統合されています。 統合されたコネクティビティ機能には、 600Gb/s イーサネッ ト MAC および PCS、 600G Interlaken (FEC あ り )、 100Gb/s マルチレート イーサネッ ト MAC および PCS、 PCIe Gen5 などがあ り ます。 Versal プレ ミ アム シ リーズでは、これらの機能がさまざまな比率で組み合わされています。 ハード化されたコネクティビティ コアによ り、 標準インターフェイスの実装に必要なロジッ ク ファブリ ッ ク と消費電力が大幅に削減されています。 つま りユーザーは、 よ り小型で消費電力の少ないデバイスに、 広帯域幅の接続機能を実装できます。

統合されたコネクティビティ コアは、 さまざまなアプリ ケーシ ョ ンに適した幅広いコンフ ィギュレーシ ョ ンにプログラム可能です。 これらのコアと高い柔軟性によ り、 イーサネッ ト プロセッサや Interlaken プロセッサにサブモジュールを組み込むことを回避できます。 ユーザーはコア内のさまざまなポイン トに独自のコードを挿入できます。

統合 600Gb/s チャネライズド マルチレート イーサネッ ト サブシステム

最新の標準高速ネッ ト ワーク インターフェイスをサポートするために、 Versal プレ ミ アム ACAP の統合 600G イーサネッ ト MAC/PCS サブシステム (DCMAC) はそれぞれ最大 600G のチャネライズド イーサネッ ト帯域幅を提供します。 次の図に示すよ うに、 帯域幅はさまざまなレートで設定可能です。 DCMAC には、 データ処理と統計用に最大 40 チャネルをサポートする時分割 MAC ブロ ッ クが実装されています。 また、 このモジュールには、 伝送中に発生したエラーを リモート訂正できる KP4 および KR4 前方エラー訂正 (FEC) ブロ ッ ク も実装されています。 ナノ秒 (ns) 以下の高精度タイムスタンプと共に、 FlexE v2.0 規格のサポート も含まれています。 図 5 を参照してください。

X-Ref Target - Figure 4

図 4: GTYP ト ランシーバー (32.75G NRZ) のブロック図

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Channel0

Channel1HSCLK0REFCLK

Distribution

TX0LCPLL

RPLL

RX0

RX1

TX1

Channel2

Channel3HSCLK1

TX2LCPLL

RPLL

RX2

RX3

TX3

IBUFDS_GTYE5OBUFDS_GTYE5

GTREFCLK0

IBUFDS_GTYE5OBUFDS_GTYE5

GTREFCLK1

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DCMAC は高性能な統合ブロ ッ クで、 主に次のよ うな機能があ り ます。

• 複数の構成

o 1 x 400GEo 3 x 200GEo 6 x 100GE

• 時分割 600GE MAC ブロ ッ ク

o データ処理と統計用に 40 チャネルをサポート

• 統合 FECo (オプシ ョ ン) 統合 RS-FEC (KP4/KR4) o OTN 用の FlexO FECo (オプシ ョ ン) FEC 専用モード

• 長期運用のための FlexE サポート (シム パスあ り )• IEEE Std 1588 タイムスタンプ: ナノ秒 (ns) 以下の精度

X-Ref Target - Figure 5

図 5: DCMAC - 統合 600G チャネライズド マルチレート イーサネッ ト サブシステムのブロック図

WP519_05_022520

FlexE Shim /NG OTN Mapping

FlexE Shim /NG OTN Mapping

FlexO Mode

GTInterface

66B Codes

66B Codes 514-BitCode Words

FEC BypassMode

Up to 600G ofMAC Processing

400G PCS

200G PCS

200G PCS

200G PCS

100G PCS

100G PCS

100G PCS

100G PCS

100G PCS

100G PCS

FE

C (

KP

4/K

R4)

Lane

Alig

nmen

t

SystemInterface

– Mutiple Channels– 40 Channels for MAC– RX Stats fromPCS & FlexE Shim

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統合 600Gb/s Interlaken 高速チップ間インターフェイス

FPGA、 ACAP、 ASIC、 ASSP の間で最新の高速データ伝送をサポートするために、 Versal プレ ミ アム デバイスには複数の 600Gb/s Interlaken インターフェイスが統合されています。 これらのハード IP コアは、 フロー制御が組み込まれたチャネライズド インターフェイスをサポート しています。Versal プレ ミ アム プラ ッ ト フォームの GTM (112G PAM4) および GTYP (32.75G NRZ) ト ランシーバーは、 PCB、 バッ クプレーン、 ケーブル PHYレイヤーを許可します。 図 6 を参照して ください。

機能の概要は次のとおりです。

• ト ランシーバーは最大 600Gのチャネライズド帯域幅と適応型レート を使用します。 次に例を示します。

o 12 x 56.42Go 24 x 28.21Go 24 x 12.5G

o 上記以外のレート と帯域幅もプログラム可能

• 柔軟な AXI-S ユーザー インターフェイス : 2048b ～ 512b のデータ幅を設定可能

• (オプシ ョ ン) 統合 RS-FECo 100G/50G RS-FEC (KP4)

o FEC 専用モード • あらゆる設定に対応するレーン デコ ミ ッシ ョニング

X-Ref Target - Figure 6

図 6: 統合 600G Interlaken と FEC のブロック図

WP519_06_022520

ILKN

Up to 600GProtocol Logic

LaneManagement

KP4 FEC

SerDesInterfaceAXI-S

CustomerLogic

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PCIe Gen5 との統合ブロック

Versal プレ ミ アム ACAP には、 PCIe 用統合ブロッ ク と して次の 2 種類があ り ます。

• PCIe Gen5 (PL PCIE5) と Compute Express Link (CXL)(1)

• PCIe Gen5 と DMA および CCIX (CPM5)

これらの統合ブロ ッ クは新しい GTYP ト ランシーバーと連携して、 1 レーンあたり 32GT/s (一般に Gen5 と呼ばれる ) から、 1 レーンあたり 16GT/s (Gen4)、 1 レーンあたり 8GT/s (Gen3)、 1 レーンあたり 5GT/s (Gen2)、 1 レーンあたり 2.5GT/s (Gen1) までをサポート します。

CPM5 ブロ ッ クには、 PCIe デザイン対応コン ト ローラーのサブブロ ッ クが 2 つ含まれており、 それぞれにキュー ベースのダイレク ト メモ リ アクセス (QDMA) コン ト ローラーが統合されています。 各コン ト ローラーは独立してカスタマイズでき、NoC や適応型ハードウェアのプログラマブル ロジッ ク ファブリ ッ クへの直接接続を可能にします。 CPM5 には、 CCIX (Cache Coherent Interconnect for Accelerators) デザインをサポートするためのサブブロ ッ ク も含まれています。 これによ り、演算高速化アプリ ケーシ ョ ン用に任意の CCIX 対応プロセッサを使用して、 キャ ッシュ コ ヒーレン ト なアクセラレーシ ョ ンを実現できます。 CPM5 ブロ ッ クは 16 GTYP ト ランシーバーにアクセスできます。

1. ハード IP と ソフ ト IP の組み合わせによって実装される CXL。

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CPM5 でサポート される最大リ ンク幅の設定は 2*Gen5x8 または Gen4x16 です。 各リ ンクは、 PCI Express Base Specification の任意のリ ビジ ョ ンに準拠するデバイス と連携できます。 Versal アーキテクチャには、 旧アーキテクチャからのエンドポイン トおよびルート ポートのサポート と共に、 CPM でのスイ ッチ/ブリ ッジ アプリ ケーシ ョ ンのサポート も加わっています。 図 7 に、 CPM5 のブロ ッ ク図を示します。

PL PCIE5 は、 Versal AI コア ACAP および Versal プライム ACAP に導入された PL PCIE4 の拡張版で、 プロ ト コル リ ビジ ョ ンがアップグレード されています。 CPM5 と同様、 PL PCIE5 ブロ ッ ク も GTYP ト ランシーバーと連携して、 全範囲のデータ レート をサポート します。 PL PCIE5 でサポート される最大リ ンク幅設定は Gen5x4、 Gen4x8、 Gen3x16 です。 各リ ンクは、PCI Express Base Specification の任意のリ ビジ ョ ンに準拠するデバイス と連携できます。 Versal アーキテクチャには、 旧アーキテクチャからのエンドポイン トおよびルート ポートのサポート と共に、 PL PCIE ブロ ッ クでのスイ ッチおよびブリ ッジ アプリ ケーシ ョ ンのサポート も新たに追加されています。 図 8 に、 PL PCIE5 のブロ ッ ク図を示します。

X-Ref Target - Figure 7

図 7: CPM5 PCIe と DMA & CCIX のブロック図

WP519_07_030420

QDMA & RP

Phy

sica

l Lay

er

Tra

nsce

iver

sT

rans

ceiv

ers

AXI4

Link

Lay

er PC

IeLa

yer

CC

IXLa

yer

QDMA & RP

Phy

sica

l Lay

er

Link

Lay

er

CC

IXLa

yer

PC

IeLa

yer

NoC

AXI4

AXI-Stream

CHI

AXI-Stream

NoC

AXI4

CacheCoherent

Meshw/Snoop

Filters

CCIXto CHIBridge

CCIXto CHIBridge

L2CacheCluster

L2CacheCluster

CHI

PLCPM5 • Clock• Reset• Debug

PCIe / CCIX 1

PCIe / CCIX 0

NoC

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高性能暗号化 (HSC) エンジンVersal プレ ミ アム ACAP の各高性能暗号化 (HSC) エンジンには、 最大 40 チャネルで最大 400Gb/s のバルク暗号化性能を持つ AES-GCM-256/128 エンジンが実装されています。 このエンジンは、 600G イーサネッ ト サブシステムに接続できます。 HSC エンジンは最大 4 つまで使用でき、 最大 1.6Tb/s のライン レート暗号化を実現します。

各 HSC コアは MACsec と IPSec の両方をサポート します。 また、 100G あたり最大 128 の SA (Security Association) で、 帯域幅を 1 つの 400G チャネル、 2 つの 200G チャネル、 または 4 つの 100G チャネルにできます。 適応型ハードウェアのソフ ト ロジッ クを使用する場合、 追加の SA を実装可能です。 図 9 を参照してください。

X-Ref Target - Figure 8

図 8: PL PCIE5 のブロック図

WP519_08_030420

Phy

sica

l Lay

er

Tra

nsce

iver

s

Link

Lay

er PC

IeLa

yer

CC

IXLa

yer

AXI-Stream

Physical Layer Interface

Configuration Interface

UltraRAM Interfaces

PL

PCIe

• Clock• Reset• Debug

PL PCIE5

X-Ref Target - Figure 9

図 9: 統合 400G 高性能暗号化エンジン

WP519_09_030420

Control, Stats, and KAT

AES-GCM-256/128Encryption

HeaderProcessing

& SALookups

HeaderProcessing

& SALookups

PacketProcessing

PacketProcessing

AES-GCM-256/128Decryption

HSC Integrated Block

AXI-StreamAXI-Stream

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ユース ケースの例

データセンター ネッ トワーク : 3.2Tb/s データセンター インターコネク ト プラッ ト フォーム

今日の爆発的な帯域幅需要は、 その大半が結局のと ころデータセンターに影響を与えています。 データセンターは、 幅広いユーザーやアプリ ケーシ ョ ンにコンテンツやサービス、 プロセス データ、 ト ランザクシ ョ ンを提供しています。 帯域幅とサービスの急増は、 データセンターへ/からのリ ンクだけでなく、 地理的に分散されたデータセンター サイ ト をつなぐデータセンター インターコネク ト (DCI) リ ンクでも発生しています。 DCI 機器は、 サーバー側およびト ランスポート側の各種光技術やプロ ト コルに対応できる と共に、 セキュアで費用対効果の高いプラ ッ ト フォームで新しい規格や進化版の規格に適応できる必要があ り ます。

Versal プレ ミ アム ACAP では、3.2Tb/s の容量と 1.6Tb/s のライン レート暗号化によって幅広い標準/新規プロ ト コルや光技術をサポートする 1RU システムまたはシングル カードを実装できます。 コネクティ ビティ コアと暗号化コアの画期的な統合により、 単一の Versal プレ ミアム ACAP でこれを実現できます。 次のブロ ッ ク図に、 メ インス ト リームの 100G 光モジュールと新しい 400G 光モジュールをブリ ッジする実装を示します。 図 10 を参照してください。

この例では、 32 チャネルの 100G FlexE がサーバー側に実装され、 QSFP28 光モジュールに 4 つの 25G NRZ で接続されています。 ライン側には 8 チャネルの 400G イーサネッ トが実装され、次世代の光モジュールに 4 つの 112G PAM4 で接続されています。 光モジュールは、 QSFP-DD または OSFP フォーム ファ ク ターになるこ とが見込まれます。 ハード化されたイーサネッ ト ブロ ッ クは、 RS-FEC およびマルチレート PCS 採用の 100G FlexE をサーバー側に実装し、 KP4 FEC 採用の 400GE をライン側に実装する目的で使用されます。 1.6Tb/s の AES256 ライン レート暗号化は、 4 つの 400G HSC エンジンに実装されます。 デュアルコア Arm Cortex®-A72 プロセッサは、 制御機能とポート管理機能を実装する目的で使用されます。 これによ り、 効率的で容易にプログラム可能なシステムおよびネッ ト ワーク管理が実現します。 これらの機能はすべて Versal プレ ミ アム ACAP の統合ハード IP ブロ ッ クに実装されます。 つま り、 ASIC ク ラスのワッ ト あた りの性能が実現し、 消費電力と これらの機能専用のシ リ コン エリ アが最小限に抑えられます。

ロジッ ク ファブリ ッ クを必要とする残りの機能は FlexE シムです。 FlexE シムは、 1 つ以上のイーサネッ ト PHY 上でボンディング、 チャネライゼーシ ョ ン、 サブレーティングを実現します。 たとえば、 このシムによ り、 2x100GE インターフェイスが 10GE、 25GE、 50GE の独立チャネルを伝送可能になり ます。

X-Ref Target - Figure 10

図 10: 3.2Tb/s データセンター インターコネク トのブロック図

WP519_10_030520

8••

2

Embedded Control &Port Management Programmable NoC Versal Premium ACAP

100G FlexE

100G FlexE

100G FlexE

32G

Ser

Des

(GT

Y) M.R.

PCSFlexEShim

400GMAC

400G High-Speed

CryptoEngine

112G

(GT

M)

1QSFP28

QSFP28

QSFP28

QSFP28

QSFP28

QSFP28

QSFP28

32xMainstream100G Optics

•••

Fiber

4x 25GFuture Optics

Future Optics

Future Optics

Future Optics

Future Optics

Future Optics

Future Optics

Future Optics

8xEmerging

400G Optics(112G PAM4)

Fiber

4x 112G100G FlexE

Hard IP Soft IP

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有線ネッ トワーク : 2.4Tb/s クライアン ト インターフェイス カード

一般的なパケッ ト ベースのク ライアン ト インターフェイスにサービスを提供する ト ランスポート アプリ ケーシ ョ ンでは、Versal プレ ミ アム ACAP によ り、 ク ライアン トのさまざまなデジタル ト ラフ ィ ッ ク とサービスを効率的にブリ ッジし、 業界標準の OTN ラ ッパーにカプセル化するこ とが可能です。 この例では、 統合チャネライズド イーサネッ ト、 Interlaken、 FEC に加え、 112G および58G PAM4 GTM ト ランシーバーと 32.75G GTYP ト ランシーバーを利用するこ とで、 容量 2.4Tb/s のクライアン ト インターフェイス カードが Versal プレ ミ アム ACAP に実装されています。 適応型ハードウェアのロジッ ク ファブ リ ッ クは、 ODUk マッピング、 セグメンテーシ ョ ンと リ アセンブ リ (SAR)、 ODUk オーバーヘッ ド機能の実装に使用されます。 図 11 を参照して ください。

Versal プレ ミアム ACAP にト ランスポート クライアン ト カードを実装するメ リ ッ ト

ク ラ イアン ト カードは、 動的なク ライアン ト インターフェイス要件に容易に適応できます。 同じハード ウェア プラ ッ トフォームを利用しながら光モジュールをアップグレードするこ とで、 ク ライアン ト向けの新しい光技術規格 (112G PAM4 チャネルで実装される 800GE や 400GE など) を採用できます。 イーサネッ ト、 FEC、 Interlaken を Versal プレ ミ アム ACAP の専用ハード IP に実装する と、 ASIC ク ラスの電力消費効率を実現する と同時に、 ロジッ ク ファブ リ ッ クの リ ソースをマッピング、オーバーヘッ ド、 および SAR 機能、 そして差別化機能の実装用に解放できます。

小売分析: ビデオ コンテンツ分析用の適応型アクセラレータ

小売業は、 損失保護 (LP)、 費用対効果の高いリ アルタイムの在庫管理、 マーケティングのパーソナライズによる収益最大化といった多面的な課題に直面しています。 データ主導型のビデオ コンテンツ分析システムを利用する と、 LP リ ス クを効率的に特定し、 在庫に関する リ アルタイムで実用的な情報を自動提供し、 売上を最大化する方法でカスタマー エクスペリエンスを調整できます。 Versal プレ ミ アム ACAP ならば、 ビデオ メ タデータの識別、 抽出、 分類が可能なビデオ分析ソ リ ューシ ョ ンを単一プラ ッ ト フォーム上に構築できます。 図 12 を参照してください。

X-Ref Target - Figure 11

図 11: 2.4Tb/s クライアン ト インターフェイス カードのブロック図

WP519_11_030420

BP

2.4T Client Card

OSFPDD

OSFPDD

OSFP28

OSFP28

OSFP28

OSFP28

400GE

400GE

100GE

100GE

100GE

100GE

ODUkMap/Demap

FICASIC

SAR

ODUkOH

ACAP 1

Interlaken

OSFPDD

OSFPDD

OSFP28

OSFP28

OSFP28

OSFP28

400GE

400GE

100GE

100GE

100GE

100GE

ODUkMap/Demap

FICASIC

SAR

ODUkOH

ACAP 2

Interlaken

Versal Premium

Versal Premium

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このユース ケースでは、 Versal プレ ミ アム ACAP のシェル機能と役割機能を使用するこ とで、 設計者が特定の役割におけるアプリ ケーシ ョ ンと ML アルゴ リズムの実装に集中できる と同時に、ACAP の既製のシェル コネクティビティ とセキュ リ ティ機能を利用できます。 この役割は、 ソフ ト ウェア プログラム可能な演算カーネルと して ACAP の適応型ハードウェアと DSP エンジンに実装されます。 演算カーネルには、 ビデオ分析ライブラ リから調達した機能がロード されます。 このよ うなライブラリによ り、 オブジェク ト検出、 イ メージ分類機能、 ビデオ エンコード /デコード /スケーリ ングといった主要なスマート リ テール機能を高速化できます。 ザイ リ ンクスの Deep Learning Processor Unit (DPU) には、 幅広い CNN を実装できます。 DPU は Versal プラ ッ ト フォームの適応型ハードウェアにも組み込まれています。 これによ り、 DPU を継続的に最適化および更新して、 速いペースで進化する AI の世界に遅れるこ とはあ り ません。 最も重要な点は、 最大 123TB/s のメモ リ帯域を提供する演算カーネルに隣接して、 最大 1Gb のオンチップ SRAM を使用できるこ とです。 これは、 CNN、 RNN、 MLP などの AI アクセラレーシ ョ ンに不可欠です。 加えて、 ACAP はバッチ サイズ 1 を容易に処理できます。 これによ り、 GPU や CPU ベースのアーキテクチャに特有のメモ リ ボ トルネッ クやバッチ サイズ スループッ トの制限が解消され、 Resnet50 で最大 13,000 イ メージ/秒を処理可能になり ます。

Versal プレ ミ アム ACAP のシェルには、 プラ ッ ト フォームのコネクティ ビティ と暗号化機能が備わっています。 ホス ト接続は PCIe 対応の統合ブロッ クによって提供されます。 このブロ ッ クは Gen5 レート を処理でき、 統合 DMA エンジンとペアになります。 ネッ ト ワーク接続は、 最大 5Tb/s のチャネライズド帯域幅を提供するイーサネッ ト サブシステムによって処理されます。 HSC エンジンは、 AES-256/128 暗号化、 MACsec、 IPSec を使用したセキュア通信を実現します。 すべてのシェル機能と役割機能は、 最大 2.2Tb/s の断面帯域幅を処理可能なプログラマブル NoC を介して相互接続されます。

Versal プレ ミ アム ACAP をベースに構築されたビデオ分析システムは、 堅牢性と適応性に優れた非常に高性能なプラ ッ トフォームと して、 小売事業者の損失を最小化する と共に収益を最大化するための実用的な情報を提供します。

X-Ref Target - Figure 12

図 12: 小売向けのビデオ コンテンツ分析アクセラレータ

WP519_12_030520

PCIe w/ DMA

HostCommunication

Programmable NoC

Pro

gram

mab

le N

oC

Pro

gram

mab

le N

oC

Shell

Versal Premium ACAP

MultirateEthernet

HSCEngine

SecureNetworkConnectivity

ObjectDetection

VideoDecoding

ImageClassification

Video Analytics LibraryVideo

Scaling

ComputeKernels

994Mb SRAM

Role

123TB/s

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ネッ トワーク テスト : 容量 3.2Tb/s の 800G L2-L3 ネッ トワーク テスター

ク ラウ ドや企業のデータセンターでは、 複数のベンダーから提供されたサーバー、 スイ ッチ、 ルーター、 アプライアンスなどの機器を使用してインフラを構築しています。 機器ど う しが連携し、 目的の ト ラフ ィ ッ クを適切に処理できるよ うにするには、 特定の OSI レイヤーで機器をテス トする必要があ り ます。 テス トのレベルには、 一般に次の 2 つがあ り ます。 レイヤー 2-3 (L2-L3) テス トは、 イーサネッ ト スイ ッチ、 ブ リ ッジ、 ルーターなどの機器を対象と します。 レイヤー 4-7 (L4-L7) テス トでは、 ルーター、 ビデオ サーバー、 メディア ゲート ウェイ、 ファ イアウォールなどの機器をアプリ ケーシ ョ ン レベルでテス トします。 Versal プレ ミ アム ACAP はどのレイヤーでのテスター実装にも適していますが、 こ こでは 800Gb/s L2-L3 テス ト機器に重点を置きます。

L2-L3 テス ト機器では、 所定のプロ ト コルでフォルト挿入 ( 「ジャ ミ ング」 と も呼ばれる ) と全機能分析を可能にする非標準機能を実装するために、 高度にカスタマイズされたプロ ト コル ロジッ クが必要です。 このよ うなテスターはスペース と消費電力の制約を受けるため、 消費電力効率の良い IC に BOM コンポーネン ト を統合して、 高度にカスタマイズされたプロ ト コル ロジッ クを処理可能にする必要があ り ます。

Versal プレ ミ アム ACAP の適応型ハードウェアは、 高度なプログラムが可能で、 非常に大きなプロ ト コル ロジッ ク ブロ ッ クを実装できるだけのロジッ ク容量があるため、 このよ うな高度にカスタマイズされたプロ ト コル ロジッ クの実装に非常に適しています。

図 13 に、 800G L2-L3 ネッ ト ワーク テスターのブロ ッ ク図を示します。 このテスターは 800G のチャネルをサポート し、 最大 4 チャネルで容量 3.2Tb/s に対応します。

X-Ref Target - Figure 13

図 13: 容量 3.2Tb/s の 800G L2-L3 ネッ トワーク テスター

WP519_13_030420

Analytics OffloadVeresal Premium VP1202

Interface ACAP 1Versal Premium VP1502

• Time stamps• Latency• Loss of Frames• Advanced Statistics

CPU

PCIeGen5

MAC PCS

Programmable NoC

Memory Controller

External Memory

FEC

Interface ACAP 2Versal Premium VP1502

MAC PCS

Programmable NoC

Memory Controller

FEC

•••

External Memory

•••

Interlaken

8x112GPAM4

Interlaken•••

•••

FrontPanel800G

8x100G4x200G2x400G1x800G

8x112GPAM4

FrontPanel800G

8x100G4x200G2x400G1x800G

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図 13 のインターフェイス ACAP には、 PCS、 MAC、 FEC の各機能が実装されています。 各インターフェイス ACAP には、800G のス ト リーム 1 つか、 よ り低速のス ト リームを複数 (8x100G、 2x400G など) を実装できます。 バッ クエンドでは、 オフロード分析 ACAP に次の機能がライン レートで実装されます。

• フレーム損失 %• 往復レイテンシ • パケッ ト ジッ ター

• 到達間隔 • シーケンス エラー

• タイムスタンプ

インターフェイス ACAP は中集積度の Versal プレ ミ アム デバイスに、 一方オフロード分析 ACAP は最小の Versal プレ ミ アム デバイスに実装できます。 この分割は一般的なテスター アーキテクチャを代表するものですが、 ベンダーによっては、 1 つの大きな Versal プレ ミアム ACAP に全機能を実装するこ とを選択する場合もあ り ます。

L2-L3 ネッ トワーク テスターに Versal プレ ミアム ACAP を使用するメ リ ッ ト

112G PAM4 の統合によ り、 外部ギアボッ クス (bitmux と も呼ばれる ) を使用して、 テスター内でフロン ト パネル インターフェイスを メ インス ト リームのレートやプロ ト コルにブリ ッジする必要がなくな り ます。 そのため、 ベンダーは最新のプロ ト コルと最速のレート をサポートできます。 また、 ボードの複雑性、 デバイス数、 BOM コス ト も削減されます。 ギアボッ クスの代わりに Versal プレ ミアム ACAP を使用する と、 シ リ アル信号のアイ開口とマージンを完全に把握でき、 ギアボッ クス ベースの実装では不可能なさまざまなタイプのジッターを分析できます。

Versal プレ ミ アム ACAP の統合 KP4 FEC ブロ ッ クは、 400G+ プロ ト コル FEC のサポート を可能にします。 FEC はメ イン ダイに実装されているため、 ユーザー ロジッ クや組み込みイーサネッ ト MAC および PCS ブロ ッ クから標準の配線リ ソースを介して容易にアクセスできます。 MAC/PCS と FEC が SerDes に直接接続されるチップレッ ト実装に比べて、 このアーキテクチャには明らかな利点が 2 つあり ます。 第一に、 カスタム プロ ト コルが、 本来ならば高速 SerDes データパスに使用されるチップレッ トへの接続を借用せずに、 FEC に直接アクセスできます。 第二に、 消費電力とそれに関連する放熱がファブリ ック全体で分散されてホッ ト スポッ トが解消し、 デバイス全体の性能を最大限に高めるこ とができます。

PCIe Gen5 と DMA の統合 (ハード化された) ブロ ッ クを使用する と、 ロジッ ク リ ソースに影響を与えずに、 消費電力効率の良い PCIe インターフェイスを実装できます。 これによ り、 カスタム プロ ト コル ロジッ クを実装するためのロジッ ク ファブ リ ックの使用可能性が最大限に高ま り ます。

WP519 (v1.0) 2020 年 3 月 10 日 japan.xilinx.com 18

Versal プレ ミアム シリーズのメ リ ッ トVersal プレ ミ アム ACAP に統合された機能を活用するこ とで、 コス ト、 複雑性、 タイム ト ゥ マーケッ ト を大幅に削減できると同時に、 カスタマーが独自の中核技術に一層注力できるよ うにな り ます。

Versal プレ ミ アム ACAP には、ネッ ト ワーク化された ASIC のよ うな統合ブロ ッ クにさまざまな重要機能が統合されています。これによ り、 カスタマーの主要な差別化要因となるカスタム アクセラレータやロジッ クを適応型ハードウェアに実装するためのロジッ ク リ ソースが解放されます。 統合によって、 多くのアプリ ケーシ ョ ンでハード ウェア実装が必要となる IC の数を最小限に減らせるため、 フッ トプ リ ン ト 、 消費電力バジェッ ト、 コンポーネン ト数を大幅に削減できます。

さ らに重要な点と して、 Versal プレ ミ アム ACAP では、 デバイスへの/からの/経由の効率的なデータ移動、 多数の高速通信インターフェイス、 カスタム階層および既製のメモ リ サブシステム、 セキュ リ ティ処理、 アプリ ケーシ ョ ンと リ アルタイム処理、 およびソフ ト ウェア制御によるプラ ッ ト フォーム管理があらかじめ構築されています。 これらのサブシステムはすべて、プログラマブル NoC を介してハード IP にオフロードできます。

Versal プレ ミ アム ACAP には大規模かつネッ ト ワーク化されたハード IP が統合されているため、 システム設計を大幅に簡素化できます。 その分、 設計者や R&D チームは次の大きなプロジェク トに取り組む際に、 インフラではなく独自の主要アルゴリズムやプロ ト コルを最適に実装するこ とに注力できます。 さ らには、 ク ラス最高の性能と ワッ ト あた り帯域幅で大量のデータを移動および処理可能な適応型アクセラレータを使用するこ とで、 ユーザーの中核技術を短期間で商品化できます。

22 倍相当のロジック容量

Versal プレ ミ アム デバイスのハード IP 統合の拡張によ り、 ザイ リ ンクスの旧世代のハイエンド FPGA である 16nm Virtex UltraScale+ デバイスに比べて 22 倍の演算集積度が可能になっています。 この例では、 Virtex UltraScale+ FPGA の同等のロジック リ ソース と、 Versal プレ ミアム ACAP VP1802 のハード化された IP コアを比較しています。 600G のチャネライズド イーサネッ ト MAC、 100G のマルチレート イーサネッ ト MAC、 400G の HSC エンジン、 600G の Interlaken と FEC を実装する設計の場合、 Virtex UltraScale+ FPGA ならば 22 個必要です。 Versal プレ ミアム ACAP VP1802 にはこれらの機能がすべてハード IP に実装されているだけでなく、 ロジッ ク容量が Virtex UltraScale+ VU13P の約 2 倍になり、電力プロファイルが大幅に削減されます。 図 14 を参照してください。

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112G PAM4 ト ランシーバーにより帯域幅密度を倍増、 レイテンシを半減

100Gb/s 以上の帯域幅を必要とするコア/メ ト ロ /DCI ネッ ト ワーク アプリ ケーシ ョ ンの場合、 フロン ト パネルのラ ッ ク スペースを効率良く使用するこ とが常に求められます。 ビジネス用、 商用、 および民生用アプリ ケーシ ョ ンでは、 ユーザー エクスペリエンスを最大限に高めるためにレイテンシをできるだけ減らす必要があ り ます。 コア/メ ト ロ /DCI インフラに 112G PAM4 ト ランシーバーを使用する と、 16/14nm の 58Gb/s PAM4 テク ノ ロジに比べて、 1 ポート あた りの帯域密度が倍増し、 所定のデータ ペイロード送信時のレイテンシが 50% 削減されます。 ポート密度を上げる と、 消費電力と ラ ッ ク スペースを節約できるため OPEX が減り、 レガシ インフラを維持したままで通信アプリ ケーシ ョ ンやデータセンター アプリ ケーシ ョ ンのユニット単位の帯域幅を倍増させるこ とができます。 帯域幅向上によってレイテンシを最小化する と、 アプ リ ケーシ ョ ンの応答性を向上でき、 顧客満足度やユーザー エクスペリエンスの向上につながり ます。 これは、 地理的に分散されたデータセンターを接続する際に、 レイテンシの影響を抑えるのに役立ちます。 図 15 を参照してください。

X-Ref Target - Figure 14

図 14: 22 個の Virtex UltraScale+ ハイエンド FPGA に相当するロジックを単一の Versal プレ ミアム VP1802 ACAP に統合

WP519_14_030520

VU9P

VU3P

600G EthernetEquivalent FPGA-per-Core

Floorplan of Smallest Versal Premium Device

Multi-FPGA Functionality & Integration in Smallest Device

100G EthernetEquivalent FPGA-per-Core

Note: Equivalent logic density represents all available configurations of integrated Ethernet, Interlaken, and Cryptographic cores.

VU7P

VU7P

600G InterlakenEquivalent FPGA-per-Core

400G High-Speed Crypto EngEquivalent FPGA-per-Core

XPIO

XPIO

DDR Controller

ProgrammableLogic

DDR Controller DDR Controller

DDR ControllerDDR Controller DDR ControllerD

CM

AC

MR

MA

CD

CM

AC

MR

MA

C

MR

MA

CM

RM

AC

HS

CH

SC

ILK

ND

CM

AC

MR

MA

CM

RM

AC

DC

MA

CIL

KN

HS

CH

DH

D

Programmable NoC

Programmable NoC

ProcessingSystem &Platform

ManagementT

rans

ceiv

ers

Tra

nsce

iver

s

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スケーラビリテ ィおよび適応性: 1 つのプラッ ト フォームで多様かつ動的な光技術市場に対応

光インターフェイスを統合するシステムやカードの設計を計画する際、 設計者は最新かつ最高の帯域幅と集積度の光技術規格をサポートするか、 既に量産され広く採用されている標準光技術をサポートするかの選択に迫られます。 さ らに、 数テラビットの容量で設計されたシステムで、 1G ～ 10G のアクセス レートに対応する必要もあ り ます。Versal プレ ミ アム ACAP の場合、一貫性のある統一ユーザー インターフェイスを備えたハード ウェア/ソフ ト ウェア プログラマブル プラ ッ ト フォーム 1 つで、システム ソフ ト ウェアが提供するサービスを 1GE ほどの最低レートのインターフェイスから、 来たる 800GE などの最高レートのインターフェイスまで拡張できます。 ACAP ハードウェア/ソフ ト ウェア プラ ッ ト フォームはルッ ク アンド フ ィールが共通しているため、 R&D チームの作業効率も向上できます。 Versal プレ ミ アム ACAP は適応性が高いため、 規格が最終決定する前にシステムを運用した場合でも、 最新のプロ ト コルと光技術規格を既存のインフラに統合できます。

DSP の柔軟性と性能向上 DSP 関連のアプリ ケーシ ョ ンは広く普及されており、 5G 通信とテス ト、 アビオニクス、 ハイパースケール データセンターの AI 推論など、 ほぼすべての市場に関わっています。 これらのアプリ ケーシ ョ ンで共通して必要なものは、 基本的な機能と、FFT や行列乗算処理用の主に積和演算 (MAC) といった演算機能です。 Versal プレ ミ アム ACAP は、 さまざまなデータ型 (整数、 単精度/混合精度浮動小数点など) を用いて MAC をサポート しており、 精度、 確度、 消費電力に合わせて動的に調整可能です。 Versal プレ ミ アム ACAP の DSP リ ソースは、時間の経過やアルゴ リズム実装の進化に伴って変化するワークロードに合わせて再プログラム可能です。

Versal アーキテクチャの DSP エンジンは DSP58 ブロ ッ クをベースにしています。 このアーキテクチャは旧世代の DSP48 スライスをベースに構築されており、 ご く一般的なオペランド (INT8、 32 ビッ ト浮動小数点、 18 ビッ ト複素演算など) で Virtex UltraScale+ FPGA よ り も優れた性能を発揮します。 現在、 これらのデータ型はすべて Versal プラ ッ ト フォームの DSP エンジンでネイティブ サポート されています。 Versal プレ ミアム デバイスには、 消費電力の少ない高速かつ小型の DSP ブロッ クが最大 14,000 個備わっています。 DSP リ ソースは、 デジタル信号処理のほかにも多くのアプリ ケーシ ョ ンで速度と効率性を向上させます。 このよ うなアプリ ケーシ ョ ンには、 バス幅の広いダイナミ ッ ク シフター、 メモ リ アドレス ジェネレーター、 多入力マルチプレクサー、 メモ リ マップされた I/O レジスタが含まれます。

向上した DSP 性能を実証するため、 大半の DSP リ ソースを備えた旧世代のハイエンド Virtex UltraScale+ VU13P FPGA と、 大半の DSP リ ソースを備えた Versal プレ ミ アム ACAP (VP1802) の比較を次に示します。 図 16 を参照してください。

X-Ref Target - Figure 15

図 15: ザイリンクス SerDes のノードあたり帯域幅合計

WP519_15_030420

20

18

16

Aggregate SerDes Bandwidth (Tb/s)

14

12

10

8

6

4

2

028nm Virtex UltraScale FPGA

NRZ16nm Virtex UltraScale+ FPGA

PAM4 + NRZ

1.5X

7nm Versal Premium ACAP PAM4+ NRZ

2.1X

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まとめVersal プレ ミ アム ACAP は、 新しい規格やアルゴ リズムに適応するプラ ッ ト フォーム上に、 電力効率が最適化され、 ネッ トワーク化された IP コアを統合した画期的なソ リ ューシ ョ ンであ り、 メ ト ロ /コア ネッ ト ワークや最先端の演算高速化アプリケーシ ョ ンに適しています。 Versal プレ ミ アム ACAP プラ ッ ト フォームは、 最大 123TB/s のレートでアクセス可能な最大 1Gb のオンチップ SRAM に隣接して超高性能な演算ファブリ ッ クを配置しており、 次世代の演算アプリ ケーシ ョ ンに適しています。 統合されたコネクティビティは、 メ ト ロ /コア ネッ ト ワーク アプリ ケーシ ョ ンに適した最大 5Tb/s のイーサネッ ト接続と、データを多用する演算アプリ ケーシ ョ ンに適した高速データ移動を提供します。 Versal プレ ミ アム プラ ッ ト フォームの適応型ハードウェアは 700 万以上のシステム ロジッ ク セルを提供するため、 高度に差別化されたロジッ ク と最新のアルゴ リズムを実装できます。 このヘテロジニアス プラ ッ ト フォームでは、 コネクティ ビティ、 プロセッサ、 カスタム メモ リ階層、 セキュリ ティ、 カスタマイズ可能な演算ファブリ ッ クがあらかじめ構築されているため、 タイム ト ゥ マーケッ トが大幅に短縮され、課題の多い演算アプリ ケーシ ョ ンやネッ ト ワーク アプリ ケーシ ョ ンの市場シェアを獲得できます。

Versal アーキテクチャに共通する機能の詳細は、 『Versal アーキテクチャおよび製品データシート : 概要』 (DS950: 英語版、 日本語版) を参照してください。

X-Ref Target - Figure 16

図 16: Versal プレ ミアム ACAP (VP1802) と Virtex UltraScale+ FPGA (VU13P) の DSP 性能比較

WP519_16_030420

120

100

80

60

40

20

0INT8 (TOPs)

2.5X

1.5X3X

2X

INT16 (TOPs) FP32 (TOPs) CINT18 (TOPs)

VU13PVP1802

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改訂履歴次の表に、 この文書の改訂履歴を示します。

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当該損害や損失が合理的に予見可能であった り、 ザイ リ ンクスがそれらの可能性について助言を受けていた場合であったと しても同様です。

ザイ リ ンクスは、 本情報に含まれるいかなる誤り も訂正する義務を負わず、 本情報または製品仕様のアップデート を貴殿または貴社に知らせ

る義務も負いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、 または公に展示してはなり ません。

一定の製品は、ザイ リ ンクスの限定的保証の諸条件に従う こ と となるので、https://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売

条件を参照して ください。 IP コアは、 ザイ リ ンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従う こ とになり ま

す。 ザイ リ ンクスの製品は、 フェイルセーフと して、 または、 フェイルセーフの動作を要求するアプリ ケーシ ョ ンに使用するために、 設計さ

れたり意図されたり していません。 そのよ うな重大なアプリ ケーシ ョ ンにザイ リ ンクスの製品を使用する場合のリ スク と責任は、 貴殿または

貴社が単独で負う ものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売条件を参照してください。

自動車用のアプリケーシ ョ ンの免責条項ザイ リ ンクスの製品は、 フェイルセーフと して設計されたり意図されてはおらず、 また、 フェイルセーフの動作を要求するアプリ ケーシ ョ ン

(具体的には、 (I) エアバッグの展開、 (II) 車のコン ト ロール (フェイルセーフまたは余剰性の機能 (余剰性を実行するためのザイ リ ンクスの装置

にソフ ト ウェアを使用するこ とは含まれません) および操作者がミ スをした際の警告信号がある場合を除きます)、 (III) 死亡や身体傷害を導く

使用、 に関するアプ リ ケーシ ョ ン) を使用するために設計された り意図された り も していません。 顧客は、 そのよ う なアプ リ ケーシ ョ ンにザ

イ リ ンクスの製品を使用する場合のリ スク と責任を単独で負います。

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いただきます。 なお、 このメール アドレスへのお問い合わせは受け付けており ません。 あらかじめご了承ください。

日付 バージョ ン 内容

2020 年 3 月 10 日 1.0 初版