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Virtex-5 FPGA ユーザー ガイド

UG190 (v4.5) 2009 年 1 月 9 日

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com UG190 (v4.5) 2009 年 1 月 9 日

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UG190 (v4.5) 2009 年 1 月 9 日 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

変更履歴本書の改訂履歴は以下のとおりです。

日付 バージョ ン 変更内容

2006/04/14 1.0 初版リ リース

2006/05/12 1.1 タイプミ ス修正および微修正。

第 1 章 : 図 1-21 の変更。

第 2 章 : 図 2-2 および 図 2-4 の変更。 DCM_PS プリ ミ ティブについての情報を削除。 ク

ロ ッキング ウ ィザードのセクシ ョ ンの旧情報を削除。

第 3 章 : 図 3-1、図 3-2、表 3-2、表 3-4、図 3-9、式 3-8、および図 3-12 の変更。 「Virtex-4 FPGA の PMCD レガシ モードでの PLL」 セクシ ョ ンの追加。

第 4 章 : 122 ページの表 4-4 のメモを追加。 133 ページの RAMB36 ポート マッピング デザイン規則の修正。

第 5 章 : 図 5-7 および 図 5-11 の変更。 図 5-32 の修正。

第 6 章 : 「同時スイ ッチ出力リ ミ ッ ト 」 セクシ ョ ンの更新。

第 7 章 : 318 ページの 「ILOGIC リ ソース」 および図 7-1 の変更。 表 7-3 の変更。

第 8 章 : 表 8-1 の変更。

2006/7/19 1.2 第 1 章 : 単一終端クロ ッ ク ピンを明瞭にするため、 25 ページの 「グローバル クロ ッ ク バッファ」 を変更。 図 1-19 の P および N の I/O を変更。

第 4 章 : 134 ページの 「レジスタ モードのブロ ッ ク RAM SSR」 および 143 ページの

「FIFO アーキテクチャ : 簡略図」 の追加。 146 ページの 「リセッ ト 」 の FIFO 動作の変更。

第 6 章 : 微修正。 表 6-36、 表 6-37、 および表 6-38 の 「未使用」 を 「N/A」 に変更。

第 7 章 : IODELAY を明確に示すため微修正。

第 8 章 : 355 ページの 「ISERDES_NODELAY ポート 」 の微修正。

2006/9/06 2.0 LXT プラ ッ ト フォームについての説明を追加。

第 1 章 : 44 ページの図 1-21 の変更。 40 ページの 「CC (Clock Capable) I/O」 の変更。

第 2 章 : 64 ページの 「出力ク ロ ッ ク」 の変更。

第 4 章 : 141 ページの FULL および EMPTY フラグの規則についての説明を修正。

第 5 章 :180 ページの 「記憶エレ メン ト 」 の変更。

第 6 章 : 240 ページの 「差動終端の属性」 を 新の構文および設定情報に更新。 SSO 計算

へのリ ンクの変更。

2006/10/12 2.1 序章にシステム モニタ ユーザー ガイ ドの リ ファレンスを追加。

表 1-5、 表 2-1、 および表 5-2 に XC5VLX85T を追加。

第 3 章 : 図 3-1 の変更。

第 4 章 : 126 ページの表 4-6 にカスケード情報を追加。 124 ページの図 4-9 の ADDR を変

更。 「ビルト イン エラー訂正」 セクシ ョ ンのスク ラブ モードを削除。

第 5 章 : 200 ページの図 5-22 の変更。

2007/02/02 3.0 表 1-5、 表 2-1、 表 5-2 に 3 つの SXT デバイスおよび XC5VLX220T を追加。第 4 章 : 119 ページの 「同期ク ロ ッ ク」 の内容を明確に修正。第 6 章 : 224 ページの 「DCI カスケード接続」 を追加。 表 6-39 の SSTL18_II_T_DCI の VREF を 0.9 に変更。第 4 章 : 345 ページの図 7-22 の OQ を変更。第 8 章 : 356 ページの 「ク ロ ッ ク イネーブル入力 - CE1 および CE2」 を変更。

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09/11/07 3.1 第 1 章 : 24 ページの 「ク ロ ッ ク ゲーティングによる消費電力削減」 の追加。28 ページの図 1-2 の変更。 37 ページの図 1-16 の変更。

第 2 章 : 53 ページの 「リセッ ト入力 - RST」 の DCM リセッ ト と ロ ッ ク プロセスの変更。56 ページの表 2-4 の DO[2] を変更。 57 ページの乗算値範囲の変更。 60 ページの「FACTORY_JF 属性」 の説明を変更。 64 ページの 「出力クロ ッ ク」 を変更。 73 ページの図 2-7 を変更。 75 ページの図 に BUFG を追加。 71 ページの新しい M および D 値を読み込む際での 「ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン」 (DRP) の手順を追加。 73 ページの図 2-7 の変更。 75 ページの図 2-10 の箇条書き説明を変更。

第 3 章 : 90 ページの図 3-1 の変更。 93 ページの表 3-2 にメモを追加。 95 ページの 「位相シフ ト 」 にメモを追加。 式 3-3 から式 3-6 にラウンディングを追加。 96 ページの表 3-3 のCLKFBIN、 CLKFBDCM、 CLKFBOUT、 RST、 LOCKED を変更し、 REL ピンと メモ 2 を追加。 98 ページの表 3-4 に RESET_ON_LOSS_OF_LOCK 属性を追加。「PLL ク ロ ッ ク入力信号」 から一般配線についての説明を削除。 「入力クロ ッ クまたはフ ィードバッ ク クロ ッ クの欠如」 セクシ ョ ンを変更。 図 3-13 に波形を追加。 図 3-17 および 111 ページの表 3-8 の Virtex-4 ポート マッピングを修正。

第 4 章 : 「ビルト イン エラー訂正」 を変更。 WE 信号について変更。 120 ページの 「シンプル デュアル ポート ブロ ッ ク RAM」 のリードバッ クの制限についての説明を明確にする。126 ページの 「セッ ト / リセッ ト - SSR[A|B]」 を変更。 140 ページの 「ブロ ッ ク RAM の再ターゲッ ト 」 を追加。 147 ページの表 4-16 のレイテンシ値を変更してメモ 1 つ追加。 159 ページの 「FIFO をカスケード接続してワード数を増加」 を変更。

第 5 章 : 180 ページの 「記憶エレ メン ト 」 のスライス内の共通制御信号についての説明を明確にする。

第 6 章 : 226 ページの DCI カスケード接続のガイ ド ラ インを変更。「双方向終端を使用した HSLVDCI 制御のインピーダンス ド ラ イバ」 を削除 ( ソフ ト ウェアでサポート されていないため )。 257 ページの表 6-17 にメモ 3 を追加。 275 ページの 「SSTL ( スタブ シ リーズ ターミネーテッ ド ロジッ ク )」 の概要を明確に説明。 276 ページの 「DIFF_SSTL2_II_DCI、 DIFF_SSTL18_II_DCI」 を変更。 283 ページの図 6-73 の DIFF_SSTL2_II の説明を修正。 300 ページの 「同じバンク内で異なる I/O 規格を使用する際の規則」 の規則 2 および 3 を修正。 304 ページの 「オーバーシュート / アンダーシュート 」 から許容値の表を削除。

第 7 章 : 321 ページの IDDR プリ ミ ティブから DDLY ポート を削除。329 ページの表 7-10 に SIGNAL _PATTERN、 DELAY_SRC、 および REFCLK_FREQUENCY 属性を追加。331 ページの図 7-9 を変更。 表 7-12 : 「DCM から リ ファレンス ク ロ ッ クを生成」 を削除して、 339 ページの 「IDELAYCTRL ポート 」 の REFCLK セクシ ョ ンを変更。 340 ページの「IDELAYCTRL の位置」 の概要を明確に説明。 347 ページの 「ク ロ ッ ク転送」 の ODDR を変更。

第 8 章 : 図 8-2 および 355 ページの表 8-1 の SR と O を変更。 364 ページの 「BITSLIP サブモジュール」 の全セクシ ョ ンを変更。 368 ページの図 8-14 のタイプ ミ スを修正。

日付 バージョ ン 変更内容

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12/11/07 3.2 第 1 章 : 24 ページの 「クロ ッ ク ゲーティングによる消費電力削減」 を修正。 表 1-5 に XC5VLX20T、 XC5VLX155、 XC5VLX155T デバイスを追加。

第 2 章 : 表 2-1 に XC5VLX20T、 XC5VLX155、 XC5VLX155T の説明を追加

第 3 章 : Revised 93 ページの 「クロ ッ ク ネッ ト ワーク スキュー調整」 の修正。 96 ページの

表 3-3 のメモ 2 を削除し、 CLKFBOUT および DENの説明を修正。 98 ページの表 3-4 の CLKOUT[0:5]_PHASE および CLKFBOUT_MULT に使用可能な値を修正。 図 3-13 およ

び 図 3-14 を波形も含めて修正。

第 5 章 : 表 5-2 に XC5VLX20T、 XC5VLX155、 XC5VLX155T デバイスを追加

第 6 章 : 「DCI カスケード接続」 の CMT タイル間のカスケード接続の説明を明確に変更。 VTT = 0.9V in 294 ページの図 6-84 の分割終端を VTT = 0.9V に変更

第 7 章 : 「HIGH_PERFORMANCE_MODE 属性」 および 表 7-10 を含め、 330 ページの

「SIGNAL_PATTERN 属性」 に説明を追加。 341 ページの 「LOC 制約を使用せずに IDELAYCTRL をインスタンシエートする場合」 の説明を変更

第 8 章 : 章全体を書き換え。 説明、 表、 図なども大幅に変更

02/05/08 3.3 第 1 章 : 40 ページの 「I/O クロ ッ クバッファ - BUFIO」 の説明を更新

第 3 章 : 96 ページの表 3-3 の LOCKED の説明を修正。 101 ページの 「カウンタ制御」 の説

明を修正

第 5 章 : 図 5-17 の説明を更新

第 7 章 : 328 ページの 「ク ロ ッ ク入力 - C」 の説明を更新。 329 ページの表 7-10 の HIGH_PERFORMANCE_MODE のデフォルト値を TRUE 変更

第 8 章 : 372 ページの表 8-7 の TRISTATE_WIDTH を変更。 「TRISTATE_WIDTH 属性」 の説明を更新、 374 ページの 「OSERDES のクロ ッ ク手法」 にセクシ ョ ンを追加

03/31/08 4.0 表 1-1, 表 2-2, and 表 5-2. に FXT プラ ッ ト フォームを追加

第 1 章 : 44 ページの図 1-21 のタイ ミ ング イベン トの説明を修正。

第 2 章 : 71 ページの 「ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン」 からPHASE_SHIFT の調

整を削除

第 3 章 : 98 ページの表 3-4 に CLKOUT[0:5]_DESKEW_ADJUST を追加。

第 4 章 : 114 ページ のブロ ッ ク RAM の使用例で READ_WIDTH_B = 9 を WRITE_WIDTH_B = 9 に修正

第 8 章 : 357 ページの 「ス ト ローブ ベースのメモ リ インターフェイス用の高速クロ ッ ク - OCLK」 を変更。 358 ページの 「ISERDES_NODELAY 属性」 の BITSLIP_ENABLE 値を文字列からブール値に修正

04/25/08 4.1 表 1-5、 表 2-1、 表 5-2 に XC5VSX240T を追加

第 1 章 : 44 ページの図 1-21 を修正

第 2 章 : 図 2-9 のODDR 出力からパッ ドの記述を削除。 図 2-10 の出力の BUFG を削除

第 3 章 : 98 ページの表 3-4 の CLKOUT[0:5]_DESKEW_ADJUST の説明を修正。 式 3-5 および 式 3-6 を修正。

第 4 章 : 147 ページの表 4-16 のメモを更新。

第 7 章 : 342 ページの 「LOC 制約を使用して IDELAYCTRL をインスタンシエートする場

合」 の説明を変更

日付 バージョ ン 変更内容

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05/09/08 4.2 第 2 章 : 72 ページの 「BUFGCTRL から DCM への接続」 のクロ ッ ク配線リ ソースを修正。

75 ページ の図 2-10 を削除

第 4 章 : 125 ページの表 4-5 のメモ 1 を修正。 173 ページの 「ブロ ッ ク RAM と FIFO の組

み合わせ」 を追加

第 6 章 : 「Virtex-5 デバイスの DCI の I/O 規格」 の説明の 7 番を明確に修正。 マスタ DCI はバンク 1 とバンク 2 でサポート されないこ とを記述

09/23/08 4.3 表 1-5、 表 2-1、 表 5-2 に TXT プラ ッ ト フォームを追加

第 2 章 : 53 ページの 「 リ セッ ト入力 - RST」 および 65 ページの 「システム同期モード (デフォルト )」 を変更

第 3 章 : 94 ページの 「ジッ タ フ ィルタ」 を更新

第 4 章 : 117 ページの 「書き込みモード」 および 119 ページの 「非同期クロ ッ ク」 を更新

第 6 章 : すべての DCI_18 規格が 表 6-39 と表 6-40 と矛盾しないよ うに記述。 「デバイス

全体の SSO を計算するツール」 へのリ ンクを変更

第 8 章 : 355 ページの表 8-1の CLKB を更新。 357 ページの 「高速クロ ッ ク入力 - CLKB」

を更新

12/02/08 4.4 第 2 章 : 51 ページ、 51 ページ、51 ページの 「IBUFG - グローバル ク ロ ッ ク入力バッファ」 の説明のエッジをハーフに変更

第 4 章 : 148 ページの「ALMOSTEMPTY フラグ」にテキス ト と式を追加。 150 ページの表 4-19 にメモ 1 を追加

第 5 章 : 215 ページの図 5-32 の RAM#XM を RAM#M に変更

第 6 章 : 248 ページの 「PCI-X、 PCI-33、 PCI-66 (ペリ フェラル コンポーネン ト インター

フェイス)」 の PCI の略語定義を修正。 296 ページの 「SSTL18_II_T_DCI (1.8V) 分割テブ

ナン終端」 に SSTL18_II_T_DCI 規格の説明を追加

第 7 章 : 明確にするため、 324 ページの図 7-7 のキャプシ ョ ンにモードを追加

第 8 章 : 357 ページの 「ス ト ローブ ベースのメモ リ インターフェイス用の高速クロ ッ ク - OCLK」 の OCLK と CLK 間に共有のリ ソースについての説明を追加

01/09/09 4.5 第 4 章 : 148 ページの式 4-1 の段落を変更

第 6 章 : 236 ページの 「Virtex-5 FPGA の SelectIO プリ ミ ティブ」 の 差動 I/O 規格のプリ

ミ ティブ名のリ ス トに IBUFDS_DIFF_OUT を追加。 238 ページの

「IBUFDS_DIFF_OUT」 セクシ ョ ンを追加

第 7 章 : 333 ページの双方向 IODELAYの Verilog コードの一部の RST 設定を修正

日付 バージョ ン 変更内容

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このマニュアルについて

その他の資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

その他のリ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

表記規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

書体 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

オンライン マニュアル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

第 1 章 : クロック リソース

グローバル クロ ッ ク と リージ ョナル ク ロ ッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

グローバル ク ロ ッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

リージ ョナル ク ロ ッ ク と I/O ク ロ ッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

グローバル クロ ッ ク リ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

グローバル ク ロ ッ ク入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

グローバル ク ロ ッ ク入力バッファのプリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

ク ロ ッ ク ゲーティングによる消費電力削減 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

グローバル ク ロ ッ ク バッファ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

グローバル ク ロ ッ ク バッファ プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

その他の使用モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

ク ロ ッ ク ツ リーとネッ ト - GCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

ク ロ ッ ク 領域 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

リージ ョナル クロ ッ ク リ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40CC (Clock Capable) I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

I/O クロ ッ クバッファ - BUFIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

BUFIO プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

BUFIO の使用モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

リージ ョナル ク ロ ッ ク バッファ - BUFR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

BUFR プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

BUFR の属性とモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

BUFR の使用モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

リージ ョナル ク ロ ッ ク ネッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

VHDL および Verilog のテンプレート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

第 2 章 : クロック マネージメン ト テク ノロジ

ク ロ ッ ク マネージメン トについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

DCM の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

DCM プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

DCM_BASE プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

DCM_ADV プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

DCM ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

DCM クロ ッ ク入力ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

ソース ク ロ ッ ク入力 - CLKIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

目次

8 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5.) 2009 年 1 月 9 日

目次R

フ ィードバッ ク ク ロ ッ ク入力 - CLKFB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

位相シフ ト ク ロ ッ ク - PSCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン ク ロ ッ ク入力 - DCLK . . . . . . . . . . . . . . . . . 52

DCM 制御およびデータ入力ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

リセッ ト入力 - RST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

位相シフ トのインク リ メン ト /デク リ メン ト入力 - PSINCDEC . . . . . . . . . . . . . . . . . . 53

位相シフ ト イネーブル入力 - PSEN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン データ入力 - DI[15:0] . . . . . . . . . . . . . . . . . 53

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン アドレス入力 - DADDR[6:0] . . . . . . . . . . . 54

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン ラ イ ト イネーブル入力 - DWE . . . . . . . . . . 54

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン イネーブル入力 - DEN . . . . . . . . . . . . . . . . 54

DCM クロ ッ ク出力ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

1 逓倍出力クロ ッ ク - CLK0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

位相を 90°シフ ト した 1 逓倍出力クロ ッ ク - CLK90 . . . . . . . . . . . . . . . . . . . . . . . . . 54

位相を 180°シフ ト した 1 逓倍出力クロ ッ ク - CLK180 . . . . . . . . . . . . . . . . . . . . . . . 54

位相を 270°シフ ト した 1 逓倍出力クロ ッ ク - CLK270 . . . . . . . . . . . . . . . . . . . . . . . 54

2 逓倍クロ ッ ク出力 - CLK2X . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

位相を 180°シフ ト した 2 逓倍出力クロ ッ ク - CLK2X180 . . . . . . . . . . . . . . . . . . . . . 54

分周クロ ッ ク出力 - CLKDV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

周波数合成出力クロ ッ ク - CLKFX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

180°位相シフ ト した周波数合成クロ ッ ク出力 - CLKFX180 . . . . . . . . . . . . . . . . . . . . 55

DCM ステータスおよびデータ出力ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

ロ ッ ク出力 - LOCKED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

位相シフ ト DONE 出力 - PSDONE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

ステータス出力またはダイナミ ッ ク リ コンフ ィギュレーシ ョ ン データ出力 - DO[15:0] 55

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン Ready 出力 - DRDY . . . . . . . . . . . . . . . . . . 56

DCM の属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

CLKDV_DIVIDE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

CLKFX_MULTIPLY および CLKFX_DIVIDE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

CLKIN_PERIOD 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

CLKIN_DIVIDE_BY_2 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

CLKOUT_PHASE_SHIFT 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

CLK_FEEDBACK 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

DESKEW_ADJUST 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

DFS_FREQUENCY_MODE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

DLL_FREQUENCY_MODE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

DUTY_CYCLE_CORRECTION 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

DCM_PERFORMANCE_MODE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

FACTORY_JF 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

PHASE_SHIFT 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

STARTUP_WAIT 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

DCM 設計のガイ ド ライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

ク ロ ッ クのスキュー調整 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

スキュー調整の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

入力クロ ッ クの要件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

入力クロ ッ クの変動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 9UG190 (v4.5.) 2009 年 1 月 9 日

目次R

出力クロ ッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

コンフ ィギュレーシ ョ ン中およびスタート アップ時の DCM . . . . . . . . . . . . . . . . . . . . 64

スキュー調整 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

スキュー調整回路の特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

周波数合成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

周波数合成の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

周波数合成の特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

位相シフ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

ファ イン グレイン位相シフ トの動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

PSEN、 PSINCDEC、 PSCLK、 PSDONE の関係 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

位相シフ ト オーバーフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

位相シフ トの特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

DCM と Virtex-5 デバイスのその他のクロ ッ ク リ ソース との接続 . . . . . . . . . . . . . . . . . . . . . . . . 72

IBUFG から DCM への接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

DCM から BUFGCTRL への接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

BUFGCTRL から DCM への接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

PLL と DCM の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

DCM と PMCD の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

使用例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

標準的な使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

ボード レベルでのクロッ クの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

内部スキュー調整を使用したボード上のスキュー調整 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

2 つの DCM 間でのクロ ッ クの切り替え . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

DCM と PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

VHDL/Verilog テンプレートおよび Clocking Wizard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

DCM のタイ ミ ング図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

リセッ ト /ロ ッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

固定位相シフ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

可変位相シフ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

ステータス フラグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

レガシ デバイスのサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

第 3 章 : 位相ロック ループ (PLL)概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

位相ロッ ク ループ (PLL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

一般的な使用法について . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

PLL プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

PLL_BASE プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

PLL_ADV プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

ク ロ ッ ク ネッ ト ワーク スキュー調整 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

周波数合成のみ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

ジッタ フ ィルタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

制限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

VCO 動作範囲 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

小および 大入力周波数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

10 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5.) 2009 年 1 月 9 日

目次R

デューティ サイクルのプログラム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

位相シフ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

PLL プログラ ミ ング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

入力周波数の決定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

M および D 値の指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

PLL ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

PLL 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

PLL CLKIN1 および CLKIN2 の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

PLL ク ロ ッ ク入力信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

カウンタ制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

ク ロ ッ ク シフ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

VCO および出力カウンタの波形についての詳細 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

リ ファレンス クロ ッ クの切り替え . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

入力クロ ッ クまたはフ ィードバッ ク ク ロ ッ クの欠如 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

PLL の使用モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

クロ ッ ク ネッ ト ワーク スキュー調整 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

内部フ ィードバッ クを使用した PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

ゼロ遅延バッファ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

DCM で PLL を駆動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

PLL で DCM を駆動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

PLL 同士の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

アプリ ケーシ ョ ン ガイ ド ライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

PLL アプリケーシ ョ ン例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

Virtex-4 FPGA の PMCD レガシ モードでの PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

第 4 章 : ブロック RAMブロッ ク RAM の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

ブロッ ク RAM の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

同期デュアル ポートおよびシングル ポート RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

データ フロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

読み出し . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

書き込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

書き込みモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

WRITE_FIRST ( ト ランスペアレン ト ) モード (デフォルト ) . . . . . . . . . . . . . . . . . . . . 118

READ_FIRST (書き込み前に読み込み) モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

NO_CHANGE モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

競合の回避 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

非同期クロ ッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

同期クロ ッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

Virtex-5 デバイス ブロ ッ ク RAM の追加機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

出力レジスタ (オプシ ョ ン) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

読み出しポート と書き込みポートの幅を個別に選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

シンプル デュアル ポート ブロ ッ ク RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

カスケード接続可能なブロ ッ ク RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

バイ ト ラ イ ト イネーブル機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

ブロ ッ ク RAM の ECC (エラー訂正コード ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 11UG190 (v4.5.) 2009 年 1 月 9 日

目次R

ブロッ ク RAM のライブラ リ プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

ブロッ ク RAM ポート信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

ク ロ ッ ク - CLK[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

イネーブル - EN[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

バイ ト ラ イ ト イネーブル - WE[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

レジスタ イネーブル - REGCE[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

セッ ト / リセッ ト - SSR[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

アドレス バス - ADDR[A|B]<13:#><14:#><15:#> . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

データ入力バス - DI[A|B]<#:0> および DIP[A|B]<#:0> . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

データ出力バス - DO[A|B]<#:0> および DOP[A|B]<#:0> . . . . . . . . . . . . . . . . . . . . . . . . . 127

カスケード入力 - CASCADEINLAT[A|B] および CASCADEINREG[A|B] . . . . . . . . . . . 127

カスケード出力 - CASCADEOUTLAT[A|B] および CASCADEOUTREG[A|B] . . . . . . . 128

制御ピンの反転 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128GSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

未使用の入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

ブロッ ク RAM のアドレス マップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

ブロッ ク RAM の属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

データ メモ リ セルの初期化 - INIT_xx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

パリ ティ メモ リ セルの初期化 - INITP_xx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

出力ラ ッチの初期化 - INIT (INIT_A または INIT_B) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

出力ラ ッチ/レジスタの同期セッ ト / リセッ ト (SRVAL_[A|B]) . . . . . . . . . . . . . . . . . . . . . . . . 131

オプシ ョ ンの出力レジスタ切り替え - DO[A|B]_REG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

拡張モード アドレス - RAM_EXTENSION_[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

読み出し幅 - READ_WIDTH_[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

書き込み幅 - WRITE_WIDTH_[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

書き込みモード - WRITE_MODE_[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

ブロ ッ ク RAM のロケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

VHDL または Verilog コードでのブロ ッ ク RAM の初期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

RAMB18 および RAMB36 プリ ミ ティブの設計上の追加注意事項 . . . . . . . . . . . . . . . . . . . . . . . 132

出力レジスタ (オプシ ョ ン) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

独立した読み出しポート と書き込みポートの幅を選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

RAMB18 および RAMB36 のポート マップ設計ルール . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

カスケード接続可能なブロ ッ ク RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

バイ ト ラ イ ト イネーブル機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

追加のブロッ ク RAM プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

ブロッ ク RAM のアプリ ケーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

大規模な RAM 構造の作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

レジスタ モードのブロッ ク RAM SSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

ブロッ ク RAM のタイ ミ ング モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

ブロ ッ ク RAM のタイ ミ ング パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

ブロ ッ ク RAM のタイ ミ ング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

クロ ッ ク イベン ト 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

クロ ッ ク イベン ト 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

クロ ッ ク イベン ト 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

クロ ッ ク イベン ト 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

ブロ ッ ク RAM のタイ ミ ング モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

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目次R

ブロ ッ ク RAM の再ターゲッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

ビルト イン FIFO のサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

マルチレート FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

同期 FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

同期 FIFO インプ リ メンテーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

FIFO アーキテクチャ : 簡略図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

FIFO プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

FIFO ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

FIFO の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

リセッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

動作モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

標準モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

FWFT (First Word Fall Through) モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

ステータス フラグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

EMPTY フラグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

ALMOSTEMPTY フラグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

RDERR フラグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

FULL フラグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

WRERR フラグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

ALMOSTFULL フラグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

FIFO の属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

FIFO ALMOST FULL/EMPTY フラグのオフセッ ト範囲 . . . . . . . . . . . . . . . . . . . . . . . . . 149

VHDL および Verilog の FIFO テンプレート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

FIFO のタイ ミ ング モデルとパラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

FIFO のタイ ミ ング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

ケース 1 : 空の FIFO への書き込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

ケース 2 : フルまたはほぼフルの FIFO への書き込み . . . . . . . . . . . . . . . . . . . . . . . . 154

ケース 3 : フルの FIFO からの読み出し . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

ケース 4 : 空またはほぼ空の FIFO からの読み出し . . . . . . . . . . . . . . . . . . . . . . . . . . 157

ケース 5 : すべてのフラグを リセッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

ケース 6 : マルチレート FIFO の同時読み出しおよび書き込み . . . . . . . . . . . . . . . . . 159

FIFO のアプリ ケーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

FIFO をカスケード接続してワード数を増加 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

FIFO を並列接続してビッ ト数を増加 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

ビルト イン エラー訂正 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

ECC モードの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

ブロ ッ ク RAM ECC アーキテクチャの上面図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

ブロ ッ ク RAM および FIFO の ECC プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

ブロ ッ ク RAM と FIFO の ECC ポート記述 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

ブロ ッ ク RAM および FIFO の ECC 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

ECC モードの動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

標準モードの ECC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

エンコード専用モードの ECC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

デコード専用モードの ECC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

ECC タイ ミ ング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

標準 ECC の書き込みタイ ミ ング (図 4-31) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 13UG190 (v4.5.) 2009 年 1 月 9 日

目次R

標準 ECC の読み出しタイ ミ ング (図 4-32) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

エンコード専用 ECC の書き込みタイ ミ ング (図 4-31) . . . . . . . . . . . . . . . . . . . . . . . . 171

エンコード専用 ECC の読み出しタイ ミ ング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

デコード専用 ECC の書き込みタイ ミ ング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

デコード専用 ECC の読み出しタイ ミ ング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

ブロ ッ ク RAM ECC モードのタイ ミ ング パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

72 ビッ ト ワードに意図的なエラーを作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

64 ビッ ト ワード用に 8 ビッ ト パリティを作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

72 ビッ ト ワードへのシングル/ダブル ビッ ト エラーの挿入 . . . . . . . . . . . . . . . . . . . . . . . . 173

ブロ ッ ク RAM ECC の VHDL および Verilog テンプレート . . . . . . . . . . . . . . . . . . . . . . . 173Legal Block RAM and FIFO Combinations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)CLB の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

スライスの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176

CLB/スライスのコンフ ィギュレーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

ルッ クアップ テーブル (LUT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180

記憶エレ メン ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180

分散 RAM およびメモ リ (SLICEM のみ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183

ROM (読み出し専用メモ リ ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

シフ ト レジスタ (SLICEM のみ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

マルチプレクサ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

大型マルチプレクサの設計 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

高速ルッ クアヘッ ド キャ リー ロジッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201

CLB およびスライスのタイ ミ ング モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

一般的なスライスのタイ ミ ング モデルとパラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

タイ ミ ング パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

タイ ミ ング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

スライス分散 RAM のタイ ミ ング モデルおよびパラ メータ (SLICEM のみ) . . . . . . . . . . . 207

分散 RAM のタイ ミ ング パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

分散 RAM のタイ ミ ング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

スライス SRL のタイ ミ ング モデルおよびパラ メータ (SLICEM のみ) . . . . . . . . . . . . . . . 210

スライス SRL のタイ ミ ング パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

スライス SRL のタイ ミ ング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

スライス キャ リー チェーンのタイ ミ ング モデルおよびパラ メータ . . . . . . . . . . . . . . . . . . 213

スライス キャ リー チェーンのタイ ミ ング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

CLB プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

分散 RAM プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

ポート信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

シフ ト レジスタ (SRL) プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216

ポート信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

その他のシフ ト レジスタ アプリケーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218

同期シフ ト レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218

固定長シフ ト レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218

マルチプレクサのプリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

ポート信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

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UG190 (v4.5.) 2009 年 1 月 9 日

目次R

キャ リー チェーン プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

ポート信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

第 6 章 : SelectIO リソース

I/O タイルの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221

SelectIO リ ソースの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222

SelectIO リ ソースの一般的なガイ ド ラ イン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222

Virtex-5 FPGA の I/O バンクの規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222

参照電圧 (VREF) ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

出力駆動ソース電圧 (VCCO) ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

Virtex-5 FPGA デジタル制御インピーダンス (DCI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

DCI カスケード接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

ザイ リ ンクスの DCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226

制御インピーダンス ド ライバ (ソース終端) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227

インピーダンスが 1/2 の制御インピーダンス ド ラ イバ (ソース終端) . . . . . . . . . . . . 227

VCCO の入力終端 (単一終端) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

1/2 VCCOの入力終端 (分割終端) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

VCCO 終端ド ライバ (単一終端) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230

1/2 VCCO終端ド ライバ (分割終端) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231

Virtex-5 デバイスの DCI の I/O 規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

DCI 使用例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233

Virtex-5 FPGA の SelectIO プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

IBUF および IBUFG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236OBUF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

OBUFT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

IOBUF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

IBUFDS および IBUFGDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237IBUFDS_DIFF_OUT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

OBUFDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

OBUFTDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

IOBUFDS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

Virtex-5 FPGA の SelectIO の属性および制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

ロケーシ ョ ン制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

IOSTANDARD 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

出力スルー レートの属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

出力駆動能力の属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

IBUF、 OBUFT、 および IOBUF の PULLUP/PULLDOWN/KEEPER . . . . . . . . . . 240

差動終端の属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

Virtex-5 FPGA の I/O リ ソースを宣言する VHDL/Verilog 構文例 . . . . . . . . . . . . . . . . . . 240

サポート される I/O 規格のガイ ド ラ イン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

LVTTL (低電圧 TTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

LVCMOS (低電圧コンプリ メンタ リ メ タル オキサイ ド セミ コンダクタ ) . . . . . . . . . . . . . 243

LVDCI (低電圧デジタル制御インピーダンス) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245LVDCI_DV2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

HSLVDCI (高速低電圧デジタル制御インピーダンス) . . . . . . . . . . . . . . . . . . . . . . . . 247

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 15UG190 (v4.5.) 2009 年 1 月 9 日

目次R

PCI-X、 PCI-33、 PCI-66 (ペリ フェラル コンポーネン ト インターフェイス) . . . . . . . . . . 248

GTL (ガンニング ト ランシーバ ロジッ ク) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

GTL_DCI の使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

GTLP (ガンニング ト ランシーバ ロジッ ク プラス) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

GTLP_DCI の使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

HSTL (高速ト ランシーバ ロジッ ク ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251

HSTL_ I、 HSTL_ III、 HSTL_ I_18、 HSTL_ III_18、 HSTL_I_12 . . . . . . . . . . . . . 251

HSTL_ I_DCI、 HSTL_ III_DCI、 HSTL_ I_DCI_18、 HSTL_ III_DCI_18 . . . . . . . 252

HSTL_ II、 HSTL_ IV、 HSTL_ II_18、 HSTL_ IV_18 . . . . . . . . . . . . . . . . . . . . . . . 252

HSTL_ II_DCI、 HSTL_ IV_DCI、 HSTL_ II_DCI_18、 HSTL_ IV_DCI_18 . . . . . 252

HSTL_ II_T_DCI、 HSTL_ II_T_DCI_18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252

DIFF_HSTL_ II、 DIFF_HSTL_II_18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252

DIFF_HSTL_II_DCI、 DIFF_HSTL_II_DCI_18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252

DIFF_HSTL_I、 DIFF_HSTL_I_18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252

DIFF_HSTL_I_DCI、 DIFF_HSTL_I_DCI_18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252

HSTL ク ラス I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253

差動 HSTL ク ラス I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254

HSTL ク ラス II . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255

差動 HSTL ク ラス II . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257

HSTL ク ラス III . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260

HSTL ク ラス IV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261

HSTL_II_T_DCI (1.5V) 分割テブナン終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263

HSTL ク ラス I (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

差動 HSTL ク ラス I (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265

HSTL ク ラス II (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266

差動 HSTL ク ラス II (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268

HSTL ク ラス III (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

HSTL ク ラス IV (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272

HSTL_II_T_DCI_18 (1.8V) 分割テブナン終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274

HSTL ク ラス I (1.2V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275

SSTL (スタブ シ リーズ ターミネーテッ ド ロジッ ク ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275

SSTL2_I、 SSTL18_I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275

SSTL2_I_DCI、 SSTL18_I_DCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

SSTL2_II、 SSTL18_II . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

SSTL2_II_DCI、 SSTL18_II_DCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

DIFF_SSTL2_I、 DIFF_SSTL18_I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

DIFF_SSTL2_I_DCI、 DIFF_SSTL18_I_DCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

DIFF_SSTL2_II、 DIFF_SSTL18_II . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

DIFF_SSTL2_II_DCI、 DIFF_SSTL18_II_DCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

SSTL2_II_T_DCI、 SSTL18_II_T_DCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

SSTL2 ク ラス I (2.5V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

差動 SSTL2 ク ラス I (2.5V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278

SSTL2 ク ラス II (2.5V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280

差動 SSTL2 ク ラス II (2.5V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

SSTL2_II_T_DCI (2.5V) 分割テブナン終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

SSTL18 ク ラス I (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

16 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5.) 2009 年 1 月 9 日

目次R

差動 SSTL ク ラス I (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287

SSTL18 ク ラス II (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289

差動 SSTL ク ラス II (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292

SSTL18_II_T_DCI (1.8V) 分割テブナン終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296

差動終端の属性 : DIFF_TERM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296

LVDS と拡張モード LVDS (低電圧差動信号) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296

ト ランス ミ ッ タの終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297

レシーバの終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297

HyperTransport™ プロ ト コル (HT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298

低振幅差動信号(RSDS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298

BLVDS (バス LVDS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298

差動 LVPECL (低電圧ポジティブ エミ ッ タ カップル ロジッ ク ) . . . . . . . . . . . . . . . . . . . . 299

LVPECL ト ランシーバの終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299

同じバンク内で異なる I/O 規格を使用する際の規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300

3.3V I/O デザインのガイ ド ラ イン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304

IO 規格のデザイン ルール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304

複数技術の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

同時スイッチ出力リ ミ ッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

スパース シェブロン パッケージ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

公称の PCB 仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

PCB 構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

信号リ ターン電流の管理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

負荷ト レース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

電源分配システム デザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

公称 SSO リ ミ ッ ト表 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

実際の SSO リ ミ ッ ト と公称 SSO リ ミ ッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313

SSO ノ イズの電気的基本 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313PFDM (Parasitic Factors Derating Method ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313

SSO 使用率の計算 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

デバイス全体の SSO を計算するツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

その他の SSO について . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

LVDCI および HSLVDCI ド ライバ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

バンク 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

第 7 章 : SelectIO ロジック リソース

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

ILOGIC リ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

組み合わせ入力パス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319

入力 DDR について (IDDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319

OPPOSITE_EDGE モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319

SAME_EDGE モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

SAME_EDGE_PIPELINED モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

入力 DDR プリ ミ ティブ (IDDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321

IDDR の VHDL および Verilog のテンプレート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322

ILOGIC のタイ ミ ング モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322

ILOGIC のタイ ミ ング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 17UG190 (v4.5.) 2009 年 1 月 9 日

目次R

DDR モード ILOGIC のタイ ミ ング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323

入力/出力遅延エレ メン ト (IODELAY) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325

IODELAY プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327

IODELAY ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327

IODELAY 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329

IODELAY タイ ミ ング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331

インク リ メン ト /デク リ メン ト動作後の安定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331

IODELAY の VHDL および Verilog インスタンシエーシ ョ ンのテンプレート . . . . 332

IODELAY のターンアラウンド タイムの使用モデル . . . . . . . . . . . . . . . . . . . . . . . . . 333

IDELAYCTRL のま とめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338

IDELAYCTRL プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

IDELAYCTRL ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

IDELAYCTRL のタイ ミ ング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

IDELAYCTRL の位置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340

IDELAYCTRL の使用法および設計のガイ ド ライン . . . . . . . . . . . . . . . . . . . . . . . . . 341

OLOGIC リ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345

組み合わせ出力データおよびト ラ イステート制御パス . . . . . . . . . . . . . . . . . . . . . . . . 345

出力 DDR のまとめ (ODDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345

OPPOSITE_EDGE モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346

SAME_EDGE モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346

クロ ッ ク転送 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347

出力 DDR プリ ミ ティブ (ODDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347

ODDR の VHDL および Verilog テンプレート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348

OLOGIC タイ ミ ング モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348

タイ ミ ング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349

第 8 章 : アドバンス SelectIO ロジック リソース

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353

入力 Serial-to-Parallel ロジッ ク リ ソース (ISERDES) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353

ISERDES プリ ミ ティブ (ISERDES_NODELAY) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354

ISERDES_NODELAY ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355

レジスタ付き出力 - Q1 ～ Q6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355

Bitslip 処理 - BITSLIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356

クロ ッ ク イネーブル入力 - CE1 および CE2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356

高速クロ ッ ク入力 - CLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357

高速クロ ッ ク入力 - CLKB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357

分周クロ ッ ク入力 - CLKDIV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357

IOB からのシ リ アル入力データ - D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357

ス ト ローブ ベースのメモリ インターフェイス用の高速クロッ ク - OCLK . . . . . . . . 357

リセッ ト入力- RST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357

ISERDES_NODELAY 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358

BITSLIP_ENABLE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358

DATA_RATE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358

DATA_WIDTH 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358

INTERFACE_TYPE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359

NUM_CE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359

18 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5.) 2009 年 1 月 9 日

目次R

SERDES_MODE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360

ISERDES_NODELAY のクロ ッ ク手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360

ネッ ト ワーキング インターフェイス タイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360

メモ リ インターフェイス タイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360

ISERDES でのビッ ト幅の拡張 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360

Serial-to-Parallel コンバータ ビッ ト幅拡張のガイ ド ラ イン . . . . . . . . . . . . . . . . . . . . 361

ISERDES レイテンシ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361

ISERDES タイ ミ ング モデルおよびパラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

タイ ミ ング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363

リセッ ト入力のタイ ミ ング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363

ISERDES の VHDL および Verilog インスタンシエーシ ョ ン テンプレート . . . . . . . . . . . 364

BITSLIP サブモジュール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364

Bitslip の処理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365

Bitslip タイ ミ ング モデルおよびパラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366

出力 Parallel-to-Serial ロジッ ク リ ソース (OSERDES) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368

データ Parallel-to-Serial コンバータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368

ト ラ イステート Parallel-to-Serial コンバータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369

OSERDES プリ ミ ティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370

OSERDES ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370

データ パス出力 - OQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371

ト ラ イステート制御出力 - TQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371

高速クロ ッ ク入力 - CLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371

分周クロ ッ ク入力 - CLKDIV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371

パラレル データ入力 - D1 ～ D6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371

出力データ ク ロ ッ ク イネーブル - OCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371

パラレル ト ラ イステート入力 - T1 ～ T4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371

ト ラ イステート信号クロ ッ ク イネーブル - TCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372

リセッ ト入力 - SR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372

OSERDES 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372

DATA_RATE_OQ 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373

DATA_RATE_TQ 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373

DATA_WIDTH 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373

SERDES_MODE 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373

TRISTATE_WIDTH 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373

OSERDES のクロ ッ ク手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374

OSERDES でのビッ ト幅の拡張 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374

Parallel-to-Serial コンバータ ビッ ト幅拡張のガイ ド ラ イン . . . . . . . . . . . . . . . . . . . . 375

OSERDES のレイテンシ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376

OSERDES タイ ミ ング モデルおよびパラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377

2:1 SDR シ リアライゼーシ ョ ンのタイ ミ ング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . 377

8:1 DDR シ リ アライゼーシ ョ ンのタイ ミ ング特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . 378

4:1 DDR ト ラ イステート コン ト ローラのシ リアライゼーシ ョ ンのタイ ミ ング特性 . 379

リセッ ト出力タイ ミ ング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380

OSERDES VHDL および Verilog インスタンシエーシ ョ ン テンプレート . . . . . . . . . . . . 381

索引 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 19UG190 (v4.5) 2009 年 1 月 9 日

R

このマニュアルについて

本ユーザー ガイ ドは、 Virtex™-5 アーキテクチャについて説明します。 Virtex-5 FPGA ファ ミ リの

新資料は、 ザイ リ ンクスのウェブ サイ ト http://japan.xilinx.com/virtex5 から入手してください。

その他の資料

その他の Virtex-5 に関する情報は、 http://japan.xilinx.com/virtex5 から次を参照して ください。

• Virtex-5 ファ ミ リ概要

Virtex-5 ファ ミ リの機能と製品の概略を説明しています。

• Virtex-5 FPGA データシート : DC 特性およびスイ ッチ特性

Virtex-5 ファ ミ リの DC およびスイ ッチ特性が記載されています。

• Virtex-5 FPGA RocketIO GTP ト ランシーバ ユーザー ガイ ド

このガイ ド では、 Virtex-5 LXT および SXT プラ ッ ト フ ォーム デバイ スで利用可能な

RocketIO™ GTP ト ランシーバについて説明します。

• Virtex-5 FPGA RocketIO GTX ト ランシーバ ユーザー ガイ ド

このガイ ドでは、Virtex-5 TXT および FXT プラ ッ ト フォーム デバイスで利用可能な RocketIOGTX ト ランシーバについて説明します。

• PowerPC 440 デザインの Virtex 5 FPGA エンベデッ ド プロセッサ ブロ ッ ク

この リ ファレンス ガイ ドでは、 Virtex-5 FXT プラ ッ ト フォームで利用可能なエンベデッ ド プロセッサ ブロッ クについて説明します。

• Virtex-5 FPGA ト ラ イモード イーサネッ ト メディア アクセス コン ト ローラ

LXT、 TXT、 SXT、 FXT プラ ッ ト フォームで利用可能な ト ラ イモード MAC (Media AccessController) について説明しています。

• PCI Express デザインの Virtex-5 FPGA Integrated Endpoint ブロ ッ ク ユーザー ガイ ド

PCI Express® デザイン用の Virtex-5 LXT、SXT、TXT、FXT プラ ッ ト フォームの統合エンド

ポイン ト ブロッ クについて説明しています。

• XtremeDSP ユーザー ガイ ド

XtremeDSP™ スライスの説明と、 DSP48E スライスを使用するためのリ ファレンス デザイン

を含みます。

• Virtex-5 FPGA コンフ ィギュレーシ ョ ン ガイ ド

20 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

このマニュアルについてR

コンフ ィギュレーシ ョ ン インターフェイス (シ リ アルおよび SelectMAP)、 ビッ ト ス ト リーム

暗号化、 バウンダ リ スキャン、 JTAG コンフ ィギュレーシ ョ ン、 リ コンフ ィギュレーシ ョ ン方

法、 SelectMAP と JTAG インターフェイスからのリードバッ クに関する章が含まれます。

• Virtex-5 FPGA システム モニタ ユーザー ガイ ド

すべての Virtex-5 デバイスで使用可能なシステム モニタの機能について説明しています。

• Virtex-5 FPGA パッケージおよびピン配置の仕様

デバイス /パッケージの組み合わせと 大 I/O 数、 ピン定義、 ピン配置表、 ピン配置図、 機械

図、 温度仕様などを示す表が含まれます。

• Virtex-5 FPGA PCB デザイナーズ ガイ ド

このガイ ドでは、 PCB およびインターフェイス レベルでデザインを決定するための戦略に焦

点を合わせて Virtex-5 デバイスでの PCB デザインに関する情報を提供します。

その他のリソース

追加の資料は、 次の Web サイ トから参照できます。

http://japan.xilinx.com/literature

シ リ コンやソフ ト ウェア、 IP に関するアンサー データベースを検索したり、 テクニカル サポート

のウェブ ケースを開く場合は、 次の Web サイ トにアクセスして ください。

http://japan.xilinx.com/support

表記規則

このマニュアルでは、 次の表記規則を使用しています。 各規則について、 例を挙げて説明します。

書体

次の規則は、 すべてのマニュアルで使用されています。

表記規則 使用箇所 例

Courier フォン トシステムが表示する メ ッセージ、プロンプ ト、 プログラム ファ イルを表示します。

speed grade: - 100

Courier フォン ト ( 太字 )

構文内で入力するコマンドを示します。

ngdbuild design_name

イタ リ ッ ク フォン トユーザーが値を入力する必要のある構文内の変数に使用します。

ngdbuild design_name

二重 / 一重かぎかっこ『 』、 「」

『 』 はマニュアル名を、 「 」 はセクシ ョ ン名を示します。

詳細については、 『開発システム リ ファレンス ガイ ド』 の 「PAR」を参照して ください。

角かっこ [ ]

オプシ ョ ンの入力またはパラメータを示しますが、bus[7:0] のよ うなバス仕様では必ず使用します。 また、 GUI 表記にも使用します。

ngdbuild [option_name] design_name

[File] → [Open] をク リ ッ ク します。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 21UG190 (v4.5) 2009 年 1 月 9 日

表記規則R

オンライン マニュアル

このマニュアルでは、 次の規則が使用されています。

中かっこ { }1 つ以上の項目を選択するためのリ ス ト を示します。

lowpwr ={on|off}

縦棒 |選択する リ ス トの項目を分離します。

lowpwr ={on|off}

縦の省略記号...

繰り返し項目が省略されているこ とを示します。

IOB #1: Name = QOUT’ IOB #2: Name = CLKIN’...

横の省略記号 . . . 繰り返し項目が省略されているこ とを示します。

allow block block_name loc1 loc2 ... locn;

表記規則 使用箇所 例

表記規則 使用箇所 例

青色の文字マニュアル内の相互参照を示します。

詳細については、 「その他の リソース」 を参照して ください。

詳細については、第 1 章 「タイ トル フォーマッ ト 」を参照して ください。

赤色の文字ほかのマニュアルへの相互参照を示します。

詳細については、 『Virtex-II Platform FPGA ユーザー ガイ ド』の図 2-5 を参照して ください。

青色の下線付き文字Web サイ ト (URL) へのハイパーリ ンクです。

新のスピード ファ イルは、http://japan.xilinx.com から入手できます。

22 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

このマニュアルについてR

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 23UG190 (v4.5) 2009 年 1 月 9 日

R

第 1 章

クロック リソース

グローバル クロックと リージ ョナル クロック

Virtex®-5 デバイスは、 ク ロ ッ クの使用を目的と して複数の領域に分割されています。 領域数は 8～ 24 となっており、 デバイスのサイズによって異なり ます。

グローバル クロック

Virtex-5 デバイスには 32 個のグローバル クロ ッ ク ラインが含まれます。 このグローバル ク ロ ッ ク

は、 すべてのシーケンシャル リ ソース (CLB、 ブロ ッ ク RAM、 CMT、 I/O) に使用でき、 ロジッ ク

信号も駆動できます。 これら 32 個のうち 10 個が任意の領域で使用可能です。 グローバル ク ロ ッ ク

を駆動できるのは、 グローバル クロ ッ ク バッファのみです。 グローバル ク ロ ッ クは、 ク ロ ッ ク イネーブル回路またはグ リ ッチのないマルチプレクサと しても使用できます。 また、 グローバル クロ ッ クを使用するこ とで、 2 つのクロ ッ ク リ ソース間の選択ができるだけでなく、 問題のあったク

ロ ッ ク ソースからの切り替えも可能です。

通常、 グローバル ク ロ ッ ク バッファは、 ク ロ ッ ク分配遅延をなくすため、 あるいは別のクロ ッ ク

に対する遅延を調整するために CMT (ク ロ ッ ク マネージメン ト タイル) で駆動されます。 グローバ

ル ク ロ ッ ク数は CMT よ り多くなっていますが、多くの場合、 1 つの CMT で複数のグローバル クロ ッ クを駆動します。

リージ ョナル クロックと I/O クロック

各領域には、 2 つのリージ ョナル ク ロ ッ ク バッファ と 4 つのリージ ョナル クロ ッ ク ツ リーがあ り

ます。 Virtex-5 デバイスでは、 中央カラムにあるいくつかの I/O バンクを除いて、 その I/O バンク

は正確に 1 領域に広がっています。 領域 1 つ分のサイズを持つ各バンクには、 CC (Clock Capable)ク ロ ッ ク入力が 4 つあ り ます。 それぞれの入力が差動またはシングルエンド方式で、 同一バンクま

たは領域にある 4 つの I/O ク ロ ッ クおよび 2 つの リージ ョナル ク ロ ッ クを駆動できます。 また、

リージ ョナル ク ロ ッ クは、 隣接領域のリージ ョナル ク ロ ッ ク ツ リーを駆動可能です。 CC (ClockCapable) I/O がシングルエンド クロ ッ クで駆動されている場合、そのクロ ッ クは、差動クロ ッ ク ピン ペアの正 (P) 側に接続する必要があ り ます。 負 (N) 側は、 汎用 I/O と して使用するか未接続にで

きます。

リージ ョナル ク ロ ッ ク バッファは、 1 ～ 8 の整数で入力クロ ッ ク レート を分周するよ うにプログ

ラムできます。 この機能と IOB のプログラマブルなシ リアライザ/デシ リアライザを併用する と (第8 章の 「アドバンス SelectIO ロジッ ク リ ソース」 を参照)、 ロジッ ク リ ソースを追加せずに、 ソー

ス同期システムのクロ ッ ク ド メ インの切り替えができます。

I/O ク ロ ッ クは、 高速で、 I/O のシ リ アラ イザ/デシ リ アラ イザ回路と しても動作します (第 8 章の

「アドバンス SelectIO ロジッ ク リ ソース」 を参照)。

24 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 1 章 : クロック リソースR

グローバル クロック リソース

グローバル ク ロ ッ クは、 すべてのクロ ッ ク入力と FPGA のさまざまな リ ソースを接続するための

専用ネッ ト ワークです。 このネッ ト ワークは、 スキュー、 デューティ サイクルの歪み、 および消費

電力を抑え、 ジッ タ耐性を向上して高周波数信号をサポートするよ う設計されています。

グローバル ク ロ ッ クの信号パスを理解する と、 さまざまなグローバル ク ロ ッ ク リ ソースについて

も理解できるよ うになり ます。 グローバル ク ロ ッ ク リ ソース とネッ ト ワークには、次のパスおよび

コンポーネン トが含まれます。

• グローバル ク ロ ッ ク入力

• グローバル ク ロ ッ ク バッファ

• ク ロ ッ ク ツ リーとネッ ト - GCLK

• ク ロ ッ ク 領域

グローバル クロック入力

Virtex-5 FPGA には、 ク ロ ッ ク入力と して使用しないと きは、 通常のユーザー I/O と して使用可能

なグローバル ク ロ ッ ク入力ピンが含まれます。 各デバイスには、 20 個のグローバル ク ロ ッ ク入力

があ り ます。 ク ロ ッ ク入力は、 差動 I/O 規格も含め、 任意の I/O 規格にコンフ ィギュレーシ ョ ン可

能です。 ク ロ ッ ク入力は、 それぞれシングルエンドまたは差動方式のいずれかにでき、 必要であれ

ば、 20 個のク ロ ッ ク入力すべてを差動方式にできます。 出力と して使用する場合、 グローバル クロ ッ ク入力ピンは、 任意の出力規格にコンフ ィギュレーシ ョ ン可能です。 各グローバル ク ロ ッ ク入

力ピンは、 シングルエンド出力規格またはすべての差動出力規格をサポート します。

グローバル クロッ ク入力バッファのプリ ミテ ィ ブ

表 1-1 に、 入力クロ ッ ク I/O の入力バッファのプ リ ミ ティブを示します。

IOSTANDARD 属性を該当する規格に設定する と、これらの 2 つのプリ ミ ティブを Virtex-5 の I/Oリ ソースに対して使用できるよ うにな り ます。 使用可能な I/O 規格の詳細は、 第 6 章の 「SelectIOリ ソース」 の表 6-39 を参照して ください。

クロック ゲーティングによる消費電力削減

Virtex-5 のク ロ ッ ク アーキテクチャは、 デザインの一部の消費電力を低減させるため、 ク ロ ッ ク

ゲーテ ィ ングを用いる とい う確実な方法を採用しています。 ほとんどのデザインには、 未使用の

BUFGCE リ ソースが含まれます。 1 つのクロ ッ クは BUFGCE 入力をを駆動でき、 BUFGCE 出力

はロジッ クの別々の領域を駆動できます。 たとえば、 常時動作しているこ とが必要なロジッ クすべ

てがいくつかのクロ ッ ク領域に制約されている場合、 これらの領域を 1 つの BUFGCE 出力で駆動

するこ とが可能です。 また、 別の BUFGCE のイネーブル信号を ト グルするこ とは、 電力削減可能

なロジッ ク領域におけるダイナミ ッ ク電力消費をすべて停止するシンプルな方法となり ます。

表 1-1 : クロック バッファのプリ ミテ ィブ

プリ ミテ ィブ 入力 出力 説明

IBUFG I O シングルエンド I/O の入力クロ ッ ク バッファ

IBUFGDS I、 IB O 差動 I/O の入力クロ ッ ク バッファ

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 25UG190 (v4.5) 2009 年 1 月 9 日

グローバル クロック リソースR

削減される電力は XPE (Xilinx Power Estimator または XPower (Xilinx Power Analyzer) ツールを

使用して概算できます。 電力差異は BUFGMUX イネーブルの ト グルあるいは対応する ク ロ ッ ク

ネッ トの周波数を 0MHz に設定するか、ツールに適切なスティ ミ ュラスを入力するこ とで算出され

ます。

グローバル クロック バッファ

各 Virtex-5 デバイスには、 32 個のグローバル ク ロ ッ ク バッファがあ り、 チップの上半分および下

半分に 16 個ずつ含まれます。 グローバル クロ ッ ク入力は、差動入力ピン ペアの P 側からチップの

同じ側 (上または下) のグローバル ク ロ ッ ク バッファ入力のいずれかに直接接続できます。 差動グ

ローバル ク ロ ッ ク ピンのペアは、それぞれ PCB 上の差動またはシングルエンド ク ロ ッ クのいずれ

かに接続できます。 シングルエンド ク ロ ッ クを使用する場合、ピン ペアの P 側を使用する必要があ

り ます。 これは、 直接接続されているのがこのピンだけであるためです。 ピンの命名規則について

は、 Virtex-5 パッケージ仕様を参照してください。 シングルエンド ク ロ ッ クは、差動グローバル クロ ッ ク ピンの正 (P) 側に接続する必要があ り ます。 このよ うに接続されている と、N 側が別のシン

グルエンド ク ロ ッ ク ピンと して使用できませんが、 ユーザー I/O と しては使用可能です。 Virtex-5デバイス上の 20 個のグローバル ク ロ ッ ク ピンは、 20 個の差動クロ ッ クまたはシングルエンド クロ ッ クに接続できます。

グローバル ク ロ ッ ク バッファを使用する と、 ク ロ ッ クや信号などのソースからグローバル ク ロ ッ

ク ツ リーおよびネッ トへのアクセスが可能になり ます。 グローバル ク ロ ッ ク バッファへの入力に

使用できるソースは、 次のとおりです。

• グローバル ク ロ ッ ク入力

• ク ロ ッ ク マネージメン ト タイル (CMT) 出力

♦ デジタル ク ロ ッ ク マネージャ (DCM)

♦ 位相ロッ ク ループ (PLL)

• グローバル ク ロ ッ ク バッファ出力

• 汎用インターコネク ト

グローバル クロ ッ ク バッファを駆動できるのは、 チップの同じ側 (上または下) にあるソースのみ

です。

すべてのグローバル ク ロ ッ ク バッファは、 Virtex-5 デバイスの全ク ロ ッ ク領域を駆動可能です。

Virtex-II および Virtex-II Pro FPGA のプラ イマ リ /セカンダ リの規則は適用されませんが、 1 つの

クロ ッ ク領域で駆動できるク ロ ッ クは 10 個のみです。 1 つのクロ ッ ク領域は、 上下に 10 個ずつ合

計 20 個の CLB 行が含まれ、 デバイスの左半分または右半分の範囲になっています。

ク ロ ッ ク バッファは、 ク ロ ッ ク入力 が 2 つある同期または非同期のグ リ ッチのない 2:1 マルチプ

レクサと して使用できるよ う設計されています。 Virtex-5 デバイスの制御ピンは、 広範な機能を提

供し、 効率的な入力切り替えが可能です。 次のセクシ ョ ンでは、 Virtex-5 ク ロ ッ ク バッファのさま

ざまなコンフ ィギュレーシ ョ ン、 プ リ ミ ティブ、 使用モデルについて記述します。

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UG190 (v4.5) 2009 年 1 月 9 日

第 1 章 : クロック リソースR

グローバル クロッ ク バッファ プリ ミテ ィ ブ

表 1-2 に、 グローバル ク ロ ッ ク バッファのプ リ ミ ティブを示します。

表 1-2 : グローバル クロッ ク バッファ プリ ミテ ィブ

プリ ミテ ィブ 入力 出力 制御ピン

BUFGCTRL I0、 I1 O CE0、 CE1、 IGNORE0、 IGNORE1、S0、 S1

BUFG I O -

BUFGCE I O CE

BUFGCE_1 I O CE

BUFGMUX I0、 I1 O S

BUFGMUX_1 I0、 I1 O S

BUFGMUX_VIRTEX4 (2) I0、 I1 O S

メモ :

1. すべてのプ リ ミテ ィブは、 BUFGCTRL のソフ ト ウェア プ リセッ トから派生したものです。

2. BUFGMUX_VIRTEX4 は、 Virtex-4 ファ ミ リから使用されているレガシ プ リ ミ テ ィブです。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 27UG190 (v4.5) 2009 年 1 月 9 日

グローバル クロック リソースR

BUFGCTRL

BUFGCTRL プリ ミ ティブ (図 1-1 を参照) では、 2 つの非同期クロ ッ クの切り替えが可能です。 その他のグローバル ク ロ ッ ク バッファ プリ ミ ティブはすべて BUFGCTRL のコンフ ィギュレーシ ョ

ンから派生したものです。 これらのプリ ミ ティブのコンフ ィギュレーシ ョ ンは、 ISE® ソフ ト ウェ

ア ツールによ り管理されます。

BUFGCTRL には、 S0、 S1、 CE0、 CE1 の 4 つのセレク ト ラ インと IGNORE0 および IGNORE1の 2 つの制御ラインがあ り ます。 この 6 つの制御ラインを使用して、 入力 I0 と I1 を制御します。

BUFGCTRL は、2 つのクロ ッ ク入力をグ リ ッチなしで切り替えるよ う設計されています。 S0 と S1の変化後に選択されているク ロ ッ クが High から Low に切り替わる と、出力はも う 1 つのクロ ッ ク

が High から Low に遷移するまで Low を維持します。 その後、 新しいクロ ッ クが出力を駆動し始

めます。 BUFGCTRL のデフォル ト コンフ ィギュレーシ ョ ンでは、 立ち下がりエッジで認識され、

入力が切り替わる前は Low に保持されるよ うになっていますが、 立ち上がりエッジで認識され、入

力が切り替わる前は High に保持されるよ うにもできます。

アプ リケーシ ョ ンによっては、上記のよ う な切り替え条件が適さない場合もあ り ます。 IGNORE ピンをアサートする と、 2 つのクロ ッ ク入力の切り替え時に上記の条件は適用されず、 セレク ト ピン

の変更で入力が切り替わり ます。 IGNORE0 をアサートする と I0 入力から切り替わり、 IGNORE1をアサートする と I1 入力から切り替わり ます。

入力クロ ッ クは、 S0 と CE0 か S1 と CE1 のペアのどちらかが High にアサート されなければ選択

できません。 S か CE のどちらかが High にアサート されていないと きは、必要な入力が選択されま

せん。 通常は、 両方のペア (4 つのすべてのセレク ト ラ イン) が同時に High にアサート されるこ と

はあ り ません。 セレク ト ラ インと して使用されるのは、ペアの一方のピンだけで、も う一方は Highに固定されます。 表 1-3 はその真理値表です。

図 1-1 : BUFGCTRL プリ ミテ ィブ

IGNORE1

IGNORE0

CE1

CE0

S1

S0

I1

I0

O

BUFGCTRL

ug190_1_01_032206

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第 1 章 : クロック リソースR

S と CE は共に出力の選択に使用されますが、 ピンのビヘイビアが多少異なり ます。 ク ロ ッ クの切

り替えに CE を使用した方がクロッ クは速く切り替わり ます。 また、 CE ピンでセッ ト アップ/ホー

ルド タイム違反がある と、クロ ッ ク出力でグ リ ッチが発生します。 一方、S ピンを使用する と、セッ

ト アップ/ホールド タイム と無関係に、 2 つのクロ ッ ク入力を切り替えるこ とができます。 この際、

グ リ ッチは発生しません。 詳細は、 「BUFGMUX_VIRTEX4」 を参照して ください。 CE ピンは、

Virtex-II および Virtex-II Pro FPGA と互換性があ り ます。

図 1-2 のタイ ミ ング図は、 BUFGCTRL プリ ミ ティブを使用した場合のクロ ッ クの切り替わり を示

しています。 正確なタイ ミ ング値は、 スピード ファ イルから求めるこ とができます。

表 1-3 : クロック リソースの真理値表

CE0 S0 CE1 S1 O

1 1 0 X I0

1 1 X 0 I0

0 X 1 1 I1

X 0 1 1 I1

1 1 1 1 前の入力 (1)

メモ :

1. 前の入力とは、 このステートに移行する前の有効な入力クロ ッ クのこ とです。

2. これ以外のステートではすべて、 出力が INIT_OUT 値にな り、 ト グルしません。

図 1-2 : BUFGCTRL タイ ミング図

I0

I1

S0

S1

IGNORE0

IGNORE1

O

CE0

CE1

1 2 3 4 5 6

TBCCCK_CE

ug190_1_02_071707

TBCCKO_O TBCCKO_O TBCCKO_O

at I0 Begin I1 Begin I0

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 29UG190 (v4.5) 2009 年 1 月 9 日

グローバル クロック リソースR

• タイム イベン ト 1 の前は、 出力 O に入力 I0 が選択されています。

• タイム イベン ト 1 の立ち上がりエッジよ り TBCCCK_CE 前に、CE0 と S0 が Low にディアサー

ト されます。 これとほぼ同時に、 CE1 と S1 が High にアサート されます。

• タイム イベン ト 3 よ り TBCCKO_O 後に、 出力 O が入力 I1 に切り替わり ます。 これは、 I0 がHigh から Low になり (イベン ト 2)、 I1 が High から Low になる と発生します。

• タイム イベン ト 4 で IGNORE1 がアサート されます。

• タイム イベン ト 5 で CE0 と S0 が High にアサート され、 CE1 と S1 が Low にディアサート

されます。 タイム イベン ト 6 よ り TBCCKO_O 後に、出力 O が I1 から I0 にが切り替わり ます。

この際、 I1 が High から Low に切り替わる必要はあ り ません 。

BUFGCTRL には、 ほかに次のよ う な機能があ り ます。

• I0 と I1 入力は、 コンフ ィギュレーシ ョ ン後、 デバイスが動作を開始する前にあらかじめ選択

されます。

• コンフ ィギュレーシ ョ ン後の 初の出力には、 High または Low のどちらでも選択できます。

• CE0 と CE1 のみを使用してク ロ ッ クを選択 (S0 と S1 を High に固定) した場合、 前に選択さ

れたクロ ッ クの High から Low への遷移を待つこ となく別のクロ ッ クを選択できます。

表 1-4 に、 BUFGCTRL プリ ミ ティブの属性を示します。

BUFG

BUFG は、ク ロ ッ ク入力と ク ロ ッ ク出力を各 1 つ持つ入力クロ ッ ク バッファです。 このプ リ ミ ティ

ブは BUFGCTRL に基づいており、複数のピンがロジッ ク High または Low に接続されています。

図 1-3 は、 BUFG と BUFGCTRL の関係を示しています。 BUFG には LOC 制約を使用できます。

表 1-4 : BUFGCTRL 属性

属性名 説明 設定可能な値

INIT_OUT コンフ ィギュレーシ ョ ン後に BUFGCTRL 出力を

特定の値に初期化します。 立ち上がりエッジまたは

立ち下がりエッジのどちらを認識するよ うにする

か、 およびクロ ッ クを切り替える際の出力レベル

を設定します。

0 (デフォルト )、 1

PRESELECT_I0 TRUE の場合、 コンフ ィギュレーシ ョ ン後の BUFGCTRL の出力に I0 入力が選択されます。 (1)

FALSE (デフォルト )、TRUE

PRESELECT_I1 TRUE の場合、 コンフ ィギュレーシ ョ ン後の BUFGCTRL の出力に I1 入力が選択されます。 (1)

FALSE (デフォルト )、TRUE

メモ :

1. 2 つの PRESELECT 属性を同時に TRUE にはできません。

2. LOC 制約を使用できます。

30 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 1 章 : クロック リソースR

図 1-4 のタイ ミ ング図に示すよ うに、 出力には入力と同じ波形が現れます。

BUFGCE および BUFGCE_1

BUFG とは異なり、BUFGCE はクロ ッ ク入力、 ク ロ ッ ク出力、 クロ ッ ク イネーブル ラ インを 1 つずつ持つクロ ッ ク バッファです。 このプリ ミ ティブは BUFGCTRL に基づいており、複数のピンが

ロジッ ク High または Low に接続されています。図 1-5 は、 BUFGCE と BUFGCTRL の関係を示

しています。 BUFGCE と BUFGCE_1 には LOC 制約を使用できます。

図 1-3 : BUFG と BUFGCTRL の関係

図 1-4 : BUFG タイ ミング図

IGNORE1

IGNORE0

CE1

CE0

S1

S0

I1

I0

O

BUFG

ug190_1_03_032206

VDDGND

VDD

VDD

VDD

I

OI

GND

GND

BUFG(I)

BUFG(O)

TBCCKO_Oug190_1_04_032206

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 31UG190 (v4.5) 2009 年 1 月 9 日

グローバル クロック リソースR

BUFGCE の切り替え条件は BUFGCTRL と同様です。 入力クロ ッ クの立ち上がりエッジ前に CE入力が Low になる場合は、その後の入力クロ ッ ク パルスは出力に送信されず、出力は Low に保た

れます。 入力クロ ッ クが High の間に CE が変化しても、 ク ロ ッ クが Low になるまで出力に影響は

あ り ません。 ク ロ ッ クがディ スエーブルのと き出力は Low のままですが、 ク ロ ッ クが High のと き

にディ スエーブルになる と、 そのパルスは完了されます。

ク ロ ッ ク イネーブル ラインに BUFGCTRL の CE ピンを使用するため、セレク ト信号はセッ ト アッ

プ タイム要件を満たす必要があ り ます。 セッ ト アップ タイム違反がある と、 グ リ ッチが発生しま

す。 図 1-6 は、 BUFGCE のタイ ミ ング図です。

BUFGCE_1 は BUFGCE と類似していますが、入力の切り替え条件のみ異なり ます。 入力クロ ッ ク

の立ち下がりエッジ前に CE 入力が Low の場合は、 その後の入力クロ ッ ク パルスは出力に送信さ

れず、 出力は High のままです。 入力クロ ッ クが Low の間に CE が変化しても、 ク ロ ッ クが Highになるまで出力に影響はあ り ません。 ク ロ ッ クがディ スエーブルのと き出力は High のままですが、

ク ロ ッ クが Low のと きにディ スエーブルになる と、 そのパルスは完了されます。

図 1-7 は、 BUFGCE_1 のタイ ミ ング図です。

図 1-5 : BUFGCE と BUFGCTRL の関係

図 1-6 : BUFGCE タイ ミング図

IGNORE1

IGNORE0

CE1

CE0

S1

S0

I1

I0

O

BUFGCE

BUFGCE as BUFGCTRL

ug190_1_05_032206

VDDGND

VDD

CE

VDDO

II

CEGND

GND

BUFGCE(I)

BUFGCE(CE)

BUFGCE(O)

ug190_1_06_032206TBCCKO_O

TBCCCK_CE

32 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 1 章 : クロック リソースR

BUFGMUX および BUFGMUX_1

BUFGMUX はク ロ ッ ク入力 2 つと、 ク ロ ッ ク出力、 ク ロ ッ ク イネーブル ラ インを 1 つずつ持つ

クロ ッ ク バッファです。 このプリ ミ ティブは BUFGCTRL に基づいており、複数のピンがロジッ ク

High または Low に接続されています。 図 1-8 は、 BUFGMUX と BUFGCTRL の関係を示してい

ます。 BUFGMUX と BUFGCTRL のどちらにも LOC 制約を使用できます。

BUFGMUX は CE ピンをセレク ト ピンと して使用するため、 セレク ト を使用する場合は、 セッ ト

アップ タイム要件を満たしている必要があ り ます。 セッ ト アップ タイム違反がある と、グ リ ッチが

発生する可能性があ り ます。

BUFGMUX の切り替え条件は BUFGCTRL の CE ピンと同様です。 図 1-9 は BUFGMUX のタイ

ミ ング図を示しています。

図 1-7 : BUFGCE_1 タイ ミング図

図 1-8 : BUFGMUX と BUFGCTRL の関係

BUFGCE_1(I)

BUFGCE_1(CE)

BUFGCE_1(O)

ug190_1_07_032206TBCCKO_O

TBCCCK_CE

IGNORE1

IGNORE0

CE1S

CE0

S1

S0

I1

I0

O

BUFGMUX

ug190_1_08_032206

VDD

VDD

OI1

I0

S

GND

GND

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 33UG190 (v4.5) 2009 年 1 月 9 日

グローバル クロック リソースR

図 1-9 の説明

• 現在のクロ ッ クは I0 です。

• S が High に変化します。

• マルチプレクサは I0 が High から Low にディアサート されるのを待ちます。

• I0 が Low になる と、 I1 が Low になるまでマルチプレクサの出力は Low に保たれます。

• I1 が High から Low に切り替わる と、 出力が I1 に切り替わり ます。

• セッ ト アップ/ホールド タイム要件が満たされている場合、 出力にグ リ ッチやシ ョート パルス

は発生しません。

BUFGMUX_1 は立ち上がりエッジで認識され、 入力が切り替わるまで High に保持されます。

図 1-10 は、BUFGMUX_1 のタイ ミ ング図です。 BUFGMUX と BUFGMUX_1 のどちらにも LOC制約を使用できます。

図 1-10 の説明

• 現在のクロ ッ クは I0 です。

• S が High に変化します。

• マルチプレクサは I0 が Low から High にアサート されるのを待ちます。

• I0 が High になる と、 I1 が High になるまでマルチプレクサの出力は High に保たれます。

• I1 が Low から High に切り替わる と、 出力は I1 に切り替わり ます。

• セッ ト アップ/ホールド タイム要件が満たされている場合、 出力にグ リ ッチやシ ョート パルス

は発生しません。

図 1-9 : BUFGMUX タイ ミング図

図 1-10 : BUFGMUX_1 タイ ミング図

S

I0

I1

OTBCCKO_O

ug190_1_09_032306

TBCCKO_O

TBCCCK_CE

beginswitching using I1

S

I0

I1

O

ug190_1_10_032306

TBCCCK_CE

TBCCKO_O

34 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 1 章 : クロック リソースR

BUFGMUX_VIRTEX4

BUFGMUX_VIRTEX4 はクロ ッ ク入力 2 つと、ク ロ ッ ク出力、クロ ッ ク イネーブル ラ インを 1 つずつ持つクロ ッ ク バッファです。 このプリ ミ ティブは BUFGCTRL に基づいており、複数のピンが

ロ ジ ッ ク High または Low に接続されています。 図 1-11 は、 BUFGMUX_VIRTEX4 と

BUFGCTRL の関係を示しています。

BUFGMUX_VIRTEX4 では、 S ピンがセレク ト ピンと して使用されます。 S はグ リ ッチを発生さ

せずにいつでも切り替え可能です。 S のセッ ト アップ/ホールド タイムによって、新しいク ロ ッ クへ

の切り替え前に、 その前のクロ ッ クの余分なパルスが出力されるかが決ま り ます。 図 1-12 のよ う

に、 セッ ト アップ タイム TBCCCK_S よ り前、 I0 が High から Low になる前に S が変化した場合、

I0 の余分なパルスは出力されません。 S がホールド タイムの後に変化した場合は、余分なパルスが

出力されます。 S がセッ ト アップ/ホールド タイムに違反する と、余分なパルスが出力されるこ と も

あ り ますが、 グ リ ッチは発生しません。 いずれの場合でも、 出力は遅い方のクロ ッ クの 3 ク ロ ッ ク

サイ クル分以内に新しいクロ ッ クに変わり ます。

S0 と S1 のセッ ト アップ/ホールド タイム要件は、 CE0 と CE1 のよ うに立ち上がりエッジではな

く、 立ち下がりエッジに対して設定されます (INIT_OUT = 0 の場合)。

BUFGMUX_VIRTEX4 の切 り 替え条件は、 BUFGCTRL の CE ピン と同様です。 図 1-12 はBUFGMUX_VIRTEX4 のタイ ミ ング図を示しています。

図 1-11 : BUFGMUX_VIRTEX4 と BUFGCTRL の関係

IGNORE1

IGNORE0

CE1

S

CE0

S1

S0

I1

I0

O

BUFGMUX_VIRTEX4

ug190_1_11_032206

VDD

VDD

OI1

I0

S

GND

GND

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 35UG190 (v4.5) 2009 年 1 月 9 日

グローバル クロック リソースR

BUFGMUX_VIRTEX4 には、 その他次のよ う な機能があ り ます。

• コンフ ィギュレーシ ョ ン後の I0 および I1 入力をあらかじめ選択できます。

• コンフ ィギュレーシ ョ ン後の 初の出力は、 High または Low のどちらにでも設定できます。

その他の使用モデル

BUFGCTRL を使用した非同期 MUX

アプリケーシ ョ ンによっては、クロ ッ ク入力の即座の切り替えや BUFGCTRL のエッジ認識の無視

が必要とな り ます。 たとえば、 ク ロ ッ ク入力の 1 つが ト グルしな くなった場合、 BUFGCTRL でク

ロ ッ ク エッジが認識されないために、 ク ロ ッ ク出力の切り替え条件が適用されません。 このよ う な

場合に非同期 MUX (マルチプレクサ) を使用します。 図 1-13 は、 BUFGCTRL デザイン例を使用

した非同期 MUX を示しています。 非同期 MUX のタイ ミ ング図は、 図 1-14 を参照して ください。

図 1-12 : BUFGMUX_VIRTEX4 タイ ミング図

S

I0

I1

O

ug190_1_12_032306

TBCCKO_O TBCCKO_O

図 1-13 : BUFGCTRL デザイン例を使用した場合の非同期 MUX

IGNORE1

IGNORE0

CE1

S

CE0

S1

S0

I1

I0

S

I1

I0

O

Asynchronous MUXDesign Example

ug190_1_13_032306

VDD

VDD

VDD

VDD

O

36 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 1 章 : クロック リソースR

図 1-14 の説明

• 現在のクロ ッ クは I0 です。

• S が High に変化します。

• 直後にクロ ッ ク出力が I1 に切り替わり ます。

• IGNORE 信号が High にアサート される と、グ リ ッチを発生させないよ うにする機能はディ ス

エーブルになり ます。

図 1-14 : 非同期 MUX のタイ ミング図

UG190_1_14_032306

TBCCKO_O TBCCKO_O

I0

I1

S

O

at I0 Begin I1

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 37UG190 (v4.5) 2009 年 1 月 9 日

グローバル クロック リソースR

BUFGMUX_VIRTEX4 (クロッ ク イネーブル付き)

ク ロ ッ ク イネーブル付きの BUFGMUX_VIRTEX4 を使用する と、 入力クロ ッ クを選択できます。

ク ロ ッ ク イネーブルを使用して、 出力をデ ィ スエーブルにする こ と も可能です。 図 1-15 はBUFGCTRL を使用したデザイン例を示し、 図 1-16 はタイ ミ ング図を示します。

図 1-16 の説明

• タイム イベン ト 1 で出力 O に入力 I0 が選択されます。

• タイム イベン ト 2 の前に S が High にアサート されます。

• タイム イベン ト 2 よ り TBCCKO_O 後に、 出力 O が入力 I1 に切り替わり ます。 これは、 I0 がHigh から Low になり、 I1 が High から Low になる と発生します。

• タイム イベン ト 3 よ り TBCCCK_CE 前に、 CE が Low にアサート されます。 ク ロ ッ ク出力は

Low に切り替わり、 I1 が High から Low に切り替わった後も Low に保持されます。

図 1-15 : BUFGMUX_VIRTEX4 (クロック イネーブル付き) と BUFGCTRL

IGNORE1

IGNORE0

CE1

S

CE

CECE0

S1

S0

I1

I0

O

BUFGMUX_VIRTEX4+CEDesign Example

ug190_1_15_032206

OI1

I0

S

GND

GND

図 1-16 : BUFGMUX_VIRTEX4 (クロッ ク イネーブル付き) のタイ ミング図

ug190_1_16_040907

TBCCKO_O

TBCCCK_CE

TBCCKO_O

at I0 Clock Off

I0

I1

S

CE

O

Begin I1

1 2 3

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UG190 (v4.5) 2009 年 1 月 9 日

第 1 章 : クロック リソースR

クロック ツリーとネッ ト - GCLKVirtex-5 クロ ッ ク ツ リーは、 スキューおよび消費電力が少なくなるよ う設計されています。 未使用

ブランチの接続は切断されます。 また、 ク ロ ッ ク ツ リーは、 ロジッ ク リ ソースすべてが使用される

場合にロードおよびファンアウ ト を制御するよ うにも設計されています。

グローバル ク ロ ッ ク ラ イン とバッファはすべて、 差動方式でインプ リ メ ン ト されます。 これによ

り、 デューティ サイクルおよび同相ノ イズ除去が改善します。

Virtex-5 アーキテクチャでは、 グローバル クロ ッ ク ピンは、 ロジッ ク リ ソースのクロ ッ ク ピンだ

けでなく、 ローカル インターコネク ト を使用せずに CLB のほかのピンにも接続できるよ うになっ

ています。 このアーキテクチャは、 高速信号接続や大容量のロードおよび大きいファンアウ トが必

要なアプリケーシ ョ ンに適しています。

クロック 領域

Virtex-5 デバイスでは、 ク ロ ッ ク領域を使用する こ とでク ロ ッ ク分配が改善されています。 各ク

ロ ッ ク領域は、 高 10 個のグローバル ク ロ ッ ク ド メ インを含むこ とができます。 この 10 個のグ

ローバル クロ ッ クは、 32 個のグローバル ク ロ ッ ク バッファの任意の組み合わせで駆動可能です。

ク ロ ッ ク領域の寸法は CLB 20 個分 (IOB 40 個) の高さ、 チップの 1/2 の幅に固定されています (図 1-17)。 このよ うにク ロ ッ ク領域の寸法を固定するこ とで、 大規模な Virtex-5 デバイスにさ らに

多くのク ロ ッ ク領域が含まれるよ うにな り ました。 この結果、 Virtex-5 デバイスでは従来の FPGAアーキテクチャに比べて、 多く のク ロ ッ ク ド メ インをサポー ト でき る よ う になっています。 各Virtex-5 デバイスのクロ ッ ク領域数は、 表 1-5 を参照してください。 中央カラムのロジッ ク リ ソー

ス (CMT、 IOB など) は左のクロ ッ ク領域にあ り ます。

CMT を使用する と、 左領域のグローバル ク ロ ッ クがフ ィードバッ ク ラ インと して使用されます。

1 領域では 大 4 個の CMT が使用でき、 同じ領域で使用する と、 IDELAYCTRL はその領域の別

のグローバル ク ロ ッ クを使用します。 第 2 章の「ク ロ ッ ク マネージメン ト テク ノ ロジ」 を参照して

ください。

図 1-17 : クロック領域

ug190_1_17_042406

All clock regions are 20 CLBs tall (10 CLBs above and 10 CLBs below a horizontal clock line)

XC5VLX30 has 8 Clock Regions XC5VLX330 has 24 Clock Regions

Center ColumnLogic Resources

10 CLBs

10 CLBs

All clock regionsspan half the die

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グローバル クロック リソースR

表 1-5 : Virtex-5 FPGA のクロック領域

デバイス クロック領域数 メモ

XC5VLX30 8

XC5VLX50 12

XC5VLX85 12

XC5VLX110 16

XC5VLX155 16

XC5VLX220 16

XC5VLX330 24

XC5VLX20T 6 デバイスの各サイ ドには 3 つの領域があ り ま

す。 このデバイスの右側には BUFR があ り

ません。

XC5VLX30T 8

XC5VLX50T 12

XC5VLX85T 12

XC5VLX110T 16

XC5VLX155T 16

XC5VLX220T 16

XC5VLX330T 24

XC5VTX150T 20

XC5VTX240T 24

XC5VSX35T 8

XC5VSX50T 12

XC5VSX95T 16

XC5VSX240T 24

XC5VFX30T 8

XC5VFX70T 16

XC5VFX100T 16

XC5VFX130T 20

XC5VFX200T 24

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第 1 章 : クロック リソースR

リージ ョナル クロック リソース

リージ ョナル ク ロ ッ ク ネッ ト ワークは、 グローバル クロ ッ ク ネッ ト ワークから独立したク ロ ッ ク

ネッ ト ワークです。 グローバル ク ロ ッ ク と異な り、 リージ ョナル ク ロ ッ ク信号 (BUFR) は 3 つの

ク ロ ッ ク領域までしか到達しません。 また、 I/O ク ロ ッ ク信号が駆動するのは、 1 つの領域のみで

す。 リージ ョナル ク ロ ッ ク ネッ ト ワークは、 ソース同期インターフェイス デザインで使用する と

特に効率的です。 Virtex-5デバイス の I/O バンクのサイズは、 ク ロ ッ ク領域と同一です。

リージ ョナル ク ロ ッ クの理解には、 リージ ョナル クロ ッ ク信号のパスについての理解が必要です。

Virtex-5 デバイスのリージ ョナル クロ ッ ク リ ソース とネッ ト ワークには、次のパスおよびコンポー

ネン トが含まれます。

• CC (Clock Capable) I/O

• I/O クロ ッ クバッファ - BUFIO

• リージ ョナル ク ロ ッ ク バッファ - BUFR

• リージ ョナル ク ロ ッ ク ネッ ト

CC (Clock Capable) I/O通常のク ロ ッ ク領域には、 CC I/O ピン ペアが 4 つ含まれます (中央カラムは例外)。 これらの I/Oペアは、 特別なハード ウェア接続が可能な特定の位置にあ り、 リージ ョナル ク ロ ッ ク リ ソースに

近接している通常の I/O ペアです。 また、 一部のグローバル クロ ッ ク入力は CC I/O と して機能可

能です。 各バンクには、 そのよ う な I/O 専用サイ トが 4 つ含まれます。 ク ロ ッ ク入力と して使用す

る場合、 これらのピンは BUFIO および BUFR を駆動できます。 中央カラムの CC I/O は、 BUFRを駆動できません。 また、 CC I/O はグローバル ク ロ ッ ク バッファへは直接接続できません。 シン

グルエンド ク ロ ッ ク ピンと して使用する場合は、「グローバル クロ ッ ク バッファ」 に記述されてい

るよ うに、 ピン ペアの P 側を使用する必要があ り ます。 これは、直接接続されているのがこのピン

だけであるためです。

I/O クロックバッファ - BUFIOI/O クロ ッ ク バッファ (BUFIO) は、Virtex-5 デバイスで使用可能なクロ ッ ク バッファです。 BUFIOは I/O カラム内の専用クロッ ク ネッ ト を駆動し、 グローバル ク ロ ッ ク リ ソースからは独立してい

ます。 このため、 BUFIO (ク ロ ッ クをフォワードする、 または受信して分散する) はソース同期の

データ キャプチャに 適です。 BUFIO を駆動できるのは、 同一ク ロ ッ ク領域内の CC I/O のみで

す。 通常のクロ ッ ク領域には 4 つの BUFIO が含まれます。 各 BUFIO は、 同じ領域/バンクにある

1 つの I/O ク ロ ッ ク ネッ ト ワークおよびリージ ョナル クロ ッ ク バッファ (BUFR) を駆動できます。

ただし、 I/O クロ ッ ク ネッ ト ワークの範囲は同一バンクまたはクロ ッ ク領域の I/O カラムまでなの

で、 CLB やブロッ ク RAM、 IODELAY などのロジッ ク リ ソースは駆動できません。

BUFIO プリ ミテ ィブ

BUFIO はクロ ッ ク信号を入力して出力するバッファで、 入力と出力間には遅延があ り ます。

図 1-18 は BUFIO を示しています。 ポートについては、 表 1-6 を参照してください。 BUFIO には

配置制約を使用できます。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 41UG190 (v4.5) 2009 年 1 月 9 日

リージ ョナル クロック リソースR

BUFIO の使用モデル

次の図 1-19 では、 BUFIO は CC I/O を使用した I/O ロジッ クを駆動しています。 このインプ リ メ

ンテーシ ョ ンは、 入力データのキャプチャに送信クロ ッ クを使用するソース同期アプリケーシ ョ ン

に適しています。

図 1-18 : BUFIO プリ ミテ ィブ

表 1-6 : BUFIO のポート と定義

ポート名 タイプ 幅 定義

O 出力 1 ク ロ ッ ク出力ポート

I 入力 1 ク ロ ッ ク入力ポート

BUFIO

ug190_1_18_032306

OI

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UG190 (v4.5) 2009 年 1 月 9 日

第 1 章 : クロック リソースR

図 1-19 : 1 つのクロック領域内で I/O ロジックを駆動する BUFIO

I/O

I/O

I/O

I/O

I/O

I/O

I/O

BUFIO

BUFIO

BUFR

BUFR

ug190_1_19_060706

To Fabric

To AdjacentRegion

To AdjacentRegion

I/O

I/O

I/O

Clock Capable I/O

I/O

I/O

I/O

I/O

I/O

I/O

I/O

I/O

I/O

I/O

P

N

P

N

P

N

P

N

Not all available BUFIOs are shown.

Clock Capable I/O

Clock Capable I/O

Clock Capable I/O

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 43UG190 (v4.5) 2009 年 1 月 9 日

リージ ョナル クロック リソースR

リージ ョナル クロック バッファ - BUFRリージ ョナル クロッ ク バッファ (BUFR) も、Virtex-5 デバイスで使用可能なクロッ ク バッファです。

BUFR は、 クロッ ク領域内の専用クロッ ク ネッ トにクロ ッ ク信号を送信し、 グローバル クロッ ク ツリーからは独立しています。 各 BUFR は領域内のリージ ョナル クロ ッ ク ネッ ト 4 つと、 隣接するク

ロッ ク領域 ( 高 3 領域) のクロッ ク ネッ ト 4 つを駆動できます。 BUFIO と異なり、 BUFR は I/O ロジッ クだけでなく、 同じ ク ロ ッ ク領域および隣接するクロ ッ ク領域のロジッ ク リ ソース (CLB、 ブ

ロッ ク RAM など) も駆動できます。 BUFR は、 CC ピンまはたローカル インターコネク トで駆動可

能です。 また、 クロ ッ ク入力信号を分周したクロ ッ ク も出力できます。 分周値は 1 ～ 8 の整数です。

BUFR はクロ ッ ク ド メ インの切り替えやシ リアルからパラレルへの変換が必要なソース同期アプリ

ケーシ ョンに適しています。 通常、 1 つのクロッ ク領域には BUFR が 2 つ含まれます (リージ ョナル

クロッ ク ネッ ト ワーク 4 つ) 。 中央カラムに BUFR は含まれません。

BUFR プリ ミテ ィ ブ

BUFR は、 ク ロ ッ ク入力と ク ロ ッ ク出力があるバッファで、 入力クロ ッ ク周波数を分周できます。

CE ピンに関する追加記述

CE がアサート /ディアサート される と、出力クロ ッ ク信号はオン/オフになり ます。 グローバル セッ

ト / リ セッ ト (GSR) 信号が High の場合、 BUFR は CE が High に保持されていても ト グルしませ

ん。 ク ロ ッ クが BUFR 入力ポートにつながっている場合、 BUFR 出力は GSR 信号のディアサート

後にト グルします。

図 1-20 : BUFR プリ ミテ ィブ

表 1-7 : BUFR のポート と定義

ポート名 タイプ 幅 定義

O 出力 1 ク ロ ッ ク出力ポート

CE 入力 1 ク ロ ッ ク イネーブル ポート。 バイパス モードでは使用不可

CLR 入力 1 分周用の非同期ク リ アで、 出力を Low にする。 バイパス モードでは使用不可

I 入力 1 ク ロ ッ ク入力ポート

CLRCE

I O

ug190_1_20_032306

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第 1 章 : クロック リソースR

BUFR の属性とモード

BUFR の ク ロ ッ ク分周は、 ソ フ ト ウ ェアで BUFR_DIVIDE 属性を設定する と指定でき ます。

BUFR_DIVIDE 属性の値を、 表 1-8 に示します。

BUFR の伝搬遅延は、BUFR_DIVIDE = 1 と BUFR_DIVIDE = BYPASS で異なり ます。 1 に設定し

た場合の遅延は BYPASS より もわずかに多く なり ます。 これ以外の値の場合、 BUFR_DIVIDE = 1のと きと 同じ遅延になり ます。 入力クロッ ク と 出力クロッ クの位相関係も BYPASS を除く すべての

値で同じです。

BUFR_DIVIDE 属性を使用した場合の BUFR の入力と出力のタイ ミ ング関係は、図 1-21 を参照し

てください。 この例では BUFR_DIVIDE 属性が 3 に設定され、この図の前に CLR がアサート され

ています。

図 1-21 の説明

• ク ロ ッ ク イベン ト 1 の前に CE が High にアサート されます。

• CE がアサート されてから TBRCKO_O 後に、出力 O が入力 I のサイクルを 3 で割った周波数で

ト グルを開始します。TBRCKO_O およびその他のタイ ミ ング値は、 スピード ファ イルに正確に

記載されています。

メモ :奇数で割った場合のデューティ サイ クルは 50/50 になり ません。 Low パルスは、 I の 1サイクル分長くなり ます。

• タイム イベン ト 2 で CLR がアサート されます。 タイム イベン ト 2 の TBRDO_CLRO 時間後、Oのト グルが停止します。

• タイム イベン ト 3 で CLR がディアサート されます。

• タイム イベン ト 4 の TBRCKO_O 後に、I を 3 で割った周波数で O が再びト グルを開始します。

表 1-8 : BUFR_DIVIDE 属性

属性名 説明 設定可能な値

BUFR_DIVIDE 入力クロ ッ クを分周する値を指定 1、 2、 3、 4、 5、 6、 7、 8BYPASS (デフォルト )

メモ :

1. BUFR には配置制約を使用できます。

図 1-21 : BUFR_DIVIDE 値を使用した BUFR のタイ ミング図

ug190_1_21_041808

TBRCKO_O TBRCKO_OTBRDO_CLRO

I

CE

CLR

O

1 2 3 4

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 45UG190 (v4.5) 2009 年 1 月 9 日

リージ ョナル クロック リソースR

BUFR の使用モデル

BUFR はク ロ ッ ク ド メ インの切り替えやシ リ アルからパラレルへの変換が必要なソース同期アプ

リ ケーシ ョ ンに適しています。 BUFIO と異な り、 BUFR は IOB 以外の FPGA のロジッ ク リ ソー

スにク ロ ッ クを供給できます。 図 1-22 は、 BUFR のデザイン例です。

図 1-22 : さまざまなロジック リソースを駆動する BUFR

ug190_1_22_072806

CLBs

CLBs

CLBs

CLBs

CLBs

CLBs

CLBs

CLBs

BRAM

BRAM

DSPTile

DSPTile

BUFR

To RegionAbove

To Centerof Die

To RegionBelow

I/O Tile

I/O Tile

I/O Tile

I/O Tile

I/O Tile

I/O Tile

I/O Tile

I/O Tile

BUFIO

Clock Capable I/O

46 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 1 章 : クロック リソースR

リージ ョナル クロック ネッ ト

Virtex-5 デバイスには、グローバル クロ ッ ク ツ リーおよびネッ トだけでなく、リージ ョナル ク ロ ッ

ク ネッ ト も含まれます。 ク ロ ッ ク ツ リーは、スキューおよび消費電力が少なくなるよ う設計されて

います。 未使用ブランチの接続は切断されます。 また、 クロ ッ ク ツ リーは、 ロジッ ク リ ソースすべ

てが使用される場合にロードおよびファンアウ ト を制御するよ うにも設計されています。

リージ ョナル ク ロ ッ ク ネッ トは、Virtex-5 デバイス全体ではなく、 1 つのクロ ッ ク領域内でのみ伝

搬できます。 1 つのクロ ッ ク領域には、4 つの独立した リージ ョナル クロ ッ ク ネッ トが含まれます。

リージ ョナル ク ロ ッ ク ネッ トにアクセスするには、 BUFR をインスタンシエートする必要があ り

ます。 BUFR は 高で 2 つの隣接する ク ロ ッ ク領域の リージ ョナル ク ロ ッ クを駆動できます (図1-23)。 上辺または下辺の領域にある BUFR は、 隣接する 1 つの領域にのみアクセスできます。 また、 左側の BUFR は中央にある I/O カラムに入力可能です。

VHDL および Verilog のテンプレート

すべてのクロ ッキング リ ソース用の VHDL と Verilog コードおよび ISE 言語テンプレートが 『ラ

イブラ リ ガイ ド』 から利用可能です。

図 1-23 : 複数領域を駆動する BUFR

ug190_1_23_012306

BUFRs

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 47UG190 (v4.5) 2009 年 1 月 9 日

R

第 2 章

クロック マネージメン ト テク ノロジ

クロック マネージメン トについて

Virtex-5 ファ ミ リのク ロ ッ ク マネージメン ト タイル (CMT) は、 非常に柔軟性に富み、 かつ高性能

なクロ ッキングを提供するものです。 各 CMT には 2 つの DCM と 1 つの PLL が含まれます。 図

2-1 に、 DCM のある CMT ブロ ッ クを含む中央カラムのリ ソース簡略図を示します。

図 2-1 : DCMの位置

ug190_2_01_032506

CMT Blocks(Top Half DCMs/PLLs)

CMT Blocks(Bottom Half DCMs/PLLs)

Clock I/O(Top Half)

Clock I/O(Bottom Half)

Config I/O(Top Half)

Config I/O(Bottom Half)

I/O Banks(Larger Devices Only)

I/O Banks(Larger Devices Only)

Virtex-5Center ColumnConfig Blocks and

BUFGs

48 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

表 2-1 に、 Virtex-5 の各デバイスで使用可能な CMT、 DCM、 PLL の要約を示します。

DCM の概要

Virtex-5 FPGA のデジタル ク ロ ッ ク マネージャ (DCM) は、次のよ う な優れたクロ ッ ク管理機能を

備えています。

• クロックのスキュー調整

DCM には遅延ロッ ク ループ (DLL) が含まれており、入力クロ ッ クを基準と して出力クロ ッ ク

を調整するこ とで、 ク ロ ッ ク分配遅延を完全に取り除く こ とができます。 DLL には、遅延エレ

メン ト (小型のバッファ ) と制御ロジッ クが含まれています。 入力ク ロ ッ クによって、 この遅

延エレ メン ト のチェーンが駆動され、 入力ク ロ ッ クを異なる時間だけ遅延させたク ロ ッ クが、

各遅延エレ メン トの出力から出力されます。

制御ロジッ クには、 位相検出機能と遅延ライン選択機能があ り ます。 位相検出機能は、 入力ク

ロ ッ ク信号 (CLKIN) をフ ィードバッ ク入力 (CLKFB) と比較し、遅延ライン選択機能を調整し

て、 CLKIN と CLKFB の位相が一致するまで DCM の出力に遅延を追加します。

表 2-1 : 使用可能な CMT、 DCM、 PLL リソース

デバイス CMT 数 使用可能な DCM 数 サイ ト名

XC5VLX20T 1 2 下半分 :

DCM_ADV_X0Y0、 DCM_ADV_X0Y1、 PLL_ADV_X0Y0

XC5VLX30XC5VFX30TXC5VLX30TXC5VSX35T

2 4 下半分 :

DCM_ADV_X0Y0、 DCM_ADV_X0Y1、 PLL_ADV_X0Y0

上半分 :

DCM_ADV_X0Y2、 DCM_ADV_X0Y3、 PLL_ADV_X0Y1

XC5VLX50XC5VLX50TXC5VSX50TXC5VFX70TXC5VLX85XC5VLX85TXC5VSX95TXC5VFX100TXC5VLX110XC5VLX110TXC5VFX130TXC5VTX150TXC5VLX155XC5VLX155TXC5VFX200TXC5VLX220XC5VLX220TXC5VSX240TXC5VTX240TXC5VLX330XC5VLX330T

6 12 下半分 :

DCM_ADV_X0Y0、 DCM_ADV_X0Y1、 PLL_ADV_X0Y0

DCM_ADV_X0Y2、 DCM_ADV_X0Y3、 PLL_ADV_X0Y1

DCM_ADV_X0Y4、 DCM_ADV_X0Y5、 PLL_ADV_X0Y2

上半分 :

DCM_ADV_X0Y6、 DCM_ADV_X0Y7、 PLL_ADV_X0Y3

DCM_ADV_X0Y8、 DCM_ADV_X0Y9、 PLL_ADV_X0Y4

DCM_ADV_X0Y10、 DCM_ADV_X0Y11、 PLL_ADV_X0Y5

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 49UG190 (v4.5) 2009 年 1 月 9 日

DCM の概要R

• 周波数合成

2 逓倍のクロ ッ ク (CLK2X および CLK2X180) と、 入力クロ ッ クの周波数を分周したクロ ッ ク

(CLKDV) を出力できます。

CLKFX および CLKFX180 出力は、入力クロ ッ ク周波数の M/D (M は逓倍率、D は分周率) 倍の周波数を持つクロ ッ クを出力します。 M および D には、 『Virtex-5 データシート 』 の 「周波

数合成」 表に記載の数値が指定可能です。 数学的に可能な場合は、 入力クロ ッ ク と出力クロ ッ

クの位相が揃う よ うに適切なタ ップが計算されます。 たとえば、 M = 9 で D = 5 の場合は、 入

力周波数に 1.8 を掛けた値が出力周波数とな り、 入力クロ ッ クの 5 周期ごと、 出力クロ ッ クの

9 周期ごとに立ち上がりエッジが揃います。

• 位相シフ ト

DCM には、 位相を大幅にシフ ト (コース グレイン位相シフ ト )、 または微細にシフ ト (ファ イ

ン グレイン位相シフ ト ) する機能があ り ます。 コース グレイン位相シフ トでは CLK0 を 90°、

180°、 270°位相シフ ト した CLK90、 CLK180、 CLK270 クロ ッ ク出力、 および CLK2X とCLKFX を 180°位相シフ ト した CLK2X180 と CLKFX180 クロ ッ ク出力を使用します。

フ ァ イ ン グ レ イ ン位相シフ ト には、 FIXED (固定)、 VARIABLE-POSITIVE (可変-正)、VARIABLE-CENTER (可変-中央)、 および DIRECT (直接) の 4 つのモードがあ り ます。 ファ

イン グレイン位相シフ ト を使用する と、 コース グレイン位相シフ ト出力の位相関係を維持し

ながら、すべての DCM 出力の位相を CLKIN を基準と してシフ トできます。 FIXED モードで

は、 ク ロ ッ ク周期を一定の係数倍した値分シフ ト します。 この係数は、 コンフ ィギュレーシ ョ

ン中に 1/256 の倍数で定義されます。 VARIABLE-POSITIVE または VARIABLE-CENTERモードを使用する と、 回路の動作中に、 クロ ッ ク位相を 1/256 周期単位で繰り返し前後にシフ

ト できます。 DIRECT モードでは、 回路の動作中に、 ク ロ ッ ク位相を DCM_TAP 値だけ繰り

返し前後にシフ トできます。 『Virtex-5 データシート 』 の 「出力クロ ッ ク位相調整」 を参照して

ください。

• ダイナミ ック リコンフ ィギュレーシ ョ ン

DCM には、 デバイスを リ コンフ ィギュレーシ ョ ンするこ とな く DCM の属性を変更するため

のバス接続があ り ます。 詳細は、 『Virtex-5 コンフ ィギュレーシ ョ ン ガイ ド』 の 「ダイナミ ッ ク

リ コンフ ィギュレーシ ョ ン」 の章を参照してください。

DADDR[6:0]、 DI[15:0]、 DWE、 DEN、 および DCLK 入力と DO[15:0] および DRDY 出力

を使用して、一部の DCM 機能を動作中にリ コンフ ィギュレーシ ョ ンします。 ダイナミ ッ ク リコンフ ィギュレーシ ョ ンでは、 位相シフ ト 、 M 値または D 値が変更可能です。

50 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

DCM プリ ミテ ィブ

図 2-2 に、 DCM プリ ミ ティブ DCM_BASE および DCM_ADV を示します。

DCM_BASE プリ ミテ ィブ

DCM_BASE プリ ミ ティブには頻繁に使用される基本的な機能が含まれており、ユーザー インター

フェイス ポートが簡略化されています。 DCM_BASE プリ ミ ティブはスキュー調整、 周波数合成、

固定位相シフ ト機能が使用できます。 このプ リ ミ ティブのポート を表 2-2 に示します。

DCM_ADV プリ ミテ ィブ

図 2-2 : DCM プリ ミテ ィブ

CLKINCLKFB

RST

CLK0CLK90

CLK180CLK270

CLK2XCLK2X180

CLKDV

CLKFXCLKFX180

LOCKED

CLKINCLKFB

PSINCDECPSENPSCLK

DADDR[6:0]DI[15:0]DWEDENDCLK

RST

CLK0CLK90

CLK180CLK270

CLK2XCLK2X180

CLKDV

CLKFXCLKFX180

LOCKED

PSDONEDO[15:0]

DRDY

DCM_ADVDCM_BASE

ug190_2_02_042706

表 2-2 : DCM_BASE プリ ミテ ィブ

使用可能なポート ポート名

ク ロ ッ ク入力 CLKIN、 CLKFB

制御およびデータ入力 RST

ク ロ ッ ク出力 CLK0、 CLK90、 CLK180、 CLK270、 CLK2X、

CLK2X180、 CLKDV、 CLKFX、 CLKFX180

ステータスおよびデータ出力 LOCKED

表 2-3 : DCM_ADV プリ ミテ ィブ

使用可能なポート ポート名

ク ロ ッ ク入力 CLKIN、 CLKFB、 PSCLK、 DCLK

制御およびデータ入力 RST、 PSINCDEC、 PSEN、 DADDR[6:0]、 DI[15:0]、DWE、 DEN

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DCM ポートR

DCM ポート

Virtex-5 アーキテクチャの DCM には、 次の 4 種類のポートがあ り ます。

• DCM クロ ッ ク入力ポート

• DCM 制御およびデータ入力ポート

• DCM クロ ッ ク出力ポート

• DCM ステータスおよびデータ出力ポート

DCM クロック入力ポート

ソース クロッ ク入力 - CLKIN

CLKIN 入力ピンは、 DCM にソース ク ロ ッ クを供給します。 CLKIN の周波数は、 『Virtex-5 デー

タシート 』 で指定された範囲内にする必要があ り ます。 ク ロ ッ ク入力信号は、 次のいずれかのバッ

ファから供給します。

1. IBUFG - グローバル クロ ッ ク入力バッファ

CLKFB が接続され、 かつデバイス上で DCM と同じ半分 (上または下) にある IBUFG を使用

する と、 ク ロ ッ ク入力パスが調整されます。

2. BUFGCTRL – 内部グローバル クロ ッ ク バッファ

専用グローバル配線を使用して Virtex-5 デバイス上の任意の DCM を駆動できます。 また、 2つの DCM と直列に接続する と、 DCM CLKIN ピンの駆動に使用できます。

3. PLL – 位相ロッ ク ループ

PLL ブロ ッ クは、 同一 CMT ブロ ッ クにある一方の DCM の CLKIN 入力を駆動できます。 接

続にグローバル バッファを使用する必要はあ り ません。 詳細は、 73 ページの 「使用例」 を参照

してください。

4. IBUF – 入力バッファ

IBUF で CLKIN 入力を駆動する場合、 PAD から DCM 入力へのスキューは調整されません。

フ ィードバッ ク クロック入力 - CLKFB

フ ィードバッ ク ク ロ ッ ク入力 (CLKFB) は、 ク ロ ッ ク出力の遅延を調整してク ロ ッ ク入力と位相を

揃えるために参照するク ロ ッ ク信号です。 DCM に必要なフ ィードバッ クを供給するには、DCM のCLK0 出力のみを CLKFB ピンに接続します。 CLKFB ピンを接続する と、 すべてのクロ ッ ク出力

のスキューが CLKIN を基準と して調整されます。 CLKFB ピンが未接続の場合、DCM のクロ ッ ク

出力のスキューは調整されませんが、 出力クロ ッ ク間の位相関係は保持されます。

内部フ ィードバッ ク コンフ ィギュレーシ ョ ンでは、 DCM の CLK0 出力をデバイスの同じ側 (上辺

または下辺) にあるグローバル バッファに接続し、 グローバル バッファの出力を DCM の CLKFB入力に接続します。

ク ロ ッ ク出力 CLK0、 CLK90、 CLK180、 CLK270、 CLK2X、

CLK2X180、 CLKDV、 CLKFX、 CLKFX180

ステータスおよびデータ出力 LOCKED、 PSDONE、 DO[15:0]、 DRDY

表 2-3 : DCM_ADV プリ ミテ ィブ (続き)

使用可能なポート ポート名

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第 2 章 : クロック マネージメン ト テク ノロジR

外部フィードバッ ク コンフ ィギュレーシ ョ ンでは、 次のよ うな構成にする必要があ り ます。

1. ク ロ ッ クを FPGA 外部に送信するには、 OBUF または BUFG から DDR へのコンフ ィギュ

レーシ ョ ンを DCM の CLK0 で直接駆動します。

2. FPGA 外部に送信されたクロ ッ クは、 DCM の CLKFB を駆動する IBUFG (GCLK ピン) また

は IBUF に接続します。 CLK と CLKFB には同一の I/O バッファを使用します。

図 2-9 に、 外部フ ィードバッ ク コンフ ィギュレーシ ョ ンが図示されています。

フ ィードバッ ク ク ロ ッ ク入力信号は、 次のいずれかのバッファで駆動します。

1. IBUFG – グローバル クロ ッ ク入力バッファ

外部フ ィードバッ ク コンフ ィギュレーシ ョ ンに推奨されるソースです。 IBUFG がデバイスの

同じ側 (上または下) にある DCM の CLKFB ピンを駆動する場合、 パッ ドから DCM へのス

キューは調整されます。

2. BUFGCTRL - 内部グローバル ク ロ ッ ク バッファ

CLK0 で駆動される内部フ ィードバッ ク コンフ ィギュレーシ ョ ンで使用します。

3. IBUF – 入力バッファ

外部フ ィードバッ ク コンフ ィギュレーシ ョ ンで使用します。 IBUF を使用する場合、PAD から

DCM 入力へのスキューは調整されず、 パフォーマンスは保証されません。

位相シフ ト クロッ ク - PSCLK

PSCLK 入力ピンは、 DCM 位相シフ トのソース ク ロ ッ クを供給します。 PSCLK は、 CLKIN に対

して位相および周波数が非同期なクロ ッ クを使用できます。 位相シフ ト ク ロ ッ ク信号は、 任意のク

ロ ッ ク ソース (内部または外部) で駆動できます。 次に、 その例を示します。

1. IBUF – 入力バッファ

2. IBUFG – グローバル クロ ッ ク入力バッファ

専用配線を使用するには、 DCM と同じ半分 (上または下) にある IBUFG を使用して DCM のPSCLK 入力を駆動します。

3. BUFGCTRL – 内部グローバル バッファ

4. 内部クロ ッ ク – 汎用配線を使用する内部クロ ッ ク

PSCLK の周波数範囲は PSCLK_FREQ_LF/HF で定義します ( 『Virtex-5 データシート 』 を参照)。CLKOUT_PHASE_SHIFT 属性を NONE または FIXED に設定している場合は、 この入力をグラ

ンドに接続する必要があ り ます。

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン クロッ ク入力 - DCLK

DCLK 入力ピンは、 DCM のダイナミ ッ ク リ コンフ ィギュレーシ ョ ン回路のソース ク ロ ッ クを供

給します。 DCLK は、 CLKIN に対して位相および周波数が非同期なク ロ ッ クを使用できます。 また、ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン ク ロ ッ ク信号は、任意のクロ ッ ク ソース (内部または

外部) で駆動できます。 次に、 その例を示します。

1. IBUF – 入力バッファ

2. IBUFG – グローバル クロ ッ ク入力バッファ

DCM の CLKIN 入力を駆動するには、 DCM と同じ半分 (上または下) にある IBUFG しか使

用できません。

3. BUFGCTRL – 内部グローバル バッファ

4. 内部クロ ッ ク – 汎用配線を使用する内部クロ ッ ク

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DCM ポートR

DCLK の周波数範囲は、 『Virtex-5 データシート 』 を参照して ください。 ダイナミ ッ ク リ コンフ ィ

ギュ レーシ ョ ンを使用しない場合、 この入力をグ ラ ン ド に接続する必要があ り ます。 詳細は、

『Virtex-5 コンフ ィギュレーシ ョ ン ガイ ド』 の 「ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン」 の章を

参照してください。

DCM 制御およびデータ入力ポート

リセッ ト入力 - RST

RST 入力は DCM 回路を リ セッ ト し ます。 RST 信号はアクテ ィブ High の非同期リ セッ ト です。

RST 信号をアサートする と、 すべての DCM 出力 (LOCKED 信号、 ステータス信号、 出力クロ ッ

ク ) が伝搬遅延後に非同期で Low になり ます。 アサート される と、High にアサート されている間は

クロ ッ クの 後のサイクルが短いパルスになったり、デューティ サイクルが崩れたり、 あるいはク

ロ ッ ク間のスキューが調整されなくなる場合があ り ます。 ディアサートする と、 CLKIN の次のサ

イクルでクロ ッ クをロ ッ ク状態にするプロセスが開始します。

DCM が リセッ ト後に正し く ロ ッ ク されるよ うにするには、 CLKIN 信号が供給されて安定するま

で、 少なく と も CLKIN の 3 サイクル間、 RST 信号を保持する必要があ り ます。

DCM のリセッ トからロ ッ クまでに要する時間は、 『Virtex-5 データシート 』 に LOCK_DLL (DLL出力) および LOCK_FX (DFS 出力) と して示されています。 これらは、 「DCM ク ロ ッ ク出力ポー

ト 」 で説明されている CLK および CLKFX です。 また、周波数が高いほど、 DCM がロ ッ ク状態に

なるまでの時間は短くなり ます。 ワース ト ケース値は、『Virtex-5 データシート 』 に記載されていま

す。 いずれのデザインでも、CLKIN が安定するまで DCM を リセッ トに保持する必要があ り ます。

位相シフ トのインク リ メン ト /デクリ メン ト入力 - PSINCDEC

PSINCDEC 入力信号は PSCLK に同期している必要があ り ます。 この信号は、PSEN がアクティブ

の場合に位相シフ ト係数をインク リ メン トするかまたはデク リ メン トするかを指定します。 その指

定結果と して出力ク ロ ッ クがシフ ト し ます。 PSINCDEC 信号が High の場合はインク リ メ ン ト、

Low の場合はデク リ メン ト されます。 CLKOUT_PHASE_SHIFT 属性を NONE または FIXED に設定している場合は、 この入力をグランドに接続する必要があ り ます。

位相シフ ト イネーブル入力 - PSEN

PSEN 入力信号は PSCLK に同期している必要があ り ます。 この信号は可変位相シフ ト を開始しま

す。 可変位相シフ ト を有効にするには、 PSEN 信号を PSCLK の 1 サイ クル分アクティブにする必

要があ り ます。 PSEN がアクティブになる と、 位相は徐々にシフ ト し、 PSDONE が High になるこ

とによって位相シフ トの完了が示されます。 位相が移行する間、 出力に突発的な変化やグ リ ッチは

発生しません。 PSEN がイネーブルになってから PSDONE が High になるまでの間、 DCM の出力

クロ ッ クは元の位相からターゲッ トの位相に少しずつ移動していきます。 PSDONE が High になる

と、 位相シフ ト が完了です。 CLKOUT_PHASE_SHIFT 属性を NONE または FIXED に設定して

いる場合は、 PSEN 入力をグランドに接続する必要があ り ます。 図 2-6 に、 この入力のタイ ミ ング

が示されています。

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン データ入力 - DI[15:0]

DI 入力バスは、ダイナミ ッ ク リ コンフ ィギュレーシ ョ ンのデータ入力です。 このバスが未使用の場

合、 すべてのビッ ト を 0 にする必要があ り ます。 詳細は、 『Virtex-5 コンフ ィギュレーシ ョ ン ガイ

ド』 の 「ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン」 の章を参照して ください。

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第 2 章 : クロック マネージメン ト テク ノロジR

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン アドレス入力 - DADDR[6:0]

DADDR 入力バスは、 ダイナ ミ ッ ク リ コンフ ィギュレーシ ョ ンのアド レス入力です。 未使用の場

合、 すべてのビッ ト を 0 にする必要があ り、 DO には DCM のステータス信号が出力されます。 詳細は、 『Virtex-5 コンフ ィギュレーシ ョ ン ガイ ド』 の 「ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン」

の章を参照してください。

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン ライ ト イネーブル入力 - DWE

DWE 入力は、DI データの DADDR アドレスへの書き込みを制御するイネーブル信号です。 使用し

ない場合は、Low に接続する必要があ り ます。 詳細は、 『Virtex-5 コンフ ィギュレーシ ョ ン ガイ ド』

の 「ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン」 の章を参照して ください。

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン イネーブル入力 - DEN

DEN 入力ピンは、ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン機能を使用するかを制御する信号です。

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ンを使用しない場合は、 この信号を Low に接続する必要が

あ り ます。 DEN を Low に接続する と、 DO には DCM のステータス信号が出力されます。 詳細は、

『Virtex-5 コンフ ィギュレーシ ョ ン ガイ ド』 の 「ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン」 の章を

参照してください。

DCM クロック出力ポート

DCM には、周波数および位相の異なる 9 つのクロ ッ ク出力があ り ます。 CLKFB を接続している場

合、すべての DCM ク ロ ッ ク出力の位相は CLKIN を基準に調整されます。 未接続の場合、DCM 出力のスキューは調整されませんが、 すべての出力クロ ッ ク間の位相関係は維持されます。

1 逓倍出力クロック - CLK0

CLKIN の有効周波数と同一周波数のクロ ッ クを出力します。 デフォルトでは、入力クロ ッ クの有効

周波数は CLKIN の周波数 と同じです。 CLKIN_DIVIDE_BY_2 属性を TRUE に設定する と、

CLKIN の有効周波数は CLKIN の周波数の1/2 になり ます。 詳細は、 CLKIN_DIVIDE_BY_2 属性

を参照してください。 CLKFB を接続している と き、 CLK0 と CLKIN の位相は一致します。

位相を 90°シフ ト した 1 逓倍出力クロッ ク - CLK90

CLK0 と同一周波数で 90°位相シフ ト したク ロ ッ クを出力します。

位相を 180°シフ ト した 1 逓倍出力クロック - CLK180

CLK0 と同一周波数で 180°位相シフ ト したク ロ ッ クを出力します。

位相を 270°シフ ト した 1 逓倍出力クロック - CLK270

CLK0 と同一周波数で 270°位相シフ ト したク ロ ッ クを出力します。

2 逓倍クロッ ク出力 - CLK2X

CLK0 と同一位相、CLK0 の 2 倍の周波数を持ち、デューティ サイ クルが 50/50 に自動調整された

クロ ッ クを出力します。 DCM がロ ッ ク状態になるまで、CLK2X には周波数が入力クロ ッ クの 1 倍で、 デューティ サイクルが 25/75 のクロ ッ クが出力されます。 これによ り、 DCM がソース ク ロ ッ

クに対して正しいエッジでロ ッ ク状態になり ます。

位相を 180°シフ ト した 2 逓倍出力クロック - CLK2X180

CLK2X と同一周波数で 180°位相シフ ト したクロ ッ クを出力します。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 55UG190 (v4.5) 2009 年 1 月 9 日

DCM ポートR

分周クロッ ク出力 - CLKDV

CLK0 と同一周波数で、 CLKIN の有効周波数を分周したク ロ ッ クが出力されます。 分周係数は

CLKDV_DIVIDE 属性で指定します。 詳細は、 CLKDV_DIVIDE 属性を参照して ください。

周波数合成出力クロッ ク- CLKFX

次の式で求められる周波数のクロ ッ クを出力します。

CLKFX 周波数 = (M/D) × CLKIN の有効周波数

この式で、 M (分子) は CLKFX_MULTIPLY 属性で指定し、 D (分母) は CLKFX_DIVIDE 属性で

指定します。 M および D の値の範囲、 入力および出力の周波数範囲は、 『Virtex-5 データシート 』

を参照してください。

CLKFX 出力の立ち上がりエッジは、CLK0、CLK2X、および CLKDV の立ち上がりエッジに揃え

られます。 M と D の値に公約数がない場合、位相は CLK0 の D 入力クロ ッ ク サイクルごとに揃え

られます。

180°位相シフ ト した周波数合成クロッ ク出力 - CLKFX180

CLKFX と同一周波数で 180°位相シフ ト したク ロ ッ クを出力します。

DCM ステータスおよびデータ出力ポート

ロック出力 - LOCKED

DCM ク ロ ッ ク出力が正しい周波数および位相になったこ とを示します。 リ セッ ト後 DCM がロ ッ

ク状態になる まで、 数千ク ロ ッ ク サイ クルがサンプ リ ング されます。 DCM がロ ッ クする と、

LOCKED 信号が High になり ます。 DCM がロ ッ クするまでの時間は、『Virtex-5 データシート 』 の「出力クロ ッ ク位相調整」 を参照して ください。

スター ト アップ サイ クルの終わり までにシステム ク ロ ッ クが安定するよ うにするため、 DCM のロ ッ ク までデバイス コンフ ィ ギュレーシ ョ ンの完了を遅延させる こ とができます。 この機能は、

STARTUP_WAIT 属性で制御します。 詳細は、 STARTUP_WAIT 属性を参照してください。

LOCKED 信号が High になる前の DCM の出力クロ ッ クには、 グ リ ッチ、 スパイ クなどの不正な

波形が含まれている可能性があ り ます。 特に CLK2X 出力では、 デューティ サイクルが 25/75 の 1倍周のクロ ッ クが出力されます。

位相シフ ト DONE 出力 - PSDONE

PSDONE 入力信号は PSCLK に同期しています。 要求した位相シフ トが完了する と、 PSDONE がPSCLK の 1 周期分 High になり ます。 この信号は、位相シフ ト係数が再び変更可能であるこ と も示

します。 位相シフ ト機能を使用していない場合または位相シフ トが FIXED モードの場合は、 この

出力信号は無効です。

ステータス出力またはダイナミ ック リ コンフ ィギュレーシ ョ ン データ出力 - DO[15:0]

DCM のステータス出力 (表 2-4) またはダイナミ ッ ク リ コンフ ィギュレーシ ョ ンを使用している場

合は、 DCM ステータス出力またはリ コンフ ィギュレーシ ョ ン データ出力になり ます。 DO をデー

タ出力と して使用する場合の詳細は、 『Virtex-5 コンフ ィギュレーシ ョ ン ガイ ド』 の 「ダイナミ ッ

ク リ コンフ ィギュレーシ ョ ン」 の章を参照して ください。

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第 2 章 : クロック マネージメン ト テク ノロジR

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン ポート を使用していない場合は、DCM_ADV プリ ミ ティ

ブではなく DCM_BASE プリ ミ ティブの使用をお勧めします。

LOCKED が Low のと き ( リセッ ト時またはロ ッ ク状態になるまで)、ステータス信号はすべて Lowになり ます。

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン Ready 出力 - DRDY

DCM のダイナミ ッ ク リ コンフ ィギュレーシ ョ ン機能の DEN 信号に対する応答信号です。 DRDYピンの詳細は、 『Virtex-5 コンフ ィギュレーシ ョ ン ガイ ド』 の 「ダイナミ ッ ク リ コンフ ィギュレー

シ ョ ン」 の章を参照してください。

表 2-4 : DO バスによる DCM ステータス表示

DO ビッ ト ステータス 説明

DO[0] 位相シフ ト オーバーフロー

この信号がアサート される と、 シフ ト される位相量が許容位

相シフ ト値を超えているか、 または位相シフ ト遅延ラインの

絶対遅延範囲を超えているこ とを示します。 位相シフ ト機能を使用しない場合 (CLKOUT_PHASE_SHIFT=NONE)、 DO[0] はディアサート

されます。

DO[1] CLKIN 停止 この信号がアサート される と、 入力クロ ッ クが停止した (CLKIN が 1 ク ロ ッ ク サイクル以上 High または Low に保持

されている ) こ とを示します。 CLKIN が停止してから、

CLKIN の 9 サイクル以内に DO[1] がアサート されます。 CLKIN が再開する と、 CLK0 がクロ ッ ク出力を開始し、 9 クロ ッ ク サイクル以内に DO[1] がディアサート されます。

DO[2] CLKFX 停止 この信号がアサートする と、 CLKFX が停止したこ とを示しま

す。 CLKFX が停止してから 260 サイクル以内に DO[2] がア

サート されます。 この場合、 DCM がリセッ ト されるまで CLKFX は再開せず、 DO[2] もディアサート されません。 CLKFX/CLKFX180 出力が未使用の場合、 DO[2] はディア

サート されます。

DO[3] CLKFB 停止 この信号がアサートする と、 フ ィードバッ ク クロ ッ クが停止

した (CLKFB が 1 ク ロ ッ ク サイクル以上 High または Low に保持されている ) こ とを示します。 CLKFB が停止してから、

CLKIN の 6 サイクル以内に DO[3] がアサート されます。 CLKFB が再開する と、 CLKIN の 6 サイ クル以内に DO[3] がディアサート されます。 CLKFB がスキップされるこ とがあっ

ても DCM の動作には影響あ り ませんが、 CLKFB が長時間停

止する と、 DCM のロ ッ ク状態が解除される可能性があ り ま

す。 ロ ッ ク状態が解除された場合は、 DCM を リセッ トする必

要があ り ます。 DCM 一部である DLL が未使用の場合 (たとえ

ば、 CLKFX 出力のみを使用している場合)、 CLKFB は未接

続にでき、 DO[3] はディアサート されます。

DO[15:4] 未使用

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 57UG190 (v4.5) 2009 年 1 月 9 日

DCM の属性R

DCM の属性

DCM の機能を制御するすべての属性を表 2-6 に一覧で示します。 こ こでは、 各属性について詳しく

説明します。 これらの属性を UCF、VHDL、または Verilog コード に適用する際の詳細は、次のサイ

ト から 『 制約ガイド 』 を参照してく ださい。 http://japan.xilinx.com/support/software_manuals.htm

CLKDV_DIVIDE 属性

CLKDV の周波数を制御します。 ソース クロ ッ クの周波数が、 この属性の値で分周されます。 指定

可能な値は、 1.5、 2、 2.5、 3、 3.5、 4、 4.5、 5、 5.5、 6、 6.5、 7、 7.5、 8、 9、 10、 11、 12、 13、 14、15、16 で、デフォルト値は 2 です。 低周波数モードでは、CLKDV_DIVIDE 値にかかわらずデュー

ティ サイクルが 50/50 の CLKDV ク ロ ッ クが出力されますが、 高周波数モードでデューティ サイ

クルが 50/50 の CLKDV を得るには、 CLKDV_DIVIDE 値を整数にする必要があ り ます。

CLKDV_DIVIDE を整数以外の値に設定した場合の CLKDV 出力のデューティ サイクルを表 2-5に示します。

CLKFX_MULTIPLY および CLKFX_DIVIDE 属性

CLKFX_MULTIPLY 属性は CLKFX 出力を算出する際の逓倍率 (M) を指定し、 CLKFX_DIVIDE属性は分周率 (D) を指定します。 この 2 つの属性値から M/D を求め、CLKIN (ソース ク ロ ッ ク ) の有効周波数を M/D 倍する と CLKFX 周波数になり ます。 M に有効な値は 2 ～ 33 の整数で、 D に有効な値は 1 ～ 32 の整数です。 デフォルト値は M = 4、 D = 1 となっています。

CLKIN_PERIOD 属性

CLKIN_PERIOD 属性は、 ソース ク ロ ッ クの周波数をナノ秒で指定します。 デフォルト値は 0.0nsです。 この属性を入力周期値に設定するこ とによ り、 良の結果を得るこ とができます。

表 2-5 : CLKDV_DIVIDE を整数以外の値に指定した場合の CLKDV のデューティ サイクル

CLKDV_DIVIDE の値

CLKDV デューティ サイクル

高周波数モード

(High の長さ /Low の長さ )

1.5 1/3

2.5 2/5

3.5 3/7

4.5 4/9

5.5 5/11

6.5 6/13

7.5 7/15

58 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

CLKIN_DIVIDE_BY_2 属性

DCM への入力ク ロ ッ ク パスにある T フ リ ップフ ロ ップを イネーブルにするかを指定し ます。

FALSE に設定すると、CLKIN の有効周波数は CLKIN 入力を駆動するソース クロッ クの周波数と同

じになり ます。 TRUE では CLKIN の周波数が 2 で分周され、CLKIN 入力に周波数が 1/2 のクロッ ク

が適用されて、 DCM がその周波数を基準に動作するよ うになり ます。 たとえば、 周波数が 100MHzのクロッ クで CLKIN を駆動し、 CLKIN_DIVIDE_BY_2 を TRUE に設定していると、 CLKIN の有

効周波数は 50MHz、 CLK0 出力は 50MHz、 CLK2X 出力は 100MHz になり ます。 CLKIN の周波数

を基準 と し た動作お よ び仕様を評価す る 際は、 有効周波数を使用す る 必要が あ り ま す。

CLKIN_DIVIDE_BY_2 に有効な値は TRUE または FALSE で、 デフォルト値は FALSE です。

CLKOUT_PHASE_SHIFT 属性

DCM 出力に適用する 位相シフ ト のモード を指定し ま す。 有効な値は NONE、 FIXED、

VARIABLE_POSITIVE、VARIABLE_CENTER、または DIRECT で、デフォルト 値は NONE です。

NONE に設定する と位相シフ トは実行されず、位相シフ ト値によって DCM 出力が変化するこ とは

あ り ません。 FIXED では、 DCM 出力は CLKIN から決まった位相だけシフ ト されたものになり ま

す。 位相シフ ト値は、PHASE_SHIFT 属性で指定します。 CLKOUT_PHASE_SHIFT 属性が FIXEDまたは NONE に設定されている場合、 PSEN、 PSINCDEC、 PSCLK 入力はグランドに接続する必

要があ り ます。

VARIABLE_POSITIVE に設定する と、 DCM 出力は CLKIN から正の方向に位相シフ トでき、 シ

フ ト量を動作中に変更可能です。 VARIABLE_CENTER では、 DCM 出力は CLKIN から正または

負の方向に位相シフ ト でき、 シフ ト量を動作中に変更可能です。 VARIABLE_POSITIVE または

VARIABLE_CENTER に設定する と、 位相シフ ト をインク リ メ ン ト (またはデク リ メ ン ト ) したと

きに、 位相が 1/256 x CLKIN 周期だけ増分 (または減分) します。

DIRECT に設定する と、 DCM 出力は CLKIN から正の方向に位相シフ トでき、 動作中に変更可能

です。 この設定では、 位相シフ ト をインク リ メ ン ト /デク リ メン ト したと き、 位相は DCM_TAP 分ずつ増分/減分されます ( 『Virtex-5 データシート 』 を参照)。

VARIABLE_POSITIVE および VARIABLE_CENTER モー ド での初期位相シフ ト 量は、

PHASE_SHIFT 属性で指定します。 DIRECT モードの初期位相シフ ト量は、 PHASE_SHIFT 属性

の値にかかわらず常に 0 です。 そのため、 DIRECT モードでは PHASE_SHIFT 属性の値を 0 に設

定する必要があ り ます。 『Virtex-5 コンフ ィギュレーシ ョ ン ガイ ド』 に説明されているよ うにダイ

ナミ ッ ク リ コンフ ィギュレーシ ョ ン ポート を使用する と、DIRECT モードで PHASE_SHIFT 属性

に 0 以外の値を読み込むこ とができます。

CLK_FEEDBACK 属性

CLKFB に適用するフ ィードバッ クのタ イプを指定します。 有効な値は 1X または NONE で、 デ

フォルト値は 1X です。 1X の設定では、CLK0 で CLKFB ピンを駆動する必要があ り ます。NONEに設定する と、 CLKFB ピンは未接続のままです。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 59UG190 (v4.5) 2009 年 1 月 9 日

DCM の属性R

DESKEW_ADJUST 属性

フ ィ ー ド バッ ク パスの遅延の量を制御し ます。 有効な値は SYSTEM_SYNCHRONOUS、SOURCE_SYNCHRONOUS、0、1、2、3、 ... 31 で、デフォルト値は SYSTEM_SYNCHRONOUSです。

ほと んど の デザイ ン ではデフ ォ ルト 値が適切で す。 ソ ース 同期の デザイ ン の 場合は、

SOURCE_SYNCHRONOUS に設定し、 その他の値を使用する場合は、 事前にザイ リ ンク スにご相

談く ださい。 ソース同期の詳細は、「 ソース同期モード 」 を参照してく ださい。

DFS_FREQUENCY_MODE 属性

デジタル周波数合成 (DFS) の周波数モードを指定します。 有効な値は Low または High で、デフォ

ルト値は Low です。 両方の周波数モードの周波数範囲は、 『Virtex-5 データシート 』 に示されてい

ます。 DFS_FREQUENCY_MODE 属性は、 CLKIN、 CLKFX、 および CLKFX180 の周波数範囲

を決定します。

DLL_FREQUENCY_MODE 属性

遅延ロッ ク ループ (DLL) の周波数モードを High または Low に設定します。 デフォルト値は Lowです。 周波数モードの周波数範囲は、 『Virtex-5 データシート 』 に示されています。

DUTY_CYCLE_CORRECTION 属性

1 逓倍クロ ッ ク出力 CLK0、 CLK90、 CLK180、 CLK270 にデューティ サイクル調整を適用するか

ど うかを指定します。 有効な値は TRUE または FALSE で、デフォルト値は TRUE です。 TRUE に設定する と、 1 逓倍ク ロ ッ ク出力のデューテ ィ サイ クルが指定範囲内で調整されます (詳細は、

『Virtex-5 データシート 』 を参照)。 DUTY_CYCLE_CORRECTION 属性は、 常に TRUE に設定す

る こ と をお勧めします。 この属性を FALSE に設定した場合、 出力ク ロ ッ ク と ソース ク ロ ッ クの

デューティ サイクルが同じになる とは限り ません。

DCM_PERFORMANCE_MODE 属性

DCM を低ジッタの高周波数クロ ッ クを生成するよ う 適化するか、 位相シフ ト範囲が広い低周波

数ク ロ ッ ク を生成する よ う 適化するかを指定し ます。 有効な値は MAX_SPEED または

MAX_RANGE で、デフォルト値は MAX_SPEED です。 MAX_SPEED に設定する と、DCM が低

ジッタの高周波数クロ ッ クを生成するよ う 適化されますが、位相シフ ト範囲は MAX_RANGE 設定の場合よ り小さ くな り ます。 MAX_RANGE に設定する と、 DCM が位相シフ ト範囲の広い低周

波数クロ ッ クを生成するよ う 適化されます。 DCM_PERFORMANCE_MODE 属性は、 DCM 入力と出力の周波数範囲、 位相シフ ト 範囲、 出力ジッ タ、 DCM_TAP、 CLKIN_CLKFB_PHASE、CLKOUT_PHASE、およびデューティ サイクル精度に影響します。 これらの値は、 『Virtex-5 デー

タシート 』 に記載されています。

通常は、 DCM_PERFORMANCE_MODE 属性を MAX_SPEED (デフォル ト ) に設定して くださ

い。 次のよ う な場合には MAX_RANGE に設定するこ とを検討します。

• 周波数が MAX_SPEED 設定の周波数範囲よ り も低い場合

• 位相シフ トの絶対範囲を広くする必要がある場合

60 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

FACTORY_JF 属性

FACTORY_JF 属性は DCM のジッ タ フ ィルタ特性に影響を与え、 DCM のタ ップ アップデート

レー ト を制御します。 デフォル ト 値は 0xF0F0 で、 DLL_FREQUENCY_MODE = LOW および

DLL_FREQUENCY_MODE = HIGH の場合に対応します。

PHASE_SHIFT 属性

DCM 出力に適用する位相シフ ト量を指定します。 この属性は、 FIXED モードおよび VARIABLEモードの両方で使用され、 VARIABLE モードでは初期位相シフ ト量を設定します。

CLKOUT_PHASE_SHIFT = VARIABLE_POSITIVE の場合は PHASE_SHIFT 値の範囲は 0 ～255、 CLKOUT_PHASE_SHIFT = VARIABLE_CENTER または FIXED の場合は -255 ～ 255、CLKOUT_PHASE_SHIFT = DIRECT の場合は 0 ～ 1023 です。 デフォルト値は 0 です。

位相シフ ト の動作とその CLKOUT_PHASE_SHIFT および PHASE_SHIFT 属性との関係につい

ては、 位相シフ ト を参照してください。

STARTUP_WAIT 属性

DCM がロ ッ ク状態になるまでスター ト アップ サイ クルで待機するかを指定します。 有効な値は

TRUE または FALSE で、デフォルト値は FALSE です。 STARTUP_WAIT 属性を TRUE に設定し

て BitGen の LCK_cycle オプシ ョ ンを使用する と、 DCM がロ ッ ク状態になるまで LCK_cycle で指定したコンフ ィギュレーシ ョ ン スタート アップ サイ クルで待機します。

表 2-6 : DCM 属性

DCM 属性名 説明 値 デフォルト値

CLKDV_DIVIDE ソース クロ ッ クの分周値 (N) を指定。 分周されたクロ ッ クは CLKDV に出力される。

低周波数モードでは CLKDV 出力のデューティ サイクルが常に 50/50 になるよ うに自動調整され

るが、 高周波数モードでは N が整数の場合のみ調整。

実数 :

1.5、 2.0、 2.5、 3.0、 3.5、4.0、 4.5、 5.0、 5.5、 6.0、6.5、 7.0、 7.5、 8、 9、 10、11、 12、 13、 14、 15、 16

2.0

CLKFX_DIVIDE 整数 : 1 ～ 32 1

CLKFX_MULTIPLY 整数 : 2 ～ 32 4

CLKIN_PERIOD ソース クロ ッ クの周波数を指定。

CLKFX/CLKFX180 出力を 適

にするための DCM の調整に

役立つ。

実数 (ns) 0.0

CLKIN_DIVIDE_BY_2 DCM 入力クロ ッ ク周波数の要件

を満たすよ う、 必要に応じて

入力クロ ッ ク周波数を 2 分周。

論理値 : FALSE、 TRUE FALSE

CLKOUT_PHASE_SHIFT 位相シフ ト モードを指定。 文字列 : NONE、 FIXED、

VARIABLE_POSITIVE、VARIABLE_CENTER、

DIRECT

NONE

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 61UG190 (v4.5) 2009 年 1 月 9 日

DCM の属性R

DESKEW_ADJUST フ ィードバッ ク パスの遅延の量

を制御し、 ソース同期のイン

ターフェイスで使用。

文字列 : SYSTEM_SYNCHRONOUS、SOURCE_SYNCHRONOUS

SYSTEM_SYNCHRONOUS

DFS_FREQUENCY_MODE 周波数合成の周波数モードを

指定。

文字列 : LOW、 HIGH LOW

DLL_FREQUENCY_MODE DLL の周波数モードを指定。 文字列 : LOW、 HIGH LOW

DUTY_CYCLE_CORRECTION 1 逓倍のクロ ッ ク出力 (CLK0、CLK90、 CLK180、 および CLK270) のデューティ サイクル

を 50/50 に自動調整するかを指

定。 デフォルトのままで使用。

論理値 : TRUE、 FALSE TRUE

DCM_PERFORMANCE_MODE DCM を低ジッタの高周波数ク

ロ ッ クを生成するよ う 適化す

るか、 位相シフ ト範囲が広い低

周波数クロ ッ クを生成するよ う

適化するかを指定。

文字列 : MAX_SPEED、

MAX_RANGEMAX_SPEED

FACTORY_JF DLL_FREQUENCY_MODE=

LOW デフォルト (0xF0F0)

DLL_FREQUENCY_MODE=

HIGH デフォルト (0xF0F0)

ビッ ト ベクタ 0xF0F0

PHASE_SHIFT 位相シフ ト係数の分子を指定。

有効値の範囲は、

CLKOUT_PHASE_SHIFT

およびクロ ッ ク周波数に依存。

整数 : -255 ～ 1023 0

STARTUP_WAIT TRUE に設定する と、 DCM がロ ッ ク状態になるまでコンフ ィ

ギュレーシ ョ ン スタート アップ シーケンスの指定したサイクル

で待機。

論理値 : FALSE、 TRUE FALSE

表 2-6 : DCM 属性

DCM 属性名 説明 値 デフォルト値

62 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

DCM 設計のガイド ライン

こ こでは、 Virtex-5 FPGA の DCM の使用法と設計のガイ ド ラインについて詳細に説明します。

クロックのスキュー調整

Virtex-5 FPGA のDCM は完全にデジタル化された、 オンチップの専用スキュー調整機能を備えて

います。 スキュー調整機能は伝搬遅延をなく し、 デバイス全体に分配される出力クロ ッ ク信号間の

スキューを低減します。 ク ロ ッ ク ド メ インの高度な制御も可能です。

この機能には、複数のデバイスにクロ ッ クを供給するボード レベルのクロ ッ クを複製する機能もあ

り ます。 これは、 CLK0 出力をオフチップに駆動してボード (およびボード上のその他のデバイス)に供給し、 フ ィードバッ ク ク ロ ッ ク と して DCM に戻すこ とによ り実現します。 詳細は、 「使用例」

を参照して ください。 スキュー調整機能を利用する と、 ファンアウ トが大き く、 かつパフォーマン

スの高いクロ ッ クを含むシステム レベルのデザインを大幅に簡略化および改善できます。

スキュー調整の動作

スキュー調整機能では、DCM の DLL 回路を使用します。 DLL は、可変遅延ライン (小型の遅延エ

レ メン ト とバッファ ) および制御ロジッ クで構成されています。 入力クロ ッ クがこの遅延ラインを

駆動し、 各遅延エレ メン トからは入力クロ ッ ク (CLKIN) を異なる時間だけ遅延させたクロ ッ クが

出力されます。 ク ロ ッ ク分配ネッ ト ワークでは、 このク ロ ッ クを内部レジスタすべてと ク ロ ッ ク

フ ィードバッ ク CLKFB ピンに配線します。 制御ロジッ クには、 位相検出機能と遅延ライン選択機

能があ り ます。 位相検出機能は、入力クロッ ク信号 (CLKIN) をフ ィードバッ ク入力 (CLKFB) と比

較し、 遅延ライン選択機能を調整して、 CLKIN と CLKFB の位相が一致するまで DCM の出力に

遅延を追加します。 入力クロ ッ ク とフ ィードバッ ク ク ロ ッ クのエッジが一致する と、 DCM はロッ

ク状態になり ます。 2 つのクロ ッ クに認識できる差はあ り ません。 このよ うに、DCM の出力クロ ッ

クでク ロ ッ ク分配ネッ ト ワークの遅延を調整し、ソース ク ロ ッ ク とそのロード間の実質的な遅延を

なく します。 各遅延エレ メン トのサイズは、DCM_TAP で表されます ( 『Virtex-5 データシート 』 の

AC 特性表を参照)。 図 2-3 に DLL 回路の略図を示します。

ク ロ ッ クのスキュー調整が正し く行われる よ う にするため、 DCM ではク ロ ッ ク ソースおよび

フ ィードバッ ク入力に専用配線と専用リ ソースを使用します。クロ ッ ク ソースまたはフ ィードバッ

ク パスの調整には、 追加の遅延エレ メン ト も使用できます ( 「スキュー調整」 を参照)。 ザイ リ ンク

ス ISE ツールで DCM 周辺の配線が解析され、 ク ロ ッ ク ソースまたはフ ィードバッ ク パスの調整

に遅延挿入が必要かど うかが判断されるため、 スキュー調整を予測可能なものにするには、 専用配

線を使用する必要があ り ます。

図 2-3 : DLL 回路の略図

ClockDistribution

NetworkVariable

Delay Line

CLKOUT

Control

CLKFB

CLKIN

ug190_2_03_032506

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 63UG190 (v4.5) 2009 年 1 月 9 日

DCM 設計のガイド ラインR

入力クロッ クの要件

DCM のクロ ッ ク入力は、 IBUFG/IBUFGDS、 IBUF、BUFGMUX のいずれかで駆動します。 IBUFと DCM のクロ ッ ク入力間に専用配線がないため、 IBUF を使用する と DCM では調整できない入

力遅延が発生します。

DCM の出力クロ ッ ク信号は、 入力クロ ッ ク信号を遅延させたものであ り、 入力クロ ッ クが不安定

な場合は出力ク ロ ッ クの波形にも反映されます。 DCM 入力ク ロ ッ クの要件は、 『Virtex-5 データ

シート 』 に記載されています。

DCM がロ ッ ク状態になる と、CLKIN_PER_JITT_DLL_HF (高周波数) または CLKIN_ PER_JITT_DLL_LF (低周波数) で指定した値までの入力クロ ッ ク周期の変動は許容されます。 ジッタ (周波数

の変動) が大き くなる と DCM のロ ッ クが解除されて LOCKED 出力が Low になり ます。 この場合

は、 DCM を リ セッ トする必要があ り ます。 サイ クル間の入力ジッ タは、 低周波数では CLKIN_CYC_JITT_DLL_LF 未満、 高周波数では CLKIN_CYC_JITT_DLL_HF 未満に抑える必要があ り

ます。

入力クロッ クの変動

入力クロ ッ クの周期がジッタの 大許容値を超えて変化した場合は、 DCM を手動でリセッ トする

必要があ り ます。 DCM を リセッ ト しないと、LOCKED 信号と出力クロ ッ クの正確なデータができ

ません。 CLKFX または CLKFX180 が未使用であれば、スキュー調整回路にほとんど影響を与えず

に入力クロ ッ ク とフ ィードバッ ク ク ロ ッ クを一時的に停止できます。

入力クロ ッ クが停止したと きに CLKFX または CLKFX180 が使用されている と、 CLKFX または

CLKFX180 出力が ト グルしなくな り、DO[2] (CLKFX 停止) がアサート される場合があ り ます。 この状態から回復するには、 DCM を リセッ トする必要があ り ます。

CLKFX が停止してから 100μs 以内に DO[2] がアサート されます。 この場合、DCM がリセッ ト さ

れるまで CLKFX は再開せず、 DO[2] もディアサート されません。

タ ップ遅延が変化する原因となるデバイスの温度低下を 小限に抑えるため、クロ ッ クは 100ms 間以上停止しないよ うにしてください。 クロ ッ クは Low または High の間に停止し、同じ入力クロ ッ

ク周期/周波数で再開する必要があ り ます。 この間、 LOCKED ピンは High で、 ク ロ ッ クが再開す

るまで High が保たれます。 そのため、 LOCKED が High でも有効なクロ ッ クが生成されている と

は限り ません。

入力クロ ッ クが停止 (CLKIN が 1 クロ ッ ク サイクル以上 High または Low に保持される) した場

合でも、遅延ラインにクロッ クが残っているため、 さ らに 1 ～ 9 サイクルのクロ ッ クが出力されま

す。 出力クロ ッ クが停止する と、DO[1] がアサート されます。 また、 クロ ッ クが再開した場合も、入

力クロ ッ クが遅延ラインを満たすまで、 1 ～ 8 ク ロ ッ ク サイクルの間クロ ッ クは生成されません。

通常は、 2 ～ 3 ク ロ ッ ク サイクル間は生成されません。 出力クロ ッ クが生成される と、 DO[1] 信号

がディアサート されます。 CLKIN を再開する際、前のクロ ッ ク との位相関係は問いません。 周波数

を変更する場合は、 DCM を リセッ トする必要があ り ます。 LOCKED が Low になる と DO[1] もLow になり、 DCM がロ ッ ク状態になるまで Low に保持されます。

64 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

出力クロッ ク

グローバル ク ロ ッ ク ネッ ト ワークの駆動には、DCM の 9 つの出力のいずれかまたはすべてが使用

可能です。 グローバル ク ロ ッ ク分配ネッ ト ワークでバッファを適切に使用する と、 負荷の違いによ

るク ロ ッ ク スキューを 小限に抑制できます。 出力クロ ッ ク (CLK0) をフ ィードバッ クするこ とに

よ り、配線ネッ ト ワークの遅延を調整して外部入力ポートからデバイスの個々のクロ ッ ク ロードへ

の遅延を削除します。

出力ピンの接続にはいくつかの規則があ り ます。 DCM のクロ ッ ク出力はグローバル クロ ッ ク バッ

ファ BUFGCTRL に接続する必要があ り、 汎用配線は駆動できません。 専用配線を使用するには、

DCM と同じ側 (上または下) にある BUFGCTRL を DCM のクロ ッ ク出力で駆動します。 DCM とBUFGCTRL が同じ側にない場合は、 ローカル配線が使用されてスキューが正し く調整されない可

能性があ り ます。

LOCKED 信号が High になるまで、DCM の出力クロ ッ ク信号を使用しないでください。 LOCKED信号が High になる前の DCM の出力クロ ッ クは無効です。

コンフ ィギュレーシ ョ ン中およびスタートアップ時の DCM

FPGA のコンフ ィギュレーシ ョ ン中は DCM はリセッ ト状態で、スタート アップ シーケンスの始め

にロ ッ ク プロセスが開始します。 DCM のロ ッ ク プロセス開始時には、 安定した CLKIN および

CLKFB 入力クロ ッ クが供給されている必要があ り ます。 コンフ ィギュレーシ ョ ン スタート アップ

シーケンスを開始したと きに入力クロ ッ クが供給されていなかったり、 入力クロ ッ クが不安定な場

合は、 コンフ ィギュレーシ ョ ン後に安定したクロ ッ クで DCM を リセッ トする必要があ り ます。

スタート アップ シーケンスに関しては、 次の点に注意して ください。

1. デフォルトでは、 -g LCK_cycle:NoWait に設定されています。 この設定では、スタート アップ

シーケンスで DCM がロ ッ ク状態になるまで待機するこ とはあ り ません。 LCK_cycle をほかの

値に設定する と、DCM がロ ッ ク状態になるまでコンフ ィギュレーシ ョ ン スタート アップ シー

ケンスの指定したサイクルで待機します。

2. BitGen で LCK_cycle オプシ ョ ンをスタート アップ サイ クルに設定するには、 DCM の STARTUP_WAIT 属性を TRUE に設定して ください。

3. BitGen オプシ ョ ンを使用してスタート アップ シーケンスを変更する場合は、LCK_cycle (DCMがロッ ク状態になるまで待機) を GTS_cycle (GTS をディアサート ) の前に配置しないでくださ

い。 DCM がロッ ク されなかったり、 コンフ ィギュレーシ ョ ンが完了しない可能性があ り ます。

スキュー調整

DESKEW_ADJUST 属性は、 変数タ ップの遅延エレ メン ト値を設定し、 DCM フ ィードバッ ク パスに遅延を追加します (図 2-4 を参照)。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 65UG190 (v4.5) 2009 年 1 月 9 日

DCM 設計のガイド ラインR

この遅延エレ メン トによってク ロ ッ ク ソース と CLK0 間の有効クロ ッ ク遅延が調整され、 デバイ

スのすべての IOB 入力フ リ ップ フロ ップにおけるホールド タ イムが 0 以下にな り ます。 DCMフ ィードバッ ク パスに更に遅延を追加するこ とによ り、 FPGA ク ロ ッ ク入力ピンからフ リ ップ フロ ップのクロ ッ ク入力までのクロ ッ ク パス間にある有効遅延の短縮が可能です。 ク ロ ッ ク遅延を短

縮するこ とで入力フ リ ップ フロ ップのセッ ト アップ タイムが増加し、 正のホールド タイムが短縮

されます。 ク ロ ッ ク パス遅延には、 IBUFG、 配線、 DCM、 BUFG、 およびクロ ッ ク ツ リーからフ

リ ップ フロ ップまでの遅延が含まれます。 フ ィードバッ ク遅延と ク ロ ッ ク パス遅延が等しい場合、

有効なクロ ッ ク パス遅延は 0 になり ます。

システム同期モード (デフォルト )

フ ィードバッ ク遅延は、 デフォルトでシステム同期モードに設定されています。 システム同期のシ

ステムにおける主なタイ ミ ング要件は、 ホールド タ イムが正でない (または 小限である) こ と、

Clock-to-Out およびセッ ト アップ タ イムが 小限である こ とです。 Clock-to-Out とセッ ト アップ

タイムが短い場合、 短いシステム ク ロ ッ ク周期での動作が可能にな り ます。 DLL の基本的な目的

は、 ク ロ ッ ク遅延を 0 にして Clock-to-Out を短縮し、 ホールド タイムを 0 以下にするこ とです。

DESKEW_ADJUST をシステム同期 (デフォル ト ) に設定する と、 すべての入力 IOB レジスタで

ホールド タイムが 0 以下になり ます。 フ ィードバッ ク パスに追加される実際の遅延は、デバイスの

サイズによ って異な り、 特性評価によ って判断でき ます。 タ イ ミ ング レポー ト では、 これは

TDCMINO パラ メータで示される入力クロッ ク パスのタイ ミ ングの減少という形で示されます。

図 2-4 に示すよ うに、 デフォルトではフ ィードバッ ク パスにタ ップ遅延が含まれます (赤色の線)。『Virtex-5 データシー ト 』 に記載されている DCM を使用した場合の Pin-to-Pin タ イ ミ ング パラ

メータは、DCM がシステム同期モードの場合のセッ ト アップ/ホールド タイムおよび Clock-to-Out遅延です 。

図 2-4 : DCM とフ ィードバックのタ ップ遅延エレメン ト

DCMIBUFG

CLK0CLKIN

CLKFB

CLKSource

Feedback Tap Delays

FF

D Q

Data Input

Into theFPGA

VCCO

DCMPower

Regulator

VCCINT

…

ug190_2_04_042506

VCCAUX

System-SynchronousDefault Setting

Source-SynchronousSetting (Delay set to zero)

66 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

場合によっては、 DCM がこの余分なフ ィードバッ ク遅延を追加せず、 DESKEW_ADJUST パラ

メータの影響がないこ と もあ り ます。 BitGen では 適な DCM タ ップ設定が選択されます。 これ

は、 次のよ う な DCM で発生します。

• 2 つ以上の DCM がカスケード接続される場合のダウンス ト リームの DCM

• 外部フィードバッ クの接続された DCM

• 専用クロ ッ ク入力ピンからの外部 CLKIN が接続された DCM

ソース同期モード

DESKEW_ADJUST をソース同期モードにする と、DCM フ ィードバッ ク遅延エレ メン トは 0 に設

定されます。 図 2-4 に示すよ うに、 ソース同期モードでは、 サンプ リ ング時間を 小限にするよ う

DCM ク ロ ッ ク フ ィードバッ ク遅延エレ メン トが設定されます。 そのため、 システム同期モード と

比べる と、ホールド タイムが正になって Clock-to-Out 遅延が長くな り ます。 『Virtex-5 データシー

ト 』 のソース同期スイ ッチ特性のセクシ ョ ンには、 DCM をソース同期モードで使用する場合のタ

イ ミ ング パラ メータが示されています。

スキュー調整回路の特性

• ク ロ ッ クを 1 周期分遅延させるこ とによ り、 ク ロ ッ クの分配遅延をなく します。

• ク ロ ッ クは 『Virtex-5 データシート 』 に記載されている CLKOUT_PHASE 範囲内でスキュー

調整されます。

• オンチップおよびオフチップのクロ ッ ク遅延をなく します。

• フ ィードバッ ク ク ロ ッ ク パスの遅延に対する制限はあ り ません。

• 連続したクロ ッ クを入力する必要があ り ます。

• 広範囲の周波数に対応します。 ただし、 ある周波数にロ ッ ク される と、 入力周波数の大きな変

動は許容されません。

• ジッタは除去されません。 スキュー調整回路の出力ジッタは、 入力ジッタ と スキュー調整回路

によるジッ タを合計したものになり ます。

• DCM がロ ッ ク状態になるまでコンフ ィギュレーシ ョ ンの完了を遅らせる と、 デバイスを動作

させる前にシステム ク ロ ッ クを確実に安定させるこ とができます。

周波数合成

DCM を使用する と、複数の方法で新しい周波数のクロッ クを生成できます。 生成方法によって、動

作周波数および AC 特性は異なり ます。 CLK2X および CLK2X180 出力は、ク ロ ッ ク周波数を 2 逓倍にします。 CLKDV 出力は、 出力クロッ クを 1.5、 2、 2.5、 3、 3.5、 4、 4.5、 5、 5.5、 6、 6.5、 7、7.5、 8、 9、 10、 11、 12、 13、 14、 15、 または 16 で分周したクロ ッ クを生成します。

また、 DCM には、 完全にデジタル化された専用の周波数合成出力 (CLKFX) とその位相を 180°シフ ト した出力 (CLKFX180) があ り ます。 出力周波数は、 入力クロ ッ ク周波数に M/D (M は逓倍

率、 D は分周率) を掛けた値です。

この周波数合成出力を使用し、 デバイス内のグローバル ク ロ ッ ク配線ネッ ト ワークを駆動できま

す。 グローバル ク ロ ッ ク分配ネッ ト ワークでバッファを適切に使用する と、 負荷または距離の違い

によるク ロ ッ ク スキューを 小限に抑制できます。

周波数合成の動作

DCM のク ロ ッ ク出力 CLKFX は、 DCM への入力ク ロ ッ ク周波数に M/D を掛けたものにな り ま

す。 M および D の値の範囲、 入力および出力の周波数範囲は、 『Virtex-5 データシート 』 を参照し

てください。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 67UG190 (v4.5) 2009 年 1 月 9 日

DCM 設計のガイド ラインR

DCM の CLKFB 入力にフ ィードバッ クを入力しない場合、 周波数合成出力と クロ ッ ク出力 CLK0の位相は一致しません。

周波数合成機能の内部動作は非常に複雑であ り、 本書では説明しません。 周波数合成の入力周波数

にあらかじめ計算された M/D を乗算した結果が 『Virtex-5 データシート 』 で指定された範囲内で

あれば、 その周波数のクロ ッ クが出力されます。

たとえば、 入力周波数が 50MHz、 M が 25、 D が 8 である と します (M と D の値は、 公約数を持

たず、 約分できない値)。 M と D を別々に入力周波数に適用した結果は、 25 x 50MHz = 1.25GHzと 50MHz ÷ 8 = 6.25MHz とな り、出力周波数の範囲外ですが、M/D を乗算した結果は 156.25MHとなるため、 この周波数を持つクロ ッ クが出力されます。

周波数合成の特性

• 出力周波数は、 入力周波数に M/D を掛けた値です。

• CLKFX および CLKFX180 のデューティ サイ クルは、 常に 50/50 です。

• M と D の値を小さ くする と、 ロ ッ ク状態に達するまでの時間が短くな り ます。 M と D の値に

約数がある場合は、 大公約数で割った値を使用してください。 たとえば、

CLKFX = 9/6 x CLKINのクロ ッ クを出力する場合、 M = 9 および D = 6 ではなく、 M = 3 および D = 2 に設定して ください。

• CLKFB を接続する と、 M/D が約分された値であれば、 CLKFX は CLK0 の D サイクルごと

および CLKFX の M サイクルごとに CLK0 と位相が一致します。

位相シフ ト

DCM には、 位相を大幅にシフ ト (コース グレイン位相シフ ト )、 または微細にシフ ト (ファ イン グレイン位相シフ ト ) する機能があ り ます。 コース グレイン位相シフ トでは、 CLK0 を 90°、 180°、

および 270°位相シフ ト した CLK90、 CLK180、 および CLK270 ク ロ ッ ク出力と、 CLK2X とCLKFX を 180°位相シフ ト した CLK2X180 および CLKFX180 を使用します。 コース グレイン位

相シフ トの出力は、 DLL 回路の遅延ラインによ り生成されます。 CLKFB が未接続の場合でも、 こ

れらのク ロ ッ クの位相関係は保持されます。

ファ イン グレイン位相シフ トでは、CLKOUT_PHASE_SHIFT および PHASE_SHIFT 属性を使用

して DCM の出力ク ロ ッ クの位相をシフ ト し ます。 位相は CLKIN を基準にシフ ト するため、

CLKFB を接続する必要があ り ます。 次に、 Virtex-5 FPGA の DCM のファイン グレイン位相シフ

トについて説明します。

ファイン グレイン位相シフ トの動作

ファ イン グレイン位相シフ ト をイネーブルにする と、 DCM の 9 個の出力クロ ッ クの位相がすべて

シフ ト します。 CLKIN と CLKFB の立ち上がりエッジ間の位相シフ ト量は、入力クロ ッ ク周期に指

定の係数を掛けた値または DCM_TAP で指定されます。 その他の DCM の出力ク ロ ッ クでは、

CLK0 との位相関係が保持されます。

位相シフ ト範囲

CLKIN と CLKFB の位相シフ トは、位相シフ ト範囲内に制限されます。 2 つの位相シフ ト範囲があ

り ます。

• PHASE_SHIFT 属性範囲

• FINE_SHIFT_RANGE DCM タイ ミ ング パラ メータ範囲

FIXED、 VARIABLE_POSITIVE、 および VARIABLE_CENTER 位相シフ ト モード では、

PHASE_SHIFT 属性の値は、 位相シフ ト量を求める式で次のよ うに使用されます。

68 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

位相シフ ト量 (ns) = (PHASE_SHIFT/256) × PERIODCLKIN

こ こで、 PERIODCLKIN は CLKIN の有効周波数です。

PHASE_SHIFT 属性の範囲は、 VARIABLE_CENTER および FIXED モードでは -255 ～ +255、VARIABLE_POSITIVE モードでは 0 ～ +255 です。

DIRECT 位相シフ ト モードでは、 PHASE_SHIFT 属性の値は位相シフ ト量を求める式で次のよ う

に使用されます。

位相シフ ト量 (ns) = PHASE_SHIFT × DCM_TAP

DIRECT モードでは、 PHASE_SHIFT 属性の範囲は 0 ～ 1023 です。

FINE_SHIFT_RANGE は、位相シフ ト遅延ラインによ り可能な総遅延を示します。 総遅延は、回路

で使用される遅延タ ップ数の関数で表されます。 絶対範囲は、『Virtex-5 データシート 』 の DCM タイ ミ ング パラ メータ セクシ ョ ンに定義されています。 このセクシ ョ ンでは、異なる絶対範囲につい

て説明します。

FIXED モードでは遅延ラインを CLKFB または CLKIN パスに挿入できるので、 PHASE_SHIFT属性が正の値の場合は +FINE_SHIFT_RANGE、 負の値の場合は –FINE_SHIFT_RANGE が使用

できます。

絶対範囲 (VARIABLE-CENTER モード ) = ± FINE_SHIFT_RANGE/2

VARIABLE-CENTER モードでは -255/256 ～ +255/256 の間でダイナミ ッ クに変化させるために、

遅延ラインの中央にゼロ位相スキュー点が設定されます。 このため、 遅延ラインの範囲が 2 分割さ

れます。

絶対範囲 (FIXED モード ) = ±FINE_SHIFT_RANGE

FIXED モードでは、 位相シフ トはコンフ ィギュレーシ ョ ン中に –255/256 ～ +255/256 の範囲に設

定されます。

絶対範囲 (VARIABLE-POSITIVE および DIRECT モード ) = + FINE_SHIFT_RANGE

VARIABLE-POSITIVE モードおよび DIRECT モードでは、 位相は正の範囲でのみシフ ト されま

す。 ゼロ位相スキュー点は遅延ラインの開始点に設定されるので、 遅延ラインすべてを正方向のシ

フ トに使用できます。

各アプ リ ケーシ ョ ンでの位相シフ ト 範囲を判断するには、 PHASE_SHIFT 属性および FINE_SHIFT_RANGE パラ メータの両方を考慮する必要があ り ます。 「位相シフ トの例」 に、 いくつかの

使用例を示します。

VARIABLE モードおよび DIRECT モードでは、 PSEN 入力がアクテ ィブな場合、 PSINCDEC の設定に応じて、PSCLK と同期して PHASE_SHIFT の値をダイナミ ッ クにインク リ メン ト またはデ

ク リ メン トできます。

位相シフ トの例

次の使用例では、PHASE_SHIFT 属性と FINE_SHIFT_RANGE コンポーネン トの両方を考慮して

います。

• PERIODCLKIN = 2 × FINE_SHIFT_RANGE の場合、 PHASE_SHIFT の範囲は FIXED モー

ドでは ±128、 VARIABLE-POSITIVE モードでは +128、 VARIABLE-CENTER モードでは

±64 に制限されます。

• PERIODCLKIN = FINE_SHIFT_RANGE の場合、 PHASE_SHIFT の範囲は VARIABLE-POSITIVE モードでは +255、FIXED モード と VARIABLE-CENTER モードでは ±255 に制

限されます。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 69UG190 (v4.5) 2009 年 1 月 9 日

DCM 設計のガイド ラインR

• PERIODCLKIN ≤ FINE_SHIFT_RANGE の場合、 PHASE_SHIFT の範囲は VARIABLE-POSITIVE モードでは +255、 FIXED モード と VARIABLE-CENTER モードでは ±255 に制

限されます。

• 上記すべての例において、DIRECT モードの場合の PHASE_SHIFT の範囲は +1023 に制限さ

れます。

FINE_SHIFT_RANGE 以上に位相シフ トする必要がある場合は、 コースグレイン位相シフ ト を使

用して位相シフ ト範囲を拡大するか、 DCM_PERFORMANCE_MODE 属性を MAX_RANGE に指定して FINE_SHIFT_RANGE を増加させます。 図 2-5 に、 FINE_SHIFT_RANGE = 10ns での

CLK90、 CLK180、 CLK270 出力の使用例を示します。

VARIABLE モードでは、 PSCLK の 1 周期分 PSEN をアクティブにするこ とによ り、 位相係数を

変更できます。 PSEN がアクテ ィブになった PSCLK のクロ ッ ク サイ クルで、 PSINCDEC 入力が

High であれば位相シフ トがインク リ メン ト し、 Low であればデク リ メン ト します。

インク リ メン ト またはデク リ メン トが完了する と、PSDONE が PSCLK の 1 サイクル分 High にな

り、 位相シフ トが変更可能になったこ とが示されます。

ユーザー インターフェイス と物理的なインプ リ メ ンテーシ ョ ンは異な り ます。 ユーザー インター

フェイスでは、 位相シフ ト はク ロ ッ ク周期の分数 (N/256) と して表され、 物理的なインプ リ メ ン

テーシ ョ ンでは、 適切な数のバッファ ステージ (各 DCM_TAP) がクロ ッ ク遅延に追加されます。

高周波数では、 DCM_TAP の粒度によ り位相の精度が制限されます。

DIRECT モードを除くすべての位相シフ ト モードで、 温度および電圧に応じた調整が行われるた

め、 VCC または温度によ り位相シフ ト が変化する こ とはあ り ません。 DIRECT 位相シフ ト では

DCM_TAP が直接制御されるので、温度または電圧に応じた調整は実行されません。 そのため、VCCと温度の比率を変更する と、 その温度および温度における DCM_TAP のサイズに比例して位相シ

フ トが変化します。

図 2-5 : 固定位相シフ トの例

For frequency ≥ 100 MHz (period ≤ 10 ns)CLK0 PHASE_SHIFT = 0 - 255 covers the whole range of period.

For frequency between 50 - 100 MHz(period 10 - 20 ns). At 50 MHz, useCLK0 PHASE_SHIFT= 0 - 127 for thefirst 10 ns.

Use CLK180 with PHASE_SHIFT= 0 - 127for the next 10 ns.

For frequency between 25 - 50 MHz(period 20 - 40 ns). At 25 MHz, useCLK0 PHASE_SHIFT= 0 - 63 for thefirst 10 ns.

Use CLK90 with PHASE_SHIFT= 0 - 63for the next 10 ns.

Use CLK180 with PHASE_SHIFT= 0 - 63for the next 10 ns.

Use CLK270 with PHASE_SHIFT= 0 - 63for the last 10 ns.

CLK0(100 MHz)

CLK0(50 MHz)

CLK180(50 MHz)

CLK0(25 MHz)

CLK90(25 MHz)

CLK180(25 MHz)

CLK270(25 MHz)

10 ns 10 ns 10 ns 10 ns

ug0190_2_05_032506

70 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

PSEN、 PSINCDEC、 PSCLK、 PSDONE の関係

VARIABLE モードおよび DIRECT モードは、 PSEN、 PSINCDEC、 PSCLK、 および PSDONEポートによって制御します。 また、位相シフ ト オーバーフロー ステータス信号 (DO[0]) によ り、位

相シフ ト カウンタが位相シフ ト遅延ラ インの 後、 または 大値 (VARIABLE モードで ±255、DIRECT モードで +1023) に達したこ とが示されます。

DCM のロッ ク後、 PHASE_SHIFT の値で、 VARIABLE_POSITIVE および VARIABLE_CENTERモードでの初期位相シフ ト量が決定されます。 DIRECT モードでは PHASE_SHIFT 属性の値にかか

わらず、 初期位相シフ ト量は常に 0 です。 PSEN、 PSINCDEC、 PSCLK、 および PSDONE の関係

によ り、DCM の出力クロッ クの位相を初期位相またはダイナミ ッ クにリ コンフ ィギュレーシ ョ ン後

の位相からインク リ メン ト あるいはデク リ メン ト させるこ とができます。

PSEN、PSINCDEC、および PSDONE は PSCLK に同期しています。 PSEN を PSCLK の 1 ク ロ ッ

ク サイクル分アサートする と、位相シフ ト をインク リ メン ト またはデク リ メン トできるよ うになり

ます。 PSINCDEC が High の場合はインク リ メン ト され、Low の場合はデク リ メン ト されます。 各インク リ メ ン ト では CLKIN 周期の 1/256 分位相シフ ト が増加し、 同様に、 各デク リ メ ン ト では

CLKIN 周期の 1/256 分位相シフ トが減少します。 PSEN は正確に PSCLK の 1 ク ロ ッ ク サイクル

間アサート してください。 このよ うにアサート しない場合、 位相シフ トの 1 回のインク リ メン ト ま

たはデク リ メ ン ト が確実に行われる こ と は保証されていません。 位相シフ ト が完了する と、

PSDONE は 1 クロ ッ ク周期分 High になり ます。 位相シフ トの完了までの時間は状況によって異な

るため、位相シフ トのステータスを知るには PSDONE を確認する必要があ り ます。 PSEN がイネー

ブルになってから PSDONE が High になるまでの間、 DCM の出力ク ロ ッ クは元の位相から ター

ゲッ トの位相に徐々にインク リ メン ト またはデク リ メ ン ト します。 インク リ メン ト またはデク リ メ

ン トの完了は、PSDONE が High になるこ とでわかり ます。 PSDONE が High になる と、位相シフ

トのインク リ メン ト またはデク リ メン ト を再び開始できます。

図 2-6 に、 位相シフ ト ポートのタイ ミ ング関係を示します。

位相シフ ト カウンタが PHASE_SHIFT の 大値に達した後に PSEN がアサート される と、 図 2-6に示すよ うに、 PSEN がアサート されたしばら く後に PSDONE が PSCLK の 1 クロ ッ ク サイクル

分 High になり ます。 ただし、位相シフ ト オーバーフロー ピン、STATUS(0) または DO(0) が Highになり、 位相はシフ ト されません。

位相シフ ト オーバーフロー

次のいずれかの状況が発生する と、 位相シフ ト オーバーフロー ステータス信号 (DO[0]) がアサー

ト されます。

• 位相シフ トの許容値を超えて位相がシフ ト された場合。 VARIABLE_CENTER モードでは位

相シフ ト が -255 未満にデク リ メ ン ト されるか +255 を超えてイン ク リ メ ン ト された場合、

図 2-6 : 位相シフ トのタイ ミング関係図

PSCLK

PSEN

PSDONE

PSINCDEC

ug190_2_06_032506

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 71UG190 (v4.5) 2009 年 1 月 9 日

DCM 設計のガイド ラインR

VARIABLE_POSITIVE モードでは +255 を超えてインク リ メン ト された場合、DIRECT モー

ドでは 0 未満にデク リ メ ン ト されるか 1023 を超えてインク リ メン ト された場合に、 位相シフ

ト オーバーフロー信号が High になり ます。

• 位相シフト 遅延ラインの絶対範囲を超えて位相がシフト された場合。 VARIABLE_CENTER モー

ド では位相シフト (ns) が ±FINE_SHIFT_RANGE/2 を超えた場合、VARIABLE_ POSITIVE モード

では +FINE_SHIFT_RANGE を超えた場合、 DIRECT モード では 0 ～ +FINE_SHIFT_RANGE を超えた場合に、位相シフト オーバーフロー信号が High になり ます。 位相シフト オーバーフロー信

号は、 High になった後、 状況に応じて Low に戻り ます。 遅延ラインを超えているかはダイナミ ッ

クに判断されるため、 遅延ラインの範囲付近では、 位相シフト を変更していないのに位相シフト

オーバーフロー信号がアサート およびディ アサート する場合があり ます。 High になると 、少なく と

も CLKIN の 40 サイクルは High に保持されます。 DCM が FINE_SHIFT_RANGE の境界付近で

動作している場合は、位相シフト オーバーフロー信号を位相シフト 方向を反転させる指標と して使

用しないでく ださい。 位相シフト オーバーフローが短い位相シフト 範囲で High、 Low、 High と 切

り 替わった場合に位相シフト 方向が間違って反転されること があり ます。 位相シフト 量をモニタす

るには、単純なカウンタを使用し、カウンタが位相シフト の 大値または 小値に達したら位相シ

フト 方向 (PSINCDEC) を切り 替えるよう にします。 たと えば、 位相シフト 範囲が 0 ～ 128 の場合、

カウンタが 0 または 128 に達したら PSINCDEC をト グルさせるよう に設定します。

位相シフ トの特性

• 位相は、 ク ロ ッ ク周期の ±1/256 (または ±DCM_TAP のどちらか大きい方) の精度で、 動作中

に調整できます。

• 位相シフ トの設定は、 DCM の 9 つの出力すべてに影響します。

• DIRECT 以外のモードでは、 VCC および温度は位相シフ トに影響を与えません。

• FIXED および VARIABLE モードは共に、 CLK0 の代わりに CLK90、 CLK180、 または

CLK270 を使用、CLK2X の代わりに CLK2X180 を使用、CLKFX の代わりに CLKFX180 を使用するこ とによ り、 位相シフ ト範囲を拡大できます。 周波数が 25MHz (周期 40ns) であって

も、 FIXED モード と これらのク ロ ッ ク出力を共に使用する こ とによ り、 入力ク ロ ッ ク周期の

範囲全域で位相シフ トが可能です。

• DCM_PERFORMANCE_MODE を MAX_RANGE に設定する と、 位相シフ ト範囲が拡大し

ます。

• DCM の位相シフ ト機能 (DPS) を使用するには、遅延を調整するために CLKFB を使用する必

要があ り ます。

CLKFB には CLK0 を接続する必要があるため、DLL 出力が使用されます。 DPS ファンクシ ョ

ンの CLKIN の 低周波数は、 DLL の周波数モードによって異なり ます。

ダイナミ ック リコンフ ィギュレーシ ョ ン

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン ポート (DRP) を使用する と、 新しいビッ ト ス ト リームを

FPGA に再読み込みするこ となく、DCM の初期設定をアップデートできます。 DRP アドレス マッ

ピングは Virtex-5 FPGA で変更されています。 DRP の使用方法の詳細は、 『Virtex-5 コンフ ィギュ

レーシ ョ ン ガイ ド』 を参照して ください。 DCM の DRP には、 CLKFX_MULTIPLY(M) および

CLKFX_DIVIDE(D) 値を動作中に調整し、 CLKFX 周波数を変更する機能があ り ます。

DRP に新たな M および D 値を読み込むには、 次の手順に従う必要があ り ます。

• 目的の M および D の値から 1 を引いた値を求めます。 たとえば、M/D = 9/4 が必要であれば、

M/D = 8/3 とな り ます。

72 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

• RST 信号をアサート して DCM を リセッ ト状態に保持し、新しい M および D 値が書き込まれ

たら RST をディアサート します。 LOCKED が High になる と、CLKFX 出力が使用可能です。

• DADDR0 を読み出し、 D0 のデフォルト ステータスを回復します。

• RST を リ リースします。

DCM と Virtex-5 デバイスのその他のクロック リソースとの接続

DCM のほとんどの機能では、専用クロ ッ ク I/O (IBUFG)、ク ロ ッ ク バッファ (BUFGCTRL)、PLLなどの専用クロ ッ ク リ ソースを使用する必要があ り ます。 これらのク ロ ッ ク リ ソースは、 Virtex-5デバイスの中央カラムにあ り ます。 このセクシ ョ ンでは、 DCM を専用クロ ッ ク リ ソースに接続す

る際のガイ ド ラインを示します。

IBUFG から DCM への接続

Virtex-5 デバイスには 20 個のク ロ ッ ク入力があ り ます。 これらのク ロ ッ ク入力は、 IBUFG コン

ポーネン ト をインスタンシエートするこ とで使用可能とな り ます。 Virtex-5 デバイスの上半分およ

び下半分には、 それぞれ 10 個の IBUFG が含まれています。 Virtex-5 デバイスのすべての IBUFGは、同じ側 (デバイスの上半分または下半分) にある DCM のクロ ッ ク入力ピン (CLKIN、CLKFB、

PSCLK、 または DCLK) を駆動できます。

DCM から BUFGCTRL への接続

DCM のクロ ッ ク出力は、デバイスの同じ側 (上または下) にある任意の BUFGCTRL 入力で駆動で

きます。 同時に使用可能な DCM の出力数に対する制限はあ り ません。

BUFGCTRL から DCM への接続

Virtex-5 デバイス上の各 BUFGCTRL は、 任意の DCM で駆動できます。 ただし、 1 つのクロ ッ ク

領域で使用できる専用クロ ッ ク配線リ ソースは 大 10 個です。 ク ロ ッ ク配線は BUFGCTRL 出力

を介して使用するので、 リ ソースの数によ り BUFGCTRL から DCM への接続が制限されます。 10個の BUFGCTRL 出力がすべてクロッ ク領域への接続に使用されている場合、 その領域には DCMの CLKFB ピンへの接続も含め、 DCM で使用可能な BUFGCTRL は残っていません。

PLL と DCM の接続

図 2-7 に、 同じ CMT ブロ ッ クにある DCM と PLL 間の専用接続を示します。 PLL は専用接続を

使用して同一 CMT ブロ ッ ク内の DCM のいずれかを駆動でき、 同様に、 DCM も専用接続を使用

して同一 CMT ブロ ッ ク内の PLL を駆動できます。 PLL と DCM 間の接続に BUFGCTRL を使用

する必要はあ り ません。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 73UG190 (v4.5) 2009 年 1 月 9 日

使用例R

DCM と PMCD の接続

Virtex-5 デバイスには PMCD ブロ ッ クはあ り ませんが、 PLL を使用したデザインのターゲッ ト デバイスの変更は条件付きで可能です。 詳細は、第 3 章 の 「位相ロ ッ ク ループ (PLL)」 を参照してく

ださい。

使用例

Virtex-5 FPGA の DCM は、 さまざまな用途に使用できます。 次に、 一般的な使用例をいくつか示

します。

標準的な使用法

図 2-8 の回路では、 内部フ ィ ー ド バ ッ ク を行い、 RST および LOCKED ピンを使用する

DCM_BASE のインプ リ メンテーシ ョ ンを示します。 これは、 DCM の も単純な使用法です。

図 2-7 : 同一 CMT ブロックにある DCM と PLL の接続

PLL

CLKIN

CLKFBIN

DCM1

CLKIN

CLKFB

DCM2

ug190_2_07_072307

CLKIN

CLKFB

To GlobalRouting (BUFG)

To GlobalRouting (BUFG)

To GlobalRouting (BUFG)

PLL to DCM Input

PLL to DCM Input

DCM to PLL Input

DCM to PLL Input

From any IBUFG implementation From any BUFG implementation

74 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

ボード レベルでのクロックの生成

図 2-9 では、 DCM を使用してボード上のほかのコンポーネン ト用にクロ ッ クを生成する例を示し

ます。 このク ロ ッ クは、 ほかのデバイスでも使用できます。 この例では、 DDR レジスタの入力が

GND と VCC に接続されています。 DCM の出力は BUFG に接続されいるので、 このク ロ ッ クは出

力レジスタに到達するまでグローバル配線内にあるこ とになり、 ク ロ ッ クの質が保持されます。

内部フ ィードバッ クを使用したボード レベルのクロ ッ ク生成例 (図 2-10) は、 ボードの転送された

クロ ッ クのク ロ ッ ク生成を示しています。

図 2-8 : 標準的な使用法

CLKINCLK0

CLK90CLK180CLK270CLK2X

CLK2X180CLKDVCLKFX

CLKFX180

LOCKED

CLKFB

RST

IBUFGDCM_BASE

IBUF

BUFG

OBUF

ug190_2_08_032506

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 75UG190 (v4.5) 2009 年 1 月 9 日

使用例R

図 2-9 : DDR レジスタを使用したボード レベルのクロック (外部フ ィードバックを使用)

CLKINCLK0

D1

D2

GND

VCC

C

Q

CLK90CLK180CLK270CLK2X

CLK2X180CLKDVCLKFX

CLKFX180

LOCKEDDO(15:0)

CLKFB

IBUFGDCM_ADV

ODDR

IBUFG

BUFG

UG190_2_09_042308

RST

PSINCDECPSENPSCLK

DADDR[6:0]DI[15:0]DWEDENDCLK

Outside FPGA

Inside FPGA

OBUF ÇšégópǵǾÉ{Å[Éh ÉåÉxÉãÇÃÉNÉçÉbÉN (äOïîÉtÉBÅ[ÉhÉoÉbÉNÇšégóp)

図 2-10 : 内部フ ィードバックを使用したボード レベルのクロック

CLKINCLK0

D1

D2

GND

VCC

C

Q

CLK90CLK180CLK270CLK2X

CLK2X180CLKDVCLKFX

CLKFX180

LOCKEDDO(15:0)

CLKFB

IBUFGDCM_ADV

ODDR

BUFG

ug190_2_11_032506

RST

PSINCDECPSENPSCLK

DADDR[6:0]DI[15:0]DWEDENDCLK

76 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

内部スキュー調整を使用したボード上のスキュー調整

アプリケーシ ョ ンによっては、 ほかのデバイスに接続するため、 内部スキュー調整を使用してボード

上のスキューを調整する必要があり ます。 このよ うな場合、 2 つ以上の DCM を使用します。 図 2-11に示す回路は、同じシステム内にある複数の Virtex デバイス間におけるシステム クロ ッ クのスキュー

調整に使用できます。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 77UG190 (v4.5) 2009 年 1 月 9 日

使用例R

図 2-11 : ほかの Virtex デバイスに接続する際の内部スキュー調整を使用した

ボード上のスキュー調整

CLKINCLK0

CLK90CLK180CLK270CLK2X

CLK2X180CLKDVCLKFX

CLKFX180

LOCKEDDO(15:0)

CLKFB

RST

PSINCDECPSENPSCLK

DADDR[6:0]DI[15:0]DWEDENDCLK

CLKINCLK0

CLK90CLK180CLK270CLK2X

CLK2X180CLKDVCLKFX

CLKFX180

LOCKEDDO[15:0]

CLKFB

RST

PSINCDECPSENPSCLK

DADDR[6:0]DI[15:0]DWEDENDCLK

IBUFG

DCM_ADV

DCM_ADV

IBUFG

IBUFG

BUFG

GND

BUFG

INV OBUF

BUFG

ug190_2_12_032506

D1

D2

C

Q

ODDR

Virtex-5 FPGA

CLKIN CLK0CLK90

CLK180CLK270CLK2X

CLK2X180CLKDVCLKFX

CLKFX180

LOCKEDDO[15:0]

CLKFB

RST

PSINCDECPSENPSCLK

DADDR[6:0]DI[15:0]DWEDENDCLK

DCM_ADV

Virtex-5 FPGA

This circuit can be duplicated to multiple Virtex devices. Use CLKDLLfor Virtex and Virtex-E devices, DCM for Virtex-II and Virtex-II Pro devices.

VCC

toRST

78 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

図 2-12 に、 Virtex-5 デバイスを Virtex FPGA 以外のコンポーネン トに接続する例を示します。

図 2-12 : Virtex 以外のコンポーネン トに接続する際の内部スキュー調整を使用した

ボード上のスキュー調整

ug190_2_13_032506

CLKIN CLK0CLK90

CLK180CLK270CLK2X

CLK2X180CLKDVCLKFX

CLKFX180

LOCKEDDO[15:0]

CLKFB

RST

PSINCDECPSENPSCLK

DADDR[6:0]DI[15:0]DWEDENDCLK

IBUFG

DCM_ADV

...non-Virtex chips

IBUFG

BUFG

GND

BUFG

D1

D2

C

Q

ODDR

CLKIN CLK0CLK90

CLK180CLK270CLK2X

CLK2X180CLKDVCLKFX

CLKFX180

LOCKEDDO[15:0]

CLKFB

RST

PSINCDECPSENPSCLK

DADDR[6:0]DI[15:0]DWEDENDCLK

DCM_ADV

Virtex-5 FPGA VCC

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 79UG190 (v4.5) 2009 年 1 月 9 日

使用例R

2 つの DCM 間でのクロックの切り替え

図 2-13 に、 2 つの DCM で生成した 2 つのクロ ッ クを、 両方の DCM のロ ッ ク状態を保持しなが

ら切り替える例を示します。

図 2-13 : 2 つの DCM 間でのクロックの切り替え

CLKIN CLK0CLK90

CLK180CLK270CLK2X

CLK2X180CLKDVCLKFX

CLKFX180

LOCKEDDO(15:0)

CLKFB

RST

PSINCDECPSENPSCLK

DADDR[6:0]DI[15:0]DWEDENDCLK

CLKIN CLK0CLK90

CLK180CLK270CLK2X

CLK2X180CLKDVCLKFX

CLKFX180

LOCKEDDO(15:0)

CLKFB

RST

PSINCDECPSENPSCLK

DADDR[6:0]DI[15:0]DWEDENDCLK

IBUFG

IBUFG

CLKA

DCM_ADV

DCM_ADV

CLKB

I0

I0S

BUFGMUX

BUFG

BUFG

ug190_2_14_032506

80 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

DCM と PLLPLL を使用して DCM を駆動し、 DCM に入力前のソース クロ ッ ク信号のジッタを削減できます。

このよ うに使用する と、 ソース ク ロ ッ クのジッ タを削減する と同時に、 使用可能なすべての DCMク ロ ッ ク出力へアクセスできるよ うになり ます。 図 2-14 に、専用配線リ ソースを使用し、同じ CMTブロ ッ クにある DCM を駆動する PLL を示します (BUFG は未使用)。

また、DCM を使用して PLL を駆動するこ と もできます。 このよ うに使用する と、 ソース ク ロ ッ ク

および DCM ク ロ ッ ク出力の両方の総ジッタが削減されます。 ただし、 PLL を駆動できる DCM 出力ク ロ ッ クは 大 2 つであるため、 PLL にアクセスする こ とによるジッ タ削減が可能な DCM クロ ッ ク も 2 つのみになり ます。

図 2-15 および図 2-16 に PLL を駆動する DCM の 2 つの例を示します。 図 2-15 は、 1 つの CMTにある DCM と PLL を直接接続した場合です。 1 つの DCM 出力のみが、 グローバル バッ ファ

(BUFG) を使用せずに、CMT 内の直接接続を使用して PLL を駆動できます。 DCM と PLL が同一

CMT または別々の CMT のいずれにある場合でも、 このよ うに駆動できます。 図 2-16 は、 2 つの

DCM が PLL を駆動する場合です。 この場合、PLL の入力クロ ッ クを駆動している DCM ク ロ ッ ク

に BUFG を使用する必要があ り ます。 DCM と PLL が同一 CMT または別々の CMT のいずれにあ

る場合でも、 このよ うに駆動できます。 PLL の詳細は、第 3 章 の 「位相ロ ッ ク ループ (PLL)」 を参

照してください。

図 2-14 : PLL による DCM の駆動

CLKIN CLK0CLK90

CLK180CLK270CLK2X

CLK2X180CLKDV

CLKFX180CLKFX

CLKFBIN

DCMBUFG

BUFG

ug190_2_15_040906

IBUFG

CLKIN1 CLKOUT0

CLKOUT1

CLKOUT2

CLKOUT3

CLKOUT4

CLKOUT5

CLKFBOUT

RST

RST

CLKFBIN

PLL

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 81UG190 (v4.5) 2009 年 1 月 9 日

使用例R

図 2-15 : DCM と PLL を直接接続した場合

ug190_2_16_040906

BUFG

BUFG

IBUFG

CLKIN1 CLKOUT0

CLKOUT1

CLKOUT2

CLKOUT3

CLKOUT4

CLKOUT5

CLKFBOUT

RST

CLKIN CLK0CLK90

CLK180CLK270CLK2X

CLK2X180CLKDV

CLKFX180CLKFX

CLKFBIN

DCM

RST

CLKFBIN

PLL

82 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

VHDL/Verilog テンプレートおよび Clocking Wizardすべてのプリ ミ ティブの VHDL および Verilog インスタンシエーシ ョ ン テンプレートが、 ラ イブ

ラ リ ガイ ドに記載されています。 また、 VHDL および Verilog ファ イルは、 ISE ソフ ト ウェアの

Clocking Wizard を使用して生成できます。 この Clocking Wizard を使用する と、 一般的な使用法

に対する DCM 属性、 入力/出力クロ ッ ク、 およびバッファが適切に設定されます。

図 2-16 : 2 つの DCM が 1 つの PLL を駆動する場合

IBUFG BUFG

BUFG

ug190_2_18_040906

BUFG

BUFG

BUFG

CLKIN CLK0CLK90

CLK180CLK270CLK2X

CLK2X180CLKDV

CLKFX180CLKFX

CLKFBIN

DCM

CLKIN CLK0CLK90

CLK180CLK270CLK2X

CLK2X180CLKDV

CLKFX180CLKFX

CLKFBIN

DCM1

RST

CLKIN1

CLKIN2

CLKOUT0

CLKOUT1

CLKOUT2

CLKOUT3

CLKOUT4

CLKOUT5

CLKFBOUT

RST

CLKFBIN

PLL

IBUFG

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 83UG190 (v4.5) 2009 年 1 月 9 日

DCM のタイ ミング図R

DCM のタイ ミング図

次の 4 つの状況における DCM のクロ ッ ク出力のタイ ミ ングを示します。

1. リセッ ト /ロ ッ ク

2. 固定位相シフ ト

3. 可変位相シフ ト

4. ステータス フラグ

リセッ ト /ロック

図 2-17 の始めの部分では、 DCM はロッ ク状態です。 リセッ ト信号のアサート後、 すべての出力ク

ロ ッ クが安定してから LOCKED 信号がアサート されます。

• ク ロ ッ ク イベン ト 1 の前

DCM はロッ ク状態になっており、 すべてのクロ ッ ク出力が正しい周波数および位相で動作し

ています。

• ク ロ ッ ク イベン ト 1

ク ロ ッ ク イベン ト 1 の少し後に、RST ピンのリセッ ト信号がアサート されます。 リセッ ト信号

がアサート される と、すべてのクロ ッ クが 0 になり ます。 リセッ ト信号は非同期です。 これは、

縮図ではないこ と を留意して く ださい。 DCM を適切に動作させるには、 リ セ ッ ト 信号を

CLKIN の 3 周期分以上アサートする必要があ り ます。

• ク ロ ッ ク イベン ト 2

リセッ ト信号のアサートから数サイクル後、 リセッ ト信号がディアサート されるクロ ッ ク イベ

ン トです。 この時点で、 ロ ッ ク プロセスが開始します。 固定位相シフ トが選択されていない場

図 2-17 : リセッ ト /ロックの例

CLKIN

RST

CLK0

CLK90

CLK180

CLKFX

CLKFX180

CLKDV

LOCKED

1 2

3 Periods

LOCK DLL ug190_2_18_042406

84 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

合、 ク ロ ッ ク イベン ト 2 の LOCK_DLL 後にはすべてのクロ ッ ク出力は位相が確定して安定

し、 LOCKED 信号がアサート されます。

固定位相シフ ト

図 2-5 では、 DCM の出力周波数は正確ですが、 ク ロ ッ ク出力の位相は CLKIN の適切な位相と一

致していません。 こ こで、 ク ロ ッ ク出力は、 入力ク ロ ッ クから遅れて現れるよ うに位相シフ ト し、

LOCKED 信号がアサート されます。

• ク ロ ッ ク イベン ト 1

クロ ッ ク イベン ト 1 は、 位相シフ トが DCM に適用された後に発生します。 この例では、 正の

方向に位相シフ ト されています。 CLK0 と CLK2X の位相は CLKIN の位相とは揃っていません

が、 CLK0 と CLK2X の位相は揃っており、 CLK90 と CLK180 も CLK0 を 90°および 180°位相シフ ト したクロ ッ クになっています。 クロ ッ ク出力が安定する と、 LOCKED 信号がアサー

ト されます。

図 2-18 : 固定位相シフ トの例

CLKIN

CLK0

CLK90

CLK180

CLK2X

LOCKED

1

ug190_2_19_042406

Lock Time

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 85UG190 (v4.5) 2009 年 1 月 9 日

DCM のタイ ミング図R

可変位相シフ ト

図 2-19 では、 ク ロ ッ クに同期して位相がダイナミ ッ クにシフ ト されています。 1 回の位相シフ トが

完了する と、 PSDONE 信号が 1 サイクル分アサート されます。 PSDONE がディアサート される と

PSEN を再びアサート し、 次の位相シフ ト を実行できるよ うになり ます。

図 2-19 に示すよ うに、可変位相シフ トの制御信号およびステータス信号は、 PSCLK の立ち上がり

エッジに同期しています。

• ク ロ ッ ク イベン ト 1

ク ロ ッ ク イベン ト 1 の TDMCCK_PSEN 前に PSEN をアサート します。 位相シフ トの 1 回のイ

ンク リ メン ト またはデク リ メン トが適切に行われるよ うにするため、 PSEN を正確に 1 ク ロ ッ

ク サイ クル間アサート して ください。 ク ロ ッ ク イベン ト 1 の TDMCCK_PSINCDEC 前における

PSINCDEC の値が High の場合はインク リ メン ト 、 Low の場合はデク リ メン ト されます。

• ク ロ ッ ク イベン ト 2

ク ロ ッ ク イベン ト 2 の TDMCKO_PSDONE 後に PSDONE がアサート され、DCM 出力のインク

リ メン ト /デク リ メン トが 1 回完了したこ とが示されます。 位相シフ トが完了する と、PSDONEは 1 ク ロ ッ ク周期分 High になり ます。 位相シフ トの完了に要する時間は状況によって異なる

ため、 位相シフ トのステータスを知るには PSDONE を確認する必要があ り ます。

図 2-19 : 可変位相シフ トの例

CLKIN

CLK0

PSCLK

PSEN

PSDONE

PSINCDEC

1

D.C. D.C.

2

TDMCCK_PSEN

TDMCKO_PSDONE

TDMCCK_PSINCDEC

ug190_2_20_0042406

86 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

ステータス フラグ

図 2-20 は、位相シフ トのオーバーフローが発生した場合、および CLKIN/CLKFB/CLKFX が停止

した場合のステータス信号の動作を示します。

• ク ロ ッ ク イベン ト 1

このタイ ミ ング図に示す時間の前に、 CLK0 (示されていない) は既に 大限まで位相シフ ト さ

れています。 クロ ッ ク イベン ト 1 で PSDONE がアサート されますが、 既に 大限まで位相シ

フ ト されているので位相シフ トは実行されません。 位相シフ ト オーバーフロー ステータス ピン DO(0) がアサート され、 位相シフ トのオーバーフローが発生したこ とが示されます。

• ク ロ ッ ク イベン ト 2

CLKFX 出力が停止します。 この 257 ～ 260 クロ ッ ク サイクル内に、CLKFX 停止ステータス

ピン DO(2) がアサート され、 CLKFX が停止したこ とが示されます。

• ク ロ ッ ク イベン ト 3

CLKFB 入力が停止します。 この 257 ～ 260 ク ロ ッ ク サイクル内に、 CLKFB 停止ステータス

ピン DO(3) がアサート され、 CLKFB が停止したこ とが示されます。

• ク ロ ッ ク イベン ト 4

CLKIN 入力が停止します。 この後 9 クロ ッ ク サイクル以内に、 CLKIN 停止ステータス ピン

DO(1) がアサート され、 CLKIN が停止したこ とが示されます。

図 2-20 : ステータス フラグの例

CLKIN

3

4

2

257 - 260 Cycles

CLKFB

PSEN

PSDONE

CLKFX

DO(0)

1

PSCLK

ug190_2_21_042406

DO(1)

DO(2)

DO(3)

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 87UG190 (v4.5) 2009 年 1 月 9 日

レガシ デバイスのサポートR

レガシ デバイスのサポート

Virtex-5 FPGA の DCM (DCM_BASE および DCM_ADV) では、 ポー ト 名は Virtex-4 FPGA のDCM と同一になっていますが、DRP アドレス マッピングが変更されています。 詳細は、 『Virtex-5コンフ ィギュレーシ ョ ン ガイ ド』 を参照して ください。

Virtex-5 FPGA デバイスでは、 Virtex-II FPGA ファ ミ リおよび Virtex-II Pro FPGA の DCM プ リ

ミ ティブが使用できます。 Virtex-II FPGA または Virtex-II Pro FPGA の DCM と Virtex-5 FPGA のDCM_ADV のピンは次のよ うに対応しています。

• Virtex-5 FPGA の DCM プリ ミ ティブ (DCM_BASE/DCM_ADV) の CLKIN、 CLKFB、

PSCLK、PSINDEC、PSEN、RST、CLK0、CLK90、CLK180、CLK270、CLK2X、CLK2X180、CLKFX、CLKFX180、CLKDV、PSDONE、LOCKED は、Virtex-II FPGA または Virtex-II ProFPGA の DCM の同じピンに対応します。

• Virtex-II FPGA または Virtex-II Pro FPGA の DCM を使用している場合、 Virtex-5 FPGA のDCM_ADV の DO[15:0] 以外のダイナミ ッ ク リ コンフ ィギュレーシ ョ ン ピンはアクセスでき

ません。

• Virtex-5 FPGA の DCM_ADV の DO[7:0] ピンは、Virtex-II FPGA または Virtex-II Pro FPGAの DCM の Status[7:0] に対応します。 Virtex-II FPGA または Virtex-II Pro FPGA の DCM を使用している場合、 DCM_ADV の DO[15:8] ピンは使用できません。

88 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 2 章 : クロック マネージメン ト テク ノロジR

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 89UG190 (v4.5) 2009 年 1 月 9 日

R

第 3 章

位相ロック ループ (PLL)

概要

Virtex-5 FPGA のクロ ッ ク マネージメン ト タイル (CMT) には、 2 つの DCM と 1 つの PLL が含

まれます。 コンポーネン ト同士は、CMT 内にある専用配線を使用して接続できます。 タイル内の各

ブロ ッ クは個別に扱う こ とができますが、 ブロ ッ ク間に専用配線があるこ とによって、 一部の接続

に対しては制限が生じます。 専用配線を使用するこ とによ り、 グローバル リ ソースをデザインのそ

の他のエレ メ ン ト に使用できる よ う にな り ます。 さ らに、 CMT 内のローカル配線を使用する と、

ローカルで配線処理されるこ とによってノ イズ カップリ ングが起こ りにく くなるため、クロ ッ ク パスが改善されます。

図 3-1 は、 さまざまなク ロ ッ ク入力ソース と DCM から PLL および PLL から DCM の専用配線間

の接続を示す高レベル図です。 合計 6 つの PLL 出力クロ ッ クはマルチプレクサによ り、 1 つのク

ロ ッ ク信号と して出力されて、 DCM へのリ ファレンス ク ロ ッ ク信号と して使用されます。 PLL からの 2 つの出力ク ロ ッ クが DCM を駆動でき、 これらは完全に独立しています。 PLL 出力ク ロ ッ

ク 0 が DCM1 を、PLL 出力クロ ッ ク 1 が DCM2 を駆動可能です。 DCM の各出力はマルチプレク

サを通して、 PLL の リ ファレンス ク ロ ッ ク信号と して使用できます。 常に、 PLL へのリ ファレン

ス クロ ッ ク と して使用できる DCM は 1 つのみです。 また、 DCM は PLL のフ ィードバッ ク パス

へは挿入できません。 PLL と DCM を個別ファンクシ ョ ンと して、別々に使用するこ と も可能です。

PLL からの出力はスペク ト ラム拡散ではあ り ません。

90 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 3 章 : 位相ロック ループ (PLL)R

位相ロック ループ (PLL)Virtex-5 デバイスには 大 6 個の CMT タイルが含まれます。 PLL の主な機能は広範囲の周波数を

合成するこ と、および DCM と併用し、外部または内部クロ ッ クに対するジッタ フ ィルタ と して機

能するこ とです。

図 3-2 の PLL ブロ ッ ク図に、 PLL コンポーネン トの概要図を示します。

図 3-1 : Virtex-5 FPGA の CMT のブロック図

From any IBUFG implementation

From any BUFG implementation

DCM1

DCM2

PLLclkout_pll<5:0>

To any BUFGimplementatio

To any BUFGimplementatio

To any BUFGimplementatio

ug190_3_01_071

図 3-2 : Virtex-5 FPGA の PLL のブロック図

Clock Pin

D

M

PFD CP LF VCO O0

O1

O2

O3

O4

O5

ug190_3_02_030506

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 91UG190 (v4.5) 2009 年 1 月 9 日

概要R

入力マルチプレクサは、 IBUFG、 BUFG、 IBUF、 PLL 出力または DCM の 1 つから リ ファレンス

ク ロ ッ クおよびフ ィードバッ ク ク ロ ッ クを選択します。 各クロ ッ ク入力には、 プログラマブルなカ

ウンタ D があ り ます。 PFD (Phase-Frequency Detector) では、 入力 ( リ フ ァ レンス) ク ロ ッ ク と

フ ィードバッ ク クロ ッ クの位相および周波数を比較します。 小限の High/Low パルスが維持され

ている限り、デューティ サイクルは重要とならないため、 こ こでは、立ち上がりエッジのみを考慮

します。 PFD を使用して 2 つのクロ ッ ク間の位相および周波数の比率信号が生成されます。 この信

号は、 CP (Charge Pump) および LF (Loop Filter) を駆動し、 VCO に対する リ ファレンス電圧を生

成します。 また、PFD では CP または LF に対してアップ信号またダウン信号を生成し、VCO を高

周波数または低周波数のどちらで動作させるかを決定します。 VCO 動作周波数が高すぎる場合は、

PFD がダウン信号を有効にし、 制御電圧によって VCO 動作電圧を減圧させます。 また、 VCO 動作周波数が低すぎる場合には、 アップ信号によって電圧が増圧されます。 VCO には 8 つの出力

フェーズがあ り、各出力フェーズが、出力カウンタに対する リ ファレンス ク ロ ッ ク と して選択可能

です (図 3-3)。 カウンタは、 カスタマ デザインに対応するよ う、 それぞれ独立してプログラムでき

ます。 さ らに、特別なカウンタ、 M も備わっています。 このカウンタは、 PLL のフ ィードバッ ク クロ ッ クを制御し、 広範囲の周波数合成を可能にします。

図 3-3 : PLL ブロック詳細図

D

ClockSwitchCircuit

M8

PFD

Lock DetectLock

Lock Monitor

CLKIN1

GeneralRouting

CLKIN2

CLKFB

CLKFBOUT

VCO feedback phaseselection for negative phase-shift affectingall outputs

CP LF VCO

8-phasetaps

O0

O1

O2

O3

ug190_3_03_050906

O4

O5

92 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 3 章 : 位相ロック ループ (PLL)R

一般的な使用法について

PLL プリ ミテ ィブ

図 3-4 に、 Virtex-5 FPGA の PLL プリ ミ ティブ、 PLL_BASE および PLL_ADV を示します。

PLL_BASE プリ ミテ ィ ブ

PLL_BASE プ リ ミ テ ィブは、 ス タン ドアロン PLL で も頻繁に使用される機能を提供します。

PLL_BASE プリ ミ ティブでは、 ク ロ ッ ク スキュー調整、 周波数合成、 コース位相シフ ト、 および

デューティ サイクル調整機能が使用可能です。 表 3-1 に、 このプリ ミ ティブのポート を示します。

図 3-4 : PLL プリ ミテ ィブ

CLKIN1

CLKFBIN

RST

CLKOUT0

CLKOUT1

CLKOUT2

CLKOUT3

CLKOUT4

CLKOUT5

CLKFBOUT

LOCKED

PLL_BASE

ug190_3_04_050806

CLKIN1

CLKIN2

CLKFBIN

CLKINSEL

DADDR[4:0]

DI[15:0]

DWE

DEN

DCLK

REL

RST

CLKOUT0

CLKOUT1

CLKOUT2

CLKOUT3

CLKOUT4

CLKOUT5

CLKFBOUT

CLKOUTDCM0

CLKOUTDCM1

CLKOUTDCM2

CLKOUTDCM3

CLKOUTDCM4

CLKOUTDCM5

CLKFBDCM

LOCKED

DO[15:0]

DRDY

PLL_ADV

表 3-1 : PLL_BASE ポート

説明 ポート

ク ロ ッ ク入力 CLKIN、 CLKFBIN

制御入力 RST

ク ロ ッ ク出力 CLKOUT0 ～ CLKOUT5、 CLKFBOUT

ステータスおよびデータ出力 LOCKED

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 93UG190 (v4.5) 2009 年 1 月 9 日

一般的な使用法についてR

PLL_ADV プリ ミテ ィ ブ

PLL_ADV プリ ミ ティブには、 PLL_BASE のすべての機能に加え、 ク ロ ッ ク切り替え、同一 CMTにある DCM へのコネクテ ィ ビテ ィ、 そしてダイナ ミ ッ ク リ コ ンフ ィ ギュ レーシ ョ ン ポー ト

(DRP) へのアクセス機能があ り ます。 表 3-2 に、 このプ リ ミ ティブのポート を示します。

Virtex-5 FPGA の PLL は信号が混在するブロ ッ クで、 ク ロ ッ ク ネッ ト ワークのスキュー調整、 周

波数合成、 およびジッ タ削減をサポートするよ う設計されています。 これら 3 つの動作モードの詳

細は後述します。 VCO (Voltage Controlled Oscillator) の動作周波数は、次の関係によって決定され

ます。

式 3-1

式 3-2

こ こで、 M、 D、 O は 図 3-3 に示したカウンタです。

6 個の O カウンタは、個別にプログラム可能です。 たとえば、 O0 を 2 分周用にプログラムし、 O1を 3 分周用にプログラムできます。 ただし、 1 つの VCO ド ラ イバがすべてのカウンタを駆動する

ため、 VCO 動作周波数は、 すべての出力カウンタに対して同一でなければなり ません。

クロック ネッ トワーク スキュー調整

通常、 I/O タイ ミ ング バジェッ トにおいて、 クロ ッ ク ネッ ト ワークでの遅延の発生は望ましいもの

ではないため、 PLL や DLL を使用してこの遅延を調整します。 Virtex-5 FPGA の PLL では、 この

よ う な遅延調整機能がサポート されています。 リ ファレンス クロ ッ ク CLKIN の周波数と同一周波

数のクロ ッ ク出力 (通常は CLKFOUT) が BUFG に接続され、 PLL の CLKFBIN ピンにフ ィード

バッ ク入力されます。 それ以外の出力はクロ ッ クを分周に使用でき、 周波数合成を行う こ とができ

ます。 このよ う な場合、 すべての出力クロ ッ クには、 入力リ ファレンス ク ロ ッ クに対して定義済み

の位相関係があ り ます。

周波数合成のみ

PLL をスタンド アロンで使用し、 周波数合成を実行できます。 このよ うに使用する場合、 PLL でクロ ッ ク ネッ ト ワークのスキューは調整できませんが、ほかのブロ ッ ク用の出力クロ ッ ク周波数を

生成できます。 PLL フ ィードバッ ク パスを INTERNAL に設定する と、 すべてローカル配線され、

ジッ タが 小限に抑えられるため、 このモードでは INTERNAL に設定して ください。 図 3-5 に、

表 3-2 : PLL_ADV ポート

説明 ポート

ク ロ ッ ク入力 CLKIN1、 CLKIN2、 CLKFBIN、 DCLK

制御およびデータ入力 RST、 CLKINSEL、 DWE、 DEN、 DADDR、 DI、 REL(1)

ク ロ ッ ク出力 CLKOUT0 ～ CLKOUT5、 CLKFBOUT、 CLKOUTDCM0 ～ CLKOUTDCM5、 CLKFBDCM

ステータスおよびデータ出力 LOCKED、 DO、 DRDY

メモ :

1. REL は PMCD モードでのみ使用されます。 PLL モードの場合、 REL は未接続にするか、 Low に接続して ください。

FVCO FCLKINMD-----×=

FOUT FCLKINM

DO---------×=

94 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 3 章 : 位相ロック ループ (PLL)R

周波数合成回路と して構成した PLL を示します。 この例では、 33MHz で動作する外部リ ファレン

ス ク ロ ッ クが使用可能です。 リ ファレンス ク ロ ッ クには、 ク リ スタル オシレータまたは別の PLL出力を使用でき ます。 M カ ウ ン タ を 16 に設定する と、 VCO オシレータは 533MHz(33.333MHz x 16) で動作します。 6 つの PLL 出力は 533MHz PowerPC® プロセッサ ク ロ ッ ク、

266MHz PowerPC プロセッサ ガスケッ ト ク ロ ッ ク、178MHz ク ロ ッ ク、133MHz メモ リ インター

フェイス ク ロ ッ ク、 66MHz PCI™ ク ロ ッ ク、 33MHz PCI ク ロ ッ ク となるよ うプログラムされて

います。 こ こでは、 リ ファレンス ク ロ ッ ク と出力クロ ッ ク間の位相関係は不要ですが、 出力クロ ッ

ク間の位相は一致している必要があ り ます。

ジッ タ フ ィルタ

PLL は、常にリ ファレンス クロ ッ ク上のジッタを削減する機能を持ちます。PLL は、標準的なファ

ンクシ ョ ンと してインスタンシエートでき、 外部クロ ッ クが別のブロ ッ ク (DCM を含む) に駆動さ

れる前に外部ク ロ ッ クのジッ タをフ ィルタ リ ングできます。 PLL をジッ タ フ ィルタ と して使用す

る場合、 通常、 バッファのよ うに動作し、 入力周波数と同じ周波数の出力を再生成します (たとえ

ば、 FIN = 100MHz、 FOUT = 100MHz)。 一般に、 PLL の BANDWIDTH 属性を Low に設定するこ

とによって、 よ り大きなジッ タ フ ィルタ機能を作成できます。 ただし、 BANDWIDTH を Low に設定する と PLL のスタティ ッ ク オフセッ トが増加する可能性があ り ます。

制限

PLL には順守すべきいくつかの制限があ り ます。 PLL の電気仕様は、『Virtex-5 データシート 』 に記

載されています。 一般的な主な制約と しては、 VCO 動作範囲、 入力周波数、 デューティ サイ クル

のプログラム、 位相シフ トがあ り ます。

VCO 動作範囲

VCO の 大および 小動作周波数は、 『Virtex-5 データシート 』 記載の電気仕様に定義されていま

す。 これらの値はスピード仕様からも得るこ とができます。

小および 大入力周波数

CLKIN の 大および 小入力周波数は、 『Virtex-5 データシート 』 記載の電気仕様に定義されてい

ます。

図 3-5 : 周波数合成器としての PLL

D = 133 MHz

ReferenceClock

PowerPC Processor Core

PowerPC Processor Gasket

CLB/Fabric

Memory Interface

PCI-66

PCI-33

PFD, CP,LF, VCO

M = 16

D0 = 1

UG190_3_05_111808

D0 = 2

D0 = 3

D0 = 4

D0 = 8

D = 16

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 95UG190 (v4.5) 2009 年 1 月 9 日

一般的な使用法についてR

デューテ ィ サイクルのプログラム

1 つの VCO 動作周波数に対しては、 個別のデューティ サイ クルのみ可能です。 出力のデューティ

サイ クルを決定するためのカウンタ設定は、 「カウンタ制御」 で説明しています。

位相シフ ト

多くの場合、 ク ロ ッ ク間の位相をシフ ト させる必要があ り ます。 VCO は 45°ずつ位相シフ ト した

8 個のク ロ ッ クを作成できるため、 時間を単位とする位相シフ ト 精度は、 PS = 1/8 FVCO または

D/8MFIN と定義されます。

VCO 周波数が高いほど、位相シフ ト精度は細かくな り ます。 VCO には明確な動作範囲があるため、

1/8 FVCO_MIN ～ 1/8 FVCO_MAX の範囲を使用し、 位相シフ ト精度を制限するこ と も可能です。

各出力カウンタは個別にプログラム可能で、 VCO の出力周波数に基づいて異なる位相シフ ト精度

を持つこ とができます。

メモ : 45° 以外の位相シフ ト も可能です。 よ り精度の高い位相シフ トは出力デューティ サイ クルおよび 0 値に

依存します。 その他の出力位相シフ トの設定については、 Architecture Wizard を使用して確認して ください。

PLL プログラ ミング

安定性と性能を保証するコンフ ィギュレーシ ョ ンにするには、 一定のフローに従って PLL をプロ

グラムする必要があ り ます。 このセクシ ョ ンでは、デザイン要件に基づく PLL のプログラム方法を

説明します。 デザインは、GUI インターフェイス (PLL Wizard) を使用する方法と PLL を直接イン

スタンシエートする方法の 2 通りでインプ リ メン トできます。 インプ リ メンテーシ ョ ン方法にかか

わらず、 PLL のプログラムには次の情報が必要です。

• リ ファレンス ク ロ ッ ク周期

• 出力クロ ッ ク周波数 ( 大 6 出力)

• 出力クロ ッ ク デューティ サイ クル (デフォルト 50%)

• 速の出力クロ ッ クのク ロ ッ ク サイクル数に対する出力クロ ッ ク位相シフ ト

• PLL バンド幅 (デフォルトは OPTIMIZED であ り、 ソフ ト ウェアで選択)

• 補正モード (ソフ ト ウェアで自動的に決定)

• UI 単位のリ ファレンス クロ ッ ク ジッタ ( リ ファレンス クロ ッ ク周期のパーセンテージなど)

入力周波数の決定

初に入力周波数を決定します。 小および 大入力周波数から D カウンタ範囲、 VCO 範囲から

M カウンタ範囲、 および出力カウンタ範囲 (制限なし ) が特定でき、 これらの範囲を使用するこ と

によって可能な出力周波数すべてが決定できます。 周波数の数は非常に多くなる と考えられ、 大

では 52 x 64 x 128 = 425,984 個の組み合わせが可能です。 実際には、 M および D カウンタ範囲す

べてを実現するこ とは不可能であ り、 かつ重複した設定もあるため、 周波数の総数は減少します。

例と して、FIN = 100MHz の場合を考えてみます。 小 PFD 周波数が 20MHz である と、D は 1 ～5 のみとな り ます。 D = 1 では M は 4 ～ 11 のみ、 D = 2 では M は 8 ～ 22 とな り ます。 さ らに、

D = 1 M = 4 は D = 2 M = 8 のサブセッ トであるため、D = 1 M = 4 は除外します。 このよ うに考え

る と、 D = 3、 4、 5 でその他の D 値のサブセッ ト をカバーするため、 これら 3 つの値だけを考慮し

ます。 これによ り、可能な出力周波数の総数は大幅に減少し、 終的に出力周波数が選択されます。

目的とする出力周波数は、 求められた可能な出力周波数内であるかを確認する必要があ り ます。 初の出力周波数が決定する と、M および D の値がさ らに制限され、2 番目の出力周波数が制限され

るこ とになり ます。 すべての出力周波数が選択されるまで、 このプロセスを繰り返します。

96 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 3 章 : 位相ロック ループ (PLL)R

M および D 値の決定に使用する制約を次の等式に示します。

式 3-3

式 3-4

式 3-5

式 3-6

M および D 値の指定

入力周波数の決定後、 M および D 値にはいくつかの可能性があ り ます。 次に、 適な M および D値を指定します。 まず M の開始値を決定します。 この値は、VCO ターゲッ ト周波数、つま り VCOの理想的な動作周波数に基づいて決定します。

式 3-7

こ こでは、 VCO の理想周波数に も近くなる M 値を探し出します。 また、 プロセスの開始には Dの 小値を使用します。 ƒ VCO を可能な限り高くする と同時に、 小の D および M 値を指定する

よ うにします。

PLL ポート

表 3-3 に PLL ポート を、 表 3-4 に PLL 属性を示します。

DMIN roundupfIN

fPFD MAX--------------------------=

DMAX rounddownfIN

fPFD MIN-------------------------=

MMIN roundupfVCOMIN

fIN------------------------⎝ ⎠

⎛ ⎞ DMIN×=

MMAX rounddownDMAX fVCOMAX×

fIN-------------------------------------------------=

MIDEALDMIN fVCOMAX×

fIN------------------------------------------------=

表 3-3 : PLL ポート

ピン名 I/O 説明

CLKIN1 入力 通常のクロ ッ ク入力です。

CLKIN2 入力 セカンダ リ クロ ッ ク入力で、 動作中に PLL リ ファレンス ク ロ ッ クを切り替えます。

CLKFBIN 入力 フ ィードバッ ク クロ ッ ク入力です。

CLKINSEL 入力 入力マルチプレク サのステート を制御し、 High = CLKIN1、 Low = CLKIN2 と なり ます。

RST 入力

PLL の非同期リセッ ト信号です。 この信号がリ リースされる と、 PLL は同期して再び有

効になり ます (PLL のリ イネーブル)。入力クロ ッ クの条件 (周波数など) が変動する場合、

リセッ トが必要とな り ます。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 97UG190 (v4.5) 2009 年 1 月 9 日

一般的な使用法についてR

DADDR[4:0] 入力DADDR 入力バスは、 ダイナミ ッ ク リ コンフ ィギュレーシ ョ ンのアドレス入力です。

未使用の場合、 すべてのビッ ト を 0 にする必要があ り ます。

DI[15:0] 入力DI バスは、 ダイナミ ッ ク リ コンフ ィギュレーシ ョ ンのデータ入力です。 未使用の場合、

すべてのビッ ト を 0 にする必要があ り ます。

DWE 入力DI データの DADDR アドレスへの書き込みを制御するイネーブル信号です。 未使用の場

合、 Low に接続する必要があ り ます。

DEN 入力

ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン機能を使用するかを制御します。 ダイナミ ッ ク リ コンフ ィギュレーシ ョ ンを使用しない場合は、 この信号を Low に接続する必要があ り

ます。

DCLK 入力 ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン ポートのリ ファレンス クロ ッ クです。

REL 入力

リ リース ピンは PLL が PMCD モード時に使用されます。 PLL モードの場合は未接続に

するか、 Low に接続します。 このピンは、 レガシ PMCD モードを含む既存の Virtex-4 デザインを移植する際にのみ使用します。

CLKOUT[0:5](1) 出力

VCO 位相調整出力 (ユーザー制御可) から 1 (バイパス) ～ 128 分周されたユーザー コン

フ ィギュレーシ ョ ン クロ ッ ク出力 (0 ～ 5) です。入力クロ ッ ク と出力クロ ッ クの位相は一

致します。

CLKFBOUT 出力 専用 PLL フ ィードバッ ク出力

CLKOUTDCM[0:5](1) 出力PLL と同じ CMT にある DCM に接続可能なユーザー コンフ ィギュレーシ ョ ン クロ ッ ク (0 ～ 5) です。

CLKFBDCM 出力

PLL が DCM を駆動する場合に遅延の補正に使用される PLL フ ィードバッ ク出力です。

CLKFBOUT ピンをこの目的で使用する と、 ソフ ト ウェアで自動的に適切なポートに

マップされます。

LOCKED 出力

PLL が、 あらかじめ指定された PPM 範囲に一致する周波数と指定されたウ ィンド ウ内の

位相調整を完了したこ とを示す PLL の同期出力です。 電源投入後、 PLL は自動的にロッ

ク し、 追加のリセッ トは不要です。 入力クロ ッ クが停止するか、 位相調整に違反があっ

た場合 (入力クロ ッ ク位相シフ ト など)、 LOCKED がディアサート されます。 PLL は LOCKED のディアサート後、 リセッ ト される必要があ り ます。

DO[15:0] 出力ダイナミ ッ ク リ コンフ ィギュレーシ ョ ンを使用中に、 PLL のデータ出力が送信されるダ

イナミ ッ ク リ コンフ ィギュレーシ ョ ン出力バスです。

DRDY 出力 DCM のダイナミ ッ ク リ コンフィ ギュレーショ ン機能の DEN 信号に対する応答信号です。

メモ :

1. CLKOUTN および CLKOUTDCMN は同じ出力カウンタを使用しており、 個別に動作させるこ とはできません。

表 3-3 : PLL ポート (続き)

ピン名 I/O 説明

98 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 3 章 : 位相ロック ループ (PLL)R

PLL 属性

表 3-4 : PLL 属性

属性 タイプ 指定できる値 デフォルト 説明

COMPENSATION 文字列 SYSTEM_SYNCHRONOUSSOURCE_SYNCHRONOUS

SYSTEM_SYNCHRONOUS

入力ク ロ ッ クに対する PLL の位相補正

を指定します。 SYSTEM_SYNCHRONOUS では、

ホールド タイムが 0 になるよ う 、 すべ

てのク ロ ッ ク遅延を補正しよ う と しま

す。 SOURCE_SYNCHRONOUS では、

ク ロ ッ クがデータ と共に送信されるた

め、 データはクロ ッ クに対して位相調

整されています。

追加の属性は、 ISE ソフ ト ウェアで自動

的に選択されます。INTERNALEXTERNALDCM2PLLPLL2DCM

BANDWIDTH 文字列 HIGHLOW

OPTIMIZED

OPTIMIZED PLL のジッ タ、 位相マージン、 その他

の特性に影響を与える PLL のプログラ

ミ ング アルゴ リズムを指定します。

CLKOUT[0:5]_DIVIDE 整数 1 ～ 128 1 異なる周波数を使用したい場合に、 関

連した CLKOUT ク ロ ッ ク出力の分周

量を指定します。 この数値は、

FBCLKOUT_MULT および DIVCLK_DIVIDE 値の組み合わせで、

出力周波数を決定します。

CLKOUT[0:5]_PHASE 実数 0.0 ～ 360.0 0.0 関連する CLKOUT ク ロ ッ ク出力の出

力位相関係を度数で指定できます (90 は 90°または 1/4 サイ クル位相オフ

セッ ト を示し、 180 は 180°オフセッ ト

または 1/2 サイ クル位相オフセッ ト を

示します)。

CLKOUT[0:5]_DUTY_CYCLE

実数 0.01 ～ 0.99 0.50 関連する CLKOUT ク ロ ッ ク出力の

デューティ サイ クルをパーセンテージ

で指定します (0.50 とする と 50% のデューティ サイ クルにな り ます)。

CLKFBOUT_MULT 整数 1 ～ 64 1 異なる周波数を使用したい場合に、 す

べての CLKOUT ク ロ ッ ク出力の逓倍

量を指定します。 この数値は、関連する CLKOUT#_DIVIDE 値との組み合わせ

で、 出力周波数を決定します。

DIVCLK_DIVIDE 整数 1 ～ 52 1 すべての出力クロ ッ クの、 入力ク ロ ッ

クに対する分周率を指定します。

CLKFBOUT_PHASE 実数 0.0 ～ 360.0 0.0 ク ロ ッ ク フ ィードバッ ク出力の位相オ

フセッ ト を度数で指定します。 フ ィード

バッ ク ク ロ ッ クをシフ トする こ とによ

り、 すべての出力ク ロ ッ クは PLL に対

して負の方向に位相シフ ト します。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 99UG190 (v4.5) 2009 年 1 月 9 日

一般的な使用法についてR

PLL CLKIN1 および CLKIN2 の使用

CLKIN1 は PLL への汎用入力です。 CLKIN2 ピンは、 動作中に、 CLKIN1 と CLKIN2 間を

CLKINSEL ピンで選択されたよ うに切り替えるために使用します。 CLKIN1 と CLKIN2 を共に使

用し、 PLL 入力クロ ッ クはグローバル クロ ッ ク ピンで駆動される場合、 これら 2 つのクロ ッ ク信

号ピンの配置にはいくつかの制約があ り ます。 CLKIN1 のソースは IBUFG[4-0] を通る信号のみ、

CLKIN2 のソースは IBUFG[9-5] を通る信号のみとな り ます。 さ らに、CLKIN2 は、CLKIN1 の値

によって決定される特定の位置にマップする必要があ り ます。 これらのピンに対する制約につい

て、 次に説明します。

CLKIN1 が IBUFG [x] に接続されている場合、CLKIN2 には同じタイプの IBUFG [y] を使用する

必要があ り ます。 表 3-5 に、 標準的なクロ ッ ク ピンのペアを示します。

グローバル ク ロ ッ ク ツ リー (BUFG) で PLL 入力クロ ッ クを駆動する場合、 2 つのクロ ッ ク入力は

同一ク ロ ッ ク入力タイプに接続する必要があ り ます。 PLL ク ロ ッ ク入力の一方を IBUFG で駆動

し、 も う一方を BUFG で駆動するこ とはできません。

REF_JITTER 実数 0.000 ～ 0.999 0.100 PLL のパフォーマンスを一層 適化す

るよ う、 リ ファレンス ク ロ ッ ク上の

ジッ タ期待値を指定できます。 不明の場

合は、 入力クロ ッ クのパフォーマンス

が 適となるよ うにバンド幅を設定す

る OPTIMIZED 属性が選択されます。 値がわかる場合は、 入力クロ ッ ク上の

ジッ タ期待値を UI パーセンテージ (大 Peak to Peak 値) で指定する必要があ

り ます。

CLKIN1_PERIOD 実数 1.408 ～ 52.630 0.000 PLL CLKIN1 入力に対する入力周期を ns で指定します。 ps 単位まで細かく指

定可能です。 この値は必須であ り、 必ず

指定する必要があ り ます。

CLKIN2_PERIOD 実数 1.408 ～ 52.630 0.000 PLL CLKIN2 入力に対する入力周期を ns で指定します。 ps 単位まで細かく指

定可能です。 この値は必須であ り、 必ず

指定する必要があ り ます。

RESET_ON_LOSS_OF_LOCK

文字列 FALSE FALSE FALSE に指定してください。 シ リ コ

ンではサポート されていません。

表 3-4 : PLL 属性 (続き)

属性 タイプ 指定できる値 デフォルト 説明

表 3-5 : マッピング位置

CLKIN1 CLKIN2

[0] [5]

[1] [6]

[2] [7]

[3] [8]

[4] [9]

100 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 3 章 : 位相ロック ループ (PLL)R

次の表に、 CLKIN1 および CLKIN2 に対する Virtex-5 グローバル ク ロ ッ ク IBUFG ピンのマップ

を示します。 Virtex-5 デバイスの上半分にある PLL は、 バンク 3 にあるグローバル クロ ッ ク ピン

で駆動され、 表 3-6 に記載のよ う なペアとなり ます。

Virtex-5 FPGA デバイスの下半分にある PLL は、バンク 4 にあるグローバル クロ ッ ク ピンで駆動

され、 表 3-7 に記載のよ う なペアとなり ます。

ピンのペア リ ングについては、 次のこ とにも注意してください。

• ピン名には、 _CC、 _VRN、 _VRP、 または _VREF などのよ うに複数の機能に対応する記載は

含まれていません。

• P 側のピンのみを示しています。 差動クロ ッ ク接続には、 同等の N 側のピンを使用します。

FPGA 内部では、 差動ピン ペアの P 側のみが CMT に接続可能です。

• 実際のピン番号は、 『Virtex-5 パッケージおよびピン配置の仕様』 を参照して ください。

PLL クロック入力信号

PLL ク ロ ッ クには、 次を含むいくつかのソースがあ り ます。

• IBUFG - グローバル クロ ッ ク入力バッファ、 PLL はこのパスの遅延を補正します。

• BUFGCTRL - 内部グローバル ク ロ ッ ク バッファ、 PLL はこのパスの遅延を補正しません。

• IBUF - PLL ではローカル配線の遅延を補正できないため、 このバッファの使用は推奨しませ

ん。 IBUF クロ ッ ク入力は、 PLL に接続前に BUFG に配線する必要があ り ます。

• DCMOUT - PLL に接続されるすべての DCM 出力がこのパスの遅延を補正します。

表 3-6 : デバイス上半分にある PLL でのペア

CLKIN1 CLKIN2

IO_L9P_GC_3 IO_L4P_GC_3

IO_L8P_GC_3 IO_L3P_GC_3

IO_L7P_GC_3 IO_L2P_GC_3

IO_L6P_GC_3 IO_L1P_GC_3

IO_L5P_GC_3 IO_L0P_GC_3

表 3-7 : デバイス下半分にある PLL でのペア

CLKIN1 CLKIN2

IO_L9P_GC_4 IO_L4P_GC_4

IO_L8P_GC_4 IO_L3P_GC_4

IO_L7P_GC_4 IO_L2P_GC_4

IO_L6P_GC_4 IO_L1P_GC_4

IO_L5P_GC_4 IO_L0P_GC_4

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 101UG190 (v4.5) 2009 年 1 月 9 日

一般的な使用法についてR

カウンタ制御

PLL の出力カウンタは、 DIVIDE、 DUTY_CYCLE、 および PHASE の組み合わせを使用し、 広範

の合成クロ ッ クを提供します。 図 3-6 に、 カウンタ設定とその出力の関係を示します。

初の波形は、 PLL モードでの VCO からの出力のいずれかです。

図 3-6 : 出力カウンタでのクロック合成の例

Counter Clock Input(VCO)

DIVIDE = 2DUTY_CYCLE = 0.5

PHASE = 0

DIVIDE = 2DUTY_CYCLE = 0.5

PHASE = 180

DIVIDE = 2DUTY_CYCLE = 0.75

PHASE = 180

DIVIDE = 1DUTY_CYCLE = 0.5

PHASE = 0

DIVIDE = 1DUTY_CYCLE = 0.5

PHASE = 360

DIVIDE = 3DUTY_CYCLE = 0.33

PHASE = 0

DIVIDE = 3DUTY_CYCLE = 0.5

PHASE = 0

UG190_3_06_041406

102 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 3 章 : 位相ロック ループ (PLL)R

クロック シフ ト

PLL 出力クロ ッ クは、 リ ファレンスまたはフ ィードバッ ク パスのいずれかに、8 つの位相から 1 つを選択するこ とによって遅延を挿入し、 シフ トできます。 次の図は、 PLL から出力される時点での

クロ ッ ク信号エッジへの影響を示します。 こ こでは、 シフ トがない場合に対して、 フ ィードバッ ク

パスに遅延を挿入した場合およびリ ファレンス パスに遅延を挿入した場合を示しています。

VCO および出力カウンタの波形についての詳細

図 3-8 に、8 つの VCO 位相出力および 4 つの異なるカウンタ出力を示します。 各 VCO 位相は、適

切なスタート アップ シーケンスで示されています。 位相関係およびスタート アップ シーケンスは、

適切な位相が維持されるよ う保証されています。 つま り、 0°位相の立ち上がりエッジは 45°位相

の立ち上がりエッジよ り前にあるこ とになり ます。 O0 カウンタは、 リ ファレンス ク ロ ッ ク と して、

位相タ ップが 0°の単純な 2 分周を実行するよ うプログラムされています。 O1 カウンタも単純な 2分周を実行するよ うプログラムされていますが、VCO からの 180°位相タップを使用します。 位相

シフ トの VCO 周期数は、1 周期よ り大きければ使用できます。このカウンタ設定を使用する と、 リ

ファレンス ク ロ ッ クのエッジに揃えられてデータが送信される DDR インターフェイス用のクロ ッ

クが生成できます。 さ らに、 O2 カウンタは、 3 分周を実行するよ うプログラムされ、 O3 出力は、

位相が 1 サイクル遅れるよ う設定されている点を除き、O2 出力と同様にプログラムされています。

PLL が特定の位相関係を実現するよ う設定さている と きに入力周波数が変更される と、 この位相関

係も変わり ます。 これは VCO 周波数が変更されるため、ピコ秒単位の絶対位相も変わるためです。

PLL を使用した設計を行 う場合は、 この点を考慮して ください。 い くつかのク ロ ッ ク (CLK やCLK90 など) に対する特定の位相関係の維持が重要となるデザインでは、入力クロ ッ ク周波数にか

かわらず、 この関係は保持されます。

図 3-7 : 基本的な出力クロックのシフ ト

originalclock

added delay infeedback path

added delay inreference path

dT reference

dT feedback

ug190_03_07_032506

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 103UG190 (v4.5) 2009 年 1 月 9 日

リファレンス クロックの切り替えR

すべての 「O」 カウンタは同じ機能を持ち、 O0 で実行可能なこ とは O1 でも実行できます。 このた

め、 PLL 出力をグローバル ク ロ ッ ク ネッ ト ワーク接続する と、 出力を柔軟に使用できるよ うにな

り ます。 通常、このレベルの詳細設定は、PLL 属性および PLL Wizard での入力に従ってソフ ト ウェ

アと Wizard で適切に指定されるため、 設計者からは認識できません。

リファレンス クロックの切り替え

PLL のリ ファレンス クロ ッ クは、CLKINSEL ピンを使用して動作中に切り替えるこ とができます。

切り替えは非同期です。 クロ ッ ク信号が狭い間隔でパルスし、 PLL の動作にエラーを発生させる可

能性があるため、 CLKINSEL (CLKSRC) 信号を使用してク ロ ッ ク を選択している間は PLL をRESET に維持する必要があ り ます。 図 3-9 に、 マルチプレクサを使用した PLL ク ロ ッ クの切り替

えを示します。 CLKINSEL (CLKSRC) 信号は、マルチプレクサを直接制御します。 同期化ロジッ ク

はあ り ません。

図 3-8 : VCO 位相の選択

One Cycle Delay

CounterOutputs

VCO8 Phases

0°

45°

90°

135°

180°

225°

270°

315°

O0

O1

O2

O3

ug190_03_08_032506

図 3-9 : 入力クロックの切り替え

BUFGIBUFG

DCM

BUFGIBUFG

DCM

CLKIN1

CLKIN2

ug190_3_09_050906

CLKSRC

PLLCLKIN

104 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 3 章 : 位相ロック ループ (PLL)R

入力クロックまたはフ ィードバック クロックの欠如

入力クロ ッ クまたはフ ィードバッ ク ク ロ ッ クが失われる と、出力クロ ッ クが低周波数または高周波

数に駆動され、 すべての出力クロ ッ クの周波数が増加あるいは減少します。 周波数の増加または減

少によ り、 ク ロ ッ ク出力周波数は本来設定された値の 6 倍まで変動する可能性があ り ます。

PLL の使用モデル

PLL 使用する場合の設計には、 いくつかの方法があ り ます。 ISE ソフ ト ウェアの PLL Wizard は、

多様な PLL パラ メータ生成をサポート します。 また、 PLL をコンポーネン ト と して手動でインス

タンシエートするこ と もできます。 PLL は IP コアとのマージも可能で、 この場合はコアが PLL を含み、 管理します。

クロック ネッ トワーク スキュー調整

PLL の使用方法の 1 つがク ロ ッ ク ネッ ト ワークのスキュー調整です。 図 3-10 に、 このモードの

PLL を示します。 O カウンタの 1 つからのクロ ッ ク出力を使用し、 ファブ リ ッ ク内部のロジッ クお

よび I/O の両方またはいずれかを駆動します。 フ ィードバッ ク カウンタは、 入力クロ ッ ク と出力ク

ロ ッ ク間の厳密な位相関係 (90°位相シフ ト させるなど) の制御に使用されます。 入力クロ ッ ク と出

力クロ ッ ク間の位相調整が必要な場合における関連クロ ッ クの波形を図の右側に示します。 これが

も柔軟性のあるコンフ ィギュレーシ ョ ンですが、2 つのグローバル クロ ッ ク ネッ ト ワークが必要

となり ます (図 3-10)。

フ ィードバッ クのインプ リ メン トにはいくつかの制約があ り ます。 CLKFBOUT 出力は、 フ ィード

バッ ク ク ロ ッ ク信号と しても使用できます。 基本的な制約と して 2 つ PFD に対する入力の周波数

は同一でなければなり ません。 したがって、 次の関係を満たす必要があ り ます。

式 3-8

たとえば、 ƒIN = 166MHz、 D = 1、 M = 3、 および O = 1 の場合、 VCO と ク ロ ッ ク出力周波数は共

に 498MHz とな り ます。 フ ィードバッ ク パスの M 値は 3 であるため、 PFD での 2 つの入力周波

数は 166MHz です。

入力周波数 = 66.66MHz、 D = 2、 M = 15、 および O = 2 とい う さ らに複雑な場合を考えてみます。

この場合の VCO 周波数は 500MHz であ り、O 出力出力は 250MHz とな り ます。 したがって、PFD

図 3-10 : 2 つの BUFG を使用するクロック スキュー調整

CLKIN1

CLKFBIN

RST

CLKOUT0

CLKOUT1

CLKOUT2

CLKOUT3

CLKOUT4

CLKOUT5

CLKFBOUT

PLL

IBUFG

1 2 4 5

3

BUFG

BUFG

To Logic

6

UG190_3_10_032506

6

5

4

3

2

1

fIND------- fFB

fVCOM

-------------= =

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 105UG190 (v4.5) 2009 年 1 月 9 日

PLL の使用モデルR

でのフ ィードバッ ク周波数は 500/15 または 33.33MHz であ り、 PFD での入力周波数 66.66MHz/2に一致します。

内部フ ィードバックを使用した PLL

PLL を合成回路またはジッタ フ ィルタ と して使用し、 かつ PLL の入力クロ ッ ク と出力クロ ッ ク間

に位相関係が不要な場合、 PLL 内部でフ ィードバッ ク させる こ とができます。 フ ィードバッ ク クロ ッ クは、 コア電源が供給されているブロ ッ クを通過しないため、 この電源のノ イズの影響を受け

にく く、 PLL のパフォーマンスは向上します。 当然のこ とながら、 CLKIN 信号および BUFG のノ

イズはあ り ます (図 3-11)。

ゼロ遅延バッファ

PLL を使用するこ とによ り、ゼロ遅延バッファ ク ロ ッ クを生成するこ と もできます。 ゼロ遅延バッ

ファは、 1 つのクロ ッ ク信号が、 複数のデスティネーシ ョ ンに低スキューで接続されているアプ リ

ケーシ ョ ンで有用です。 このコンフ ィギュレーシ ョ ンを図 3-12 に示します。 こ こでは、チップ外か

らフ ィードバッ ク信号が入力され、 ボード ト レース フ ィードバッ クが外部コンポーネン トへの ト

レース と一致するよ う設計されています。 このコンフ ィギュレーシ ョ ンでは、 ク ロ ッ ク エッジは

FPGA の入力および外部コンポーネン トの入力で揃う こ とを想定しています。 フ ィードバッ ク パス

で許容される 大遅延に制限があ り ます。

図 3-11 : 内部フ ィードバックのある PLL

CLKIN1

CLKFBIN

RST

CLKOUT0

CLKOUT1

CLKOUT2

CLKOUT3

CLKOUT4

CLKOUT5

CLKFBOUT

PLL

IBUFG BUFG

To Logic

UG190_3_11_040906

106 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 3 章 : 位相ロック ループ (PLL)R

図 3-12 : ゼロ遅延バッファ

CLKIN1

CLKFBIN

RST

CLKOUT0

CLKOUT1

CLKOUT2

CLKOUT3

CLKOUT4

CLKOUT5

CLKFBOUT

PLL

IBUFGInside FPGA

OBUF

ToExternalComponents

BUFG

BUFG

UG190_3_12_120108

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 107UG190 (v4.5) 2009 年 1 月 9 日

PLL の使用モデルR

外部コンポーネン トの入力キャパシタンス と FPGA のフ ィードバッ ク パスのキャパシタンス間に

負荷の差異があるため、 場合によっては、 正確な位相調整ができないこ とがあ り ます。 たとえば、

外部コンポーネン トの入力キャパシタンス値は 1pF ～ 4pF の範囲ですが、 FPGA の場合は約 8pFです。 信号の傾きの差、 基本的にはスキューが発生します。 タイ ミ ングを満たすにはこの影響を考

慮する必要があ り ます。

DCM で PLL を駆動

DCM には、 正確に位相調整したクロ ッ クを生成する という優れた機能があ り ますが、 リ ファレン

ス ク ロ ッ クのジッ タは削減できません。 PLL を使用する と、DCM のクロ ッ ク出力の 1 つから出力

ジッ タを削減できるよ うにな り ます。 このコンフ ィギュレーシ ョ ンを図 3-13 に示します。 PLL では位相がシフ ト しない (PLL で遅延は追加されない) よ うに構成されます。 ブロ ッ ク図の右側に関

連した波形を示します。 DCM で PLL を直接駆動する場合、 これらは同じ CMT 内になければなり

ません。 これは、 ローカルの専用配線上のノ イズが 小となるため、 推奨されるインプ リ メンテー

シ ョ ンです。 DCM から BUFG に接続した後、 PLL の CLKIN 入力に接続するこ と もできます。

図 3-13 : DCM で PLL を駆動

CLKIN

RST

IBUFG

1 2

3

4

5

6

BUFG

BUFG

To Logic, etc.

CLK0

CLK180

CLK270

CLK2X

CLK2X180

CLKDV

CLKFX

CLKFX180

CLK90

DCM

CLKFBIN

PLL

CLKIN1Matches

RST

CLKFBIN

CLKOUT0

CLKOUT2

CLKOUT3

CLKOUT4

CLKOUT5

CLKFBOUT

CLKOUT1

1

2

3

4

5

6

108 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 3 章 : 位相ロック ループ (PLL)R

PLL で DCM を駆動

ク ロ ッ ク ジッ タ削減の 2 つ目のオプシ ョ ン と して、 入力クロ ッ クが DCM を駆動する前に、 PLLを使用してそのジッ タを削減する という方法があ り ます。 これによ り、 すべての DCM 出力の出力

ジッタが改善されますが、DCM によって追加されたジッタはそのままク ロッ ク出力に渡されます。

PLL と DCM 間には専用リ ソースがあ り、遅延なしで動作するため、PLL と DCM は同一 CMT ブロ ッ クになければなり ません。 これらが別々の CMT にある場合の接続は、 BUFG を通る必要があ

り、 スキュー調整の妨げとなる可能性があ り ます。

リ ファレンス周波数が 1 つの PLL で生成できる場合、1 つの PLL で複数の DCM を駆動可能です。

た とえば、 33MHz リ フ ァ レンス ク ロ ッ クが PLL で駆動され、 デザインで 200MHz で動作する

DCM と 100MHz で動作する DCM を使用する場合、VCO は 600MHz (M1 = 18) で動作できます。

VCO 周波数を 3 分周して 200MHz のクロ ッ クを生成し、 別のカウンタは 6 分周して 100MHz クロ ッ クを生成できます。 図 3-14 の例では、 1 つの PLL で両方の DCM を駆動できます。

図 3-14 : PLL で DCM を駆動

CLKIN

RST

IBUFG

1 2

3

To Logic, etc.

To Logic, etc.

CLK0

CLK190

CLK270

CLK2X

CLK2X190

CLKDV

CLKFX

CLKFX180

CLK90

DCM

CLKFBIN

PLL

ug190_3_14_092107

BUFG

CLKIN1

Matches

RST

CLKFBIN

CLKOUT0

CLKOUT2

CLKOUT3

CLKOUT4

CLKOUT5

CLKFBOUT

CLKOUT1

1

2

3

4

5

6

45

6

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 109UG190 (v4.5) 2009 年 1 月 9 日

アプリケーシ ョ ン ガイ ドラインR

PLL 同士の接続

PLL をカスケード接続するこ とによって、 よ り広範のクロ ッ ク周波数を生成できます。 周波数範囲

に対する制限は、 同様に維持されます。 式 3-9 に、 終的な周波数と 2 つの PLL の入力周波数お

よびカウンタ設定の関係を示します (図 3-15)。 2 つ目の PLL の出力ク ロ ッ ク と入力クロ ッ クの位

相関係は定義されていません。 PLL をカスケード接続するには、 初の PLL の出力を BUFG を通

して次の PLL のCLKIN ピンに接続します。 このパスが も低いデバイス ジッタを提供します。

式 3-9

アプリケーシ ョ ン ガイド ライン

こ こでは、 DCM と PLL のどちらを使用するかの選択について簡潔に説明します。

Virtex-5 FPGA の PLLでは、 大 6 個の独立した出力が使用できます。 複数の異なる出力を使用す

るデザインでは PLL を使用して ください。 次にこのよ う なデザインの一例を示しますが、 PLL はこのタイプのアプリ ケーシ ョ ンに理想的なソ リ ューシ ョ ンとな り ます。 これは、 DCM の出力が固

定数で、 リ ファレンス ク ロ ッ クに基づいて定義済みであるのに対して、 PLL はコンフ ィギュレー

シ ョ ン可能な出力が広い範囲に渡って生成できるためです。 ファ イン位相シフ トやダイナミ ッ ク可

変位相シフ トが必要なアプリケーシ ョ ンでは、 DCM がよ り適したソ リ ューシ ョ ンとな り ます。

図 3-15 : 2 つの PLL のカスケード接続

fOUTPLL2 fOUTPLL1

MPLL2

DPLL2 OPLL2×------------------------------------------ fIN

MPLL1

DPLL1 OPLL1×------------------------------------------

MPLL2

DPLL2 OPLL2×------------------------------------------×= =

CLKIN1

CLKFBIN

RST

CLKOUT0

CLKOUT1

CLKOUT2

CLKOUT3

CLKOUT4

CLKOUT5

CLKFBOUT

CLKIN1

CLKFBIN

RST

PLLPLL

CLKOUT0 To Logic

IBUFG BUFG BUFG

CLKOUT1

CLKOUT2

CLKOUT3

CLKOUT4

CLKOUT5

CLKFBOUT

ug190_3_16_032506

110 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 3 章 : 位相ロック ループ (PLL)R

PLL アプリケーシ ョ ン例

次の PLL 属性設定によ り、 広い周波数範囲の合成クロ ッ クが生成されます。

CLKOUT0_PHASE = 0;CLKOUT0_DUTY_CYCLE = 0.5;CLKOUT0_DIVIDE = 2;CLKOUT1_PHASE = 90;CLKOUT1_DUTY_CYCLE = 0.5;CLKOUT1_DIVIDE = 2;CLKOUT2_PHASE = 0;CLKOUT2_DUTY_CYCLE = 0.25;CLKOUT2_DIVIDE = 4;CLKOUT3_PHASE = 90;CLKOUT3_DUTY_CYCLE = 0.5;CLKOUT3_DIVIDE = 8;CLKOUT4_PHASE = 0;CLKOUT4_DUTY_CYCLE = 0.5;CLKOUT4_DIVIDE = 8;CLKOUT5_PHASE = 135;CLKOUT5_DUTY_CYCLE = 0.5;CLKOUT5_DIVIDE = 8;CLKFBOUT_PHASE = 0;CLKFBOUT_MULT = 8;DIVCLK_DIVIDE = 1;CLKIN1_PERIOD = 10.0;

図 3-16 に波形を示します。

図 3-16 : アプリケーシ ョ ン例の波形

REFCLK

VCOCLK

CLKOUT0

CLKOUT1

CLKOUT2

CLKOUT3

CLKOUT4

CLKOUT5

UG190_3_19_032506

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 111UG190 (v4.5) 2009 年 1 月 9 日

Virtex-4 FPGA の PMCD レガシ モードでの PLLR

Virtex-4 FPGA の PMCD レガシ モードでの PLLVirtex-5 デバイスには、PMCD (位相一致クロ ッ ク分周器) はあ り ませんが、Virtex-5 FPGA の PLLは Virtex-4 FPGA の PMCD の動作モードをサポート します。 Virtex-5 FPGA の PLL が本来備え持

つ高度な機能を活用するため、 ザイ リ ンクスでは PLL を直接インプ リ メ ン ト して Virtex-4 FPGAの PMCD を再設計する こ と を推奨しています。 Virtex-5 FPGA の PLL および Virtex-4 FPGA のPMCD レガシ モードの Virtex-4 FPGA の PMCD ブロ ッ ク間では、 Virtex-5 FPGA のインプ リ メ

ンテーシ ョ ンでサポート されるク ロ ッ ク入力が 2 つのみである点が異なり ます。 Virtex-4 FPGA のインプ リ メンテーシ ョ ンでは、 大 4 つのクロ ッ ク入力が使用可能です。 4 つのクロ ッ ク入力が必

要な場合は、 2 つの PLL を PMCD モードにできます。 ただし、 遅延一致機能は必ずしも 適とは

なり ません。

図 3-17 に、 PLL を使用してインプ リ メン ト された Virtex-4 FPGA の PMCD プリ ミ ティブを示し

ます。 PMCD と して使用されている場合には PLL と しては使用できません。 Virtex-5 FPGA のPMCD 内でデザインをする場合は、 Virtex-4 FPGA の PMCD プリ ミ ティブをインスタンシエート

して ください。 ISE ソフ ト ウェアで Virtex-4 FPGA の PMCD プ リ ミ テ ィブが Virtex-5 FPGA のPLL にマップされます。

表 3-8 に、PMCD レガシ モードでの Virtex-5 FPGA の PLL および Virtex-4 FPGA の PMCD ポー

ト名のポート マッピングを示します。

図 3-17 : PMCD レガシ モードで PLL を使用してインプリ メン ト された PMCD プリ ミテ ィブ

表 3-8 : ポート名のマッピング

Virtex-4 ポート名 Virtex-5 ポート名

CLKA CLKIN

CLKB CLKFBIN

CLKC なし

CLKD なし

CLKA1 CLKOUT3

CLKA1D2 CLKOUT2

CLKFBOUT

CLKIN

CLKFBIN

O0

O1

O2

ug190_3_16_022

O3

To BUFG

112 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 3 章 : 位相ロック ループ (PLL)R

表 3-9 に Virtex-4 PMCD レガシ モードの PLL 属性を示します。

表 3-10 に、 Virtex-4 FPGA の PMCD レガシ モードでの PLL ポート を示します。

CLKA1D4 CLKOUT1

CLKA1D8 CLKOUT0

CLKB1 CLKFBOUT

CLKC1 なし

CLKD1 なし

RST RST

REL REL

表 3-8 : ポート名のマッピング (続き)

Virtex-4 ポート名 Virtex-5 ポート名

表 3-9 : Virtex-4 FPGA の PMCD レガシ モードでの PLL 属性

属性 タイプ 指定できる値 デフォルト 説明

PLL_PMCD_MODE 論理値 TRUE、 FALSE FALSE PLL を PMCD と して使用可能にする

EN_REL 論理値 TRUE、 FALSE FALSEPMCD モード (PLL_PMCD_MODE = TRUE) のと き、 REL 入力ピンがアサート された場合に分周

クロッ ク CLKA 出力のリ リ ースを指定

RST_DEASSERT_CLK 文字列CLKACLKB

CLKA PMCD モード (PLL_PMCD_MODE = TRUE) のと き、 RST のリ リ ースに同期するク ロッ クを指定

表 3-10 : Virtex-4 PMCD レガシ モードでの PLL ポート

ポート名 I/O ピン記述

CLKFB 入力 Virtex-4 FPGA の PMCD レガシ モードでの PMCD への CLKB 入力クロ ッ ク

CLKIN 入力 Virtex-4 FPGA の PMCD レガシ モードでの PMCD への CLKA 入力クロ ッ ク

RST 入力

レガシ モードの Virtex-4 FPGA の PMCD へのリセッ ト入力。 RST 信号が非同期でアサー

ト される と、 出力がすべて Low になり ます。 RST 信号がディアサート される と、 入力ク

ロ ッ クに同期してすべての出力がト グルを開始します。

REL 入力レガシ モードの Virtex-4 FPGA の PMCD へのリ リース入力。 REL 信号がアサート される

と、 CLKA に同期する分周出力クロッ クが ト グルを開始します。

CLKOUT0 出力 Virtex-4 FPGA の PMCD レガシ モードでの CLKB1

CLKOUT1 出力 Virtex-4 FPGA の PMCD レガシ モードでの CLKA1

CLKOUT2 出力 Virtex-4 FPGA の PMCD レガシ モードでの CLKA1D2

CLKOUT3 出力 Virtex-4 FPGA の PMCD レガシ モードでの CLKA1D4

CLKOUT4 出力 Virtex-4 FPGA の PMCD レガシ モードでの CLKA1D8

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 113UG190 (v4.5) 2009 年 1 月 9 日

R

第 4 章

ブロック RAM

ブロック RAM の概要

Virtex-5 FPGA のブロ ッ ク RAM は、 大 36K ビッ トのデータを格納でき、 2 つの独立した 18KbRAM または 1 つの 36Kb RAM と して構成可能です。 36Kb ブロッ ク RAM はそれぞれ、 64K x 1(隣接している 36Kb ブロ ッ ク RAM と カスケード接続)、 32K x 1、 16K x 2、 8K x 4、 4K x 9、2K x 18、 または 1K x 36 メモ リ と して構成できます。 また、 各 18Kb ブロ ッ ク RAM は 16K x 1、8K x 2 、 4K x 4、 2K x 9、 または 1K x 18 メモ リ と して構成できます。

Virtex-4 FPGA のブロ ッ ク RAM と同様に、 書き込みと読み出しがクロ ッ クに同期して行われ、 2つのポートは対称でそれぞれ完全に独立しており、 保存されたデータのみを共有します。 各ポート

は、 設定可能な幅のいずれかに指定でき、 も う一方のポート からは独立しています。 さ らに、 1 つのポー ト の読み出しポー ト と書き込みポー ト には別々の幅を設定可能です。 メモ リ内容は、 コン

フ ィギュレーシ ョ ン ビッ ト ス ト リームで初期化またはク リ アできます。 書き込み処理中、 データ出

力をそのまま維持するか、書き込まれている新規データを出力するか、上書きされている以前のデー

タを出力するかを指定できます。

Virtex-5 FPGA ブロ ッ ク RAM には、 次のよ う な拡張機能があ り ます。

• ブロ ッ クごとのメモ リ格納機能が改善しています。 各ブロッ ク RAM で 大 36K ビッ トの

データを保存可能です。

• 2 つの独立した 18K ブロ ッ クまたは 1 つの 36K ブロ ッ ク RAM をサポート します。

• 各 36K ブロ ッ ク RAM をシンプル デュアル ポート モードに設定する場合、 大 72 ビッ トの

データ幅が可能で、 18K ブロ ッ ク RAM をこのモードに設定する場合は 大 36 ビッ ト までの

データ幅が可能です。 こ こで、 シンプル デュアル ポート モード とは、 読み出し専用ポート と

書き込み専用ポートが 1 つずつあ り、 それぞれが独立したクロ ッ クで動作しているものと定義

します。

• 2 つの隣接したブロ ッ ク RAM を組み合わせるこ とで、 外部ロジッ クを使用せずに 1 つの

64K x 1 メモ リ を作成できます。

• 36Kb ブロ ッ ク RAM または 36Kb FIFO は 64 ビッ トの ECC (Error Correction Coding) ブロ ッ クを備えています。 エンコード /デコード機能が別々に使用可能です。

• 初期値に対する、出力の同期セッ ト / リセッ トは、ブロ ッ ク RAM 出力のラ ッチおよびレジスタ

モードの両方で使用できます。

• ブロ ッ ク RAM を同期 FIFO と して構成する と、 フラグのレイテンシは安定します。

• Virtex-5 FIFO には FULL フラグのアサート レイテンシがあ り ません。

114 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

Virtex-5 FPGA ブロ ッ ク RAM 機能は次のとおりです。

• 18、 36、 または 72 ビッ ト幅のポートには、 バイ ト ごとに個別のライ ト イネーブルを含めるこ

とができます。 これは、 オンチップのマイ ク ロプロセッサと インターフェイスする際に頻繁に

使用される機能です。

• 各ブロッ ク RAM には、 オプシ ョ ンのアドレス シーケンスおよびビルト イン マルチレート

FIFO メモ リ と して動作する制御回路が含まれています。 Virtex-5 アーキテクチャの場合、 ブ

ロ ッ ク RAM は 18Kb または 36Kb FIFOと して構成できます。

• すべての入力はポート ク ロ ッ クに同期して取り込まれ、Setup-to-Clock タイ ミ ング仕様に従い

ます。

• すべての出力は、 書き込みイネーブル (WE) ピンの状態によって、 読み出しまたは書き込み中

に読み出しになり ます。 これらの出力は、 Clock-to-Out タイム後に有効になり ます。 書き込み

中に読み出しの出力には、 WRITE_FIRST、 READ_FIRST、 NO_CHANGE とい う 3 つの動

作モードがあ り ます。

• 書き込みは、 ク ロ ッ ク エッジに同期して行われます。

• 読み出しは、 ク ロ ッ ク エッジに同期して行われます。

• すべての出力ポートにはラ ッチが付いています。 また、 別の読み出し /書き込みを実行するまで

は、 出力ポートの値は一定です。 デフォルトでは、 ブロ ッ ク RAM 出力はラ ッチ モードです。

• 出力データ パスにはオプシ ョ ンの内部パイプライン レジスタがあ り ます。 レジスタ モードの

使用を強く推奨します。 これによ り、 高クロ ッ ク レートでの動作が可能になり ますが、 ク ロ ッ

ク サイクル レイテンシが 1 つ追加されます。

Virtex-5 FPGA ブロ ッ ク RAM の使用規則は次のとおりです。

• ECC デコーダの有効時 ( EN_ECC_READ = TRUE)、 同期セッ ト / リセッ ト (SSR) ポートは使

用できません。

• ブロ ッ ク RAM のアドレスおよび書き込みイネーブル ピンのセッ ト アップ タイムは必ず満た

すよ うにして ください。 アド レスのセッ ト アップ タ イムが満たされていないと (書き込みイ

ネーブルが Low の場合でも )、 ブロ ッ ク RAM のデータ内容が破損します。

• ブロ ッ ク RAM レジスタ モード SSR は、 出力 DO レジスタ値を リセッ トするため、

REGCE = 1 とする必要があ り ます。 ブロ ッ ク RAM アレイ データ出力ラ ッチは、 このモード

ではリセッ ト されません。ブロ ッ ク RAM ラ ッチ モード SSR では、出力 DO ラ ッチ値のリセッ

トにブロ ッ ク RAM イネーブルを EN = 1 とする必要があ り ます。

• RAMB18SDP (x36 18k ブロッ ク RAM) および RAMB36SDP (x72 36k ブロッ ク RAM) は、 シ

ンプルなデュアル ポート プリ ミ ティ ブですが、 真のデュアル ポート プリ ミ ティ ブ (RAMB18および RAMB36) は読み出し専用ポート および書き込み専用ポート を持つよう に構成して使用

でき ま す。 たと えば、 RAMB18 の READ_WIDTH_A = 18、 WRITE_WIDTH_B = 9、 かつ

WEA = 0、 WEB = 1 とする と、 真のデュアル ポートから、 ポート幅の小さいシンプルなデュ

アル ポー ト ブロ ッ ク RAM が構築でき ます。 同様に、 真のデュ アル ポー ト

(RAMB18/RAMB36) またはシンプルなデュ アル ポー ト ブロ ッ ク RAM プ リ ミ テ ィ ブ

(RAMB18SDP/RAMB36SDP) のいずれかから ROM ファンクシ ョ ンが構築可能です。

• 特定のブロ ッ ク RAM プリ ミ ティブを使用する と、 読み出しおよび書き込みポートに異なる幅

が選択可能です。 パリティ ビッ トはポート幅が x9、 x18、 および x36 の場合のみ利用可能で、

読み出し幅が x1、 x2、 または x4 のと きは使用しないでください。 読み出し幅が x1、 x2、 ま

たは x4 の場合、 有効な書き込み幅は x1、 x2、 x4、 x8、 x16、 x32 です。 同様に、 書き込み幅

が x1、 x2、 または x4 の場合、 プ リ ミ ティブの属性は 1、 2、 4、 9、 18、 あるいは 36 に設定さ

れますが、 実際に使用可能な読み出し幅はそれぞれ x1、 x2、 x4、 x8、 x16、 または x32 とな

り ます。 表 4-1 に、 ポート幅の組み合わせを示します。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 115UG190 (v4.5) 2009 年 1 月 9 日

ブロック RAM の説明R

ブロック RAM の説明

Virtex-5 デバイスには、 分散 RAM メモ リおよび高速 SelectIO™ メモ リ インターフェイスだけで

なく、 多数の 36Kb ブロッ ク RAM が備わっています。 各 36Kb ブロ ッ ク RAM には、 独立して制

御される 2 つの 18Kb RAM があ り ます。 ブロ ッ ク RAM は列に配置され、メモ リの総数は Virtex-5デバイスのサイズによって決ま り ます。 36Kb ブロ ッ クをカスケード接続する と、タイ ミ ング遅延を

小限に抑えて、 ビッ ト数と ワード数の多いメモ リ をインプ リ メン トできます。

デュアル ポート またはシングル ポートのエンベデッ ド RAM モジュール、ROM モジュール、同期

FIFO、 データ幅コンバータは、 Xilinx CORE Generator™ のブロ ッ ク メモ リ モジュールを使用す

る と容易にインプ リ メン トできます。 マルチレート FIFO は、 CORE Generator の FIFO Generatorモジュールを使用して作成できます。 同期または非同期 (マルチレート ) FIFO のインプ リ メンテー

シ ョ ンには、専用のハードウェア リ ソースが使用されるため、FIFO 制御ロジッ クに追加の CLB リソースを使用する必要はあ り ません。

同期デュアル ポートおよびシングル ポート RAM

データ フロー

36Kb の真のデュアル ポートブロ ッ ク RAM は、 36Kb の記憶領域と完全に独立した 2 つのアクセ

ス ポート (A および B) で構成されています。同様に、各 18Kb ブロ ッ ク RAM デュアル ポート メモ リは、18Kb の記憶領域と完全に独立した 2 つのアクセス ポート (A および B) で構成されていま

す。 構造は完全に対称で、両ポートは交換可能です。 図 4-1 にデュアル ポートのデータ フローを示

し、 表 4-2 にポート名とその説明を示します。

データの書き込み/読み出しは、どちらか 1 つのポート または両方のポートで実行できます。 書き込

みは、 クロ ッ クに同期して行われます。 各ポートには、アドレス、データ入力、データ出力、 ク ロ ッ

ク、 ク ロ ッ ク イネーブル、 ライ ト イネーブルが含まれます。 読み出しおよび書き込みは同期で実行

されます。 そのため、 1 つのクロ ッ ク エッジが必要です。

表 4-1 : パリテ ィ ビッ ト使用の組み合わせ

プリ ミティブ設定 有効な

読み出し幅

有効な

書き込み幅読み出し幅 書き込み幅

RAMB18 1、 2、 4 9、 18 設定幅と同一 8、 16

RAMB18 9、 18 1、 2、 4 8、 16 設定幅と同一

RAMB18 1、 2、 4 1、 2、 4 設定幅と同一 設定幅と同一

RAMB18 9、 18 9、 18 設定幅と同一 設定幅と同一

RAMB36 1、 2、 4 9、 18、 36 設定幅と同一 9、 18、 36

RAMB36 9、 18、 36 1、 2、 4 9、 18、 36 設定幅と同一

RAMB36 1、 2、 4 1、 2、 4 設定幅と同一 設定幅と同一

RAMB36 9、 18、 36 9、 18、 36 設定幅と同一 設定幅と同一

メモ :

1. 一方のポート幅が 9 よ り小さ く、 も う一方が 9 以上の場合、 パリ テ ィ ビッ ト DIP/DOP は使用しないでください。

116 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

両方のポートで同じアドレスにアクセスした際に、それの調整を行う専用モニタはあ り ません。 2 つのクロ ッ クのタイ ミ ングは、 ユーザーの責任で調整して ください。 同時に同一アドレスに書き込み

を行う こ とで、 物理的な破損はあ り ません。 ただし、 書き込まれたデータは不定です。

図 4-1 : 真のデュアル ポート データ フロー

表 4-2 : 真のデュアル ポートの名前と説明

ポート名 説明

DI[A|B] データ入力バス

DIP[A|B](1) データ入力パリティ バスで、 追加データ入力に使用可能

ADDR[A|B] アドレス バス

WE[A|B] バイ ト ラ イ ト イネーブル

EN[A|B] 非アクティブの場合、 ブロ ッ ク RAM にデータは書き込まれ

ず、 出力バスが以前の状態に保持される

SSR[A|B] ラ ッチ モードまたはレジスタ モードでの同期セッ ト /リセッ ト

CLK[A|B] ク ロ ッ ク入力

DO[A|B] データ出力バス

DOPA

DIPA

ADDRA

WEA

ENA

CASCADEOUTLATB

CASCADEINLATB

SSRA

CLKAREGCEA

REGCEB

DIPB

ADDRB

WEB

ENBSSRB

CLKB

36-Kbit Block RAM

ug0190_4_01_032106

DOPBDOB

DOA

DIA

DIB

36 KbMemory

Array

Port A

Port B

CASCADEOUTLATA

CASCADEINLATA

CASCADEOUTREGBCASCADEOUTREGA

CASCADEINREGBCASCADEINREGA

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 117UG190 (v4.5) 2009 年 1 月 9 日

同期デュアル ポートおよびシングル ポート RAMR

読み出し

ラ ッチ モードの読み出しは、クロ ッ ク エッジに同期して行われます。 読み出しアドレスが読み出し

ポートに取り込まれてから RAM アクセス時間の後に、 保存されたデータが出力ラ ッチに読み込ま

れます。 出力レジスタを使用してる場合の読み出しでは、追加のレイテンシ サイクルが 1 つ必要に

なり ます。

書き込み

書き込みは、 クロ ッ ク エッジに同期して行われます。 書き込みアドレスは書き込みポートに取り込

まれ、 入力データがメモ リに保存されます。

書き込みモード

書き込みク ロ ッ ク エッジ後の出力ラ ッチのデータは、 3 つの書き込みモード (WRITE_FIRST、READ_FIRST、 NO_CHANGE) のいずれを設定するかで決定されます。 このモードは、 コンフ ィ

ギュレーシ ョ ンで設定します。 各ポートに対して別々の書き込みモードを設定でき、 デフォルトは

WRITE_FIRST です。 WRITE_FIRST では新たなデータが書き込まれる と同時に、 その新規デー

タが出力バスに送信され、 READ_FIRST ではあらかじめ保存されているデータが出力されます。

NO_CHANGE では、 前回の読み出し処理の出力がそのまま送信されます。

単純なデュアル ポート ブロ ッ ク RAM の場合、 書き込みモードは常に READ_FIRST なので、 同

期モードで使用する場合にコ リジ ョ ンは発生しません。

DOP[A|B](1) データ出力パリティ バスで、 追加データ出力に使用可能

REGCE[A|B] 出力レジスタ イネーブル

CASCADEINLAT[A|B] オプシ ョ ンの出力レジスタが無効な場合、 64K x 1 モードでのカスケード入力

CASCADEOUTLAT[A|B] オプシ ョ ンの出力レジスタが無効な場合、 64K x 1 モードでのカスケード出力

CASCADEINREG[A|B] オプシ ョ ンの入力レジスタが有効な場合、 64K x 1 モードでのカスケード入力

CASCADEOUTREG[A|B] オプシ ョ ンの出力レジスタが有効な場合、 64K x 1 モードでのカスケード出力

メモ :

1. データ パリテ ィ ピンの詳細は、「データ入力バス - DI[A|B]<#:0> および DIP[A|B]<#:0>」 を参照して ください。

表 4-2 : 真のデュアル ポートの名前と説明 (続き)

ポート名 説明

118 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

WRITE_FIRST (ト ランスペアレン ト ) モード (デフォルト )

WRITE_FIRST モードでは、図 4-2 に示すよ うに、入力データを メモ リに書き込むと同時にデータ

出力に送信します ( ト ランスペアレン ト書き込み)。 こ こに示す波形は、 オプシ ョ ンの出力パイプラ

イン レジスタが未使用であるラ ッチ モードの場合です。

READ_FIRST (書き込み前に読み込み) モード

READ_FIRST モードでは、以前に書き込みアドレスに保存されたデータが出力ラ ッチに送信され、

それと同時に入力データがメモ リに保存されます (書き込み前に読み込み)。 図 4-3 に示す波形は、

オプシ ョ ンの出力パイプライン レジスタが未使用であるラ ッチ モードの場合です。

NO_CHANGE モード

NO_CHANGE モードでは、 書き込み中、 出力ラ ッチは変化しません。 図 4-4 に示すよ うに、 デー

タ出力には 後に読み込まれたデータがそのまま維持され、 同じポートでの書き込みに影響されま

せん。 こ こに示す波形は、オプシ ョ ンの出力パイプライン レジスタが未使用であるラ ッチ モードの

場合です。

図 4-2 : WRITE_FIRST モードでの波形

CLK

WE

DI

ADDR

DO

EN

Disabled Read

XXXX 1111 2222 XXXX

aa bb cc dd

0000 MEM(aa) 1111 2222 MEM(dd)

ReadWriteMEM(bb)=1111

WriteMEM(cc)=2222

ug190_4_03_032206

図 4-3 : READ_FIRST モードでの波形

CLK

WE

DI

ADDR

DO

EN

Disabled Read

XXXX 1111 2222 XXXX

aa bb cc dd

0000 MEM(aa) old MEM(bb) old MEM(cc) MEM(dd)

ReadWriteMEM(bb)=1111

WriteMEM(cc)=2222

ug190_4_04_032206

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 119UG190 (v4.5) 2009 年 1 月 9 日

同期デュアル ポートおよびシングル ポート RAMR

競合の回避

Virtex-5 ブロ ッ ク RAM メモ リは、 2 つのポー ト で任意のメモ リ位置に随時アクセスできる真の

デュアル ポート RAM です。 ただし、 2 つのポートから 1 つのメモ リ位置へアクセスする際には、

制約があ り ます。 このよ う なアクセスには、 両ポートで共通のクロ ッ クを使用している場合 (同期

クロ ッ ク ) と、 両ポートのクロ ッ ク周波数または位相が異なる場合 (非同期クロッ ク ) とい う 2 つの

異なる状況があ り ます。

非同期クロッ ク

非同期クロ ッ クは、 よ り一般的な状況で、 両クロ ッ クのアクティブ エッジは同時に発生しません。

• 両ポートで読み出しを実行する場合、 タイ ミ ング制約はあ り ません。

• 1 つのポートで書き込みを実行している場合、 同じ メモ リ位置に対して読み出しまたは書き込

みを実行しないでください。 これに反する と、シ ミ ュレーシ ョ ン モデルでエラーが発生します。

制約を無視する と、 読み出しまたは書き込み動作の結果が予測できな くな り ます。 ただし、 デ

バイスが物理的に破損するこ とはあ り ません。 読み出しおよび書き込みが実行される と、 書き

込みによ り、 書き込み位置に有効データが格納されます。

同期クロッ ク

同期ク ロッ クは、両ポート のク ロッ クのアク ティ ブ エッ ジが同時に発生すると いう 特殊な状況です。

• 両ポートで読み出しを実行する場合、 タイ ミ ング制約はあ り ません。

• 一方のポートで書き込みを実行する場合、 両ポートで書き込むデータが同一の場合を除き、 も

う一方のポートで同じ メモ リ位置に書き込みを実行してはいけません。

• 一方のポートで書き込みを実行する場合、 その書き込み動作は完了します。 も う一方のポート

では、 書き込みポートが READ_FIRST モードであれば、 同じ メモ リ位置から適正にデータを

読み出すこ とができます。 その場合、 両ポートの DATA_OUT は以前に保存されていたデータ

になり ます。

書き込みポートが WRITE_FIRST または NO_CHANGE モードになっている と きは、 読み出

しポートのデータ出力が無効になり ます。 読み出しポートのモード設定は、 この動作には影響

を与えません。

図 4-4 : NO_CHANGE モードでのタイ ミング

CLK

WE

DI

ADDR

DO

EN

Disable Read

XXXX 1111 2222 XXXX

aa bb cc dd

0000 MEM(aa) MEM(dd)

ReadWriteMEM(bb)=1111

WriteMEM(cc)=2222

ug190_4_05_032206

120 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

Virtex-5 デバイス ブロック RAM の追加機能

出力レジスタ (オプシ ョ ン)オプシ ョ ンの出力レジスタは、パイプライン処理で CLB フ リ ップフロップへの配線遅延を削除し、

デザインのパフォーマンスを向上します。 これらの出力レジスタには独立したクロ ッ ク と ク ロ ッ ク

イネーブル入力が供給されるため、 入力レジスタ とは別の値が保持されます。 図 4-5 にオプシ ョ ン

の出力レジスタを示します。

読み出しポート と書き込みポートの幅を個別に選択

各ブロッ ク RAM ポートでは、 データ幅とアドレス幅 (アスペク ト比) を制御できます。 Virtex-5 デバイスの真のデュアル ポート ブロ ッ ク RAM では、 この機能を拡張し、 各ポートでの読み出しお

よび書き込みに異なるデータ幅を設定できるよ うになっています。 たとえば、 ポート A が 36 ビッ

トの読み出し幅と 9 ビッ トの書き込み幅を持ち、 ポート B が 18 ビッ トの読み出し幅と 36 ビッ ト

の書き込み幅を持つよ う設定可能です。 詳細は、 129 ページの 「ブロ ッ ク RAM の属性」 を参照し

てください。

読み出しポート と書き込みポートの幅が異なっていて、WRITE_FIRST モードが設定されている場

合、 有効なすべての書き込みバイ ト に対して、 DO には有効な新規データが現れます。 有効となっ

ていないすべてのバイト 対しては、メ モリ に保存された以前のデータが DO ポート に出力されます。

読み出しポー ト と書き込みポー ト の幅を個別に設定できる こ とによ り、 ブロ ッ ク RAM に CAM(Content Addressable Memory) を効率的にインプリ メン トできます。 このオプシ ョ ンは、すべての

ポート サイズとモードの真のデュアル ポート RAM で使用可能です。

シンプル デュアル ポート ブロック RAM18Kb ブロ ッ クおよび 36Kb ブロ ッ クはそれぞれ、シンプル デュアル ポート RAM と して構成でき

ます。 このモードでは、 ポート幅が 2 倍にな り、 18Kb ブロ ッ ク RAM では 36 ビッ ト 、 36Kb ブロ ッ ク RAM では 72 ビッ ト とな り ます。 シンプル デュアル ポート モードのブロ ッ ク RAM は、

ポート A を読み出しポート、 ポート B を書き込みポート と し、 個別の読み出しおよび書き込み動

作を同時に実行できす。 読み出しおよび書き込みポー ト が同時に同じデータ位置にアクセスする

と、 真のデュアル ポート モードでのポート競合と同じよ うにアクセスの競合とみなされます。 シ

図 4-5 : ブロック RAM の論理図 (ポートは 1 つ)

Register

OptionalInverter

Latches Register

Address

DI

WEEN

CLK

WriteStrobe

ReadStrobe

QD QD

DO

Control Engine

Configurable OptionsUG190_4_06_040606

MemoryArray

(common toboth ports)

LatchEnable

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 121UG190 (v4.5) 2009 年 1 月 9 日

Virtex-5 デバイス ブロック RAM の追加機能R

ンプル デュアル ポート ブロ ッ ク RAM では、 コンフ ィギュレーシ ョ ン ポートからの リードバッ ク

はサポート されていません。 このモードでのデータ フローを図 4-6 に示します。

カスケード接続可能なブロック RAMVirtex-5 ブロ ッ ク RAM アーキテクチャでは、2 つの 32K x 1 RAM を組み合わせて 1 つの 64K x 1RAM を作成できます。 この際に、 ローカル インターコネク トや追加の CLB ロジッ クの使用は不

要です。 隣接する 2 つのブロ ッ ク RAM をカスケード接続する と、 64K x 1 ブロ ッ ク RAM を作成

図 4-6 : シンプル デュアル ポート モードでのデータ フロー

表 4-3 : シンプル デュアル ポート RAM のポート名および説明

ポート名 説明

DO データ出力バス

DOP データ出力パリティ バス

DI データ入力バス

DIP データ入力パリティ バス

RDADDR 読み出しデータ アドレス バス

RDCLK 読み出しデータ クロ ッ ク

RDEN 読み出しポート イネーブル

REGCE 出力レジスタ クロ ッ ク イネーブル

SSR 同期セッ ト / リセッ ト

WE バイ ト ラ イ ト イネーブル

WRADDR 書き込みデータ アドレス バス

WRCLK 書き込みデータ クロ ッ ク

WREN 書き込みポート イネーブル

36 Kb Memory Array

DOP

RDEN

RDADDR

RDCLK

REGCE

SSR

DIP

WEADDR

WE

WRCLK

WREN

DODI

ug190_4_02_041206

64

8

8

9

9

64

8

122 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

できます。 ただし、 ブロ ッ ク RAM を 2 つカスケード接続して、 ブロ ッ ク RAM のワード数を増や

すこ とができるのは、 64K x 1 モードのみです。 カスケード接続可能なブロ ッ ク RAM については、

「RAMB18 および RAMB36 プ リ ミ テ ィ ブの設計上の追加注意事項」 で詳し く説明しています。

ビッ ト数と ワード数の拡張については、大規模な RAM 構造の作成 を参照して ください。 図 4-7 に、

適切なポートでカスケード接続されたブロ ッ ク RAM を示します。

バイ ト ライ ト イネーブル機能

ブロ ッ ク RAM にはバイ ト ラ イ ト イネーブル機能があ り、 8 ビッ ト (1 バイ ト ) 単位で入力データ

を書き込むこ とができます。 RAMB36 の真のデュアル ポート RAM へのバイ ト ライ ト イネーブル

入力は 4 つあ り ます。 また、 シンプル デュアル ポート モード (RAMB36SDP) では、 8 つの独立し

たバイ ト ラ イ ト イネーブル入力があ り ます。 表 4-4 に、 36K および 18K ブロ ッ ク RAM のバイ ト

ライ ト イネーブル数を示します。 各バイ ト ライ ト イネーブルは、 入力データの 1 バイ ト と 1 パリ

ティ ビッ トに対応しています。 すべてのデータ幅のコンフ ィギュレーシ ョ ンで、すべてのバイ ト ライ ト イネーブル入力を駆動する必要があ り ます。 この機能は、ブロ ッ ク RAM を使用して マイク ロ

プロセッサと通信する場合に有用です。 バイ ト ラ イ ト イネーブル機能は、マルチレート FIFO また

は ECC モード では使用でき ません。 バイ ト ラ イ ト イネーブルの詳細は、 「RAMB18 および

RAMB36 プリ ミ ティブの設計上の追加注意事項」 を参照して ください。 図 4-8 に、 RAMB36 バイ

ト ラ イ ト イネーブルのタイ ミ ング図を示します。

図 4-7 : カスケード接続可能なブロック RAM

D0Not Used

DI DI

CASCADEINConnect to logic High or Low

CASCADEOUT(No Connect)

A[14:0]

WE

D0

A15A15

A[14:0]

D0

DI DI

A[14:0]

WE

D0

D Q

D Q

D Q

D Q

D Q

D Q

D Q

D Q

A15A15

A[14:0]

WE[3:0]

WE[3:0]

Interconnect Block RAM

RAM_EXTENSION = UPPER(0)

RAM_EXTENSION = LOWER(1)

01

0

1

0

1

01

ug190_4_07_071607

CASCADEIN of Top

CASCADEOUT of Bottom

OptionalOutput FF

OptionalOutput FF

表 4-4 : 使用可能なバイ ト ライ ト イネーブル

プリ ミテ ィブ 大ビッ ト幅 バイ ト ライ ト イネーブル数

RAMB36 36 4

RAMB36SDP 72 8

RAMB18 18 2

RAMB18SDP 36 4

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 123UG190 (v4.5) 2009 年 1 月 9 日

ブロック RAM のライブラリ プリ ミテ ィブR

RAMB36 で 36 ビッ ト幅または 18 ビッ ト幅のデータ パスを設定する と、データ ワード内で指定し

たバイ ト位置への書き込みを任意のポートで制御できます。 READ_FIRST モードの場合、DO バス

にはアドレス指定されたワード全体の以前の内容が現れます。 WRITE_FIRST の場合は、 DO には

新たに書き込まれた有効なバイ ト と未書き込みバイ トのメモ リの初期内容の組み合わせが出力され

ます。

ブロック RAM の ECC (エラー訂正コード )36Kb ブロ ッ ク RAM でのブロッ ク RAM および FIFO インプ リ メンテーシ ョ ンでは、 64 ビッ トの

ECC (エラー訂正コード ) を備えるこ とができます。 この機能を使用する と、ブロ ッ ク RAM の読み

出しデータのシングル ビッ トおよびダブル ビッ ト エラーが検知できます。 シングル ビッ ト エラー

は出力データで修正されます。

ブロック RAM のライブラリ プリ ミテ ィブ

Virtex-5 FPGA のブロ ッ ク RAM のライブラ リ プリ ミ ティブ、 RAMB18 および RAMB36 はすべ

てのブロ ッ ク RAM コンフ ィギュレーシ ョ ンの基本構築ブロッ クです。 その他のブロ ッ ク RAM のプリ ミ ティブおよびマクロは、 このプリ ミ ティブを基にしています。 ブロ ッ ク RAM の属性によっ

ては、1 つのプリ ミ ティブでのみ設定できます (パイプライン レジスタ、カスケードなど)。 詳細は、

「ブロ ッ ク RAM の属性」 を参照して ください。

9 ビッ ト幅 (8 + 1)、 18 ビッ ト幅 (16 + 2)、 36 ビッ ト幅 (32 + 4) のコンフ ィギュレーシ ョ ンでは、

入力および出力データ バスは 2 つのバスで表されます。 各バイ ト に関連付けられている 9 番目の

ビッ トにはパリティ ビッ ト (エラー訂正ビッ ト ) を保存するか、 追加のデータ ビッ ト と して使用で

きます。 この 9 番目のビッ トには、 特定の機能はあ り ません。 パリティ ビッ ト用に別のバスを使用

した方が良いデザインもあ り ますが、 たいていの場合は、通常のデータ バスとパリティ バスを一緒

にして、 9 ビッ ト 、 18 ビッ ト 、 または 36 ビッ トのバスを使用しても問題あ り ません。 読み込み/書き込みおよび保存は、 パリティ ビッ ト も含め、 すべてのビッ トで同じよ うに行われます。

図 4-9 に、36Kb の真のデュアル ポート RAM プリ ミ ティブ (RAMB36) の I/O ポート を示します。

表 4-5 には、 プ リ ミ ティブを示します。

図 4-8 : バイ ト ライ ト動作の波形 (x36 WRITE_FIRST)

CLK

WE

DI

ADDR

DO

EN

Disabled Read

XXXX 1111 2222

1111 0011

XXXX

aa bb bb cc

0000 MEM(aa) 1111 1122 MEM(cc)

ReadWriteMEM(bb)=1111

Byte WriteMEM(bb)=1122

ug190_4_10_032106

124 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

図 4-9 : ブロック RAM ポート信号 (RAMB36)

DOPA

DOPB

DIA

DIPAADDRA

WEAENA

SSRA

CLKA

DOA

DOB

REGCEA

DIBDIPB

ADDRB

WEBENB

SSRBREGCEB

CLKB

ug0190_4_10_100906

32

4

16

4

32

4

32

4

32

4

16

4

CASCADEOUTLATA CASCADEOUTLATB

CASCADEOUTREGA CASCADEOUTREGB

CASCADEINLATA CASCADEINLATB

CASCADEINREGA CASCADEINREGB

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 125UG190 (v4.5) 2009 年 1 月 9 日

ブロック RAM ポート信号R

ブロック RAM ポート信号

ブロ ッ ク RAM の各ポートは、同じ 36Kb メモ リ セルのセッ トにアクセスしますが、動作はそれぞ

れ独立しています。

クロック - CLK[A|B]各ポートは、 それぞれのクロ ッ ク ピンに完全に同期します。 すべてのポートの入力ピンにはセッ ト

アップ タイムがあ り、 CLK ピンを基準と します。 また、 出力データ バスの Clock-to-Out も CLKピンを基準と します。 ク ロ ッ ク ピンは、アクティブ High またはアクティブ Low のどちらにでも設

定できます。 デフォルトはアクティブ High です。

イネーブル - EN[A|B]イネーブル ピンは、 ポートの読み出し、 書き込み、 およびセッ ト / リセッ ト機能に影響を与えます。

ポートのイネーブル ピンが非アクティブのと きは、出力ピンで以前の状態が保持され、データはメ

モ リ セルに書き込まれません。 イネーブル ピンは、 アクティブ High またはアクティブ Low のど

ちらにでも設定できます。 デフォルトはアクティブ High です。

バイ ト ライ ト イネーブル - WE[A|B]データ入力バスの内容をアド レスで指定した メモ リ位置に書き込むには、 ク ロ ッ クの立ち上がり

エッジのセッ ト アップ タイム前までに EN と WE の両方がアクティブになる必要があ り ます。 デー

タが出力ラ ッチに読み込まれるかど う かは、 書き込みモード (WRITE_FIRST、 READ_FIRST、NO_CHANGE) の設定によって決ま り ます。 WE が非アクティブの場合は、 読み込みが行われ、 書

き込みモードに関わらず、 アドレス バスで指定されたメモ リ セルの内容がデータ出力バスに送信

されます。 ライ ト イネーブル ピンの極性は変更できず、 アクティブ High です。

表 4-5 : Virtex-5 ブロック RAM、 FIFO、 シンプル デュアル ポート、 ECC プリ ミテ ィブ

プリ ミテ ィブ 説明

RAMB36 サポートするポート幅 : x1、 x2、 x4、 x9、 x18、 x36

RAMB36SDP シンプル デュアル ポート (ポート幅 x72) および 64 ビッ ト ECC プリ ミ ティブ(図 4-29)

FIFO36 サポートするポート幅 : x4、 x9、 x18、 x36

FIFO36_72 FIFO (ポート幅 x72)、 オプシ ョ ンと して ECC サポート

RAMB18 サポートするポート幅 : x1、 x2、 x4、 x9、 x18

RAMB18SDP シンプル デュアル ポート (ポート幅 x36)

FIFO18 サポートするポート幅 : x4、 x9、 x18

FIFO18_36 FIFO (ポート幅 x36)

メモ :

1. 8 つすべてのプリ ミ テ ィブがソフ ト ウェアのライブラ リ ガイ ド と言語テンプレートに記載されています。

126 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

レジスタ イネーブル - REGCE[A|B]レジスタ イネーブル ピン (REGCE) は、 オプシ ョ ンの出力レジスタを制御します。 RAM がレジス

タ モードの場合、REGCE = 1 と指定する と、ク ロ ッ ク エッジで出力がレジスタに取り込まれます。

REGCE の極性は変更できず、 アクティブ High です。

セッ ト /リセッ ト - SSR[A|B]ラ ッチ モードで SSR ピンがアクテ ィブになる と、 データ出力ラ ッチの内容が SRVAL 属性で指定

した値に初期化されます (129 ページの 「ブロ ッ ク RAM の属性」 を参照)。 オプシ ョ ンの出力レジ

スタが有効な場合、 SSR ピンによって、 データ出力レジスタも SRVAL で指定した値に初期化でき

ます。 SSR はラ ッチされた値に影響を与えません。 データ出力ラ ッチまたは出力レジスタは、 パリ

ティ ビッ ト も含め、 ク ロ ッ クに同期して 0 または 1 にアサート されます。 各ポートにそれぞれ 36ビッ トの SRVAL[A|B] 属性を指定します。 この初期化によって RAM メモ リ セルが変化するこ と

はなく、 も う 1 つのポートでの書き込みにも影響を与えません。 読み込み/書き込みと同様に、 セッ

ト / リセッ ト機能も同じポートのイネーブル ピンがアクティブな場合にのみ使用できます。 セッ ト /リセッ ト ピンは、アクティブ High またはアクティブ Low のどちらにでも設定できます。 デフォル

トはアクティブ High です。

アドレス バス - ADDR[A|B]<13:#><14:#><15:#>アドレス バスは、 読み出しまたは書き込みを実行する メモ リ セルを選択します。 表 4-6 および表

4-7 に示すよ うに、 RAMB18 または RAMB36 のアドレス バス幅は、 ポートのデータ ビッ ト幅に

よって決ま り ます。

表 4-6 : RAMB18 および RAMB18SDP のポート比

ポートのデータ幅 ポートのアドレス幅 ワード数 ADDR バス DI バス/DO バス DIP バス/DOP バス

1 14 16,384 <13:0> <0> NA

2 13 8,192 <13:1> <1:0> NA

4 12 4,096 <13:2> <3:0> NA

9 11 2,048 <13:3> <7:0> <0>

18 10 1,024 <13:4> <15:0> <1:0>

36 (RAMB18SDP) 9 512 <13:5> <31:0> <3:0>

表 4-7 : RAMB36 のポート比

ポートのデータ幅 ポートのアドレス幅 ワード数 ADDR バス DI バス/DO バス DIP バス/DOP バス

1 15 32,768 <14:0> <0> NA

2 14 16,384 <14:1> <1:0> NA

4 13 8,192 <14:2> <3:0> NA

9 12 4,096 <14:3> <7:0> <0>

18 11 2,048 <14:4> <15:0> <1:0>

36 10 1,024 <14:5> <31:0> <3:0>

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 127UG190 (v4.5) 2009 年 1 月 9 日

ブロック RAM ポート信号R

RAMB36 を使用するカスケード接続可能なブロ ッ ク RAM の場合、 データ幅は 1 ビッ トで、 アド

レス バス幅は 16 ビッ ト <15:0> になり ます。 アドレス ビッ ト 15 は、カスケード接続可能なブロ ッ

ク RAM でのみ使用されます。 それ以外のブロ ッ ク RAM では High に接続してください。

データおよびアドレス ピンのマップについては、「RAMB18 および RAMB36 プリ ミ ティブの設計

上の追加注意事項」 で詳し く説明しています。

データ入力バス - DI[A|B]<#:0> および DIP[A|B]<#:0>データ入力バスは、 RAM に書き込むデータ値を供給します。 通常のデータ入力バス (DI) とパ リ

ティ データ入力バス (DIP) (使用可能な場合) の幅を合計する と、 ポート幅になり ます。 たとえば、

表 4-6 および表 4-7 に示すよ うに、 36 ビッ ト ポートのデータ幅は DI<31:0> と DIP<3:0> で表さ

れます。

データ出力バス - DO[A|B]<#:0> および DOP[A|B]<#:0>読み出しでは、 後のアクティブなク ロ ッ ク エッジでアドレス バスによ り指定されたメモ リ セル

の内容が、データ出力バスに送信されます。 WRITE_FIRST または READ_FIRST モードの書き込

みでは、 書き込み中の値または書き込み前に保存されていた値がデータ出力バスに送信されます。

NO_CHANGE モードの書き込みでは、 データ出力バスは変化しません。 表 4-6 および表 4-7 に示

すよ うに、 通常のデータ出力バス (DO) とパリ テ ィ データ出力バス (DOP) (使用可能な場合) の幅

を合計する と、 ポート幅になり ます。

カスケード入力 - CASCADEINLAT[A|B] および CASCADEINREG[A|B]CASCADEIN ピンは、 2 つのブロ ッ ク RAM を接続して 64K x 1 メモ リ を作成するために使用し

ます (図 4-10)。 UPPER に設定したブロ ッ ク RAM のこのピンを、同一ポートの LOWER に設定し

たブロ ッ ク RAM の CASCADEOUT ピンに接続します。 カスケード モードを使用しない場合、 こ

のピンを接続する必要はあ り ません。 詳細は、 「カスケード接続可能なブロ ッ ク RAM」 を参照して

ください。

72 (RAMB36SDP) 9 512 <14:6> <63:0> <7:0>

1 (Cascade) 16 65536 <15:0> <0> NA

表 4-7 : RAMB36 のポート比 (続き)

ポートのデータ幅 ポートのアドレス幅 ワード数 ADDR バス DI バス/DO バス DIP バス/DOP バス

128 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

カスケード出力 - CASCADEOUTLAT[A|B] および CASCADEOUTREG[A|B]

CASCADEOUT ピンは、 2 つのブロッ ク RAM を接続して 64K x 1 メ モリ を作成するために使用し

ます。 LOWER に設定したブロッ ク RAM のこのピンを、同一ポート の UPPER に設定したブロッ ク

RAM の CASCADEIN ピンに接続します。 カスケード モード を使用しない場合、このピンを接続す

る必要はあり ません。 詳細は、「 カスケード 接続可能なブロッ ク RAM」 を参照してく ださい。

制御ピンの反転

各ポートの 6 つの制御ピン (CLK、 EN、および SSR) は、個別に反転できます。 EN および SSR 制御ピンはすべてアクテ ィブ High またはアクテ ィブ Low のどちらにでもコンフ ィギュレーシ ョ ン

でき (デフォルトはアクティブ High)、 反転には、 追加のロジッ ク リ ソースは必要あ り ません。

GSRVirtex-5 デバイスのグローバル セッ ト /リ セッ ト (GSR) 信号は、デバイスのコンフィ ギュレーショ ン

終了時にアクティ ブになる非同期のグローバル信号です。 GSR を使用すると 、Virtex-5 デバイスの初

期状態をいつでも復元できます。 GSR により 、 出力ラッ チは INIT (シンプル デュアル ポート ) また

は INIT_A および INIT_B の値 (真のデュアル ポート ) に初期化されます。 詳細は、「 ブロッ ク RAMの属性」 を参照してく ださい。 GSR 信号は、 内部メ モリ の内容には影響しません。 GSR はグローバ

ル信号なので、 ファンクショ ン レベル (ブロッ ク RAM プリ ミ ティ ブ) の入力ピンはあり ません。

未使用の入力

未使用のデータ入力またはアドレス入力は、 High に接続する必要があ り ます。

ブロック RAM のアドレス マップ

各ポートは、 RAMB18 か RAMB36 かによって異なるアドレス指定方法を使用して、 同じ 18,432個または 36,864 個のメモリ セルにアクセスします。 特定のポート幅での物理的な RAM の位置は、

次の式で決ま り ます (2 つのポートが異なる比率の場合のみ重要)。

END = ((ADDR + 1) × Width) -1

START = ADDR × Width

図 4-10 : \カスケード接続した 2 つの RAMB36

ug190_4_12_040606

UpperRAMB36

LowerRAMB36

CASCADEINLATA/B CASCADEINREGA/B

CASCADEOUTLATA/B CASCADEOUTREGA/B

2 2

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 129UG190 (v4.5) 2009 年 1 月 9 日

ブロック RAM の属性R

表 4-8 に、 各ポート幅のアドレス マップを示します。

ブロック RAM の属性

すべての属性コード例は、「VHDL または Verilog コードでのブロ ッ ク RAM の初期化」 に記載され

ています。 これらの属性の使用については、 「RAMB18 および RAMB36 プリ ミ ティブの設計上の

追加注意事項」 で詳細に説明しています。

データ メモリ セルの初期化 - INIT_xxINIT_xx 属性は、 メモ リの初期内容を指定します。 ブロ ッ ク RAM メモ リは、 デフォルトでは、 デ

バイ スのコンフ ィ ギュ レーシ ョ ン シーケンス中にすべて 0 に初期化されます。 RAMB18 では

INIT_00 ～ INIT_3F の 64 個の初期化属性で、 RAMB36 では INIT_00 ～ INIT_7F の 128 個の初

期化属性で、通常のメモリ内容を指定します。 各 INIT_xx は、16 進数で表した 64 桁のビッ ト ベク

トルです。 メモ リの内容は一部だけを初期化するこ と も可能です。 この場合、 初期値を指定した部

分以外は自動的に 0 になり ます。

各 INIT_xx 属性のビッ ト位置は、 次の式で決ま り ます。

16 進数 (xx) を 10 進数に変換した値を yy とする と、 INIT_xx は次のメモリ セルに対応します。

• 開始セル [(yy + 1) × 256] – 1

• 終了セル (yy) × 256

たとえば、 INIT_1F 属性 は次のよ うに変換されます。

• yy = 16 進数 (xx) 1F を 10 進数に変換した値 = 31

• 開始セル : [(31+1) × 256] – 1 = 8191

• 終了セル : 31 × 256 = 7936

その他の例を表 4-9 に示します。

表 4-8 : ポートのアドレス マップ

ポート

幅

パリテ ィ

位置データ位置

1 なし 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

2 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

4 7 6 5 4 3 2 1 0

8 + 1 3 2 1 0 3 2 1 0

16 + 2 1 0 1 0

32 + 4 0 0

130 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

パリテ ィ メモリ セルの初期化 - INITP_xxINITP_xx 属性は、DIP/DOP バス (パリティ ビッ ト ) に対応する メモ リ セルの内容を初期化します。

デフォルトでは、 これらのメモ リ セルもすべて 0 に初期化されます。 初期化属性で、パリティ ビッ

ト の メ モ リ 内容を指定し ます。 RAMB18 の初期化属性は INITP_00 ～ INITP_07 の 8 個で、

RAMB36 の初期化属性は INITP_00 ～ INITP_0F の 16 個です。 各 INITP_xx は、16 進数で表した

64 桁のビッ ト ベク トルで、 INIT_xx 属性と同様に機能します。 特定の INITP_xx 属性で初期化す

るビッ ト位置も、 同じ式で計算されます。

出力ラッチの初期化 - INIT (INIT_A または INIT_B)INIT (シングル ポート ) または INIT_A および INIT_B (デュアル ポート ) 属性は、 コンフ ィギュ

レーシ ョ ン後の出力ラ ッチまたは出力レジスタの値を指定します。 表 4-10 に示すよ うに、 INIT (または INIT_A と INIT_B) 属性の幅は、 ポート幅に等し くなっています。 これらの属性は 16 進数の

ビッ ト ベクタで、 デフォルト値は 0 です。 カスケード モードの場合、 上部および下部のブロ ッ ク

RAM は同じ値で初期化する必要があ り ます。

表 4-9 : ブロック RAM の初期化属性

属性メモリ位置

開始 終了

INIT_00 255 0

INIT_01 511 256

INIT_02 767 512

… … …

INIT_0E 3839 3584

INIT_0F 4095 3840

INIT_10 4351 4096

… … …

INIT_1F 8191 7936

INIT_20 8447 8192

… … …

INIT_2F 12287 12032

INIT_30 12543 12288

… … …

INIT_3F 16383 16128

… … …

INIT_7F 32767 32512

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 131UG190 (v4.5) 2009 年 1 月 9 日

ブロック RAM の属性R

出力ラッチ/レジスタの同期セッ ト /リセッ ト (SRVAL_[A|B])SRVAL (シングル ポート ) または SRVAL_A および SRVAL_B (デュアル ポート ) 属性は、 SSR 入力をアサー ト した際の出力ラ ッチの値を定義し ます。 表 4-10 に示すよ う に、 SRVAL (または

SRVAL_A と SRVAL_B) 属性の幅は、 ポート幅に等し くなっています。 これらの属性は 16 進数の

ビッ ト ベクタで、 デフォルト値は 0 です。 この属性は、 オプシ ョ ンの出力レジスタ属性が設定され

ている と、 出力レジスタ値を指定します。 レジスタが未使用のと きは、 ラ ッチによって SRVAL に指定されます。 36 ビッ ト モードでは、 SRVAL[35:32] は DP[3:0] に対応します。

オプシ ョ ンの出力レジスタ切り替え - DO[A|B]_REGブロ ッ ク RAM の A/B 出力でのパイプライン レジスタ数を設定します。 有効な値は 0 および 1 で、

デフォルト値は 0 です。

拡張モード アドレス - RAM_EXTENSION_[A|B]カスケード モード を使用する場合に、 ブロ ッ ク RAM の A ポー ト と B ポー ト を上位ア ド レス

(UPPER) にするか、 下位アドレス (LOWER) にするかを指定します。 詳細は、 「カスケード接続可

能なブロ ッ ク RAM」 を参照して ください。 カスケード モードを使用しない場合、 デフォルト値は

NONE です。

読み出し幅 - READ_WIDTH_[A|B]ブロ ッ ク RAM の A/B 読み出しポートの幅を指定します。 有効な値は、 0、 1、 2、 4、 9、 18 および

36 で、 デフォルト値は 0 です。

書き込み幅 - WRITE_WIDTH_[A|B]ブロ ッ ク RAM の A/B 書き込みポートの幅を指定します。 有効な値は、 0、 1、 2、 4、 9、 18 および

36 で、 デフォルト値は 0 です。

書き込みモード - WRITE_MODE_[A|B]A/B 入力ポートの書き込みモードを指定します。 有効な値は、WRITE_FIRST、READ_FIRST、お

よび NO_CHANGE で、 デフォルト値は WRITE_FIRST です。 書き込みモードの詳細は、 「書き込

みモード」 を参照してください。

表 4-10 : ポート幅の値

ポートのデータ幅 DOP バス DO バス INIT / SRVAL

1 なし <0> 1

2 なし <1:0> 2

4 なし <3:0> 4

9 <0> <7:0> (1 + 8) = 9

18 <1:0> <15:0> (2 + 16) = 18

36 <3:0> <31:0> (4 + 32) = 36

132 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

ブロック RAM のロケーシ ョ ン制約

ブロ ッ ク RAM のインスタンスに LOC プロパティを指定する と、 配置を制約できます。 ブロ ッ ク

RAM の配置位置の表記方法は、 CLB 位置の表記方法とは異な り、 LOC プロパティ を別のアレイ

でも容易に使用できます。

LOC プロパティは、 次の形式で使用します。

LOC = RAMB36_X#Y#

RAMB36_X0Y0 は、 デバイ スの左下にあ るブロ ッ ク RAM の位置を表し ます。 RAMB36 をRAMB36_X#Y# に制約する と、 FIFO にも同じ位置が使用されるため、 FIFO FIFO36_X#Y# に制

約できなくなり ます。

BEL UPPER/LOWER 制約を使用する と、 2 つの RAMB18 を同じ RAMB36 に配置できます。

inst ”my_ramb18” LOC = RAMB36_X0Y0 | BEL = UPPERinst ”my_ramb18” LOC = RAMB36_X0Y0 | BEL = LOWER

さ らに、 FIFO18 および RAMB16 を 1 つずつ、 同じ RAMB36 に配置できます。 この際、 BEL 制約を適用する必要はあ り ません。

inst ”my_fifo18” LOC = RAMB36_X0Y0 inst ”my_ramb18” LOC = RAMB36_X0Y0

VHDL または Verilog コードでのブロック RAM の初期化

ブロ ッ ク RAM メモ リの属性および内容は、インスタンシエート されたコンポーネン ト内で genericmap (VHDL) または defparam (Verilog) を使用して、 合成およびシ ミ ュレーシ ョ ン用に VHDL または Verilog コードで初期化できます。 generic map または defparam の値を変更する と、 シ ミ ュ

レーシ ョ ン ビヘイビアと インプリ メンテーシ ョ ン結果に影響を与えます。Virtex-5 ラ イブラ リ ガイ

ドには、 RAMB36 プリ ミ ティブを初期化するためのコードが記載されています。

RAMB18 および RAMB36 プリ ミテ ィブの設計上の追加注意事項

Virtex-5 ブロ ッ ク RAM ソ リ ューシ ョ ンに RAMB18 および RAMB36 プリ ミ ティブは不可欠です。

出力レジスタ (オプシ ョ ン)オプシ ョ ンの出力レジスタは、 RAMB18 および RAMB36 の A|B 出力ポートのいずれか、 または

両方に使用できます。 使用ポートは DO[A|B]_REG 属性を使用して指定します。 独立した 2 つのク

ロ ッ ク イネーブル ピンは REGCE[A|B] です。 ポート [A|B] でオプシ ョ ンの出力レジスタを使用す

る場合、ポート [A|B] の同期セッ ト / リセッ ト (SSR) ピンをアサートする と、属性 SRVAL で指定さ

れた値がレジスタを介して出力されます。 図 4-5 にオプシ ョ ンの出力レジスタを示します。

独立した読み出しポート と書き込みポートの幅を選択

デュアル ポート モード で使用しているブロッ ク RAM でポート 幅を指定するには、

READ_WIDTH_[A|B] および WRITE_WIDTH_[A|B] 属性を使用する必要があ り ます。 この場合、

次の規則に従ってください。

• シングル ポート ブロッ ク RAM を設計する場合、 ペアになっている 1 つの書き込みポート と 1つの読み出しポート の幅を設定する必要があり ます (READ_WIDTH_A と WRITE_WIDTH_Aなど )。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 133UG190 (v4.5) 2009 年 1 月 9 日

RAMB18 および RAMB36 プリ ミテ ィブの設計上の追加注意事項R

• デュアル ポート ブロ ッ ク RAM の場合、 すべてのポート幅を設定する必要があ り ます。

• これらの属性を使用して両方の書き込みポート と 両方の読み出しポート を 0 に設定すると 、ISEでデザインがインプリ メ ント されません。 シンプル デュアル ポート モードの場合、ポート幅は

固定され、 読み出しポート幅と書き込みポート幅は等し くな り ます。 RAMB18 のデータ ポー

ト幅は 36、 RAMB36 のデータ ポート幅は 72 です。

RAMB18 および RAMB36 のポート マップ設計ルール

Virtex-5 FPGA のブロ ッ ク RAM は、 さまざまなポート幅とサイズに設定できます。 設定によって

は、 一部のデータ ピンと アド レス ピンが未使用と なり ます。 126 ページの表 4-6 は、 ポート 比率を

示しています。 表 4-6 の情報に加え、RAMB36 では、次のルールに基づいてポート 接続を決定すると

有益です。

1. RAMB36 を使用する と き、 DI[A|B] ピンの幅が 32 ビッ ト未満の場合、 32 から DI のビッ ト幅

を引いた値のピン数を DI[A|B] の上位ビッ トからロジッ ク 0 に接続します。

2. DIP[A|B] ピンの幅が 4 ビッ ト未満の場合、 4 から DIP のビッ ト幅を引いた値のピン数を、

DI[A|B] の上位ビッ ト から ロジッ ク 0 に接続します。 DIP[A|B] を使用していない場合は、 未

接続のままにできます。

3. DO[A|B] ピンの幅は 32 ビッ トである必要があ り ます。 ただし、 DO のビッ ト幅から 1 を引い

た値から 0 までのピンでのみデータが有効です。

4. DOP[A|B] ピンの幅は 4 ビッ トである必要があ り ます。 ただし、DOP のビッ ト幅から 1 を引い

た値から 0 までのピンでのみデータが有効です。 DIP[A|B] を使用していない場合は、 未接続

のままにできます。

5. ADDR[A|B] ピンの幅は 16 ビッ トである必要があ り ます。 ただし、カスケード接続できないブ

ロ ッ ク RAM では、 ピン 14 から (15 － アドレス幅) まででのみアドレスが有効です。 ピン 15を含む残りのピンは、 High に接続する必要があ り ます。 アドレス幅は、 126 ページの表 4-6 に記載されています。

カスケード接続可能なブロック RAMカスケード接続可能なブロ ッ ク RAM の機能を使用する場合は、 次のルールに従います。

1. RAMB36 プリ ミ ティブを 2 つインスタンシエートする必要があ り ます。

2. RAM_EXTENSION_A および RAM_EXTENSION_B 属性を使用して、 1 つの RAMB36 をUPPER に、 も う 1 つの RAMB36 を LOWER に設定します。

3. UPPER に設定した RAMB36 の CASCADEINA および CASCADEINB ポートは、 LOWERに設定した RAMB36 の CASCADEOUTA および CASCADEOUTB ポー ト に接続し ます。

UPPER に設定し た RAMB36 の CASCADEOUT ポー ト を接続する必要はあ り ません。

LOWER に設定した RAMB36 の CASCADEIN ポートは、 ロジッ ク High または Low のいず

れかに接続します。

4. LOWER に設定した RAMB36 のデータ出力ポート は使用されず、これらのピンは接続しません。

5. 2 つの RAMB36 にロケーシ ョ ン制約を設定する場合、RAMB36 を隣接して配置する必要があ

り ます。 ロケーシ ョ ン制約を設定しない場合、 ISE によ り RAMB36 が自動的に配置されます。

6. アドレス ピン ADDR[A|B] の幅は、 16 ビッ トである必要があ り ます。 読み出しポート と書き

込みポートの幅は、 いずれも 1 ビッ トにする必要があ り ます。

図 4-7 は、 カスケード接続可能なブロ ッ ク RAM を示します。

134 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

バイ ト ライ ト イネーブル機能

バイ ト ラ イ ト イネーブル機能を使用する場合は、 次のルールに従います。

• x36 モードの場合、 WE[3:0] を 4 つのユーザー WE 入力に接続します。

• x18 モードの場合、 WE[0] および WE[2] はユーザー WE[0] で駆動し、 WE[1] および WE[3]はユーザー WE[1] で駆動します。

• x9、 x4、 x2、 x1 モードの場合、 WE[3:0] はすべて 1 つのユーザー WE に接続されます。

• x72 でのシンプル デュアル ポート モードの場合、WE[7:0] を 4 つのユーザー WE 入力に接続

します。

追加のブロック RAM プリ ミテ ィブ

RAMB18 および RAMB36 に加えて、特定のインプ リ メンテーシ ョ ンに対応するその他のブロ ッ ク

RAM プリ ミ ティブが提供されています。 RAMB18SDP および RAMB36SDP は、シンプル デュア

ル ポート モードのブロ ッ ク RAM をインプリ メン ト します。 118 ページの図 4-3 に、シンプル デュ

アル ポート モードで構成された 18Kb ブロ ッ ク RAM で使用可能なポート を示します。

RAMB36SDP は、 ビル ト インのブロ ッ ク RAM ECC 用にも構成可能です。 ECC 機能を備えた

RAMB36SDP の詳細は、 160 ページの 「ビルト イン エラー訂正」 を参照して ください。

ブロック RAM のアプリケーシ ョ ン

大規模な RAM 構造の作成

ブロ ッ ク RAM の列は特別な方法で配線されており、 36Kb ブロ ッ ク RAM を使用して、 小の配

線遅延でビッ ト数と ワード数がよ り多いブロ ッ クを作成できます。 また、 通常の配線リ ソースを使

用した場合よ り も少ないタイ ミ ング遅延で、このよ うな ビッ ト数およびワード数の多い RAM 構造

を実現できます。

CORE Generator では、 複数のブロ ッ ク RAM インスタンスを使用して、 ビッ ト数およびワード数

の多いメモ リ構造を簡単に生成できます。 このツールは、 VHDL または Verilog のインスタンシ

エーシ ョ ン テンプレート、 シ ミ ュレーシ ョ ン モデル、 およびデザインに含まれた EDIF ファ イル

を出力します。

レジスタ モードのブロック RAM SSRブロ ッ ク RAM SSR をレジスタ モードで使用する と、 出力レジスタをブロ ッ ク RAM から独立し

た完全なパイプライン レジスタ と して制御できます。 図 4-11 では、 ブロ ッ ク RAM の読み出しお

よび書き込みが、レジスタ イネーブルまたはセッ ト / リセッ ト とは独立して実行されます。 レジスタ

モードでは、 SSR は DO を SRVAL に設定し、 ブロ ッ ク RAM から DBRAM へのデータ読み出し

が可能です。 DBRAM でのデータは、次のサイクルでクロ ッ ク出力 (DO) できます。 図 4-12 および

図 4-13 のタイ ミ ング図には SSR の例を示します。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 135UG190 (v4.5) 2009 年 1 月 9 日

ブロック RAM のアプリケーシ ョ ンR

図 4-11 : レジスタ モードのブロック RAM SSR

Block RAM

OutputRegister

BRAM_SSR

DO

BRAM_RAMEN

In register mode, the block RAM SSR is disabledand the SSR pin only sets/resets the output registers.

EN

REGCE

SSR

DIDBRAM

ug190_4_28_071707

図 4-12 : レジスタ モードでの SSR 動作 (REGEN = High)

CLK

RAMEN

REGCE

SSR

DBRAM

Block RAM can be read when SSR is active.

Data appears on the output of the next REGCE.

D0 D1 D2 D3

D0 SRVAL SRVALD1 D2DO

ug190_4_29_071607

136 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

ブロック RAM のタイ ミング モデル

こ こでは、Virtex-5 デバイスのブロ ッ ク RAM に関連するタイ ミ ング パラ メータについて説明しま

す (図 4-14 を参照)。 『Virtex-5 データシート 』 のスイ ッチ特性のセクシ ョ ンや、 Timing Analyzer(TRACE) から出力されるレポート も参考にして ください。

ブロック RAM のタイ ミング パラメータ

表 4-14 に、 Virtex-5 FPGA にブロ ッ ク RAM のタイ ミ ング パラ メータを示します。

図 4-13 : レジスタ モードでの SSR 動作 (REGEN = 変数)

CLK

RAMEN

REGCE

SSR

DBRAM D0 D1 D2 D3

D0 SRVAL D2D1DO

ug190_4_29_071607

SSR only sets/resets DO when REGCE is also High.

表 4-11 : ブロック RAM のタイ ミング パラ メータ

パラ メータ 機能 制御信号 説明

クロック (CLK) に対するセッ トアップとホールド

TRxCK_x = セッ ト アップ タイム (ク ロ ッ ク エッジ前) および TRCKx_x = ホールド タイム (クロ ッ ク エッジ後)

TRCCK_ADDR

アドレス入力 ADDR

ク ロ ッ ク前までに、 ブロ ッ ク RAM の ADDR 入力で、 アドレス信号

が一定保持されている時間(1)

TRCKC_ADDR ク ロ ッ ク後に、 ブロ ッ ク RAM の ADDR 入力で、 アドレス信号が

一定保持されている時間(1)

TRDCK_DI

データ入力 DI

ク ロ ッ ク前までに、 ブロ ッ ク RAM の DI 入力でデータが安定してい

なければならない時間

TRCKD_DI ク ロ ッ ク後に、 ブロ ッ ク RAM の DI 入力でデータが安定していなけ

ればならない時間

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 137UG190 (v4.5) 2009 年 1 月 9 日

ブロック RAM のタイ ミング モデルR

ブロック RAM のタイ ミング特性

図 4-14 のタイ ミ ング図は、 オプシ ョ ンの出力レジスタを使用しない、 WRITE_FIRST モードのシ

ングル ポート ブロ ッ ク RAM の場合を示します。 READ_FIRST モード と NO_CHANGE モード

のタイ ミ ングは、 WRITE_FIRST モード と類似しています。 オプシ ョ ンの出力レジスタを使用する

と、 DO ピンで追加のクロ ッ ク レイテンシが発生します。 こ こに示す波形は、 オプシ ョ ンの出力パ

イプライン レジスタが未使用でラ ッチ モードの場合です。

TRCCK_EN

イネーブル EN

ク ロ ッ ク前までに、 ブロ ッ ク RAM の EN 入力でイネーブル信号が

安定していなければならない時間

TRCKC_EN ク ロ ッ ク後に、ブロ ッ ク RAM の EN 入力でイネーブル信号が安定し

ていなければならない時間

TRCCK_SSR

同期セッ ト /リセッ ト

SSR

ク ロ ッ ク前までに、 ブロ ッ ク RAM の SSR 入力で同期セッ ト / リセッ

ト信号が安定していなければならない時間

TRCKC_SSR ク ロ ッ ク後に、 ブロ ッ ク RAM の SSR 入力で同期セッ ト / リセッ ト信

号が安定していなければならない時間

TRCCK_WE

書き込み

イネーブルWE

ク ロ ッ ク前までに、 ブロ ッ ク RAM の WE 入力でライ ト イネーブル

信号が安定していなければならない時間

TRCKC_WE ク ロ ッ ク後に、 ブロ ッ ク RAM の WE 入力でライ ト イネーブル信号

が安定していなければならない時間

TRCCK_REGCE出力レジスタ イネーブル

(オプシ ョ ン)

REGCE

ク ロ ッ ク前までに、 ブロ ッ ク RAM の REGCE 入力でレジスタ イネーブル信号が安定していなければならない時間

TRCKC_REGCE ク ロ ッ ク後に、 ブロ ッ ク RAM の REGCE 入力でレジスタ イネーブ

ル信号が安定していなければならない時間

Clock to Out 遅延

TRCKO_DO

(ラ ッチ モード )

ク ロ ッ クから

出力

CLK

から DOク ロ ッ ク後に、 ブロ ッ ク RAM の DO 出力で出力データが有効にな

るまでの時間 (出力レジスタを使用しない場合)

TRCKO_DO

(レジスタ モード )

ク ロ ッ クから

出力

CLK

から DOク ロ ッ ク後に、 ブロ ッ ク RAM の DO 出力で出力データが有効にな

るまでの時間 (出力レジスタを使用した場合)

メモ :

1. WE が非アクティブでも EN がアクテ ィブの場合は、 セッ ト アップ/ホールド タイム ウ ィ ン ド ウ中は ADDR 入力が安定している必要があ り ます。 この要件に違反する と、 ブロ ッ ク RAM でデータが破損する可能性があ り ます。 また、 ADDR タイ ミ ングが特定の要件に反する場合、 EN が非アクティブ (ディ スエーブル) になり ます。

表 4-11 : ブロック RAM のタイ ミング パラ メータ (続き)

パラ メータ 機能 制御信号 説明

138 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

0 の時点では、 EN (イネーブル) は Low であるため、 ブロ ッ ク RAM はディ スエーブルです。

クロック イベン ト 1

読み出し処理

読み出しでは、 ADDR 入力で指定したアドレス位置のメモ リ内容は変更されません。

• ク ロ ッ ク イベン ト 1 よ り TRCCK_ADDR 前に、アドレス 00 がブロ ッ ク RAM の ADDR 入力で

有効になり ます。

• ク ロ ッ ク イベン ト 1 よ り TRCCK_EN 前に、イネーブルがブロ ッ ク RAM の EN 入力で High になり、 読み出しを実行できるよ うになり ます。

• ク ロ ッ ク イベン ト 1 よ り TRCKO_DO 後に、アドレス 00 のメモリ内容がブロッ ク RAM の DOピンで有効になり ます。

• EN がアサート されている場合は常に、すべてのアド レス変更が特定のセッ ト アッ プおよびホー

ルド仕様を満たす必要があ り ます。 非同期でのアド レス変更は、 メモ リ内容およびブロ ッ ク

RAM の機能に予想外の影響を与える可能性があ り ます。

クロック イベン ト 2

書き込み動作

書き込みでは、 ADDR 入力のアドレスで指定された位置のメモリ内容が DI ピンの値に置き換えら

れ、すぐに出力ラ ッチに反映されます (WRITE_FIRST モード )。書き込みイネーブル (WE) は Highになっています。

• ク ロ ッ ク イベン ト 2 よ り TRCCK_ADDR 前に、アドレス 0F がブロ ッ ク RAM の ADDR 入力で

有効になり ます。

• ク ロ ッ ク イベン ト 2 よ り TRDCK_DI 前に、 データ CCCC がブロ ッ ク RAM の DI 入力で有効

になり ます。

• ク ロ ッ ク イベン ト 2 よ り TRCCK_WE 前に、 ライ ト イネーブルが WE で有効になり ます。

図 4-14 : ブロック RAM のタイ ミング図

ADDR

DI

DO

EN

SSR

WE

CLK

00

DDDD

TRCCK_ADDR

TRDCK_DI

TRCKO_DO

MEM (00)TRCCK_EN

TRCCK_WE

Disabled DisabledRead Write Read Reset

* Write Mode = "WRITE_FIRST"

** SRVAL = 0101

0F 7E 8F 20

CCCC BBBB AAAA 0000

CCCC* MEM (7E) 0101**

ug190_4_13_022207

1 2 3 54

TRCCK_SSR

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 139UG190 (v4.5) 2009 年 1 月 9 日

ブロック RAM のタイ ミング モデルR

• ク ロ ッ ク イベン ト 2 よ り TRCKO_DO 後に、データ CCCC がブロ ッ ク RAM の DO 出力で有効

になり ます。

クロック イベン ト 4

SSR (同期セッ ト /リセッ ト )

同期セッ ト / リセッ トでは、初期化パラ メータの値 SRVAL がブロ ッ ク RAM の出力ラ ッチに読み込

まれます。 この動作ではメモ リの内容は変更されません。 また、 ADDR および DI 入力の影響もあ

り ません。

• ク ロ ッ ク イベン ト 4 よ り TRCCK_SSR 前に、同期セッ ト / リセッ ト信号がブロ ッ ク RAM の SSR入力で有効 (High) になり ます。

• ク ロ ッ ク イベン ト 4 よ り TRCKO_DO 後に、 SRVAL 0101 がブロ ッ ク RAM の DO 出力で有効

になり ます。

クロック イベン ト 5

動作のディスエーブル

イネーブル信号 EN をディアサートする と、 書き込み、 読み出し、 または SSR が実行できな くな

り ます。 動作をディ スエーブルにしても、 メモ リの内容や出力ラ ッチの値は変化しません。

• ク ロ ッ ク イベン ト 5 よ り TRCCK_EN 前に、 イネーブル信号がブロ ッ ク RAM の EN 入力で無

効 (Low) になり ます。

• ク ロ ッ ク イベン ト 5 後は、 ブロ ッ ク RAM の DO 出力のデータは変化しません。

140 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

ブロック RAM のタイ ミング モデル

図 4-15 に、ブロ ッ ク RAM のインプリ メンテーシ ョ ンに関連した遅延パスを示します。 こ こに示す

のは、オンチップ/オフチップの も単純なパスで (デザインによって大幅に異なり ます)、 このタイ

ミ ング モデルは、 ブロ ッ ク RAM のタイ ミ ング パラ メータを使用する方法と場所を示しています。

• NET = 可変インターコネク ト遅延

• TIOPI = IOB 遅延のパッ ドから I 出力

• TIOOP = IOB の O 入力からパッ ド遅延

• TBCCKO_O = BUFGCTRL 遅延

ブロック RAM の再ターゲッ ト

表 4-12 は、 Virtex-4 FPGA のブロ ッ ク RAM デザインを新規の Virtex-5 FPGA デザインにマップ

するに選択する も適切なプリ ミ ティブを示します。

図 4-15 : ブロック RAM のタイ ミング モデル

Block RAM

ug190_4_14_022207

FPGA

[TIOPI + NET] + TRCCK_WENWrite Enable[TIOPI + NET] + TRCCK_ENEnable

[TIOPI + NET] + TRCCK_ADDRAddress

[TIOPI + NET] + TRDCK_DIData

[TBCCKO_O + NET]

Clock[TIOPI + NET]

BUFGCTRL

TRCKO_DO + [NET + TIOOP]Data

[TIOPI + NET] + TRCCK_SSRSynchronousSet/Reset DO

DI

ADDR

WE

ENSSR

CLK

表 4-12 : ブロック RAM の再ターゲッ ト

Virtex-4 ブロック RAM 18k Virtex-5 ブロック RAM 36k Virtex-5 ブロック RAM

プリ ミテ ィブ ワード数ポート幅

R/W プリ ミテ ィブワード

数

ポート幅

R/W プリ ミテ ィブ ワード数ポート幅

R/W

真のデュアル ポートの

RAMB16

1k ～16k 1、 2、4、 9、

18

RAMB18 1k ～ 16k

1、 2、 4、9、 18

RAMB36 2k ～ 32k 1、 2、4、 9、

18

真のデュアル ポートの

RAMB16

512 36/36 N/A N/A N/A RAMB36 1k 36/36

シンプル デュア

ル ポートの

RAMB16

512 36/36 シンプル デュア

ル ポートの RAMB18

512 36/36 シンプル デュ

アル ポートの RAMB36

1k 36/36

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 141UG190 (v4.5) 2009 年 1 月 9 日

ビルト イン FIFO のサポートR

ビルト イン FIFO のサポート

多くの FPGA デザインでは、 ブロ ッ ク RAM を使用して FIFO をインプ リ メン ト します。 Virtex-5アーキテクチャでは、 ブロッ ク RAM の専用ロジッ クを使用して同期またはマルチレート (非同期)FIFO を容易にインプ リ メ ン トできます。 これによ り、 カウンタ、 コンパレータ、 ステータス フラ

グの生成に追加の CLB ロジッ クを使用する必要がなくな り、 FIFO ごとに使用するブロ ッ ク RAMリ ソースが 1 つのみ と な り ます。 ビル ト イ ン FIFO では標準モード と FWFT (First Word FallThrough) モードがサポート されます。

Virtex-5 アーキテクチャでは、FIFO は 18Kb または 36Kb メモ リ と して構成できます。 18Kb FIFOモードでは 4K x 4、 2K x 9、 1K x 18、 512 x 36 のコンフ ィギュレーシ ョ ンがサポート され、 36KbFIFO では 8K x 4、 4K x 9、 2K x 18、 1K x 36、 512 x 72 のコンフ ィギュレーシ ョ ンがサポート さ

れます。

ブロ ッ ク RAM は、 共通または別々の読み出し /書き込みクロ ッ クを使用した FIFO (First-In/First-Out) メモ リ と して構成できます。 ブロ ッ ク RAM のポート A は FIFO 読み出しポート と して、ポー

ト B は FIFO 書き込みポート と して使用します。 データは、 読み出しク ロ ッ クの立ち上がりエッジ

で FIFO から読み出され、 書き込みクロッ クの立ち上がりエッジで FIFO に書き込まれます。 FIFOモードでは、外部の CLB ロジッ クを使用しない限り、読み出しポート と書き込みポートの幅を別々

に選択できません。

マルチレート FIFOマルチレート FIFO は、単純なユーザー インターフェイスを提供します。 デザインは、 フ リー ラン

ニングの書き込みクロ ッ ク と読み出しク ロ ッ クで動作します。 これらのクロ ッ クの周波数は同一ま

たは異なるものが使用でき、 指定された 大周波数までに制限されます。 2 つの周波数がまったく

関連付けられていなくても、 グ リ ッチやメ タステーブルなどの問題が回避できます。

書き込みはクロ ッ クに同期して行われ、 WRCLK の立ち上がりエッジのセッ ト アップ タイム前に

WREN がアクティブであれば、 DI のデータ ワードが FIFO に書き込まれます。

読み出し も ク ロ ッ クに同期して行われ、 RDCLK の立ち上がりエッジのセッ ト アップ タイム前に

RDEN がアクティブであれば、 DO に次のデータ ワードが読み出されます。

データ フローは自動的に制御されます。 必要に応じて WRCOUNT および RDCOUNT も取り込ま

れますが、 ブロ ッ ク RAM のアドレス指定シーケンスを考慮する必要はあ り ません。

ただし、 FULL および EMPTY フラグを確認して、 FULL が High になったら書き込みを停止し、

EMPTY が High になったら読み出しを停止する必要があ り ます。 これに違反した場合、 FULL がHigh のと きに WREN がアクティブである と WRERR フラグがアサート され、EMPTY が High の

シンプル デュア

ル ポートの

RAMB16

変数 も近い真の

デュアル ポート

の RAMB18

N/A N/A も近い真の

デュアル ポー

トの RAMB36

N/A N/A

カスケード した

2 つの RAMB16

32k 1 N/A N/A N/A RAMB36 32k 1

表 4-12 : ブロック RAM の再ターゲッ ト (続き)

Virtex-4 ブロック RAM 18k Virtex-5 ブロック RAM 36k Virtex-5 ブロック RAM

プリ ミテ ィブ ワード数ポート幅

R/W プリ ミテ ィブワード

数

ポート幅

R/W プリ ミテ ィブ ワード数ポート幅

R/W

142 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

と きに RDEN がアクティブである と RDERR フラグがアサート されてしまいます。 いずれの違反

でも FIFO の内容は保持され、 アドレス カウンタも有効な状態に保持されます。

FIFO の限界値に近づく と、プログラム可能な ALMOSTFULL および ALMOSTEMPTY フラグが

アサート されて事前に警告が出力されます。 これらのフラグの値は、コンフ ィギュレーシ ョ ン時に、

FIFO のアドレス範囲内の任意の位置に設定できます。

2 つの動作モードのどちらを選択するかで、FIFO が空になった後の 初のワードの読み出しが異な

り ます。

• 標準モードの場合、空の FIFO に書き込まれた 初のワードは、 RDEN をアクティブにする と

DO に送信されます。 ユーザーが FIFO からデータを読み出す必要があ り ます。

• FWFT モードの場合、空の FIFO に書き込まれた 初のワードは、RDEN をアクティブにしな

くても、 自動的に DO に送信されます。 そして、 次の RDEN で次のデータ ワードが DO に送

信されます。

• 標準および FWFT モード間の違いは、 FIFO が空になった後に読み出す 初のデータ ワード

エン ト リのみです。

次のよ う な場合は、 EN_SYN = FALSE 設定を使用して ください。

• ク ロ ッ クが非同期のと き

• 2 つクロ ッ クが同一周波数であるが、 位相が異なる と き

• 一方のクロ ッ クの周波数がも う一方の倍数になっている と き

同期 FIFOVirtex-4 FPGA デザインでは、 マルチレートおよび同期 FIFO に同じ FIFO ロジッ クを使用したた

め、 同期 FIFO でのフラグ レイテンシが変動する可能性があ り ます。 Virtex-5 FPGA の同期 FIFOを使用する場合、 EN_SYN 属性を TRUE に指定するこ とによ り、 フラグのアサート またはディア

サート時のクロ ッ ク サイクル レイテンシがなくな り ます。

FWFT (First-Word Fall Through) モードは、マルチレート FIFO (EN_SYN = FALSE) でのみサポー

ト されています。 表 4-13 に、 FIFO の容量をモード別に示します。

表 4-13 : FIFO の容量

標準モード FWFT モード

18Kb FIFO 36Kb FIFO 18Kb FIFO 36Kb FIFO

4k + 1 エン ト リ (4 ビッ ト ごと )

8k + 1 エン ト リ (4 ビッ ト ご と )

4k + 2 エン ト リ (4 ビッ ト ごと )

8k + 2 エン ト リ (4 ビッ ト ご と )

2k + 1 エン ト リ (9 ビッ ト ごと )

4k + 1 エン ト リ (9 ビッ ト ご と )

2k + 2 エン ト リ (9 ビッ ト ごと )

4k + 2 エン ト リ (9 ビッ ト ご と )

1k + 1 エン ト リ (18 ビッ ト ごと )

2k + 1 エン ト リ (18 ビッ ト ごと )

1k + 2 エン ト リ (18 ビッ ト ごと )

2k + 2 エン ト リ (18 ビッ ト ごと )

512 + 1 エン ト リ (36 ビッ ト ごと )

1k + 1 エン ト リ (36 ビッ ト ごと )

512 + 2 エン ト リ (36 ビッ ト ごと )

1k + 2 エン ト リ (36 ビッ ト ごと )

512 + 1 エン ト リ (72 ビッ ト ごと )

512 + 2 エン ト リ (72 ビッ ト ごと )

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 143UG190 (v4.5) 2009 年 1 月 9 日

FIFO アーキテクチャ : 簡略図R

同期 FIFO インプリ メンテーシ ョ ン

表 4-14 に、同期 FIFO のインプ リ メン ト をいくつか示し、図 4-16 にタイ ミ ングの違いを示します。

FIFO アーキテクチャ : 簡略図

表 4-17 に、 Virtex-5 FIFO アーキテクチャの簡略図を示します。 読み出しポインタ、 書き込みポイ

ンタ、 ステータス フラグ ロジッ クは、 FIFO 専用です。

表 4-14 : 同期 FIFO インプリ メンテーシ ョ ンの比較

同期 FIFO インプリ メンテーシ ョ ン メ リ ッ ト デメ リ ッ ト

EN_SYN = TRUE, DO_REG = 0 フラグが不確定にならない Cock-to-Out 信号が低速になる

EN_SYN = TRUE, DO_REG = 1 Clock-to-Out 信号がよ り高速で、

フラグが不確定にならない

データ レイテンシが 1 増加する。 データ出

力のパイプライン レジスタが 1 つ追加され

た同期 FIFO のよ うに動作する

EN_SYN = FALSE, DO_REG = 1

RDCLK = WRCLK

Clock-to-Out 信号がよ り高速で、 Virtex-4 FIFO と類似

立ち下がりエッジのフラグが不確実。 FULL および EMPTY のフラグは確定

図 4-16 : 同期 FIFO のデータ タイ ミング図

ug190_c4_x1_071007

rdclk

rden

DOEN_SYN = TRUE

DO_REG = 0

DOEN_SYN = TRUE

DO_REG = 1

DOEN_SYN = FALSE

DO_REG = 1

TCKO = 1.9ns

144 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

FIFO プリ ミテ ィブ

図 4-18 に、 FIFO36 プリ ミ ティブを示します。

図 4-17 : ブロック RAM の FIFO の上面図

BlockRAM

WRCOUNT RDCOUNT

WRCLK

WREN

RDCLK

DO/DOPDIN/DINP

RDEN

RST

Status FlagLogic

FU

LLE

MP

TY

ALM

OS

TF

ULL

ALM

OS

TE

MP

TY

RD

ER

RW

RE

RR

waddr raddr

oe

mem

_ren

mem

_wen

Write Pointer

ReadPointer

ug190_4_27_061906

図 4-18 : FIFO36 プリ ミテ ィブ

DOP[3:0]

DI[31:0]

DIP[3:0]

RDEN

RST

RDCLK

WRENWRCLK

DO[31:0]

RDCOUNT[12:0]WRCOUNT[12:0]

EMPTYFULL

ALMOSTEMPTY

ALMOSTFULL

WRERR

RDERR

FIFO36

ug190_4_15_021107

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FIFO ポートの説明R

図 4-19 には、 FIFO18 プリ ミ ティブを示します。

FIFO ポートの説明

表 4-15 に、 FIFO I/O ポート とその説明を示します。

図 4-19 : FIFO18 プリ ミテ ィブ

DOP[1:0]

DI[15:0]

DIP[1:0]

RDEN

RST

RDCLK

WRENWRCLK

DO[15:0]

RDCOUNT[11:0]WRCOUNT[11:0]

EMPTYFULL

ALMOSTEMPTY

ALMOSTFULL

WRERR

RDERR

FIFO18

ug190_4_15_040606

表 4-15 : FIFO I/O ポートの名前と説明

ポート名 説明 説明

DI 入力 データ入力

DIP 入力 パリティ ビッ ト入力

WREN 入力 書き込みイネーブル。 WREN = 1 の場合、データがメモリに書き込

まれ、 WREN = 0 では、 書き込みはディ スエーブルになり ます。

WRCLK 入力 書き込み用クロ ッ ク

RDEN 入力 読み出しイネーブル。 RDEN = 1 の場合、 データが出力レジスタに

読み出され、 RDEN = 0 では、 読み出しはディ スエーブルになり

ます。

RDCLK 入力 読み出し用クロ ッ ク

RESET 入力 すべての FIFO 機能、 フラグ、 ポインタの非同期リセッ ト。 ク ロ ッ

クの 3 サイクル間、 アサートする必要があ り ます。

DO 出力 RDCLK に同期のデータ出力

DOP 出力 RDCLK に同期のパリティ ビッ ト出力

FULL 出力 FIFO メモ リのすべてのエン ト リがフルになったこ とを示します。 さ らなる書き込みは実行されません。 WRCLK に同期しています。

ALMOSTFULL 出力 FIFO メモ リのほぼすべてのエン ト リがフルになったこ とを示しま

す。 WRCLK に同期しています。 フラグのオフセッ ト値はユーザー

設定可能です。 フラグをディアサートする際のクロ ッ ク レイテン

シは、 表 4-16 を参照してください。

EMPTY 出力 FIFO が空であるこ とを示します。 さ らなる読み出しは実行されま

せん。 RDCLK に同期しています。

146 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

FIFO の動作

リセッ ト

リ セッ トは、 マルチレート FIFO および同期 FIFO の両方で非同期信号です。 リ セッ ト信号は、 電

源投入後にフラグを初期化するため、 ク ロ ッ クの 3 サイ クル間アサー トする必要があ り ます。 リセッ ト では、 メモ リや出力レジスタはク リ アされません。 リ セッ ト を High にする と、 EMPTY とALMOST_EMPTY が 1 に設定され、FULL と ALMOST_FULL が 0 に設定されます。 リセッ ト信

号は、 少なく と も 3 読み出し / 書き込みクロ ッ ク サイクル間 High に保持し、 すべての内部ステー

ト を正しい値にリセッ トする必要があ り ます。 リセッ ト中、RDEN と WREN は Low に保持する必

要があ り ます。

動作モード

FIFO 機能には 2 つの動作モードがあ り ます。 これらの動作モード間の違いは、空になった FIFO に初のワードが書き込まれた直後の出力の動作のみです。

標準モード

初のワードが空の FIFO に書き込まれた後、 EMPTY フラグが RDCLK に同期してディアサート

されます。 EMPTY が Low にな り、 RDEN が High になった後、 初のワードが RDCLK の立ち

上がりエッジで DO に送信されます。

FWFT (First Word Fall Through) モード

初のワードは、空の FIFO に書き込まれた後、RDEN のアサート前に自動的に DO に送信されま

す。 次の読み出しで、 EMPTY が Low かつ RDEN が High になっている必要があ り ます。 図 4-20は、 標準モード と FWFT モードの違いを示します。

ALMOSTEMPTY 出力 FIFO のほぼすべての有効エン ト リが読み出されているこ とを示し

ます。 RDCLK に同期しています。 フラグのオフセッ ト値はユー

ザー設定可能です。 フラグをディアサートする際のクロ ッ ク レイ

テンシは、 表 4-16 を参照してください。

RDCOUNT 出力 FIFO のデータ読み出しポインタ。 RDCLK に同期しています。 大

読み出しポインタ値に達すると 、 値がラッ プアラウンド されます。

WRCOUNT 出力 FIFO のデータ書き込みポインタ。 WRCLK に同期しています。 大

書き込みポインタ値に達すると 、 値がラッ プアラウンド されます。

WRERR 出力 FIFO がフルになる と、 追加の書き込みによ りエラー フラグが生成

されます。 WRCLK に同期しています。

RDERR 出力 FIFO が空になる と、 追加の読み出しによ りエラー フラグが生成さ

れます。 RDCLK に同期しています。

表 4-15 : FIFO I/O ポートの名前と説明 (続き)

ポート名 説明 説明

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 147UG190 (v4.5) 2009 年 1 月 9 日

FIFO の動作R

ステータス フラグ

表 4-16 に、 マルチレート FIFO の各フラグのアサート またはディアサートに要するク ロ ッ ク サイ

クル数を示します。 同期 FIFO の場合、 フラグのアサート またはディアサート時のクロ ッ ク サイク

ル レイテンシはあ り ません。 ク ロ ッ クは非同期なので、シ ミ ュレーシ ョ ン モデルはリ ス ト されてい

るディアサート時のレイテンシ サイクルのみを反映します。

EMPTY フラグ

RDCLK に同期してお り、 FIFO の 後のエン ト リ が読み出される と アサー ト されます。 FIFOキューに有効なエン ト リがなくなる と、 読み出しポインタが停止します。 EMPTY フラグは、 FIFOに新しいデータが書き込まれる と、読み出し クロ ッ クの 3 サイクル (標準モード ) または 4 サイクル

(FWFT モード ) 後にディアサート されます。

EMPTY フラグは、 読み出し ク ロ ッ ク ド メ インで使用されます。 EMPTY の立ち上がりエッジは

RDCLK に同期しています。 空の状態は、 WRCLK によって、 通常 RDCLK に非同期で終了しま

図 4-20 : 読み出しサイクルのタイ ミング (標準モード と FWFT モード )

RDCLK

RDEN

EMPTY

DO (Standard)

DO (FWFT)

Previous Data

W1 W2 W3

W1 W2 W3

ug190_4_17_032506

表 4-16 : マルチレート FIFO のフラグ アサートおよびディアサート時のレイテンシ

ステータス フラグ

クロック サイクル レイテンシ(1)

アサート ディアサート

標準 FWFT 標準 FWFT

EMPTY(2) 0 0 3 4

FULL(2) 0 0 3 3

ALMOST EMPTY(3) 1 1 3 3

ALMOST FULL(3) 1 1 3 3

READ ERROR 0 0 0 0

WRITE ERROR 0 0 0 0

メモ :

1. レイテンシは RDCLK および WRCLK に対する値です。

2. 読み出しのク ロ ッ ク エッジおよび書き込みのクロ ッ ク エッジによっては、 EMPTY フラグと FULL フラグが 1 サイ クル後にディアサート されるこ とがあ り ます。

3. 読み出し クロ ッ ク エッジと書き込みクロ ッ ク エッジ間のタイ ミ ングによっては、 ALMOST EMPTY フラグと ALMOST FULL フラグが 1 サイ クル後にディアサート されるこ とがあ り ます。

148 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

す。 したがって、 EMPTY の立ち下がりエッジは、 RDCLK のタイム ド メ インに移動させる必要が

あ り ます。 2 つのク ロ ッ クの位相関係が不明であるため、 複数のフ リ ップフロ ップをカスケード接

続して、 移動によるグ リ ッチやメ タステーブルの問題の発生を回避します。 EMPTY の立ち下がり

エッジは、 空の FIFO への 初の書き込みの後、 RDCLK の数周期分遅れます。 この遅延によ り、

FIFO が空になった後でパフォーマンスは若干落ちますが、 あらゆる状況下で正しい動作が保証さ

れるよ うになり ます。

ALMOSTEMPTY フラグ

FIFO のエン ト リ数が ALMOST_EMPTY_OFFSET 値以下になる とアサート され、読み出しを停止

するよ う警告します。 FIFO のエン ト リ数が ALMOST_EMPTY_OFFSET に 1 を足した値よ り も大

き くなる とディアサート されます。 アサートおよびディアサートは RDCLK に同期しています。 フラグに必要なレイテンシは、 表 4-16 を参照してください。

Virtex-5 FPGA の FIFO を FWFT モードでインスタンシエートする場合、

ALMOST_EMPTY_OFFSET は式 4-1 の条件を満たす値に設定する必要があ り ます。

式 4-1

たとえば、読み出し周波数が書き込み周波数の 1/2 の場合、 ALMOST_EMPTY_OFFSET は 8 以上

の値にする必要があ り ます。 また、 この式は、 読み出し周波数が書き込み周波数以上の場合、

ALMOST_EMPTY_OFFSET は有効な値であればどの値にでもできるこ と も示しています。

RDERR フラグ

EMPTY フラグがアサート される と、 それ以降に読み出しを実行しよ う と しても、 読み出しアドレ

ス ポインタが増加せずに RDERR フ ラグがアサー ト されます。 このフ ラグは、 RDEN または

EMPTY が Low になる とディアサート されます。 また、 RDCLK に同期しています。

FULL フラグ

WRCLK に同期しており、FIFO キューに有効なエン ト リがな くなる とアサート されます。 FIFO がフルの場合、 書き込みポインタが停止します。 Virtex-5 FPGA の場合、 このフラグは 2 回連続した

読み出しから、 書き込みクロ ッ クの 3 サイクル後にディアサート されます。 Virtex-4 FPGA デザイ

ンでは、 後の書き込みから書き込みクロ ッ クの 1 サイクル後にアサート され、 初の読み出から

書き込みクロ ッ クの 3 サイクル後にディアサート されます。

WRERR フラグ

FULL フラグがアサート される と、 それ以降に書き込みを実行しよ う と しても、 書き込みアドレス

ポインタが増加せずに WRERR フラグがアサート されます。 このフラグは、 WREN または FULLが Low になる とディアサート されます。 また、 WRCLK に同期しています。

ALMOSTFULL フラグ

FIFO の空スペース数が ALMOST_FULL_OFFSET 値以下になる とアサート され、 書き込みを停

止するよ う警告します。 FIFO の空のスペース数は ALMOST_FULL_OFFSET に 1 を足した値よ

り も大き く なる とディアサート されます。 アサートおよびディアサートは WRCLK に同期してい

ます。 フラグに必要なレイテンシは、 表 4-16 を参照して ください。

ALMOST_EMPTY_OFFSET 4 RoundupWRCLK frequencyRDCLK frequency-----------------------------------------------⎝ ⎠

⎛ ⎞×≥

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FIFO の属性R

FIFO の属性

表 4-17 に、 FIFO18 および FIFO36 の属性を示し ます。 マルチレー ト FIFO のサイ ズは、

DATA_WIDTH 属性で指定できます。 属性の設定例は、「VHDL および Verilog の FIFO テンプレー

ト 」 を参照してください。

FIFO ALMOST FULL/EMPTY フラグのオフセッ ト範囲

表 4-19 に、 ALMOST EMPTY および ALMOST FULL のオフセッ ト範囲を示します。

表 4-17 : FIFO18 および FIFO36 属性の設定

属性名 タイプ 値デフォル

トメモ

ALMOST_FULL_OFFSET 13 ビッ ト

の 16 進数

表 4-19 を参照 FULL と ALMOSTFULL 状態間の違いを

制御します。 16 進数で指定して ください。

ALMOST_EMPTY_OFFSET 13 ビッ ト

の 16 進数

表 4-19を参照 EMPTY と ALMOSTEMPTY 状態間の違

いを制御します。 16 進数で指定して くださ

い。

FIRST_WORD_FALL_THROUGH 論理値 FALSE、TRUE

FALSE TRUE に設定する と、 RDEN をアサート し

な くても、 空の FIFO に書き込まれた 初

のワードが出力されます。

DO_REG 1 ビッ ト バイナリ

0、 1 1 マルチレート (非同期) FIFO では、 必ず 1 に設定して ください。

同期 FIFO で標準同期 FIFO 動作を行うに

は、 0 に設定する必要があ り ます。 1 に設定

した場合、 同期 FIFO の出力にパイプライ

ン レジスタが効率的に追加されます。 デー

タには、 1 クロ ッ ク サイクルのレイテンシ

があ り ますが、 Clock-to-Out タイ ミ ングは

改善されています。

DATA_WIDTH 整数 4、 9、 18、36、 72

4

LOC(1, 2) 文字列 FIFO18 また

は FIFO36 の有効な位置

FIFO18 または FIFO36 の位置を設定します。

EN_SYN 論理値 FALSE、TRUE

FALSE TRUE に設定する場合、 WRCLK および RDCLK が 1 つになり、 FWFT は FALSE に設定する必要があ り ます。

FALSE に設定した場合は DO_REG を 1 にして ください。

メモ :

1. RAMB18 にも同じ位置が使用されるため、 FIFO18 を FIFO18_X#Y# に制約した場合、 RAMB18 は RAMB18_X#Y# に制約できません。

2. FIFO18 が、 RAMB18 ペアの下の RAMB18_X#Y# に対応するよ う FIFO18_X#Y# に制約されている場合、 RAMB18 を RAMB18 ペアの上の RAMB18_X#Y# に制約できます。

150 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

ALMOST FULL と ALMOST EMPTY のオフセッ ト値は、 通常 10 未満の小さい値に設定され、

FIFO の限界値に近づいているこ とを警告します。 FIFO の全容量は重要ではないため、 ほとんどの

アプリケーシ ョ ンで ALMOST FULL フラグが警告と してだけではなく、 書き込みを停止する信号

と しても使用されます。

表 4-18 : FIFO のワード数

データ幅 ブロック RAM メモリ

FIFO の容量

FIFO18 FIFO36 標準 FWFT

x4 8192 8193 8194

x4 x9 4096 4097 4098

x9 x18 2048 2049 2050

x18 x36 1024 1025 1026

x36 x72 512 513 514

メモ :

1. ALMOST_EMPTY_OFFSET および ALMOST_FULL_OFFSET の値は、 FIFO のワード総数よ り も小さい値にする必要があ り ます。

表 4-19 : FIFO ALMOST FULL/EMPTY フラグのオフセッ ト範囲

データ幅ALMOST_EMPTY_OFFSET

ALMOST_FULL_OFFSET標準 FWFT

FIFO18 FIFO36 低 大 低 大 低 大

マルチレート (非同期) – EN_SYN=FALSE

x4 5 8187 6 8188 4 8187

x4 x9 5 4091 6 4092 4 4091

x9 x18 5 2043 6 2044 4 2043

x18 x36 5 1019 6 1020 4 1019

x36 x72 5 507 6 508 4 507

同期モード – EN_SYN=TRUE

x4 1 8190 1 8190

x4 x9 1 4094 1 4094

x9 x18 1 2046 1 2046

x18 x36 1 1022 1 1022

x36 x72 1 510 1 510

メモ :

1. 状況によって発生する制限については、 148 ページの式 4-1 を参照して ください。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 151UG190 (v4.5) 2009 年 1 月 9 日

VHDL および Verilog の FIFO テンプレートR

同様に、 ALMOST EMPTY フラグを読み出しを停止するために使用できますが、 読み出しの停止

に使用する と、 FIFO に残っている 後のエン ト リ を読み出すこ とができなくな り ます。 そのため、

読み出しは、 ALMOST EMPTY 信号を無視して、 EMPTY がアサート されるまで続行可能です。

ALMOST FULL と ALMOST EMPTY のオフセッ ト 値は、 停止が不可能なブロ ッ ク転送アプ リ

ケーシ ョ ンで、 完全なデータ ブロ ッ クに書き込み/読み出しができるよ うになったこ とを示すため

に使用できます。

設計ツールでのオフセッ ト範囲の設定には、 16 進数を使用してください。

VHDL および Verilog の FIFO テンプレート

VHDL および Verilog のテンプレートは、 ライブラ リ ガイ ドに記載されています。

FIFO のタイ ミング モデルとパラ メータ

表 4-20 に、 FIFO のパラ メータを示します。

表 4-20 : FIFO のタイ ミング パラメータ

パラメータ 機能制御ピン

信号説明

クロック (CLK) に対するセッ トアップとホールド

TRXCK = セッ ト アップ タイム (ク ロ ッ ク エッジの前)TRCKX = ホールド タイム (ク ロ ッ ク エッジの後)

TRDCK_DI/TRCKD_DI

(4)データ入力 DI WRCLK の前後で D1 が安定していなければならない

時間

TRCCK_RDEN/TRCKC_RDEN

(5)リード イネーブル RDEN RDCLK の前後で RDEN が安定していなければならな

い時間

TRCCK_WREN/TRCKC_WREN

(5)ラ イ ト イネーブル WREN WRCLK の前後で WREN が安定していなければなら

ない時間

Clock to Out 遅延

TRCKO_DO(1) clock-to-data 出力 DO RDCLK 後に、 FIFO の DO 出力ポートで出力データが

有効になるまでの時間。 DO_REG = 0 に設定した同期 FIFO は、 マルチレート モードの場合と異なり ます。

TRCKO_AEMPTY(2) Clock-to-almost empty

出力

AEMPTY RDCLK 後に、 FIFO の ALMOSTEMPTY 出力ポート

で ALMOST EMPTY 信号が有効になるまでの時間

TRCKO_AFULL(2) Clock-to-almost full

出力

AFULL WRCLK 後に、FIFO の ALMOSTFULL 出力ポートで ALMOST FULL 信号が有効になるまでの時間

TRCKO_EMPTY(2) Clock-to-empty 出力 EMPTY RDCLK 後に、FIFO の EMPTY 出力ポートで EMPTY

信号が有効になるまでの時間

TRCKO_FULL(2) Clock-to-full 出力 FULL WRCLK 後に、 FIFO の FULL 出力ポートで FULL 信

号が有効になるまでの時間

TRCKO_RDERR(2) Clock-to-read error 出力 RDERR RDCLK 後に、 FIFO の RDERR 出力ポートで READ

ERROR 信号が有効になるまでの時間

152 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

FIFO のタイ ミング特性

FIFO のタイ ミ ング パラ メータについて説明します。 FIFO の機能には、追加データも含まれていま

す。 タイ ミ ング図は、 6 つのケースでのビヘイビアを示します。

• 「ケース 1 : 空の FIFO への書き込み」

• 「ケース 2 : フルまたはほぼフルの FIFO への書き込み」

• 「ケース 3 : フルの FIFO からの読み出し」

• 「ケース 4 : 空またはほぼ空の FIFO からの読み出し」

TRCKO_WRERR(2) Clock-to-write error

出力

WRERR WRCLK 後に、FIFO の WRERR 出力ポートで WRITE ERROR 信号が有効になるまでの時間

TRCKO_RDCOUNT(3) Clock-to-read pointer

出力

RDCOUNT RDCLK 後に、 FIFO の RDCOUNT 出力ポートで READ POINTER 信号が有効になるまでの時間

TRCKO_WRCOUNT(3) Clock-to-write pointer

出力

WRCOUNT WRCLK 後に、 FIFO の WRCOUNT 出力ポートで WRITE POINTER 信号が有効になるまでの時間

Reset to Out

TRCO_AEMPTY Reset to almost empty

出力

AEMPTY リセッ ト後に、 FIFO の ALMOSTEMPTY 出力ポート

で ALMOST EMPTY 信号が有効になるまでの時間

TRCO_AFULL Reset to almost full 出力 AFULL リセッ ト後に、 FIFO の ALMOSTFULL 出力ポートで ALMOST FULL 信号が有効になるまでの時間

TRCO_EMPTY Reset to empty 出力 EMPTY リセッ ト後に、FIFO の EMPTY 出力ポートで EMPTY 信号が有効になるまでの時間

TRCO_FULL Reset to full 出力 FULL リセッ ト後に、 FIFO の FULL 出力ポートで FULL 信号が有効になるまでの時間

TRCO_RDERR Reset to read error 出力 RDERR リセッ ト後に、 FIFO の RDERR 出力ポートで READ ERROR 信号が有効になるまでの時間

TRCO_WRERR Reset to write error 出力 WRERR リセッ ト後に、FIFO の WRERR 出力ポートで WRITE ERROR 信号が有効になるまでの時間

TRCO_RDCOUNT Reset to read pointer

出力

RDCOUNT リセッ ト後に、 FIFO の RDCOUNT 出力ポートで READ POINTER 信号が有効になるまでの時間

TRCO_WRCOUNT Reset to write pointer

出力

WRCOUNT リセッ ト後に、 FIFO の WRCOUNT 出力ポートで WRITE POINTER 信号が有効になるまでの時間

メモ :

1. TRCKO_DO にはパリ テ ィ出力 (TRCKO_DOP) が含まれます。

2. 『Virtex-5 データシート 』 では、 TRCKO_AEMPTY、 TRCKO_AFULL、 TRCKO_EMPTY、 TRCKO_FULL、 TRCKO_RDERR、 TRCKO_WRERR は TRCKO_FLAGS に含まれています。

3. 『Virtex-5 データシート 』 では、 TRCKO_RDCOUNT および TRCKO_WRCOUNT は TRCKO_POINTERS に含まれています。

4. TRCDCK_DI には、 パリ テ ィ入力 (TRCDCK_DIP) が含まれています。

5. 『Virtex-5 データシート 』 では、 ラ イ ト / リード イネーブルが TRCCK_EN に含まれています。

表 4-20 : FIFO のタイ ミング パラメータ (続き)

パラメータ 機能制御ピン

信号説明

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 153UG190 (v4.5) 2009 年 1 月 9 日

FIFO のタイ ミング モデルとパラメータR

• 「ケース 5 : すべてのフラグを リセッ ト 」

• 「ケース 6 : マルチレート FIFO の同時読み出しおよび書き込み」

ケース 1 : 空の FIFO への書き込み

図 4-21 に示す動作の前に、 FIFO は完全に空になっています。

クロック イベント 1 およびクロック イベン ト 3 : 書き込みと EMPTY 信号のディアサート

空の FIFO への書き込みでは、 初のアドレスにある FIFO の内容が DI ピンのデータ値に置き換

えられます。 FIFO にデータが書き込まれる と、読み出し クロ ッ クの 3 サイクル分後 (FWFT モード

の場合は読み出し ク ロ ッ クの 4 サイ クル分後)、 EMPTY 信号がディ アサー ト されます。 また、

RDCOUNT は、 内部読み出しでデータが出力レジスタにプ リ ロード されるごとに 1 つずつインク

リ メン ト します。

図 4-21 に、 FWFT モードのタイ ミ ング図を示します。 クロ ッ ク イベン ト 1 は書き込みクロ ッ クに

対応し、 ク ロ ッ ク イベン ト 3 は読み出し ク ロ ッ クに対応しています。 ク ロ ッ ク イベン ト 3 は、 ク

ロ ッ ク イベン ト 1 から読み出しク ロ ッ クの 4 サイクル分後に発生します。

• ク ロ ッ ク イベン ト 1 (WRCLK) の TFDCK_DI 前に、 データ 00 が FIFO の DI 入力で有効にな

り ます。

• ク ロ ッ ク イベン ト 1 (WRCLK) の TFCCK_WREN 前に、 ライ ト イネーブルが FIFO の WREN入力で有効になり ます。

• ク ロ ッ ク イベン ト 3 (RDCLK) よ り TFCKO_DO 後に、データ 00 が FIFO の DO 出力で有効に

なり ます。 標準モードでは、 データ 00 は FIFO の DO 出力ピンに送信されません。

• ク ロ ッ ク イベン ト 3 (RDCLK) よ り TFCKO_EMPTY 後に、 EMPTY 信号がディアサート されま

す。 標準モードでは、 ク ロ ッ ク イベン ト 3 よ り読み出しク ロ ッ クの 1 サイ クル分前に EMPTYがディアサート されます。

WRCLK の立ち上がりエッジが RDCLK の立ち上がりエッジに近い場合、EMPTY 信号が RDCLKの 1 周期後にディアサート されるこ とがあ り ます。

図 4-21 : 空の FIFO への書き込み (FWFT モード )

ug190_4_18_032506

00

1 42 3

01 02 03 04

00

05 06

WRCLK

WREN

DI

RDCLK

RDEN

DO

EMPTY

AEMPTY

TFCCK_WREN

TFDCK_DI TFDCK_DI

TFCKO_DO

TFCKO_EMPTY

TFCKO_AEMPTY

154 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

クロック イベン ト 2 およびクロック イベン ト 4 : 書き込みと ALMOST EMPTY 信号の

ディアサート

4 つ目のデータが FIFO に書き込まれてから読み出しク ロッ クの 3 サイクル分後に、

ALMOSTEMPTY 信号がディアサート され、 FIFO が 「ほぼ空」 の状態ではなくなったこ とが示さ

れます。

図 4-21 に、 FWFT モードのタイ ミ ング図を示します。 クロ ッ ク イベン ト 2 は書き込みクロ ッ クに

対応し、 ク ロ ッ ク イベン ト 4 は読み出し ク ロ ッ クに対応しています。 ク ロ ッ ク イベン ト 4 は、 ク

ロ ッ ク イベン ト 2 から読み出しク ロ ッ クの 3 サイクル分後に発生します。

• ク ロ ッ ク イベン ト 2 (WRCLK) よ り TFDCK_DI 前に、 データ 03 が FIFO の DI 入力で有効に

なり ます。

• ライ ト イネーブルは、 FIFO の WREN 入力でアサート された状態に保持されます。

• ク ロ ッ ク イベン ト 4 では読み出しが実行されていないため、 FIFO の DO 出力は 00 に保持さ

れます。 標準モードの場合、 データ 00 も FIFO の DO 出力に送信されません。

• ク ロ ッ ク イベン ト 4 (RDCLK) よ り TFCKO_AEMPTY 後に、 ALMOST EMPTY 信号が

AEMPTY ピンにディアサート されます。 標準モードでも、 FWFT モード と同様に ALMOSTEMPTY 信号がディアサート されます。

WRCLK の立ち上が り エ ッ ジが RDCLK の立ち上が り エ ッ ジに近い場合、 AEMPTY 信号が

RDCLK の 1 周期後にディアサート されるこ とがあ り ます。

ケース 2 : フルまたはほぼフルの FIFO への書き込み

図 4-22 に示す動作の前に、FIFO はほぼ完全にフルになっています。 このタイ ミ ング図は、標準モー

ド と FWFT モードの両方を表します。

クロック イベン ト 1 : 書き込みと ALMOST FULL 信号のアサート

ほぼフルの FIFO への書き込み中に、 ALMOST FULL 信号がアサート されます。

• ク ロ ッ ク イベン ト 1 (WRCLK) の TFDCK_DI 前に、 データ 00 が FIFO の DI 入力で有効にな

り ます。

図 4-22 : フルまたはほぼフルの FIFO への書き込み

ug190_4_18_012605

00 01 02 03 04 05 06

WRCLK

WREN

DI

RDCLK

RDEN

FULL

AFULL

WRERR

1 42 3

TFDCK_DI TFDCK_DITFDCK_DI

TFCKO_AFULL

TFCKO_WERR

TFCKO_FULL

TFCCK_WREN

TFCKO_WERR

TFCCK_WREN

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 155UG190 (v4.5) 2009 年 1 月 9 日

FIFO のタイ ミング モデルとパラメータR

• ク ロ ッ ク イベン ト 1 (WRCLK) の TFCCK_WREN 前に、 ライ ト イネーブルが FIFO の WREN入力で有効になり ます。

• ク ロ ッ ク イベン ト 1 (WRCLK) の 1 クロ ッ ク サイ クルと TFCKO_AFULL 後に、 ALMOSTFULL 信号が FIFO の AFULL 出力ピンにアサート されます。

クロック イベン ト 2 : 書き込みと FULL 信号のアサート

FULL 信号は、 FIFO がフルになる とアサート されます。

• ク ロ ッ ク イベン ト 2 (WRCLK) の TFDCK_DI 前に、 データ 04 が FIFO の DI 入力で有効にな

り ます。

• ライ ト イネーブルは、 FIFO の WREN 入力でアサート された状態に保持されます。

• ク ロ ッ ク イベン ト 2 (WRCLK) の TFCKO_FULL 後に、 FULL 信号が FIFO の FULL 出力でア

サート されます。

FIFO がフルであ り、 読み出しに続いて書き込みが実行される場合、 FULL 信号がアサート された

状態に保持されます。

クロック イベン ト 3 : 書き込みと WRITE ERROR 信号のアサート

WRITE ERROR 信号は、 FIFO がフルの状態にあるために、 FIFO に送信されたデータが書き込ま

れない場合にアサート されます。

• ク ロ ッ ク イベン ト 3 (WRCLK) の TFDCK_DI 前に、 データ 05 が FIFO の DI 入力で有効にな

り ます。

• ライ ト イネーブルは、 FIFO の WREN 入力でアサート された状態に保持されます。

• ク ロ ッ ク イベン ト 3 (WRCLK) の TFCKO_WRERR 後に、 WRITE ERROR 信号が FIFO のWRERR 出力ピンにアサート されます。 データ 05 は FIFO に書き込まれません。

クロック イベン ト 4 : 書き込みと WRITE ERROR 信号のディアサート

WRITE ERROR 信号は、 フルの FIFO への書き込みを停止する と、 ディアサート されます。

• ク ロ ッ ク イベン ト 4 (WRCLK) の TFCCK_WREN 前に、 ライ ト イネーブルが FIFO の WREN入力でディアサート されます。

• ク ロ ッ ク イベン ト 4 (WRCLK) の TFCKO_WRERR 後に、 WRITE ERROR 信号が FIFO のWRERR 出力ピンにディアサート されます。

WRITE ERROR 信号は、 書き込みクロ ッ クの立ち上がりエッジごとにアサート /ディアサート され

ます。 ライ ト イネーブル信号と FULL 信号が TRUE である限り、WRITE ERROR 信号はアサート

の状態に保持されます。

156 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

ケース 3 : フルの FIFO からの読み出し

図 4-23 に示す動作の前に、 FIFO は完全にフルになっています。

クロック イベン ト 1 およびクロッ ク イベン ト 2 : 読み出しと FULL 信号のディアサート

フルの FIFO からの読み出しでは、 初のアドレスにある FIFO の内容が FIFO の DO 出力に送信

されます。 2 度の RDEN 処理によって FIFO がフルの状態でなくなる と、 WRCLK の 3 ク ロ ッ ク

サイ クル後に FULL 信号がディアサート されます。

図 4-23 の例は、 標準モード と FWFT モードの両方を表します。 クロ ッ ク イベン ト 1 および 2 は、

読み出しク ロ ッ クに対応します。 ク ロ ッ ク イベン ト 4 は、ク ロ ッ ク イベン ト 2 から書き込みクロ ッ

クの 3 サイクル分後に発生します。

• ク ロ ッ ク イベン ト 1 (RDCLK) の TFCCK_RDEN 前に、 リード イネーブルが FIFO の RDEN 入力でアサート されます。

• ク ロ ッ ク イベン ト 1 (RDCLK) の TFCKO_DO 後に、 データ 00 が FIFO の DO 出力で有効に

なり ます。

• ク ロ ッ ク イベン ト 4 (WRCLK) の TFCKO_FULL 後に、 FULL 信号がディアサート されます。

RDCLK の立ち上がりエッジが WRCLK の立ち上がりエッジに近い場合、 FULL 信号が WRCLKの 1 周期後にディアサート されるこ とがあ り ます。

クロック イベン ト 3 およびクロック イベン ト 5 : 読み出しと ALMOST FULL 信号の

ディアサート

4 つ目のデータが FIFO から読み出される と、 書き込みク ロ ッ クの 3 サイ クル分後に ALMOSTFULL 信号がディアサート され、 FIFO がほぼフルの状態ではなくなったこ とが示されます。

図 4-23 の例は、標準モード と FWFT モードの両方を表します。 ク ロ ッ ク イベン ト 3 は読み出し ク

ロ ッ クに、クロ ッ ク イベン ト 5 は書き込みクロ ッ クに対応しています。 ク ロ ッ ク イベン ト 5 は、ク

ロ ッ ク イベン ト 3 から書き込みクロ ッ クの 3 サイクル分後に発生します。

• リード イネーブルは、 FIFO の RDEN 入力でアサート された状態に保持されます。

• ク ロ ッ ク イベン ト 5 (RDCLK) の TFCKO_AFULL 後に、 ALMOST FULL 信号が AFULL ピン

でディアサート されます。

図 4-23 : フルの FIFO からの読み出し

ug190_4_19_040606

1 542

020100 03 04 05 06

3

WRCLK

WREN

RDCLK

RDEN

DO

FULL

AFULL

TFCCK_RDEN

TFCKO_DO

TFCKO_AFULLTFCKO_FULL

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 157UG190 (v4.5) 2009 年 1 月 9 日

FIFO のタイ ミング モデルとパラメータR

読み出し クロ ッ クの立ち上がりエッジと書き込みクロ ッ クの立ち上がりエッジ間には、 AFULL がディアサート されるよ う 小時間の要件があ り ます。 この要件が満たされていないと、 AFULL のディアサートに追加の書き込みクロ ッ ク サイクルが必要になるこ とがあ り ます。

ケース 4 : 空またはほぼ空の FIFO からの読み出し

図 4-24 に示す動作の前に、FIFO はほぼ完全に空になっています。 このタイ ミ ング図では、標準モー

ドを表します。 FWFT モードでは、 これよ り も読み出しクロ ッ クの 1 サイクル分前に DO にデータ

が現れます。

クロック イベン ト 1 : 読み出しと ALMOST EMPTY 信号のアサート

ほぼ空の FIFO からの読み出し中に、 ALMOST EMPTY 信号がアサート されます。

• ク ロ ッ ク イベン ト 1 (RDCLK) の TFCCK_RDEN 前に、 リード イネーブルが FIFO の RDEN 入力でアサート されます。

• ク ロ ッ ク イベン ト 1 (RDCLK) の TFCKO_DO 後に、データ 00 が FIFO の DO 出力で有効にな

り ます。

• ク ロ ッ ク イベン ト 1 (RDCLK) の 1 クロ ッ ク サイクルと TFCKO_AEMPTY 後に、 FIFO のAEMPTY 出力ピンで ALMOST EMPTY 信号がアサート されます。

クロック イベン ト 2 : 読み出しと EMPTY 信号のアサート

EMPTY 信号は、 FIFO が空になる とアサート されます。

• リード イネーブルは、 FIFO の RDEN 入力でアサート された状態に保持されます。

• ク ロ ッ ク イベン ト 2 (RDCLK) の TFCKO_DO 後に、 データ 04 ( 後のデータ) が FIFO の DO出力で有効になり ます。

• ク ロ ッ ク イベン ト 2 (RDCLK) の TFCKO_EMPTY 後に、 EMPTY 信号が FIFO の EMPTY 出力

ピンでアサート されます。

FIFO が空で、 書き込みに続いて読み出しが実行された場合、 EMPTY 信号がアサート された状態

に保持されます。

図 4-24 : 空またはほぼ空の FIFO からの読み出し (標準モード )

ug190_4_21_032506

1 42

020100 03 04

3

WRCLK

WREN

RDCLK

RDEN

DO

EMPTY

AEMPTY

RDERR

TFCCK_RDEN

TFCKO_AEMPTY

TFCKO_DO TFCKO_DO

TFCKO_EMPTY

TFCCK_RDEN

TFCKO_RDERR

TFCKO_RDERR

158 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

クロック イベン ト 3 : 読み出しと READ ERROR 信号のアサート

READ ERROR 信号は、 FIFO が空の状態であるため、 読み出すデータがない場合にアサート され

ます。

• リード イネーブルは、 FIFO の RDEN 入力でアサート された状態に保持されます。

• ク ロ ッ ク イベン ト 3 (RDCLK) の TFCKO_RDERR 後に、 READ ERROR 信号が FIFO のRDERR 出力ピンでアサート されます。

• データ 04 は、 FIFO の DO 出力にそのまま保持されます。

クロック イベン ト 4 : 読み出しと READ ERROR 信号のディアサート

READ ERROR 信号は、 空の FIFO からの読み出しを停止する とディアサート されます。

• ク ロ ッ ク イベン ト 4 (RDCLK) の TFCCK_RDEN 前に、 リード イネーブルが FIFO の RDEN 入力ピンでディアサート されます。

• ク ロ ッ ク イベン ト 4 (RDCLK) の TFCKO_RDERR 後に、 READ ERROR 信号が FIFO のRDERR 出力ピンでディアサート されます。

READ ERROR 信号は、 読み出し ク ロ ッ クの立ち上がりエッジごとにアサート /ディアサート され

ます。 リード イネーブル信号と EMPTY 信号が TRUE である限り、 READ ERROR 信号はアサー

ト された状態に保持されます。

ケース 5 : すべてのフラグをリセッ ト

リセッ ト信号がアサート される と、 すべてのフラグがリセッ ト されます。

• リセッ ト (RST) の TFCO_EMPTY 後に、 EMPTY 信号が FIFO の EMPTY 出力ピンでアサート

されます。

• リセッ ト (RST) の TFCO_AEMPTY 後に、 EMPTY 信号が FIFO の AEMPTY 出力ピンでアサー

ト されます。

• リセッ ト (RST) の TFCO_FULL 後に、 FULL 信号が FIFO の FULL 出力ピンでディアサート さ

れます。

• リセッ ト (RST) の TFCO_AFULL 後に、 ALMOST FULL 信号が FIFO の AFULL 出力ピンで

ディアサート されます。

図 4-25 : すべてのフラグをリセッ ト

ug190_4_22_032506

WRCLK

RST

RDCLK

EMPTY

AEMPTY

FULL

AFULL

TFCO_EMPTY

TFCO_AEMPTY

TFCO_FULL

TFCO_AFULL

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 159UG190 (v4.5) 2009 年 1 月 9 日

FIFO のアプリケーシ ョ ンR

リ セッ トは、 すべてのフラグを リセッ トする非同期信号です。 すべての内部ステート とフラグが正

しい値にリセッ ト されるよ う、 リセッ ト信号を読み出し /書き込みクロ ッ クの 3 サイクル間 High に保持してください。

ケース 6 : マルチレート FIFO の同時読み出しおよび書き込み

ステータス フラグをアサートする状態の FIFO の場合、非同期 FIFO の同時読み出しおよび書き込

み動作は確定したものではあ り ません。 FIFO ロジッ クでフラグをアサートするか、しないかの状況

が判断されますが、ソフ ト ウェアのシ ミ ュレーシ ョ ン モデルにこれが反映されなために不一致が起

こ る可能性があ り ます。 RDCLK および WRCLK に 1 つのク ロ ッ ク信号を使用している と きは、

FIFO を同期モード (EN_SYN=TRUE) で使用して ください。

FIFO のアプリケーショ ン

Virtex-5 FPGA の FIFO ブロ ッ ク よ り大きなサイズの FIFO は次のよ うに作成できます。

• 2 つ以上の FIFO をカスケード接続してワード数の多い FIFO を作成

• 2 つ以上の FIFO を並列接続してビッ ト数の多い FIFO を作成

FIFO をカスケード接続してワード数を増加

図 4-26 では、 N 個の FIFO36 をカスケード接続してワード数を増やしています。 初から N-1 番目までの FIFO を FWFT モードに設定し、 外部リ ソースを使用して接続します。 このアプ リ ケー

シ ョ ンのデータ レイテンシは各 FIFO レイテンシの和となり、 大周波数はフ ィードバッ ク パスで

制限されます。 NOR ゲートは、 CLB ロジッ クを使用してインプリ メン ト します。

• N は 2 以上で、 N が 2 のと きは中央にある FIFO は必要あ り ません。

• WRCLK が RDCLK よ り高速な場合、 INTCLK = WRCLK です。

• WRCLK が RDCLK と同じ速度、 またはこれよ り低速な場合、 INTCLK = RDCLK です。

• ALMOST_EMPTY のしきい値は N 番目の FIFO で設定され、ALMOST_FULL のしきい価は

初の FIFO で設定されます。

図 4-26 : FIFO をカスケード接続してワード数を増加

ug190_4_23_090407

DO<3:0>

ALMOSTEMPTY

EMPTY

ALMOSTEMPTY

EMPTY

ALMOSTFULL

FULLRDCLKWRCLK

DI<3:0> DO<3:0>

RDEN

WREN

DI<3:0>

RDENRDCLK

WREN

WRCLK

RDCLKWRCLK

DI<3:0> DO<3:0>

FULLRDEN

WREN

INTCLK

N x 8K x 4 FIFO

EMPTY

FIFO 1

FWFTMode

RDCLKWRCLK

DI<3:0> DO<3:0>

RDEN

WREN EMPTY

FULL

FIFO 2 ... (N–1)

FWFTMode

FIFO N

ALMOSTFULL

FULL

160 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

FIFO を並列接続してビッ ト数を増加

図 4-27 に示すよ うに、 Virtex-5 FPGA の FIFO36 を接続する こ とによって、 デザインの幅を増加

させるこ とができます。 AND/OR ゲートのインプリ メン トには、CLB ロジッ クが使用されます。す

べての FIFO AFULL 信号を OR 接続して出力 AFULL 信号を作成し、 すべての FIFO EMPTY 信号を OR 接続して出力 EMPTY 信号を作成します。 大周波数は、ロジッ ク ゲートのフ ィードバッ

ク パスによって制限されます。

ビルト イン エラー訂正

シンプル デュアル ポート ブロ ッ ク RAM は、72 ビッ ト幅の RAM に追加の 8 ビッ ト を使用し、ハ

ミ ング コード エラー訂正機能を備える 512 x 64 RAM と してコンフ ィギュレーシ ョ ンできます。

この動作はユーザーからは確認できません。

8 つの保護ビッ ト (ECCPARITY) は各書き込み中に生成され、 64 ビッ ト のデータ と共にメモ リに

格納されます。 この ECCPARITY ビッ トは、 読み出し中にシングル ビッ ト エラーの訂正や、 ダブ

ルビッ ト エラーの検知 (訂正は行わない) に使用されます。 また、 ECCPARITY ビッ トのメモ リへ

の書き込みおよび FPGA ファブリ ッ クへの出力には WRCLKの立ち上がりエッジが使用されます。

ECCPARITY 出力ビッ トに利用可能な、 オプシ ョ ンの出力レジスタはあ り ません。

各読み出し中、72 ビッ トのデータ (64 ビッ トのデータ と 8 ビッ トのパリティ ) がメモ リから読み出

され、 ECC デコーダに入 り ます。 ECC デコーダは 2 つのステータ ス出力 (SBITERR および

DBITERR) を生成し、 これらは 3 つの読み出し結果 (エラーなし、 シングル ビッ ト エラーの訂正、

ダブル ビッ ト エラーの検知) のいずれかを示すために使用されます。 標準 ECC モードの場合、 読

み出しはメモ リ アレ イにあるエラーは修正せず、 訂正後のデータを DO に出力するのみです。

FMAX を向上させるには、 DO_REG 属性によって制御されたオプシ ョ ンのレジスタをデータ出力

(DO)、 SBITERR、 および DBITERR に使用できます。

この ECC コ ンフ ィ ギ ュ レーシ ョ ン オプシ ョ ンは、 RAMB36 シンプル デュ アル ポー ト

(RAMB36SDP) プリ ミ テ ィブまたは FIFO36 プ リ ミ テ ィブで使用可能です。 Virtex-5 FPGA デザ

インにマップされた Virtex-4 FPGA の ECC ブロ ッ ク RAM は、 RAMB36 サイ ト全体を使用しま

す。 なお、 FIFO36_72 では、 標準モードの ECC のみがサポート されています。

図 4-27 : 例 : FIFO を並列接続して幅を増加

RDCLK

WRCLK

DIN<71:0>

RDEN

WREN

RDCLK

WRCLK

DIN<71:0>DOUT<71:0>

EMPTYRDEN

WREN

AFULL

DOUT<71:0>

EMPTY

AFULL

DIN<71:0>

DIN<143:72>

DOUT<71:0>

DOUT<143:72>

RDEN

WREN

WRCLK

RDCLK

512 x 144 FIFO

FIFO #1

FIFO #2

AFULL

EMPTY

ug190_4_24_012706

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 161UG190 (v4.5) 2009 年 1 月 9 日

ビルト イン エラー訂正R

ECC モードの概要

標準 ECC モード (EN_ECC_READ = TRUE および EN_ECC_WRITE = TRUE) では、エンコーダ

およびデコーダの両方が使用できます。 書き込み中、 64 ビ ッ ト のデータ と ECC で生成された 8ビッ ト のパリ テ ィがメモ リに格納され、 外部パリ テ ィ ビッ トは無視されます。 また、 読み出しで

は、 デコード された 72 ビッ トのデータおよびパリティが読み出されます。

エンコーダとデコーダに別々にアクセスし、 RAMB36SDP で外部使用するこ と も可能です。 エン

コーダを個別に使用するには、 DI ポートからデータを送信して ECCPARITY 出力ポート をサンプ

ルします。 デコーダを個別に使用するには、 エンコーダを無効にしてデータをブロ ッ ク RAM に書

き込み、 ブロ ッ ク RAM から修正されたデータおよびステータス ビッ ト を読み出します ( 「ブロ ッ

ク RAM および FIFO の ECC 属性」 )。

デコーダ専用の ECC モードでデコーダを使用するには、 EN_ECC_WRITE = FALSE および

EN_ECC_READ = TRUE と設定してください。

エンコーダは、 次の 2 つの方法で使用できます。

• 標準モードの ECC でエンコーダを使用するには、 (EN_ECC_WRITE = TRUE および

EN_ECC_READ = TRUE) と設定します。 このモードでは、 DI のセッ ト アップ タイムは短縮

しますが、 ECCPARITY の Clock-to-Out は長くな り ます。

• エンコーダ専用モードで ECC を使用するには、 (EN_ECC_WRITE = TRUE および

EN_ECC_READ = FALSE) と設定します。このモードでは、DI のセッ ト アップ タイムが長く

なり ますが、 ECCPARITY の Clock-to-Out が短縮します。

ECC モードを使用する場合のブロ ッ ク RAM の機能は次のよ うにな り ます。

• ブロ ッ ク RAM ポートのアドレス、ク ロ ッ ク、イネーブル入力は独立していますが、1 つのポー

ト が書き込み専用ポー ト に、 も う 1 つのポー ト が読み出し専用ポー ト にな り ます (シンプル

デュアル ポート )。

• DO は、 エラー訂正後の読み出しデータを表します。

• DO の値は、 次のアクティブな読み出しまで有効なまま保持されます。

• 非同期クロ ッ クを使用していても、 エンコード とデコードを同時に実行できますが、 読み出し

アドレス と書き込みアドレスが同一の場合、クロ ッ クのタイ ミ ングに注意する必要があ り ます。

• 通常のブロ ッ ク RAM の動作での READ_FIRST または WRITE_FIRST モードは、 ECC コン

フ ィギュレーシ ョ ンでは使用できません。

162 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

ブロック RAM ECC アーキテクチャの上面図

図 4-28 に、 ECC モードの Virtex-5 FPGA のブロ ッ ク RAM の上面図を示します。

図 4-28 : ブロック RAM ECC の上面図

wraddr 9

Data InEN_ECC_WRITE

EN_ECC_READ

EN_ECC_READ

DataOut

ParityOut

rdaddr 9

BRAM512 x 72

64-bitECC

Encode

64

64

64

DI[63:0]

DO[63:0]

0

1

Decodeand

Correct

64

64

RDADDR[8:0]

WRADDR[8:0]

8

DOP[7:0]

8ECCPARITY[7:0]

8

8

DIP[7:0] 8

ug190_4_25_071707

8

0

1

0

1

81

0

1

0

11

DO_REG

0

164

Q D

DBITERR

DO_REG

0

11

Q D

SBITERR

DO_REG

0

11

Q D

DO_REG

0

18

Q D

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 163UG190 (v4.5) 2009 年 1 月 9 日

ビルト イン エラー訂正R

ブロック RAM および FIFO の ECC プリ ミテ ィブ

図 4-29 にブロ ッ ク RAM (RAMB36SDP) ECC プリ ミ ティブを示し、 図 4-30 に FIFO36_72 ECCプリ ミ ティブを示します。 FIFO36_72 は標準モードのみをサポート します。

図 4-29 : RAMB36SDP : ブロック RAM ECC プリ ミテ ィブ

図 4-30 : FIFO36_72 : FIFO ECC プリ ミテ ィブ

SBITERR

DI[63:0]

WRADDR[8:0]

RDADDR[8:0]

SSR

WRCLK

DIP[7:0](Decode Only)

ECCPARITY[7:0](Standard or

Encode Only)

DBITERR

DO[63:0]

DOP[7:0]

WREN

RDEN

RDCLK

ug190_4_26_022207

RAMB36SDP

SBITERR

DI[63:0]

RST

WRCLK

DIP[7:0]ECCPARITY[7:0]

DBITERR

DO[63:0]

DOP[7:0]

WREN

RDEN

RDCLK

ug190_4_34_022207

FIFO36_72

EMPTY

FULL

ALMOSTEMPTY

ALMOSTFULL

RDERR

WRERR

RDCOUNT[8:0]

WRCOUNT[8:0]

164 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

ブロック RAM と FIFO の ECC ポート記述

表 4-21 に、 ブロ ッ ク RAM ECC I/O ポートの名前と説明を示します。

表 4-21 : ブロック RAM ECC ポートの名前と説明

ポート名 方向 説明

DI[63:0] 入力 データ入力バス

DIP[7:0] 入力 データ入力パリティ バス。 デコード専用モードで、 あらかじめ算出された ECC パリ

ティ ビッ トの入力に使用されます。

WRADDR[8:0] 入力 書き込みアドレス バス

RDADDR[8:0] 入力 読み出しアドレス バス

WREN 入力 書き込みイネーブル。 WREN = 1 の場合、データがメモリに書き込まれ、 WREN = 0 の場合は書き込みが無効とな り ます。

RDEN 入力 読み出しイネーブル。 RDEN = 1 の場合、 データがメモリから読み出され、 RDEN = 0 の場合は読み出しが無効とな り ます。

SSR 入力 ブロッ ク RAM ECC プリ ミ ティブの使用時はサポート されていません。 常に GND に接続して ください。

WRCLK 入力 書き込み用クロ ッ ク

RDCLK 入力 読み出し用クロ ッ ク

DO[63:0] 出力 データ出力バス

DOP[7:0] 出力 データ出力パリティ バス。 エンコード専用モードで、 格納された ECC パリティ ビッ ト

の出力に使用されます。

SBITERR(1) 出力 シングル ビッ ト エラー ステータス

DBITERR(1) 出力 ダブル ビッ ト エラー ステータス

ECCPARITY[7:0] 出力 ECC エンコーダ ステート バス

メモ :

1. ブロ ッ ク RAM ECC ロジッ クにインプ リ メ ン ト されたハミ ング コードは、 検知可能なエラーなし、 DO でのシングル ビッ ト エラーの検知と訂正 (メモ リでは訂正されない)、 ダブル ビッ ト エラーの検知 (訂正はされない) とい う 3 つの状態のう ちいずれかを検知します。 SBITERR および DBITERR がその状態を示します。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 165UG190 (v4.5) 2009 年 1 月 9 日

ビルト イン エラー訂正R

表 4-22 に FIFO ECC I/O ポートの名前と説明を示します。

表 4-22 : FIFO ECC ポートの名前と説明

ポート名 方向 説明

DI[63:0] 入力 データ入力バス

DIP[7:0] 入力 データ入力パリティ バス。 標準モードの使用時は使用されない

WREN 入力 書き込みイネーブル。 WREN = 1 の場合、データがメモ リに書き込まれ、 WREN = 0 の場合は書き込みが無効とな り ます。

RDEN 入力 読み出しイネーブル。 RDEN = 1 の場合、 データがメモ リから読み出され、 RDEN = 0 の場合は読み出しが無効とな り ます。

RST 入力 FIFO カウンタおよびフラグの非同期リセッ トです。 ク ロ ッ クの 3 サイクル間、 リセッ

トする必要があ り ます。 DO あるいは ECC に影響を与えるこ とはあ り ません。

WRCLK 入力 書き込み用クロ ッ ク

RDCLK 入力 読み出し用クロ ッ ク

DO[63:0] 出力 データ出力バス

DOP[7:0] 出力 データ出力パリティ バス

SBITERR(1) 出力 シングル ビッ ト エラー ステータス

DBITERR(1) 出力 ダブル ビッ ト エラー ステータス

ECCPARITY[7:0] 出力 ECC エンコーダ出力バス

FULL 出力 FIFO FULL フラグ

ALMOSTFULL 出力 FIFO ALMOSTFULL フラグ

EMPTY 出力 FIFO EMPTY フラグ

ALMOSTEMPTY 出力 FIFO ALMOSTEMPTY フラグ

RDCOUNT 出力 FIFO データ読み出しポインタ

WRCOUNT 出力 FIFO データ書き込みポインタ

WRERR 出力 FIFO がフルのと き、 追加の書き込みによってエラー フラグが生成されます。

RDERR 出力 FIFO が空のとき、 追加の読み出しによってエラー フラグが生成されます。

メモ :

1. FIFO ECC ロジッ クにインプ リ メ ン ト されたハミ ング コードは、 検知可能なエラーなし、 DO でのシングル ビッ ト エラーの検知と訂正 (メモ リでは訂正されない)、 ダブル ビッ ト エラーの検知とい う 3 つの状態のうちいずれかを検知します。 そして、 SBITERR および DBITERR がその状態を示します。

166 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

ブロック RAM および FIFO の ECC 属性

RAMB36SDP プリ ミ ティブを使用する と、 デコードおよび訂正ロジッ クのビルト イン レジスタに

加え、 DO_REG で制御されるオプシ ョ ンのパイプライン レジスタが使用できます。 このレジスタ

の使用によ り、レイテンシは 1 つ追加されますが、高い性能を実現できます。 表 4-23 および表 4-24で、 ブロ ッ ク RAM と FIFO の ECC 属性について説明します。

表 4-23 : ブロック RAM (RAMB36SDP) 属性

属性名 タイプ 値 デフォルト メモ

EN_ECC_WRITE 論理値 TRUE、 FALSE FALSE ECC エンコーダを有効にするには TRUE に設定

EN_ECC_READ 論理値 TRUE、 FALSE FALSE ECC デコーダを有効にするには TRUE に設定

DO_REG バイナリの

1 ビッ ト0、 1 0 レジスタ モードまたはラ ッチ モードを有効にする

表 4-24 : FIFO (FIFO36_72) 属性

属性名 タイプ 値 デフォルト メモ

EN_ECC_WRITE論理値

TRUE、 FALSE

FALSE FIFO36_72 で ECC 機能を有効にするには、

両属性を TRUE に設定する

EN_ECC_READ論理値

TRUE、 FALSE

FALSE

DO_REGバイナリの

1 ビッ ト0、 1 1

レジスタ モードまたはラ ッチ モードを有効

にする。 マルチレートおよび同期 FIFO の詳

細は、 表 4-17 を参照

EN_SYN

論理値TRUE、 FALSE

FALSE

TRUE に設定する と、 WRCLK と RDCLK が 1 つになり、 FWFT は FALSE に設定する

必要がある。 FALSE に設定時は、 DO_REG を 1 にする

ALMOST_EMPTY_OFFSET 16 進数の

9 ビッ ト

表 4-19 参照

表 4-19 参照

EMPTY と ALMOST_EMPTY 状態間の違

いを定める。 16 進数を使用して設定する

ALMOST_FULL_OFFSET 16 進数の

9 ビッ ト

表 4-19 参照

表 4-19参照

FULL と ALMOST_FULL 状態間の違いを

定める。 16 進数を使用して設定する

FIRST_WORD_FALL_THROUGH

論理値TRUE、 FALSE

FALSETRUE に設定する と、 RDEN をアサート し

なくても空の FIFO36_72 に書き込まれた

初のワードが FIFO36_72 出力に現れる

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 167UG190 (v4.5) 2009 年 1 月 9 日

ビルト イン エラー訂正R

ECC モードの動作

ECC 動作には、 標準、 エンコード専用、 デコード専用の 3 つのタイプがあ り ます。 標準 ECC モー

ドではエンコーダとデコーダの両方が使用されます。

図 4-31 および図 4-32 に、 ブロッ ク RAM および FIFO における、 それぞれのモードの ECC 動作

を示します。 ブロ ッ ク RAM の WRADDR および RDADDR アドレス入力は、 ユーザーによって

供給され、 FIFO の WRADDR および RDADDR アドレスは、 内部の書き込みカウンタ と読み出し

カウンタによって生成されます。

図 4-31 : ECC 書き込み動作

WREN

WRCLK

WRADDR[8:0]

DI[63:0]

DIP[7:0] (Decode Only Mode)

ECCPARITY[7:0]

a b c d

A B C D

PC PDPBPA

PC PDPBPA

TRCCK_EN

TRCCK_ADDR

TRCCK_DI_ECC

ug190_4_32_022307

TRCKO_ECC_PARITY

T1W T2W T3W T4W T5W

図 4-32 : ECC 読み出し動作

RDEN

RDADDR[8:0]

RDCLK

DO[63:0] (Latch Mode)

DOP[7:0] (Latch Mode)

SBITERR(Register Mode)

DBITERR (Register Mode)

a b c d

A B C

PBPA PC

DO[63:0] (Register Mode)

DOP[7:0] (Register Mode)

A B C

PBPA PC

TRCCK_EN

TRCCK_ADDR

TRCKO_DO (Register Mode)

TRCKO_DO (Latch Mode)

TRCKO_ECC_SBITERR (Latch Mode)

TRCKO_ECC_DBITERR (Latch Mode)

Single Bit Error

Double Bit Error

ug190_4_33_020707

T1R T2R T3R T4R

TRCKO_ECC_SBITERR (Register Mode)

TRCKO_ECC_DBITERR (Register Mode)

SBITERR(Latch Mode)

DBITERR(Latch Mode)

Single Bit Error

Double Bit Error

168 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

標準モードの ECC

属性での設定

EN_ECC_READ = TRUEEN_ECC_WRITE = TRUE

標準 ECC での書き込み

T1W の時点で、 DI[63:0] = A がメモリ位置 a に書き込まれます。 これに対応する 8 ビッ トの ECCパリティ PA (16 進数) が内部生成され、データの 64 ビッ トに追加されてメモリに書き込まれます。

この書き込み直後に、 パリティ値 PA が出力 ECCPARITY[7:0] に現れます。 ECC パリティは内部

で生成されるため、 DIP[7:0] ピンは使用されません。

同様に、 T2W および T3W の時点で、DI[63:0] = B および C はそれに対応するパリティビッ ト PB(16 進数) および PC (16 進数) と共にメモリ位置 b と c に書き込まれ、 T2W と T3W の直後に PBおよび PC が出力 ECCPARITY[7:0] に現れます。

標準 ECC での読み出し

T1R の時点で、 アドレス a 位置 にある 64ビッ トのデータ A と 8 ビッ トのパリテ ィ PA (16 進数)で構成される 72 ビッ トのメモ リ内容が読み出され、 内部でデコード されます。 このと き、 エラー

がなければ、 元々のデータおよびパリ ティが DO[63:0] と DOP[7:0] に出力されます。 データまた

はパリティにシングル ビッ ト エラーがある場合、このエラーが訂正されて SBITERR が High にな

り ます。 データおよびパ リ テ ィにダブル ビッ ト エラーがある場合は、 エラーは訂正されません。

元々のデータおよびパリティが出力され、 DBITERR が High とな り ます。

属性 DO_REG を 0 に設定する と、 T1R 直後に DO[63:0] = A、 DOP[7:0] = PA とな り ます。 同様

に、T2R および T3R の時点で、アドレス位置 b および c にある メモ リ内容が読み出され、DO[63:0]と DOP[7:0] でデコード されます。また、データセッ ト A でシングルあるいはダブル ビッ ト エラー

が検知される と、 SBITERR/DBITERR 出力が T1R 後に切り替わる可能性があ り ます。 図 4-32 には、 ラ ッチ モードの場合に、 ク ロ ッ ク エッジ T1R の後にデータ A で検知されたシングル ビッ ト

エラー (SBITERR) およびクロ ッ ク エッジ T2R の後にデータ B で検知されたダブル ビッ ト エラー

を示しています。

属性 DO_REG を 1 に設定する と、 T2R 直後に DO[63:0] = A、 DOP[7:0] = PA とな り ます。 同様

に、T3R および T4R の時点で、アドレス 位置 b および c にある メモ リ内容が読み出され、DO[63:0]と DOP[7:0] でデコード されます。 データセッ ト A でシングルまたはダブル ビッ ト エラーが検知

される と、 SBITERR/DBITERR 出力が T2R 後に切り替わる場合があ り ます。 図 4-32 には、 レジ

スタ モードの場合に、 クロ ッ ク エッジ T2R の後にデータ A で検知されたシングル ビッ ト エラー

(SBITERR) およびク ロ ッ ク エ ッ ジ T3R の後にデータ B で検知されたダブル ビ ッ ト エラー

(DBITERR) を示しています。

ECC モードでは、 エンコード専用ポート とデコード専用ポートが互いに独立して動作します。

エンコード専用モードの ECC

属性での設定

EN_ECC_READ = FALSEEN_ECC_WRITE = TRUE

エンコード専用 ECC での書き込み

T1W の時点で、 DI[63:0] = A がメモ リ位置 a に書き込まれます。 これに対応する 8 ビッ トの ECCパリティ PA (16 進数) が内部生成され、データの 64 ビッ トに追加されてメモリに書き込まれます。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 169UG190 (v4.5) 2009 年 1 月 9 日

ビルト イン エラー訂正R

この書き込み直後に、 パリティ値 PA が出力 ECCPARITY[7:0] に現れます。 ECC パリティは内部

で生成されるため、 DIP[7:0] ピンは使用されません。

同様に、 T2W および T3W の時点で、DI[63:0] = B および C はそれに対応するパリティビッ ト PB(16 進数) および PC (16 進数) と共にメモリ位置 b と c に書き込まれ、 T2W と T3W の直後に PBおよび PC が出力 ECCPARITY[7:0] に現れます。

エンコード専用 ECC での読み出し

エンコード専用モード ECC の場合、その読み出しは通常のブロ ッ ク RAM の読み出し と同様です。

64 ビ ッ ト のデータが DO[63:0] に現れ、 8 ビ ッ ト のパ リ テ ィが DOP[7:0] に現れます。 シングル

ビッ ト エラーは訂正されず、 エラー フラグの SBITERR および DBITERR がアサート されるこ と

はあ り ません。

デコード専用モードの ECC

属性での設定

EN_ECC_READ = TRUEEN_ECC_WRITE = FALSE

デコード専用の ECC では、 ECC デコーダのみが有効で、 ECC エンコーダは無効です。 デコード

専用モードは、 ECC デコーダの機能テス ト用にシングル ビッ ト またはダブル ビッ トのエラーを挿

入するために使用します。 ECC パリティ ビッ トは DIP[7:0] を使用し、 外部から供給する必要があ

り ます。

デコード専用 ECC でのシングル ビッ ト エラーの挿入

• T1W、 T2W、 T3W の時点で、 シングル ビッ ト エラーのある DI[63:0] = A、 B、 C と これら

A、 B、 C に対応する ECC パリティ ビッ ト DIP[7:0] = PA (16 進数)、 PB (16 進数)、 PC (16 進数) がメモ リ位置a、 b、 c に書き込まれます。

• T1R、T2R、T3R の時点で、アドレス a、b、c の内容が読み出され、必要に応じて訂正されます。

• ラ ッチ モードの場合 : T1R、 T2R、 T3R の直後に DO[63:0] = A、 B、 C で、 DOP[7:0] = PA、

PB、 PC が出力されます。

• レジスタ モードの場合 : T2R、T3R、T4R の直後に DO[63:0] = A、B、C で、DOP[7:0] = PA、

PB、 PC が出力されます。

• SBITERR が DO/DOP データに対応してステータスを示します。

ECC デコーダはパリティ ビッ トにあるシングル ビッ ト エラーも訂正します。

デコード専用 ECC でのダブル ビッ ト エラーの挿入

• T1W、 T2W、 T3W の時点で、 ダブル ビッ トエラーのある DI[63:0] = A、 B、 C とこれら A、 B、 C に対応する ECC パリティ ビッ ト DIP[7:0] = PA (16進数)、 PB (16 進数)、 PB(16 進数) がメモリ位置a、 b、 c に書き込まれます。

• T1R、 T2R、 T3R の時点で、 アドレス a、 b、 c にあった元々の内容が読み出されて、 ダブル

ビッ ト エラーが検知されます。

• ラ ッチ モードの場合 : DO[63:0] = A、 B、 C にダブル ビッ ト エラーがあ り、 T1R、 T2R、 T3Rの直後に DOP[7:0] = PA、 PB、 PC とな り ます。

• レジスタ モード : DO[63:0] = A、 B、 C にダブル ビッ ト エラーがあ り、 T1R、 T2R、 T3R の直後に DOP[7:0] = PA、 PB、 PC とな り ます。

• DBITERR が DO/DOP データに対応してステータスを示します。

170 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

また、 ECC デコーダはパリ テ ィ ビッ ト で起こったダブル ビッ ト エラー、 およびデータ ビッ ト と

それに対応するパリティ ビッ トそれぞれで起こったシングル ビッ ト エラーも検知します。

ECC タイ ミ ング特性

図 4-31 および図 4-32 には、 ECC のタイ ミ ング パラ メータも示しています。

書き込みク ロ ッ ク と読み出し ク ロ ッ クは互いに独立しているため、 図 4-31 に示す書き込みすべて

のタイ ミ ングが WRCLK を参照し、 図 4-32 に示す読み出しは RDCLK を参照しています。

標準 ECC の書き込みタイ ミング (図 4-31)

• T1W よ り前の TRCCK_EN の時点で、 書き込みイネーブルがブロ ッ ク RAM の WREN 入力

で有効になり ます。

• T1W よ り前の TRCCK_ADDR の時点で、 書き込みアドレス a がブロ ッ ク RAM の

WRADDR[8:0] 入力で有効になり ます。 FIFO では WRADDR 入力は不要です。

• T1W よ り前の TRDCK_DI_ECC (標準 ECC) の時点で、書き込みデータ A (16 進数) がブロ ッ

ク RAM の DI[63:0] 入力で有効になり ます。

• T1W よ り後の TRCKO_ECC_PARITY (標準 ECC) の時点で、 ECC パリティ データ PA (16進数) がブロ ッ ク RAM の ECCPARITY[7:0] 出力ピンで有効になり ます。

標準 ECC の読み出しタイ ミング (図 4-32)

• T1R よ り前の TRCCK_EN の時点で、 読み出しイネーブルがブロ ッ ク RAM の RDEN 入力で

有効になり ます。

• T1R よ り前の TRCCK_ADDR の時点で、 読み出しアドレス a がブロ ッ ク RAMの

RDADDR[8:0] 入力で有効になり ます。 FIFO では RDADDR 入力は不要です。

DO_REG = 0

♦ T1R よ り後の TRCKO_DO (ラ ッチ モード ) の時点で、 データ A (16進数) がブロ ッ ク

RAM の DO[63:0] 出力ピンで有効になり ます。

♦ T1R よ り後の TRCKO_DOP (ラ ッチ モード ) の時点で、 データ PA (16 進数) がブロ ッ ク

RAM の DOP[7:0] 出力ピンで有効になり ます。

♦ T1R よ り後の TRCKO_ECC_SBITERR (ラ ッチ モード ) の時点で、 データセッ ト A でシ

ングル ビッ ト エラーが検知され、 それが訂正される と SBITERR がアサート されます。

♦ T2R よ り後の TRCKO_ECC_DBITERR (ラ ッチ モード ) の時点で、 データセッ ト B でダ

ブル ビッ ト エラーが検知される と DBITERR がアサート されます。

DO_REG = 1

♦ T2R よ り後のTRCKO_DO (レジスタ モード ) の時点で、 データ A (16 進数) がブロ ッ ク

RAM の DO[63:0] 出力ピンで有効とな り ます。

♦ T2R よ り後の TRCKO_DOP (レジスタ モード )の時点で、 データ PA (16 進数) がブロ ッ

ク RAM の DOP[7:0] 出力ピンで有効となり ます。

♦ T2R よ り後の TRCKO_ECCR_SBITERR (レジスタ モード )の時点で、データセッ ト A でシングル ビッ ト エラーが検知され、 それが訂正される と SBITERR がアサート されます。

♦ T3R よ り後のTRCKO_ECCR_DBITERR (レジスタ モード ) の時点で、データセッ ト B でダブル ビッ ト エラーが検知される と、 DBITERR がアサート されます。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 171UG190 (v4.5) 2009 年 1 月 9 日

ビルト イン エラー訂正R

エンコード専用 ECC の書き込みタイ ミング (図 4-31)

• WREN および WRADDR のセッ ト アップ/ホールド タイムは、 標準 ECC と同様です。

• T1W よ り前の TRDCK_DI_ECC (エンコード専用 ECC) の時点で、 書き込みデータ A (16 進数) がブロ ッ ク RAM の DI[63:0] 入力で有効になり ます。

• T1W よ り後の TRCKO_ECC_PARITY (エンコード専用 ECC) の時点で、 ECC パリティ デー

タ PA (16 進数) がブロ ッ ク RAM の ECCPARITY[7:0] 出力ピンで有効となり ます。

エンコード専用 ECC の読み出しタイ ミング

• エンコード専用 ECC の読み出しタイ ミ ングは、 通常のブロ ッ ク RAM での読み出しタイ ミ ン

グと同様です。

デコード専用 ECC の書き込みタイ ミ ング

• デコード専用 ECC の書き込みタイ ミ ングは、 通常のブロ ッ ク RAM での書き込みタイ ミ ング

と同様です。

デコード専用 ECC の読み出しタイ ミ ング

• デコード専用 ECC の読み出しタイ ミ ングは、 標準 ECC の読み出しタイ ミ ングと同様です。

ブロック RAM ECC モードのタイ ミング パラメータ

表 4-25 に、 Virtex-5 FPGA のブロ ッ ク RAM の ECC のタイ ミ ング パラ メータを示します。

表 4-25 : ブロック RAM ECC モードのタイ ミング パラ メータ

パラメータ ファンクシ ョ ン 制御信号 説明

クロック (CLK) に対するセッ トアップおよびホールド

TRxCK_x = セッ ト アップ タイム (ク ロ ッ ク エッジ前)、 TRCKx_x = ホールド タイム (クロ ッ ク エッジ後)

TRDCK_DI_ECC

(標準 ECC モード )データ入力(1) DI

ク ロ ッ ク前までに、 ブロ ッ ク RAM の DI 入力でデータ

が安定していなければならない時間。 標準 ECC モード

TRCKD_DI_ECC

(標準 ECC モード )

ク ロ ッ ク後に、 ブロ ッ ク RAM の DI 入力でデータが安

定していなければならない時間。 標準 ECC モード

TRDCK_DI_ECC

(エンコード 専用 ECC モード )

データ入力(1) DI

ク ロ ッ ク前までに、 ブロ ッ ク RAM の DI 入力でデータ

が安定していなければならない時間。 エンコード専用

ECC モード

TRCKD_DI_ECC

(エンコード 専用 ECC モード )

ブロ ッ ク RAM の DI 入力でデータが安定していなけれ

ばならない時間。 エンコード専用 ECC モード

Clock to Out 遅延

TRCKO_DO

(ラ ッチ モード )

Clock to Output(2) CLK to DO ク ロ ッ ク後に、 ブロ ッ ク RAM の DO 出力で出力データ

が有効になるまでの時間 (出力レジスタは未使用)

TRCKO_DO

(レジスタ モード )

Clock to Output(2) CLK to DO ク ロッ ク 後に、 ブロッ ク RAM の DO 出力で出力データ

が有効になるまでの時間 (出力レジスタを使用)

172 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

Clock to ECC 遅延

TRCKO_ECC_PARITY

(エンコード専用モード )(3)

Clock to ECC

パリティ出力

ECCPARITY WRCLK 後に、 ブロ ッ ク RAM の ECCPARITY 出力で ECC パリティ信号が安定するまでの時間 (エンコード専

用モード )

TRCKO_ECC_SBITERR(3) Clock to ECC

シングル ビッ ト

エラー出力

SBITERR RDCLK 後に、 ブロッ ク RAM の SBITERR 出力でシン

グル ビッ ト エラー信号が安定するまでの時間 (出力レジ

スタは未使用)

TRCKO_ECCR_SBITERR(4) Clock to ECC

シングル ビッ ト

エラー出力

SBITERR RDCLK 後に、 ブロッ ク RAM の SBITERR 出力でシン

グル ビッ ト エラー信号が安定するまでの時間 (出力レジ

スタを使用)

TRCKO_ECC_DBITERR(3) Clock to ECC

ダブル ビッ ト

エラー出力

DBITERR RDCLK 後に、ブロ ッ ク RAM の DBITERR 出力でダブ

ル ビッ ト エラー信号が安定するまでの時間 ( 出力レジ

スタは未使用)

TRCKO_ECCR_DBITERR(4) Clock to ECC

ダブル ビッ ト

エラー出力

DBITERR RDCLK 後に、 ブロッ ク RAM のDBITERR 出力でダブ

ル ビッ ト エラー信号が安定するまでの時間 (出力レジス

タを使用)

メモ :

1. TRDCK_DI_ECC/TRCKD_DI_ECC は パリ テ ィ入力 TRDCK_DIP_ECC/TRCKD_DIP_ECC を含みます。

2. TRCKO_DO はパリ ティ出力 (TRCKO_DOP) を含みます。

3. TRCKO_ECC_PARITY、 TRCKO_ECC_SBITERR、 TRCKO_ECC_DBITERR は、 『Virtex-5 データシート 』 では TRCKO_ECC パラ メータ と して一緒に記載されています。

4. TRCKO_ECC_SBITERR および TRCKO_ECC_DBITERR は、 『Virtex-5 データシート 』 では TRCKO_ECCR パラ メータ と して一緒に記載されています。

表 4-25 : ブロック RAM ECC モードのタイ ミング パラ メータ (続き)

パラメータ ファンクシ ョ ン 制御信号 説明

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 173UG190 (v4.5) 2009 年 1 月 9 日

Legal Block RAM and FIFO CombinationsR

72 ビッ ト ワードに意図的なエラーを作成

72 ビッ ト ワードに意図的にエラーを作成するには、 ECC をデコード専用モードに構成し、 1 ビッ

ト または 2 ビッ トのエラーがある 72 ビッ ト ワードを作成してブロ ッ ク RAM に書き込みます。 こ

の 72 ビ ッ ト ワード を読み出すこ と によ り、 シングル ビ ッ ト エラーが自動的に訂正されて

SBITERR エラー フラグがアサー ト されるか、 ダブル ビ ッ ト エラーが検知されて DBITERR エラー フラグがアサート されます。

64 ビッ ト ワード用に 8 ビッ ト パリテ ィ を作成

ブロ ッ ク RAM の外部ロジッ ク (多数の XOR 回路など) を使用し、 64 ビッ ト ワードに対応する 8ビッ トのパリティ ビッ トが作成できます。 ただし、 ECC をエンコーダ専用モードで使用する場合、

任意の 64 ビッ ト ワードを別のブロ ッ ク RAM に書き込むこ とによ り、追加ロジッ クを使用せずに、

8 ビッ トのパリテ ィを自動的に作成できます。 エンコード された 8 ビッ トの ECC パリ ティ データ

はすぐに使用可能となるか、 72 ビッ ト ワード全体を読み出すこ とができます。

72 ビッ ト ワードへのシングル/ダブル ビッ ト エラーの挿入

72 ビッ ト ワードを読み出して選択した 1 または 2 ビッ ト を変更します。 そして、 テス ト と してデ

コード専用 ECC モードでブロ ッ ク RAM に書き込むこ とで、シングルまたはダブル ビッ ト エラー

を挿入できます。

ブロック RAM ECC の VHDL および Verilog テンプレート

VHDL および Verilog のテンプレートは、 ライブラ リ ガイ ドに記載されています。

Legal Block RAM and FIFO Combinations図 4-33 に示すブロ ッ ク RAM と FIFO の組みあわせは、単一の RAMB36 プリ ミ ティブでサポート

されます。 同じ位置にブロ ッ ク RAM と FIFO プリ ミ テ ィブを配置する場合は、 FIFO が下の方の

ポート を使用する必要があ り ます。

図 4-33 : ブロック RAM と FIFO の組み合わせ

ug0190_4_35_050208

RAMB18

RAMB18

RAMB18

FIFO18

RAMB18SDP

RAMB18SDP

RAMB18SDP

FIFO18_36

174 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 4 章 : ブロック RAMR

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 175UG190 (v4.5) 2009 年 1 月 9 日

R

第 5 章

コンフ ィギャブル ロジック ブロック(CLB)

CLB の概要

CLB (コンフ ィギャブル ロジッ ク ブロ ッ ク ) は、 シーケンシャル回路および組み合わせ回路をイン

プ リ メン トする際に も重要なロジッ ク リ ソースです。 各 CLB エレ メン トはスイ ッチ マ ト リ ッ ク

スに接続して、汎用配線マト リ ッ クスにアクセスします (図 5-1 を参照)。 1 つの CLB エレ メン トに

は、 2 つのスライスがあ り ます。 この 2 つのスライスは、 直接相互接続しておらず、 各スラ イスは

1 つの列と して配置されています。 列内のそれぞれのスライスには、 1 本の独立キャ リー チェーン

があ り ます。 各 CLB 内の下位に配置しているスライスを SLICE(0)、 上位に配置しているスライス

を SLICE(1) と します。

ザイ リ ンクス ツールでは、 スライスは次のよ うに定義されています。 「X」 の後に続く数字は、 各

ペアでのスライスの位置およびスライスの列位置を示します。 この数字は、 初の CLB 列では、ス

ライスの下位から 0、 1 と定義し、 2 番目の CLB 列の下位から 2、 3 などのよ うに定義します。「Y」

の後に続く数字は、 スライスの行を示します。 この数字は、同じ CLB 内では同一になり、上部に位

置するに従って CLB 内のスライスに定義される数が大き くな り ます。 図 5-2 に、 ダイの左下に配

置された 4 つの CLB を示します。

図 5-1 : CLB 内のスライス配置

SwitchMatrix

Slice(1)

COUTCOUT

CINCIN

Slice(0)

CLB

UG190_5_01_122605

176 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

スライスの説明

すべてのスライスには、 4 つのロジッ ク ファンクシ ョ ン ジェネレータ (ルッ クアップ テーブル)、 4つの記憶エレ メン ト 、多入力マルチプレクサ、およびキャ リー ロジッ クがあ り ます。全スライスの

これらのエレ メン ト を使用して、 ロジッ ク、 演算、 および ROM 機能を構築します。 さ らに、 特定

スライスでは、2 つのファンクシ ョ ン (分散 RAM を使用したデータ格納および 32 ビッ ト レジスタ

を使用したデータ シフ ト ) をサポート します。 これらの追加ファンクシ ョ ンをサポートする特定ス

ライスを SLICEM、 その他のスライスを SLICEL と呼びます。 図 5-3 に SLICEM のエレ メン トお

よび接続を示し、 図 5-4 に、 SLICEL を示します。

図 5-2 : CLB とスライス間における行と列の関係

SliceX1Y1

COUTCOUT

CINCIN

SliceX0Y1

CLB

UG190_5_02_122605

SliceX1Y0

COUTCOUT

SliceX0Y0

CLB

SliceX3Y1

COUTCOUT

CINCIN

SliceX2Y1

CLB

SliceX3Y0

COUTCOUT

SliceX2Y0

CLB

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 177UG190 (v4.5) 2009 年 1 月 9 日

CLB の概要R

図 5-3 : SLICEM の図

A6DI2

COUT

D

DX

C

CX

B

BX

A

AX

O6

DI1MC31

O5

UG190_5_03_041006

A5A4A3A2A1

D6

DIDMUX

D

DQ

C

CQ

CMUX

B

BQ

BMUX

A

AQ

AMUX

Reset Type

DX

D5D4D3D2D1

WA1-WA6WA7WA8

DPRAM64/32SPRAM64/32SRL32SRL16LUTRAMROM

DPRAM64/32SPRAM64/32SRL32SRL16LUTRAMROM

DPRAM64/32SPRAM64/32SRL32SRL16LUTRAMROM

DPRAM64/32SPRAM64/32SRL32SRL16LUTRAMROM

D

FFLATCHINIT1INIT0SRHIGHSRLOW

SR REV

CECK

D

FFLATCHINIT1INIT0SRHIGHSRLOW

SR REV

CECK

D

FFLATCHINIT1INIT0SRHIGHSRLOW

SR REV

CECK

D

FFLATCHINIT1INIT0SRHIGHSRLOW

SR REV

Q

CECK

CLKWSGEN

CIN

0/1

WE

Sync

Async

A6DI2

O6

DI1

MC31

O5

A5A4A3A2A1

C6

CI

CX

C5C4C3C2C1

A6DI2

O6

DI1

MC31

O5

A5A4A3A2A1

B6

BI

BX

B5B4B3B2B1

A6DI2

O6

DI1

MC31

O5

A5A4A3A2A1

A6

AI

AXSRCE

CLK

WE

A5A4A3A2A1

Q

Q

Q

WA1-WA6WA7WA8

WA1-WA6WA7WA8

WA1-WA6WA7WA8

178 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

CLB には、 SLICEM を 1 個含むものと、 1 つもないものがあ り、 CLB の 1 つ列おきに 1 個の

SLICEM があ り ます。 さ らに、 DSP48E 列の左側にある 2 つの CLB 列には、 SLICEL と SLICEMが 1 つずつ含まれています。

図 5-4 : SLICEL の図

A6LUTROM

COUT

D

DX

C

CX

B

BX

A

AX

O6O5

UG190_5_04_032606

A5A4A3A2A1

D6

DMUX

D

DQ

C

CQ

CMUX

B

BQ

BMUX

A

AQ

AMUX

DX

D5D4D3D2D1

D

FFLATCHINIT1INIT0SRHIGHSRLOW

SR REV

CECK

D

FFLATCHINIT1INIT0SRHIGHSRLOW

SR REV

CECK

D

FFLATCHINIT1INIT0SRHIGHSRLOW

SR REV

CECK

D

FFLATCHINIT1INIT0SRHIGHSRLOW

SR REV

Q

CECK

CIN

0/1

A6LUTROM

O6O5

A5A4A3A2A1

C6

CX

C5C4C3C2C1

A6LUTROM

O6O5

A5A4A3A2A1

B6

BX

B5B4B3B2B1

A6LUTROM

O6O5

A5A4A3A2A1

A6

AXSRCE

CLK

A5A4A3A2A1

Q

Q

Q

Reset Type

Sync

Async

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 179UG190 (v4.5) 2009 年 1 月 9 日

CLB の概要R

CLB/スライスのコンフ ィギュレーシ ョ ン

表 5-1 に、 1 つの CLB に含まれるロジッ ク リ ソースを示します。 各 CLB またはスライスは、 こ こ

に示す構成のいずれかでインプ リ メ ン ト できます。 表 5-2 に、 すべての CLB で使用できる リ ソー

スを示します。

表 5-1 : 1 個の CLB に含まれるロジック リソース

スライス LUT フリ ップ

フロップ

演算および

キャリー チェーン分散 RAM(1) シフ ト レジスタ (1)

2 8 8 2 256 ビッ ト 128 ビッ ト

メモ :

1. SLICEM にのみ該当します。 SLICEL には分散 RAM またはシフ ト レジスタはあ り ません。

表 5-2 : すべての CLB で使用できる Virtex-5 のロジック リソース

デバイスCLB アレイ

行 x 列6 入力 LUT の数 大分散 RAM (Kb)

シフ ト レジスタ (Kb)

フリ ップ

フロップの数

XC5VLX20T 60 x 26 12,480 210 105 12,480

XC5VLX30 80 x 30 19,200 320 160 19,200

XC5VFX30T 80 x 38 20,480 380 190 20,480

XC5VLX30T 80 x 30 19,200 320 160 19,200

XC5VSX35T 80 x 34 21,760 520 260 21,760

XC5VLX50 120 x 30 28,800 480 240 28,800

XC5VLX50T 120 x 30 28,800 480 240 28,800

XC5VSX50T 120 x 34 32,640 780 390 32,640

XC5VFX70T 160 x 38 44,800 820 410 44,800

XC5VLX85 120 x 54 51,840 840 420 51,840

XC5VLX85T 120 x 54 51,840 840 420 51,840

XC5VSX95T 160 x 46 58,880 1,520 760 58,880

XC5VFX100T 160 x 56 64,000 1,240 620 64,000

XC5VLX110 160 x 54 69,120 1,120 560 69,120

XC5VLX110T 160 x 54 69,120 1,120 560 69,120

XC5VFX130T 200 x 56 81,920 1,580 790 81,920

XC5VTX150T 200 x 58 92,800 1,500 750 92,800

XC5VLX155 160 x 76 97,280 1,640 820 97,280

XC5VLX155T 160 x 76 97,280 1,640 820 97,280

XC5VFX200T 240 x 68 122,880 2,280 1140 122,880

XC5VLX220 160 x 108 138,240 2,280 1140 138,240

180 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

ルックアップ テーブル (LUT)

Virtex-5 FPGA のファンクシ ョ ン ジェネレータは、 6 入力のルッ クアップ テーブル (LUT) と して

インプ リ メ ン ト されています。 各スライス (A、 B、 C、 および D) の 4 つのファンクシ ョ ン ジェネ

レータには、 6 つの独立入力 (A 入力 ‐ A1～A6) と 2 つの独立出力 (O5 および O6) があ り ます。

これらのファンクシ ョ ン ジェネレータでは、任意に定義された 6 入力のブール関数をインプ リ メン

トできます。 また、 各ファンクシ ョ ン ジェネレータでは、 2 つの任意に定義された 5 入力のブール

関数をインプ リ メン トできます (この 2 つのファンクシ ョ ンが入力を共有している場合のみ)。 6 入力ファンクシ ョ ンがインプ リ メン ト される場合は、ファンクシ ョ ン ジェネレータの O6 出力のみ使

用されます。 5 入力ファンクシ ョ ン ジェネレータのインプ リ メン トには、O5 および O6 の両方が使

用されます。 この場合、A6 は High 駆動します。 LUT の伝搬遅延は、 ファンクシ ョ ンのインプ リ メ

ン ト とは無関係であ り、 1 個の 6 入力ジェネレータ、 あるいは 2 個の 5 入力ジェネレータをインプ

リ メン ト した場合でも関係あ り ません。 また、 ファンクシ ョ ン ジェネレータからの信号は、 (O6 の場合は A、 B、 C、 および D 出力から、 O5 の場合は、 AMUX、 BMUX、 CMUX、 DMUX 出力か

ら ) スライス外に出力でき、O6 出力から XOR 専用ゲート ( 「高速ルッ クアヘッ ド キャ リー ロジッ

ク」 を参照) へ入力し、 O5 出力からキャ リー ロジッ ク チェーン ( 「高速ルッ クアヘッ ド キャ リー

ロジッ ク」 を参照) へ入力し、 O6 出力からキャ リー ロジッ ク マルチプレクサのセレク ト ラ イン (「高速ルッ クアヘッ ド キャ リー ロジッ ク」 を参照) へ入力し、O6 出力から記憶エレメン トの D 入力

へ、 または F7AMUX/F7BMUX へ入力します。

基本的な LUT のほかにも、 スラ イスには 3 つのマルチプレクサ (F7AMUX、 F7BMUX、 および

F8MUX) があ り ます。 これらのマルチプレクサを使用して、1 つの スライス内で 大 4 個のファン

クシ ョ ン ジェネレータを組み合わせ、 7 入力または 8 入力のフ ァン クシ ョ ンを構成できます。

F7AMUX および F7BMUX を使用して、 スライス A と B または C と D を結合した 7 入力のファ

ンクシ ョ ンを構築できます。 F8MUX を使用して、 すべてのスラ イスを結合した 8 入力ファンク

シ ョ ンを構築できます。 複数のスライスを使用する と、 8 入力以上のファンクシ ョ ンをインプ リ メ

ン ト できますが、 スライス間は直接接続できないため、 CLB 内またはスライス間で 8 入力以上の

ファンクシ ョ ン ジェネレータは生成できません。

記憶エレメン ト

スライスにある記憶エレメ ント は、エッ ジト リ ガ型 D タイプ フリ ッ プフロッ プ、 またはレベルで認

識するラッ チと してコンフィ ギュレーショ ンできます。D 入力は、AFFMUX、BFFMUX、CFFMUX、

または DFFMUX を通る LUT 出力、 あるいは AX、 BX、 CX、 または DX 入力からファ ンクショ ン

ジェネレータをバイパスする BYPASS スライス入力で直接駆動できます。 ラ ッ チと して構成する場

合、 ラ ッ チは CLK が Low のと きに透過になり ます。

1 つのスライス内の記憶エレメ ント 間では、ク ロッ ク (CLK)、ク ロッ ク イネーブル (CE)、セッ ト /リセッ ト (SR)、およびリ バース (REV) 制御信号が共有されます。このため、共有信号により スライス

内にある一方のフリ ッ プフロッ プの SR または CE 信号がイネーブルである場合、そのスライス内の

XC5VLX220T 160 x 108 138,240 2,280 1140 138,240

XC5VSX240T 240 x 78 149,760 4,200 2100 149,760

XC5VTX240T 240 x 78 149,760 2,400 1200 149,760

XC5VLX330 240 x 108 207,360 3,420 1710 207,360

XC5VLX330T 240 x 108 207,360 3,420 1710 207,360

表 5-2 : すべての CLB で使用できる Virtex-5 のロジック リソース (続き)

デバイスCLB アレイ

行 x 列6 入力 LUT の数 大分散 RAM (Kb)

シフ ト レジスタ (Kb)

フリ ップ

フロップの数

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 181UG190 (v4.5) 2009 年 1 月 9 日

CLB の概要R

も う 一方のフリ ッ プフロッ プの SR または CE 信号もイネーブルになり ます。 CLK 信号のみ異なる

極性が付いています。 ク ロッ ク信号上にあるインバータは、すべて自動で取り 込まれます。 CE、SR、

および REV 信号はアク ティ ブ High です。 すべてのフリ ッ プフロッ プおよびラ ッ チ プリ ミ ティ ブ

は、 CE 付きまたは CE なしの 2 種類があり ます。

SR 信号は、記憶エレ メン ト を SRHIGH 属性または SRLOW 属性で指定されたステートにします。

SR がアサート される と、 SRHIGH で、 記憶エレ メン ト の出力ロジッ クは High にな り、 SRLOWで、 記憶エレ メン トの出力ロジッ クは Low になり ます。 SR を使用する場合、 オプシ ョ ンと しての

2 番目の入力 (DX) が、 REV ピンを介して記憶エレ メン トの出力を逆ステートにします。 リセッ ト

はセッ ト よ り優先されます (図 5-5 を参照)。 表 5-3 および表 5-4 に、 SRLOW/SRHIGHSR の使用

に依存する SR と REV 信号の真理値表を示します。

表 5-3 : SRLOW を使用した場合の真理値表 (デフォルト条件)

SR REV ファンクシ ョ ン

0 0 変更なし

0 1 1

1 0 0

1 1 0

表 5-4 : SRHIGH を使用した場合の真理値表

SR REV ファンクシ ョ ン

0 0 変更なし

0 1 0

1 0 1

1 1 0

182 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

SRHIGH および SRLOW は、 スラ イス内の各記憶エレ メン ト で個別設定できます。 同期 (SYNC)または非同期 (ASYNC) のセッ ト / リセッ ト (SRTYPE) は、 スラ イス内の各記憶エレ メン ト では設

定できません。

コンフ ィギュレーシ ョ ン後の初期ステート、 またはグローバル初期ステートは、それぞれ INIT0 および INIT1 属性で定義されます。 デフォルトでは、SRLOW 属性を指定する と INIT0 に、SRHIGH属性を指定する と INIT1 になり ます。 Virtex-5 デバイスでは、 SRHIGH および SRLOW に関係な

く INIT0 および INIT1 を設定できます。

次に、 レジスタまたはラ ッチのセッ トおよびリセッ ト機能設定のオプシ ョ ンを示します。

• セッ ト / リセッ ト なし

• 同期セッ ト

• 同期リセッ ト

• 同期セッ トおよびリセッ ト

• 非同期セッ ト (プリセッ ト )

• 非同期リセッ ト (ク リ ア)

図 5-5 : スライス 1 個でのレジスタ /ラ ッチ コンフ ィギュレーシ ョ ン

UG190_5_05_071207

DX

CX

BX

CE

AX

DQ

CQ

BQ

AQ

D

FFLATCHINIT1INIT0SRHIGHSRLOW

SR REV

DFFLUT D Output

LUT C Output

CECK

D

FFLATCHINIT1INIT0SRHIGHSRLOW

SR REV

CECK

D

FFLATCHINIT1INIT0SRHIGHSRLOW

SR REV

CECK

D

FFLATCHINIT1INIT0SRHIGHSRLOW

SR REV

Q

CECK

Q

Q

Q

SR

LUT B Output

LUT A Output AFF

BFF

CFF

CLK

Reset Type

Sync

Async

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 183UG190 (v4.5) 2009 年 1 月 9 日

CLB の概要R

• 非同期セッ トおよびリセッ ト (プリセッ トおよびク リ ア)

分散 RAM およびメモリ (SLICEM のみ)

SLICEM の 複数の LUT をさまざまな方法で組み合わせるこ とで、よ り大きなデータを格納できる

よ うになり ます。

SLICEM 内のファンクシ ョ ン ジェネレータ (LUT) は、分散 RAM エレ メン ト と呼ばれる同期 RAMリ ソース と してインプ リ メン トできます。 RAM エレ メン トは、 SLICEM 内で次のよ うにインプ リ

メン トできます。

• シングル ポート 32 x 1 ビッ ト RAM

• デュアル ポート 32 x 1 ビッ ト RAM

• クワ ッ ド ポート 32 x 2 ビッ ト RAM

• シンプル デュアル ポート 32 x 6 ビッ ト RAM

• シングル ポート 64 x 1 ビッ ト RAM

• デュアル ポート 64 x 1 ビッ ト RAM

• クワ ッ ド ポート 64 x 1 ビッ ト RAM

• シンプル デュアル ポート 64 x 3 ビッ ト RAM

• シングル ポート 128 x 1 ビッ ト RAM

• デュアル ポート 128 x 1 ビッ ト RAM

• シングル ポート 256 x 1 ビッ ト RAM

分散 RAM モジュールは、 同期 (書き込み) リ ソースです。 同期読み出しは、 同スライス内の記憶エ

レ メ ン ト またはフ リ ップフロ ップを使用してインプ リ メン ト できます。 このよ うにフ リ ップフロ ッ

プを使用する場合には、 フ リ ップフロ ップの Clock-to-Out 遅延値が削減されるため、 シフ ト レジ

スタのパフォーマンスが向上します。 ただし、 クロ ッ ク レイテンシが追加されます。 分散エレ メン

トは、同一クロ ッ ク入力を共有します。 書き込みを行う場合、 SLICEM の CE または WE ピンで駆

動される書き込みイネーブル (WE) 入力を High にする必要があ り ます。

184 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

表 5-5 に、 各分散 RAM の構成で使用する LUT (各スライスに 4 つ) 数を示します。

シングル ポート コンフ ィギュレーシ ョ ンの場合、 分散 RAM メモ リには、 同期書き込みと非同期

読み出し用に共通アドレス ポートが 1 つあ り ます。デュアル ポート コンフ ィギュレーシ ョ ンでは、

分散メモ リに同期書き込みおよび非同期読み出し用のアドレス ポートが 1 つ、非同期読み出し用の

ポートが 1 つあ り ます。 シンプル デュアル ポート コンフ ィギュレーシ ョ ンでは、 書き込みポート

からのデータ出力 (読み出しポート ) はあ り ません。 クワ ッ ド ポート コンフ ィギュレーシ ョ ンの場

合、分散メモ リに同期書き込みおよび非同期読み出し用のアドレス ポートが 1 つ、非同期読み出し

用のポートが 3 つあ り ます。

シングル ポート モードの場合、 読み出しアドレス と書き込みアドレスが同じアドレス バスを共有

します。 デュアル ポート モードの場合、 １つ目のファンクシ ョ ン ジェネレータは、 共有の読み出

しおよび書き込みポート アドレスに接続されます。 2 つ目のファンクシ ョ ン ジェネレータには、 2つ目の読み出し専用ポート アドレスに接続される A 入力と、 初の読み出し /書き込みポート アド

レス と共有する WA 入力があ り ます。

図 5-6 から図 5-14 に、 1 つの SLICEM を使用して構成する分散 RAM の例を示します。 x2 コン

フ ィギュレーシ ョ ン (RAM32X2Q) を使用する場合は、A5 および WA6 をソフ ト ウェアで High 駆動して、 O5 と O6 を独立させます。

表 5-5 : 分散 RAM コンフ ィギュレーシ ョ ン

RAM LUT 数

32 X 1S 1

32 x 1D 2

32 x 2Q(2) 4

32 x 6SDP(2) 4

64 x 1S 1

64 x 1D 2

64 x 1Q(3) 4

64 x 3SDP(3) 4

128 x 1S 2

128 x 1D 4

256 x 1S 4

メモ :

1. S = シングル ポート コンフ ィギュレーシ ョ ン、 D = デュアル ポート コンフ ィギュレーシ ョ ン、Q = クワ ッ ド ポート コンフ ィギュレーシ ョ ン、 SDP = シンプル デュアル ポート コンフ ィギュレーシ ョ ン

2. このコンフ ィギュレーシ ョ ンの関連プ リ ミテ ィブは RAM32M です。

3. このコンフ ィギュレーシ ョ ンの関連プ リ ミテ ィブは RAM64M です。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 185UG190 (v4.5) 2009 年 1 月 9 日

CLB の概要R

図 5-6 : 分散 RAM (RAM32X2Q)

UG190_5_06_032706

DI1 DOD[0]

DOC[0]

DOD[1]

DOC[1]

DOB[0]

DOB[1]

DOA[0]

DOA[1]

DI2

DID[1]DID[0]

ADDRD[4:0]

ADDRC[4:0]

ADDRB[4:0]

ADDRA[4:0]

WCLK

WED

(CLK)

(WE)

5

5

DPRAM32

RAM 32X2Q

A[6:1]WA[6:1]CLKWE

O6

O5

DI1DI2

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

DI1DI2

DI2

B[5:1]

C[5:1]

D[5:1](AI/BI/CI/DI)

(DX)

A[5:1]

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

DI1

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

O5

O5

O5

186 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

図 5-7 : 分散 RAM (RAM32X6SDP)

UG190_5_06_032706

DI1

O[1]

O[2]

O[3]

O[4]

O[5]

O[6]

DI2

unusedunused

WADDR[5:1]WADDR[6] = 1

RADDR[5:1]RADDR[6] = 1

DATA[1]DATA[2]

DATA[3]DATA[4]

DATA[5]DATA[6]

WCLK

WED

(CLK)

(WE)

5

5

DPRAM32

RAM 32X6SDP

A[6:1]WA[6:1]CLKWE

DI1DI2

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

DI1DI2

DI2

B[5:1]

C[5:1]

D[5:1]

A[5:1]

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

DI1

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

O5

O5

O5

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 187UG190 (v4.5) 2009 年 1 月 9 日

CLB の概要R

シングル ポート 64 x 1 ビッ ト モジュールを 4 個構築する場合は、 SLICEM を 1 つ使用して 4 個の

RAM64X1S プリ ミ ティブをパッキングします。 この場合、 ク ロ ッ ク、 書き込みイネーブル、 読み

出しおよび書き込みポート アド レス入力を共有します。 このコンフ ィギュレーシ ョ ンは、 64 x 1ビッ ト のシングル ポート分散 RAM と同等機能です。

2 個のデュアル ポート 64 x 1 ビッ ト モジュールを構築するには、SLICEM を 1 つ使用して 2 個の

RAM64X1D プリ ミ ティブを生成します。 この場合、 クロ ッ ク、 書き込みイネーブル、 共有読み出

しおよび書き込みポート アドレス入力は共有とな り ます。 このコンフ ィギュレーシ ョ ンは、 64 x 2ビッ ト デュアル ポート分散 RAM と同等機能です。

図 5-8 : 分散 RAM (RAM64X1S)

図 5-9 : 分散 RAM (RAM64X1D)

ug190_5_07_032706

Output

RegisteredOutput

(Optional)

DI1

D Q

(DX)D

A[5:0]

WCLKWE

(D[6:1])

(CLK)

(WE/CE)

6

SPRAM64

RAM64X1S

A[6:1]WA[6:1]CLKWE

O6O

6

UG190_5_09_050506

DI1(DX)

D

A[5:0]

WCLKWE

(D[6:1])

(CLK)

(WE/CE)

6

6

DPRAM64

RAM64X1D

A[6:1]WA[6:1]CLKWE

O6

DI1

DPRA[5:0](C[6:1]) 6

6

DPRAM64

A[6:1]WA[6:1]CLKWE

O6

RegisteredOutput

(Optional)

D Q

SPO

RegisteredOutput

(Optional)

D Q

DPO

188 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

図 5-10 : 分散 RAM (RAM64X1Q)

ug190_5_10_032706

DI1DID

ADDRD

ADDRC

ADDRB

ADDRA

WCLK

WE

(CLK)

(WE)

DPRAM64

RAM64X1Q

A[6:1]WA[6:1]CLKWE

O6

DI1

DPRAM64

A[6:1]WA[6:1]CLKWE

O6

DI1

(B[6:1])

(C[6:1])

(D[6:1])

(DX)

(A[6:1])

DPRAM64

A[6:1]WA[6:1]CLKWE

O6

DI1

DPRAM64

A[6:1]WA[6:1]CLKWE

O6

RegisteredOutput

DOD

DOC

DOB

DOA

(Optional)

D Q

RegisteredOutput

(Optional)

D Q

RegisteredOutput

(Optional)

D Q

RegisteredOutput

(Optional)

D Q

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 189UG190 (v4.5) 2009 年 1 月 9 日

CLB の概要R

ワード数 64 以上の分散 RAM コンフ ィギュレーシ ョ ンをインプ リ メン トするには、 多入力マルチ

プレクサ (F7AMUX、 F7BMUX、 および F8MUX) を使用する必要があ り ます。

図 5-11 : 分散 RAM (RAM64X3SDP)

UG190_5_06_050506

DI1

O[1]

O[2]

O[3]

DI2

unusedunused

WADDR[6:1]

RADDR[6:1]

DATA[1]

DATA[2]

DATA[3]

WCLK

WED

(CLK)

(WE)

6

6

DPRAM32

RAM 64X3SDP

A[6:1]WA[6:1]CLKWE

DI1DI2

6

6

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

DI1DI2

DI2

B[6:1]

C[6:1]

D[6:1]

A[6:1]

6

6

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

DI1

6

6

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

O5

O5

O5

190 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

2 個のシングル ポート 128 x 1 ビッ ト モジュールを構築するには、 SLICEM を 1 つ使用して 2 個の RAM128X1S プリ ミ ティブを生成します。 この場合、 ク ロ ッ ク、 書き込みイネーブル、 読み出

しおよび書き込みポート アドレス入力は共有とな り ます。このコンフ ィギュレーシ ョ ンは、128 x 2ビッ ト シングル ポート分散 RAM と同等機能です。

図 5-12 : 分散 RAM (RAM128X1S)

ug190_5_12_050506

DI1(DX)

A6 (CX)

D

A[6:0]

WCLK

WE

(CLK)

(WE/CE)

[5:0]

[5:0]

7

SPRAM64

RAM128X1S

A[6:1]WA[7:1]CLKWE

O6

DI1

7

SPRAM64

A[6:1]WA[7:1]CLKWE

O6

RegisteredOutput

Output

F7BMUX

(Optional)

D Q

0

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 191UG190 (v4.5) 2009 年 1 月 9 日

CLB の概要R

図 5-13 : 分散 RAM (RAM128X1D)

UG190_5_13_050506

DI1DDX

AX

A[6:0]

WCLK

DPRA[6:0]

WE

(CLK)

(WE)

7

DPRAM64

RAM128X1D

A[6:1]WA[7:1]CLKWE

O6

DI1

6

7

DPRAM64

A[6:1]WA[7:1]CLKWE

O6

RegisteredOutputF7BMUX

(Optional)

D Q

SPO

DI1

6

7

DPRAM64

A[6:1]WA[7:1]CLKWE

O6

DI1

6

7

DPRAM64

A[6:1]WA[7:1]CLKWE

O6

RegisteredOutputF7AMUX

(Optional)

D Q

DPO

A6 (CX)

6

192 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

こ こで示す例よ り大きい分散 RAM コンフ ィギュレーシ ョ ンには、 複数の SLICEM が必要になり

ますが、CLB 内またはスライス間は直接接続できないため、これ以上大規模な分散 RAM は構築で

きません。

図 5-14 : 分散 RAM (RAM256X1S)

UG190_5_14_050506

DI1D

A[7:0]

WCLK

WE

(CLK)

(WE/CE)

6

8

SPRAM64

RAM256X1S

A[6:1]WA[8:1]CLKWE

O6

DI1

6

8

SPRAM64

A[6:1]WA[8:1]CLKWE

O6F7BMUX

F8MUXRegisteredOutput

Output

(Optional)

D Q

O

DI1

6

8

SPRAM64

A[6:1]WA[8:1]CLKWE

O6

DI1

6

8

SPRAM64

A[6:1]WA[8:1]CLKWE

O6F7AMUX

A6 (CX)

A6 (AX)

A7 (BX)

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 193UG190 (v4.5) 2009 年 1 月 9 日

CLB の概要R

分散 RAM のデータ フロー

同期書き込み

同期書き込み動作は、 アクティブ High の書き込みイネーブル (WE) を使用するシングル ク ロ ッ ク

エッジ動作です。 WE が High のと き、入力 (D) がアドレス A のメモリ ロケーシ ョ ンへロード され

ます。

非同期読み出し

出力は、アドレス A (シングル ポート モード出力、またはデュアル ポート モードの SPO 出力の場

合) またはアドレス DPRA (デュアル ポート モードの DPO 出力の場合) で決定されます。 新しいア

ドレスがアドレス ピンに読み込まれる と、 LUT へアクセスする時間分遅れて、 メモ リ位置のデー

タ値が出力へ送信されます。 この動作はクロ ッ ク信号とは関係なく非同期で実行されます。

分散 RAM

• SLICEM にはシングル ポート モード とデュアル ポート モードがある

• 1 回の書き込み動作には、 ク ロ ッ ク エッジが 1 つ必要

• 読み出し動作は非同期に行われる (Q 出力)

• データ入力は、 Setup-to-Clock タイ ミ ング仕様に従う

ROM (読み出し専用メモリ )

SLICEM および SLICEL の各ファンクショ ン ジェネレータは、64 x 1 ビッ ト ROM をインプリ メ ン

ト できます。 コンフィ ギュレーショ ンは 3 種類 (ROM64 x 1、 ROM128 x 1、 および ROM256 x 1)あり ます。 また、 ROM の内容はデバイスのコンフィ ギュレーショ ン時に読み込まれます。 表 5-6 にそれぞれの ROM 構成で使用される LUT 数を示します。

シフ ト レジスタ (SLICEM のみ)

SLICEM ファンクシ ョ ン ジェネレータは、 スラ イス内のフ リ ップフロ ップを使用せずに、 32 ビッ

ト シフ ト レジスタ と しても構成できます。 シフ ト レジスタ と して使用した場合、各 LUT でシ リア

ル データを 1 ～32 ク ロ ッ ク サイ クル遅延させるこ とができます。 シフ ト イン D (DI1 LUT ピン)およびシフ ト アウ ト Q31 (MC31 LUT ピン) ラ インは、LUT をカスケード接続してよ り大規模なシ

フ ト レジスタを構築します。 したがって、1 つの SLICEM にある 4 つの LUT をカスケード接続す

る と、 大 128 ク ロ ッ ク サイ クルの遅延を生成できます。複数の SLICEM を使用する とシフ ト レジスタを結合させるこ とが可能ですが、 スライス間には直接接続がなく、 LUT B/C/D に MC31 出力がないため、 これよ り長いシフ ト レジスタは構成できません。生成されたプログラマブル遅延を

使用して、 データ パイプラインのタイ ミ ングを満たすこ とが可能です。

このよ う なシフ ト レジスタを使用する と、遅延やレイテンシ補填を必要とするアプ リケーシ ョ ンを

効果的にデザインできます。 シフ ト レジス タは、 同期 FIFO および CAM (Content AddressableMemory) デザインでも有用です。

表 5-6 : ROM のコンフ ィギュレーシ ョ ン

ROM LUT 数

64 x 1 1

128 x 1 2

256 x 1 4

194 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

書き込み動作は、 ク ロ ッ ク (CLK) 入力およびオプシ ョ ンのク ロ ッ ク イネーブルと同期して実行さ

れます。 ダイナミ ッ ク読み出しは、 5 ビッ ト アドレス バス A[4:0] を使用して実行されます。 LUTの LSB は未使用にな り、 ソフ ト ウェアによって自動的に High 駆動されます。 このコンフ ィギュ

レーシ ョ ン可能なシフ ト レジスタは、セッ ト / リセッ トできません。 読み出しは非同期ですが、同期

読み出しをインプリ メ ン トするには、 記憶エレ メン ト またはフ リ ップフロ ップを使用できます。 この場合、フ リ ップフロ ップの Clock-to-Out が全体の遅延を決定してパフォーマンスが改善されます

が、 ク ロ ッ ク レイテンシが 1 サイクル追加されます。 5 ビッ ト アドレスを変更する と、 32 ビッ ト

の任意のビッ ト を非同期で読み出すこ とができます (O6 LUT 出力)。 この方法は、32 ビッ ト未満の

小規模シフ ト レジスタを構築する際に有効です。 たとえば、 13 ビッ トのシフ ト レジスタを構築す

る場合は、 13 番目のビッ トにアドレスを指定します。 図 5-15 に、 32 ビッ トのシフ ト レジスタの

ブロ ッ ク図を示します。

図 5-16 に、 ファンクシ ョ ン ジェネレータを 1 つ使用したシフ ト レジスタの例を示します。

ｋ

図 5-15 : 32 ビッ ト シフ ト レジスタのコンフ ィギュレーシ ョ ン

図 5-16 : シフ ト レジスタ

図 5-17 には、 16 ビッ トのシフ ト レジスタ 2 つを示します。 この例は、 1 つの LUT にインプ リ メ

ン トできます。

ug190_5_15_050506

Output (Q)

RegisteredOutput

(Optional)

(AQ)

DI1

D Q

(AX)

SHIFTIN (MC31 of Previous LUT)

SHIFTIN (D)

A[4:0]

CLKCE

(A[6:2])

(CLK)

(WE/CE)

SRL32

SRLC32E

A[6:2]

CLKCE

O6

MC31SHIFTOUT (Q31)

5

UG190_5_16_050506

SHIFTIN (D)

SHIFTOUT(Q31)WE

CLK

Address (A[4:0])

32-bit Shift Register

MUX

Q

5

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 195UG190 (v4.5) 2009 年 1 月 9 日

CLB の概要R

前述のとおり、 出力 (MC31) を 1 つ追加して、 シフ ト レジスタ間に専用配線を使用する と、 LUTO6 出力を使用せずに、 そのレジスタの 終ビッ ト を後続レジスタの 初のビッ トに接続できます。

チェーン内のすべてのビッ トへのダイナミ ッ ク アクセスが可能になる と、 よ り長いシフ ト レジス

タを構築できます。 シフ ト レジスタのチェーン接続、そして F7AMUX、F7BMUX、および F8MUXマルチプレクサを使用する と、 1 つの SLICEM で 高 128 ビッ トのアドレス指定可能なシフ ト レジスタをインプ リ メン トできます。 図 5-18 ～ 図 5-20 に、 1 つの SLICEM　 を使用したシフ ト レジスタのコンフ ィギュレーシ ョ ン例を示します。

図 5-17 : デュアル 16 ビッ ト シフ ト レジスタのコンフ ィギュレーシ ョ ン

図 5-18 : 64 ビッ ト シフ ト レジスタのコンフ ィギュレーシ ョ ン

UG190_5_17_050506

DI1SHIFTIN1 (AX)

SHIFTIN2 (AI)

A[3:0]

CLK

CE

4

SRL16

A[5:2]

CLKWE

O5

MC31

DI2

4

SRL16

A[5:2]CLKWE

O6

UG190_5_18_050506

DI1SHIFTIN (D)

A[5:0]

CLK

WE

(CLK)

(WE/CE)

5

SRL32

A[6:2]

CLKWE

O6

MC31

MC31

DI1

5

SRL32

A[6:2]CLKWE

O6

RegisteredOutput

Output (Q)

F7AMUX

(Optional)

D Q

A5 (AX)

(AQ)

SHIFTOUT (Q63)

(MC31)

196 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

図 5-19 : 96 ビッ ト シフ ト レジスタのコンフ ィギュレーシ ョ ン

UG190_5_19_050506

DI1SHIFTIN (D)

A[6:0]

CLK

WE

AX (A5)

(CLK)

(WE/CE)

5

SRL32

A[6:2]

CLKWE

O6

MC31

MC31

MC31

DI1

5

SRL32

A[6:2]

CLKWE

O6

F7BMUX

Not Used

F8MUXRegisteredOutput

Output (Q)

SHIFTOUT (Q95)

(Optional)

D Q(BQ)

(BMUX)

(MC31)

DI1

5

SRL32

A[6:2]

CLKWE

O6F7AMUX

CX (A5)

BX (A6)

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 197UG190 (v4.5) 2009 年 1 月 9 日

CLB の概要R

2 つ以上の SLICEM を使用する と 128 ビッ ト よ り長いシフ ト レジスタを構築できますが、 スライ

ス間は直接接続できないため、 これよ り長いシフ ト レジスタは構築できません。

シフ ト レジスタのデータ フロー

シフ ト

シフ トの動作は、 1 ク ロ ッ ク エッジを使用してクロ ッ ク イネーブルは High と きに有効になり ま

す。 イネーブル信号が High のと き、 入力 (D) がシフ ト レジスタの 初のビッ トに取り込まれま

す。 そして各ビッ トの値が順に高位ビッ トにシフ ト します。 カスケード接続可能なシフ ト レジスタ

のコンフ ィギュレーシ ョ ンでは、 後のビッ トの値が Q15 出力にシフ ト アウ ト されます。

5 ビッ ト アドレス ポート (A[4:0]) で選択されたビッ トは、 Q 出力に送信されます。

図 5-20 : 128 ビッ ト シフ ト レジスタのコンフ ィギュレーシ ョ ン

UG190_5_20_050506

DI1SHIFTIN (D)

A[6:0]

CLK

WE

(CLK)

(WE/CE)

5

SRL32

A[6:2]

CLKWE

O6

MC31

MC31

MC31

MC31

DI1

SRL32

A[6:2]

CLKWE

O6F7BMUX

F8MUX

CX (A5)

BX (A6)

RegisteredOutput

Output (Q)

(Optional)

D Q

(BMUX)

SHIFTOUT (Q127)

(MC31)

(BQ)

DI1

SRL32

A[6:2]

CLKWE

O6

DI1

SRL32

A[6:2]

CLKWE

O6F7AMUX

AX (A5)

198 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

ダイナミ ック読み出し

Q 出力の値は、 5 ビッ トのアドレス入力で決定します。 新しいアドレスが 5 ビッ トの入力アドレス

ピンに読み込まれる と、LUT にアクセスする時間分遅れて、Q 出力に新しいビッ ト位置の値が送信

されます。 この動作は非同期で、 クロ ッ ク信号およびクロ ッ ク イネーブル信号とは関係なく行われ

ます。

スタテ ィ ック読み出し

5 ビッ ト アド レス入力が固定されている場合、 Q 出力は常に同じビッ ト 位置の値になり ます。 この

モード では、1 つの LUT に 1 ～ 16 ビッ ト のシフト レジスタをインプリ メ ント します。 シフト レジ

スタ長は (N+1) です (N は、 0～31 の入力アド レス )。

Q 出力は、 シフ ト動作と同期して変化します。 前のビッ トが次の位置へシフ ト して、 Q に出力され

ます。

シフ ト レジスタ

• 1 回のシフ ト動作には、 ク ロ ッ ク エッジが 1 つ必要。

• ダイナミ ッ ク読み出し動作は、 非同期に行われる (Q 出力)。

• スタティ ッ ク読み出し動作は、 同期に行われる (Q 出力)。

• データ入力は、 Setup-to-Clock タイ ミ ング仕様に従う。

• カスケード接続可能なコンフ ィギュレーシ ョ ンでは、Q31 出力には常に 後のビッ ト値が含ま

れる。

• Q31 出力は、 各シフ ト動作の後に同期して変化する。

マルチプレクサ

Virtex-5 FPGA のファンクシ ョ ン ジェネレータおよびマルチプレクサは、次をインプ リ メン トでき

ます。

• LUT を 1 つ使用する 4:1 マルチプレクサ

• LUT を 2 つ使用する 8:1 マルチプレクサ

• LUT を 4 つ使用する 16:1 マルチプレクサ

これらの多入力マルチプレクサは、 専用の F7AMUX、 F7BMUX、 および F8MUX を使用して、 1 レベル/ロジッ ク (LUT) でインプリ メ ント されます。このよう なマルチプレクサは、 1 つのスライスで

大 4 個の LUT を組み合わせるこ と ができます。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 199UG190 (v4.5) 2009 年 1 月 9 日

CLB の概要R

大型マルチプレクサの設計

4:1 マルチプレクサ

すべての LUT は、 4:1 MUX にコンフ ィギュレーシ ョ ンできます。 この 4:1 MUX は、 同じスライ

ス内のフ リ ップフロ ップを 1 つ使用してインプ リ メン ト されます。 1 つのスライス内に 大 4 個の

4:1 MUX をインプリ メン トできます (図 5-21 を参照)。

図 5-21 : 1 スライスに 4 個の 4:1 マルチプレクサを含む

UG190_5_21_050506

(D[6:1])

(C[6:1])

(B[6:1])

(A[6:1])

(CLK)CLK

6

SLICE

LUT

LUT

LUT

LUT

A[6:1]

O6

6A[6:1]

O6

RegisteredOutput

4:1 MUX Output

(Optional)

D Q

(D)

(DQ)

RegisteredOutput

4:1 MUX Output

(Optional)

D Q

(C)

(CQ)

RegisteredOutput

4:1 MUX Output

(Optional)

D Q

(B)

(BQ)

RegisteredOutput

4:1 MUX Output

(Optional)

D Q

(A)

(AQ)

6A[6:1]

O6

6A[6:1]

O6

SEL D [1:0], DATA D [3:0]Input

SEL C [1:0], DATA C [3:0]Input

SEL B [1:0], DATA B [3:0]Input

SEL A [1:0], DATA A [3:0]Input

200 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

8:1 マルチプレクサ

各スライスには、F7AMUX と F7BMUX が 1 つずつあ り ます。 この 2 つのマルチプレクサは、LUTの出力を 2 つ結合して 大 13 入力の組み合わせファンクシ ョ ン (8:1 MUX) を構築します。 1 つの

スライス内には 大 2 個の 8:1 MUX をインプリ メン トできます (図 5-22 を参照)。

図 5-22 : 1 スライスに 2 個の 8:1 マルチプレクサを含む

UG190_5_22_090806

(D[6:1])

(C[6:1])

(CX)

(B[6:1])

(A[6:1])

(AX)

SELF7(1)(CLK)

CLK

SELF7(2)

SEL D [1:0], DATA D [3:0]Input (1)

SEL C [1:0], DATA C [3:0]Input (1)

SEL B [1:0], DATA B [3:0]Input (2)

SEL A [1:0], DATA A [3:0]Input (2)

6

SLICE

LUT

LUT

LUT

LUT

A[6:1]

O6

6A[6:1]

O6 RegisteredOutput

8:1 MUXOutput (1)

(Optional)

D Q

(CMUX)

(CQ)

RegisteredOutput

8:1 MUXOutput (2)

(Optional)

D Q

(AMUX)

(AQ)

6A[6:1]

O6

6A[6:1]

O6

F7BMUX

F7AMUX

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 201UG190 (v4.5) 2009 年 1 月 9 日

CLB の概要R

16:1 マルチプレクサ

各スライスに F8MUX が 1 つあ り ます。 この F8MUX は、F7AMUX と F7BMUX の出力を結合し

て、 大 27 入力の組み合わせファンクシ ョ ンを構築します。 16:1 MUX は、1 つのスライスで 1 つのみインプ リ メン トできます (図 5-23 を参照)。

複数の SLICEM を使用する と 16:1 よ り大規模なマルチプレクサを構築できますが、 スライス間の

直接接続はないため、 これよ り大型のマルチプレクサは構築できません。

高速ルックアヘッ ド キャリー ロジッ ク

ファンクシ ョ ン ジェネレータのほか、 高速加算/減算を実行するために、 スライスに専用キャ リー

ロジッ クが含まれています。 図 5-1 に示すよ うに、Virtex-5 FPGA の CLB には 2 つの独立キャ リー

チェーンがあ り ます。 このキャ リー チェーンはカスケード接続が可能なため、大規模な加算/減算ロ

ジッ クを構築できます (図 5-2 を参照)。

Virtex-5 デバイスのキャ リー チェーンでは上方向に演算が実行され、各スライスの高さは 4 ビッ ト

です。各ビッ トには、キャ リー マルチプレクサ (MUXCY) と専用 XOR ゲートが 1 つずつあ り、選

図 5-23 : 1 スライスに 1 個の 16:1 マルチプレクサを含む

UG190_5_23_050506

(D[6:1])

(C[6:1])

(CX)

(B[6:1])

(A[6:1])

(AX)(BX)

(CLK)

SELF7

SELF7

SELF8

CLK

6

SLICE

LUT

LUT

LUT

LUT

A[6:1]

O6

6A[6:1]

O6

RegisteredOutput

16:1 MUXOutput

(Optional)

D Q

(BMUX)

(B)

6A[6:1]

O6

6A[6:1]

O6

F7BMUX

F8MUX

F7AMUX

SEL D [1:0], DATA D [3:0]Input

SEL C [1:0], DATA C [3:0]Input

SEL B [1:0], DATA B [3:0]Input

SEL A [1:0], DATA A [3:0]Input

202 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

択されたキャ リー ビッ ト を使用してオペランドを加算/減算します。 専用キャ リー パスおよびキャ

リー マルチプレクサ (MUXCY) を使用して、 ファンクシ ョ ン ジェネレータをカスケード接続し、

多入力ロジッ ク ファンクシ ョ ンをインプリ メン トするこ と も可能です。

図 5-24 に、 1 つのスライスの関連ロジッ ク エレ メン ト を使用したキャ リー チェーンを示します。

キャ リー チェーンは、 ファンクシ ョ ン ジェネレータ と同様にルッ クアヘッ ド ロジッ クをキャ リー

します。 独立入力は 10 個 (S 入力 ‐ S0～S3、 DI 入力 ‐ DI1～DI4、 CYININT および CIN)、 独立

出力は 8 個 (O 出力 ‐ O0～O3、 および CO 出力 ‐ CO0～CO3) あ り ます。

S 入力は、キャ リー ルッ クアヘッ ド ロジッ クの 「伝搬」 信号に使用されます。 「伝搬」 信号は、ファ

ンクシ ョ ン ジェネレータの O6 出力から送信されます。 DI 入力は、 キャ リー ルッ クアヘッ ド ロジッ クの 「生成」 信号に使用されます。 「生成」 信号は、 ファンクシ ョ ン ジェネレータの O5 出力

図 5-24 : 高速キャリー ロジック パスおよび関連するエレメン ト

UG190_5_24_050506

O6 From LUTD

DMUX/DQ*

DMUX

DQ

O5 From LUTD

DX

S3MUXCY

DI3

CO3

O3

COUT (To Next Slice)

Carry Chain Block(CARRY4)

(Optional)

D Q

O6 From LUTC

CMUX/CQ*

CMUX

CQ

O5 From LUTC

CX

S2MUXCY

DI2

CO2

CO1

CO0

O2

(Optional)

D Q

O6 From LUTB

BMUX/BQ*

BMUX

BQ

O5 From LUTB

BX

S1MUXCY

DI1

O1

(Optional)

D Q

O6 From LUTA

AMUX/AQ*

AMUX

AQ

O5 From LUTA

AX

S0MUXCY

DI0

CIN

CIN (From Previous Slice)

* Can be used ifunregistered/registeredoutputs are free.

CYINIT

10

O0

(Optional)

D Q

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 203UG190 (v4.5) 2009 年 1 月 9 日

CLB およびスライスのタイ ミング モデルR

またはスライスの BYPASS 入力 (AX、 BX、 CX、 および DX) をソースと します。 S 入力は、 乗算

器を構築するために使用されますが、 DI 入力は加算器/累算器を構築するために使用されます。

CYINIT は、 キャ リー チェーンの 初のビッ ト の CIN です。 CYINIT 値は、 加算の場合は 0、 減

算の場合は 1、あるいはダイナミ ッ ク高速キャ リー ビッ トの場合は AX 入力です。 CIN 入力を使用

してスラ イスをカスケード接続し、 よ り長いキャ リー チェーンを構築します。 O 出力には、 加算/減算の和が送信されます。CO 出力が各ビッ トのキャ リー アウ ト を計算します。CO3 がスライスの

COUT 出力に接続され、 複数スラ イ スをカスケード接続する こ とによって、 よ り長いキャ リー

チェーンが構築されます。加算器の伝搬遅延は、 よ り多くのキャ リー チェーンがカスケード接続さ

れるにしたがい、 オペランドのビッ ト数に対して直線的に増加します。 キャ リー チェーンは、同一

スライス内の記憶エレ メン ト またはフ リ ップフロ ップを使用してインプ リ メン トできます。

CLB およびスライスのタイ ミング モデル

Virtex-5 FPGA はサイズが大き く、 かつ複雑なデバイスです。 このため、 多様なパスおよびファン

クシ ョ ン エレ メン トのタイ ミ ングを理解するこ とは困難かつ重要な課題です。 ザイ リ ンクスのソフ

ト ウェアを使用してデザインをインプ リ メン トする場合は、多様なタイ ミ ング パラ メータをすべて

理解する必要はあ り ませんが、 ク リ ティカル パスの分析や高速デザイン目指す上級者にとっては、

タイ ミ ング モデルを理解する必要があ り ます。

次の 3 つのタイ ミ ング モデルについて説明します。

• ファンクシ ョ ン エレ メン ト図 - ピンと接続を示した基本的なアーキテクチャの回路図

• タイ ミ ング パラ メータ - 『Virtex-5 データシート 』 に記載されているタイ ミ ング パラ メータの

定義

• タイ ミ ング ダイアグラム - 各ファンクシ ョ ン エレ メン トのタイ ミ ング パラ メータの相互関係

こ こに記載するモデルを使用する場合は、ザイ リ ンクス Timing Analyzer ソフ ト ウェア (TRCE) および 『Virtex-5 データシート 』 の 「スイ ッチ特性」 の章も併せて参照して ください。 すべてのピン

名、 パラ メータ名、 およびパスは、 配線後および配線前のスタティ ッ ク タイ ミ ング レポートの表

記と一致します。 本章では、 「スイ ッチ特性」 に記載されているほとんどのタイ ミ ング パラ メータ

について説明しています。

『Virtex-5 データシート 』に記載されているすべてのタイ ミ ング パラ メータは、スライスおよび CLBと関連しています。 こ こで説明する次の項目は、 『Virtex-5 データシート 』 の 「スイ ッチ特性」 の章

と同じ内容です。

• 「一般的なスライスのタイ ミ ング モデルとパラ メータ」 (CLB スイ ッチ特性)

• 「スラ イス分散 RAM のタイ ミ ング モデルおよびパラ メータ (SLICEM のみ)」 (CLB 分散

RAM スイ ッチ特性)

• 「スラ イス SRL のタイ ミ ング モデルおよびパラ メータ (SLICEM のみ)」 (CLB SRL スイ ッチ

特性)

• 「スラ イス キャ リー チェーンのタイ ミ ング モデルおよびパラ メータ」 (CLB アプリケーシ ョ ン

スイ ッチ特性)

204 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

一般的なスライスのタイ ミング モデルとパラメータ

図 5-25 に、Virtex-5 スライスの簡略図を示します。 Virtex-5 スライスのエレ メン トのいくつかは省

略しています。 この章で説明されるタイ ミ ング パスに関連したエレ メン トのみ記載しています。

図 5-25 : Virtex-5 スライスの簡略図

UG190_5_25_050506

LUT

O6

O5

6D

FE/LAT

D

CE

CLK

SR REV

Q

F7BMUX

F8MUX

DMUX

DQ

D Inputs

LUT

O6

O5

6C

FE/LAT

D

CE

CLK

SR REV

Q CQ

CMUX

C Inputs

DX

CX

LUT

O6

O5

6B

FE/LAT

D

CE

CLK

SR REV

Q BQ

BMUX

B Inputs

BX

FE/LAT

D

CE

CLK

SR REV

Q AQ

F7AMUXLUT

O6

O5

6A

AMUX

A Inputs

AX

CE

CLK

SRREV(DX)

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 205UG190 (v4.5) 2009 年 1 月 9 日

CLB およびスライスのタイ ミング モデルR

タイ ミング パラ メータ

表 5-7 に、図 5-25 に示した主なパスに関連する一般的なスライス タイミ ング パラメ ータを示します。

表 5-7 : 一般的なスライスのタイ ミング パラメータ

パラ メータ ファンクシ ョ ン 説明

組み合わせ回路遅延

TILO(1) A/B/C/D 入力から

A/B/C/D 出力

スライスの A/B/C/D 入力から、 ルッ クアップ テー

ブル (LUT) を通り、スラ イスの A/B/C/D 出力に出

力されるまでの伝搬遅延 (6 入力 ファンクシ ョ ン)

TILO_2 A/B/C/D 入力から

AMUX/CMUX 出力

スライスの A/B/C/D 入力から、 LUT および F7AMUX/F7BMUX を通り 、 AMUX/CMUX 出力へ

出力されるまでの伝搬遅延 (7 入力 ファンクショ ン)

TILO_3 A/B/C/D 入力から BMUX 出力 スライスの A/B/C/D 入力から、 LUT、F7AMUX/F7BMUX、 および F8MUX を通り、

BMUX 出力へ出力されるまでの伝搬遅延 (8 入力 ファンクシ ョ ン)

シーケンシャル遅延

TCKO FF クロ ッ ク (CLK) から

AQ/BQ/CQ/DQ 出力

クロ ッ ク後に、 スラ イス シーケンシャル エレ メン

トの AQ/BQ/CQ/DQ 出力でデータが安定しなけれ

ばいけない時間 (フ リ ップフロップと してコンフ ィ

ギュレーシ ョ ン)

TCKLO ラ ッチ ク ロ ッ ク (CLK) から AQ/BQ/CQ/DQ 出力

クロ ッ ク後に、 スラ イス シーケンシャル エレ メン

トの XQ/YQ 出力でデータが安定しなければいけ

ない時間 (ラ ッチと してコンフ ィギュレーシ ョ ン)

スライス シーケンシャル エレメン トのセッ トアップおよびオールド タイム(2)

TDICK/TCKDI AX/BX/CX/DX 入力 クロ ッ クの前/後に、 スライス シーケンシャル エレ

メン トの D 入力で、 スライスの AX/BX/CX/DX 入力からのデータが安定しなければいけない時間

(フ リ ップフロ ップと してコンフ ィギュレーシ ョ ン)

TCECK/TCKCE CE 入力 クロ ッ クの前/後に、 スライス シーケンシャル エレ

メン トの CE 入力で、 スライスの CE 入力が安定し

なければいけない時間 (フ リ ップフロップと してコ

ンフ ィギュレーシ ョ ン)

TSRCK/TCKSR SR/BY 入力 クロ ッ クの前/後に、 スライス シーケンシャル エレ

メン トの SR/Rev 入力で、 スライスの SR (セッ ト /リセッ ト ) および BY (Rev) 入力が安定しなければ

いけない時間 (フ リ ップフロップと してコンフ ィ

ギュレーシ ョ ン)

セッ ト /リセッ ト

TRPW SR (セッ ト / リセッ ト ) および BY (Rev) ピンの 小

パルス幅

206 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

タイ ミング特性

図 5-26 に、 Virtex-5 FPGA スライスの一般的なタイ ミ ング特性を示します。

• ク ロ ッ ク イベン ト (1) よ り TCEO 前に、クロ ッ ク イネーブル信号がスライス レジスタの CE 入力で有効 (High) になり ます。

• ク ロ ッ ク イベン ト (1) よ り TDICK 前に、 AX、 BX、 CX、 または DX 入力のいずれかからの

データがスライス レジスタの D 入力で有効 (High) になり ます。 これは、クロ ッ ク イベン ト (1)の後の TCKO 時間に AQ、 BQ、 CQ、 または DQ ピンに出力されます。

• ク ロ ッ ク イベン ト (3) よ り TSRCK 前に、 同期リセッ ト と して設定された SR 信号が有効

(High) にな り、 ス ラ イス レジスタを リ セッ ト します。 これは、 ク ロ ッ ク イベン ト (3) の後の

TCKO 時間に AQ、 BQ、 CQ、 または DQピンに出力されます。

TRQ スライス シーケンシャル エレ メン トの非同期セッ

ト / リセッ トの伝搬遅延。 SR/BY 入力から

AQ/BQ/CQ/DQ 出力まで

FTOG ト グル周波数 - CLB フ リ ップフロ ップにクロ ッ ク

を供給できる 大周波数 : 1 / (TCH + TCL)

メモ :

1. このパラ メータは、 2 個の 5 入力ファンクシ ョ ン と してコンフ ィギュレーシ ョ ンされた LUT を含みます。

2. TXXCK = セッ ト アップ タイム (ク ロ ッ ク エッジよ り前)、 TCKXX = ホールド タイム (ク ロ ッ ク エッジよ り後) です。

表 5-7 : 一般的なスライスのタイ ミング パラメータ (続き)

パラ メータ ファンクシ ョ ン 説明

図 5-26 : 一般的なスライスのタイ ミング特性

ug190_5_26_050506

TCEO

1 2 3

CLK

CE

AX/BX/CX/DX(DATA)

SR (RESET)

AQ/BQ/CQ/DQ(OUT)

TDICK

TCKO

TSRCK

TCKO

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 207UG190 (v4.5) 2009 年 1 月 9 日

CLB およびスライスのタイ ミング モデルR

スライス分散 RAM のタイ ミング モデルおよびパラメータ (SLICEM のみ)図 5-27 に、 Virtex-5 FPGA ス ラ イ スにイ ンプ リ メ ン ト された分散 RAM の詳細を示し ます。

Virtex-5 スライスのエレ メン トのいくつかは省略しています。 この章で説明されるタイ ミ ング パス

に関連したエレ メン トのみ記載しています。

図 5-27 : Virtex-5 FPGA の SLICEM 分散 RAM の簡略図

UG190_5_27_050506

6D

DXDI

D input

CXCI

C input

BXBI

B input

AXAI

A input

CLKWE

WA[6:0]

RAM

CLKWE

DI1DI2A[6:0]

O6

DMUXO5

6C

WA[6:0]

RAM

CLKWE

DI1DI2A[6:0]

O6

CMUXO5

6B

WA[6:0]

RAM

CLKWE

DI1DI2A[6:0]

O6

BMUXO5

6A

WA[6:0]

RAM

CLKWE

DI1DI2A[6:0]

O6

AMUXO5

208 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

分散 RAM のタイ ミ ング パラ メータ

表 5-8 に、図 5-27 に示した主なパスに関連する SLICEM での分散 RAM のタイ ミ ング パラ メータ

を示します。

表 5-8 : 分散 RAM のタイ ミング パラメータ

パラ メータ ファンクシ ョ ン 説明

RAM (分散 RAM) と してコンフ ィギュレーシ ョ ンされたスライス LUT のシーケンシャル遅延

TSHCKO(1) CLK から A/B/C/D 出力 書き込み動作のクロ ッ ク後に、 分散 RAM に書き

込まれたデータがスライスの A/B/C/D 出力で安定

しなければいけない時間

RAM (分散 RAM)(2)と してコンフ ィギュレーシ ョ ンされたスライス LUT のセッ トアップおよびホールド タイム

TDS/TDH(3) データ入力 (DI1) と してコン

フ ィギュレーシ ョ ンされた AX/BX/CX/DX

クロ ッ クの前/後に、 スライスの AX/BX/CX/DX 入力でデータが安定しなければいけない時間

TACK/TCKA A/B/C/D アドレス入力 クロ ッ クの前/後に、 スライス LUT の A/B/C/D 入力でアドレス信号が安定しなければいけない時間

(RAM と してコンフ ィギュレーシ ョ ン)

TWS/TWH WE 入力 クロ ッ クの前/後に、 スライス LUT の WE 入力で

書き込みイネーブル信号が安定しなければいけな

い時間 (RAM と してコンフ ィギュレーシ ョ ン)

クロッ ク CLK

TWPH 小パルス幅、 High

TWPL 小パルス幅、 Low

TWC アドレス書き込みサイクル時間に対する 小ク

ロ ッ ク周期

メモ :

1. このパラ メータは、 2 ビッ トの分散 RAM と してコンフ ィギュレーシ ョ ンされた LUT を含みます。

2. TXXCK = セッ ト アップ タイム (ク ロ ッ ク エッジの前)、 TCKXX = ホールド タイム (ク ロ ッ ク エッジの後) です。

3. このパラ メータは、 データ入力 (DI2) と してコンフ ィギュレーシ ョ ンされた AI/BI/CI/DI を含みます。

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CLB およびスライスのタイ ミング モデルR

分散 RAM のタイ ミ ング特性

図 5-28 に、Virtex-5 FPGA スライスにインプ リ メン ト された 16 ビッ ト分散 RAM のタイ ミ ング特

性を示します (LUT を RAM と してコンフ ィギュレーシ ョ ン)。

クロック イベン ト 1 : 書き込み

書き込み実行時に ADDR 入力のアドレス上にある メモ リの内容が変更されます。 このメモ リに書

き込まれたデータは、 同期して A/B/C/D 出力に反映されます。

• ク ロ ッ ク イベン ト 1 よ り TWS 前に、 書き込みイネーブル信号 (WE) が有効 (High) になり、

RAM が次の書き込みを実行できる状態になり ます。

• ク ロ ッ ク イベン ト 1 よ り TAS 前に、アドレス (2) が RAM の A/B/C/D 入力で有効になり ます。

• ク ロ ッ ク イベン ト 1 よ り TDS 前に、 DATA が RAM の DI 入力で有効 (1) になり、 ク ロ ッ ク

イベン ト 1 の後の TSHCKO 時間に A/B/C/D 出力に反映されます。

また、クロ ッ ク イベン ト 1 よ り TSHCKO および TWOSCO 後に、AMUX、BMUX、CMUX、DMUX、

および COUT 出力にも反映されます。

クロック イベン ト 2 : 読み出し

分散 RAM では、 すべての読み出しが非同期です。 WE が Low の場合は、 常にアドレス バスをア

サート できます。 そのアドレス バスにある RAM の内容は、 TILO の遅延 (LUT を通過する場合の

伝搬遅延) 後に A/B/C/D 出力に反映されます。 ク ロ ッ ク イベン ト 2 の後に アドレス (F) はアサート

され、 そのアドレスにある RAM の内容は、 TILO の遅延後に出力に反映されます。

図 5-28 : スライス分散 RAM のタイ ミング特性

UG190_5_28_050506

TWPL

TWPH

TWC

1 2 3 4 5 6 7

CLK

WE

DATA_OUTA/B/C/D

Output

A/B/C/D(ADDR)

AX/BX/CX/DX(DI)

TAS

2

1

1 0 01MEM(F)

WRITE WRITE WRITE WRITEREAD READ

MEM(E)

X X0 01

F 3 4 5 E

TDS

TWS TILO TILO

TSHCKO

210 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

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第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

スライス SRL のタイ ミング モデルおよびパラメータ (SLICEM のみ)図 5-29 に、 Virtex-5 FPGA スラ イスでのシフ ト レジスタのインプ リ メ ンテーシ ョ ンを示します。

Virtex-5 スライスのエレ メン トのいくつかは省略しています。 この章で説明されるタイ ミ ング パス

に関連したエレ メン トのみ記載しています。

図 5-29 : Virtex-5 FPGA スライス SRL の簡略図

UG190_5_29_050506

6

DDX

CX

BX

AX

D address

SRL

CLK WE

DI1

A

O6

MC31

WCLK

6

C

C address

SRL

CLK WE

DI1

A

O6

MC31

6

B

B address

SRL

CLK WE

DI1

A

O6

MC31

6

A

A address

SRL

CLK WE

DI1

A

O6

DMUXMC31

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 211UG190 (v4.5) 2009 年 1 月 9 日

CLB およびスライスのタイ ミング モデルR

スライス SRL のタイ ミング パラ メータ

表 5-9 に、図 5-29 に示した主なパスに関連する SLICEM SRL のタイ ミ ング パラ メ ータを示します。

表 5-9 : スライス SRL のタイ ミング パラメータ

パラ メータ ファンクシ ョ ン 説明

SRL と してコンフ ィギュレーシ ョ ンされたスライス LUT のシーケンシャル遅延

TREG(1) CLK から A/B/C/D 出力 書き込み動作後のクロ ッ ク後に、 SRL に書き込ま

れたデータがスライスの A/B/C/D 出力で安定しな

ければいけない時間

TREG_MUX(1) CLK から AMUX - DMUX 出力 書き込み動作後のクロ ッ ク後に、 SRL に書き込ま

れたデータがスライスの DMUX 出力で安定しなけ

ればいけない時間

TREG_M31 CLK から MC31 出力を通り、

DMUX 出力へ送信

書き込み動作後のクロ ッ ク後に、 SRL に書き込ま

れたデータが、 MC31 出力を通り、 DMUX 出力で

安定しなければいけない時間

SRL と してコンフ ィギュレーシ ョ ンされたスライス LUT のセッ トアップおよびホールド タイム(2)

TWS/TWH CE 入力 (WE) クロ ッ クの前/後に、 書き込みイネーブル信号が、

スライス LUT の WE 入力で安定しなければいけな

い時間 (SRL と してコンフ ィギュレーシ ョ ン)

TDS/TDH(3) データ入力 (DI) と してコンフ ィ

ギュレーシ ョ ンされた

AX/BX/CX/DX

クロ ッ クの前に、 データがスライス の AX/BX/CX/DX 入力で安定しなければいけない時

間 (SRL と してコンフ ィギュレーシ ョ ン)

メモ :

1. このパラ メータは、 2 ビッ トのシフ ト レジスタ と してコンフ ィギュレーシ ョ ンされた LUT を含みます。

2. TXXCK = セッ ト アップ タイム (ク ロ ッ ク エッジの前)、 TCKXX = ホールド タイム (ク ロ ッ ク エッジの後) です。

3. このパラ メータは、 データ入力 (DI2) または共通シフ トの 2 ビッ ト と してコンフ ィギュレーシ ョ ンされた AI/BI/CI/DI を含みます。

212 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

スライス SRL のタイ ミング特性

図 5-30 に、 Virtex-5 FPGA スライスにインプリ メン ト された 16 ビッ ト シフ ト レジスタのタイ ミ

ング特性を示します (LUT は SRL と して設定)。

クロック イベン ト 1 : Shift In

書き込み (Shift In) 実行時、 A/B/C/D 入力のアドレスにあるレジスタのシングル ビッ トの内容が、

SRL にデータがシフ ト される と きに変更されます。 ク ロ ッ ク イベン ト時にアド レスが変更されな

かった場合、このレジスタに書き込まれたデータが同期して A/B/C/D 出力に反映されます。 ク ロ ッ

ク イベン ト時に A/B/C/D 入力が変更された場合、アドレス指定可能な出力 (A/B/C/D 出力) のデー

タ値は無効になり ます。

• ク ロ ッ ク イベン ト 1 よ り TWS 前に、 書き込みイネーブル信号 (WE) が有効 (High) になり、

SRL が次の書き込みを実行できる状態になり ます。

• ク ロ ッ ク イベン ト 1 よ り TDS 前に、データが SRL の DI 入力で有効 (0) になり ます。 これは、

ク ロ ッ ク イベン ト 1 の後の遅延時間 TREG 後に A/B/C/D 出力に反映されます。クロ ッ ク イベ

ン ト 1 でア ド レス 0 が指定されているため、 DI 入力のデータがレジスタ 0 に書き込まれ、

A/B/C/D 出力に反映されます。

クロック イベン ト 2 : Shift In

• ク ロ ッ ク イベン ト 2 よ り TDS 前に、データが SRL の DI 入力で有効 (1) になり ます。 これは、

ク ロ ッ ク イベン ト 2 よ り遅延時間 TREG 後に A/B/C/D 出力に反映されます。クロ ッ ク イベン

ト 2 でアドレス 0 がまだ指定されているため、DI 入力のデータがレジスタ 0 に書き込まれ、D出力に反映されます。

クロック イベン ト 3 : Shift In/アドレス可能 (非同期) 読み出し

すべての読み出し動作は CLK 信号に非同期で実行されます。 ク ロ ッ ク イベン ト間でアドレスが変

更された場合、 そのアドレス上のレジスタのデータは TILO の遅延 (LUT 通過時の伝搬遅延) の後、

アドレス指定可能な出力 (A/B/C/D 出力) に反映されます。

• ク ロ ッ ク イベン ト 3 よ り TDS 前に、 DATA が SRL の DI 入力で有効 (1) になり、 クロ ッ ク イベン ト 3 よ り TREG 後に A/B/C/D 出力に反映されます。

図 5-30 : スライス SRL のタイ ミング特性

ug190_5_30_050506

1 2 3 4 5 6 32

CLK

Write Enable(WE)

Shift_In (DI)

Address(A/B/C/D)

Data Out(A/B/C/D)

MSB(MC31/DMUX)

TDS

TILO TILO

0 1 1 0 1 0

20

X

X X X X X X X 0

0 1 1 1 1 10 0

TREG

TREG

TWS

1

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 213UG190 (v4.5) 2009 年 1 月 9 日

CLB およびスライスのタイ ミング モデルR

• アドレスは変更されます (0 ～ 2 へ)。 このと き、レジスタ 2 に保持されている値は 0 (この例で

は、 初にシフ ト されるデータ ) であ り、 TILO 遅延の後に A/B/C/D 出力に反映されます。

クロック イベン ト 32 : MSB ( 上位ビッ ト ) の変化

ク ロ ッ ク イベン ト 32 の後の TREG 時間に、 SRL にシフ ト される 初のビッ ト が、 LUT A (SRL)の MC31 出力を通って、 スライスの DMUX 出力で有効 (この例ではロジッ ク 0) になり ます。 これ

は、 ク ロ ッ ク イベン ト 1 の後の TREG および TWOSCO 時間で、AMUX、BMUX、CMUX、DMUX、

および COUT 出力に対しても同様です。

スライス キャリー チェーンのタイ ミング モデルおよびパラメータ

202 ページの図 5-24 に、Virtex-5 FPGA スライスのキャ リー チェーンを示しています。 Virtex-5 スライスのエレ メン トのいくつかは省略しています。 この章で説明されるタイ ミ ング パスに関連した

エレ メン トのみ記載しています。

スライス キャリー チェーンのタイ ミング パラメータ

表 5-10 に、 202 ページの図 5-24 に示した主なパスに関連するスライス キャ リー チェーンのタイ

ミ ング パラ メータを示します。

表 5-10 : スライス キャリー チェーンのタイ ミング パラ メータ

パラメータ ファンクシ ョ ン 説明

キャリー チェーンとしてコンフ ィギュレーシ ョ ンされたスライス LUT のシーケンシャル遅延

TAXCY/TBXCY/TCXCY/TDXCY AX/BX/CX/DX 入力から COUT 出力

スライスの AX/BX/CX/DX 入力から COUT 出力

までの伝搬遅延

TBYP CIN 入力から COUT 出力 スライスの CIN 入力から COUT 出力までの伝搬

遅延

TOPCYA/TOPCYB/TOPCYC/TOPCYD A/B/C/D 入力から COUT 出力 スライスの A/B/C/D 入力から COUT 出力までの

伝搬遅延

TCINA/TCINB/TCINC/TCIND A/B/C/D 入力から AMUX/BMUX/CMUX/DMUX

出力

XOR (和) を使用するスライスの A/B/C/D 入力か

ら AMUX/BMUX/CMUX/DMUX 出力までの伝

搬遅延

キャリー チェーンとしてコンフ ィギュレーシ ョ ンされたスライス LUT のセッ トアップおよびホールド タイム(1)

TCINCK/TCKCIN CIN データ入力 クロ ッ クの前に、 スライスの CIN 入力からの

データが、 スライス シーケンシャル エレ メン ト

の D 入力で安定しなければならない時間 (フ リ ッ

プフロ ップと してコンフ ィギュレーシ ョ ン)

メモ :

1. TXXCK = セッ ト アップ タイム (ク ロ ッ ク エッジの前)、 TCKXX = ホールド タイム (ク ロ ッ ク エッジの後) です。

214 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

スライス キャリー チェーンのタイ ミ ング特性

図 5-31 に、 Virtex-5 FPGA スライスにインプリ メン ト されたスライス キャ リー チェーンのタイ ミ

ング特性を示します。

• ク ロ ッ ク イベン ト 1 よ り TCINCK 前に、 CIN 入力からのデータが、 スラ イス レジスタの D 入力で有効 (High) にな り ます。 これは、 ク ロ ッ ク イベン ト 1 の後の TCKO 時間に

AQ/BQ/CQ/DQ ピンに出力されます。

• ク ロ ッ ク イベン ト 3 よ り TSRCK 前に、 同期リセッ ト と して設定された SR 信号が有効 (High)にな り、 スラ イス レジスタを リセッ ト します。 これは、 ク ロ ッ ク イベン ト 3 よ り TCKO 後に

AQ/BQ/CQ/DQ ピンに出力されます。

CLB プリ ミテ ィブ

CLB プリ ミ ティブの詳細は、 ソフ ト ウェアのライブラ リ ガイ ドを参照して ください。

分散 RAM プリ ミテ ィブ

32 x 2 ビッ トから 256 x 1 ビッ トの 7 つのプリ ミ ティブがあ り ます。 表 5-11に示すよ うに、 3 つの

プリ ミ ティブがシングル ポート RAM 、 2 つのプリ ミ ティブがデュアル ポート RAM、そして 2 つのプリ ミ ティブがクワ ッ ド ポート RAM です。

図 5-31 : スライス キャリー チェーンのタイ ミング特性

ug190_5_31_050506

TCINCK

1 2 3

CLK

CIN(DATA)

SR (RESET)

AQ/BQ/CQ/DQ(OUT)

TCKO

TSRCK

TCKO

表 5-11 : シングル ポート、 デュアル ポート、 およびクワッ ド ポート分散 RAM

プリ ミテ ィブ RAM のサイズ タイプ アドレス入力

RAM32X1S 32 ビッ ト シングル ポート A[4:0] (読み出し /書き込み)

RAM32X1D 32 ビッ ト デュアル ポート A[4:0] (読み出し /書き込み)

DPRA[4:0] (読み出し )

RAM32M 32 ビッ ト クワッ ド ポート ADDRA[4:0] (読み出し)

ADDRB[4:0] (読み出し )

ADDRC[4:0] (読み出し )

ADDRD[4:0] (読み出し /書き込み)

RAM64X1S 64 ビッ ト シングル ポート A[5:0] (読み出し /書き込み)

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 215UG190 (v4.5) 2009 年 1 月 9 日

CLB プリ ミテ ィブR

入力および出力データは 1 ビッ ト幅 (32 ビッ ト RAM を除く ) です。

図 5-32 に、標準的なシングル ポート、デュアル ポート、およびクワッ ド ポートの分散 RAM プリ

ミ ティブを示します。 A、 ADDR、 および DPRA 信号は、 アドレス バスです。

分散 RAM プリ ミ ティブを複数使用する と、ビッ ト幅の多いメモリ ブロ ッ クをインプ リ メン トでき

ます。

ポート信号

分散 RAM の各ポートは、 同じ メモ リ セルを読み出す場合でも、 それぞれ独立して動作します。

クロック - WCLK

ク ロ ッ クは、 同期書き込みに使用します。 データ入力ピンとアドレス入力ピンのセッ ト アップ タイ

ムは、 WCLK ピンを基準と しています。

RAM64X1D 64 ビッ ト デュアル ポート A[5:0] (読み出し /書き込み)

DPRA[5:0] (読み出し )

RAM64M 64 ビッ ト クワッ ド ポート ADDRA[5:0] (読み出し)

ADDRB[5:0] (読み出し )

ADDRC[5:0] (読み出し )

ADDRD[5:0] (読み出し /書き込み)

RAM128X1S 128 ビッ ト シングル ポート A[6:0] (読み出し /書き込み)

RAM128X1D 128 ビッ ト デュアル ポート A[6:0]、 (読み出し /書き込み) DPRA[6:0] (読み出し )

RAM256X1S 256 ビッ ト シングル ポート A[7:0] (読み出し /書き込み)

表 5-11 : シングル ポート、 デュアル ポート、 およびクワッ ド ポート分散 RAM (続き)

プリ ミテ ィブ RAM のサイズ タイプ アドレス入力

図 5-32 : シングル ポート、 デュアル ポート、 およびクワッ ド ポート分散 RAM

RAM#X1S

UG190_5_32_112108

DO

WE

WCLK

A[#:0]

SPO DOD[#:0]

RAM#X1D

D

DPO

R/W Port

Read Port

WE

WCLK

A[#:0]

DPRA[#:0]

RAM#M

DI[A:D][#:0]

DOC[#:0]

R/W Port

Read Port

Read Port

Read Port

WE

WCLK

ADDRD[#:0]

ADDRC[#:0]

DOB[#:0]ADDRB[#:0]

DOA[#:0]ADDRA[#:0]

216 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

イネーブル - WE/WED

イネーブル ピンは、ポートの書き込み機能を制御します。 WE が無効の場合、 メモ リ セルへの書き

込みは実行されません。 WE が有効の場合、 ク ロ ッ ク エッジに同期して、 アドレス入力で指定した

メモ リ位置にデータ入力信号を書き込みます。

アドレス - A[#:0]、 DPRA[#:0]、 および ADDRA[#:0] - ADDRD[#:0]

アドレス入力 A[#:0] (シングル ポートおよびデュアル ポートの場合)、 DPRA[#:0] (デュアル ポー

トの場合)、および ADDRA[#:0] - ADDRD[#:0] (クワ ッ ド ポートの場合) は、読み出し /書き込みを

行う メモ リ セルを選択します。 必要となるアド レス入力の数は、 ポート幅によって異な り ます。

VHDL または Verilog インスタンシエーシ ョ ンでは、アドレス入力はバスではあ り ません。表 5-11に、 各アドレス ピンのファンクシ ョ ンを示します。

データ入力 - D、 DID[#:0]

データ入力 D (シングル ポートおよびデュアル ポートの場合) および DID[#:0] (クワ ッ ド ポートの

場合) は、 RAM　に書き込む新しい値を提供します。

データ出力 - O、 SPO、 DPO および DOA[#:0] - DOD[#:0]

データ出力 O (シングル ポート または SPO)、DPO (デュアル ポート )、および DOA[#:0] - DOD[#:0](クワッ ド ポート ) には、アドレス入力で指定したメモ リ セルの内容が反映されます。 次のアクティ

ブな書き込みクロ ッ ク エッジで、 データ出力 (O、 SPO、 または DOD[#:0]) には新し く書き込まれ

たデータが送信されます。

クロック ピンの反転

ク ロ ッ ク ピン (CLK) には、 個別に反転オプシ ョ ンがあ り ます。 ク ロ ッ ク信号は、 ほかのロジッ ク

リ ソースを使用せずに、アクティブ High またはアクティブ Low にコンフ ィギュレーシ ョ ンできま

す。 デフォルトでは、 アクティブ High になり ます。

グローバル セッ ト /リセッ ト - GSR

分散 RAM モジュールは、 グローバル セッ ト / リセッ ト (GSR) 信号でリセッ ト されません。

シフ ト レジスタ (SRL) プリ ミテ ィブ

32 ビッ ト シフ ト レジスタ (SRLC32E) には 1 つのプリ ミ ティブを使用します。 図 5-33 に、

32 ビッ ト シフ ト レジスタのプリ ミ ティブを示します。

図 5-33 : 32 ビッ ト シフ ト レジスタ

SRLC32E

UG190_5_33_050506

DQ

A[4:0]6

CE

CLK

Q31

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 217UG190 (v4.5) 2009 年 1 月 9 日

CLB プリ ミテ ィブR

専用のマルチプレクサで (F7AMUX、F7BMUX、および F8MUX) 複数の 32 ビッ ト シフ ト レジス

タをインスタンシエートする と、 1 個のスライスで 大 128 ビッ トのカスケード接続可能なシフ ト

レジスタ チェーンが可能にな り ます。 このユーザーガイ ドの 「シフ ト レジスタ (SLICEM のみ)」の 図 5-18 ～ 図 5-20 に、32 ビッ ト以上のカスケード接続可能なシフ ト レジスタのさまざまなイン

プ リ メンテーシ ョ ンを示します。

ポート信号

クロック - CLK

シフ ト動作は、 ク ロ ッ クの立ち上が りエッジまたは立ち下がり エッジのいずれかに同期します。

データおよびクロ ッ ク イネーブル入力ピンには、 CLK の選択されたエッジに対するセッ ト アップ

タイムがあ り ます。

データ入力 - D

データ入力は、 シフ ト レジスタへシフ トする新しいデータ (1 ビッ ト ) とな り ます。

クロック イネーブル - CE

ク ロ ッ ク イネーブル ピンは、 シフ ト動作を制御します。 ク ロ ッ ク イネーブル ピンが非アクティブ

のと きは、 シフ ト レジスタにデータはシフ ト インされず、 新しいデータは書き込まれません。 クロ ッ ク イネーブルをアクティブにする と、データ入力 (D) の内容が 初のビッ トに書き込まれ、す

べてのデータが 1 つずつシフ ト します。 新しいデータは、 出力ピン (Q) およびカスケード接続用出

力ピン (Q31) に送信されます。

アドレス - A[4:0]

アド レス入力は、 読み出されるビッ ト (0 ～ 31) を選択します。 n 番目のビッ ト が、 出力ピン (Q) に送

信されます。 カスケード 接続可能な出力ピン (Q31) は、 シフト レジスタの常に 後のビッ ト (ビッ ト

31) を出力するため、 アド レス入力の影響を受けません。

データ出力 - Q

データ出力 Q には、 アドレス入力で選択されたデータ値 (1 ビッ ト ) が送信されます。

データ出力 - Q31 (オプシ ョ ン)

データ出力 Q31 には、 32 ビッ ト シフ ト レジスタの 後のビッ ト値が送信されます。 シフ ト インが

実行されるごとに新しいデータが出力されます。

クロック ピンの反転

ク ロ ッ ク ピン (CLK) には、 個別に反転オプシ ョ ンがあ り ます。 ク ロ ッ ク信号は、 ほかのロジッ ク

リ ソースを使用せずに、アクティブ High またはアクティブ Low にコンフ ィギュレーシ ョ ンできま

す。 デフォルトでは、 アクティブ High になり ます。

グローバル セッ ト /リセッ ト - GSR

シフ ト レジスタは、 グローバル セッ ト / リセッ ト (GSR) 信号で制御されません。

218 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

その他のシフ ト レジスタ アプリケーシ ョ ン

同期シフ ト レジスタ

シフ ト レジスタのプリ ミ ティブは、 同じスライスにあるレジスタを使用しません。 完全に同期した

読み出し /書き込みシフ ト レジスタをインプ リ メン トするには、 出力ピン Q をフ リ ップフロ ップに

接続する必要があ り ます。 図 5-34 に示すよ うに、シフ ト レジスタ とフ リ ップフロ ップは同じク ロ ッ

クを使用するよ うにします。

このコンフ ィギュレーシ ョ ンは、 デザインが簡潔でタイ ミ ングに優れています。 フ リ ップフロ ップ

はシフ ト レジスタ チェーンの 後のレジスタ となるため、 固定長モードまたは可変長モードでの

アドレスは、 必要な長さから 1 を引いた値にします。 必要に応じて、 カスケード接続された出力を

フ リ ップフロ ップ内でラ ッチできます。

固定長シフ ト レジスタ

カ スケー ド接続可能な 32 ビ ッ ト のシフ ト レジス タでは、 専用マルチプレ ク サ (F7AMUX、

F7BMUX、 および F8MUX) を使用せずに、 固定長モード シフ ト レジスタをインプ リ メン ト でき

ます。 図 5-35 に、 72 ビッ トのシフ ト レジスタを示します。 後の SRLC32E プリ ミ テ ィブのみ、

アドレス入力を 0b00111 に固定する必要があ り ます。 または、シフ ト レジスタ長を 71 ビッ ト (アドレスは 0b00110 に固定) に制限し、 フ リ ップフロ ップを 後のレジスタ と して使用できます。

SRLC32E プリ ミ ティブでは、 シフ ト レジスタの長さはアドレス入力 + 1 です。

図 5-34 : 同期シフ ト レジスタ

SynchronousOutputD QD Q

Address

CLK

(Write Enable)CE

SRLC32G FF

Q31

UG190_5_34_050506

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 219UG190 (v4.5) 2009 年 1 月 9 日

CLB プリ ミテ ィブR

マルチプレクサのプリ ミテ ィブ

各スライスの専用 F7AMUX、 F7BMUX、 および F8MU2 へアクセスするには、 2 つのプリ ミ ティ

ブ (MUXF7 および MUXF8) があ り ます。 LUT で結合し、 これらのマルチプレクサ プリ ミ ティブ

を使用して、 よ り ビッ ト幅の広いマルチプレクサ (8:1 ～ 16:1) を構築できます。 大型マルチプレク

サの詳細は、 「大型マルチプレクサの設計」 を参照して ください。

ポート信号

データ入力 - I0、 I1

データ入力は、 セレク ト信号 (S) で選択されたデータです。

セレク ト入力 - S

セレク ト入力信号は、 出力 O へ送信されるデータ入力信号を決定します。 ロジッ ク 0 は I0 入力を

選択し、 ロジッ ク 1 は I1 入力を選択します。

データ出力 - O

データ出力 O には、 セレク ト入力で選択されたデータ値 (1 ビッ ト ) が送信されます。

キャリー チェーン プリ ミテ ィブ

CARRY4 プリ ミ ティブは、 Virtex-5 アーキテクチャのスライスの高速キャ リー ロジッ クです。 こ

のプ リ ミ ティブは、LUT と接続して加算器および乗算器を構築します。 通常、このプリ ミ ティブは、

標準 RTL コードから合成ツールで推論されます。 合成ツールでは、パフォーマンスやエ リアにおい

図 5-35 : 固定長シフ ト レジスタの例

LUT

SRLC32G

D

Q31

LUT

SRLC32G

D

Q31

LUT

SRLC32G

D OUT(72-bit SRL)

A[4:0]

Q31

Q

500111

D

UG190_5_35_050506

LUT

SRLC32G

D

Q31

LUT

SRLC32G

D

Q31

LUT

SRLC32G

D OUT(72-bit SRL)

A[4:0]

Q31

Q

FF

D Q

500110

D

220 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 5 章 : コンフ ィギャブル ロジック ブロック(CLB)R

て 適なロジッ クにマッピングされる演算およびロジッ ク ファンクシ ョ ンを判断します。 また、 こ

のファンクシ ョ ンを自動で使用し、 正し く接続します。 202 ページの図 5-24 に、 CARRY4 ブロ ッ

ク図を示しています。

ポート信号

合計出力 - O[3:0]

合計出力には、 加算/減算の結果が送信されます。

キャリー出力 - CO[3:0]

キャ リー出力には、 各ビッ トのキャ リーアウ トが送信されます。 CO[3] がほかの CARRY4 プリ イ

ティブの CI 入力へ接続されている場合は、 よ り長いキャ リー チェーンを構築できます。

データ入力 - DI[3:0]

データ入力は、 キャ リー ルッ クアヘッ ド ロジッ クの 「生成」 信号と して使用されます。 「生成」 信号は、 LUT 出力から送信されます。

セレク ト入力 - S[3:0]

セレク ト入力は、 キャ リー ルッ クアヘッ ド ロジッ クの 「伝搬」 信号と して使用されます。 「伝搬」

信号は、 LUT 出力から送信されます。

キャリー初期化 - CYINIT

キャ リー初期化入力を使用して、 キャ リー チェーンの 初のビッ ト を選択します。 CYINIT 値は、

加算の場合は 0、 減算の場合は 1、 あるいはダイナミ ッ ク高速キャ リー ビッ トの場合は AX 入力に

なり ます。

キャリー入力 - CI

CI 入力を使用してスラ イスをカスケード 接続し、 よ り 長いキャリ ー チェーンを構築します。 長い

キャリ ー チェーンを構築するには、ほかの CARRY4 の CO[3] 出力をこのピンに接続するだけです。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 221UG190 (v4.5) 2009 年 1 月 9 日

R

第 6 章

SelectIO リソース

I/O タイルの概要

第 6 章、 第 7 章、 第 8 章では、 入力 / 出力の特性およびロジッ ク リ ソースについて説明します。

第 6 章 の「 SelectIO リ ソース」 では、 出力ド ライバ / 入力レシーバの電気的動作について説明し、一般的なインターフェイスの例を紹介します。 第 7 章 の「 SelectIO ロジッ ク リ ソース」 では、 入力および出力レジスタ、 DDR ( ダブル データ レート )、 プログラマブル入力遅延 (IDELAY) について説明します。 第 8 章 の「 アド バンス SelectIO ロジッ ク リ ソース」 では、 データ シリ アライザ / デシリ アライザ (SERDES) について説明します。

I/O タイルには IOB が 2 つ、 ILOGIC が 2 つ、 OLOGIC が 2 つあ り ます。 図 6-1 に、 Virtex-5 FPGA の I/O タイルを示します。

図 6-1 : Virtex-5 FPGA の I/O タイル

ug190_6_01_041106

ILOGIC(Chapter 7)

or ISERDES

(Chapter 8)

OLOGIC(Chapter 7)

or OSERDES(Chapter 8)

IODELAY(Chapter 7)

IODELAY(Chapter 7)

IOB(Chapter 6) Pad

ILOGIC(Chapter 7)

or ISERDES

(Chapter 8)

OLOGIC(Chapter 7)

or OSERDES(Chapter 8)

IOB(Chapter 6) Pad

222 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

SelectIO リソースの概要

すべての Virtex-5 FPGA には、 コンフ ィギュレーシ ョ ン可能な高性能 SelectIO™ ド ライバとレシーバがあ り、 さまざまなインターフェイス規格に対応しています。 充実した機能セッ トには、 出力能力およびスルーレートのプログラマブル制御、 DCI ( デジタル制御インピーダンス ) を使用するオンチップ終端があ り ます。

各 IOB には、 入力ド ライバ、 出力ド ライバおよびト ライステート SelectIO ド ラ イバがあ り ます。 これらのド ライバは、 さまざまな I/O 規格にコンフ ィギュレーシ ョ ンできます。 差動 I/O は、 1 つのタイルにグループ化された IOB を 2 つ使用します。

• シングルエンド I/O 規格 (LVCMOS、 LVTTL、 HSTL、 SSTL、 GTL、 PCI)

• 差動 I/O 規格 (LVDS、 HT、 LVPECL、 BLVDS、 差動 HSTL および SSTL)

• 差動および VREF に依存する入力は VCCAUX から電源供給される

各 Virtex-5 FPGA の I/O タイルには、 IOB が 2 つ、 ILOGIC ブロ ッ クが 2 つ、 OLOGIC ブロ ッ クが 2 つあ り ます。 これらについては、 第 7 章 の 「SelectIO ロジッ ク リ ソース」 で説明します。

図 6-2 に、 IOB の基本図と内部ロジッ クおよびデバイス パッ ドへの接続を示します。

各 IOB は、 データ用の入力 / 出力ロジッ ク リ ソースおよび IOB 用のト ライステート制御を含むILOGIC/OLOGIC ペアへ直接接続しています。 ILOGIC および OLOGIC は、ISERDES/OSERDES と して設定できます。 ISERDES/OSERDES については、 第 8 章 の 「アドバンス SelectIO ロジッ ク リ ソース」 で説明します。

SelectIO リソースの一般的なガイ ドライン

このセクシ ョ ンでは、 Virtex-5 FPGA の SelectIO リ ソースを使用して設計する場合の一般的なガイド ラインについて説明します。

Virtex-5 FPGA の I/O バンクの規則

Virtex-5 デバイスの場合、 中央カラム以外の I/O バンクは 40 個の IOB で構成されています (1 クロ ッ ク領域で、 高さは CLB 20 個分 )。 中央カラムには、 常に 4 つの 1/2 サイズのバンク (20 個の IOB) と 1 つのコンフ ィギュレーシ ョ ン バンクがあ り ます。 バンク数はデバイス サイズによ り異なり、 大規模デバイスの場合、 中央カラムにフル サイズのバンクが追加されます。 『Virtex-5 の概要』 に、各デバイス タイプ別の総バンク数が記載されています。 XC5VLX30 には、 12 個の I/O バ

図 6-2 : IOB 基本図

ug190_6_02_021306

PADOUT

DIFFO_IN

DIFFO_OUT

I

T

O

DIFFI_IN

OUTBUFINBUF

PAD

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 223UG190 (v4.5) 2009 年 1 月 9 日

SelectIO リソースの一般的なガイ ドラインR

ンク と 1 個のコンフ ィギュレーシ ョ ン バンクがあ り ます。 図 6-3 に、 XC5VLX30 の I/O バンクの配置例を示します。

参照電圧 (VREF) ピン

差動増幅入力バッファを使用する低電圧のシングルエンド I/O 規格には、 入力参照電圧 (VREF) が必要です。 VREF は、Virtex-5 デバイスの外部から入力します。 差動増幅入力バッファを必要とするシングルエンド I/O 規格を使用する場合、 各 I/O バンク内で 20 個の I/O ピンにつき 1 個の I/O ピンが自動的に VREF 入力と してコンフ ィギュレーシ ョ ンされます。

出力駆動ソース電圧 (VCCO) ピン

Virtex-5 デバイスで使用できる低電圧 I/O 規格の多くは、 異なる出力駆動ソース電圧 (VCCO) が必要になり ます。 したがって、 通常 1 つのデバイスで複数の出力駆動ソース電圧を使用できるよ うになっています。

1 つの VCCO バンク内では、 すべての出力バッファの出力ソース駆動電圧を同じにする必要があ ります。 VCCO 電圧を使用する入力バッファは、 LVTTL、 LVCMOS、 PCI、 LVDCI、 およびその他の DCI 規格です。

Virtex-5 FPGA デジタル制御インピーダンス (DCI)

はじめに

FPGA が大規模化し、 システム ク ロ ッ クが高速化するにつれ、 PC ボードのデザインおよび製造はさ らに困難になり ます。 エッジ レートが高速になっているため、 シグナル インテグ リティを維持するこ とが重要な課題となり ます。 PC ボード ト レースを適切に終端接続して、 反射およびリ ンギングを防ぐ必要があ り ます。

従来型のト レース終端方法では、 出力 / 入力にレジスタを追加してレシーバ / ド ライバ インピーダンスと ト レース インピーダンスを整合させます。 しかし、 デバイスの I/O 数が増加した場合、 デバイス ピン付近にレジスタを追加する と、ボード エリ アと コンポーネン ト数が増加してしまいます。 このため、 物理的にこの方法を使用するこ とは不可能な場合があ り ます。 そこでザイ リ ンクスは、

図 6-3 : Virtex-5 FPGA XC5VLX30 I/O バンク

ug190_6_03_021306

BANK40 I/O

BANK20 I/O

BANK20 I/O

BANK20 I/O

BANK20 I/O

BANK40 I/O

BANK40 I/O

BANK40 I/O

CONFIG

BANK40 I/O

BANK40 I/O

BANK40 I/O

BANK40 I/O

224 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

デジタル制御インピーダンス (DCI) テク ノ ロジを開発し、 これらの問題を克服してシグナル インテグ リティを実現しました。

DCI は、 出力インピーダンスまたは入力終端を調整し、 伝送ラインの特性インピーダンスに正確に一致させます。 また、 動作中に I/O のインピーダンスが外部参照抵抗と等し くなるよ う調整するため、 プロセスの変化による I/O インピーダンスの変化が調整されます。 温度および電源電圧の変動に対しても、 I/O のインピーダンスが調整されます。

制御インピーダンス ド ラ イバの場合は、 ド ラ イバ インピーダンスを 2 つの参照抵抗に一致させるか、 参照抵抗の 1/2 の値に一致させるこ とができます。 外部の直列終端抵抗は必要あ り ません。

DCI を使用する場合、 ト ランス ミ ッ タまたはレシーバに直列または並列終端を適用します。 その結果、 ボード上に終端抵抗を配置する必要がなくなり、 ボード配線の複雑さやコンポーネン ト数を抑えるこ とができ、 スタブ反射をなくすこ とによ りシグナル インテグ リ ティを向上できます。 スタブでの反射は、 終端抵抗が伝送ラインの端部から離れ過ぎている場合に発生します。 DCI を使用すると終端抵抗が出力ド ライバまたは入力バッファに可能な限り近く配置されるため、 スタブ反射は生じません。

DCI カスケード接続

以前は、 あるバンクで DCI I/O 規格を使用する場合、 同じバンク内の VRN および VRP ピンに外部参照抵抗を接続する必要があ り ました。 この VRN/VRP ピンは、 外部参照抵抗と一致するよ うに I/O 出力インピーダンスを調整するため、 内部 DCI 回路で使用される参照電圧を提供します。図 6-4 に示すよ うに、 各 I/O のインピーダンスを制御するため、 デジタル制御バスがバンク内全体に分散されています。

DCI I/O 規格を使用する Virtex-5 FPGA のバンクには、 ほかの DCI バンクから DCI インピーダンス値を取得する というオプシ ョ ンがあ り ます。 DCI をカスケード接続する場合は、 そのバンク ( マスタ バンク ) の VRN/VRP ピンに外部参照抵抗を付ける必要があ り ます。 同じカラム内にあるその他のバンク ( スレーブ バンク ) では、 VRN/VRP ピンに外部抵抗がなくてもマスタ バンク と同じインピーダンスを持つ DCI 規格を使用できます。 カスケード接続されたバンクの DCI インピーダンス制御は、 マスタ バンクから受けます。

DCI カスケードを使用する場合、マスタ バンクの DCI 制御回路が DCI 制御を作成し、それをカスケード接続されたバンクへデイジー チェーンのよ うに渡します。 つま り、 あるバンクの DCI 制御は、 そのバンクのすぐ上またはすぐ下から渡されます。 このよ うに、 DCI カスケードを使用する場合は、 マスタ バンクの VRN/VRP ピンのみ必要です。

また、 DCI カスケードを使用する場合は、 1 セッ トの VRN/VRP ピンが複数バンクに対して DCI 参照電圧を供給します。 DCI カスケードを使用した場合、 次のよ うにな り ます。

• 電圧参照が少ないため、 全体の消費電力が削減される。

• スレーブ バンクの VRN/VRP ピンをユーザー ピンと して解放できる。

• VRN/VRP ピンがない中央カラムの非 DCI バンク ( バンク 1 および 2) で、 DCI I/O 規格を使用できるよ うになる。 バンク 0 へのカスケード接続は不可。

同様に、 中央カラム アーキテクチャのために、 半分サイズのバンク 1、 2、 3、 4 は CMT タイルで中央カラムのその他のバンクからは分けられています。 CMT タイルを横切ってカスケード接続するこ とはできません。 これによ り、ユーザー I/O が 4 つを超える中央カラム バンク (+ バンク 0) を含む大型のデバイスが影響を受けます。 たとえば、バンク 4 はバンク 6 と、バンク 3 はバンク 5 と

図 6-4: バンク内での DCI 使用

UG190_6_95_019507

DCI VRN/VRPTo

LocalBank

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 225UG190 (v4.5) 2009 年 1 月 9 日

SelectIO リソースの一般的なガイ ドラインR

カスケード接続できません。バンク 3 がカスケード接続できるのはバンク 1 のみで、バンク 4 がカスケード接続できるのはバンク 2 のみです。

図 6-5 に、 複数バンクをサポートする DCI カスケード接続を示します。 バンク B はマスタ バンクです。

図 6-5 : 複数バンクをサポートする DCI カスケード接続

UG190_6_96_012907

DCI VRN/VRP

Bank A

Bank B

Bank C

ToLocalBank

ToLocalBank

ToLocalBank

To Banks Above (When Cascaded)

To Banks Below(When Cascaded)

226 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

DCI カスケード接続を実行する際のガイ ド ラ インは次のとおりです。

• マスタ バンク とスレーブ バンクは、デバイス上の同じカラム ( 左、中央、右 ) に配置されている必要があ り ます。

• マスタ バンク とスレーブ バンクの VCCO および VREF ( 該当する場合 ) の電圧は同一です。

• DCI I/O のバンク互換性規則は、 すべてのマスタおよびスレーブ バンクで満たされる必要があ り ます ( 例 : すべてのマスタおよびスレーブ バンクにおいて、 単一終端タイプを使用する DCI I/O 規格を 1 つのみ使用可能 )。 DCI カスケード接続を実行した場合、 DCI I/O 規格の互換性は 1 つのバンクのみに制約されず、 すべてのマスタおよびスレーブ バンクへと適用が拡張されます。

• DCI カスケード接続は、 同じカラム内の連続したバンクである必要があ り ます。 不連続なバンクを接続するこ とはできません。 たとえば、 カラムの上から下までの 4 つのバンク A、 B、C および D を接続します。 この例では、 その他のガイ ド ラ インを満たしているこ とを前提として有効な接続は次のよ うになり ます。

♦ DCI カスケードは、 バンク A または バンク C のいずれか、 または両バンクへ接続する。

♦ バンク D が同じカラム内にある場合は、 バンク D への拡張も可能です。 ただし、 介在するバンク C の接続も必要です。 バンク C に DCI I/O 規格がインプリ メン ト されている場合は、 全 3 つのバンク (B、 C、 および D) において DCI I/O のバンク互換性を満たす必要があ り ます。

• DCI カスケード接続は、 上記のガイ ド ラ インを満たしている限り、 カラム全体を対象にできます。

• 隣接するバンクを見つけます。 バンクの位置情報は、 生成されたパッケージ ファ イル (partgen -v XC5VLX50TFF113) にある partgen で確認するこ とができます。 生成されたパッケージ ファ イル (.pkg ) には、 XY 座標を使用した I/O 位置情報が含まれています。 X は同じコラム内の複数の I/O を示し、 Y は特定バンク内にある 1 つの I/O の位置を示します。 また、バンク番号も示します。 Y の位置がバンクの境界線を超えて連続している場合は、 それらのバンクが隣接しているこ とを示します。 たとえば、 FF1136 パッケージの XC5VLXT の場合、バンク 11 は I/O 位置 X0Y159 から開始し、 X0Y120 で終わり ます。 バンク 13 は、 I/O 位置 X0Y119 から X0Y80 までです。 バンク 15 は、 X0Y199 から X0Y160 までです。 つま り、 バンク 13 はバンク 11 の南側に位置し、 バンク 15 は北側に位置しています。 これら 2 つのバンクの Y 座標は連続しているため、 バンクが隣接して配置している と考えられ、 DCI カスケード接続が可能となり ます。 ボンド されていないバンクをカスケード接続するこ とができます。

• DCI カスケード接続は、 制約ガイ ドで説明する DCI_CASCADE 制約を使用して有効にできます。

ザイリンクスの DCI

DCI では、 バンクごとに多目的の参照ピンを 2 つ使用し、 ド ライバのインピーダンスまたはそのバンクのすべての I/O に対する並列終端の値を制御します。 N 参照ピン (VRN) は、 参照抵抗で VCCO にプルアップし、P 参照ピン (VRP) は別の参照抵抗でグランドにプルダウンする必要があ ります。 各参照抵抗の値は、 PC ボード ト レースの特性インピーダンスと等し くするか、 その 2 倍の値にします。 229 ページの 「1/2 VCCOの入力終端 ( 分割終端 )」 を参照して ください。

バンクで DCI I/O 規格が使用されている場合、この 2 つの多目的参照ピンを通常の I/O と して使用できませんが、 バンクでこの規格が使用されていない場合は、 これらのピンを通常の I/O ピンと して使用できます。 ピンの詳細は、 『Virtex-5 パッケージおよびピン配置の仕様』 を参照して ください。

DCI では I/O の ト ランジスタのオン / オフを切り替えるこ とによ り、 I/O のインピーダンスを調整します。 インピーダンスは、 外部参照抵抗に一致するよ う調整されます。 インピーダンスの調整には、 2 つの段階があ り ます。 第 1 段階ではプロセスの変動を調整し、 これはデバイスのスタートアップ シーケンス中に行われます。 第 2 段階では温度と電源電圧の変化に対してインピーダンスを調整し、 これは第 １ 段階の直後に開始され、デバイス動作中も継続します。 デフォルトでは、第 1 段階のインピーダンスの調整が終了するまで DONE ピンは High になり ません。

DCIRESET プリ ミ ティブをインスタンシエートするこ とによって、 第 1 段階のインピーダンス調整中のコース インピーダンスのキャ リブレーシ ョ ンを呼び出すこ とが可能です。 デバイス動作中に、 DCIRESET の RST 入力を ト グルする と、 DCI ステート マシンがリセッ ト され、 インピーダ

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 227UG190 (v4.5) 2009 年 1 月 9 日

SelectIO リソースの一般的なガイ ドラインR

ンス調節の両段階が連続して実行します。 DCI を使用するすべての IO は、DCIRESET ブロ ッ クから LOCKED 出力がアサート されるまで使用できません。

この機能は、 デバイスの電源投入から規定の動作状態になるまでの間に温度 / 供給電源が大幅に変化するアプリケーシ ョ ンで有効です。 公称の動作温度と電圧のと きに、 インピーダンス調整の第 1 段階を実行する と、 第 2 段階にヘッ ドルーム ( 余裕 ) が確保されます。

制御インピーダンス出力ド ライバの場合は、 インピーダンスを参照抵抗に一致させるか、 参照抵抗の 1/2 に一致させるこ とができます。 オンチップ終端では、 終端は常に参照抵抗に一致するよ う調整されます。

DCI では、 出力ド ライバを次のタイプに設定できます。

1. 制御インピーダンス ド ラ イバ (ソース終端)

2. インピーダンスが 1/2 の制御インピーダンス ド ライバ (ソース終端)

また、 入力を次のオンチップ終端タイプに設定できます。

1. VCCO の入力終端 (単一終端)

2. 1/2 VCCO の終端 (分割終端、 テブナン等価回路)

双方向伝送では、 ラインの両端を方向に関係なく DCI で終端できます。

1. VCCO の終端がある ド ラ イバ (単一終端)

2. 1/2 VCCO の終端がある ド ラ イバ (分割終端、 テブナン等価回路)

また、 双方向の Point-to-Point ラインでも、 両端に ト ラ イステート バッファを使用する制御インピーダンス ド ラ イバを適用できます。

制御インピーダンス ド ライバ (ソース終端)

LVCMOS などの I/O 規格では、 駆動されるラインの特性インピーダンスと駆動インピーダンスを整合させる必要があ り ます。 DCI には制御インピーダンス出力ド ライバがあるため、 外部にソース終端を使用しなくても反射を排除できます。 インピーダンスは、 ト レース インピーダンスと同等の抵抗値である外部参照抵抗によ り決定します。

制御インピーダンス ド ラ イバをサポートする DCI I/O 規格は、 LVDCI_15、 LVDCI_18、LVDCI_25、 LVDCI_33、 HSLVDCI_15、 HSLVDCI_18、 HSLVDCI_25、 および HSLVDCI_33 です。 図 6-6 に、 Virtex-5 デバイスの制御ド ライバを示します。

インピーダンスが 1/2 の制御インピーダンス ド ライバ (ソース終端)

DCI は、参照抵抗の 1/2 インピーダンスのド ラ イバと して機能させるこ と も可能です。 参照抵抗が 2 倍になる と、 これらの抵抗を通る静止電流が 1/2 に減少します。 インピーダンスが 1/2 の制御インピーダンス ド ラ イバをサポートする DCI I/O 規格は、 LVDCI_DV2_15、 LVDCI_DV2_18、 および LVDCI_DV2_25 です。

図 6-6 : 制御インピーダンス ド ライバ

UG190_6_04_012706

IOBR

Virtex-5 DCI

Z0

228 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

図 6-7 に、 Virtex-5 デバイス内のインピーダンスが 1/2 の制御ド ライバを示します。 インピーダンス Z0 と整合させるには、 参照抵抗 R は 2 x Z0 になり ます。

VCCO の入力終端 (単一終端)

I/O 規格によっては、 入力に VCCO の終端が必要な規格があ り ます ( 図 6-8 を参照 )。

DCI を使用して入力に VCCO の単一終端が可能です。 終端の抵抗値は、参照抵抗によって決ま り ます。 GTL 規格および HSTL 規格は、50Ω 参照抵抗で制御されます。 単一終端を使用できる DCI I/O 規格は、 GTL_DCI、 GTLP_DCI、 HSTL_III_DCI、 HSTL_III_DCI_18、 HSTL_IV_DCI、 および HSTL_IV_DCI_18 です。

図 6-9 に、 Virtex-5 デバイスの DCI 単一終端を示します。

図 6-7 : インピーダンスが 1/2 の制御インピーダンス ド ライバ

UG190_6_05_021206

IOBR/2

Virtex-5 DCI

Z0

図 6-8 : DCI を使用しない VCCO の入力終端

図 6-9 : DCI を使用する入力終端 ( 単一終端 )

R

UG190_6_06_021306

VCCO

VREF

IOB

Z0

Virtex-5

R

UG190_6_07_021206

VCCO

VREF

IOB

Z0

Virtex-5 DCI

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 229UG190 (v4.5) 2009 年 1 月 9 日

SelectIO リソースの一般的なガイ ドラインR

1/2 VCCOの入力終端 (分割終端)

HSTL ク ラス I および HSTL ク ラス II などの I/O 規格は、入力に 1/2 VCCO の終端電圧が必要です( 図 6-10 を参照 )。

これは、 2 個の抵抗を使用する分割終端と同じ構成です。 片方は VCCO に終端し、 も う片方はグランドに終端接続しています。 抵抗値は 2R です。 DCI を使用する と、 1/2 VCCO の分割終端が可能になり ます。 終端抵抗値は外部の参照抵抗によ り決定します。 つま り、 VCCO の抵抗値およびグランドの抵抗値は、それぞれ参照抵抗値の 2 倍になり ます。 HSTL 規格および SSTL 規格には 50Ω の外部参照抵抗が必要です。 表 6-1 に、 分割終端をサポートする DCI 入力規格を示します。

図 6-10 : DCI を使用しない 1/2 VCCO の入力終端

表 6-1 : 分割終端をサポートする DCI 入力規格

HSTL_I_DCI DIFF_HSTL_I_DCI SSTL2_I_DCI DIFF_SSTL2_I_DCI

HSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 SSTL2_II_DCI DIFF_SSTL2_II_DCI

HSTL_II_DCI DIFF_HSTL_II_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCI

HSTL_II_DCI_18 DIFF_HSTL_II_DCI_18 SSTL18_II_DCI DIFF_SSTL18_II_DCI

HSTL_II_T_DCI SSTL2_II_T_DCI

HSTL_II_T_DCI_18 SSTL18_II_T_DCI

R

UG190_6_08_021206

VCCO/2

VREF

IOB

Z0

Virtex-5

230 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

図 6-11 に、 Virtex-5 デバイス内での分割終端を示します。

VCCO 終端ド ライバ (単一終端)

HSTL ク ラス IV などの I/O 規格は、 VCCO に出力終端が必要です。 図 6-12 に、 VCCO の出力終端を示します。

DCI を使用して VCCO の単一終端が可能です。 この場合、DCI は終端のインピーダンスのみを制御し、 ド ラ イバは制御しません。 GTL 規格および HSTL 規格には、 50Ω の外部参照抵抗が必要です。 単一終端をサポートする DCI の I/O 規格は、 GTL_DCI、 GTLP_DCI、 HSTL_IV_DCI、 および HSTL_IV_DCI_18 です。

図 6-11 : DCI 分割終端を使用する 1/2 VCCO の入力終端

2R

2R

UG190_6_09_021206

VCCO

VREF

IOB

Z0

Virtex-5 DCI

図 6-12 : DCI を使用せずに VCCO に終端したド ライバ

R

UG190_6_10_021206

VCCO

IOB

Z0

Virtex-5

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図 6-13 に、 Virtex-5 デバイスでの単一終端ド ライバを示します。

1/2 VCCO終端ド ライバ (分割終端)

HSTL ク ラス II などの I/O 規格は、 出力に 1/2 VCCO の終端接続が必要です ( 図 6-14 を参照 )。

DCI を使用する と、 出力に 1/2 VCCO の分割終端が可能になり ます。 この場合、 DCI は終端のインピーダンスのみを制御し、 ド ライバは制御しません。 HSTL 規格および SSTL 規格には 50Ω の外部参照抵抗が必要です。 表 6-2 に、 分割終端をサポートする DCI 出力規格を示します。

図 6-13 : DCI 単一終端を使用した VCCO の終端ドライバ

R

UG190_6_11_021206

VCCOIOB

Z0

Virtex-5 DCI

図 6-14 : DCI を使用しない 1/2 VCCO の終端ドライバ

表 6-2 : 分割終端をサポートする DCI 出力規格

HSTL_II_DCI DIFF_HSTL_II_DCI SSTL2_II_DCI DIFF_SSTL2_II_DCI

HSTL_II_DCI_18 DIFF_HSTL_II_DCI_18 SSTL18_II_DCI DIFF_SSTL18_II_DCI

R

UG190_6_12_021206

VCCO/2

IOB

Z0

Virtex-5

232 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

図 6-15 に、 Virtex-5 デバイス内での分割終端ド ライバを示します。

Virtex-5 デバイスの DCI の I/O 規格 DCI は、 シングルエンド I/O 規格に使用できます。 表 6-3 に、 DCI がサポート する規格を示します。

Virtex-5 デバイスで DCI を正し く使用するには、 次の規則に従う必要があ り ます。

1. VCCO ピンは、 そのバンク内の IOSTANDARD に基づいて、 適切な VCCO 電圧に接続してく

ださい。

2. IOSTANDARD 属性を使用するか、 または HDL コードでインスタンシエート して、 ソフ ト

ウェアで正しい DCI の I/O バッファを使用してください。

3. DCI 規格の中には、外部の参照抵抗をバンクの多目的ピン (VRN および VRP) に接続する必要

のあるものがあ り ます。 この場合、 この 2 つの多目的ピンは、汎用 I/O と して使用できません。

ピン位置の詳細は、Virtex-5 のピン配置表を参照して ください。 VRN ピンは参照抵抗で VCCOにプルアップし、 VRP ピンは参照抵抗でグランドにプルダウンしてください。

DCI 規格の中には、外部の参照抵抗をバンクの多目的ピン (VRN および VRP) に接続する必要

のないものもあ り ます。 こ ういった DCI ベースの I/O 規格しかバンクで使用されていない場

合、 そのバンクの VRP および VRN ピンは汎用 I/O と して使用できます。

♦ VRP/VRN に参照抵抗を必要と しない DCI 出力

HSTL_I_DCIHSTL_III_DCIHSTL_I_DCI_18

図 6-15 : DCI 分割終端を使用した 1/2 VCCO の終端ドライバ

2R

2R

UG190_6_13_021206

VCCOIOB

Z0

Virtex-5 DCI

表 6-3 : Virtex-5 デバイスの DCI の I/O 規格

LVDCI HSTL_I_DCI DIFF_HSTL_I_DCI HSTL_III_DCI SSTL2_I_DCI DIFF_SSTL2_I_DCI

HSLVDCI HSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 HSTL_III_DCI_18 SSTL2_II_DCI DIFF_SSTL2_II_DCI

LVDCI_DV2 HSTL_II_DCI DIFF_HSTL_II_DCI HSTL_IV_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCI

GTL_DCI HSTL_II_DCI_18 DIFF_HSTL_II_DCI_18 HSTL_IV_DCI_18 SSTL18_II_DCI DIFF_SSTL18_II_DCI

GTLP_DCI HSTL_II_T_DCI SSTL2_II_T_DCI

HSTL_II_T_DCI_18 SSTL18_II_T_DCI

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HSTL_III_DCI_18SSTL2_I_DCISSTL18_I_DCI

♦ VRP/VRN に参照抵抗を必要と しない DCI 入力

LVDCI_15LVDCI_18LVDCI_25LVDCI_33LVDCI_DV2_15LVDCI_DV2_18LVDCI_DV2_25

4. 外部参照抵抗の値は、 必要な出力インピーダンスを得られる よ う選択し ます。 GTL_DCI、HSTL_DCI、 または SSTL_DCI I/O 規格を使用する場合は、 抵抗値を 50Ω にしてください。

5. 参照抵抗値は、 仕様範囲内 (20Ω～100Ω) にして ください。

6. 次の DCI I/O バンクの規則に従ってく ださい。

a. 同じバンク内のすべての入力に対して、 同じ VREF を使用して ください。

b. 同じバンク内のすべての入出力に対して、 同じ VCCO を使用して ください。

c. 1 つのバンク内では、 単一終端タイプの DCI I/O 規格は 1 つのみ使用できます。

d. 1 つのバンク内では、 分割終端タイプの DCI I/O 規格は 1 つのみ使用できます。

e. 同じバンク内では、単一終端と分割終端、制御インピーダンス ド ラ イバと 1/2 インピーダ

ンスの制御インピーダンス ド ラ イバが、 それぞれ共存できます。

7. マスタ DCI は、 バンク 1 およびバンク 2 では使用できません。

DCI ト ラ イステート出力は、 次のよ うに動作します。

LVDCI ド ラ イバまたは LVDCI_DV2 ド ラ イバが ト ラ イステート状態の場合、 ド ライバはト ライステートになり ます。 単一終端または分割終端ド ライバがト ライステート状態の場合、 ド ライバはトライステートですが、 終端抵抗はそのまま維持されます。

次に、 各 DCI I/O 規格での注意事項について説明します。

DCI 使用例

• 図 6-16 に、 HSTL_I_DCI、 HSTL_II_DCI、 HSTL_III_DCI、 および HSTL_IV_DCI の I/O 規格の使用例を示します。

• 図 6-17 に、 SSTL2_I_DCI および SSTL2_II_DCI の I/O 規格の使用例を示します。

234 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

図 6-16 : HSTL DCI の使用例

R R

R R

R R

R R

R R

2R

2R

R

2R

R 2R

2R

2R 2R

2R

ug190_6_14_021206

Conventional

DCI TransmitConventionalReceive

ConventionalTransmitDCI Receive

DCI TransmitDCI Receive

Bidirectional

ReferenceResistor

RecommendedZ0

VRN = VRP = R = Z0

50Ω

VRN = VRP = R = Z0

50Ω

VRN = VRP = R = Z0

50Ω

VRN = VRP = R = Z0

50Ω

HSTL_I HSTL_II HSTL_III HSTL_IV

N/A N/A

R

R

R

R

Z0

R

R

2R

2R

2R

2R

Z0

Z0

Z0

Z0Z0

Z0Z0

Z0

Z0Z0Z0

Z0

Z0

Z0

Z0

Virtex-5DCI

Virtex-5DCI

Virtex-5DCI

Z0

Virtex-5DCI

Virtex-5DCI

Virtex-5DCI

Virtex-5DCI

Virtex-5DCI

Virtex-5DCI

Virtex-5DCI

Virtex-5DCI

Virtex-5DCI

Virtex-5DCI

Virtex-5DCI

Virtex-5DCIVirtex-5

DCI

Virtex-5DCI

Virtex-5DCI

2R

2R

2R

2RZ0

R R

VCCO/2

VCCO/2

VCCO/2

VCCO/2

VCCO/2 VCCO/2 VCCO VCCO VCCO

VCCOVCCO

VCCOVCCO

VCCO

VCCO

VCCOVCCOVCCOVCCO

VCCOVCCO

VCCOVCCOVCCO

VCCOVCCOVCCO VCCO

Notes:1. Z0 is the recommended PCB trace impedance.

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 235UG190 (v4.5) 2009 年 1 月 9 日

SelectIO リソースの一般的なガイ ドラインR

図 6-17 : SSTL DCI の使用例

ug190_6_15_041106

Conventional

DCI TransmitConventionalReceive

ConventionalTransmitDCI Receive

DCI TransmitDCI Receive

Bidirectional

ReferenceResistor

RecommendedZ0(2)

VRN = VRP = R = Z0

50 Ω

VRN = VRP = R = Z0

50 Ω

SSTL2_I or SSTL18_I SSTL2_II or SSTL18_II

N/A

Z0

R

VCCO/2

Z0R/2

R R

VCCO/2 VCCO/2

Z0R/2

R

VCCO/2

Z0R/2

2R

2R

VCCO

Z0R/2

2R

2R

VCCO

2R R

VCCO VCCO/2

2R

Z0

R

VCCO/2

Z0

2R

2R

VCCO

2R

2R

VCCO

Z0

2R

2R

VCCO

Z0

2R

2R

VCCO

2R

2R

VCCO

25Ω(1)

25Ω(1) 25Ω(1)

25Ω(1)

25Ω(1)

25ΩVirtex-5

DCI

Virtex-5DCI Virtex-5

DCIVirtex-5

DCIVirtex-5 DCI

Virtex-5DCI

Virtex-5DCI

Virtex-5DCI Virtex-5

DCI

Virtex-5DCI

Notes:1. The SSTL-compatible 25 Ω or 20 Ω series resistor is accounted for in the DCI buffer, and it is not DCI controlled.2. Z0 is the recommended PCB trace impedance.

236 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

Virtex-5 FPGA の SelectIO プリ ミテ ィブ

ザイ リ ンクスは、 さまざまなソフ ト ウェア ラ イブラ リ を提供しており、 Virtex-5 FPGA の I/O プリ ミ ティブで使用する多様な I/O 規格に対応できます。 シングルエンド I/O 規格で使用する 5 つの一般的なプリ ミ ティブ名は次のとおりです。

• IBUF ( 入力バッファ )

• IBUFG ( ク ロ ッ ク入力バッファ )

• OBUF ( 出力バッファ )

• OBUFT ( ト ラ イステート出力バッファ )

• IOBUF ( 入力 / 出力バッファ )

差動 I/O 規格で使用する 5 つの一般的なプリ ミ ティブ名は次のとおりです。

• IBUFDS ( 入力バッファ )

• IBUFGDS ( クロ ッ ク入力バッファ )

• OBUFDS ( 出力バッファ )

• OBUFTDS ( ト ラ イステート出力バッファ )

• IOBUFDS ( 入力 / 出力バッファ )

• IBUFDS_DIFF_OUT ( 入力バッファ )

IBUF および IBUFGVirtex-5 デバイスの入力と して使用されている信号には、 入力バッファ (IBUF) が必要です。 図 6-18 に、 Virtex-5 FPGA の一般的な IBUF プリ ミ ティブを示します。

IBUF プリ ミ ティブと IBUFG プリ ミ ティブは同一です。 入力バッファをク ロ ッ ク入力と して使用する場合、 IBUFG を使用します。 ザイ リ ンクス ソフ ト ウェア ツールを使用する と、 IBUFG がクロ ッ ク入力に自動的に配置されます。

OBUFVirtex-5 デバイスから外部出力パッ ドへ信号を送信するには、 出力バッファ (OBUF) が必要です。 図 6-19 に、 Virtex-5 FPGA の一般的な OBUF プリ ミ ティブを示します。

図 6-18 : 入力バッファ (IBUF/IBUFG) プリ ミテ ィブ

ug190_6_16_022806

IBUF/IBUFG

O (Output)into FPGA

I (Input)From device pad

図 6-19 : 出力バッファ (OBUF) プリ ミテ ィブ

ug190_6_17_022806

OBUF

O (Output)to device pad

I (Input)From FPGA

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 237UG190 (v4.5) 2009 年 1 月 9 日

Virtex-5 FPGA の SelectIO プリ ミテ ィブR

OBUFT一般的な ト ライステート出力バッファ OBUFT ( 図 6-20 を参照 ) は、通常、 ト ライステート出力または双方向 I/O をインプ リ メン ト します。

IOBUF入力バッファおよびアクティブ High ト ラ イステート ピンがある ト ライステート出力バッファの両方を必要とする双方向信号には、 IOBUF プリ ミ ティブが必要です。 図 6-21 に、 Virtex-5 FPGA の一般的な IOBUF を示します。

IBUFDS および IBUFGDS 差動プリ ミ ティブの使用方法および規則は、 シングルエンド SelectIO プリ ミ ティブと類似しています。 差動 SelectIO プリ ミ ティブにはデバイス パッ ドへ接続するピンが 2 つあ り、 それらは差動ペアの P チャネルおよび N チャネルです。 N チャネル ピンには接尾辞 「B」 が付いています。

図 6-22 に、 差動入力バッファ プリ ミ ティブを示します。

図 6-20 : ト ライステート出力バッファ (OBUFT) プリ ミテ ィブ

ug190_6_18_022806

OBUFT

O (Output)to device pad

I (Input)From FPGA

T3-state input

図 6-21 : 入力 / 出力バッファ (IOBUF) プリ ミテ ィブ

ug190_6_19_022806

IOBUF

I/O to/from device pad

I (Input)from FPGA

O (Output)to FPGA

T3-state input

図 6-22 : 差動入力バッファ プリ ミテ ィブ (IBUFDS/IBUFGDS)

ug190_6_20_022806

+

–

I

IB

O

IBUFDS/IBUFGDS

Inputs fromdevice pads

Output toFPGA

238 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

IBUFDS_DIFF_OUT図 6-23 に、 補助出力 (OB) の付いた差動入力バッファ プリ ミ ティブを示します。 このプ リ ミ ティブは、 エキスパート ユーザー用です。

OBUFDS

図 6-24 に、 差動出力バッファ プリ ミ ティブを示します。

OBUFTDS図 6-25 に、 差動ト ライステート出力バッファ プリ ミ ティブを示します。

図 6-23 : 差動入力バッファ プリ ミテ ィブ (IBUFDS_DIFF_OUT)

UG190_6_97_122208

IBUFDS_DIFF_OUT

Outputinto FPGA

O

OB

I

IBInput

from Device Pad

図 6-24 : 差動出力バッファ プリ ミテ ィブ (OBUFDS)

ug190_6_21_022806

+

– OB

OI

OBUFDS

Input from FPGA

Output toDevice Pads

図 6-25 : 差動ト ライステート出力バッファ プリ ミテ ィブ (OBUFTDS)

ug190_6_22_022806

+

– OB

OI

T

OBUFTDS

Input from FPGA

3-state Input

Output toDevice Pads

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 239UG190 (v4.5) 2009 年 1 月 9 日

Virtex-5 FPGA の SelectIO プリ ミテ ィブR

IOBUFDS図 6-26 に、 差動入力 / 出力バッファ プリ ミ ティブを示します。

Virtex-5 FPGA の SelectIO の属性および制約

Virtex-5 FPGA の I/O リ ソースの各機能 ( ロケーシ ョ ン制約、 入力遅延、 出力駆動能力、 スルー レート など ) は、 属性 / 制約で設定可能です。 これらの構文例および VHDL/Verilog のリ ファレンス デザイン コードを使用した詳細説明および例は、 ザイ リ ンクスのウェブ サイ トにある 『制約ガイ ド』 を参照してください。 これらの PDF ファ イルは、 次のサイ ト 「ソフ ト ウェア マニュアル」の中から入手できます。http://japan.xilinx.com/support/software_manuals.htm

ロケーシ ョ ン制約

ロケーシ ョ ン （LOC） 制約は、 インスタンシエート した I/O プリ ミ ティブの I/O の位置を指定する場合に使用します。 ロケーシ ョ ン制約の値には、 外部ポート識別子 ( 例 ： A8、 M5、 AM6) があり ます。 これらの値は、 デバイス サイズおよびパッケージ サイズによって異なり ます。

LOC 属性は、 UCF ファイルで次のよ うな構文を使用します。

INST <I/O_BUFFER_INSTANTIATION_NAME> LOC = "<EXTERNAL_PORT_IDENTIFIER>";

例 ：

INST MY_IO LOC=R7;

IOSTANDARD 属性

I/O バッファに I/O 規格の値を選択する場合、 IOSTANDARD 属性を使用します。 表 6-39 に、 使用できる I/O 規格を示します。 IOSTANDARD 属性は、 UCF ファ イルで次のよ うな構文を使用します。

INST <I/O_BUFFER_INSTANTIATION_NAME> IOSTANDARD="<IOSTANDARD VALUE>";

シングルエンド I/O の IOSTANDARD 属性のデフォルト値は、 LVCMOS25 です。 差動 I/O のデフォルト値は、 LVDS_25 です。

出力スルー レートの属性

属性値は多数あ り、 シングルエンド I/O の任意のスルー レート を選択できます。 LVTTL および LVCMOS 出力バッファ (OBUF、 OBUFT、 IOBUF) の場合、 任意のスルー レートの指定には SLEW 属性を使用します。

SLEW 属性で指定できる値は次のとおりです。

• SLEW = SLOW ( デフォルト )

図 6-26 : 差動入力 / 出力バッファプリ ミテ ィブ (IOBUFDS)

ug190_6_23_022806

IOBUFDS

I/O to/fromdevice pad

I (Input)from FPGA

O (Output)to FPGA

T3-state Input

+

–

+

–

IO

IOB

240 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

• SLEW = FAST

SLEW 属性は、 UCF ファ イルで次のよ うな構文を使用します。

INST <I/O_BUFFER_INSTANTIATION_NAME> SLEW = "<SLEW_VALUE>";

各出力バッファのスルー レートは、 デフォルトで SLOW に設定されています。 スイ ッチングする信号があま り重要でない場合のバスの消費電力を 小限に抑えるために、 デフォルト値は SLOW になっています。

出力駆動能力の属性

LVTTL および LVCMOS 出力バッファ (OBUF、 OBUFT、 IOBUF) の場合、 任意の駆動能力 ( 単位 ： mA) を DRIVE 属性で指定できます。

DRIVE 属性で指定できる値は次のとおりです。

• DRIVE = 2

• DRIVE = 4

• DRIVE = 6

• DRIVE = 8

• DRIVE = 12 ( デフォルト )• DRIVE = 16

• DRIVE = 24

LVCMOS12 は、 2、 4、 6、 8mA の DRIVE 設定のみをサポート し、 LVCMOS15 および LVCMOS18 は、 2、 4、 6、 8、 12、 および 16mA の DRIVE 設定のみをサポート します。

DRIVE 属性は、 UCF ファ イルで次のよ う な構文を使用します。

INST <I/O_BUFFER_INSTANTIATION_NAME> DRIVE = "<DRIVE_VALUE>";

IBUF、 OBUFT、 および IOBUF の PULLUP/PULLDOWN/KEEPER

ト ラ イステート出力バッファ (OBUFT) または双方向バッファ (IOBUF) を使用する場合、 出力には弱いプルアップ抵抗、 弱いプルダウン抵抗、 または弱いキーパ回路のいずれかを使用できます。 入力 (IBUF) バッファの場合には、 入力に弱いプルアップ抵抗、 弱いプルダウン抵抗のいずれかを使用できます。 バッファの出力ネッ トに次の制約値を追加してこの機能を使用します。

• PULLUP

• PULLDOWN

• KEEPER

差動終端の属性

差動入力 I/O 規格をサポートする Virtex-5 FPGA 用の差動終端 (DIFF_TERM) 属性があ り ます。 この属性を使用して、 ビルト イン 100Ω 終端抵抗の切り替え ( オン / オフ ) を行います。

DIFF_TERM 属性で指定できる値は次のとおりです。

• TRUE

• FALSE ( デフォルト )

DIFF_TERM 属性を指定するには、 インスタンシエート した IBUFDS または IBUFGDS コンポーネント のジェネリ ッ ク マッ プ (VHDL) またはインライン パラメ ータ (Verilog) で適切な値に設定します。 これらのコンポーネント のインスタンシエーショ ンおよび DIFF_TERM 属性の設定の構文の詳細は、 ISE の言語テンプレート または Virtex-5 FPGA の HDL ライブラ リ ガイド を参照してく ださい。

Virtex-5 FPGA の I/O リソースを宣言する VHDL/Verilog 構文例

Virtex-5 I/O リ ソースを宣言する VHDL および Verilog の例は、Virtex-5 ラ イブラ リ ガイ ドを参照してください。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 241UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

サポート される I/O 規格のガイド ライン

このセクシ ョ ンでは、 Virtex-5 デバイスで使用できる I/O 規格について説明します。

Virtex-5 FPGA で使用できる I/O 規格のほぼすべてに許容電圧範囲が指定されていますが、 このセクシ ョ ンでは一般的な電圧値のみを扱います。 各仕様の詳細は、 EIA （米国電子工業会） の JEDEC のウェブ サイ ト http://www.jedec.org を参照してください。

LVTTL (低電圧 TTL)低電圧 TTL (LVTTL) 規格は、 LVTTL 入力バッファおよびプッシュプル出力バッファを使用する、3.3V アプリケーシ ョ ン用の汎用 EIA/JESDSA 規格です。 この規格は、 3.3V の入力 / 出力電圧 (VCCO) が必要ですが、 参照電圧 (VREF) および終端電圧 (VTT) は不要です。

図 6-27 および 図 6-28 に、 LVTTL 単一終端テクニッ ク と LVTTL 双方向終端テクニッ クを使用した回路図の例をそれぞれ示します。

図 6-27 : LVTTL 単一終端

Z0

IOB IOB

LVTTL LVTTL

Z0

IOB IOB

LVTTL LVTTL

Z0

IOB IOB

LVTTL LVTTL

ug190_6_24_022806

VTT

Note: VTT is any voltage from 0V to VCCO

RP = Z0

RS = Z0 – RD

242 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

表 6-4 に、 LVTTL DC 電圧の仕様を示します。

図 6-28 : LVTTL 双方向終端

表 6-4 : LVTTL DC 電圧の仕様

パラメータ 小 標準 大

VCCO 3.0 3.3 3.45

VREF ‐ ‐ ‐

VTT ‐ ‐ ‐

VIH 2.0 ‐ 3.45

VIL -0.2 ‐ 0.8

VOH 2.4 ‐ ‐

VOL ‐ ‐ 0.4

VOH で IOH (mA) メモ 2 ‐ ‐

IVOL で OL (mA) メモ 2 ‐ ‐

メモ :

1. 低い駆動電流の VOL および VOH は、 サンプル テス ト されています。 2. 2、 4、 6、 8、 12、 16、 または 24mA の駆動能力をサポート しています。

Z0

IOB IOB

LVTTL

Z0

IOB IOB

LVTTL LVTTL

VTT

Note: VTT is any voltage from 0V to VCCO

RP = Z0

VTT

RP = Z0

ug190_6_25_022806

LVTTL

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 243UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

表 6-5 に、 LVTTL I/O 規格に適用できる属性を示します。

LVCMOS (低電圧コンプリ メンタ リ メ タル オキサイド セミ コンダクタ )LVCMOS は幅広く使用されており、 CMOS ト ランジスタにインプ リ メン ト されているスイ ッチ規格です。 また、 JEDEC (JESD 8-5) で規定されています。 Virtex-5 FPGA でサポート されている LVCMOS 規格は、 LVCMOS12、 LVCMOS15、 LVCMOS18、 LVCMOS25、 および LVCMOS33 です。

図 6-29 および 図 6-30 に、LVCMOS 単一終端テクニッ ク と LVCMOS 双方向終端テクニッ クを使用した回路図の例をそれぞれ示します。

表 6-5 : LVTTL I/O 規格で使用可能な属性

属性プリ ミテ ィブ

IBUF/IBUFG OBUF/OBUFT IOBUF

IOSTANDARD LVTTL LVTTL LVTTL

DRIVE 未使用 2、 4、 6、 8、 12、16、 24

2、 4、 6、 8、 12、16、 24

SLEW 未使用 {FAST、 SLOW} {FAST、 SLOW}

図 6-29 : LVCMOS 単一終端

Z0

IOB IOB

LVCMOS LVCMOS

Z0

IOB IOB

LVCMOS LVCMOS

Z0

IOB IOB

LVCMOS LVCMOS

ug190_6_26_022806

VTT

Note: VTT is any voltage from 0V to VCCO

RP = Z0

RS = Z0 – RD

244 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

表 6-6 に、 LVCMOS33 I/O 規格 および LVCMOS25 I/O 規格に適用できる属性を示します。

表 6-7 に、 LVCMOS18 I/O 規格および LVCMOS15 I/O 規格に適用できる属性を示します。

図 6-30 : LVCMOS 双方向終端

表 6-6 : LVCMOS33 I/O 規格および LVCMOS25 I/O 規格で使用可能な属性

属性プリ ミテ ィブ

IBUF/IBUFG OBUF/OBUFT IOBUF

IOSTANDARD LVCMOS33 LVCMOS25

LVCMOS33 LVCMOS25

LVCMOS33 LVCMOS25

DRIVE 未使用 2、 4、 6、 8、 12、16、 24

2、 4、 6、 8、 12、16、 24

SLEW 未使用 {FAST、 SLOW} {FAST、 SLOW}

表 6-7 : LVCMOS18 I/O 規格および LVCMOS15 I/O 規格で使用可能な属性

属性プリ ミテ ィブ

IBUF/IBUFG OBUF/OBUFT IOBUF

IOSTANDARD LVCMOS18 LVCMOS15

LVCMOS18 LVCMOS15

LVCMOS18 LVCMOS15

DRIVE 未使用 2、 4、 6、 8、 12、 16 2、 4、 6、 8、 12、 16

SLEW 未使用 {FAST、 SLOW} {FAST、 SLOW}

Z0

IOB IOB

LVCMOS

Z0

IOB IOB

LVCMOS LVCMOS

VTT

Note: VTT is any voltage from 0V to VCCO

RP = Z0

VTT

RP = Z0

ug190_6_27_022806

LVCMOS

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 245UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

表 6-8 に、 LVCMOS12 I/O 規格に適用できる属性を示します。

LVDCI (低電圧デジタル制御インピーダンス)

これらの I/O バッファを使用する と、 出力が制御インピーダンス ド ラ イバと してコンフ ィギュレーシ ョ ンされます。 LVDCI レシーバは、 LVCMOS レシーバと類似しています。 LVTTL および LVCMOS などの I/O 規格では、 駆動インピーダンスを駆動されるラインの特性インピーダンス と整合させる必要があ り ます。 Virtex-5 デバイスには制御インピーダンス出力ド ライバがあ り、 外部ソース終端抵抗を使用せずに直列終端を与えるこ とができます。 インピーダンスは、 共通の外部参照抵抗によ り決定しますが、 その抵抗値はト レースのインピーダンス Z0 と整合します。

図 6-31 および 図 6-32 に、 制御インピーダンス ド ラ イバの単一終端テクニッ ク と双方向終端テクニッ クを使用した回路図の例をそれぞれ示します。 制御インピーダンス ド ラ イバをサポートする DCI I/O 規格は、 LVDCI_15、 LVDCI_18、 LVDCI_25、 および LVDCI_33 です。

表 6-8 : LVCMOS12 I/O 規格で使用可能な属性

属性プリ ミテ ィブ

IBUF/IBUFG OBUF/OBUFT IOBUF

IOSTANDARD LVCMOS12 LVCMOS12 LVCMOS12

DRIVE 未使用 2、 4、 6、 8 2、 4、 6、 8

SLEW 未使用 {FAST、 SLOW} {FAST、 SLOW}

図 6-31 : 単一終端の制御インピーダンス ド ライバ

図 6-32 : 双方向終端の制御インピーダンス ド ライバ

Z0

IOB IOB

LVDCI LVDCI

ug190_6_28_022806

R0 = RVRN = RVRP = Z0

Z0

IOB IOB

LVDCI LVDCI

ug190_6_29_022806

R0 = RVRN = RVRP = Z0

R0 = RVRN = RVRP = Z0

246 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

LVDCI_DV2

インピーダンスが 1/2 の制御インピーダンス ド ライバ ( ソース終端 ) では、 参照抵抗の 1/2 のインピーダンス ド ラ イバを使用できます。 これによ り、参照抵抗を 2 倍にできるため、 VRN/VRP を介した静止電流を削減できます。 インピーダンスが 1/2 の制御インピーダンス ド ライバをサポートする DCI I/O 規格は、 LVDCI_DV2_15、 LVDCI_DV2_18、 および LVDCI_DV2_25 です。 図 6-33 および 図 6-34 に、 インピーダンスが 1/2 の単一終端の制御ド ライバと双方向終端の制御ド ライバの回路図の例をそれぞれ示します。

インピーダンスが 1/2 のド ライバを使用する場合、 駆動インピーダンスを Z0 と整合させるには、参照抵抗 R を Z0 の 2 倍にする必要があ り ます。

LVDCI ド ラ イバに駆動能力の設定はあ り ません。 駆動インピーダンスが、 VRN/VRP 参照抵抗の半分の場合は、 属性名に DV2 が追加されます。

表 6-9 に、 LVCMOS、 LVDCI、 および LVDCI_DV2 の電圧仕様を示します。

図 6-33 : インピーダンスが 1/2 の制御インピーダンス ド ライバ単一終端

図 6-34 : インピーダンスが 1/2 の制御インピーダンス ド ライバ双方向終端

Z0

IOB IOB

LVDCI_DV2 LVDCI_DV2

ug190_6_30_022806

R0 = ½RVRN = ½RVRP = Z0

Z0

IOB IOB

LVDCI_DV2 LVDCI_DV2

ug190_6_31_022806

R0 = ½RVRN = ½RVRP = Z0

R0 = ½RVRN = ½RVRP = Z0

表 6-9 : さまざまな参照電圧における LVCMOS、 LVDCI、 および LVDCI_DV2 の DC 電圧仕様

規格+3.3V +2.5V +1.8V +1.5V +1.2V(2)

小 標準 大 小 標準 大 小 標準 大 小 標準 大 小 標準 大

VCCO [V] 3.0 3.3 3.45 2.3 2.5 2.7 1.7 1.8 1.9 1.4 1.5 1.6 1.1 1.2 1.3

VIH [V] 2.0 ‐ 3.45 1.7 ‐ VCCO+0.3 1.105 ‐ VCCO+0.3 0.91 ‐ VCCO+0.3 0.715 ‐ VCCO+0.3

VIL [V] -0.2 ‐ 0.8 -0.3 ‐ 0.7 -0.3 ‐ 0.665 -0.3 ‐ 0.56 0.3 ‐ 0.455

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 247UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

HSLVDCI (高速低電圧デジタル制御インピーダンス)

HSLVDCI 規格は、 双方向で使用されます。 ド ライバは、 LVDCI と類似しており、 入力は HSTL および SSTL と類似しています。 VREF 参照の入力を使用する と、 HSLVDCI は、 シングルエンド LVCMOS タイプのレシーバを使用する場合よ り優れた入力感度をレシーバで許容できます。

図 6-35 に、 HSLVDCI 制御インピーダンス ド ライバの双方向終端テクニッ クを使用した回路図の例を示します。 VREF で制御インピーダンス ド ラ イバをサポートする DCI I/O 規格は、HSLVDCI_15、 HSLVDCI_18、 HSLVDCI_25、 および HSLVDCI_33 です。

出力 DC 電圧仕様については、表 6-9 「さまざまな参照電圧における LVCMOS、 LVDCI、および LVDCI_DV2 の DC 電圧仕様」 の LVDCI VOH および VOL を参照して ください。 表 6-10 には、HSLVDCI を使用する場合の入力 DC 電圧仕様を示します。 VCCO の有効値は、 1.5V、 1.8V、2.5V、 および 3.3V です。 特定使用条件での 適なノ イズ マージンを提供するため、 VREF を選択します。

VOH [V] 2.6 ‐ ‐ 1.9 ‐ ‐ 1.25 ‐ ‐ 1.05 ‐ 0.825 ‐ ‐ ‐

VOL [V] ‐ ‐ 0.4 ‐ ‐ 0.4 ‐ ‐ 0.45 ‐ ‐ 0.4 ‐ ‐ 0.325

IIN [µA] ‐ ‐ ± 5 ‐ ‐ ± 5 ‐ ‐ ± 5 ‐ ‐ ± 10 ‐ ‐ ± 10

メモ :

1. 低い駆動電流での VOL および VOH は、 サンプル テス ト されています。

2. 有効な DRIVE 属性が 2、 4、 6、 および 8 で + 1.2V の場合、 LVCMOS のみサポート されます。

表 6-9 : さまざまな参照電圧における LVCMOS、 LVDCI、 および LVDCI_DV2 の DC 電圧仕様 (続き)

規格+3.3V +2.5V +1.8V +1.5V +1.2V(2)

小 標準 大 小 標準 大 小 標準 大 小 標準 大 小 標準 大

図 6-35 : 双方向終端の HSLVDCI 制御インピーダンス ド ライバ

表 6-10 : HSLVDCI 入力 DC 電圧仕様

規格 小 標準 大

VREF ‐ 1/2 VCCO ‐

VIH VREF + 0.1 ‐ ‐

VIL ‐ ‐ VREF－0.1

Z0

IOB

HSLVDCI

ug190_6_33_022806

R0 = RVRN = RVRP = Z0

R0 = RVRN = RVRP = Z0

HSLVDCI

IOB

VREF = VCCO/2

+

–

248 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

PCI-X、 PCI-33、 PCI-66 (ペリフェラル コンポーネン ト インターフェイス)PCI™ 規格では、 33MHz および 66MHz のバス アプリ ケーシ ョ ンがサポート されます。 PCI-X™ バス規格では、 66MHz および 133MHz のバス アプリケーシ ョ ンがサポート されます。 これらの規格では、 LVTTL 入力バッファおよびプッシュプル出力バッファが使用されます。 これらの規格は、 参照電圧 (VREF) またはボード終端電圧 (VTT) を使用する必要はあ り ません。 ただし、 3.3V 入力 / 出力ソース電圧 (VCCO) は必要です。

PCI のアンダーシュート / オーバーシュート 仕様には、 306 ページの 「 VCCO を 3.0V に規定」 で説明されるよう に 3.0V の VCCO が必要な場合があり ます。 デザインでオーバーシュート / アンダーシュート が確実に管理されている場合は必要ではあり ません。

表 6-11 および 表 6-12 に、 DC 電圧の仕様を示します。

表 6-11 : PCI33_3、 PCI66_3 電圧仕様(2)

パラメータ 小 標準 大

VCCO 3.0 3.3 3.5

VREF ‐ ‐ ‐

VTT ‐ ‐ ‐

VIH = 0.5 x VCCO 1.5 1.65 VCCO

VIL = 0.3 x VCCO －0.2 0.99 1.05

VOH = 0.9 x VCCO 2.7 ‐ ‐

VOL = 0.1 x VCCO ‐ ‐ 0.35

VOH で IOH (mA) (メモ 1) ‐ ‐

VOL で IOL (mA) (メモ 1) ‐ ‐

メモ :

1. 適切な仕様に基づいてテス ト されています。

2. 詳細は、 PCI 仕様を参照して ください。

表 6-12 : PCI-X DC 電圧仕様(2)

パラメータ 小 標準 大

VCCO 3.0 3.3 3.5

VREF ‐ ‐ ‐

VTT ‐ ‐ ‐

VIH = 0.5 x VCCO 1.5 1.65 VCCO

VIL = 0.35 x VCCO －0.2 1.155 1.225

VOH = 0.9 x VCCO 2.7 ‐ ‐

VOL = 0.1 x VCCO ‐ ‐ 0.35

VOH で IOH (mA) (メモ 1) ‐ ‐

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 249UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

GTL (ガンニング ト ランシーバ ロジック)GTL 規格は、 Xerox 社が開発した高速バス規格 (JESD8.3) です。 ザイ リ ンクスでは、 この規格を終端したものを適用しています。 この規格は、 差動増幅入力バッファおよびオープン ドレイン出力バッファが必要です。 この差動入力バッファの N チャネルは、 VREF ピンを参照しています。

図 6-36 に、 GTL の有効な終端テクニッ クを説明する回路の例を示します。 この回路では外部並列終端を使用し、 VCCO は未接続です。

GTL_DCI の使用法

GTL には VCCO 電圧は必要あ り ませんが、GTL_DCI では 1.2V の VCCO に接続する必要があ り ます。 GTL_DCI を使用する と、 入力または出力を VCCO に単一終端できます。

図 6-37 に、 内部並列ド ライバおよびレシーバ終端を使用した GTL_DCI の有効な終端テクニッ クを説明する回路の例を示します。

VOL で IOL (mA) (メモ 1) ‐ ‐

メモ :

1. 適切な仕様に基づいてテス ト されています。

2. 詳細は、 PCI-X 仕様を参照して ください。

表 6-12 : PCI-X DC 電圧仕様(2) (続き)

パラメータ 小 標準 大

図 6-36 : 外部に並列終端があり VCCO は未接続の GTL

VTT = 1.2V

RP = Z0 = 50Ω RP = Z0 = 50ΩVCCO = Unconnected

VTT = 1.2V

Z0 = 50

IOB IOB

ug190_6_34_022806

VREF = 0.8V

+

–

図 6-37 : 内部並列ドライバおよびレシーバ終端がある GTL_DCI

VCCO = 1.2V VCCO = 1.2V

Z0 = 50

IOB IOB

ug190_6_35_030206

VREF = 0.8V

+

–

RVRP = Z0 = 50ΩRVRP = Z0 = 50Ω

250 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

表 6-13 に、 GTL DC の電圧仕様を示します。

GTLP (ガンニング ト ランシーバ ロジック プラス)GTL+ 規格は、 Pentium Pro Processor で 初に使用された高速バス規格 (JESD8.3) です。 この規格には、 差動増幅入力バッファおよびオープン ドレイン出力バッファが必要です。 この差動入力バッファの N チャネルは、 VREF ピンを参照しています。

図 6-38 に、 GTL で有効な終端テクニッ クを示します。 この回路の例は、 外部並列終端を使用し、VCCO は未接続です。

GTLP_DCI の使用法

GTL には VCCO 電圧は必要あ り ませんが、GTL_DCI では VCCO を 1.5V に接続する必要があ り ます。 GTLP_DCI を使用する と、 入力または出力を VCCO に単一終端できます。

表 6-13 : GTL DC の電圧仕様

パラメータ 小 標準 大

VCCO － N/A －

VREF = N x VTT (1) 0.74 0.8 0.86

VTT 1.14 1.2 1.26

VIH = VREF + 0.05 0.79 0.83 －

VIL = VREF － 0.05 － 0.77 0.81

VOH － － －

VOL － 0.2 0.4

VOH で IOH (mA) － － －

0.4V のと き VOL で IOL (mA) 32 － －

0.2V のと き VOL で IOL (mA) － － 40

メモ :

1. N は 0.653 以上かつ 0.68 以下である必要があ り ます。

図 6-38 : 外部に並列終端があり VCCO は未接続の GTL+

VTT = 1.5V

RP = Z0 = 50Ω RP = Z0 = 50ΩVCCO = Unconnected

VTT = 1.5V

Z0 = 50

IOB IOB

ug190_6_36_030206

VREF = 1.0V

+

–

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 251UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

図 6-39 に、 内部並列ド ライバ終端およびレシーバ終端を使用した GTLP_DCI の有効な終端テクニッ クを説明する回路の例を示します。

表 6-14 に、 GTLP DC 電圧仕様を示します。

HSTL (高速ト ランシーバ ロジック)HSTL 規格は、 IBM が出資した汎用高速 1.5V または 1.8V のバス規格 (EIA/JESD8-6) です。 高速メモ リ インターフェイスのク ロッキングをサポートするため、 この規格に差動バージ ョ ンが追加されました。 Virtex-5 FPGA の I/O は、 1.5V と 1.8V の 4 ク ラスおよびク ラス I と II の差動バージ ョ ンをサポート します。 これらの規格の差動バージ ョ ンには、 差動増幅入力バッファおよびプッシュプル出力バッファが必要です。

HSTL_ I、 HSTL_ III、 HSTL_ I_18、 HSTL_ III_18、 HSTL_I_12

HSTL_I は、 1/2 VCCO を並列終端電圧 (VTT) で使用します。 HSTL_III は、 VCCO を並列終端電圧 (VTT) で使用します。 HSTL_I および HSTL_III は、 単一方向信号で使用されます。

図 6-39 : GTLP_DCI の内部並列ドライバおよびレシーバ終端

表 6-14 : GTLP DC 電圧仕様

小 標準 大

VCCO － － －

VREF = N x VTT (1) 0.88 1.0 1.12

VTT 1.35 1.5 1.65

VIH = VREF + 0.1 0.98 1.1 －

VIL = VREF － 0.1 － 0.9 1.02

VOH － － －

VOL 0.3 0.45 0.6

VOH で IOH (mA) － － －

0.6V のと き VOL で IOL (mA) 36 － －

0.3V のと き VOL で IOL (mA) － － 48

メモ :

1. N は 0.653 以上かつ 0.68 以下である必要かあ り ます。

VCCO = 1.5V

RVRP = Z0 = 50Ω50Ω

VCCO = 1.5V

Z0 = 50

IOB IOB

ug190_6_37_030206

VREF = 1.0V

+

–

252 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

HSTL_ I_DCI、 HSTL_ III_DCI、 HSTL_ I_DCI_18、 HSTL_ III_DCI_18

HSTL_I_DCI では、 VCCO から電源供給されるオンチップ分割テブナン終端を使用し、 1/2 VCCO の等価並列終端電圧 (VTT) を生成します。 HSTL_III_DCI は、 VCCO から電源供給されるオンチップ単一終端を使用します。 HSTL_I_DCI および HSTL_III_DCI は、 単一方向信号で使用されます。

HSTL_ II、 HSTL_ IV、 HSTL_ II_18、 HSTL_ IV_18

HSTL_II は、1/2 VCCO を並列終端電圧 (VTT) で使用します。 HSTL_IV は、VCCO を並列終端電圧 (VTT) で使用します。 HSTL_II および HSTL_IV は、 双方向信号で使用されます。

HSTL_ II_DCI、 HSTL_ IV_DCI、 HSTL_ II_DCI_18、 HSTL_ IV_DCI_18

HSTL_II_DCI では、 VCCO から電源供給されるオンチップ分割テブナン終端を使用し、 1/2 VCCOの等価終端電圧を生成します。 HSTL_IV_ DCI は、 VCCO (VTT) の単一終端を適用します。 HSTL_II_DCI および HSTL_IV_ DCI は双方向信号で使用されます。

HSTL_ II_T_DCI、 HSTL_ II_T_DCI_18

HSTL_ II_T_DCI および HSTL_ II_T_DCI_18 は、VCCO から電源供給されるオンチップ分割テブナン終端を使用します。 これらの規格がト ライステートの場合は、 1/2 VCCO の等価終端電圧を生成します。 ト ラ イステートでない場合、 これらの 2 つの規格には終端はあ り ません。

DIFF_HSTL_ II、 DIFF_HSTL_II_18

差動 HSTL ク ラス II は、 CSE HSTL_II タイプのド ライバと差動レシーバをペアで使用します。 差動 HSTL ク ラス II は、 双方向信号で使用されます。 また、 差動 HSTL は、 メモ リ インターフェイス デザインにおいて差動クロッ クおよび DQS 信号にも使用できます。

DIFF_HSTL_II_DCI、 DIFF_HSTL_II_DCI_18

差動 HSTL ク ラス II は、 コンプ リ メンタ リ シングルエンド HSTL_II タイプのド ライバと差動レシーバをペアで使用し、 オンチップ差動終端を含みます。 差動 HSTL ク ラス II は、 双方向信号で使用されます。 また、 差動 HSTL は、 メモ リ インターフェイス デザインにおいて差動クロッ クおよび DQS 信号にも使用できます。

DIFF_HSTL_I、 DIFF_HSTL_I_18

差動 HSTL ク ラス I は、CSE HSTL_I タイプのド ライバと差動レシーバをペアで使用します。 差動 HSTL ク ラス I は、 双方向信号で使用されます。

DIFF_HSTL_I_DCI、 DIFF_HSTL_I_DCI_18

差動 HSTL ク ラス I は、 コンプリ メンタ リ シングルエンド HSTL_I タイプのド ライバと差動レシーバをペアで使用し、 オンチップ差動分割テブナン終端を含みます。 差動 HSTL ク ラス I は、 単一方向信号で使用されます。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 253UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

HSTL クラス I図 6-40 に、 HSTL ク ラス I で有効な終端テクニッ クを使用した回路の例を示します。

表 6-15 に、 HSTL ク ラス I の DC 電圧仕様を示します。

図 6-40 : HSTL クラス I の終端

表 6-15 : HSTL クラス I の DC 電圧仕様

小 標準 大

VCCO 1.40 1.50 1.60

VREF (2) 0.68 0.75 0.90

VTT ‐ VCCO x 0.5 ‐

VIH VREF + 0.1 ‐ ‐

VIL ‐ ‐ VREF - 0.1

VOH VCCO - 0.4 ‐ ‐

VOL ‐ ‐ 0.4

VOH (1) で IOH (mA) - 8 ‐ ‐

VOL (1) で IOL (mA) 8 ‐ ‐

メモ :

1. 低い駆動電流のV OL および VOH は、 サンプル テス ト されています。 2. EIA/JESD8-6 では、 「ユーザーが指定する使用条件に 適なノ イズ マージンを確保する には、 ユーザー

が VREF の値を指定する」 と 規定 さ れています。

Z0

IOB IOB

HSTL_IHSTL_I

ug190_6_38_030206

VTT = 0.75V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_I_DCI HSTL_I_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.75V

+

–

VREF = 0.75V

+

–

External Termination

DCI

254 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

差動 HSTL クラス I図 6-41 に、 単一終端がある差動 HSTL ク ラス I (1.5V) で有効な終端テクニッ クを使用した回路の例を示します。

図 6-42 に、 単一方向 DCI 終端がある差動 HSTL ク ラス I (1.5V) で有効な終端テクニッ クを使用した回路の例を示します。

図 6-41 : 差動 HSTL (1.5V) クラス I の単一終端

図 6-42 : 差動 HSTL (1.5V) クラス I の DCI の単一終端

ug190_6_39_030206

+

–

External Termination

Z0

IOB IOB

DIFF_HSTL_I

DIFF_HSTL_I

Z0

DIFF_HSTL_I

VTT = 0.75V

50Ω

VTT = 0.75V

50Ω

ug190_6_40_030206

IOB

DIFF_HSTL_I_DCI

DIFF_HSTL_I_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_HSTL_I_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

Z0

Z0

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 255UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

表 6-16 に、 差動 HSTL ク ラス I の DC 電圧仕様を示します。

HSTL クラス II図 6-43 に、 単一終端がある HSTL ク ラス II (1.5V) で有効な終端テクニッ クを使用した回路の例を示します。

表 6-16 : 差動 HSTL クラス I の DC 電圧仕様

小 標準 大

VCCO 1.40 1.50 1.60

VTT ‐ VCCO x 0.5 ‐

VIN (DC) －0.30 ‐ VCCO + 0.30

VDIFF (DC) 0.20 ‐ VCCO + 0.60

VCM (DC)(1) 0.68 ‐ 0.90

VDIFF (AC) 0.40 ‐ VCCO + 0.60

VX (Crossover)(2) 0.68 ‐ 0.90

メモ :

1. 同相電圧 : VCM = VP － ((VP － VN)/2)2. ク ロスオーバー ポイン ト : VX は、 VP － VN = 0 (AC カップル)

図 6-43 : HSTL (1.5V) クラス II 単一終端

Z0

IOB IOB

HSTL_IIHSTL_II

ug190_6_41_030206

VTT = 0.75V

RP = Z0 = 50Ω

VTT = 0.75V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_II_DCIHSTL_II_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.75V

+

–

VREF = 0.75V

+

–

External Termination

DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

256 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

図 6-44 に、 双方向終端がある HSTL ク ラス II (1.5V) における有効な終端テクニッ クを使用した回路の例を示します。

図 6-44 : HSTL (1.5V) クラス II 双方向終端

Z0

IOB IOB

HSTL_IIHSTL_II

ug190_6_42_030306

VTT = 0.75V

RP = Z0 = 50Ω

VTT = 0.75V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_II_DCIHSTL_II_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.75V

VREF = 0.75V

+

–

VREF = 0.75V

+

–

External Termination

DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.75V

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 257UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

表 6-17 に、 HSTL (1.5V) ク ラス II の DC 電圧仕様を示します。

差動 HSTL クラス II図 6-45 に、 単一終端がある差動 HSTL ク ラス II (1.5V) で有効な終端テクニッ クを使用した回路の例を示します。

表 6-17 : HSTL (1.5V) クラス II の DC 電圧仕様

小 標準 大

VCCO 1.40 1.50 1.60

VREF (2) 0.68 0.75 0.90

VTT ‐ VCCO x 0.5 ‐

VIH VREF + 0.1 ‐ ‐

VIL ‐ ‐ VREF - 0.1

VOH VCCO - 0.4 ‐ ‐

VOL ‐ ‐ 0.4

VOH で IOH (mA)(1) - 16 ‐ ‐

VOL で IOL (mA)(1)、 (3) 16 ‐ ‐

メモ :

1. 低い駆動電流の VOL および VOH は、 サンプル テス ト されています。 2. EIA/JESD8-6 では、 「ユーザーが指定する使用条件に 適な ノ イズ マージンを確保する には、 ユーザーが

VREF の値を指定する」 と 規定 さ れています。

3. HSTL_II_T_DCI のド ライバは HSTL_II_DCI よ り弱いです。

図 6-45 : 差動 HSTL (1.5V) クラス II の単一終端

ug190_6_40_030206

+

–

External Termination

Z0

IOB IOB

DIFF_HSTL_II

DIFF_HSTL_II

Z0

DIFF_HSTL_II

VTT = 0.75V

50Ω

VTT = 0.75V

50Ω

VTT = 0.75V

50Ω

VTT = 0.75V

50Ω

258 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

図 6-46 に、 単一方向 DCI 終端がある差動 HSTL ク ラス II (1.5V) で、 有効な終端テクニッ クを使用した回路の例を示します。

図 6-47 に、双方向終端がある差動 HSTL ク ラス II (1.5V) で有効な終端テクニッ クを使用した回路の例を示します。

図 6-46 : 差動 HSTL (1.5V) クラス II DCI 単一終端

ug190_6_44_020306

IOB

DIFF_HSTL_II_DCI

DIFF_HSTL_II_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_HSTL_II_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VCCO = 1.5V

Z0

Z0

図 6-47 : 差動 HSTL (1.5V) クラス II 双方向終端

Z0

IOB IOB

DIFF_HSTL_II DIFF_HSTL_II

+

–

External TerminationVTT = 0.75V

50Ω

DIFF_HSTL_II

ug190_6_45_020306

Z0

DIFF_HSTL_II

DIFF_HSTL_II DIFF_HSTL_II

+

–

VTT = 0.75V

50Ω

VTT = 0.75V

50Ω

VTT = 0.75V

50Ω

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 259UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

図 6-48 に、 双方向 DCI 終端がある、 差動 HSTL ク ラス II (1.5V) における有効な終端テクニッ クを使用した回路の例を示します。

表 6-18 に、 差動 HSTL ク ラス II の DC 電圧仕様を示します。

図 6-48 : 差動 HSTL (1.5V) クラス II DCI 双方向終端

Z0

IOB IOB

DIFF_HSTL_II_DCI DIFF_HSTL_II_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

DIFF_HSTL_II_DCI

ug190_6_46_020306

Z0

DIFF_HSTL_II_DCI

DIFF_HSTL_II_DCI DIFF_HSTL_II_DCIVCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

表 6-18 : 差動 HSTL クラス II の DC 電圧仕様

小 標準 大

VCCO 1.40 1.50 1.60

VTT ‐ VCCO x 0.5 ‐

VIN (DC) -0.30 ‐ VCCO + 0.30

VDIFF (DC) 0.20 ‐ VCCO + 0.60

VCM (DC)(1) 0.68 ‐ 0.90

VDIFF (AC) 0.40 ‐ VCCO + 0.60

VX (Crossover)(2) 0.68 ‐ 0.90

メモ :

1. 同相電圧 : VCM = VP － ((VP －VN)/2)2. ク ロスオーバー ポイン ト : VX は、 VP － VN = 0 (AC カップル)

260 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

HSTL クラス III図 6-49 に、 HSTL ク ラス III で有効な終端テクニッ クを使用した回路の例を示します。

表 6-19 に、 HSTL ク ラス III の DC 電圧仕様を示します。

図 6-49 : HSTL クラス III の終端

表 6-19 : HSTL クラス III の DC 電圧仕様

小 標準 大

VCCO 1.40 1.50 1.60

VREF (2) ‐ 0.90 ‐

VTT ‐ VCCO ‐

VIH VREF + 0.1 ‐ ‐

VIL ‐ ‐ VREF - 0.1

VOH VCCO - 0.4 ‐ ‐

VOL ‐ ‐ 0.4

VOH で IOH (mA)(1) - 8 ‐ ‐

VOL で IOL (mA)(1) 24 ‐ ‐

メモ :

1. 低い駆動電流の VOL および VOH は、 サンプル テス ト されています。 2. EIA/JESD8-6 では、 「ユーザーが指定する使用条件に 適なノ イズ マージンを確保する には、 ユーザー

が VREF の値を指定する」 と 規定 さ れています。

Z0

IOB IOB

HSTL_IIIHSTL_III

ug190_6_47_030306

VTT = 1.5V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_III_DCI HSTL_III_DCI

VCCO = 1.5V

RVRP = Z0= 50Ω

VREF = 0.9V

+

–

VREF = 0.9V

+

–

External Termination

DCI

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 261UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

HSTL クラス IV図 6-50 に、 HSTL ク ラス IV で有効な単一終端テクニッ クを使用した回路の例を示します。

図 6-51 に、 HSTL ク ラス IV で有効な双方向終端テクニッ クを使用した回路の例を示します。

図 6-50 : HSTL クラス IV 単一終端

Z0

IOB IOB

HSTL_IVHSTL_IV

ug190_6_48_030306

VTT = 1.5V

RP = Z0 = 50Ω

VTT = 1.5V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_IV_DCIHSTL_IV_DCI

VCCO = 1.5V

RVRP = Z0= 50Ω

VREF = 0.9V

+

–

VREF = 0.9V

+

–

External Termination

DCI

VCCO = 1.5V

RVRP = Z0= 50Ω

262 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

図 6-51 : HSTL クラス IV 双方向終端

Z0

IOB IOB

HSTL_IVHSTL_IV

ug190_6_49_030306

VTT = 1.5V

RP = Z0 = 50Ω

VTT = 1.5V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_IV_DCIHSTL_IV_DCI

VCCO = 1.5V

RVRP = Z0= 50Ω

VREF = 0.9V

VREF = 0.9V

+

–

VREF = 0.9V

+

–

External Termination

DCI

VCCO = 1.5V

RVRP = Z0= 50Ω

VREF = 0.9V

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 263UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

表 6-20 に、 HSTL ク ラス IV の DC 電圧仕様を示します。

HSTL_II_T_DCI (1.5V) 分割テブナン終端

図 6-52 に、 HSTL_II_T_DCI (1.5V) でオンチップ分割テブナン終端を使用した回路の例を示します。 このよ う な双方向では、 ト ライステートの場合、 終端はド ライバ側ではなく レシーバ側に付きます。

表 6-20 : HSTL クラス IV の DC 電圧仕様

小 標準 大

VCCO 1.40 1.50 1.60

VREF (2) － 0.90 －

VTT － VCCO －

VIH VREF + 0.1 － －

VIL － － VREF - 0.1

VOH VCCO － 0.4 － －

VOL － － 0.4

VOH で IOH (mA)(1) - 8 － －

VOL で IOL (mA) 48 － －

メモ :

1. 低い駆動電流での VOL および VOH は、 サンプル テス ト されています。 2. EIA/JESD8-6 では、 「ユーザーが指定する使用条件に 適な ノ イ ズ マージ ン を確保する には、 ユー

ザーが VREF の値を指定する 」 と 規定 さ れています。

図 6-52 : HSTL_II_T_DCI (1.5V) 分割テブナン終端

ug190_6_90_041206

Z0

IOB IOB

HSTL_II_T_DCIHSTL_II_T_DCI

VCCO = 1.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.75V

+

–

DCI

VREF = 0.75V

Not 3-stated 3-stated

264 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

HSTL クラス I (1.8V)図 6-53 に、 HSTL ク ラス I (1.8v) で有効な終端テクニッ クを使用した回路の例を示します。

表 6-21 に、 HSTL ク ラス I (1.8V) の DC 電圧仕様を示します。

図 6-53 : HSTL クラス I (1.8V) 終端

表 6-21 : HSTL クラス I (1.8V) の DC 電圧仕様

小 標準 大

VCCO 1.7 1.8 1.9

VREF (2) 0.83 0.9 1.08

VTT － VCCO x 0.5 －

VIH VREF + 0.1 － －

VIL － － VREF - 0.1

VOH VCCO - 0.4 － －

VOL － － 0.4

VOH で IOH (mA)(1) - 8 － －

VOL で IOL (mA)(1) 8 － －

メモ :

1. 低い駆動電流での VOL および VOH は、 サンプル テス ト されています。 2. EIA/JESD8-6 では、 「ユーザーが指定する使用条件に 適な ノ イ ズ マージ ン を確保する には、 ユーザー

が VREF の値を指定する 。」 と 規定 さ れています。

Z0

IOB IOB

HSTL_I_18HSTL_I_18

ug190_6_50_030306

VTT = 0.9V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_I_DCI_18 HSTL_I_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

+

–

VREF = 0.9V

+

–

External Termination

DCI

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 265UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

差動 HSTL クラス I (1.8V) 図 6-54 に、 単一終端がある差動 HSTL ク ラス I (1.8V) で有効な終端テクニッ クを使用した回路の例を示します。

図 6-55 に、 単一方向 DCI 終端がある差動 HSTL ク ラス I (1.8V) で有効な終端テクニッ クを使用した回路の例を示します。

図 6-54 : 差動 HSTL (1.8V) クラス I の単一終端

図 6-55 : 差動 HSTL (1.8V) クラス I の DCI の単一終端

ug190_6_51_030306

+

–

External Termination

Z0

IOB IOB

DIFF_HSTL_I_18

DIFF_HSTL_I_18

Z0

DIFF_HSTL_I_18

VTT = 0.9V

50Ω

VTT = 0.9V

50Ω

ug190_6_52_030306

IOB

DIFF_HSTL_I_DCI_18

DIFF_HSTL_I_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_HSTL_I_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

Z0

Z0

266 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

表 6-22 に、 差動 HSTL ク ラス I (1.8V) の DC 電圧仕様を示します。

HSTL クラス II (1.8V)図 6-56 に、 単一終端がある HSTL ク ラス II (1.8V) で有効な終端テクニッ クを使用した回路の例を示します。

表 6-22 : 差動 HSTL クラス I (1.8V) の DC 電圧仕様

小 標準 大

VCCO 1.7 1.8 1.9

VTT － VCCO x 0.5 －

VIN (DC) - 0.30 － VCCO + 0.30

VDIFF (DC) 0.20 － VCCO + 0.60

VCM (DC)(1) 0.83 － 1.08

VDIFF (AC) 0.40 － VCCO + 0.60

VX (Crossover)(2) 0.83 － 1.08

メモ :

1. 同相電圧 : VCM = VP － ((VP － VN)/2)2. ク ロスオーバー ポイン ト : VX は、 VP － VN = 0 (AC カップル)

図 6-56 : 単一方向の HSTL クラス II (1.8V) 終端

Z0

IOB IOB

HSTL_II_18HSTL_II_18

ug190_6_53_030306

VTT = 0.9V

RP = Z0 = 50Ω

VTT = 0.9V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_II_DCI_18HSTL_II_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

+

–

VREF = 0.9V

+

–

External Termination

DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 267UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

図 6-57 に、 双方向終端がある HSTL ク ラス II (1.8V) における有効な終端テクニッ クを使用した回路の例を示します。

図 6-57 : 双方向の HSTL クラス II (1.8V) 終端

Z0

IOB IOB

HSTL_II_18HSTL_II_18

ug190_6_54_030306

VTT = 0.9V

RP = Z0 = 50Ω

VTT = 0.9V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_II_DCI_18HSTL_II_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

VREF = 0.9V

+

–

VREF = 0.9V

+

–

External Termination

DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

268 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

表 6-23 に、 HSTL ク ラス II (1.8V) の DC 電圧仕様を示します。

差動 HSTL クラス II (1.8V) 図 6-58 に、 単一終端がある差動 HSTL ク ラス II (1.8V) で有効な終端テクニッ クを使用した回路の例を示します。

表 6-23 : HSTL クラス II (1.8V) の DC 電圧仕様

小 標準 大

VCCO 1.7 1.8 1.9

VREF (2)

－ 0.9 －

VTT － VCCO x 0.5 －

VIH VREF + 0.1 － －

VIL － － VREF - 0.1

VOH VCCO - 0.4 － －

VOL － － 0.4

VOH で IOH (mA)(1) - 16 － －

VOL で IOL (mA)(1) 16 － －

メモ :

1. 低い駆動電流の VOL および VOH は、 サンプル テス ト されています。 2. EIA/JESD8-6 では、 「ユーザーが指定する使用条件に 適なノ イズ マージンを確保する には、 ユーザーが

VREF の値を指定する 。」 と 規定 さ れています。

図 6-58 : 差動 HSTL (1.8V) クラス II の単一終端

ug190_6_55_030306

+

–

External Termination

Z0

IOB IOB

DIFF_HSTL_II_18

DIFF_HSTL_II_18

Z0

DIFF_HSTL_II_18

VTT = 0.9V

50Ω

VTT = 0.9V

50Ω

VTT = 0.9V

50Ω

VTT = 0.9V

50Ω

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 269UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

図 6-59 に、 単一方向 DCI 終端がある差動 HSTL ク ラス II (1.8V) で、 有効な終端テクニッ クを使用した回路の例を示します。

図 6-60 に、双方向終端がある差動 HSTL ク ラス II (1.8V) で有効な終端テクニッ クを使用した回路の例を示します。

図 6-59 : 差動 HSTL (1.8V) クラス II DCI 単一終端

ug190_6_56_121506

IOB

DIFF_HSTL_II_DCI_18

DIFF_HSTL_II_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_HSTL_II_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

VCCO = 1.8V

2RVRN = 2Z0= 100Ω

2RVRP = 2Z0= 100Ω

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VCCO = 1.8V

Z0

Z0

図 6-60 : 差動 HSTL (1.8V) クラス II 双方向終端

Z0

IOB IOB

DIFF_HSTL_II_18 DIFF_HSTL_II_18

+

–

External Termination

VTT = 0.9V

50Ω

DIFF_HSTL_II_18

ug190_6_57_030306

Z0

DIFF_HSTL_II_18

DIFF_HSTL_II_18 DIFF_HSTL_II_18

+

–

VTT = 0.9V

50Ω

VTT = 0.9V

50Ω

VTT = 0.9V

50Ω

270 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

図 6-61 に、 双方向 DCI 終端がある、 差動 HSTL ク ラス II (1.8V) における有効な終端テクニッ クを使用した回路の例を示します。

表 6-24 に、 差動 HSTL ク ラス II (1.8V) の DC 電圧仕様を示します。

図 6-61 : 差動 HSTL (1.8V) クラス II DCI 双方向終端

Z0

IOB IOB

DIFF_HSTL_II_DCI_18 DIFF_HSTL_II_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

DIFF_HSTL_II_DCI_18

ug190_6_58_030306

Z0

DIFF_HSTL_II_DCI_18

DIFF_HSTL_II_DCI_18 DIFF_HSTL_II_DCI_18VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

表 6-24 : 差動 HSTL クラス II (1.8V) の DC 電圧仕様

小 標準 大

VCCO 1.7 1.8 1.9

VTT － VCCO x 0.5 －

VIN (DC) - 0.30 － VCCO + 0.30

VDIFF (DC) 0.20 － VCCO + 0.60

VCM (DC)(1) 0.83 － 1.08

VDIFF (AC) 0.40 － VCCO + 0.60

VX (Crossover)(2) 0.83 － 1.08

メモ :

1. 同相電圧 : VCM = VP － ((VP －VN)/2)2. ク ロスオーバー ポイン ト : VX は、 VP － VN = 0 (AC カップル)

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 271UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

HSTL クラス III (1.8V)図 6-62 に、 HSTL ク ラス III (1.8v) における有効な終端テクニッ クを使用した回路の例を示します。

表 6-25 に、 HSTL ク ラス III (1.8V) の DC 電圧仕様を示します。

図 6-62 : HSTL クラス III (1.8V) 終端

表 6-25 : HSTL クラス III (1.8V) の DC 電圧仕様

小 標準 大

VCCO 1.7 1.8 1.9

VREF (2) － 1.1 －

VTT － VCCO －

VIH VREF + 0.1 － －

VIL － － VREF － 0.1

VOH VCCO － 0.4 － －

VOL － － 0.4

VOH で IOH (mA)(1) - 8 － －

VOL で IOL (mA)(1) 24 － －

メモ :

1. 低い駆動電流の VOL および VOH は、 サンプル テス ト されています。 2. EIA/JESD8-6 では、 「ユーザーが指定する使用条件に 適なノ イズ マージンを確保する には、 ユーザーが

VREF の値を指定する 。」 と 規定 さ れています。

Z0

IOB IOB

HSTL_III_18HSTL_III_18

ug190_6_59_030306

VTT = 1.8V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_III_DCI_18 HSTL_III_DCI_18

VCCO = 1.8V

RVRP = Z0= 50Ω

VREF = 1.1V

+

–

VREF = 1.1V

+

–

External Termination

DCI

272 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

HSTL クラス IV (1.8V)図 6-63 に、 HSTL ク ラス IV (1.8V) において、 有効な単一終端テクニッ クを使用した回路の例を示します。

図 6-63 : HSTL クラス IV (1.8V) 単一終端

Z0

IOB IOB

HSTL_IV_18HSTL_IV_18

ug190_6_60_030306

VTT = 1.8V

RP = Z0 = 50Ω

VTT = 1.8V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_IV_DCI_18HSTL_IV_DCI_18

VCCO = 1.8V

RVRP = Z0= 50Ω

VREF = 1.1V

+

–

VREF = 1.1V

+

–

External Termination

DCI

VCCO = 1.8V

RVRP = Z0= 50Ω

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 273UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

図 6-64 に、 HSTL ク ラス IV (1.8V) において、 有効な双方向終端テクニッ クを使用した回路の例を示します。

図 6-64 : HSTL クラス IV (1.8V) 双方向終端

Z0

IOB IOB

HSTL_IV_18HSTL_IV_18

ug190_6_61_030306

VTT = 1.8V

RP = Z0 = 50Ω

VTT = 1.8V

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_IV_DCI_18HSTL_IV_DCI_18

VCCO = 1.8V

RVRP = Z0= 50Ω

VREF = 1.1V

VREF = 1.1V

+

–

VREF = 1.1V

+

–

External Termination

DCI

VCCO = 1.8V

RVRP = Z0= 50Ω

VREF = 1.1V

274 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

表 6-26 に、 HSTL ク ラス IV (1.8V) の DC 電圧仕様を示します。

HSTL_II_T_DCI_18 (1.8V) 分割テブナン終端

図 6-65 に、 HSTL_II_T_DCI_18 (1.8V) でオンチップ分割テブナン終端を使用した回路の例を示します。 このよ う な双方向では、 ト ライステートの場合、 終端はド ライバ側ではなく レシーバ側に付きます。

表 6-26 : HSTL クラス IV (1.8V) の DC 電圧仕様

小 標準 大

VCCO 1.7 1.8 1.9

VREF (2) － 1.1 －

VTT － VCCO －

VIH VREF + 0.1 － －

VIL － － VREF - 0.1

VOH VCCO - 0.4 － －

VOL － － 0.4

VOH で IOH (mA)(1) - 8 － －

VOL で IOL (mA)(1) 48 － －

メモ :

1. 低い駆動電流の VOL および VOH は、 サンプル テス ト されています。 2. EIA/JESD8-6 では、 「ユーザーが指定する使用条件に 適なノ イズ マージンを確保する には、 ユーザーが

VREF の値を指定する」 と 規定 さ れています。

図 6-65 : HSTL_II_T_DCI_18 分割テブナン終端

ug190_6_91_041206

Z0

IOB IOB

HSTL_II_T_DCI_18HSTL_II_T_DCI_18

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

+

–

DCI

VREF = 0.9V

Not 3-stated 3-stated

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 275UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

HSTL クラス I (1.2V)図 6-66 に、HSTL ク ラス I (1.2v) で有効な終端テクニッ クを使用した回路の例を示します。 これは単一方向終端です。

表 6-21 に、 HSTL ク ラス I (1.2V) の DC 電圧仕様を示します。

SSTL (スタブ シリーズ ターミネーテッ ド ロジック)2.5V の SSTL (SSTL2) および 1.8V の SSTL (SSTL18) は、 汎用メモ リ バスの規格です。 SSTL2 規格は JESD8-9B で規定され、 SSTL18 は JEDEC JESD8-15 で規定されています。 SSTL2 規格には 2 つのクラスがあ り、 ク ラス I は単一方向信号用で、 ク ラス II は双方向信号用です。 Virtex-5 FPGA の I/O は、 シングルエンド信号と差動信号には両方の規格を使用できます。 この規格には、差動増幅入力バッファおよびプッシュプル出力バッファが必要です。

SSTL2_I、 SSTL18_I

ク ラス I 信号は、 レシーバの 50Ω 抵抗に対して、 VTT (1/2 VCCO) を並列終端電圧で使用します。 トランスミ ッ タの出力に直列抵抗 (2.5V のと き 25Ω 、 1.8V のと き 20Ω ) を必ず接続してく ださい。

図 6-66 : HSTL クラス I (1.2V) 終端

表 6-27 : HSTL クラス I (1.2V) の DC 電圧仕様

小 標準 大

VCCO 1.14 1.2 1.26

VREF (2) VCCO x 0.48 0.6 VCCO x 0.52

VTT － VCCO x 0.5 －

VIH VREF + 0.08 － －

VIL － － VREF - 0.08

VOH VCCO - 0.315 － －

VOL － － 0.315

VOH で IOH (mA)(1) - 6.3 － －

VOL で IOL (mA)(1) 6.3 － －

メモ :

1. 低い駆動電流での VOL および VOH は、 サンプル テス ト されています。 2. EIA/JESD8-6 では、 「ユーザーが指定する使用条件に 適なノ イズ マージンを確保する には、 ユーザーが

VREF の値を指定する 。」 と 規定 さ れています。

Z0

IOB IOB

HSTL_I_12HSTL_I_12

ug190_6_62_030306

VTT = 0.6V

RP = Z0 = 50Ω

VREF = 0.6V

+

–

External Termination

276 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

SSTL2_I_DCI、 SSTL18_I_DCI

DCI ト ランス ミ ッ タには、 内部直列抵抗 (2.5V のと き 25Ω 、 1.8V のと き 20Ω ) があ り ます。 DCI レシーバには、 VCCO から電源供給される内部分割テブナン終端があ り、 等価の VTT 電圧および終端インピーダンスを生成します。

SSTL2_II、 SSTL18_II

ク ラス II 信号は、 レシーバと ト ランス ミ ッ タにある各 50Ω 抵抗に対して、 VTT (1/2 VCCO) を並列終端電圧で使用します。 ト ランス ミ ッ タ出力に直列抵抗 (2.5V のと き 25Ω 、1.8V のと き 20Ω ) を必ず接続してください。 双方向信号の場合は、 25Ω の直列抵抗を ト ランシーバの ト ランス ミ ッ タに接続してください。

SSTL2_II_DCI、 SSTL18_II_DCI

DCI 回路には、 VCCO から電源供給される分割テブナン終端と内部直列抵抗 (2.5V のと き 25Ω 、1.8V のと き 20Ω ) があ り ます。 単一方向信号の場合、 一方のト ランス ミ ッ タへのみ直列抵抗が与えられます。 双方向信号の場合、 両方のト ランス ミ ッ タに直列抵抗が与えられます。

DIFF_SSTL2_I、 DIFF_SSTL18_I

差動 SSTL 2.5V および 1.8V ク ラス I には、CSE SSTL_I タイプのド ライバと差動レシーバのペアがあ り ます。

DIFF_SSTL2_I_DCI、 DIFF_SSTL18_I_DCI

差動 SSTL 2.5V および SSTL 1.8V ク ラス I には、CSE SSTL_II タイプのド ライバと差動レシーバのペアがあ り、 オンチップ差動分割テブナン終端を含みます。

DIFF_SSTL2_II、 DIFF_SSTL18_II

差動 SSTL 2.5V および SSTL 1.8V ク ラス II には、 CSE SSTL_II タイプのド ライバと 差動レシーバのペアがあり ます。 双方向信号の場合、 直列抵抗は両方のト ランスミ ッ タに必ず接続してく ださい。

DIFF_SSTL2_II_DCI、 DIFF_SSTL18_II_DCI

差動 SSTL 2.5V および SSTL 1.8V ク ラス II には、 CSE SSTL_II タイプのド ライバと 差動レシーバのペアがあり 、 オンチッ プ差動終端を含みます。 DCI は、 単一方向信号および双方向信号の両方の場合に使用できます。

SSTL2_II_T_DCI、 SSTL18_II_T_DCI

SSTL2_II_T_DCI および SSTL18_II_T_DCI は VCCO から電源供給されるオンチップ分割テブナン終端を使用します。 これらの規格がト ライステートの場合は、 1/2 VCCO の等価終端電圧を生成します。 ト ラ イステートでない場合、 この 2 つの規格には並列終端はあ り ませんが、 内部直列抵抗 (2.5V のと き 25Ω 、 1.8V のと き 20Ω ) が 1 つあ り ます。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 277UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

SSTL2 クラス I (2.5V) 図 6-67 に、 SSTL2 ク ラス I における有効な終端テクニッ クを使用した回路の例を示します。

図 6-67 : SSTL2 クラス I 終端

Z0

IOB

SSTL2_IRS = 25Ω

IOB

SSTL2_I_DCI

R0 = 25Ω

Z0

IOB

SSTL2_I

ug190_6_63_030506

VTT = 1.25V

RP = Z0 = 50Ω

Z0

IOB

SSTL2_I_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 1.25V

+

–

VREF = 1.25V

+

–

External Termination

DCI

278 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

表 6-28 に、 SSTL2 ク ラス I の DC 電圧仕様を示します。

差動 SSTL2 クラス I (2.5V) 図 6-68 に、 単一終端がある差動 SSTL2 ク ラス I (2.5V) で有効な終端テクニッ クを使用した回路の例を示します。

表 6-28 : SSTL2 クラス I の DC 電圧仕様

小 標準 大

VCCO 2.3 2.5 2.7

VREF = 0.5 x VCCO 1.13 1.25 1.38

VTT = VREF + N(1) 1.09 1.25 1.42

VIH ≥ VREF + 0.15 1.28 1.4 VCCO + 0.3(2)

VIL ≤ VREF － 0.15 - 0.3(3) 1.1 1.23

VOH ≥ VREF + 0.61 1.74 1.84 1.94

VOL ≤ VREF － 0.61(4) 0.56 0.66 0.76

VOH で IOH (mA) - 8.1 － －

VOL で IOL (mA) 8.1 － －

メモ :

1. N は -0.04 以上かつ 0.04 以下である必要があ り ます。

2. VIH の 大値は、 VCCO +0.3 です。

3. VIL の 小値は、 式には従っていません。

4. SSTL2_I_DCI は制御インピーダンス ド ラ イバを使用するため、 VOH と VOL は異なり ます。

図 6-68 : 差動 SSTL2 クラス I 単一終端

ug190_6_64_030506

+

–

External Termination

Z0

IOB IOB

DIFF_SSTL2_I

DIFF_SSTL2_I

Z0

DIFF_SSTL2_I

VTT = 1.25V

VTT = 1.25V

RP = Z0 = 50Ω

50ΩRS = 25Ω

RS = 25Ω

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 279UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

図 6-69 に、 単一 DCI 終端がある差動 SSTL2 ク ラス I (2.5V) で有効な終端テクニッ クを使用した回路の例を示します。

表 6-29 に、 差動 SSTL2 ク ラス I の DC 電圧仕様を示します。

図 6-69 : 差動 SSTL2 (2.5V) クラス I 単一方向 DCI 終端

表 6-29 : 差動 SSTL2 クラス I の DC 電圧仕様

小 標準 大

VCCO 2.3 2.5 2.7

入力パラ メータ

VTT － VCCO x 0.5 －

VIN (DC)(1) - 0.30 － VCCO + 0.30

VID (DC)(2) 0.3 － VCCO + 0.60

VID (AC) 0.62 － VCCO + 0.60

VIX (AC)(3) 0.95 － 1.55

出力パラ メータ

VOX (AC)(4) 1.0 － 1.5

メモ :

1. VIN (DC) は、 各差動入力の DC 電圧の超過許容範囲を示します。

2. VID (DC) は、 スイ ッチングで必要な入力差動電圧を示します。

3. VIX (AC) は、 差動入力信号がクロスする電圧を示します。

4. VOX (AC) は、 差動出力信号がクロスする電圧を示します。

ug190_6_65_030506

IOB

DIFF_SSTL2_I_DCI

DIFF_SSTL2_I_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_SSTL2_I_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

Z0

Z0

R0 = 25Ω

R0 = 25Ω

280 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

SSTL2 クラス II (2.5V) 図 6-70 に、 SSTL2 ク ラス II で有効な単一終端テクニッ クを使用した回路の例を示します。

図 6-70 : SSTL2 クラス II の単一終端

Z0

IOB IOB

SSTL2_IISSTL2_II

ug190_6_66_030506

VTT = 1.25V

RP = Z0 = 50Ω

VTT = 1.25V

RP = Z0 = 50Ω

Z0

IOB IOB

SSTL2_II_DCISSTL2_II_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 1.25V

+

–

VREF = 1.25V

+

–

External Termination

DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100ΩR0 = 25Ω

25Ω

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 281UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

図 6-71 に、 SSTL2 ク ラス II で有効な双方向終端テクニッ クを使用した回路の例を示します。

図 6-71 : SSTL2 クラス II の双方向終端

Z0

IOB

SSTL2_II

ug190_6_67_030506

VTT = 1.25V

RP = Z0 = 50Ω

VTT = 1.25V

RP = Z0 = 50Ω

Z0

IOB IOB

SSTL2_II_DCISSTL2_II_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 1.25V

+

–

VREF = 1.25V

+

–

External Termination

DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

SSTL2_IIRS = 25Ω RS = 25Ω

R0 = 25Ω

VREF = 1.25V

VREF = 1.25V

R0 = 25Ω

282 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

表 6-30 に、 SSTL2 ク ラス II の DC 電圧仕様を示します。

差動 SSTL2 クラス II (2.5V)図 6-72 に、 単一終端がある差動 SSTL2 ク ラス II (2.5V) で有効な終端テクニッ クを使用した回路の例を示します。

表 6-30 : SSTL2 クラス II の DC 電圧仕様

小 標準 大

VCCO 2.3 2.5 2.7

VREF = 0.5 x VCCO 1.13 1.25 1.38

VTT = VREF + N(1) 1.09 1.25 1.42

VIH ≥ VREF + 0.15 1.28 1.40 VCCO + 0.3(2)

VIL ≤ VREF － 0.15 - 0.3(3) 1.1 1.27

VOH ≥ VREF + 0.81 1.93 2.03 2.13

VOL ≤ VREF － 0.81(4) 0.36 0.46 0.55

VOH で IOH (mA) - 16.2 － －

VOL で IOL (mA) 16.2 － －

メモ :

1. N は -0.04 以上かつ 0.04 以下である必要があ り ます。

2. VIH の 大値は、 VCCO +0.3 です。

3. VIL の 小値は、 式には従っていません。

4. SSTL2_I_DCI は制御インピーダンス ド ラ イバを使用するため、 VOH と VOL は異なり ます。

図 6-72 : 差動 SSTL2 クラス II 単一終端

ug190_6_68_030506

+

–

External Termination

Z0

IOB IOB

DIFF_SSTL2_II

DIFF_SSTL2_II

Z0

DIFF_SSTL2_II

VTT = 1.25V

VTT = 1.25V

50Ω

50Ω

VTT = 1.25V

VTT = 1.25V

50Ω

50ΩRS = 25Ω

RS = 25Ω

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 283UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

図 6-73 に、 単一終端がある差動 SSTL2 ク ラス II (2.5V) で有効な終端テクニッ クを使用した回路の例を示します。

図 6-74 に、 双方向終端がある差動 SSTL2 ク ラス II (2.5V) で有効な終端テクニッ クを使用した回路の例を示します。

図 6-73 : 差動 SSTL2 (2.5V) クラス II 単一方向 DCI 終端

ug190_6_69_030506

IOB

DIFF_SSTL2_II_DCI

DIFF_SSTL2_II_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_SSTL2_II_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VCCO = 2.5V

Z0

Z0

R0 = 25Ω

R0 = 25Ω

図 6-74 : 差動 SSTL2 (2.5V) クラス II 双方向終端

Z0

IOB IOB

DIFF_SSTL2_II DIFF_SSTL2_II

+

–

External TerminationVTT = 1.25V

DIFF_SSTL2_II

ug190_6_70_071707

Z0

DIFF_SSTL2_II

DIFF_SSTL2_II DIFF_SSTL2_II

+

–

VTT = 1.25V

50Ω

50Ω

VTT = 1.25V

VTT = 1.25V

50Ω25Ω

25Ω 25Ω

25Ω

50Ω

284 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

図 6-75 に、双方向 DCI 終端がある差動 SSTL2 ク ラス II (2.5V) で有効な終端テクニッ クを使用した回路の例を示します。

表 6-31 に、 差動 SSTL2 ク ラス II の DC 電圧仕様を示します。

図 6-75 : 差動 SSTL2 (2.5V) クラス II の DCI 双方向終端

Z0

IOB IOB

DIFF_SSTL2_II_DCI DIFF_SSTL2_II_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

DIFF_SSTL2_II_DCI

Z0

DIFF_SSTL2_II_DCI

DIFF_SSTL2_II_DCI DIFF_SSTL2_II_DCIVCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

R0 = 25Ω

R0 = 25Ω

R0 = 25Ω

R0 = 25Ω

表 6-31 : 差動 SSTL2 クラス II の DC 電圧仕様

小 標準 大

VCCO 2.3 2.5 2.7

入力パラ メータ

VTT － VCCO x 0.5 －

VIN (DC)(1) - 0.30 － VCCO + 0.30

VID (DC)(2) 0.3 － VCCO + 0.60

VID (AC) 0.62 － VCCO + 0.60

VIX (AC)(3) 0.95 － 1.55

出力パラ メータ

VOX (AC)(4) 1.0 － 1.5

メモ :

1. VIN (DC) は、 各差動入力の DC 電圧の超過許容範囲を示します。

2. VID (DC) は、 スイ ッチングで必要な入力差動電圧を示します。

3. VIX (AC) は、 差動入力信号がクロスする電圧を示します。

4. VOX (AC) は、 差動出力信号がクロスする電圧を示します。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 285UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

SSTL2_II_T_DCI (2.5V) 分割テブナン終端

図 6-76 に、 オンチップ分割テブナン終端を使用する SSTL2_II_T_DCI (2.5V) の有効な終端テクニッ クを示す回路の例を示します。 このよ う な双方向 I/O 規格では、 ト ライステートの場合、 終端はド ライバ側ではなく レシーバ側に付きます。

図 6-76 : SSTL2_II_T_DCI (2.5V) 分割テブナン終端

ug190_6_92_041206

Z0

IOB IOB

SSTL2_II_T_DCISSTL2_II_T_DCI

VCCO = 2.5V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 1.25V

+

–

DCI

R0 = 25Ω

VREF = 1.25V

R0 = 25Ω

Not 3-stated 3-stated

286 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

SSTL18 クラス I (1.8V)図 6-77 に、 SSTL ク ラス I (1.8v) で有効な終端テクニッ クを使用した回路の例を示します。

図 6-77 : SSTL18 (1.8V) クラス I 終端

Z0

IOB

SSTL18_I

RS = 20Ω

IOB

SSTL18_I_DCI

R0 = 20Ω

Z0

IOB

SSTL18_I

ug190_6_72_030506

VTT = 0.9V

50Ω

Z0

IOB

SSTL18_I_DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

+

–

VREF = 0.9V

+

–

External Termination

DCI

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 287UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

差動 SSTL クラス I (1.8V)図 6-78 に、 単一終端がある差動 SSTL ク ラス I (1.8V) で有効な終端テクニッ クを使用した回路の例を示します。

図 6-79 に、 単一 DCI 終端がある差動 SSTL ク ラス I (1.8V) で有効な終端テクニッ クを使用した回路の例を示します。

図 6-78 : 差動 SSTL (1.8V) クラス I の単一終端

図 6-79 : 差動 SSTL (1.8V) クラス I の単一 DCI 終端

ug190_6_73_030506

+

–

External Termination

Z0

IOB IOB

DIFF_SSTL18_I

DIFF_SSTL18_I

Z0

DIFF_SSTL18_I

VTT = 0.9V

50Ω

VTT = 0.9V

RS = 20Ω

RP = Z0 = 50ΩRS = 20Ω

ug190_6_74_032206

IOB

DIFF_SSTL18_I_DCI

DIFF_SSTL18_I_DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_SSTL18_I_DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

Z0

Z0

R0 = 20Ω

R0 = 20Ω

288 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

表 6-32 に、 差動 SSTL ク ラス I (1.8V) の DC 電圧仕様を示します。

表 6-32 : 差動 SSTL (1.8V) クラス I の DC 電圧仕様

小 標準 大

VCCO 1.7 1.8 1.9

入力パラ メータ

VTT － VCCO x 0.5 －

VIN (DC)(1) - 0.30 － VCCO + 0.30

VID (DC)(3) 0.25 － VCCO + 0.60

VID (AC) 0.50 － VCCO + 0.60

VIX (AC)(4) 0.675 － 1.125

出力パラ メータ

VOX (AC)(5) 0.725 － 1.075

メモ :

1. VIN (DC) は、 各差動入力の DC 電圧の超過許容範囲を示します。

2. EIA/JESD8-6 では、 「ユーザーが指定する使用条件に 適なノ イズ マージンを確保する には、 ユーザーが VREF の値を指定する」 と 規定 さ れています。

3. VID (DC) は、 スイ ッチングで必要な入力差動電圧を示します。

4. VIX (AC) は、 差動入力信号がクロスする電圧を示します。

5. VOX (AC) は、 差動出力信号がクロスする電圧を示します。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 289UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

SSTL18 クラス II (1.8V)図 6-80 に、 SSTL ク ラス II (1.8V) において、 有効な単一終端テクニッ クを使用した回路の例を示します。

図 6-80 : SSTL18 (1.8V) クラス II 単一終端

Z0

IOB IOB

SSTL18_IISSTL18_II

ug190_6_75_030506

VTT = 0.9V

RP = Z0 = 50Ω

VTT = 0.9V

RP = Z0 = 50Ω

Z0

IOB IOB

SSTL18_II_DCISSTL18_II_DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

+

–

VREF = 0.9V

+

–

External Termination

DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

RS = 20Ω

R0 = 20Ω

290 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

図 6-81 に、 SSTL ク ラス II (1.8V) において、 有効な双方向終端テクニッ クを使用した回路の例を示します。

図 6-81 : SSTL (1.8V) クラス II 終端

Z0

IOB

SSTL18_II

ug190_6_76_071707

VTT = 0.9V

RP = Z0 = 50Ω

VTT = 0.9V

RP = Z0 = 50Ω

Z0

IOB IOB

SSTL18_II_DCISSTL18_II_DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

+

–

VREF = 0.9V

+

–

External Termination

DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

SSTL18_IIRS = 20Ω RS = 20Ω

R0 = 20Ω

VREF = 0.9V

VREF = 0.9V

R0 = 20Ω

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 291UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

表 6-33 および 表 6-34 に、 SSTL (1.8V) ク ラス I およびクラス II の DC 電圧仕様を示します。

表 6-33 : SSTL クラス I (1.8V) の DC 電圧仕様

クラス I

小 標準 大

VCCO 1.7 1.8 1.9

VREF = 0.5 x VCCO 0.833 0.9 0.969

VTT = VREF + N(1) 0.793 0.9 1.009

VIH ≥ VREF + 0.125 0.958 － VCCO + 0.3(2)

VIL ≤ VREF － 0.125 - 0.3(3) － 0.844

VOH ≥ VTT + 0.47(4) 1.263 － －

VOL ≤ VTT － 0.47(4) － － 0.539

VOH で IOH (mA) - 6.7 － －

VOL で IOL (mA) 6.7 － －

メモ :

1. N は -0.04 以上かつ 0.04 以下である必要があ り ます。

2. VIH の 大値は、 VCCO +0.3 です。

3. VIL の 小値は、 式には従っていません。

4. SSTL_I_DCI は、 制御インピーダンス ド ラ イバを使用するため、 VOH と VOL は異なり ます。

292 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

差動 SSTL クラス II (1.8V) 図 6-82 に、 単一方向終端がある差動 SSTL ク ラス II (1.8V) において、 有効な終端テクニッ クを使用した回路の例を示します。

図 6-83 に、 単一 DCI 終端がある差動 SSTL ク ラス II (1.8V) で有効な終端テクニッ クを使用した回路の例を示します。

表 6-34 : SSTL クラス II (1.8V) の DC 電圧仕様

クラス II

小 標準 大

VCCO 1.7 1.8 1.9

VREF = 0.5 x VCCO 0.833 0.9 0.969

VTT = VREF + N(1) 0.793 0.9 1.009

VIH ≥ VREF + 0.125 0.958 － VCCO + 0.3(2)

VIL ≤ VREF － 0.125 - 0.3(3) － 0.844

VOH ≥ VTT + 0.603(4) 1.396 － －

VOL ≤ VTT － 0.603(4) － － 0.406

VOH で IOH (mA) - 13.4 － －

VOL で IOL (mA) 13.4 － －

メモ :

1. N は -0.04 以上かつ 0.04 以下である必要があ り ます。

2. VIH の 大値は、 VCCO +0.3 です。

3. VIL の 小値は、 式には従っていません。

4. SSTL_I_DCI は、制御インピーダンス ド ラ イバを使用するため、 VOH と VOL は異な り ます。

図 6-82 : 差動 SSTL (1.8V) クラス II 単一終端

ug190_6_77_030506

+

–

External Termination

Z0

IOB IOB

DIFF_SSTL18_II

DIFF_SSTL18_II

Z0

DIFF_SSTL18_II

VTT = 0.9V

50Ω

50Ω

VTT = 0.9V

VTT = 0.9V

50Ω

50Ω

VTT = 0.9V

RS = 20Ω

RS = 20Ω

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 293UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

図 6-83 : 差動 SSTL (1.8V) クラス II 単一 DCI 終端

ug190_6_78_030506

IOB

DIFF_SSTL18_II_DCI

DIFF_SSTL18_II_DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

DIFF_SSTL18_II_DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

IOB

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VCCO = 1.8V

Z0

Z0

R0 = 20Ω

R0 = 20Ω

294 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

図 6-84 に、 双方向終端がある差動 SSTL ク ラス II (1.8V) において、 有効な終端テクニッ クを使用した回路の例を示します。

図 6-85 に、 双方向 DCI 終端がある差動 SSTL ク ラス II (1.8V) で有効な終端テクニッ クを使用した回路の例を示します。

図 6-84 : 差動 SSTL (1.8V) クラス II の双方向終端

Z0

IOB IOB

DIFF_SSTL18_II DIFF_SSTL18_II

+

–

External Termination

VTT = 0.9V

50Ω

VTT = 0.9V

50Ω

DIFF_SSTL18_II

ug190_6_79_091807

Z0

DIFF_SSTL18_II

DIFF_SSTL18_II DIFF_SSTL18_II

+

–

VTT = 0.9V

50Ω

VTT = 0.9V

50Ω20Ω

20Ω

20Ω

20Ω

図 6-85 : 差動 SSTL (1.8V) クラス II の DCI 双方向終端

Z0

IOB IOB

DIFF_SSTL18_II_DCI DIFF_SSTL18_II_DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

DIFF_SSTL18_II_DCI

ug190_6_80_030506

Z0

DIFF_SSTL18_II_DCI

DIFF_SSTL18_II_DCI DIFF_SSTL18_II_DCIVCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

+

–

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

R0 = 20Ω

R0 = 20Ω

R0 = 20Ω

R0 = 20Ω

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 295UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

表 6-35 に、 差動 SSTL ク ラス II (1.8V) の DC 電圧仕様を示します。

表 6-35 : 差動 SSTL クラス II (1.8V) の DC 電圧仕様

小 標準 大

VCCO 1.7 1.8 1.9

入力パラ メータ

VTT － VCCO x 0.5 －

VIN (DC)(1) - 0.30 － VCCO + 0.30

VID (DC)(3) 0.25 － VCCO + 0.60

VID (AC) 0.50 － VCCO + 0.60

VIX (AC)(4) 0.675 － 1.125

出力パラ メータ

VOX (AC)(5) 0.725 － 1.075

メモ :

1. VIN (DC) は、 各差動入力の DC 電圧の超過許容範囲を示します。

2. EIA/JESD8-6 では、 「ユーザーが指定する使用条件に 適なノ イズ マージンを確保する には、 ユーザーが VREF の値を指定する」 と 規定 さ れています。

3. VID (DC) は、 スイ ッチングで必要な入力差動電圧を示します。

4. VIX (AC) は、 差動入力信号がクロスする電圧を示します。

5. VOX (AC) は、 差動出力信号がクロスする電圧を示します。

296 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

SSTL18_II_T_DCI (1.8V) 分割テブナン終端

図 6-86 に、 SSTL18_II_T_DCI (1.8V) でオンチップ分割テブナン終端を使用した回路の例を示します。 このよ う な双方向 I/O 規格では、 ト ライステートの場合、 終端はド ライバ側ではなく レシーバ側に付きます。 I/O のテブナン終端は駆動 I/O ではディ スエーブルになるので、 ラ インの終端方法は SSTL18_I 終端と同じになり ます。 これによ り、 ラインはさ らに弱い SSTL ク ラス I ド ライバで駆動できるよ うになり ます。 SSTL18_II_T_DCI 規格は、 双方向環境で標準的な SSTL18_II I/O のよ うに動作しますが、 適化された終端回路であるため、 よ り低い駆動電流および消費電力の場合に使用する と利点があ り ます。

差動終端の属性 : DIFF_TERM Virtex-5 FPGA の IOB では、 入力差動レシーバ ターミナルに 100Ω の差動終端を使用できます。 この属性は、 LVDS_25、 LVDSEXT_25、 HT_25、 および RSDS_25 に使用できます。 Virtex-4 FPGA の LDT_25 規格の代わりに、 HT_25 が置き換えられます。

Virtex-5 デバイスのオンチップ入力差動終端を使用した場合、 レシーバでスタブを完全に除去できるため、 シグナル インテグ リティが大幅に向上します。

• DCI 終端よ り消費電力が低い

• VRP/VRN ピン (DCI) を使用しない

100Ω の有効な差動終端を行うため、I/O バンクの VCCO を 2.5V ±5% に接続する必要があ り ます。 DIFF_TERM は、 入力専用であ り、 バンク電圧が VCCO = 2.5V の場合のみ使用できます。 「差動終端の属性」 (DIFF_TERM) では、 この機能の使用方法ついて説明しています。

LVDS と拡張モード LVDS (低電圧差動信号)低電圧差動信号 (LVDS) は、 多くのシステム アプリ ケーシ ョ ンで使用されている高性能の高速インターフェイスです。 Virtex-5 FPGA の I/O は、LVDS の EIA/TIA 規格に準拠するよ う設計されており、 システムおよびボードのデザインをよ り簡単に行う こ とができます。 IOB の LVDS 電流モード ド ラ イバを使用する と、 Point-to-Point アプリ ケーシ ョ ンで外部ソース終端を使用する必要がなくなり ます。 その代わりに、 Virtex-5 デバイスでは、 拡張モードを選択して柔軟に FPGA の LVDS デザインを行う こ とができます。

この拡張モード LVDS は、 駆動力が高くかつ電圧幅が広い (350 ～ 750mV) ため、 長距離またはケーブル LVDS の伝送に適しています。 この拡張モード LVDS ド ラ イバの出力 AC 特性は、

図 6-86 : SSTL18_II_T_DCI (1.8V) 分割テブナン終端

ug190_6_93_041206

Z0

IOB IOB

SSTL18_II_T_DCISSTL18_II_T_DCI

VCCO = 1.8V

2RVRP = 2Z0= 100Ω

2RVRN = 2Z0= 100Ω

VREF = 0.9V

+

–

DCI Not 3-stated 3-stated

R0 = 20Ω

VREF = 0.9V

R0 = 20Ω

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 297UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

EIA/TIA 規格外です。 拡張モード LVDS ド ライバは、 レシーバで EIA/TIA 規格範囲内の LVDS 信号を生成できる高い駆動力が必要な場合に使用します。

ト ランスミ ッ タの終端

Virtex-5 FPGA の LVDS ト ラ ンスミ ッ タに外部終端は必要あり ません。表 6-36 に、 Virtex-5 FPGA の LVDS 電流モード ド ラ イバに対応する属性を示します。 Virtex-5 FPGA の LVDS 電流モード ド ライバは、 真の電流ソースであり 、 EIA/TIA に準拠した適切な LVDS 信号を生成します。

レシーバの終端

図 6-87 に、 50Ω 伝送ラインの LVDS レシーバの差動終端の例を示します。

図 6-88 に、 50Ω 伝送ラインの LVDS レシーバの差動終端の例を示します。

表 6-36 に、 Virtex-5 FPGA の LVDS I/O 規格および使用できる属性を示します。

図 6-87 : LVDS_25 レシーバの終端

図 6-88 : LVDS_25 の DIFF_TERM レシーバ終端

表 6-36 : LVDS I/O 規格で使用できる属性

属性プリ ミテ ィブ

IBUFDS/IBUFGDS OBUFDS/OBUFTDS

IOSTANDARD LVDS_25、 LVDSEXT_25

DIFF_TERM TRUE、 FALSE なし

ug190_6_81_030506

+

–

External Termination

Z0

IOB IOB

LVDS_25 LVDS_25

Z0

RDIFF = 2Z0= 100Ω

ug190_6_82_030506

Data in

Z0 = 50Ω

Z0 = 50Ω

RDIFF= 100Ω

LVDS_25LVDS_25

+

–

0

0

IOB IOB

298 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

HyperTransport™ プロ ト コル (HT)LDT (Lightning Data Transport) と して知られている HyperTransport プロ ト コルは、高速インターフェイス用の低電圧規格です。 差動信号を基本と したインターフェイスは、 LVDS インターフェイス と非常に類似しています。 Virtex-5 FPGA の IOB には、 HT バッファがあ り ます。 表 6-38 に、サポート される HT I/O 規格および属性を示します。

低振幅差動信号(RSDS)RSDS は、 差動信号を使用する LVDS 高速インターフェイス と類似しています。 Virtex-5 デバイスでの RSDS のインプ リ メンテーシ ョ ンは、 LVDS と類似しており、 Point-to-Point アプリ ケーシ ョンのみに使用します。

BLVDS (バス LVDS)LVDS は、 Point-to-Point アプリ ケーシ ョ ン用であるため、 BLVDS は EIA/TIA 規格に準拠するインプ リ メンテーシ ョ ンではあ り ません。 したがって I/O および PCB レイアウ トのデザイン規則に注意深く従う必要があ り ます。 双方向 LVDS 用のソフ ト ウェア ラ イブラ リにあるプ リ ミ ティブは、Virtex-5 FPGA の LVDS 電流モード ド ラ イバを使用しません。 その代わりに、 CSE 差動ド ライバを使用します。 このため、 ソース終端が必要になり ます。 図 6-89 に、 BLVDS ト ランス ミ ッ タ終端を示します。

表 6-37 : HT I/O 規格で使用できる属性

属性プリ ミテ ィブ

IBUFDS/IBUFGDS OBUFDS/OBUFTDS

IOSTANDARD HT_25

DIFF_TERM TRUE、 FALSE なし

表 6-38 : RSDS I/O 規格で使用できる属性

属性プリ ミテ ィブ

IBUFDS/IBUFGDS OBUFDS/OBUFTDS

IOSTANDARD RSDS_25

DIFF_TERM TRUE、 FALSE なし

図 6-89 : BLVDS ト ランスミ ッ タの終端

ug190_6_83_030506

Z0 = 50Ω

Z0 = 50Ω

RDIV140Ω

RDIFF = 100Ω

RS

165Ω

RS

165Ω

IN

INX

Data in

-

+

BLVDS_25

IOBBLVDS_25

BLVDS_25

IOB

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 299UG190 (v4.5) 2009 年 1 月 9 日

サポート される I/O 規格のガイ ドラインR

差動 LVPECL (低電圧ポジティブ エミ ッ タ カップル ロジック) LVPECL は、多くのシステム アプリケーシ ョ ンで使用される高速インターフェイスです。 Virtex-5 FPGA の I/O は、2.5V LVPECL の EIA/TIA 規格に準拠するよ う設計されており、システムおよびボードのデザインを容易に実行できます。

LVPECL ト ランシーバの終端

図 6-90 に、 Virtex-5 FPGA の LVPECL ト ランス ミ ッ タおよびレシーバが必要とする終端を示します。 これは、 50Ω 伝送ラインの Virtex-5 FPGA の LVPECL ト ランス ミ ッ タおよびレシーバです。 LVPECL ド ラ イバは 2 つの LVCMOS ド ラ イバで構成されており、3 つの抵抗を結合する と出力終端回路は LVPECL 出力に準拠します。

図 6-90 : LVPECL ト ランスミ ッ タの終端

ug190_6_84_030506

Z0 = 50Ω

Z0 = 50Ω

RDIV187Ω

RDIFF = 100Ω

RS

70Ω

RS

70Ω

IN

INX

Data in

-

+

LVPECL_25

IOBLVPECL_25

LVPECL_25

IOB

300 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

同じバンク内で異なる I/O 規格を使用する際の規則 同じバンク内の異なる入力、 出力および双方向規格を使用する場合は、 次の規則に従ってく ださい。

1. 出力規格のみ使用する場合。 VCCO 要件が同じ出力規格は、 同一バンク内で使用できます。

互換性のある例 ：

SSTL2_I および LVDCI_25 出力

互換性のない例 :

SSTL2_I (出力 VCCO = 2.5V) および LVCMOS33 (出力 VCCO = 3.3V) 出力

2. 入力規格のみ使用する場合。 VCCO および VREF 要件が同じ入力規格は、 同一バンク内で使用

できます。

互換性のある例 ：

LVCMOS15 および HSTL_IV 入力

互換性がない例 ：

LVCMOS15 (入力 VCCO = 1.5V) および LVCMOS18 (入力 VCCO = 1.8V) 入力

互換性がない例 ：

HSTL_I_DCI_18 (VREF = 0.9V) および HSTL_IV_DCI_18 (VREF = 1.1V) 入力

3. 入力規格と出力規格を使用する場合。 VCCO が同じ要件の入力/出力規格は、同一バンク内で使

用できます。

互換性のある例 ：

LVDS_25 出力および HSTL_I 入力

互換性がない例 ：

LVDS_25 出力 (出力 VCCO = 2.5V) および HSTL_I_DCI_18 入力 (入力 VCCO = 1.8V)

4. 双方向規格の入力または出力を使用する場合。 双方向 I/O 規格の入力または出力を使用する場

合、 双方向 I/O 規格が規則 1、 2、 3、 を満たしているこ とを確認してください。

5. DCI I/O 規格を使用する場合のその他の規則

a. 同一バンク内では、 1 つの単一終端タイプ (入力または出力) のみ使用できます。

互換性がない例 ：

HSTL_IV_DCI 入力および HSTL_III_DCI 入力

b. 同一バンク内では、 1 つの分割終端タイプ (入力または出力) のみ使用できます。

互換性がない例 ：

HSTL_I_DCI 入力および HSTL_II_DCI 入力

インプ リ メンテーシ ョ ン ツールでは、 上記の規則に従って実行されます。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 301UG190 (v4.5) 2009 年 1 月 9 日

同じバンク内で異なる I/O 規格を使用する際の規則R

表 6-39 に、 Virtex-5 でサポート される I/O 規格を示します。

表 6-39 : I/O 互換性

I/O 規格VCCO VREF 終端タイプ

出力 入力 入力 出力 入力

LVTTL(1)

3.3 3.3

N/R N/R N/R

LVCMOS33(1) N/R N/R N/R

LVDCI_33(1) N/R 直列 N/R

HSLVDCI_33(1) 1/2 VCCO 直列 N/R

PCIX(1) N/R N/R N/R

PCI33_3(1) N/R N/R N/R

PCI66_3(1) N/R N/R N/R

LVDS_25

2.5

メモ (2)

N/R N/R N/R

LVDSEXT_25 N/R N/R N/R

HT_25 N/R N/R N/R

RSDS_25(4) N/R N/R N/R

BLVDS_25 N/R N/R N/R

LVPECL_25 N/R N/R N/R

SSTL2_I 1.25 N/R N/R

SSTL2_II 1.25 N/R N/R

DIFF_SSTL2_I N/R N/R N/R

DIFF_SSTL2_II N/R N/R N/R

LVCMOS25

2.5

N/R N/R N/R

LVDCI_25 N/R 直列 N/R

HSLVDCI_25 1/2 VCCO 直列 N/R

LVDCI_DV2_25 N/R 直列 N/R

SSTL2_I_DCI 1.25 N/R 分割

SSTL2_II_DCI 1.25 分割 分割

SSTL2_II_T_DCI 1.25 N/R 分割

DIFF_SSTL2_I_DCI N/R N/R 分割

DIFF_SSTL2_II_DCI N/R 分割 分割

302 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

HSTL_III_18

1.8

メモ (2)

1.08 N/R N/R

HSTL_IV_18 1.08 N/R N/R

HSTL_I_18 0.9 N/R N/R

HSTL_II_18 0.9 N/R N/R

DIFF_HSTL_I_18 N/R N/R N/R

DIFF_HSTL_II_18 N/R N/R N/R

SSTL18_I 0.9 N/R N/R

SSTL18_II 0.9 N/R N/R

DIFF_SSTL18_I N/R N/R N/R

DIFF_SSTL18_II N/R N/R N/R

LVCMOS18

1.8

N/R N/R N/R

LVDCI_18 N/R 直列 N/R

HSLVDCI_18 1/2 VCCO 直列 N/R

LVDCI_DV2_18 N/R 直列 N/R

HSTL_III_DCI_18 1.08 N/R 単一

HSTL_IV_DCI_18 1.08 単一 単一

HSTL_I_DCI_18 0.9 N/R 分割

HSTL_II_DCI_18 0.9 分割 分割

HSTL_II_T_DCI_18 N/R N/R 分割

DIFF_HSTL_I_DCI_18 N/R N/R 分割

DIFF_HSTL_II_DCI_18 N/R 分割 分割

SSTL18_I_DCI 0.9 N/R 分割

SSTL18_II_DCI 0.9 分割 分割

SSTL18_II_T_DCI 0.9 N/R 分割

DIFF_SSTL18_I_DCI N/R N/R 分割

DIFF_SSTL18_II_DCI N/R 分割 分割

表 6-39 : I/O 互換性 (続き)

I/O 規格VCCO VREF 終端タイプ

出力 入力 入力 出力 入力

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 303UG190 (v4.5) 2009 年 1 月 9 日

同じバンク内で異なる I/O 規格を使用する際の規則R

HSTL_III

1.5

メモ (2)

0.9 N/R N/R

HSTL_IV 0.9 N/R N/R

HSTL_I 0.75 N/R N/R

HSTL_II 0.75 N/R N/R

DIFF_HSTL_I N/R N/R N/R

DIFF_HSTL_II N/R N/R N/R

LVCMOS15

1.5

N/R N/R N/R

LVDCI_15 N/R 直列 N/R

HSLVDCI_15 1/2 VCCO 直列 N/R

LVDCI_DV2_15 N/R 直列 N/R

GTLP_DCI 1 単一 単一

HSTL_III_DCI 0.9 N/R 単一

HSTL_IV_DCI 0.9 単一 単一

HSTL_I_DCI 0.75 N/R 分割

HSTL_II_DCI 0.75 分割 分割

HSTL_II_T_DCI 0.75 N/R 分割

DIFF_HSTL_I_DCI N/R N/R 分割

DIFF_HSTL_II_DCI N/R 分割 分割

GTL_DCI 1.2 1.2 0.8 単一 単一

GTLPN/R メモ (2)

1 N/R N/R

GTL 0.8 N/R N/R

LVCMOS121.2 1.2

N/R N/R N/R

HSTL_I_12 0.6 N/R N/R

メモ : 1. 詳細は、 「3.3V I/O デザインのガイ ド ラ イン」 を参照して ください。

2. 差動入力および VREF を使用する入力は、 VCCAUX から電源供給されます。 ただし、 VCCO にク ラン

プダイオードがあるため、 ピン電圧は、 VCCOを超えてはいけません。

3. N/R = 要件なし

4. RSDS_25 の DC 仕様は LVDS_25 と同一です。 LVDS_25 に関連するすべての情報は、 RSDS_25 に適用できます。

5. IOSTANDARD 属性を使用して I/O 規格を選択します。

表 6-39 : I/O 互換性 (続き)

I/O 規格VCCO VREF 終端タイプ

出力 入力 入力 出力 入力

304 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

3.3V I/O デザインのガイド ライン

このセクシ ョ ンでは、 Virtex-5 デバイスで 大のパフォーマンスを得るための 3.3V I/O デザインのガイ ド ラインおよびテクニッ クについて説明します。 VCCO を電圧レギュレータで 3.0V に調整する終端技術でオーバーシュート / アンダーシュート を管理します。

IO 規格のデザイン ルール

オーバーシュート /アンダーシュート

VCCO が 3.75V の場合、3.3V I/O でのアンダーシュート / オーバーシュートの許容電圧を -0.3V ～ 4.05V の範囲内に抑える必要があ り ます。 これらの許容値範囲は、 『Virtex-5 データ シート 』 を参照してください。 ただし、 大アンダーシュート値は、 VCCO 値の影響を直接受けます。

ゲート酸化膜での電圧は、 常に 4.05V を超えてはいけません。 図 6-91 に示すよ うに、 I/O が入力バッファまたはト ライステート バッファの場合を考えます。出力ゲートの PMOS ト ランジスタ P0 および NMOS ト ランジスタ N0 は、 原則的に VCCO とグランドにそれぞれ接続します。

PMOS ト ランジスタ P0 に影響を与えないアンダーシュートの許容値は、 ゲート電圧からゲート酸化膜の電圧リ ミ ッ ト を引いた値、 「VCCO - 4.05V」 とな り ます。

同様に、 NMOS ト ランジスタ N0 に影響を与えないオーバーシュートの許容値は、 ゲート電圧にゲート酸化膜の電圧リ ミ ッ ト をプラスした値、 「グランド + 4.05V」 とな り ます。

VCCO + 0.5V の値およびグランド － 0.5V の値を超える電圧は、 ク ランプ ダイオード で制御されます。 このダイオード の電圧は、 過渡電流に比例して増加します。 つまり 、 ク ランプ レベルは一定ではなく 、 ボード デザインにより 異なり ます。 ク ランプ ダイオード が作動しても 、 I/O の絶対 大定数値を超える場合もあり ます。

IBIS モデルには、 I/O ド ライバおよびク ランプ ダイオード の電圧 / 電流の特性が定義されています。

オーバーシュートおよびアンダーシュートが I/O の許容値の範囲内であるこ とを検証するため、 ザイ リ ンクスは適切な I/O 終端と IBIS シ ミ ュレーシ ョ ンの実行を推奨します。

図 6-91 : Virtex-5 FPGA の I/O : ト ライステート出力ド ライバ

ug190_6_85_030506

Output Driver

VCCO

Po

No

DG

DP

Ni

PiPowerClampDiode

GroundClampDiode

GND GND

VCCO

ExternalPin

Input Buffer

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 305UG190 (v4.5) 2009 年 1 月 9 日

同じバンク内で異なる I/O 規格を使用する際の規則R

ソース終端と LVDCI_33

通常、 オーバーシュート / アンダーシュート を 小限に抑えるには、 I/O ド ライバのインピーダンスとボード ト レース インピーダンスが ±10% 以内で整合する必要があ り ます。 一方向インターフェイスには主にソース終端を使用します。 DCI 機能は、 すべてのユーザー出力ピンに組み込み式のソース終端があるため、 電圧や温度の変動によるインピーダンスの変化を補正し、 参照抵抗値と整合させます。 参照抵抗値とボード ト レース インピーダンスが同一の場合は、 ド ラ イバの出力インピーダンスとボード ト レース インピーダンスは、 ほぼ完全に整合しています。

3.3V IO の動作で LVDCI_33 規格を使用する と DCI 機能をイネーブルにします。 図 6-92 に、OBUF_LVDCI_33 を使用して Virtex-5 FPGA の出力ド ライバにソース終端機能をインプ リ メン トした図を示します。 VRN に接続しているプルアップ抵抗と VRP に接続しているプルダウン抵抗が、 同じバンク内のすべての出力ド ライバの出力インピーダンスを決定します。 「Virtex-5 FPGA デジタル制御インピーダンス (DCI)」 には、 DCI 機能の詳細説明があ り ます。

LVDCI_33 には入力終端がないため、 ド ラ イバ側にソース終端が必要になり ます。 図 6-92 に、 推奨方法である外部デバイス側に接続された外部ソース終端抵抗を示します。

直列終端レジスタ R0 に追加された LVTTL/LVCOMS ド ラ イバのインピーダンスの合計は、 オーバーシュート / アンダーシュート を 小限に抑えるために、 ±10% 以下でボード ト レース インピーダンスと整合する必要があ り ます。 R0 の正確な値を計算するには IBIS シ ミ ュレーシ ョ ンの実行を推奨します。

図 6-93 に、 双方向バスの接続方法を示します。 R0 によ り信号のパフォーマンスが低下する場合があるため、 IBIS シ ミ ュレーシ ョ ンで R0 値とパフォーマンスを検証するこ とを推奨します。

図 6-92 : LVDCI_33 規格を使用して LVTTL または LVCOMS を接続

図 6-93 : 3.3V IO コンフ ィギュレーシ ョ ン

R0 + RDriver = Z0 = 50Ω (typical) Virtex-5 FPGA

Z0

LVTTL/LVCMOSDriver

IBUF_LVDCI_33 Any 3.3VI/O Device

R0

VCCO = 3.3V

ug190_6_86_030506

Z0

External Device

OBUF_LVDCI_33

RREF

VCCO

VRN

RREF

VRP

ug190_6_87_030506

Virtex-5FPGA

OBUFT_LVDCI_33

IBUF_LVDCI

External Device

Z0

R0

306 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

LVDCI_33 規格を使用する設計

• 出力駆動能力やスルー レート はプログラムできません。 出力インピーダンスは VRP や VRN レジスタを参照し、 出力電流は出力インピーダンスによって決定されます。

• LVDCI_33 入力のみを使用した場合は、 VRP および VRN を外部の参照抵抗に接続する必要はあり ません。 インプリ メ ンテーショ ンのパッ ド レポート に VRP や VRN が使用されたこ と は表示されません。 バンクに LVDCI_33 出力がある場合のみ、 外部の参照抵抗が必要になり ます。

• LVDCI_33 と 互換性がある規格は、 LVTTL および LVCMOS のみです。

スルー レート を FAST から SLOW へ変更、 あるいは電流値を低く設定するこ とによ り、 オーバーシュート / アンダーシュート を大幅に低減できます。

『Virtex-5 PCB デザイナーズ ガイ ド』 に、 PCB 設計者およびシグナル インテグ リティ技術者が必要とする情報が記載されています。

VCCO を 3.0V に規定

このセクシ ョ ンでは、 LVTTL、 LVCMOS33、 および PCI アプリ ケーシ ョ ンにおけるオーバーシュート / アンダーシュートの制御方法について説明します。

VCCO を 3.0V に下げた場合、 ク ランプ ダイオードが約 3.5V でオンになり ます。 したがって、 大許容値 4.05V に達する前に、 3.5V を超えるオーバーシュート を制御します。 また、 VCCO = 3.75V の場合、 アンダーシュートの許容値は － 0.3V ですが、 VCCO = 3.0V に対応するため － 1.05V になり ます。 つま り、 アンダーシュートの許容値に達する前に、 グランド ク ランプ ダイオードがアンダーシュート を制御します。

この結果、 LLVCMOS_33、 LVTTL、 LVDCI_33、 および PCI などを含むサポート されているすべての 3.3V 規格は、 VCCO を 3.0V に下げる方法でオーバーシュート / アンダーシュート を制御できます。

複数技術の使用

オーバーシュート / アンダーシュート を制御するには、 LVDCI_33 規格を使用する方法、 または VCCO を 3.0V に下げる方法が 良である と考えられます。 また、 この 2 つの方法を同時に行う こと も可能です。 VCCO を 3.0V に低減させた場合は、 参照抵抗 VRP および VRN を調整する必要はあ り ません。 VRP 値および VRN 値は、 ボード ト レース インピーダンスと常に整合します。

同時スイッチ出力リ ミ ッ ト

複数の出力ド ライバのステートが同時に変化する と電源障害が生じます。 この障害によ り、 出力ドライバ、 入力レシーバ、 または内部ロジッ クで予期しない過渡現象が生じます。 この現象を、 同時スイ ッチ出力 (SSO) ノ イズと言います。 同時スイッチ出力の制限 (SSO リ ミ ッ ト ) によ り、安全な SSO ノ イズ レベルを維持しながら同時にスイ ッチングできる I/O 出力ド ライバの数およびタイプが決定されます。

スパース シェブロン パッケージ

Virtex-5 FPGA のパッケージでは、スパース シェブロン型のピン配置を使用しています。 スパース シェブロン型のピン配置は、 従来のデザインと比較した場合にクロス トーク と SSO ノ イズを低減できます。 このため、 PDS インダク タンスを 小限に抑えるこ とができ、 また I/O 信号リ ターン電流パスを、 関連する I/O 信号と近接させてカップ リ ングできます。

スパースシェブロン パッケージで参照ピン (VCCO および GND) に対する I/O の 大比率は、 4:1 です。 つま り、 4 個の I/O ピンに対して少なく と も 1 個の参照ピンがあ り ます。

「公称の PCB 仕様」 にリ ス ト されている公称の PCB 要件を満たさないボードの場合、 Virtex-5 FPGA の SSO 計算ツールを使用してすべての I/O 規格の SSO リ ミ ッ ト を計算できます。 リ ミ ッ トがある I/O 規格と リ ミ ッ トが分からない I/O 規格が混在している公称の PCB デザインの場合、Virtex-5 FPGA の SSO 計算ツールを使用し、 I/O 使用率が制限を超えないよ うにしてください。 計算ツールに関する詳細は、 「デバイス全体の SSO を計算するツール」 を参照して ください。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 307UG190 (v4.5) 2009 年 1 月 9 日

同時スイッチ出力リ ミ ッ トR

従来のデバイス ファ ミ リ とは異なり、Virtex-5 デバイスには 2 種類のバンク サイズ (20 I/O および 40 I/O) があ り ます。 参照ピンと信号の比率が常に一定である場合、 20 I/O または 40 I/O のすべてのバンクの SSO 許容量は同一です。 Virtex-5 デバイスの SSO リ ミ ッ トは、 VCCO/GND ペアごとではなく、 各バンクごとに示します。

公称の PCB 仕様

この公称の SSO 表 ( 表 6-40) は、 PCB パラ メータが次に示す要件を満たしている場合の SSO リミ ッ ト を示します。

メモ : これらの要件をすべて満たすこ とができない場合は、Virtex-5 FPGA の SSO 計算ツールを使

用して、 各 PCB の物理的要件に応じた SSO リ ミ ッ ト を算出してください。

PCB 構造

• VCCO ビアおよび GND ビアには、 直径 11 ミル (279µ) 以上のド リルが必要です。

• ボード全体の厚さは、 62 ミル (1575µ) 以下です。

信号リ ターン電流の管理

• ト レースは、 隣接する PCB レイヤのプレーンを参照する必要があ り ます。

• 参照プレーンは、 出力ド ライバに関連する GND または VCCO のどちらか一方です。

• 参照レイヤは、 デバイス間で連続していなければなり ません。

負荷ト レース

• すべての IOB 出力バッファは、 特性化されたインピーダンスの 50Ω ± 10% で、 制御されたインピーダンス ト レースをド ラ イブします。

• ト レースの 先端 ( 受信デバイスの入力キャパシタンス ) での総容量負荷は、必ず 10pF 以下に抑える必要があ り ます。

電源分配システム デザイン

• 『Virtex-5 PCB デザイナーズ ガイ ド』 に従って設計されています。

♦ デバイス ガイ ド ラ インに従ってデッカップリ ング キャパシタを付けます。

♦ 認可されたソルダ ランドを使用します。

• VCCO プレーンと GND プレーンの配置間隔は、 5.0 ミル (152µ) 以内にしてください。

308 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

公称 SSO リ ミ ッ ト表 表 6-40 に、 同時にスイ ッチングできる出力の 大数を各バンクごとに示します。 これによ り、 グランド バウンスの発生を回避できます。

表 6-40 : 各バンクにおける同時スイッチ出力の 大数

電圧 IOSTANDARD 20 ピン バンクのリ ミ ッ ト 40 ピン バンクのリ ミ ッ ト

1.2V

HSTL_I_12 20 40

LVCMOS12_2_slow 20 40

LVCMOS12_4_slow 20 40

LVCMOS12_6_slow 20 40

LVCMOS12_8_slow 20 40

LVCMOS12_2_fast 20 40

LVCMOS12_4_fast 20 40

LVCMOS12_6_fast 20 40

LVCMOS12_8_fast 20 40

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 309UG190 (v4.5) 2009 年 1 月 9 日

同時スイッチ出力リ ミ ッ トR

1.5V

LVCMOS15_2_slow 20 40

LVCMOS15_4_slow 20 40

LVCMOS15_6_slow 20 40

LVCMOS15_8_slow 20 40

LVCMOS15_12_slow 20 40

LVCMOS15_16_slow 20 40

LVCMOS15_2_fast 20 40

LVCMOS15_4_fast 20 40

LVCMOS15_6_fast 20 40

LVCMOS15_8_fast 20 40

LVCMOS15_12_fast 20 40

LVCMOS15_16_fast 20 40

LVDCI_15 50 Ω 20 40

HSTL_I_15 20 40

HSTL_I_15_DCI 20 40

HSTL_II_15 20 40

HSTL_II_15_DCI 20 40

HSTL_III_15 20 40

HSTL_III_15_DCI 20 40

HSTL_IV_15 12 25

HSTL_IV_15_DCI 12 25

HSLVDCI_15 50 Ω 20 40

DIFF_HSTL_I_15 20 40

DIFF_HSTL_I_15_DCI 20 40

DIFF_HSTL_II_15 20 40

DIFF_HSTL_II_15_DCI 20 40

表 6-40 : 各バンクにおける同時スイッチ出力の 大数 (続き)

電圧 IOSTANDARD 20 ピン バンクのリ ミ ッ ト 40 ピン バンクのリ ミ ッ ト

310 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

1.8V

LVCMOS18_2_slow 20 40

LVCMOS18_4_slow 20 40

LVCMOS18_6_slow 20 40

LVCMOS18_8_slow 20 40

LVCMOS18_12_slow 20 40

LVCMOS18_16_slow 20 40

LVCMOS18_2_fast 20 40

LVCMOS18_4_fast 20 40

LVCMOS18_6_fast 20 40

LVCMOS18_8_fast 20 40

LVCMOS18_12_fast 20 40

LVCMOS18_16_fast 20 40

LVDCI_18 50 Ω 20 40

HSTL_I_18 20 40

HSTL_I_DCI_18 20 40

HSTL_II_18 20 40

HSTL_II_DCI_18 20 40

HSTL_III_18 17 35

HSTL_III_DCI_18 17 35

HSTL_IV_18 10 20

HSTL_IV_18_DCI 10 20

SSTL18_I 20 40

SSTL18_I_DCI 20 40

SSTL18_II 20 40

SSTL18_II_DCI 20 40

HSLVDCI_18 50 Ω 20 40

DIFF_HSTL_I_18 20 40

DIFF_HSTL_I_DCI_18 20 40

DIFF_HSTL_II_18 20 40

DIFF_HSTL_II_DCI_18 20 40

DIFF_SSTL18_I 20 40

DIFF_SSTL18_I_DCI 20 40

DIFF_SSTL18_II 20 40

表 6-40 : 各バンクにおける同時スイッチ出力の 大数 (続き)

電圧 IOSTANDARD 20 ピン バンクのリ ミ ッ ト 40 ピン バンクのリ ミ ッ ト

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 311UG190 (v4.5) 2009 年 1 月 9 日

同時スイッチ出力リ ミ ッ トR

2.5V

LVCMOS25_2_slow 20 40

LVCMOS25_4_slow 20 40

LVCMOS25_6_slow 20 40

LVCMOS25_8_slow 20 40

LVCMOS25_12_slow 20 40

LVCMOS25_16_slow 20 40

LVCMOS25_24_slow 20 40

LVCMOS25_2_fast 20 40

LVCMOS25_4_fast 20 40

LVCMOS25_6_fast 20 40

LVCMOS25_8_fast 20 40

LVCMOS25_12_fast 20 40

LVCMOS25_16_fast 20 40

LVCMOS25_24_fast 15 30

LVDCI_25 50 Ω 20 40

SSTL2_I 20 40

SSTL2_I_DCI 20 40

SSTL2_II 20 40

SSTL2_II_DCI 20 40

HSLVDCI_25 50 Ω 20 40

DIFF_SSTL_I 20 40

DIFF_SSTL_I_DCI 20 40

DIFF_SSTL_II 20 40

DIFF_SSTL_II_DCI 20 40

LVPECL_25 20 40

BLVDS_25 20 40

LVDS_25 20 40

LVDSEXT_25 20 40

RSDS_25 20 40

HT_25 20 40

表 6-40 : 各バンクにおける同時スイッチ出力の 大数 (続き)

電圧 IOSTANDARD 20 ピン バンクのリ ミ ッ ト 40 ピン バンクのリ ミ ッ ト

312 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

3.3V

LVCMOS33_2_slow 20 40

LVCMOS33_4_slow 20 40

LVCMOS33_6_slow 20 40

LVCMOS33_8_slow 20 40

LVCMOS33_12_slow 20 40

LVCMOS33_16_slow 20 40

LVCMOS33_24_slow 20 40

LVCMOS33_2_fast 20 40

LVCMOS33_4_fast 20 40

LVCMOS33_6_fast 20 40

LVCMOS33_8_fast 20 40

LVCMOS33_12_fast 20 40

LVCMOS33_16_fast 20 40

LVCMOS33_24_fast 15 30

LVTTL_2_slow 20 40

LVTTL_4_slow 20 40

LVTTL_6_slow 20 40

LVTTL_8_slow 20 40

LVTTL_12_slow 20 40

LVTTL_16_slow 20 40

LVTTL_24_slow 20 40

LVTTL_2_fast 20 40

LVTTL_4_fast 20 40

LVTTL_6_fast 20 40

LVTTL_8_fast 20 40

LVTTL_12_fast 20 40

LVTTL_16_fast 20 40

LVTTL_24_fast 15 30

PCI33_3 20 40

PCI66_3 20 40

PCIX 20 40

表 6-40 : 各バンクにおける同時スイッチ出力の 大数 (続き)

電圧 IOSTANDARD 20 ピン バンクのリ ミ ッ ト 40 ピン バンクのリ ミ ッ ト

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 313UG190 (v4.5) 2009 年 1 月 9 日

同時スイッチ出力リ ミ ッ トR

実際の SSO リ ミ ッ ト と公称 SSO リ ミ ッ ト

Virtex-5 FPGA の SSO リ ミ ッ トについては、 表 6-40 に公称システム条件と して定義されています。 各ユーザー システムに応じた実際のリ ミ ッ ト を計算するには、 「PFDM (Parasitic Factors Derating Method )」 を使用して ください。 PFDM によ り、 実際の PCB 電源システムと公称の電源システムの違い、 レシーバ容量負荷、 大許容グランド バウンス、 または VCC バウンスが確認できます。 エクセル シート ( 「デバイス全体の SSO を計算するツール」 ) を使用した表計算プログラムを使用する と、 自動的にこれらのプロセスを実行できます。

SSO ノ イズの電気的基本

SSO ノ イズは、 グランド バウンスまたは VCC バウンスなどの電源障害を起こします。 この GND および VCC バウンスは、関連する PCB 電源 (PCB GND レールまたは PCB VCC レール ) と各電圧に対するダイ電源 ( ダイ GND レールまたはダイ VCC レール ) の歪みです。 PCB 電源とダイ電源の歪みは、 電源システムの寄生全体に引き起こ される供給過渡電流によるものです。 過度電流の原因の 1 つは、 出力ド ライバのスイ ッチングです。 同時に非常に多くの出力スイ ッチングを行う と、 過度電流が増加し誘発される電圧 ( グランド バウンス、 VCC バウンス、 またはレール破損 ) が大きくなり ます。 問題となる過渡電流パスは、 ダイ、 パッケージおよび PCB 上にあるため、 これら 3 つすべての寄生を考慮する必要があ り ます。 これらの寄生が増大するにつれ、 過渡電流による電圧の誘引も増大します ( 電源供給の障害 )。

VCC バウンスは、 High 固定出力に影響を与えます。 グランド バウンスは、 Low 固定出力に影響を与えます。 また、 グランド バウンスは、 一定の I/O 規格と してコンフ ィギュレーシ ョ ンした入力にも影響を与えます。 つま り、 VREF 電圧を参照する入力しきい値の I/O 規格とは異なり、 ダイ グランドを参照するしきい値と比較するため、 送信される信号を妨害してしまいます。 ダイ電圧障害が実際のノ イズ マージンを超える場合は、 変化していない入力 / 出力が変化している と解釈される場合があ り ます。

SSO ノ イズは、 近接した I/O 間のクロス トーク と して障害を起こす可能性もあ り ます。 Virtex-5 デバイスのスパースシェブロン型ピン配置では、 ピン配置領域でのクロス トークを 小限に抑えることができます。

PFDM (Parasitic Factors Derating Method )このセクシ ョ ンでは、 ユーザー独自のシステムの電気特性を考慮し、 デザインが SSO リ ミ ッ ト範囲内であるかを検証する方法を説明します。

表 6-40 にある SSO リ ミ ッ トは、 システムの寄生要素に対して公称の値が仮定されています。 これらの要素は、 3 つの電気特性グループに分けられます。

• PCB PDS 寄生 ( 各ビアに対して公称の 1nH)

• 大許容電源システム障害電圧 ( 公称の 600mV)

• 容量性負荷 ( 各負荷に対して公称の 10pF)

3.3V

GTL 12 25

GTL_DCI 12 25

GTLP 12 25

GTLP_DCI 12 25

LVDCI_33 Ω 20 40

HSLVDCI_33 50 Ω 20 40

表 6-40 : 各バンクにおける同時スイッチ出力の 大数 (続き)

電圧 IOSTANDARD 20 ピン バンクのリ ミ ッ ト 40 ピン バンクのリ ミ ッ ト

314 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

デザインの電気特性が公称の値と 異なる場合、 システム SSO リ ミ ッ ト は変更します。 実際の値と の相違レベルにより 、 デザインの新たなリ ミ ッ ト が設定されます。 3 つのシステム電気特性の影響をすべて考慮した 「 SSO 許容率」 により 出力レベルを削減します。

SSO 許容率は 0% ～ 100% で示され、 3 つの測定要素によって算出されます。

1 つ目の測定要素は、 PCB PDS 寄生インダクタンスです。 この値は、 PCB PDS インダク タンスをユーザーの PCB PDS インダク タンス (LPDS_USR) で除算した値になり ます。 PCB PDS インダク タンスは、 ボード の厚さ 、 ビアの直径、 ブレイクアウト ト レース幅 / ト レース長、 ソケッ ト を含むその他の追加構造ボード などのボード 形状によって異なり ます。

2 つ目の測定要素は、 電源システム障害の 大許容範囲です。 この値は、 ユーザーの電源システム障害の 大許容値 VDISTURBANCE_USER) を、 公称の 大許容値で除算した値です。 通常、VDISTURBANCE_USER の値は、 も低い入力アンダーシュート 電圧と 入力ロジッ ク Low しきい値を使用した値です。

3 つ目の測定要素は、 FPGA で駆動される出力の容量性負荷です。 これは、 公称の値を超えた負荷容量 1pF に対する過渡電流量がベースと なり ます。 負荷容量が公称の値を 1pF 超えるごと に、 約 9mV のシステム障害が発生します。 追加の電源システム障害は、 公称の電源システム障害と 比較され、 その関係から測定要素が派生しました。 CLOAD_USER はユーザーの平均負荷容量です。

次に、各測定要素の計算例および SSO 許容率の計算例を示します。 この例で使用するシステム パラメ ータは次のと おり です。

LPDS_USER = 1.1nH

VDISTURBANCE_USER = 550mV

CLOAD_USER = 22pF

1 つ目の測定要素 (SF1) = LPDS_NOM/LPDS_USER= 1.0nH/1.1nH

= 0.909

2 つ目の測定要素 (SF2) = VDISTURBANCE_USER/VDISTURBANCE_NOM

= 550mV/600mV

= 0.917

3 つ目の測定要素 (SF3)

= VDISTURBANCE_NOM/((CLOAD_USER － CLOAD_NOM) x 9mV/pF) + VDISTURBANCE_NOM

= 600mV/((22pF － 15pF) x 9mV/pF) + 600mV

= 600mV/663mV

= 0.905

SSO 許容率 = SF1 x SF2 x SF3 x 100%

= 0.909 x 0.917 x 0.905 x 100%

= 75.4%

SSO 使用率の計算

このセクシ ョ ンでは、 1 つのバンクにあるすべての I/O での SSO 使用率を計算する方法を説明します。

各バンクの SSO は、 バンク内にあるすべての I/O 規格での SSO 使用率を合計した値です。 この SSO の値は、 バンク内のすべての I/O を使用した場合のパーセンテージです。 I/O 規格のド ライバの計算式を次に示します。

SSO 使用率 (I/O グループ n) = (ド ラ イバ数)/(バンク SSO リ ミ ッ ト )

複数 I/O 規格のド ライバがあるバンクの場合、 SSO の計算式は次のよ うにな り ます。

Bank SSO SSO Contribution n( )1 to n( )∑=

⎝ ⎠⎜ ⎟⎛ ⎞

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 315UG190 (v4.5) 2009 年 1 月 9 日

同時スイッチ出力リ ミ ッ トR

次に、 SSO の計算例を示します。 システム パラ メータは次のとおりです。

デバイス : XC5VLX50 FF1153

バンク : 11

I/O 規格および数 :SSTL2_II 12

LVCMOS25_24 Fast 6

LVCMOS25_6 Fast 19

各 I/O 規格の SSO リ ミ ッ トは、 表 6-40 の値と同様です。

各 I/O 規格での SSO 使用率は、 次のように計算します。

SSO 使用率 = ( ド ライバ数 )/( バンク SSO リ ミ ッ ト )

SSO 使用率 (1) = 12/40 = 30%

SSO 使用率 (2) = 6/30 = 20%

SSO 使用率 (3) = 19/40 = 48%

後にバンク内の SSO 使用率を計算します。

バンク 1 SSO = SSO の値 (1) + SSO の値 (2) + SSO の値 (3)

= 30% + 20% + 48% = 98%

I/O グループ I/O 規格 SSO リ ミ ッ ト (各バンクのド ライバ数)

1 SSTL2_II 40

2 LVCMOS25_24 Fast 30

3 LVCMOS25_6 Fast 40

316 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 6 章 : SelectIO リソースR

デバイス全体の SSO を計算するツール

マイクロソフト 社のエクセル シート を使用した表計算プログラムである Virtex-5 FPGA の SSO 計算ツールでは、 PFDM および SSO 計算を自動で行います。 この Virtex-5 FPGA 計算ツールは、 PCB 形状 ( ボード の厚さ、 ビアの直径、 ブレイクアウト ト レース幅およびト レース長 ) を考慮し、 電源システム インダク タンスを判断します。 すべての入力デバイスにおいて 小アンダーシュート およびロジッ ク Low しきい値電圧を判断し、 出力キャパシタンスの平均値を計算し、 このユーザー ガイド にあるボード レベル デザイン パラメ ータを考慮した SSO 許容率を決定します。 また、 この Virtex-5 FPGA の SSO 計算ツールは、 隣接するバンクおよびパッ ケージの SSO 使用率を確認し、デバイス全体の SSO 許容率以下に抑えてく れます。 Virtex-5 デバイスは、従来型のペリ フェラル I/O 構造ではなく カラム構造であるため、 すべてのパッ ケージでバンク番号の割り 当てが異なり ます。 そのため、SSO 計算ツールの下部に各 Virtex-5 FPGA パッ ケージ専用の特別タブがあり ます。 この特別タブでは、 各パッケージが時計回り 順 ( 連続して番号付けされていない ) に表示されるので、 物理的に隣接するバンクを適当にアレンジできます。 また、 各バンクの VCCO/GND ペアの番号をハード コード 化できます。

Virtex-5 FPGA の SSO 計算ファイル (ug190_SSO_Calculator.zip) は、次のザイ リ ンクス ウェブ サイ ト よ りダウンロードできます。

https://secure.xilinx.com/webreg/clickthrough.do?cid=30154

その他の SSO について

LVDCI および HSLVDCI ド ライバ

制御インピーダンス DCI I/O 規格のすべてのリ ミ ッ トは、50Ω と想定されます。 よ り高い参照抵抗 (RR) には、 低い駆動能力が必要になり、 SSO リ ミ ッ トは直線的に増加します。 異なる参照抵抗を持つ制御インピーダンス ド ラ イバの SSO リ ミ ッ ト を計算するには、 次の計算式を使用します。

例

65Ω の参照抵抗で LVDCI_18 ド ライバを使用する と仮定します。 表 6-40 を参照し、 50 Ω での LVDCI_18 の SSO リ ミ ッ ト値を得ます。 このと き 50Ω での LVDCI_18 の SSO リ ミ ッ トは、VCCO/GND ピンの各ペアに対して 11 個です。 したがって、 65Ω での LVDCI_18 の SSO リ ミ ッ トは、 次のとおりです。

65Ω の SSO リ ミ ッ ト LVDCI_18 = ((65 Ω)/50 Ω) x 11 = 14.3

バンク 0

すべてのデバイスのバンク 0 に含まれる信号は、 コンフ ィギュレーシ ョ ン信号および専用信号のみです。 このバンクにはユーザー I/O がないため、 SSO 解析は必要あ り ません。

User SSOUser RR

50Ω------------------------Ω⎝ ⎠

⎛ ⎞ SSO Limit for Ω( )=

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 317UG190 (v4.5) 2009 年 1 月 9 日

R

第 7 章

SelectIO ロジック リソース

はじめに

この章では、 第 6 章 「SelectIO リ ソース」 で説明した I/O ド ライバおよびレシーバのロジッ クについて説明します。

Virtex-5 FPGA には、 Virtex-II/Virtex-II Pro FPGA に含まれるすべての基本的な I/O ロジッ ク リソースがあ り ます。 これらの リ ソースを次に示します。

• 組み合わせ入力/出力

• ト ラ イステート出力制御

• レジスタ付き入力/出力

• レジスタ付き ト ライステート出力制御

• ダブル データ レート (DDR) 入力/出力

• DDR 出力ト ラ イステート制御

さ らに、 Virtex-5 FPGA は次のアーキテクチャ機能をインプ リ メン ト しています。 これらは Virtex-4 FPGA でもサポート されています。

• IODELAY は、 ユーザーが微細な リ ゾ リ ューシ ョ ンの遅延を制御できるエレ メン ト

• SAME_EDGE 出力 DDR モード

• SAME_EDGE および SAME_EDGE_PIPELINED 入力 DDR モード

318 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

ILOGIC リソース

図 7-1 に ILOGIC ブロ ッ クを示します。

ILOGIC は次の動作をサポート します。

• エッジ ト リ ガ D 型フ リ ップフロ ップ

• IDDR モード (OPPOSITE_EDGE、 SAME_EDGE、 SAME_EDGE_PIPELINED)。入力 DDRの詳細は、 319 ページの 「入力 DDR について (IDDR)」 を参照してください。

• レベル認識ラ ッチ

• 非同期/組み合わせ

すべての ILOGIC ブロ ッ ク レジスタには、 共通のクロ ッ ク イネーブル信号 (CE1) があ り、 デフォルトはアクティブ High です。 未接続の場合、 記憶エレ メン トのクロ ッ ク イネーブルはデフォルトでアクティブです。

すべての ILOGIC ブロッ ク レジスタには、 共通の同期または非同期セッ ト / リ セッ ト (SR および REV 信号 ) があり ます。 このセッ ト / リ セッ ト 入力ピン SR を使用して、記憶エレメ ント を SRVAL 属性が指定するステート へ遷移させます。 SR を使用すると 、 2 番目の入力 (REV) が記憶エレメ ントを反対のステート にします。 リ セッ ト はセッ ト より も優先されます。 表 7-1 および 表 7-2 に、 REV と SR を接続した機能を示します。

図 7-1 : ILOGIC ブロック図

表 7-1 : 真理値表 (SRVAL = 0 (デフォルト条件) )

SR REV ファンクシ ョ ン

0 0 NOP

0 1 リセッ ト

1 0 セッ ト

1 1 リセッ ト

D

DDLY

D Q1

Q2

Q1

O

Q2

CE

CKREVSR

CE1

CLK

SRREV

ug190_7_01_050906

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 319UG190 (v4.5) 2009 年 1 月 9 日

ILOGIC リソースR

ILOGIC ブロ ッ クの各記憶エレ メン ト ごとに SRVAL 属性を設定できますが、 各記憶エレ メン ト ごとに同期または非同期セッ ト / リセッ ト (SRTYPE) は設定できません。

次のセクシ ョ ンでは、 ILOGIC ブロ ッ ク内のリ ソースについて説明します。 ILOGIC リ ソース間の接続には、 ザイ リ ンクスのソフ ト ウェアを使用します。

組み合わせ入力パス

組み合わせの入力パスは、 入力ド ライバから FPGA への直接接続に使用します。 次のよ う な場合、ソフ ト ウェアで自動的にこのパスを使用します。

1. 入力データから FPGA のロジッ ク リ ソースまでが直接接続である (レジスタなし ) 場合。

2. [Pack I/O Register/Latches into IOBs] がオフに設定されている場合。

入力 DDR について (IDDR)Virtex-5 デバイスには、 ILOGIC ブロッ ク内に専用レジスタがあるため、 入力ダブル データ レート (DDR) レジスタをインプ リ メン トできます。 この機能を使用するには、 IDDR プリ ミ ティブをインスタンシエート してください。

IDDR プリ ミ ティブには、 ク ロ ッ ク入力が 1 つのみあ り ます。 立ち下がりエッジ データは、 入力クロ ッ クをローカルで反転したクロ ッ クを使用します。 I/O タイルへ接続するすべてのクロッ クはマルチプレクスされています。 ILOGIC ブロ ッ ク間または OLOGIC ブロ ッ ク間でクロ ッ クは共有していません。 IDDR プリ ミ ティブでは、 次の動作モードを使用できます。

• OPPOSITE_EDGE モード

• SAME_EDGE モード

• SAME_EDGE_PIPELINED モード

SAME_EDGE モードおよび SAME_EDGE_PIPELINED モードは、 Virtex-4 アーキテクチャ と同じモードです。 これらのモードを使用する と、 ILOGIC ブロ ッ ク内で、 立ち下がりエッジ データを立ち上がりエッジ ド メ インへ伝搬できるため、 CLB およびクロ ッ ク リ ソースを節約でき、 高いパフォーマンスが得られます。 DDR_CLK_EDGE 属性を使用して、 これらのモードをインプリ メント します。 次のセクシ ョ ンでは、 各モードについて説明します。

OPPOSITE_EDGE モード

従来型の入力 DDR ソ リ ューシ ョ ンである OPPOSITE_EDGE モードは、 ILOGIC 内のシングル入力信号で実現されます。 データは、 クロ ッ クの立ち上がりエッジで Q1 から出力され、 ク ロ ッ クの立ち下がりエッジで Q2 から出力されます。 この構造は、 Virtex-II、 Virtex-II Pro、 および Virtex-4 FPGA のインプ リ メンテーシ ョ ンと類似しています。 図 7-2 に、 OPPOSITE_EDGE モードを使用する入力 DDR のタイ ミ ング図を示します。

表 7-2 : 真理値表 (SRVAL = 1 )

SR REV ファンクシ ョ ン

0 0 NOP

0 1 セッ ト

1 0 リセッ ト

1 1 リセッ ト

320 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

SAME_EDGE モード

SAME_EDGE モードの場合、 同一クロ ッ ク エッジで FPGA ファブリ ッ クにデータが出力されます。 ただし、 データ ペアに 1 クロ ッ ク サイクル分のずれが生じます。 この構造は、 Virtex-II、Virtex-II Pro、 および Virtex-4 FPGA インプリ メンテーシ ョ ンと類似しています。

図 7-3 に、SAME_EDGE モードを使用する入力 DDR のタイ ミ ング図を示します。 出力ペア Q1 と Q2 は、 (0) と (1) ではないこ とが確認できます。 その代わり、 初のペア Q1 と Q2 は、 (0) と (don't care) であ り、 次のクロッ クでは、 (1) と (2) が出力されます。

SAME_EDGE_PIPELINED モード

SAME_EDGE_PIPELINED モード の場合、 同一クロッ ク エッジで FPGA にデータが出力されます。

SAME_EDGE モード と 異なり 、 データ ペアに 1 ク ロッ ク サイクル分のずれは生じません。 SAME_EDGE モード で生じるずれを調整するには、 追加クロッ ク レイテンシが必要です。 図 7-4 に、 SAME_EDGE_PIPELINED モード を使用した場合の入力 DDR のタイミ ング図を示します。 出力ペア Q1 と Q2 は同時に FPGA に送信されます。

図 7-2 : OPPOSITE_EDGE モードの入力 DDR

ug190_7_02_041206

C

CE

D

Q1

Q2

D0A D1A D2A

D0A D2A D4A D6A D8A D10A D12A

D1A D3A D5A D7A D9A D11A

D3A D4A D5A D6A D7A D8A D9A D10A D11A D12A D13A

図 7-3 : SAME_EDGE モードの入力 DDR タイ ミング

ug190_7_03_041206

C

CE

D

Q1

Q2

D1A

D0A D2A D4A D6A D8A D10A

D1A D3A D5A D7A D9A D11A

D3A D5A D7A D9A D11AD0A D2A D4A D6A D8A D10A

Don't care

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 321UG190 (v4.5) 2009 年 1 月 9 日

ILOGIC リソースR

入力 DDR プリ ミテ ィブ (IDDR)図 7-5 に、 IDDR プリ ミ ティブのブロ ッ ク図を示し、 表 7-3 に、 IDDR ポート信号を示します。表 7-4 には、 IDDR プリ ミ ティブのさまざまな属性とデフォルト値を示します。

図 7-4 : SAME_EDGE_PIPELINED モードの入力 DDR のタイ ミング図

ug190_7_04_041206

C

CE

D

Q1

Q2

D0A D1A D2A

D0A D2A D4A D6A D8A D10A

D1A D3A D5A D7A D9A D11A

D3A D4A D5A D6A D7A D8A D9A D10A D11A D12A D13A

図 7-5 : IDDR プリ ミテ ィブ ブロック図

表 7-3 : IDDR ポート信号

ポート名 ファンクシ ョ ン 説明

Q1 、 Q2 データ出力 IDDR レジスタ出力

C クロ ッ ク入力ポート C ピンは、 クロ ッ ク入力ピンを示す

CE クロ ッ ク イネーブル ポート

イネーブル ピンは、 DDR フ リ ップフロ ップへのデー

タの読み込みを制御する。

Low の場合、 クロ ッ ク遷移は無視され、 フ リ ップフ

ロ ップに新しいデータは読み込まれない。

CE が High になる と、 フ リ ップフロ ップに新しいデー

タが読み込まれる

D データ入力 (DDR) IOB からの IDDR レジスタ入力

ug190_7_05_062207

CCE

D

S

R

Q1

Q2IDDR

322 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

IDDR の VHDL および Verilog のテンプレート

『ラ イブラ リ ガイ ド』 に、 VHDL および Verilog を使用した IDDR プリ ミ ティブのインスタンシエーシ ョ ンの例があ り ます。

ILOGIC のタイ ミング モデル

このセクショ ンでは、ILOGIC ブロッ ク内のさまざまなリ ソースのタイミ ングについて説明します。

DDLY 遅延データ入力 IODELAY エレ メン トからの IDDR レジスタ入力

R リセッ ト 同期/非同期リセッ ト ピン。 リセッ トは High にアサー

ト される

S セッ ト 同期/非同期セッ ト ピン。 セッ トは High にアサート さ

れる

表 7-4 : IDDR 属性

属性名 説明 設定可能な値

DDR_CLK_EDGE ク ロ ッ ク エッジに対する IDDR の動作モードを設定

OPPOSITE_EDGE (デフォルト )、SAME_EDGE、SAME_EDGE_PIPELINED

INIT_Q1 Q1 ポートの初期値を設定 0 (デフォルト )、 1

INIT_Q2 Q2 ポートの初期値を設定 0 (デフォルト )、 1

SRTYPE クロッ ク (C) のセッ ト /リ セッ ト タイプ ASYNC (デフォルト )、 SYNC

表 7-3 : IDDR ポート信号 (続き)

ポート名 ファンクシ ョ ン 説明

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 323UG190 (v4.5) 2009 年 1 月 9 日

ILOGIC リソースR

ILOGIC のタイ ミ ング特性

図 7-6 に、 ILOGIC レジスタのタイ ミ ングを示します。 IDELAY を使用する場合、 TIDOCK は、TIDOCKD に変わり ます。

クロック イベン ト 1

• ク ロッ ク イベント 1 より TICE1CK 前に、 入力レジスタの CE1 入力の入力クロッ ク イネーブル

信号が High (有効) になると 、 入力レジスタでのデータ受信が可能になり ます。

• ク ロッ ク イベント 1 より TIDOCK 前に、 入力レジスタの D 入力の入力信号が High (有効) にな

ると 、 ク ロッ ク イベント 1 よ り TICKQ 後に、 入力レジスタの Q1 出力に反映されます。

クロック イベン ト 4

• クロッ ク イベント 4 より TISRCK 前に、 SR 信号 (この場合同期リ セッ ト に設定) が High (有効)になると 、入力レジスタがリ セッ ト されるため、クロッ ク イベント 4 より TICKQ 後に IOB の IQ出力に反映されます。

DDR モード ILOGIC のタイ ミング特性

図 7-7 に、IDDR モードを使用した ILOGIC のタイ ミ ング特性を示します。 IDELAY を使用する場合、 TIDOCK は、 TIDOCKD に変わり ます。 この例は、 OPPOSITE_EDGE モードの IDDR を使用したものです。 その他のモードを使用する場合は、 321 ページの図 7-4 に示す適切なレイテンシを追加してください。

図 7-6 : LOGIC 入力レジスタのタイ ミング特性 (OPPOSITE_EDGE モード )

1 2 3 4 5

CLK

D

CE1

SR

Q1

TICKQ TICKQ

TIDOCK

TICE1CK

TISRCK

ug190_7_06_041206

324 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

クロック イベン ト 1

• ク ロ ッ ク イベン ト 1 よ り TICE1CK 前に、 両方の DDR 入力レジスタの CE1 入力において入力

クロ ッ ク イネーブル信号が High (有効) になる と、 入力レジスタへのデータ送信が可能になり

ます。 2 つの DDR レジスタは、 CE1 および D 信号を共有しているため、 CLK の立ち上がり

エッジおよび立ち下がりエッジの間でこれらの信号を ト グルする場合は注意が必要です。 また、 両ク ロ ッ クに関連するレジスタ セッ ト アップ タイムの一致にも注意が必要です。

• ク ロ ッ ク イベン ト 1 (CLK の立ち上がりエッジ) よ り TIDOCK 前に、両方のレジスタの D 入力

の入力信号が High (有効) になり、 クロ ッ ク イベン ト 1 よ り TICKQ 後に、 入力レジスタの Q1出力に反映されます。

クロック イベン ト 2

• ク ロ ッ ク イベン ト 2 (CLK の立ち下がりエッジ) よ り TIDOCK 前に、両方のレジスタの D 入力

で入力信号が Low (有効) にな り、 ク ロ ッ ク イベン ト 2 よ り TICKQ 後に、 入力レジスタ 2 のQ2 出力に反映されます (この場合は変化しない)。

クロック イベン ト 9

• ク ロ ッ ク イベン ト 9 よ り TISRCK 前に、SR 信号 (この場合、同期リセッ ト と して設定) が、High(有効) にな り ます。 これによ り、 ク ロ ッ ク イベン ト 9 よ り TICKQ 後に、 Q1 がリセッ ト され

ます。 Q2 は、 クロ ッ ク イベン ト 10 よ り TICKQ 後にリセッ ト されます。

図 7-7 : IDDR モードを使用した ILOGIC のタイ ミング特性

1 2 3 4 5 6 7 8 9 10 11

TIDOCK

TICE1CK

TISRCK

TICKQ

TICKQ

TICKQ

TIDOCK

CLK

D

CE1

SR(Reset)

Q1

Q2

TICKQ

UG190_7_07_041206

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 325UG190 (v4.5) 2009 年 1 月 9 日

入力/出力遅延エレメン ト (IODELAY)R

表 7-5 では、 『Virtex-5 データシート 』 に記載されている ILOGIC のスイ ッチング特性の機能および制御信号について説明します。

メモ : DDLY のタイ ミ ング図とパラ メータは、 D のタイ ミ ング図およびパラ メータ と同一です。

入力/出力遅延エレメン ト (IODELAY)すべての I/O ブロ ッ クには、 IODELAY というプログラマブル遅延エレ メン トが 1 つあ り ます。 IODELAY は、 ILOGIC/ISERDES ブロ ッ クおよび OLOGIC/OSERDES ブロッ クの両方またはいずれか一方と接続できます。 IODELAY は、 固定かつ確実なタ ップ精度を持つ、 64 タ ップのラ ップアラウンド遅延エレ メン トです ( 『Virtex-5 データシート 』 を参照 )。 これは、 組み合わせ入力パス、 レジスタ付の入力パス、 レジスタ付きの出力パスまたはその両方に対して適用できます。 また、 ファブ リ ッ ク内で直接アクセス可能です。 IODELAY は、 入力される信号に対して個別に遅延を与えるこ とができます。 タ ップ遅延の精度は、 『Virtex-5 データシート 』 に記載している範囲内から IDELAYCTRL 参照クロ ッ クを選択するこ とで変化します。 IODELAY リ ソースは、IDELAY、 ODELAY、 または双方向の遅延と して機能します。

IDELAY と して使用する場合、 データ入力は IBUF　 または ファブリ ッ クから送信され、 出力は ILOGIC/ISERDES へ送信されます。 動作モードは、 次の 3 つになり ます。

• ゼロ ホールド タイム遅延モード (IDELAY_TYPE = DEFAULT)

この動作モードは、 Virtex-II、 Virtex-II Pro および Virtex-4 デバイスのゼロ ホールド タイム

遅延機能を使用したデザインと下位互換性があ り ます。 DCM を使用せずにグローバル ク ロ ッ

クでデータ (Pin-to-Pin パラ メータ ) を取得する場合は、 この遅延エレ メン ト を使用してマイナ

スのホールド タイムにします。 このモードを使用する場合、 IDELAYCTRL プリ ミ ティブをイ

ンスタンシエートする必要はあ り ません (詳細は、「IDELAYCTRL の使用法および設計のガイ

ド ライン」 を参照)。

表 7-5 : ILOGIC のスイッチング特性

シンボル 説明

セッ トアップ/ホールド

TICE1CK/TICKCE1 CLK に対する CE1 ピンのセッ ト アップ/ホールド

TISRCK/TICKSR CLK に対する SR/REV ピンのセッ ト アップ/ホールド

TIDOCK/TIOCKD CLK に対する D ピンのセッ ト アップ/ホールド

組み合わせ

TIDI D ピンから O ピンまでの伝搬遅延、 IDELAY 未使用

シーケンシャル遅延

TIDLO フ リ ップフロ ップをラ ッチと して使用する場合の D ピンから Q1 ピンま

での遅延、 IDELAY 未使用

TICKQ CLK から Q 出力までの遅延

TICE1Q フ リ ップフロ ップをラ ッチと して使用する場合の CE1 ピンから Q1 ピンまでの伝搬遅延

TRQ SR/REV ピンから OQ/TQ 出力までの遅延

326 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

• 固定遅延モード (IDELAY_TYPE = FIXED)

固定遅延モードは、 コンフ ィギュレーシ ョ ンのと きに IDELAY_VALUE 属性でタップ数をあ

らかじめ設定します。 コンフ ィギュレーシ ョ ン後、 この値は変更できません。 このモードを使

用する場合は、 IDELAYCTRL プリ ミ ティブをインスタンシエートする必要があ り ます (詳細

は、 「IDELAYCTRL の使用法および設計のガイ ド ラ イン」 を参照)。

• 可変遅延モード (IDELAY_TYPE = VARIABLE)

可変遅延モードは、コンフ ィギュレーシ ョ ン後でも制御信号 CE および INC を使用して遅延値

を変更できます。 このモードを使用する場合は、 IDELAYCTRL プリ ミ ティブをインスタンシ

エートする必要があ り ます (詳細は、 「IDELAYCTRL の使用法および設計のガイ ド ライン」 を

参照)。

ODELAY と して使用する場合、 データ入力は OLOGIC/OSERDES から送信され、 出力は OBUF へ送信されます。 動作モードは 1 つです。

• 固定遅延出力モード

固定遅延出力モードは、 コンフ ィギュレーシ ョ ンのと きに ODELAY_VALUE 属性でタップ数

を設定し、 遅延値をあらかじめ設定します。 コンフ ィギュレーシ ョ ン後、 この値は変更できま

せん。 このモードを使用する場合、 IDELAYCTRL プリ ミ ティブをインスタンシエートする必

要があ り ます (詳細は、 「IDELAYCTRL の使用法および設計のガイ ド ラ イン」 を参照)。

双方向遅延と して使用される場合、 IOB は双方向モードでコンフ ィギュレーシ ョ ンされます。IODELAY は、入力パス と出力パスのいずれかのデータを選択的に遅延します。動作モードは次の 2 つです。

• 固定 IDELAY (IDELAY_TYPE = FIXED) および固定 ODELAY モード

このモードの場合、 コンフ ィギュレーシ ョ ン時に IDELAY_VALUE および ODELAY_VALUE 属性で IDELAY および ODELAY の値を設定します。 コンフ ィギュレーシ ョ ン後、 この値は変更できません。 このモードを使用する場合は、 IDELAYCTRL プリ ミティブをインスタンシエートする必要があ り ます。 詳細は、 「IDELAYCTRL の使用法および設計のガイ ド ライン」 を参照してください。

• 可変 IDELAY (IDELAY_TYPE = VARIABLE) および固定 ODELAY モード

このモードの場合、 制御信号 CE および INC を操作するこ とで、 コンフ ィギュレーシ ョ ン後に IDELAY 値のみを動的に変更できます。 IODELAY プリ ミ ティブの T ピンのロジッ ク レベルによって、 IDELAY または ODELAY のいずれのモードで使用されるかが動的に決定されます。 このモードを使用する場合は、 IDELAYCTRL プリ ミ ティブをインスタンシエートする必要があ り ます。 詳細は、 「IDELAYCTRL の使用法および設計のガイ ド ライン」 を参照してください。

図 7-6 に、 サポート される IODELAY コンフ ィギュレーシ ョ ンを示します。

表 7-6 : サポート される IODELAY コンフ ィギュレーシ ョ ン

IODELAY モード

IODELAY の方向

IODELAY エレメン ト

で使用される入力ピンソース デステ ィネーシ ョ ン

サポート される

遅延モード

IDELAY

I IDATAIN IBUF ILOGIC/ISERDES/ファブ リ ッ ク

デフォルト / 固定 /可変

DATAIN ファブ リ ッ ク 固定 / 可変

ODELAY O ODATAIN OLOGIC/OSERDES OBUF 固定

双方向の遅延

I (T = 1 の場合 )

IDATAIN IBUF ILOGIC/ISERDES/ファブ リ ッ ク

固定 / 可変

O (T = 0 の場合 )

ODATAIN OLOGIC/OSERDES OBUF 固定

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 327UG190 (v4.5) 2009 年 1 月 9 日

入力/出力遅延エレメン ト (IODELAY)R

IODELAY プリ ミテ ィブ

図 7-8 に、 IODELAY プリ ミ ティブを示します。

表 7-7 に、 IODELAY プリ ミ ティブで使用できるポート を示します。 すべてのポートは、 1 ビッ ト幅です。

IODELAY ポート

IOB からデータ入力 - IDATAIN

IDATAIN 入力は、 関連する IOB で駆動されます。 IDELAY モードの場合、 データは ILOGIC/ISERDES ブロ ッ クへ、 または直接 FPGA ファブリ ッ クへ、 あるいは DATAOUT ポートを通ってこれら両方に送信されます。

図 7-8 : IODELAY プリ ミテ ィブ

表 7-7 : IODELAY プリ ミテ ィブ ポート

ポート名 方向 ファンクシ ョ ン

DATAOUT 出力3 つのデータ入力ポートの 1 つからの遅延データ (IDATAIN、

ODATAIN、 DATAIN)

IDATAIN 入力 IOB から IODELAY へのデータ入力

ODATAIN 入力 OSERDES/OLOGI から IODELAY へのデータ入力

DATAIN 入力 FPGA ファブリ ッ クからの IODELAY へのデータ入力

T 入力ト ラ イステート入力制御ポート。 IODELAY が IDELAY または ODELAY のいずれで使用されるかを動的に決定する

CE 入力 インク リ メン ト /デク リ メン ト機能をイネーブルにする

INC 入力 タップ遅延数をインク リ メン ト /デク リ メン トする

RST 入力IODELAY エレ メン ト をあらかじめプログラムされた値に

リセッ トする

C 入力 可変モードで使用されるクロ ッ ク入力

ODATAIN DATAOUT

T

IDATAIN

CE

DATAIN

C

INC

RST

IODELAY

ug190_7_08_041106

328 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

FPGA ファブリ ックからデータ入力 - ODATAIN

ODATAIN 入力は、 OLOGIC/OSERDES で駆動されます。 ODELAY モード の場合、 ODATAIN は、ODELAY_VALUE で遅延を設定された IOB へ接続している DATAOUT ポート を駆動します。

FPGA ファブリ ックから IODELAY のデータ入力 - DATAIN

ファブ リ ッ ク ロジッ クから遅延ラインにアクセス可能な場合、 DATAIN 入力は FPGA ファブ リ ックから直接駆動されます。 データは、 IDELAY_VALUE で遅延を設定された DATAOUT ポート を介して FPGA ファブリ ッ クへ戻り ます。 DATAIN はローカル反転可能です。 データは IOB を駆動できません。

データ出力 - DATAOUT

3 つのデータ入力ポートからの遅延データです。 DATAOUT は、 ファブ リ ッ ク (IDELAY モード )、IOB (ODELAY モード )、 あるいは両方 ( 双方向遅延モード ) へ接続します。 双方向モードの場合、T ポートは IDATAIN パス と ODATAIN パスを動的に切り替えて、 OLOGIC ブロ ッ クからの ト ライステート信号 (T) で示される方向に基づいて入力遅延または出力遅延を与えます。

ト ライステート入力 - T

ト ラ イステート入力制御ポートです。 双方向動作の場合、 この T 信号ピンは OBUFT の T ピンも制御します。

クロック入力 - C

IODELAY プリ ミ ティブのすべての制御入力 (RST、 CE、 INC) は、 ク ロ ッ ク入力 (C) に同期します。 IODELAY を可変モードに設定した場合、 クロ ッ クを必ずこのポートに接続してください。 C はローカル反転可能で、 グローバルまたはリージ ョナル バッファから提供される必要があ り ます。このク ロ ッ クは、 ISERDES および OSERDES を使用する場合は、 SelectIO ロジッ ク リ ソースの同じク ロ ッ クに接続される必要があ り ます。 C は CLKDIV に接続されます。

モジュール リセッ ト - RST

IODELAY リ セッ ト 信号 RST は、 遅延エレメ ント を IDELAY_VALUE または ODELAY_VALUE 属性で指定した値にリ セッ ト されます。 これらの属性が指定されていない場合は、 0 にリ セッ ト されます。 RST 信号は、 アクティ ブ High でリ セッ ト し 、 入力クロッ ク 信号 (C) に同期します。

表 7-8 に制御ピンを示します。

インクリ メン ト /デクリ メン ト信号 - CE、 INC

インクリ メ ント /デクリ メ ント 機能は、 イネーブル信号 (CE) で制御されます。 このインターフェイスは IDELAY モードで、 IDELAY_TYPE=VARIABLE の場合のみ利用可能です。

CE が High を維持している間、 IDELAY は 1 クロ ッ ク (C) サイ クルごとに TIDELAYRESOLUTION 分インク リ メン ト またはデク リ メン ト します。 INC のステートによ り、 IDELAY のインク リ メント またはデク リ メン トが決定されます。 INC = 1 のと きインク リ メン ト、 INC = 0 のと きデク リ メ

表 7-8 : ピンの説明

ピン タイプ 値 説明

INC 入力 1 タ ップ遅延数をインク リ メン ト /デク リ メン トする

CE 入力 1 インク リ メン ト /デク リ メン ト機能を有効にする

RST 入力 1あらかじめプログラムされた値に遅延エレ メン ト を リ

セッ トする。 値がプログラムされていない場合は、 0 にリ

セッ トする

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 329UG190 (v4.5) 2009 年 1 月 9 日

入力/出力遅延エレメン ト (IODELAY)R

ン ト します。 いずれの場合も クロ ッ ク (C) に同期します。 CE が Low の場合は、 INC のステートに関係なく IDELAY を通過する遅延は変更しません。

CE が High になると 、次の立ち上がり エッ ジでインク リ メ ント / デク リ メ ント が開始されます。 CE が Low になると 、 次の立ち上がり エッ ジでインク リ メ ント / デク リ メ ント が開始されます。

IODELAY は、 ラッ プアラウンド プログラマブル遅延エレメ ント です。 遅延エレメ ント の 後 (タッ プ 63) に到達すると 、 次のインク リ メ ント 機能はタッ プ 0 に戻り ます。 デク リ メ ント 機能についても同様で、 タッ プ 0 に到達すると タッ プ 63 に戻り ます。 表 7-9 に、 このインク リ メ ント / デクリ メ ント の動作を示します。

IODELAY 属性

表 7-10 に、 IODELAY 属性を示します。

表 7-9 : インクリ メン トまたは デクリ メン ト

動作 RST CE INC

IDELAY_VALUE にリセッ ト 1 x x

タ ップ数をインク リ メン ト 0 1 1

タ ップ数をデク リ メン ト 0 1 0

変更なし 0 0 x

メモ :

1. RST は、 CE および INC よ り も優先されます。

表 7-10 : IODELAY 属性のまとめ

属性 値 デフォルト値 説明

IDELAY_TYPE 文字列 : DEFAULT、FIXED、

VARIABLE

DEFAULT タ ップ遅延ラインのタイプを設定する。

デフォルト遅延を使用して 0 ホールド タイムにする、 ま

たは固定/可変値を指定する

IDELAY_VALUE 整数 : 0 ～ 63 0 固定モードで遅延タップ数を指定する、 または可変モー

ドで 初のタップ数を指定する (入力パス)

ODELAY_VALUE 整数 : 0 ～ 63 0 固定の遅延タップ数を指定する (出力パス)

HIGH_PERFORMANCE_MODE

論理値 : FALSE、 TRUE

FALSE TRUE の場合、 出力ジッタを軽減する

SIGNAL_PATTERN 文字列 :DATA、 CLOCK

DATA クロ ッ ク信号とデータ信号は異なる電気特性を持つため、IODELAY チェーンに累積するジッタの量は異なる。 この属性を設定する と、 タイ ミ ングを計算する と きに適切なジッタ量を計算するため、 Timing Analyzer が有効になる。 ク ロ ッ ク信号は規則的であ り、 1 や 0 を長期間連続して出力しないが、 データはランダムであ り、 1 や 0 を長期間および短期間連続して出力できる

330 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

IDELAY_TYPE 属性

IDELAY_TYPE 属性は、 使用する遅延タイプを設定する場合に使用します。 属性値は、DEFAULT、 FIXED および VARIABLE です。 DEFAULT に設定すると 、 ホールド タイムが 0 の遅延エレメ ント を選択したこ と になり ます。 DCM を使用せずにグローバル ク ロッ クでデータ (Pin-to-Pin パラ メ ータ ) を取得する場合は、 この遅延エレメ ント を使用してマイナスのホールド タイムにします。

FIXED に設定する と、 IDELAY_VALUE 属性で設定したタップ数が遅延値と して固定されます。 この値はプリセッ ト され、 コンフ ィギュレーシ ョ ン後は変更できません。

VARIABLE に設定する と、 可変モードの遅延エレ メン トが選択されます。 タ ップ遅延は、 CE = 1 および INC = 1 と設定してインク リ メン ト を実行します。 また、 CE = 1 および INC = 0 と設定してデク リ メン ト を実行します。 このインク リ メン ト / デク リ メン トの動作は、 入力クロッ ク信号 C に同期します。

IDELAY_VALUE 属性

IDELAY_VALUE 属性を使用してタ ップ遅延の初期値を指定します。 有効な値は、 0 から 63 までの整数です。 デフォルト値は 0 です。 タ ップ遅延がリセッ ト される と、 タ ップ遅延の値は、IDELAY_VALUE 属性で指定した値に戻り ます。 可変モードの場合、 この属性によって遅延ラインの 初の値が決定されます。

ODELAY_VALUE 属性

ODELAY_VALUE 属性 は、 タッ プ遅延の値を指定します。 有効な値は、 0 ～ 63 までの整数です。 デフォルト 値は 0 です。 タッ プ遅延がリ セッ ト されると 、 タッ プ遅延の値は、 ODELAY_VALUE 属性で指定した値に戻り ます。

HIGH_PERFORMANCE_MODE 属性

この属性を TRUE にする と、 出力ジッタが削減されます。 これによ り、 IODELAY エレ メン トからの電力消費がわずかに増加します。 FALSE に設定される と、 IODELAY エレ メン トで消費される電力が減少します。

SIGNAL_PATTERN 属性

ク ロ ッ ク とデータ信号の電子プロファ イルは異なるので、 IODELAY チェーンに累積されるジッ タの量も異なり ます。 SIGNAL_PATTERN 属性を設定する と、 タイ ミ ングを計算する と きに、 タイミ ング解析ツールでジッタ量の概算を出すこ とができます。 ク ロ ッ ク信号は定期的なものなので、1 や 0 が長い間連続するシーケンスは含まれません。 ただし、 データはランダムなものなので、 1 や 0 が長く続くシーケンスや短く続くシーケンスを含むこ とがあ り ます。

REFCLK_FREQUENCY 実数 : 190.0 ～ 210.0

200 IDELAYCTRL のリ ファレンス ク ロ ッ ク周波数 (MHz)

DELAY_SRC 文字列 : I、 O、 IO、または DATAIN

DATAIN I : IODELAY チェーン入力は IDATAINO : IODELAY チェーン入力は ODATAINIO : IODELAY チェーン入力は IDATAIN および ODATAIN (T で制御 )DATAIN : IODELAY チェーン入力は DATAIN

表 7-10 : IODELAY 属性のまとめ

属性 値 デフォルト値 説明

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 331UG190 (v4.5) 2009 年 1 月 9 日

入力/出力遅延エレメン ト (IODELAY)R

IODELAY タイ ミ ング

表 7-11 に、 IODELAY のスイ ッチング特性を示します。

図 7-9 に、 IDELAY のタイ ミ ング図を示します。 IDELAY_VALUE=0 と仮定します。

クロック イベン ト 1

C の立ち上がりエッジでリセッ トが認識され、 64 タ ップ チェーンからの出力と して DATAOUT 出力には タ ップ 0 が選択されます (IDELAY_VALUE = 0 と仮定 )。

クロック イベン ト 2

C の立ち上がりエッジで CE と INC のパルスが認識されます。 これは、 インク リ メン ト動作が開始されたこ とを示します。 この出力は、 グ リ ッジなしでタ ップ 0 からタップ 1 へ変化します。 詳細は、 「インク リ メン ト / デク リ メン ト動作後の安定」 を参照してください。

クロック イベン ト 3

CE と INC はもはやアサート されるこ とがないので、 インク リ メン ト動作が完了します。 この出力は、 RST、 CE、 または INC ピンで変化がない限り、 無限にタ ップ 1 を保持します。

インク リ メン ト / デクリ メン ト動作後の安定

図 7-9 は、 タ ップ出力が変化する際の不安定な期間を示します。 タ ップ 0 のデータ値がタ ップ 1 のデータ値と明らかに異なる場合、 出力ステートは必ず変わり ます。 ただし、 タ ップ 0 と タ ップ 1 のデータ値が同じ場合 ( 例 : 両方と も 0 または 1)、 タ ップ 0 からタ ップ 1 への遷移による出力のグリ ッチまたはノ イズは生じません。 これは、 IODELAY タ ップ チェーンでのレシーバ データ信号を想像する と理解できます。タ ップ 0 と タ ップ 1 の両方がレシーバ データ アイの中央にある場合、タ ップ 0 でサンプルされたデータ と タップ 1 でサンプルされたデータは同一になり ます。 このよう な場合、 タップ 0 からタ ップ 1 への遷移による出力への変化はあ り ません。 これを確実にするため、 IODELAY のインク リ メン ト / デク リ メン ト動作はグ リ ッチがないよ うに設計されています。

表 7-11 : IODELAY のスイッチ特性

シンボル 説明

TIDELAYRESOLUTION IDELAY タ ップの精度

TICECK/TICKCE C に対する CE ピンのセッ ト アップ/ホールド

TIINCCK/TICKINC C に対する INC ピンのセッ ト アップ/ホールド

TIRSTCK/TICKRST C に対する RST ピンのセッ ト アップ/ホールド

図 7-9 : IDELAY のタイ ミング図

UG190_7_09_100107

RST

C

1 2 3

CE

INC

DATAOUT Tap 0 Tap 1

332 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

ユーザーは、 IODELAY 素子を用いて生のユーザー データが送信されている と き、 リ アル タイムに IODELAY タ ップの設定を動的に変更できます。 この変更によって生のユーザー データが破損するこ とはあ り ません。

ク ロ ッ ク信号に IODELAY 素子が使用される場合にも、 グ リ ッチフ リー動作は適用されます。タ ップ設定を変更しても、 出力にグ リ ッチやノ イズは生じません。 また、 ク ロ ッ ク パスの IODELAY 素子のタップ設定を変更しても、 そのクロ ッ クで実行されるステート マシンを混乱させるこ とはあ り ません。

IODELAY の VHDL および Verilog インスタンシエーシ ョ ンのテンプレート

すべてのプリ ミ ティブとサブモジュールの VHDL および Verilog インスタンシエーシ ョ ン テンプレートが、 『ラ イブラ リ ガイ ド』 に記載されています。

VHDL 記述の場合、 各テンプレートにコンポーネン ト宣言とアーキテクチャ セクシ ョ ンがあ り ます。 テンプレートの両セクシ ョ ンを VHDL デザイン ファ イルに挿入する必要があ り ます。 アーキテクチャ セクシ ョ ンのポート マップには、 デザインの信号名を含めます。

固定遅延モード

『ラ イブラ リ ガイ ド』 には、 31 タ ップに設定した固定遅延モードの IODELAY モジュールのインスタンシエーシ ョ ンを示すテンプレートがあ り ます。 このモードの場合、 IDELAYCTRL を必ずインスタンシエート してください ( 詳細は、 338 ページの 「IDELAYCTRL のまとめ」 を参照 )。

可変遅延モード

『ラ イブラ リ ガイ ド』 では、 可変遅延モードを使用した IODELAY モジュールのインスタンシエーシ ョ ン方法を示しています。 このモードで動作する場合は、 IDELAYCTRL も インスタンシエートする必要があ り ます ( 詳細は、 338 ページの 「IDELAYCTRL のまとめ」 を参照 )。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 333UG190 (v4.5) 2009 年 1 月 9 日

入力/出力遅延エレメン ト (IODELAY)R

IODELAY のターンアラウンド タイムの使用モデル

双方向モードで IODELAY を使用している場合、 ターンアラウンド タイムを考慮する必要があ ります。 図 7-10 に、 双方向 IODELAY 動作に適用する Virtex-5 FPGA の IOB の IODELAY 簡略ブロッ ク図を示します。

DELAY_SRC = IO の場合、 IODELAY ブロ ッ ク内では MUXE および MUXF が ODATAIN または IDATAIN の選択、 そして ODELAY_VALUE または IDELAY_VALUE の選択を動的に実行します。

双方向 IODELAY のデモンス ト レーシ ョ ンには、 次の Verilog コード セグメン トが使用されます。

IDDR #( .DDR_CLK_EDGE ("SAME_EDGE"), .INIT_Q1 (1'b0), .INIT_Q2 (1'b0), .SRTYPE ("SYNC")

)IDDR_INST ( .C(clk), .CE(1'b1), .D(DATAOUT), .R(1'b0), .S(1'b0), .Q1(Q1), .Q2(Q2)

);IOBUF #( .IOSTANDARD ("LVCMOS25")

)IOBUF_INST ( .I(DATAOUT), .T(TSCONTROL), .O(IDATAIN), .IO(IOPAD_DATA)

図 7-10 : IODELAY ターンアラウンドに関連する基本的なブロックの一部 ( 関連パス付き )

IODELAY_01_081407

IOB

IODELAY T

Q1Q2

T2

CLK

CLK

MUX E

DelayChain

ODATAINIDATAIN

MUX F

OBUF PAD

IBUF

D1

T1

D2

ODELAY_VALUE

IDELAY_VALUE

ODDR TSCONTROL

ODATAIN

DATAOUT

ODDR

IDDR

334 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

);IODELAY #( .DELAY_SRC ("IO"), .IDELAY_TYPE ("FIXED"), .IDELAY_VALUE (12), .ODELAY_VALUE (12), .REFCLK_FREQUENCY (200.0)

)IODELAY_INST ( .C(1'b0), .CE(1'b0), .DATAIN(1'b0), .IDATAIN(IDATAIN), .INC(1'b0), .ODATAIN(ODATAIN), .RST(1'b0), .T(TSCONTROL), .DATAOUT(DATAOUT)

);ODDR #(

.DDR_CLK_EDGE ("SAME_EDGE"),

.INIT (1'b0),

.SRTYPE ("SYNC"))ODDR_INST ( .C(clk), .CE(1'b1), .D1(D1), .D2(D2), .R(1'b0), .S(1'b0), .Q(ODATAIN)

); ODDR #(

.DDR_CLK_EDGE ("SAME_EDGE"),

.INIT (1'b0),

.SRTYPE ("SYNC"))TRI_ODDR_INST ( .C(clk), .CE(1'b1), .D1(T1), .D2(T2), .R(1'b0), .S(1'b0), .Q(TSCONTROL)

);IDELAYCTRL IDELAYCTRL_INST ( .REFCLK(refclk), .RST(RST), .RDY()

);

I/O ピン 1 つにおいて、 双方向 IODELAY の機能性を使用する 2 つのケースが重要です。 1 つは、

出力 I/O が入力に切り替えられる場合に双方向 IODELAY を使用するケースです。 図 7-11 に、

ODDR フ リ ップフロ ップから送信される TSCONTROL ネッ トによって設定されて入力モードへ

切り替わる IOB および IODELAY を示します。 MUX E および F でそれぞれ IOB 入力パス と IDELAY_VALUE が選択されるよ うに制御されています。 OBUF はト ラ イステートです。

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 335UG190 (v4.5) 2009 年 1 月 9 日

入力/出力遅延エレメン ト (IODELAY)R

図 7-11 : ト ライステートが無効の場合での、 IODELAY と入力モードの IOB

IODELAY_02_082107

IOB

IODELAY T

Q1Q2

T2

CLK

CLK

MUX E

DelayChain

ODATAINIDATAIN

MUX F

OBUF PAD

IBUF

D1

T1

D2

ODELAY_VALUE

IDELAY_VALUE

ODDR TSCONTROL

ODATAIN

DATAOUT

ODDR

IDDR

336 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

図 7-12 に、 出力 I/O が ト ラ イステート制御によって入力へと切り替わる場合の適切な信号タイ ミ

ングを示します。 図のスイ ッチ特性は、 『Virtex-5 データシート 』 に記述されています。

OBUFT ピンの動作は、 ODDR フ リ ップフロ ップから送信される TSCONTROL 信号のステート

で制御されます。 ト ライステート制御による OBUF でのデータ受信と、 PAD から IDDR フ リ ップ

フロ ップへの送信はパラレルであ り、 PAD がト ラ イステート制御で駆動される前または後で有効

になるク ロ ッ クエッジに対応した IDDR フ リ ップフロップ入力 の 終値は、 IDELAY_VALUE 値で調整されます。 ト ライステートが PAD への伝搬を制御し、 IODELAY が入力に方向転換した

後、 IDDR セッ ト アップ タイムを決定付ける要素は、 IDELAY_VALUE やザイ リ ンクスのスピー

ド仕様で定義されているタイ ミ ング パラ メータ、 そして ISE ツールで設定されるパラ メータに基

づきます。

図 7-12 : IOB が出力から入力へ切り替わる際での IODELAY のタイ ミング図

IODELAY_03_082107

ODDR CLK

IDDR CLK

Pad to IDDR Setup Time is:

TIOPI + TIODDO_IDATAIN + TIDOCKD

(where TIODDO_IDATAIN is a

function of IDELAY_VALUE)

Previous PADOutput Value

New PADInput Value

TSCONTROL

PAD

ODDR CLK to IDELAY ready

TOCKQ

TIOTP

TIODDO_T

ODDR CLK to 3-statedeassertion time.

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 337UG190 (v4.5) 2009 年 1 月 9 日

入力/出力遅延エレメン ト (IODELAY)R

2 つ目のケースは、入力の I/O が出力へ切り替わる際に双方向 IODELAY を使用する場合です。図 7-13 に、 ODDR T フ リ ップフロップから送信される ト ラ イステートの TSCONTROL 信号によっ

て出力モードへ切り替わる IOB と IODELAY を示します。MUX E および F でそれぞれ IOB 出力

パスと ODELAY_VALUE が選択されるよ うに制御されています。 OBUF はト ラ イステートでは

なくなり、 PAD を駆動します。

図 7-13 : ト ライステートが有効な場合での出力モードの IODELAY および IOB

IODELAY_04_082107

IOB

IODELAY T

Q1Q2

T2

CLK

CLK

MUX E

DelayChain

ODATAINIDATAIN

MUX F

OBUF PAD

IBUF

D1

T1

D2

ODELAY_VALUE

IDELAY_VALUE

ODDR TSCONTROL

ODATAIN

DATAOUT

ODDR

IDDR

338 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

図 7-14 に、 入力 I/O が ト ラ イステート制御によって出力へと切り替わる場合の適切な信号タイ ミ

ングを示します。 図のスイ ッチ特性は、 『Virtex-5 データシート 』 に記述されています。

IOB での OBUF の ト ラ イステート動作と ODDR フ リ ップフロ ップから PAD へのタイ ミ ングはパ

ラレルです。 PAD がト ラ イステートで駆動される前または後で有効になる ODDR CLK ピンのク

ロ ッ ク エッジに対応した 終出力値は、 ODELAY_VALUE の値を設定するこ とで調節できます。

ト ライステートが PAD への伝搬を制御し、 IODELAY が方向転換した後、 IODELAY エレ メン ト (ODELAY_VALUE を設定 ) を通過する ODDR フ リ ップフロ ップの Clock-to-Out タイムは、単に PAD の Clock-to-Out タイムを決定します。

IDELAYCTRL のまとめ

IODELAY または ISERDES プリ ミ ティブの IOBDELAY_TYPE 属性が、 FIXED または VARIABLE の場合は、 IDELAYCTRL モジュールをインスタンシエートする必要があ り ます。 IDELAYCTRL モジュールは、 領域内の各遅延エレ メン ト (IODELAY) を調整し、 プロセス、 電圧、 温度による影響を抑制します (340 ページの図 7-17 を参照 )。 IDELAYCTRL モジュールは、ユーザー指定の REFCLK を使用して IODELAY を制御します。

図 7-14 : IOB が入力から出力へ切り替わる際での IODELAY のタイ ミング図

IODELAY_05_082107

ODDR CLK

DATAOUT

Previous PADinput value

TSCONTROL

PAD

Clock to DATAOUT is variablebased on internal timing theODELAY_VALUE (0-63)

Clock-to-Out withODELAY_VALUE = 0

Clock to PAD being driven or TOCKQ + TIODDO_ODATAIN + TIOOP

TOCKQ

TIOTP

TOCKQ + TIODDO_ODATAIN

Clock-to-Out withODELAY_VALUE = 63

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 339UG190 (v4.5) 2009 年 1 月 9 日

入力/出力遅延エレメン ト (IODELAY)R

IDELAYCTRL プリ ミテ ィ ブ

図 7-15 に、 IDELAYCTRL プリ ミ ティブを示します。

IDELAYCTRL ポート

RST - リセッ ト

リセッ ト入力ピン (RST) は、アクティブ High の非同期リセッ トです。 正常に IODELAY を動作させるため、 コンフ ィギュレーシ ョ ン後 (REFCLK 信号が安定している と き ) に IDELAYCTRL はリセッ ト しなければなり ません。 このと き、 リセッ ト パルス幅 TIDELAYCTRL_RPW が必要です。 IDELAYCTRL は、 必ずコンフ ィギュレーシ ョ ン後にリセッ ト される必要があ り ます。

REFCLK - リファレンス クロック

リ ファレンス ク ロ ッ ク (REFCLK) は、 IDELAYCTRL が同じ領域内にあるすべての IODELAY モジュールを制御するために使用される時間参照用のクロ ッ クです。 このクロ ッ クは、 必ずグローバル ク ロ ッ ク バッファ (BUFGCTRL) で駆動して ください。 指定した IODELAY 精度 (TIDELAYRESOLUTION) を確実にするには、 REFCLK を、 「FIDELAYCTRL_REF ± 特定の ppm 範囲 (IDELAYCTRL_REF_PRECISION)」 にして ください。 REFCLK は、 ユーザー指定のソース、PLL または DCM から直接供給され、 グローバル ク ロ ッ ク バッファに配線する必要があ り ます。

RDY - Ready 信号

Ready (RDY) 信号は、 ある特定の領域にある IODELAY モジュールが調整変更されたと きにアサート されます。 REFCLK が High または Low を 1 クロ ッ ク以上継続する と、RDY 信号がディアサート されます。 RDY 信号が Low にディアサート される と、 IDELAYCTRL モジュールはリセット しなければなり ません。 インプ リ メンテーシ ョ ン ツールで、 RDY 信号を未接続に ( 無視 ) するよ うに設定できます。 図 7-16 に、 RDY および RST のタイ ミ ング関係を示します。

IDELAYCTRL のタイ ミ ング

表 7-12 に、 IDELAYCTRL のスイ ッチング特性を示します。

図 7-15 : IDELAYCTRL プリ ミテ ィブ

REFCLK RDY

RST

IDELAYCTRL

ug190_7_10_041206

表 7-12 : IDELAYCTRL のスイッチング特性

シンボル 説明

FIDELAYCTRL_REF REFCLK 周波数

IDELAYCTRL_REF_PRECISION REFCLK 精度

TIDELAYCTRLCO_RDY IDELAYCTRL のリセッ ト /スタート アップの準備完了

340 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

図 7-16 に示すよ うに、 Virtex-5 FPGA の RST はエッジ ト リ ガ信号です。

IDELAYCTRL の位置

IDELAYCTRL モジュールは、 すべてのクロ ッ ク領域の I/O カラム内にあ り ます。IDELAYCTRL モジュールは、 クロ ッ ク領域内のすべての IDELAY モジュールを調整します。 クロ ッ ク領域の定義は、 第 1 章 の 「ク ロ ッ ク リ ソース」 を参照して ください。

図 7-17 に、 IDELAYCTRL モジュールの位置関係を示します。

図 7-16 : RST と RDY のタイ ミング関係

RST

REFCLK

RDYug190_7_11_041206

TIDELAYCTRLCO_RDY

図 7-17 : DELAYCTRL モジュールの位置関係

1 Clock Region

CMT

CMT

Configuration

Left I/OColumn

Center I/OColumn

Right I/OColumn

IDELAYCTRL

ug190_7_12_041206

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 341UG190 (v4.5) 2009 年 1 月 9 日

入力/出力遅延エレメン ト (IODELAY)R

IDELAYCTRL の使用法および設計のガイド ライン

このセクシ ョ ンでは、 Virtex-5 デバイスの IDELAYCTRL モジュールの使用法、 設計のガイ ド ライン、 推奨使用法について説明します。

LOC 制約を使用せずに IDELAYCTRL をインスタンシエートする場合

LOC 制約を使用せずに IDELAYCTRL をインスタンシエートする場合は、 HDL コードで IDELAYCTRL インスタンスを 1 つインスタンシエート して ください。 インプリ メンテーシ ョ ン ツールが自動的に IDELAYCTRL インスタンスをデバイス全体に複製します。 IDELAYCTRL インスタンスがク ロ ッ ク領域に複製されても使用されない場合、 この余分なインスタンスは ISE ソフ ト ウェアで自動的に削除されます。 インスタンシエート した IDELAYCTRL インスタンスの RST および REFCLK 入力ポートに接続している信号は、 複製された IDELAYCTRL インスタンスのそれぞれの入力ポートに接続されます。

次に、 2 つの特殊なケースを示します。

1. RDY ポート を無視する場合、 すべての複製された IDELAYCTRL インスタンスの RDY 信号

は未接続です。

RDY 出力ポート を未接続のままにして、 LOC 制約を使用せずに IDELAYCTRL プリ ミ ティブをインスタンシエートする場合の VHDL および Verilog は、 『ラ イブラ リ ガイ ド』 に示しています。

図 7-18 に、 IDELAYCTRL コンポーネン ト をインスタンシエート した後の回路図を示します。

2. RDY ポートが接続されている場合、 クロ ッ ク領域数に相当する幅の AND ゲートが 1 つイン

スタンシエート され、 インスタンシエート されて複製された IDELAYCTRL インスタンスの

RDY 出力は、 この AND ゲートの入力に接続されます。 ツールによ り、 インスタンシエート さ

れた IDELAYCTRL インスタンスの RDY ポートに接続された信号名が、 AND ゲートの出力

に割り当てられます。

RDY 出力ポートは接続し、 LOC 制約を使用せずに IDELAYCTRL プリ ミ ティブをインスタンシエートする場合の VHDL および Verilog は、 『ラ イブラ リ ガイ ド』 に示しています。

図 7-18 : LOC 制約を使用せずに IDELAYCTRL をインスタンシエート - RDY は未接続

.

.

.

REFCLK

.

.

.

Replicated forall IDELAYCTRL

sites

RST

.

.

.

RDY signal ignored

Auto-generated bymapper tool

Instantiated by user

REFCLK RDY

RSTIDELAYCTRL

IDELAYCTRL

IDELAYCTRL

REFCLK RDY

RST

REFCLK RDY

RST

ug190_7_13_041206

342 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

図 7-19 に、 IDELAYCTRL コンポーネン ト をインスタンシエート した後の回路図を示します。

LOC 制約を使用して IDELAYCTRL をインスタンシエートする場合

IDELAYCTRL モジュールを も効果的に使用する方法は、 すべての IDELAYCTRL インスタンスの配置を定義して固定するこ とです。 ロケーシ ョ ン (LOC) 制約を使用して IDELAYCTRL インスタンスをインスタンシエートする と配置を固定できます。 遅延エレ メン ト を使用しているすべての ISERDES および IDELAY コンポーネン トの配置を定義してください (IDELAY_TYPE 属性を FIXED または VARIABLE に設定 )。 定義付けが完了する と、 IDELAYCTRL の位置を選択できるよ うになり、 LOC 制約を指定できます。 ザイ リ ンクスは、 LOC 制約を適用した IDELAYCTRL モジュールを使用するこ とを推奨します。 IDELAY (IDELAY_TYPE は FIXED または VARIABLE モード ) を使用しない場合は、 そのクロ ッ ク領域の IDELAYCTRL に LOC 制約を割り当てないでください。

ロケーシ ョ ン制約

各 IDELAYCTRL モジュールには、 X 座標と Y 座標があり ます (X : 横軸、 Y : 縦軸 ) 。 ロケーショ ン制約を適用するには、 IDELAYCTRL インスタンスに LOC プロパティ を指定します。 IDELAYCTRL の配置における命名規則は、CLB の配置の命名規則と は異なり ます。 IDELAYCTRL の場合は、 LOC プロパティ を別のアレイに転用できます。

IDELAYCTRL インスタンスに LOC プロパティを指定する方法は 2 つあ り ます。

1. UCF ファ イルに LOC 制約を挿入する。

2. HDL デザイン ファ イルに LOC 制約を直接組み込む。

UCF ファイルに LOC 制約を挿入する場合

次の構文を使用して、 UCF ファ イルに LOC 制約を挿入します。

INST "instance_name" LOC=IDELAYCTRL_X#Y#;

図 7-19 : LOC 制約を使用せずに IDELAYCTRL をインスタンシエート - RDY は接続

REFCLK

RST

RDY

Instantiated by user

REFCLK RDY

RSTIDELAYCTRL

IDELAYCTRL

IDELAYCTRL

REFCLK RDY

RST

REFCLK RDY

RST

ug190_7_14_041306

.

.

.

.

.

.

Replicated forall IDELAYCTRL

sites

.

.

.

Auto-generated bymapper tool

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 343UG190 (v4.5) 2009 年 1 月 9 日

入力/出力遅延エレメン ト (IODELAY)R

HDL デザイン ファイルに LOC 制約を直接組み込む場合

次の構文を使用して、 Verilog デザイン ファ イルに LOC 制約を組み込みます。

// synthesis attribute loc of instance_name is "IDELAYCTRL_X#Y0#";

VHDL コードの場合、LOC 制約は VHDL 属性で記述します。 次のよ う な構文で制約を宣言してから、 制約を使用してください。

attribute loc : string;

宣言後、 LOC 制約は次のよ うに指定されます。

attribute loc of instance_name:label is "IDELAYCTRL_X#Y0#";

『ラ イブラ リ ガイ ド』 に、 LOC 制約がある IDELAYCTRL プリ ミ ティブをインスタンシエートする場合の VHDL および Verilog についての説明があ り ます。

図 7-20 に、 IDELAYCTRL コンポーネン ト をインスタンシエート した後の回路図を示します。

IDELAYCTRL のインスタンシエートにおいて、 LOC 制約を使用する場合と使用しない

場合

LOC 制約を使用して IDELAYCTRL モジュールをインスタンシエートする場合と、 LOC 制約を使用せずに IDELAYCTRL モジュールをインスタンシエートする場合があ り ます。 配置制約されていない IDELAYCTRL モジュールに IP コアをインスタンシエート し、 また別の部分に LOC 制約を使用せずに IDELAYCTRL モジュールをインスタンシエートする場合、 インプリ メンテーシ ョン ツールによ り、 次の動作が実行されます。

• 「 LOC 制約を使用して IDELAYCTRL をインスタンシエート する場合」 で説明したよう に、

LOC IDELAYCTRL インスタンスをインスタンシエート します。

• すべてのクロッ ク領域に、配置制約されていない IDELAYCTRL インスタンスを組み込むため、

配置制約されていない IDELAYCTRL インスタンスを複製します。

• 配置制約されていない IDELAYCTRL インスタンスの RST および REFCLK 入力ポートに接

続している信号は、 複製された IDELAYCTRL インスタンスの各入力ポートに接続されます。

• 配置制約されていない IDELAYCTRL インスタンスの RDY ポートが無視される場合は、複製

された IDELAYCTRL インスタンスのすべての RDY 信号も無視されます。

図 7-20 : LOC 制約を使用した IDELAYCTRL のインスタンシエート

REFCLK RDY

RST

rdy_1

rst_1

rst_2

rst_n

.

.

. .

REFCLK

.

.

.

.

..

IDELAYCTRL_1

REFCLK RDY

RST

rdy_2IDELAYCTRL_2

REFCLK RDY

RST

rdy_nIDELAYCTRL_n

ug190_7_15_041306

344 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

• 配置制約されていない IDELAYCTRL インスタンスの RDY ポートが接続されている場合、配

置制約されていない RDY ポートおよび複製されたインスタンスの RDY ポートは、 自動生成

された AND ゲートに接続されます。 インプ リ メンテーシ ョ ン ツールによ り、 配置制約されて

いないインスタンスの RDY ポートに接続された信号名が、 AND ゲート の出力に割り当てら

れます。

• 配置制約されたインスタンス (RST、 REFCLK、 RDY) のすべてのポートは、 それぞれ独立し

ており、 複製されたインスタンスからも独立しています。

さまざまな使用法の VHDL および Verilog テンプレートは、 『ラ イブラ リ ガイ ド』 に示します。 次の例は、 RDY 信号が接続しており、 配置制約されていない IDELAYCTRL インスタンスのインスタンシエート を示しています。 RDY 信号を無視するこ と も可能です。

図 7-21 に、 IDELAYCTRL コンポーネン ト をインスタンシエート した後の回路図を示します。

図 7-21 : さまざまな IDELAYCTRL エレメン ト を使用した混合インスタンシエーシ ョ ン

REFCLK

RST_NOLOC

rst_n

RDY_NOLOC

rdy_n

Instantiated withoutLOC Constraint

Instantiated withLOC Constraint

REFCLK RDY

RSTIDELAYCTRL_noloc

IDELAYCTRL_noloc

IDELAYCTRL_noloc

REFCLK RDY

RST

REFCLK RDY

RST

ug190_7_16_041306

REFCLK RDY

RSTIDELAYCTRL_n

rst_2

rdy_2REFCLK RDY

RSTIDELAYCTRL_2

rst_1

rdy_1REFCLK RDY

RSTIDELAYCTRL_1

.

.

.

.

.

.

Replicated forall IDELAYCTRL

sites

.

.

.

Auto-generatedby mapper tool

.

.

.

.

.

.

.

.

.

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 345UG190 (v4.5) 2009 年 1 月 9 日

OLOGIC リソースR

LOC 制約を使用せずに複数の IDELAYCTRL をインスタンシエートする場合

LOC プロパティなしで複数の IDELAYCTRL インスタンスをインスタンシエートするこ とはできません。 これを実行する と インプ リ メンテーシ ョ ン ツールでエラーが発生します。

OLOGIC リソース

OLOGIC は、 2 つの主要ブロッ クで構成されており、 1 つは出力データ パスのコンフ ィギュレーシ ョ ン用、 も う 1 つはト ラ イステート制御パスのコンフ ィギュレーシ ョ ン用です。 これらの 2 つのブロ ッ クには、共通クロ ッ ク (CLK) があ り ますが、イネーブル信号 (OCE と TCE) は異なり ます。 表 7-1 および表 7-2 で示すよ うに、 両ブロ ッ クには個別の SRVAL 属性で制御される非同期および同期セッ ト / リセッ ト (SR および REV 信号 ) があ り ます。

出力およびト ライステート パスは、 次のモードで個別にコンフ ィギュレーシ ョ ンできます。

• エッジ ト リ ガ D 型フ リ ップフロ ップ

• DDR モード (SAME_EDGE または OPPOSITE_EDGE)

• レベル認識ラ ッチ

• 非同期/組み合わせ

図 7-22 に、 OLOGIC ブロ ッ ク内のさまざまなロジッ ク リ ソースを示します。

このセクシ ョ ンでは、 OLOGIC リ ソースを使用した場合のさまざまな機能について説明します。 OLOGIC リ ソース間のすべての接続は、 ザイ リ ンクスのソフ ト ウェアを使用して行います。

組み合わせ出力データおよびト ライステート制御パス

組み合わせ出力パスを使用して、 FPGA から出力ド ライバ ( または出力ド ライバ制御 ) まで直接接続します。 次のよ う な場合に、 組み合わせ出力パスを使用できます。

1. FPGA 内のロジッ ク リ ソースから出力データまたはト ライステート 制御までがレジスタなしの

直接接続である場合。

2. [Pack I/O Register/Latches into IOBs] がオフに設定されている場合。

出力 DDR のまとめ (ODDR)Virtex-5 デバイスには、 OLOGIC ブロ ッ ク内に専用レジスタがあ り、 出力 DDR レジスタをインプ リ メン トできます。 この機能は、 ODDR プリ ミ ティブをインスタンシエート した場合に使用で

図 7-22 : OLOGIC ブロックの図

D1

D2

T1

T2

TCE

CLK

SR

REV

QTQ

CE

CK

REVSR

ug190_7_17_041206

D1

D2

D1

D2

OCE

QOQ

CE

CK

REVSR

346 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

きます。 OLOGIC を使用中、 DDR マルチプレクサ処理は自動的に実行されます。 マルチプレクサを手動で制御する必要はあ り ません。 この制御はクロ ッ クで行われます。

ODDR プリ ミ ティブには、 ク ロ ッ ク入力が 1 つあ り ます。 立ち下がりエッジ データは、 入力クロ ッ クをローカル反転したクロ ッ クを使用します。 I/O タイルへ接続するすべてのクロッ クはマルチプレクスされています。 ILOGIC ブロ ッ ク間または OLOGIC ブロ ッ ク間でクロ ッ クは共有していません。 ODDR プリ ミ ティブでは、 次の動作モードを使用できます。

• OPPOSITE_EDGE モード

• SAME_EDGE モード

SAME_EDGE モードは、 Virtex-4 アーキテクチャ と同じモードです。 このモードを使用する と、ODDR ク ロ ッ クの立ち上がりエッジで、 ODDR プリ ミ ティブの両方のデータ入力を同時に取得できるよ うになり ます。 これによ り、 CLB およびクロ ッ ク リ ソースを節約でき、 パフォーマンスが向上します。 このモードを実行するには、 DDR_CLK_EDGE 属性を使用します。 このモードは、ト ライステート制御もサポート しています。 次のセクシ ョ ンでは、 各モードについて説明します。

OPPOSITE_EDGE モード

OPPOSITE_EDGE モードでは、 ク ロ ッ ク (CLK) の両エッジを使用して、 2 倍のスループッ トで FPGA ファブ リ ッ クからデータを取得します。 この構造は、 Virtex-II、 Virtex-II Pro、 および Virtex-4 FPGA インプ リ メンテーシ ョ ンと類似しています。 両出力は、 IOB のデータ入力またはトライステート制御入力に転送されます。 図 7-23 に、 OPPOSITE_EDGE モードを使用した出力 DDR のタイ ミ ング図を示します。

SAME_EDGE モード

この方法を使用した場合、 同一クロ ッ ク エッジで、 IOB にデータを送るこ とができます。 同一クロ ッ ク エッジで IOB にデータを送るこ とによ り、 セッ ト アップ タイムの違反を回避できます。 また、 CLB レジスタを使用する場合に生じるレジスタ間の遅延を 小限に抑えるこ とができ、 大

図 7-23 : OPPOSITE_EDGE モードの出力 DDR タイ ミング

ug190_7_18_041206

CLK

OCE

OQ

D1

D2

D1A D2A D1B

D1A D1B D1C D1D

D2A D2B D2C D2D

D2B D1C D2C D1D

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 347UG190 (v4.5) 2009 年 1 月 9 日

OLOGIC リソースR

の DDR 周波数で実行できます。 図 7-24 に、 SAME_EDGE モードを使用した出力 DDR のタイ ミング図を示します。

クロック転送

出力 DDR を使用すると 、 複製したク ロッ クを出力に転送できます。 これは、 ク ロッ ク と DDR データを同様の遅延で伝搬する場合、 複数クロッ クの生成、 またすべてのクロッ ク ロード に独自のクロッ ク ド ライバがある場合での複数クロッ ク生成に大変有効です。 この手法を実行する場合は、ODDR プリ ミ ティ ブの D1 入力を High に、 D2 入力を Low に接続します。 ザイリ ンクスは、 この手法を使用して FPGA ファブリ ッ クから出力ピンへクロッ クを転送すること を推奨しています。

出力 DDR プリ ミテ ィブ (ODDR)図 7-25 に ODDR プリ ミ ティブ ブロ ッ ク図、 表 7-13 に ODDR ポート信号、 表 7-14 に ODDR プリ ミ ティブで使用できる属性およびデフォルト値を示します。

図 7-24 : SAME_EDGE モードの出力 DDR のタイ ミング

ug190_7_19_041206

CLK

OCE

OQ

D1

D2

D1A D2A D1B

D1A D1B D1C D1D

D2A D2B D2C D2D

D2B D1C D2C D1D

図 7-25 : ODDR プリ ミテ ィブ ブロック図

表 7-13 : ODDR ポート信号

ポート名 ファンクシ ョ ン 説明

OQ データ出力 (DDR) ODDR レジスタ出力

CLK クロ ッ ク入力ポート CLK ピンは、 ク ロ ッ ク入力ピンを示す

ug190_7_20_012207

C

CE

D1

S

R

Q

D2 ODDR

348 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

ODDR の VHDL および Verilog テンプレート

『ラ イブラ リ ガイ ド』 には、 VHDL および Verilog を使用した ODDR モジュールのインスタンシエーシ ョ ン テンプレートがあ り ます

OLOGIC タイ ミ ング モデル

このセクショ ンでは、OLOGIC ブロッ クに関連するすべてのタイ ミ ングついて説明します。 表 7-15 に、『 Virtex-5 データシート 』 に記載されている表「 OLOGIC スイッ チ特性」 を用いて、 ファンクショ ンおよび制御信号の説明を示します。

CE クロ ッ ク イネーブル ポート

CE は、 クロ ッ ク イネーブル ピンを示す。 Low にアサー

ト された場合、 このポートはポート Q の出力クロ ッ クを

無効にする

D1 、 D2 データ入力 ODDR レジスタ入力

R リセッ ト 同期/非同期リセッ ト ピン リセッ トは High にアサート さ

れる

SR セッ ト 同期/非同期セッ ト ピン。 セッ ト は High にアサート される

表 7-14 : ODDR 属性

属性名 説明 設定可能な値

DDR_CLK_EDGE ク ロ ッ ク エッジの ODDR 動作モード

を設定する OPPOSITE_EDGE (デフォルト )、 SAME_EDGE

INIT Q ポートの初期値を設定 0 (デフォルト )、 1

SRTYPE ク ロ ッ ク (C) のセッ ト / リセッ ト タイプ ASYNC、 SYNC (デフォルト )

表 7-13 : ODDR ポート信号 (続き)

ポート名 ファンクシ ョ ン 説明

表 7-15 : OLOGIC スイッチ特性

シンボル 説明

セッ トアップ/ホールド

TODCK/TOCKD CLK に対する D1/D2 ピンのセッ ト アップ/ホールド

TOOCECK/TOCKOCE CLK に対する OCE ピンのセッ ト アップ/ホールド

TOSRCK/TOCKSR CLK に対する SR/REV ピンのセッ ト アップ/ホールド

TOTCK/TOCKT CLK に対する T1/T2 ピンのセッ ト アップ/ホールド

TOTCECK/TOCKTCE CLK に対する TCE ピンのセッ ト アップ/ホールド

クロッ クから出力

TOCKQ CLK から OQ/TQ 出力まで

TRQ SR/REV ピンから OQ/TQ 出力まで

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 349UG190 (v4.5) 2009 年 1 月 9 日

OLOGIC リソースR

タイ ミング特性

図 7-26 に、 OLOGIC 出力レジスタのタイ ミ ングを示します。

クロック イベン ト 1

• ク ロ ッ ク イベン ト 1 よ り TOOCECK 前に、 出力クロ ッ ク イネーブル信号が出力レジスタの

OCE 入力で High (有効) になり、 出力レジスタでデータ受信が可能になり ます。

• ク ロッ ク イベント 1 より TODCK 前に、 出力レジスタの D1 入力で出力信号が High (有効) になり 、 ク ロッ ク イベント 1 より TOCKQ 後に Q 出力に反映されます。

クロック イベン ト 4

ク ロ ッ ク イベン ト 4 よ り TOSRCK 前に、 SR 信号 ( この場合同期リセッ ト と してコンフ ィギュレーシ ョ ン ) が High ( 有効 ) になり、 出力レジスタを リセッ ト します。 ク ロ ッ ク イベン ト 4 よ り TRQ 後に Q 出力に反映されます。

図 7-26 : OLOGIC 出力レジスタのタイ ミング特性

1 2 3 4 5

CLK

D1

OCE

SR

OQ

TOCKQ

TODCK

TOOCECK

TOSRCK

ug190_7_21_041206

350 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

図 7-27 に、 OLOGIC ODDR レジスタのタイ ミ ングを示します。

クロック イベン ト 1

• ク ロ ッ ク イベン ト 1 よ り TOOCECK 前に、ODDR レジスタの OCE 入力で ODDR クロ ッ ク イネーブル信号が High (有効) にな り、 データ送信が可能にな り ます。 ODDR レジスタの OCE信号が CLK の立ち上がりエッジと立ち下がりエッジを ト グルする場合は注意が必要です。 また、 両ク ロ ッ ク エッジに対するレジスタ セッ ト アップ タイムを満たす必要もあ り ます。

• ク ロ ッ ク イベン ト 1 (CLK の立ち上がりエッジ) よ り TODCK 前に、 ODDR レジスタの D1 入力でデータ信号が High (有効) になり、 クロ ッ ク イベン ト 1 よ り TOCKQ 後に、 OQ 出力に反

映されます。

クロック イベン ト 2

• ク ロ ッ ク イベン ト 2 (CLK の立ち下がりエッジ) よ り TODCK 前に、 ODDR レジスタの D2 入力でデータ信号 D2 が High (有効) になり、 ク ロ ッ ク イベン ト 2 よ り TOCKQ 後に、 OQ 出力

に反映されます (この場合、 OQ 出力は変更しない)。

クロック イベン ト 9

ク ロ ッ ク イベン ト 9 (CLK の立ち上がりエッジ ) よ り TOSRCK 前に、 SR 信号 ( この場合、 同期リセッ ト と してコンフ ィギュレーシ ョ ン ) が High ( 有効 ) になり、 ODDR レジスタを リセッ ト します。 ク ロ ッ ク イベン ト 9 よ り TRQ 後に、 OQ 出力に反映され ( この場合、 OQ 出力は変化しない）、ODDR レジスタを リセッ ト します。 ク ロ ッ ク イベン ト 10 よ り TRQ 後に、 OQ 出力に反映されます ( この場合、 OQ 出力は変化しない )。

図 7-27 : OLOGIC ODDR レジスタのタイ ミング特性

1 2 3 4 5 6 7 8 9 10 11

TODCK

TOOCECK

TODCK

TOSRCK

TRQ

CLK

D1

D2

OCE

SR

OQTOCKQ

ug190_7_22_012407

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 351UG190 (v4.5) 2009 年 1 月 9 日

OLOGIC リソースR

図 7-28 に、 OLOGIC ト ラ イステート レジスタのタイ ミ ングを示します。

クロック イベン ト 1

• ク ロ ッ ク イベン ト 1 よ り TOTCECK 前に、 ト ラ イステート レジスタの TCE 入力でト ライス

テート ク ロ ッ ク イネーブル信号が High (有効) になり、 ト ラ イステート レジスタへのデータ

送信が可能になり ます。

• ク ロ ッ ク イベン ト 1 よ り TOTCK 前に、ト ライステート レジスタの T 入力でト ライステート信

号が High (有効) になり、 クロ ッ ク イベン ト 1 よ り TOCKQ 前に、パッ ドが再びハイ インピー

ダンスになり ます。

クロック イベン ト 2

• ク ロ ッ ク イベン ト 2 よ り TOSRCK 前に、 SR 信号 (この場合同期リセッ ト と してコンフ ィギュ

レーシ ョ ン) が High (有効) になり、 クロ ッ ク イベン ト 2 よ り TRQ 後に、 ト ラ イステート レジ

スタが リセッ ト されます。

図 7-29 に IOB DDR ト ラ イステート レジスタ タイミ ングを示します。 これは、 OPPOSITE_EDGE モード の DDR を使用した例です。 その他のモード の場合は、 321 ページの図 7-4 に示す適切なレイテンシを追加してく ださい。

図 7-28 : OLOGIC ト ライステート レジスタのタイ ミング特性

1 2 3 4 5

CLK

T1

TCE

SR

TQ

TOCKQ TRQ

TOTCK

TOTCECK

TOSRCK

UG190_7_23_041106

352 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 7 章 : SelectIO ロジック リソースR

クロック イベン ト 1

• ク ロ ッ ク イベン ト 1 よ り TOTCECK 前に、 ト ラ イステート ODDR レジスタの TCE 入力でト ラ

イステート ク ロ ッ ク イネーブル信号が High (有効) になり、ト ラ イステート レジスタへのデー

タ送信が可能になり ます。 ODDR レジスタの TCE 信号が CLK の立ち上がりエッジと立ち下

がりエッジを ト グルする場合は注意が必要です。 また、 両ク ロ ッ ク エッジに対するレジスタ

セッ ト アップ タイムを満たす必要もあ り ます。

• ク ロ ッ ク イベン ト 1 (CLK の立ち上がりエッジ) よ り TOTCK 前に、 ト ライステート レジスタ

の T1 入力で ト ラ イステー ト信号 T1 入力が High (有効) にな り、 ク ロ ッ ク イベン ト 1 よ り

TOCKQ 後に TQ 出力に反映されます。

クロック イベン ト 2

• ク ロ ッ ク イベン ト 2 (CLK の立ち下がりエッジ) よ り TOTCK 前に、 ト ライステート レジスタ

の T2 入力でト ラ イステート信号 T2 が High (有効) になり、 クロ ッ ク イベン ト 2 よ り TOCKQ後に TQ 出力に反映されます (この場合、 TQ 出力は変化しない)。

クロック イベン ト 9

• ク ロッ ク イベント 9 (CLK の立ち上がり エッ ジ) より TOSRCK 前に、 SR 信号 (この場合、 同期

リ セッ ト と してコンフィ ギュレーショ ン ) が High (有効) になり 、ト ライステート レジスタをリ

セッ ト します。 ク ロッ ク イベント 9 よ り TRQ 後に TQ 出力に反映され (この場合、 TQ 出力は

変化しない)、 ト ラ イステート レジスタをリ セッ ト します。 ク ロッ ク イベント 10 よ り TRQ 後に TQ 出力に反映されます (この場合、 TQ 出力は変化しない）。

図 7-29 : OLOGIC ODDR ト ライステート レジスタのタイ ミング特性

1 2 3 4 5 6 7 8 9 10 11

TOTCK

TOTCECK

TOTCK

TOSRCK

TRQ

CLK

T1

T2

TCE

SR

TQTOCKQ

ug190_7_24_041106

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 353UG190 (v4.5) 2009 年 1 月 9 日

R

第 8 章

アドバンス SelectIO ロジック リソース

はじめに

このユーザー ガイ ドの 第 6 章 ～第 8 章では、 Virtex-5 FPGA の I/O の機能について説明します。

• 第 6 章 では、入力レシーバと出力ド ライバの電気的特性および業界規格との互換性について説

明します。

• 第 7 章 では、 SDR または DDR データの送受信専用のレジスタ構造について説明します。

• 本章では、 次の追加リ ソースについて説明します。

♦ 入力 Serial-to-Parallel コンバータ (ISERDES) および出力 Parallel-to-Serial コンバータ

(OSERDES) は、非常に高速な I/O データ レート をサポートするため、内部ロジッ クは

大で I/O の 1/10 の速度で動作できます。

♦ Bitslip サブモジュールは、 ト レーニング パターンを使用してワードの境界を検出し、デー

タ とその境界を一致させます。

入力 Serial-to-Parallel ロジック リソース (ISERDES)Virtex-5 FPGA の ISERDES は、 高速なソース同期アプリケーシ ョ ンの実現を容易にするために設計された、 特定のクロ ッキングと ロジッ ク機能を備えた Serial-to-Parallel コンバータです。 ISERDES を使用するこ とによって、 デシ リアライザを FPGA ファブ リ ッ クで設計する際に、 タイミ ングが一層複雑になるこ とを回避できます。

ISERDES には、 次の機能があ り ます。

• 専用デシ リアライザ/Serial-to-Parallel コンバータ

ISERDES デシ リ アライザによって、 FPGA ファブ リ ッ クでの入力データ周波数と一致させる

必要なく、 高速でデータを転送できます。 このコンバータは、 シングル データ レー ト (SDR)およびダブル データ レー ト (DDR) の両方をサポー ト し ます。 SDR モードでは、 Serial-to-Parallel コンバータが 2、 3、 4、 5、 6、 7 または 8 ビッ ト幅のパラレル ワードを作成し、 DDRモードでは、 4、 6、 8 または 10 ビッ ト幅のパラレル ワードを作成します。

• Bitslip サブモジュール

Bitslip サブモジュールを使用するこ とによって、 FPGA ファブ リ ッ クに入るパラレル データ

ス ト リームの順序を並べ替えるこ とができます。 このサブモジュールは、 ト レーニング パター

ンがある ト レーニング ソース同期インターフェイスに使用できます。

• ス ト ローブ ベースのメモリ インターフェイス専用サポート

ISERDES には、 OCLK 入力ピンを含む専用回路があ り、 ブロ ッ ク内でス ト ローブから FPGAク ロ ッ ク ド メ インへの切り換えを行います。 このため、 パフォーマンスが向上し、 インプ リ メ

ンテーシ ョ ンが簡潔になり ます。

• ネッ ト ワーキング インターフェイス専用サポート

354 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 8 章 : アドバンス SelectIO ロジック リソースR

図 8-1 に、 ISERDES のブロ ッ ク図の主要なコンポーネン ト と機能を示します。

ISERDES プリ ミテ ィブ (ISERDES_NODELAY)Virtex-5 デバイスの ISERDES プリ ミ ティブは、 図 8-2 に示す ISERDES_NODELAY です。

図 8-1 : ISERDES ブロック図

D

CLKDIV

Serial to ParallelConverter

BITSLIPModule

CEModule

OCLK

CLK

CE1

CE2

Q1 - Q6

SHIFTOUT1/2

SHIFTIN1/2

RST

Bitslipug190_8_01_050906

図 8-2 : ISERDES プリ ミテ ィブ

BITSLIP

CE1

CE2

CLK

CLKDIV

CLKB

D

OCLK

SHIFTIN1

SHIFTIN2

RST

SHIFTOUT1

SHIFTOUT2

Q5

Q6

Q3

Q4

Q1

Q2

ug190_8_02_112607

ISERDES_NODELAYPrimitive

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 355UG190 (v4.5) 2009 年 1 月 9 日

入力 Serial-to-Parallel ロジック リソース (ISERDES)R

表 8-1 に、 ISERDES_NODELAY プリ ミ ティブのポート を示します。

ISERDES_NODELAY ポート

レジスタ付き出力 - Q1 ～ Q6

出力ポート Q1 から Q6 は、 ISERDES_NODELAY モジュールのレジスタ付き出力です。 1 つの ISERDES_NODELAY ブロッ クは 大 6 ビッ ト までサポート可能 ( 例、 1:6 デシ リ アル化 ) です。 また、 6 よ り大きい ( 大 10) ビッ ト幅のサポート も可能です （「ISERDES でのビッ ト幅の拡張」 を参照）。 受信される 初のデータ ビッ トは、 出力 Q の 上位に現れます。

図 8-3 に示すよ うに、 OSERDES の入力のビッ ト順序は、 ISERDES_NODELAY ブロ ッ クの出力のビッ ト順序と逆になり ます。 たとえば、 FEDCBA の LSB A が OSERDES の D1 入力に配置され、 同じビッ ト A が ISERDES_NODELAY ブロ ッ クの Q6 から出力されます。 つま り、 D1 は OSERDES への 下位入力、 Q6 は ISERDES_NODELAY ブロ ッ クの 下位出力になり ます。ビッ ト幅の拡張が実行される と、 マスタの OSERDES の D1 が 下位入力に、 スレーブの ISERDES_NODELAY ブロッ クの Q4 が 下位出力になり ます。

表 8-1 : ISERDES ポート一覧とその定義

ポート名 タイプ 幅 説明

Q1 - Q6 出力 各 1 レジスタ付き出力。 「レジスタ付き出力 - Q1 ～ Q6」 を参照。

SHIFTOUT1 出力 1 データ幅拡張用のキャ リー出力。 スレーブ IOB の SHIFTIN1 に接続。 「ISERDES でのビッ ト幅の拡張」 を参照。

SHIFTOUT2 出力 1 データ幅拡張用のキャ リー出力。 スレーブ IOB の SHIFTIN2 に接続。 「ISERDES でのビッ ト幅の拡張」 を参照。

BITSLIP 入力 1 Bitslip 処理を開始。 「Bitslip 処理 - BITSLIP」 を参照。

CE1CE2

入力 各 1 クロ ッ ク イネーブル入力。 「ク ロ ッ ク イネーブル入力 - CE1 および CE2」 を参照。

CLK 入力 1 高速クロ ッ ク入力。 シ リアル入力データ ス ト リームをク ロ ッ ク。「高速クロ ッ ク入力 - CLK」 を参照。

CLKB 入力 高速セカンダ リ ク ロ ッ ク入力。 シ リアル入力データ ス ト リームをク ロッ ク。 常に CLK に接続。

CLKDIV 入力 1 分周クロ ッ ク入力。 遅延エレメン ト、 デシ リアライズされたデータ、 Bitslip サブモ

ジュールおよび CE ユニッ トへのクロ ッ ク入力。 「分周ク ロ ッ ク入力 - CLKDIV」 を参照。

D 入力 1 IOB からのシ リ アル入力データ。 「IOB からのシ リアル入力データ - D」 を参照。

OCLK 入力 1 メモ リ アプリ ケーシ ョ ン用の高速クロ ッ ク入力。 「ス ト ローブ ベースのメモ リ イン

ターフェイス用の高速クロ ッ ク - OCLK」 を参照。

SHIFTIN1 入力 1 データ幅拡張用のキャ リー入力。 マスタ IOB の SHIFTOUT1 に接続。 「ISERDES でのビッ ト幅の拡張」 を参照。

SHIFTIN2 入力 1 データ幅拡張用のキャ リー入力。 マスタ IOB の SHIFTOUT2 に接続。 「ISERDES でのビッ ト幅の拡張」 を参照。

RST 入力 1 アクティ ブ High リ セッ ト 。「 リ セッ ト 入力- RST」 を参照。

356 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 8 章 : アドバンス SelectIO ロジック リソースR

Bitslip 処理 - BITSLIP

BITSLIP ピンがアサート される と ( アクティブ High)、 CLKDIV に同期して Bitslip 処理が実行されます。 その結果、 Bitslip が実行されるごとに、 Q1 ～ Q6 出力ポートに現れるデータが、 バレル シフタのよ うに 1 つシフ ト します (DDR と SDR では動作が異なり ます )。 詳細は、「BITSLIP サブモジュール」 を参照してください。

クロック イネーブル入力 - CE1 および CE2

ISERDES_NODELAY ブロッ クには、それぞれ入力クロ ッ ク イネーブル モジュールが含まれます ( 図 8-4)。

NUM_CE = 1 の場合、 CE2 入力は使用されず、 CE1 入力は、 ISERDES_NODELAY の入力レジスタに直接接続されるアクティブ High のクロ ッ ク イネーブルになり ます。 NUM_CE = 2 の場合、CE1 と CE2 入力の両方が使用され、CE1 が CLKDIV サイクルの 1/2 の間 ISERDES_NODELAY をイネーブルにし、 CE2 が残りの 1/2 サイクルの間 ISERDES_NODELAY をイネーブルにします。 図 8-4 に示すよ うに、 内部クロ ッ ク イネーブル信号の ICE が CE1 および CE2 入力から派生 します。 367 ページの図 8-12 に示すよ うに、 ICE は FF0、 FF1、 FF2、 FF3 レジスタのクロ ッ ク

図 8-3 : ISERDES_NODELAY ポートの Q1–Q6 出力のビッ ト順序

F EQ D

OSERDES ISERDESData Bits

D1D C B A

A

D2B

D3C

D4D

D5E

D6

Q1

Q2

Q3

Q4

Q5

Q6F

F

E

D

C

B

A

CLKDIV_TX CLK_TX CLK_RX CLKDIV_RX

UG190_8_03_100307

図 8-4 : 入力クロック イネーブル モジュール

D

ARCE1R

ICE

NUM_CE ICECLKDIV

1 CE1X

2 CE2R0

2 CE1R1

(To ISERDES Input Registers)CE1 Q

RST

CLKDIV

D

ARCE2R

CE2 Q

RST

CLKDIV

UG190_8_04_110707

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 357UG190 (v4.5) 2009 年 1 月 9 日

入力 Serial-to-Parallel ロジック リソース (ISERDES)R

イネーブル入力を駆動します。 残りのレジスタには、 367 ページの図 8-13 に示すよ うにクロ ッ ク入力があ り ません。

ク ロ ッ ク イネーブル モジュールは CLKDIV でクロ ッ ク入力される 2:1 Serial-to-Parallel コンバータ と して機能します。 ISERDES_NODELAY を DDR モードの 1:4 デシ リアル化回路と して構成する場合、 特に、 双方向メモ リ インターフェイスではこのクロ ッ ク イネーブル モジュールが必要となり ます。 属性 NUM_CE = 2 に設定する と、 クロ ッ ク イネーブル モジュールが有効になり、CE1 および CE2 ポートが共に使用可能になり ます。 NUM_CE = 1 の場合、 CE1 のみ使用でき、 通常のクロ ッ ク イネーブルと して機能します。

高速クロッ ク入力 - CLK

入力シ リアル データ ス ト リームでは、 高速クロ ッ ク入力 (CLK) がクロ ッ ク と して使用されます。

高速クロッ ク入力 - CLKB

入力シ リアル データ ス ト リームでは、 高速セカンダ リ クロ ッ ク入力 (CLKB) がクロ ッ ク と して使用されます。 CLKB は SDR と DDR モードの両方で CLK に接続される必要があ り ます。

分周クロッ ク入力 - CLKDIV

通常、分周クロ ッ ク入力 (CLKDIV) は CLK の分周バージ ョ ンであ り、周波数はデシ リアル化の幅によって異なり ます。 これは、 Serial-to-Parallel コンバータの出力、 Bitslip サブモジュール、 および CE モジュールを駆動します。

IOB からのシリアル入力データ - D

シ リアル入力データ ポート (D) は、 ISERDES_NODELAY のシ リ アル ( 高速 ) データ入力ポートです。 このポートは、 すべての Virtex-5 FPGA の I/O リ ソースに接続でき、 すべての I/O 規格に対応します。

ス ト ローブ ベースのメモリ インターフェイス用の高速クロッ ク - OCLK

スト ローブ ベースのメ モリ インターフェイスでは、 OCLK クロッ ク入力がデータ転送を同期します。ISERDES_NODELAY の OCLK は、 OSERDES の CLK ポート と 同じ配線を共有します。

OCLK ク ロ ッ ク入力は、 ス ト ローブ ベースのメモリ データをフ リーランニングのクロ ッ ク ド メ インに送信するために使用されます。 OCLK は、 CLK 入力のス ト ローブと同じ周波数のフ リーランニング FPGA ク ロ ッ クです。図 8-5 は、 CLK から OCLK へのド メ イン送信を示しています。 ド メイン送信のタイ ミ ングは、 IDELAY などを使用して、 CLK 入力へのス ト ローブ信号の遅延を調整する と設定できます。 このド メ イン送信のタイ ミ ングを設定する例は、 XAPP858 「High-Performance DDR2 SDRAM Interface in Virtex-5 Devices」 などのメモリ関連のアプリ ケーシ ョ ン ノートに記述されています。 INTERFACE_TYPE が NETWORKING の場合、 このポートは使用されません。

リセッ ト入力- RST

リセッ ト入力がある と、 CLK および CLKDIV ド メ インのすべてのデータ フ リ ップフロ ップの出力が非同期に Low に駆動されます。 タイ ミ ングがク リ ティカルな CLK ド メ インで実行される ISERDES_NODELAY 回路では、 内部の専用回路が使用され、 RST 入力がリ タイ ミ ングされ、CLKDIV ド メ インと同期のリセッ ト信号が生成されます。 RST 入力を リ タイ ミ ングする ISERDES_NODELAY 回路があるので、 ユーザーが提供する必要があるのは、 CLKDIV 周波数ドメ インのタイ ミ ングを満たす RST 入力へのリセッ ト パルスだけです。 このため、RST は 低でも CLKDIV サイクル 1 回分の間 High に駆動される必要があ り ます。

複数の ISERDES_NODELAY ポート を含むインターフェイスを構築する場合、 そのインターフェイスのすべての ISERDES_NODELAY ポートが同期している必要があ り ます。 RST 入力の内部リタイ ミ ングは、 同じ リセッ ト パルスを受信する ISERDES_NODELAY ブロ ッ クすべてが同時にリセッ トから解除されるよ うに設計されています。 364 ページの図 8-9 は、 複数の ISERDES_NODELAY ポートの リセッ ト タイ ミ ングを示しています。

358 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 8 章 : アドバンス SelectIO ロジック リソースR

ISERDES_NODELAY 属性

表 8-2 に、 適用可能なすべての ISERDES_NODELAY 属性および各属性の説明を示します。 これらの属性を UCF、 VHDL、 または Verilog コードに適用する場合の詳細は、 『ISE ソフ ト ウェア マニュアル』 を参照してください。

BITSLIP_ENABLE 属性

BITSLIP_ENABLE 属性によって、 Bitslip サブモジュールが使用可能になり ます。 有効な値は、TRUE および FALSE ( デフォルト ) です。 BITSLIP_ENABLE は、 INTERFACE_TYPE が NETWORKING の場合は TRUE に、 MEMORY の場合は FALSE に設定する必要があ り ます。TRUE に設定する と Bitslip サブモジュールが BITSLIP 信号に対応します。 FALSE の場合には、Bitslip サブモジュールがバイパスされます。 詳細は、 「BITSLIP サブモジュール」 を参照してください。

DATA_RATE 属性

DATA_RATE 属性は、 入力データ ス ト リームがシングル データ レート (SDR) であるか、 ダブル データ レート (DDR) であるかを指定します。 有効な設定値は SDR および DDR であ り、デフォルトは DDR です。

DATA_WIDTH 属性

DATA_WIDTH 属性は、 Serial-to-Parallel コンバータのパラレル データ出力幅を指定します。 有効な値は INTERFACE_TYPE および DATA_RATE 属性で決定されます。 推奨されるデータ幅については、 表 8-3 を参照してください。

表 8-2 : ISERDES 属性

属性名 説明 値 デフォルト値

BITSLIP_ENABLE Bitslip サブモジュールを使用するか、 または

バイパスするかを指定。 「BITSLIP_ENABLE 属性」 を参照。

ブール代数 : TRUE または FALSE

FALSE

DATA_RATE 入力されるデータ ス ト リーム レート を SDR または DDR 処理のいずれかに指定。 「DATA_RATE 属性」 を参照。

文字列 : SDR または DDR DDR

DATA_WIDTH Serial-to-Parallel コンバータの幅を指定。 適切

な値は DATA_RATE 属性で設定した 値 (SDR または DDR) によって異なる。 「DATA_WIDTH 属性」 を参照。

整数 : 2、 3、 4、 5、 6、 7、 8、 10DATA_RATE = DDR の場合、 4、6、 8、 10DATA_RATE = SDR の場合、 2、3、 4、 5、 6、 7、 8

4

INTERFACE_TYPE ISERDES_NODELAY を使用するモデルを選

択。 「INTERFACE_TYPE 属性」 を参照。

文字列 : MEMORY または NETWORKING

MEMORY

NUM_CE クロ ッ ク イネーブル数を指定。 「NUM_CE 属性」 を参照。

整数 : 1 または 2 2

SERDES_MODE データ幅を拡張する場合に ISERDES_NODELAY モジュールをマスタに

するかスレーブにするかを指定。 「SERDES_MODE 属性」 を参照。

文字列 : MASTER または SLAVE MASTER

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 359UG190 (v4.5) 2009 年 1 月 9 日

入力 Serial-to-Parallel ロジック リソース (ISERDES)R

DATA_WIDTH を 6 よ り大きい値に設定した場合は、 ISERDES_NODELAY のペアをマスタ と スレーブと して構成する必要があ り ます。 詳細は、 「ISERDES でのビッ ト幅の拡張」 を参照して ください。 ビッ ト幅は、 MEMORY モードでは拡張できません。

INTERFACE_TYPE 属性

INTERFACE_TYPE 属性は、 ISERDES_NODELAY を メモリ モードまたはネッ ト ワーク モードのいずれにするかを指定します。 有効な設定値は MEMORY または NETWORKING であ り、 デフォルトは MEMORY です。

INTERFACE_TYPE を NETWORKING に設定する と、 Bitslip サブモジュールが使用可能となり、OCLK ポートは未使用になり ます。 Bitslip モジュールが NETWORKING モードで使用されない場合、 BITSLIP_ENABLE は TRUE に設定する必要があ り ます。 MEMORY に設定する と、Bitslip サブモジュールは使用不可とな り (BITSLIP_ENABLE は FALSE に設定する必要あ り )、OCLK ポートが使用できます。

図 8-5 は、 MEMORY モードの場合の ISERDES_NODELAY 内部接続を示しています。

NUM_CE 属性

NUM_CE 属性は、 使用するクロ ッ ク イネーブル (CE1 および CE2) 数を指定します。 設定可能な値は 1 および 2 であ り、 デフォルトでは 2 です。

表 8-3 : 推奨されるデータ幅

INTERFACE_TYPE DATA_RATE 推奨されるデータ幅

NETWORKINGSDR 2、 3、 4、 5、 6、 7、 8

DDR 4、 6、 8、 10

MEMORYSDR None

DDR 4

図 8-5 : MEMORY モードの場合の ISERDES_NODELAY の内部接続

Q1D

CLK

ICE

ICE

ICE

ICE

OCLK

CLKDIV

Q2

Q3

Q4

ug190_8_05_100307

FF0 FF2 FF6

FF1 FF3 FF7

FF4 FF8

FF5 FF9

360 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 8 章 : アドバンス SelectIO ロジック リソースR

SERDES_MODE 属性

SERDES_MODE 属性は、 データ幅を拡張する際に、 ISERDES モジュールにマスタまたはスレーブのいずれかを指定します。 有効な設定値は MASTER および SLAVE であ り、 デフォルトは MASTER です。 詳細は、 「ISERDES でのビッ ト幅の拡張」 を参照して ください。

ISERDES_NODELAY のクロック手法

ネッ トワーキング インターフェイス タイプ

シ リアルからパラレルへの変換プロセスでは、 CLK と CLKDIV の位相関係は重要です。 CLK と CLKDIV の位相はト レランス内で揃います ( 理想 )。 FPGA には CLK および CLKDIV の位相関係の要件を満たすためのクロ ッ ク配置方法が複数あ り ます。 ネッ ト ワーキング インターフェイス タイプを使用する ISERDES_NODELAY ブロ ッ クに有効なクロ ッ ク配置は次の場合のみです。

• CLK は BUFIO で、 CLKDIV は BUFR で駆動

• CLK は DCM で、 CLKDIV は同じ DCM の CLKDV 出力で駆動

• CLK は PLL で、 CLKDIV は同じ PLL の CLKOUT[0:5] で駆動

メモリ インターフェイス タイプ

メモ リ インターフェイス タイプを使用する ISERDES_NODELAY ブロ ッ クに有効なクロ ッ ク配置は次の場合のみです。

• CLK は BUFIO または BUFG で駆動

• OCLK は DCM で、 CLKDIV は同じ DCM の CLKDV で駆動

• PLL は OCLK で、 CLKDIV は同じ PLL の CLKOUT[0:5] で駆動

図 8-6 は、 BUFIO および BUFR を使用したク ロ ッ ク配置を示しています。 CLK および CLKDIV 入力の位相は名目上揃っている必要があ り ます。 たとえば、 図 8-6 の CLK および CLKDIV が ISERDES 入力で反転される と、 ク ロ ッ ク配置が有効な BUFIO/BUFR コンフ ィギュレーシ ョ ンであったと しても、 ク ロ ッ クは位相不一致になってしまいます。 CLK および OCLK 間には、 位相関係はあ り ません。 CLK から OCLK ド メ インへの安定したデータ送信には、 キャ リブレーシ ョ ンを実行する必要があ り ます。 CLK と OCLK 間のデータ送信の詳細については、 「ス ト ローブ ベースのメモ リ インターフェイス用の高速クロッ ク - OCLK」 を参照して ください。

ISERDES でのビッ ト幅の拡張

2 つの ISERDES モジュールを使用する と、 1:6 よ り大きな Serial-to-Parallel コンバータを作成できます。 すべての I/O タイルには、 2 つの ISERDES モジュールがあ り、 一方がマスタ、 も う一方がスレーブです。 マスタ ISERDES の SHIFTOUT ポート をスレーブ ISERDES の SHIFTIN ポートに接続するこ とによって、 Serial-to-Parallel コンバータを 大で 1:10 (DDR) または 1:8 (SDR) まで拡張できます。

図 8-6 : lBUFIO および BUFR を使用したクロック配置

BUFIO

ClockInput

UG190_8_06_110807

BUFR (÷X)

ISERDES_NODELAY

CLK

CLKDIV

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 361UG190 (v4.5) 2009 年 1 月 9 日

入力 Serial-to-Parallel ロジック リソース (ISERDES)R

図 8-7 に、 マスタおよびスレーブ ISERDES モジュールを使用した 1:10 DDR Serial-to-Parallel コンバータのブロ ッ ク図を示します。 スレーブ ISERDES 上にあるポート Q3 から Q6 は、 パラレル インターフェイスの 後の 4 ビッ トに使用されます。

差動入力の場合、 マスタ ISERDES がその差動入力ペアの正の側にある必要があ り ます。 入力が差動入力ではない場合、 スレーブ ISERDES に接続された入力バッファは使用できません。

Serial-to-Parallel コンバータ ビッ ト幅拡張のガイ ド ライン

1. 2 つの ISERDES は隣接したマスタおよびスレーブ ペアである必要があ り ます。 ビッ ト幅の拡

張は MEMORY モードでは使用できないので、 ISERDES モジュールは両方と も

NETWORKING モードにする必要があ り ます。

2. マスタ ISERDES に対する SERDES_MODE 属性を MASTER に、スレーブ ISERDES に対す

る SERDES_MODE 属性を SLAVE に設定します ( 「SERDES_MODE 属性」 を参照)。

3. スレーブの SHIFTIN ポート をマスタの SHIFTOUT ポートに接続します。

4. スレーブは、 入力と してポート Q3 ～ Q6 のみを使用します。

5. 図 8-7 では、 DATA_WIDTH をマスタおよびスレーブの両方に適用しています。

ISERDES レイテンシ

ISERDES インターフェイス タイプが MEMORY の場合、 OCLK ステージを介したレイテンシは 1 CLKDIV サイクル分になり ますが、 ISERDES を介したレイテンシの合計は、 CLK および OCLK ク ロ ッ ク入力間の位相関係によって異なり ます。 ISERDES インターフェイス タイプが NETWORKING の場合、 レイテンシは 2 CLKDIV サイ クル分になり ます。 367 ページの図 8-12 および 367 ページの図 8-13 は、 ネッ ト ワーキング モードのレイテンシを表した図を示しています。 メモ リ モードに比べて、 ネッ ト ワーキング モードで余分にレイテンシの CLKDIV サイクルがかかるのは、 Bitslip サブモジュールがあるからです。

図 8-7 : 幅を拡張した ISERDES のブロック図

Q1D

Data Input

Q2Q3Q4

ISERDES(Slave)

SERDES_MODE=SLAVE

Q5Q6

Q1DQ2Q3Q4

ISERDES(Master)

SERDES_MODE=MASTER

Q5Q6

SHIFTOUT1 SHIFTOUT2

SHIFTIN1 SHIFTIN2

Data_internal [0:5]

Data_internal [6:9]

ug190_8_07_100307

362 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 8 章 : アドバンス SelectIO ロジック リソースR

ISERDES タイ ミング モデルおよびパラメータ

表 8-4 では、『Virtex-5 データシート 』 に記載されている ISERDES のスイ ッチング特性の機能および制御信号について説明します。

表 8-4 : ISERDES スイッチング特性

シンボル 説明

制御ラインのセッ トアップ/ホールド

TISCCK_BITSLIP/ TISCKC_BITSLIP CLKDIV に対する BITSLIP ピンのセッ ト アッ プ/ホールド

TISCCK_CE /TISCKC_CE CLK に対する CE ピン (CE1) のセッ ト アップ/ホールド

TISCCK_CE /TISCKC_CE CLKDIV に対する CE ピン (CE2) のセッ ト アッ プ/ホールド

データ ラインのセッ トアップ/ホールド

TISDCK_D / TISCKD_D CLK に対する D ピンのセッ ト アップ/ホールド

CLK に対する D ピンのセッ ト アップ/ホールド

CLK に対する D ピンのセッ ト アップ/ホールド

TISDCK_DDR / TISCKD_DDR CLK に対する DDR モードの D ピンのセッ ト アップ/ホールド

CLK に対する DDR モードの D ピンのセッ ト アップ/ホールド

CLK に対する DDR モードの D ピンのセッ ト アップ/ホールド

シーケンシャル遅延

TISCKO_Q CLKDIV から Q ピンで出力されるまでの遅延

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 363UG190 (v4.5) 2009 年 1 月 9 日

入力 Serial-to-Parallel ロジック リソース (ISERDES)R

タイ ミング特性

図 8-8 に示すタイ ミ ング図では、 モード (SDR/DDR) によってタイ ミ ング パラ メータ名が変更されます。 ただし、 これらのパラ メータ名は 2 つの ISERDES をカスケード接続して 10 ビッ ト幅に拡張する場合を含み、 バス入力幅が異なるこ とによっては変更されません。 DDR モードの場合、データ入力 (D) はすべての CLK エッジ ( 立ち上がりおよび立ち下がり ) でスイ ッチします。

図 8-8 に、 ISERDES への入力データのタイ ミ ング図を示します。

クロック イベン ト 1

• ク ロ ッ ク イベン ト 1 よ り TISCCK_CE 前に、 ク ロ ッ ク イネーブル信号が有効 (High) になり、

ISERDES でデータをサンプルできる状態になり ます。

クロック イベン ト 2

• ク ロ ッ ク イベン ト 2 よ り TISDCK_D 前に、入力データピン (D) が有効になり、入力データは次

の立ち上がりエッジでサンプルされます。

リセッ ト入力のタイ ミング

クロック イベン ト 1

図 8-9 に示すよ うに、 リセッ ト パルスは CLKDIV の立ち上がりエッジで生成されます。 このパルスは ISERDES0 と ISERDES1 に到達するまでに 2 つの異なるパスを使用し、それぞれのパスの伝搬遅延は異なり ます。 この伝搬遅延の違いは図に示されています。 各 ISERDES のリセッ ト パルスを受信する CLK サイクルが異なるよ うに、 ISERDES0 のパスは長く、 ISERDES1 へのパスは短くなり ます。 CLK と CLKDIV の内部リセッ トは、 RST 入力がアサート される と非同期にリセッ ト されます。

図 8-8 : ISERDES への入力データのタイ ミング図

ug190_8_08_100307

CLK

CE

TISCCK_CE

TISDCK_D

1 2

D

364 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 8 章 : アドバンス SelectIO ロジック リソースR

クロック イベン ト 2

リセッ ト パルスは、 CLKDIV の立ち上がりエッジでディアサート されます。 2 つの ISERDES の伝搬遅延の違いによ り、 2 つの異なる CLK サイクルで RST 入力のリセッ トが解除されます。 内部リ タイ ミ ングがない場合、 ISERDES1 が ISERDES0 の 1 CLK サイクル前にリセッ トが終了されます。 ISERDES は両方と も非同期です。

クロック イベン ト 3

RST 入力のリセッ ト信号の発生が CLKDIV に対して内部でリ タイ ミ ングされます。 これによ り、ISERDES0 と ISERDES1 が同期されます。

クロック イベン ト 4

RST 入力のリセッ ト信号の発生が CLK に対して内部でリ タイ ミ ングされます。

ISERDES の VHDL および Verilog インスタンシエーシ ョ ン テンプレート

すべてのプリ ミ ティブとサブモジュールの VHDL および Verilog インスタンシエーシ ョ ン テンプレートが、 ライブラ リ ガイ ドに記載されています。

VHDL 記述の場合、 各テンプレートにコンポーネン ト宣言セクシ ョ ンとアーキテクチャ セクシ ョンがあ り ます。

両セクシ ョ ンを VHDL デザイン ファ イルに挿入する必要があ り ます。 アーキテクチャ セクシ ョ ンのポート マップには、 デザインの信号名を含めます。

BITSLIP サブモジュール

Virtex-5 デバイスにあるすべての ISERDES ブロ ッ クには、 Bitslip サブモジュールが含まれます。 これは、 ソース同期のネッ ト ワーキング タイプ アプリ ケーシ ョ ンでのワード アライ メン トに使用されます。 Bitslip は、 ISERDES ブロ ッ ク内でパラレル データを並べ替え、 デシ リアライザで受信される繰り返しのシ リアル パターンすべての組み合わせが FPGA ファブ リ ッ クに現れるよ うにし

図 8-9 : リセッ トから同期で発生する 2 つの ISERDES

UG190_8_09_110707

CLKDIV

ISERDES0Signal at

RST InputISERDES1

ISERDES0

ISERDES1

ISERDES0

ISERDES1

CLK

ClockEvent 1

ClockEvent 2

ClockEvent 3

ClockEvent 4

Internal Reset(CLKDIV)

Internal Reset(CLK)

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 365UG190 (v4.5) 2009 年 1 月 9 日

入力 Serial-to-Parallel ロジック リソース (ISERDES)R

ます。 通常、 この繰り返しのシ リアル パターンはト レーニング パターンと呼ばれ、 多数のネッ トワーキングおよびテレコム規格でサポート されています。

Bitslip の処理

ISERDES ブロ ッ クの Bitslip ピンをアサートするこ とによって、 パラレル サイ ドで入力シ リ アル データ ス ト リームが並べ替えられます。 これは、 ト レーニング パターンが確認されるまで繰り返されます。 図 8-10 に、 SDR および DDR モードでの Bitslip 処理の結果を示します。 こ こで示すのは、 データ幅が 8 の場合です。 また、 Bitslip の処理は CLKDIV に同期します。 SDR モードでは、Bitslip の処理ごとに出力パターンが左に 1 つずつシフ ト します。 一方、 DDR モードでは、 Bitslip の処理ごとに、 右への 1 シフ ト と左への 3 シフ トが交互に行われます。 こ こに示す例では、 8 回目の Bitslip の処理で出力パターンが 初のパターンに戻り ます。 尚、 こ こではシ リアル データが 8 ビッ トの繰り返しのパターンであるこ とを前提と しています。

図 8-10 : Bitslip の処理例

ug190_8_10_100307

BitslipOperationsExecuted

OutputPattern (8:1)

00100111010011101001110000111001011100101110010011001001

10010011Initial1234567

Bitslip Operation in SDR Mode

BitslipOperationsExecuted

OutputPattern (8:1)

10010011100111000100111001110010001110011100100111100100

00100111Initial1234567

Bitslip Operation in DDR Mode

366 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 8 章 : アドバンス SelectIO ロジック リソースR

図 8-11 に、 Bitslip_ENABLE を TRUE に設定、 1:8 SDR モードで構成された ISERDES を示します。 2 つの ISERDES モジュールがマスタ と スレーブと して構成され、 データ幅は 8 です。

Bitslip サブモジュールを使用する際のガイド ライン

BITSLIP_ENABLE 属性を TRUE に設定します。 BITSLIP_ENABLE を FALSE に設定する と、Bitslip ピンの影響はあ り ません。 モジュールをマスタ とスレーブと して構成する場合は、 両モジュールの BITSLIP_ENABLE 属性を TRUE に設定する必要があ り ます。

Bitslip の処理を開始するには、 BITSLIP ポート を CLKDIV で 1 サイクル間 High にアサートする必要があ り ます。 SDR モードの場合、 Bitslip を CLKDIV で 2 サイ クル間連続してアサートするこ とはできません。 つま り、 2 つの Bitslip をアサートする場合は、 その間に Bitslip を 低限 CLKDIV で 1 サイ クル間ディアサート しなければなり ません。 SDR および DDR モードいずれの場合でも、 アサート された Bitslip 入力を ISERDES がキャプチャしてから、 Bitslip が挿入された ISERDES 出力 Q1 ～ Q6 が CLKDIV によってサンプルされるまでの合計レイテンシは CLKDIV の 2 サイクル分になり ます。

Bitslip タイ ミング モデルおよびパラ メータ

このセクシ ョ ンでは、 1:4 DDR コンフ ィギュレーシ ョ ンの Bitslip コン ト ローラに関連するタイ ミング モデルについて説明します。データ (D) は、 4 ビッ トの ト レーニング パターン ABCD を繰り返します。 ISERDES のパラレル出力 Q1 ～ Q4 に現れる ABCD の配列パターンは 4 つ (ABCD、BCDA、 CDAB、 DABC) あ り ます。 ユーザーのダウンス ト リーム ロジッ クでは、 これら 4 つの配列のうち 1 つだけが意味を持ち、 ISERDES の Q1 ～ Q4 出力からデータを読み出すこ とができます。 この場合、 ABCD は意味を持たせるためのワード アライ メン ト と して考えられます。 Bitslip をアサートする と、 ユーザーには可能な ABCD 配列パターンがすべて提示され、 予測される配列

図 8-11 : Bitslip コンフ ィギュレーシ ョ ンの回路図

Initial1st

Bitslip2nd

Bitslip3th

Bitslip4th

Bitslip5th

Bitslip6th

Bitslip7th

BitslipBITSLIP_ENABLE = TRUE

BITSLIP_ENABLE = TRUE

BITSLIP

BITSLIP

Bitslip signal from system

8th Bitslip(Back to initial)

Q1D

1001 0011

Q2(Q7)Q3(Q8)Q4

ISERDES(Slave)

SERDES_MODE=SLAVE

IOB

Q5Q6

Q1DQ2Q3Q4

ISERDES(Master)

SERDES_MODE=MASTER

Q5Q6

100100

11

110010

01

111001

00

011100

10

001110

01

100111

00

010011

10

001001

11

100100

11

SHIFTOUT1 SHIFTOUT2

SHIFTIN1 SHIFTIN2

ug190_8_11_100307

(Repeating Pattern)

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 367UG190 (v4.5) 2009 年 1 月 9 日

入力 Serial-to-Parallel ロジック リソース (ISERDES)R

(ABCD) を選択できるよ うにな り ます。 図 8-12 に、 2 つの Bitslip 動作のタイ ミ ングおよび対応する ISERDES パラレル出力 Q1 ～ Q4 のリアライ メン ト を示します。

クロック イベン ト 1

初のワード CDAB が ISERDES の入力サイ ドのレジスタへサンプルされます。 Bitslip ピンはアサート されていません。 つま り、 ワードは再アライ メン ト されずに ISERDES へ送られます。

クロック イベン ト 22 番目のワード CDAB が ISERDES の入力サイ ドのレジスタへサンプルされます。 こ こで Bitslip ピンがアサート されます。 これによ り、 Bitslip コン ト ローラによってすべてのビッ トが内部で 1 ビッ ト分右方向へシフ ト されます。

クロック イベン ト 33 番目のワード CDAB が ISERDES の入力サイ ドのレジスタへサンプルされます。 2 度目の Bitslip ピンがアサート されます。 これによ り、 Bitslip コン ト ローラによってすべてのビッ トが内部で 3 ビッ ト分左方向へシフ ト されます。

サンプルされた 初のワードは、 再アライ メン ト されずに CLKDIV の同じエッジで Q1–Q4 から出力されます。 図 8-13 に、 このサイ クル中に Q1–Q4 で出力された実際の入力ス ト リームのビット を示します。

クロック イベン ト 4

4 ワードの CD の 初の 2 ビッ トが ISERDES の入力側のレジスタへサンプルされます。 これと同じ CLKDIV のエッジでは、 サンプルされた 2 つ目のワードが 1 ビッ ト右にシフ ト された状態で

図 8-12 : Bitslip タイ ミング図ug190 8 12 100307

C D A B C D C DA B C D A B

CLK

BITSLIP

CLKDIV

D

1 2

Bitslip1 Bitslip2

43 5

Q4–Q1 CDAB BCDA ABCD

図 8-13 : 図 8-12 のデータ入力スト リーム (D) のビッ ト

ug190_c8_13_100307

C(2nd Bitslip, Rotate 3 Bits to Left)Q1–Q4 During Clock Event 5

B(1st Bitslip, Rotate 1 Bit to Right)Q1–Q4 During Clock Event 4

C D A B C D C DA B C D A B

C D A B C D C DA B C D A B

C D A B C D C DA B C D A B

A(No Bitslip)Q1–Q4 During Clock Event 3

368 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 8 章 : アドバンス SelectIO ロジック リソースR

Q1-Q4 に渡されます。 図 8-13 の B は、 このサイクル中の Q1-Q4 出力の入力ス ト リームからの実際のビッ ト を示しています。

Q1-Q4 の再アライ メン ト されたビッ トは CLKDIV ド メ インで FPGA ロジッ クへサンプルされます。 ISERDES がアサート された Bitslip 入力をキャプチャしてから、 再アライ メン ト された ISERDES 出力の Q1-Q4 が CLKDIV でサンプルされるまでのレイテンシの合計は、2 CLKDIV サイクルになり ます。

クロック イベン ト 5

3 ビッ ト左へシフ ト された状態でサンプルされた 3 つ目のワードが Q1-Q4 に渡されます。 図 8-13 の C は、 このサイ クル中の Q1-Q4 出力の入力ス ト リームからの実際のビッ ト を示しています。

出力 Parallel-to-Serial ロジック リソース (OSERDES)Virtex-5 の OSERDES は、 高速ソース同期インターフェイスの実現を容易にするよ う設計された、特定のクロ ッキングと ロジッ ク リ ソースを備えた Parallel-to-Serial コンバータです。 すべての OSERDES モジュールには、 データおよびト ライステート制御用の専用シ リ アライザがあ り ます。 データ シ リアライザおよびト ラ イステート シ リ アライザは共に SDR および DDR モードに設定できます。 大 6:1 までのデータ シ リアル化が可能です ( 「OSERDES でのビッ ト幅の拡張」 を使用した場合は 10:1)。 ト ラ イステートのシ リ アライズ化は 大 4:1 です。

図 8-14 に、 OSERDES ブロ ッ クのすべての主要なコンポーネン ト と機能を示します。

データ Parallel-to-Serial コンバータ

OSERDES ブロ ッ クにある データ Parallel-to-Serial コンバータは、 パラレル データの 2 から 6 ビッ ト をファブ リ ッ クから受信し ( 「OSERDES でのビッ ト幅の拡張」 を使用する場合は 10:1)、データをシ リアル化して、 OQ 出力から IOB に出力します。 パラレル データは、 データ入力の下位から 上位の順にシ リアル化されます。 つま り、 D1 入力ピンのデータが OQ ピンに送信される 初のデータになり ます。 データ Parallel-to-Serial コンバータは、 シングル データ レート (SDR) とダブル データ レート (DDR) の 2 つのモードで使用できます。

OSERDES では、CLK および CLKDIV の 2 つのクロ ッ クを使用し、データ レート を変換します。 CLK は高速シ リアル ク ロ ッ ク、 CLKDIV は分周パラレル クロ ッ クであ り、 これら 2 つのクロ ックは位相調整されているこ とが前提です。

リセッ トは、 使用する前に OSERDES に適用しておく必要があ り ます。 OSERDES には、 データフローを制御する内部カウンタが含まれます。 リセッ ト と CLKDIV を同期させるこ とができな

図 8-14 : OSERDES ブロック図

3-StateParallel-to-Serial Converter

DataParallel-to-Serial Converter

CLK

CLKDIV

SR

D1 - D6

OCE

TCE

T1 - T4TQ

IOB

OQ

ug190_8_14_100307

Output Driver

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 369UG190 (v4.5) 2009 年 1 月 9 日

出力 Parallel-to-Serial ロジック リソース (OSERDES)R

かった場合は、 予測しない出力になり ます。 表 8-5 に、 全モードの CLK および CLKDIV の関係を示します。

ト ライステート Parallel-to-Serial コンバータ

OSERDES モジュールには、 データの Parallel-to-Serial コンバータだけでなく、 IOB の ト ラ イステート制御の Parallel-to-Serial コンバータがあ り ます。 データの変換と異なり、 ト ライステート コンバータでは、パラレルで入力される ト ラ イステート信号の 大 4 ビッ ト までをシ リアル変換できます。 また、 ト ライステート コンバータはカスケード接続できません。

表 8-5 : データ Parallel-to-Serial コンバータにおける CLK/CLKDIV の関係

出力が SDR モードでの

入力データ幅

出力が DDR モードでの

入力データ幅CLK CLKDIV

2 4 2X X

3 6 3X X

4 8 4X X

5 10 5X X

6 - 6X X

7 - 7X X

8 - 8X X

370 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

第 8 章 : アドバンス SelectIO ロジック リソースR

OSERDES プリ ミテ ィブ

図 8-15 に OSERDES のプリ ミ ティブを示します。

OSERDES ポート

表 8-6 に、 OSERDES プリ ミ ティブで使用可能なポート を示します。

図 8-15 : OSERDES プリ ミテ ィブ

ug190_8_15_100307

CLK

CLKDIV

D1

D2

D3

D4

D5

D6

OCE

SHIFTIN1

SHIFTIN2

SR

T1

T2

T3

T4

TCE

OQ

SHIFTOUT1

SHIFTOUT2

TQ

OSERDESPrimitive

表 8-6 : OSERDES のポート とその説明

ポート名 タイプ 幅 説明

OQ 出力 1 データ パス出力。 「データ パス出力 - OQ」 を参照。

SHIFTOUT1 出力 1 データ幅拡張用のキャ リー出力であ り、 マスタ OSERDES の SHIFTIN1 に接続。 「OSERDES でのビッ ト幅の拡張」 を参照。

SHIFTOUT2 出力 1 データ幅拡張用のキャ リー出力であ り、 マスタ OSERDES の SHIFTIN2 に接続。 「OSERDES でのビッ ト幅の拡張」 を参照。

TQ 出力 1 ト ラ イステート制御出力。 「 ト ラ イステート制御出力 - TQ」 を参照。

CLK 入力 1 高速クロ ッ ク入力。 「高速クロ ッ ク入力 - CLK」 を参照。

CLKDIV 入力 1 分周クロ ッ ク入力であ り、 遅延エレ メン ト、 デシ リアライズされたデータ、 Bitslip サブモジュールおよび CE ユニッ トへのクロ ッ ク入力。 「分周ク ロ ッ ク入力 - CLKDIV」 を参照。

D1- D6 入力 各 1 パラレル データ入力。 「 パラレル データ入力 - D1 ～ D6」 を参照。

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出力 Parallel-to-Serial ロジック リソース (OSERDES)R

データ パス出力 - OQ

このポートは、 OSERDES モジュールのデータ出力ポートであ り、 入力ポート D1 のデータが 初に OQ に出力されます。 このポートによって、 データ Parallel-to-Serial コンバータの出力が IOB のデータ入力に接続されます。

ト ライステート制御出力 - TQ

このポートは、 OSERDES モジュールのト ライステート制御出力です。 このポート を使用する と、ト ライステート Parallel-to-Serial コンバータの出力が IOB の制御 / ト ラ イステート入力に接続されます。

高速クロッ ク入力 - CLK

この高速クロ ッ ク入力は、 Parallel-to-Serial コンバータのシ リ アル サイ ドを駆動します。

分周クロッ ク入力 - CLKDIV

この分周高速クロッ ク入力は、 Parallel-to-Serial コンバータのパラレル サイド を駆動します。 これは、 CLK ポート に接続されたクロッ クを分周したものです。

パラレル データ入力 - D1 ～ D6

すべての入力パラレル データは、 D1 ～ D6 ポートから OSERDES に入力されます。 これらのポートは FPGA ファブリ ッ クに接続され、 2 から 6 ビッ ト と して設定できます。 6:1 のシ リアル化はその一例です。 また、 6 よ り大きい ( 大 10) のビッ ト幅のサポート も可能です ( 「OSERDES でのビッ ト幅の拡張」 を参照してください )。

出力データ クロッ ク イネーブル - OCE

OCE は、 データ パスのアクティブ High ク ロ ッ ク イネーブルです。

パラレル ト ライステート入力 - T1 ～ T4

すべてのパラレル ト ラ イステート信号は、 T1 ～ T4 ポートから OSERDES に入力されます。 これらのポートは FPGA ファブリ ッ クに接続され、 1 または 4 ビッ ト と してコンフ ィギュレーシ ョ ンできます。

OCE 入力 1 出力データ クロッ ク イネーブル。 「 出力データ クロッ ク イネーブル - OCE」 を参照。

REV 入力 1 SR ピンを反転。 OSERDES ブロッ クでは使用不可。

SHIFTIN1 入力 1 データ幅拡張用のキャリ ー入力。 スレーブ OSERDES の SHIFTOUT1 に接続。 「 OSERDES でのビッ ト 幅の拡張」 を参照。

SHIFTIN2 入力 1 データ幅拡張用のキャリ ー入力。 スレーブ OSERDES の SHIFTOUT2 に接続。 「 OSERDES でのビッ ト 幅の拡張」 を参照。

SR 入力 1 セッ ト /リ セッ ト 。 このピンは、 OSERDES ブロックで非同期リ セッ ト と してのみ機能。

T1 - T4 入力 各 1 パラレル ト ライステート 入力。 「 パラレル ト ラ イステート 入力 - T1 ～ T4」 を参照。

TCE 入力 1 ト ライステート クロッ ク イネーブル。「 ト ライステート 信号クロッ ク イネーブル - TCE」 を参照。

表 8-6 : OSERDES のポート とその説明 (続き)

ポート名 タイプ 幅 説明

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第 8 章 : アドバンス SelectIO ロジック リソースR

ト ライステート信号クロッ ク イネーブル - TCE

TCE は、 ト ライステート制御パスのアクティブ High クロ ッ ク イネーブルです。

リセッ ト入力 - SR

リセッ ト入力がある と、 CLK および CLKDIV ド メ インのすべてのデータ フ リ ップフロ ップの出力が非同期に Low に駆動されます。 タイ ミ ングがク リ ティカルな CLK ド メ インで実行される OSERDES 回路では、 内部の専用回路が使用され、 SR 入力がリ タイ ミ ングされ、 CLK ド メ インと同期のリセッ ト信号が生成されます。 同様に、 SR 入力を リ タイ ミ ングして、 CLKDIV 周波数ドメ インと同期のリセッ ト信号を生成する専用の回路があ り ます。 SR 入力のリ タイ ミ ングを実行する OSERDES 回路が存在するので、 ユーザーが提供する必要があるのは、 CLKDIV 周波数ド メ イン (CLKDIV と同期 ) でタイ ミ ングを満たす SR 入力へのリセッ ト パルスだけです。 このため、SR は 低でも CLKDIV サイクル 1 回分の間 High に駆動される必要があ り ます。

複数の OSERDES ポート を含むインターフェイスを構築する場合、 すべての OSERDES ポートが同期している必要があ り ます。 SR 入力は内部でリ タイ ミ ングされるよ うに設計されているので、すべての OSERDES ブロ ッ クは互いに同期する リセッ トからの同じ リセッ ト パルスを受信します。 381 ページの図 8-20 は、 複数の OSERDES ポートの リセッ ト タイ ミ ングを示しています。

OSERDES 属性

表 8-7 に、 OSERDES プリ ミ ティブで使用可能な属性を示します。 この表には、 デフォルト値も記載します。

表 8-7 : OSERDES 属性の一覧

OSERDES 属性 説明 値 デフォルト値

DATA_RATE_OQ CLK に対して、 データ (OQ) をすべてのク

ロ ッ ク エッジで変化させるか、 立ち上がり

エッジごとに変化させるかを指定。

文字列 : SDR または DDR DDR

DATA_RATE_TQ ク ロ ッ クに対して、 ト ラ イステート (TQ) をす

べてのクロ ッ ク エッジで変化させるか、 立ち

上がりエッジごとに変化させるか、 または

バッファ と して構成するかを指定。

文字列 : BUF、 SDR または DDR

DDR

DATA_WIDTH Parallel-to-Serial データ コンバータの幅を指

定。 指定可能な値は DATA_RATE_OQ の設定

値によって異なる。

整数 : DATA_RATE_OQ = DDR の場合、 2、 3、 4、 5、 6、 7、 8、または 10。DATA_RATE_OQ = SDR の場合、

2、 3、 4、 5、 6、 7、 または 8

4

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出力 Parallel-to-Serial ロジック リソース (OSERDES)R

DATA_RATE_OQ 属性

DATA_RATE_OQ 属性は、 データ レートがシングル データ レート (SDR) であるか、 ダブル データ レート (DDR) であるかを指定します。 有効な設定値は SDR および DDR であ り、デフォルトは DDR です。

DATA_RATE_TQ 属性

DATA_RATE_TQ 属性は、 ト ライステート制御のレートがシングル データ レート (SDR) であるか、 ダブル データ レート (DDR) であるかを指定します。 有効な設定値は SDR および DDR であり、 デフォルトは DDR です。

DATA_WIDTH 属性

DATA_WIDTH 属性は、 Parallel-to-Serial コンバータのパラレル データ入力幅を指定します。 有効な値は DATA_RATE_OQ 属性によって異なり ます。 DATA_RATE_OQ を SDR に設定する と、DATA_WIDTH 属性は 2、 3、 4、 5、 6、 7、 および 8 のいずれかに指定できます。 一方、DATA_RATE_OQ を DDR に設定する と、 4、 6、 8、 または 10 のいずれかに指定できます。

DATA_WIDTH を 6 よ り大きな値に設定した場合には、 OSERDES のペアをマスタ とスレーブとして構成してください。 詳細は、 「OSERDES でのビッ ト幅の拡張」 を参照して ください。

SERDES_MODE 属性

SERDES_MODE 属性は、 データ幅を拡張する場合に、 OSERDES モジュールをマスタまたはスレーブのいずれかに指定します。 有効な設定値は MASTER および SLAVE であ り、 デフォルトは MASTER です。 詳細は、 「OSERDES でのビッ ト幅の拡張」 を参照して ください。

TRISTATE_WIDTH 属性

TRISTATE_WIDTH 属性は、 ト ライステート 制御 Parallel-to-Serial コンバータのパラレル ト ラ イステート 入力幅を指定します。 有効な値は DATA_RATE_TQ 属性によって決定されます。 DATA_RATE_TQ を SDR または BUF に設定する場合、 指定できる TRISTATE_WIDTH 属性値は 1 のみです。 一方、 DATA_RATE_TQ を DDR に設定した場合、 指定できる TRISTATE_WIDTH 属性値は 4 になり ます。

この場合、 TRISTATE_WIDTH は 4 よ り大きい値に指定できません。 DATA_WIDTH が 4 よ り大きい場合は、 TRISTATE_WIDTH を 1 に指定してください。

SERDES_MODE ビッ ト幅を拡張する場合に OSERDES モジュールをマスタにするかスレーブにするか

を指定。

文字列 : MASTER または SLAVE

MASTER

TRISTATE_WIDTH Parallel-to-Serial ト ラ イステート コンバータ

の幅を指定。

整数 : 1 または 4

DATA_RATE_TQ = DDR の場

合、 DATA_WIDTH = 4、DATA_RATE_OQ = DDR の場

合、 DATA_WIDTH = 4

DATA_RATE_TQ、

DATA_WIDTH、

DATA_RATE_OQ の場合、値は 1 に制限される

4

表 8-7 : OSERDES 属性の一覧 (続き)

OSERDES 属性 説明 値 デフォルト値

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第 8 章 : アドバンス SelectIO ロジック リソースR

OSERDES のクロック手法

シ リアルからパラレルへの変換プロセスでは、 CLK と CLKDIV の位相関係は重要です。 CLK と CLKDIV の位相はト レランス内で揃います ( 理想 )。

FPGA には CLK および CLKDIV の位相関係の要件を満たすためのクロ ッ ク配置方法が複数あ ります。 ネッ ト ワーキング インターフェイス タイプを使用する ISERDES_NODELAY ブロ ッ クに有効なクロ ッ ク配置は次の場合のみです。

• CLK は BUFIO で、 CLKDIV は BUFR で駆動

• CLK は DCM で、 CLKDIV は同じ DCM の CLKDV 出力で駆動

• CLK は PLL で、 CLKDIV は同じ PLL の CLKOUT[0:5] で駆動

OSERDES でのビッ ト幅の拡張

2 つの OSERDES モジュールを使用し、 6:1 よ り大きな Parallel-to-Serial コンバータを作成できます。 すべての I/O タイルには、 2 つの OSERDES モジュールがあ り、 一方がマスタ、 も う一方がスレーブです。 マスタ OSERDES の SHIFTIN ポート をスレーブ OSERDES の SHIFTOUT ポートに接続するこ とによって、 Parallel-to-Serial コンバータを 大 10:1 (DDR) または 8:1 (SDR) まで拡張できます。 差動入力の場合、 マスタ OSERDES がその差動入力ペアの正の側にある必要があ ります。 入力が差動入力ではない場合、 スレーブ OSERDES に接続された入力バッファは使用できません。

OSERDES でビッ ト幅を拡張した場合、 補助的なシングル エンドの規格 (DIFF_HSTL および DIFF_SSTL など ) が使用できません。 これは、 I/O タイルの両方の OLOGIC ブロ ッ クが補助のシングル エンドの規格で使用されて、 信号の両方を送信するために、 ビッ ト幅の拡張に使用できる OLOGIC ブロ ッ クがな くなってしま うからです。

図 8-16 に、 マスタおよびスレーブ OSERDES モジュールを使用した 10:1 DDR Parallel-to-Serial コンバータのブロ ッ ク図を示します。 ポート Q3 ～ Q6 は、スレーブ OSERDES 上にあるパラレル インターフェイスの 後の 4 ビッ ト (LSB から MSB) に使用されます。

図 8-16 : ビッ ト幅を拡張した OSERDES のブロック図

OQ

Data Inputs[0:5]

Data Inputs[6:9]

OSERDES(Slave)

SERDES_MODE=SLAVE

OQ

OSERDES(Master)

SERDES_MODE = MASTER

D1D2D3D4D5D6

D1D2D3D4D5D6

SHIFTIN1 SHIFTIN2

SHIFTOUT1 SHIFTOUT2

Data Out

ug190_8_16_100307

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出力 Parallel-to-Serial ロジック リソース (OSERDES)R

表 8-8 に SDR および DDR モードで拡張できるデータ幅を示します。

Parallel-to-Serial コンバータ ビッ ト幅拡張のガイ ド ライン

1. 2 つの OSERDES モジュールは隣接したマスタおよびスレーブ ペアである必要があ り ます。

2. マスタ OSERDES に対する SERDES_MODE 属性を MASTER に、スレーブ OSERDES に対

する SERDES_MODE 属性を SLAVE に設定します ( 「SERDES_MODE 属性」 を参照)。

3. マスタの SHIFTIN ポート をスレーブの SHIFTOUT ポートに接続します。

4. スレーブは、 入力と してポート D3 ～ D6 のみを使用します。

5. マスタおよびスレーブの DATA_WIDTH は同一です ( 「DATA_WIDTH 属性」 を参照)。

表 8-9 は、 データ幅の拡張が必要なデータ幅に使用されるスレーブ入力を示しています。

表 8-8 : OSERDES SDR/DDR データ幅拡張

SDR データ幅 2、 3、 4、 5、 6、 7、 8

DDR データ幅 4、 6、 8、 10

表 8-9 : データ幅の拡張に使用されるスレーブ入力

データ幅 使用されるスレーブ入力

7 D3

8 D3–D4

10 D3–D6

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第 8 章 : アドバンス SelectIO ロジック リソースR

OSERDES のレイテンシ

OSERDES ブロ ッ クの入力から出力へのレイテンシは、DATA_RATE および DATA_WIDTH 属性によって異なり ます。 レイテンシは、 (a) CLKDIV の立ち上がりエッジで、 OSERDES への入力 D1-D6 のデータに対してクロ ッ ク入力がある と き (b) シ リ アル データ ス ト リームの 初のビッ トが OQ に出力されたと き、の 2 つのイベン ト間の時間と定義されます。 表 8-10 に OSERDES のレイテンシ値を示します。

表 8-10 : OSERDES のレイテンシ

DATA_RATE DATA_WIDTH レイテンシ

SDR 2:1 1 CLK サイクル

3:1 3 CLK サイクル

4:1 4 CLK サイクル

5:1 4 CLK サイクル

6:1 5 CLK サイクル

7:1 5 CLK サイクル

8:1 6 CLK サイクル

DDR 4:1 1 CLK サイクル

6:1 3 CLK サイクル

8:1 4 CLK サイクル

10:1 4 CLK サイクル

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OSERDES タイ ミ ング モデルおよびパラメータ

こ こでは、 OSERDES プリ ミ ティブに関連するタイ ミ ング モデルについて説明します。 表 8-11 に、 『Virtex-5 データシート 』 に記載されている OSERDES スイ ッチング特性のファンクシ ョ ンおよび制御信号を示します。

2:1 SDR シリアライゼーシ ョ ンのタイ ミング特性

図 8-17 に、 2:1 SDR データをシ リアル化する場合のタイ ミ ング図を示します。

表 8-11 : OSERDES スイッチング特性

シンボル 説明

セッ トアップ/ホールド

TOSDCK_D/TOSCKD_D CLKDIV に対する D 入力のセッ ト アップ/ホールド

TOSDCK_T/TOSCKD_T CLK に対する T 入力のセッ ト アップ/ホールド

TOSDCK_T/TOSCKD_T CLKDIV に対する T 入力のセッ ト アップ/ホールド

TOSCCK_OCE/TOSCKC_OCE CLK に対する OCE 入力のセッ ト アップ/ホールド

TOSCCK_TCE/TOSCKC_TCE CLK に対する TCE 入力のセッ ト アップ/ホールド

シーケンシャル遅延

TOSCKO_OQ CLK から OQ への Clock to Out 遅延

TOSCKO_TQ CLK から TQ への Clock to Out 遅延

組み合わせ

TOSCO_OQ 非同期リセッ トから OQ までの遅延

TOSCO_TQ 非同期リセッ トから TQ までの遅延

図 8-17 : 2:1 SDR モードの OSERDES のデータ フローとレイテンシ

UG190_8_17_100307

D2 B D

CLKDIV

CLK

A B C D E FOQ

D1 A C

F

E

ClockEvent 1

ClockEvent 2

ClockEvent 3

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第 8 章 : アドバンス SelectIO ロジック リソースR

クロック イベン ト 1

CLKDIV の立ち上がりエッジで、 ワード AB が FPGA ロジッ クから OSERDES の D1 と D2 入力へ、 伝搬遅延の後駆動されます。

クロック イベン ト 2

CLKDIV の立ち上がりエッジで、 ワード AB が FPGA ロジッ クから OSERDES の D1 と D2 入力へサンプルされます。

クロック イベン ト 3

AB が OSERDES へサンプルされた 1 CLK サイクル後、 QC にデータ ビッ ト A が出力されます。このレイテンシは、表 8-10 の 2:1 SDR モードの 1 ク ロ ッ ク サイクルの OSERDES レイテンシと同じです。

8:1 DDR シリアライゼーシ ョ ンのタイ ミ ング特性

図 8-18 に、 2:1 SDR データをシ リアル化する場合のタイ ミ ング図を示します。

クロック イベン ト 1

CLKDIV の立ち上がりエッジで、 ワード ABCDEFGH が FPGA ロジッ クからマスタ OSERDES の D1-D6 入力とスレーブ OSERDES の D3-D4 へ、 伝搬遅延の後駆動されます。

図 8-18 : 8:1 DDR モードの OSERDES のデータ フローとレイテンシ

ClockEvent 1

UG190_8_18_100307

Master.D1

Master.D2

Master.D3

Master.D4

Master.D5

Master.D6

Slave.D3

Slave.D4

A I

B J

C K

D L

E M

F N

G O

H P

CLKDIV

CLK

A B C D E F G H IOQ

ClockEvent 2

ClockEvent 3

ClockEvent 4

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クロック イベン ト 2

CLKDIV の立ち上がりエッジで、 ワード ABCDEFGH が FPGA ロジッ クから マスタ OSERDES の D1-D6 入力とスレーブ OSERDES の D3-D4 へサンプルされます。

クロック イベン ト 3

ABCDEFGH が OSERDES へサンプルされた 4 CLK サイクル後、 OQ にデータ ビッ ト A が出力されます。 このレイテンシは、表 8-10 の 8:1 DDR モードの 4 ク ロ ッ ク サイクルの OSERDES レイテンシと同じです。

2 つ目のワード IJKLMNOP が D1-D6 および D3-D4 入力からそれぞれマスタ と スレーブの OSERDES にサンプルされます。

クロック イベン ト 4

ク ロ ッ ク イベン ト 3 と 4 の間に、 ABCDEFGH すべてが OQ に順番に送信され、 合計で 8 ビッ トが 1 CLKDIV サイ クルで送信されます。

IJKLMNOP が OSERDES にサンプルされてから 4 ク ロ ッ ク後に、 データ ビッ ト I が OQ に出力されます。 このレイテンシは、表 8-10 の 8:1 DDR モードの 4 ク ロ ッ ク サイクルの OSERDES レイテンシと同じです。

4:1 DDR ト ライステート コン トローラのシリアライゼーシ ョ ンのタイ ミング特性

図 8-19 に、 2:1 SDR データをシ リアル化する場合のタイ ミ ング図を示します。

図 8-19 : 4:1 DDR モードの OSERDES のデータ フローとレイテンシ

Event 1

D1 A E I

B F J

C G K

D

1 0 1

1 0 1

1 11

1

A B C D E F G H

E F H

I J K L

0 1

H L

D2

D3

D4

CLKDIV

CLK

T1

T2

T3

T4

OQ

TQ

OBUFT.O

Event 2

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第 8 章 : アドバンス SelectIO ロジック リソースR

クロック イベン ト 1

CLKDIV の立ち上がりエッジで、 ワード ABCDEFGH が FPGA ロジッ クからマスタ OSERDES の D1-D6 入力とスレーブ OSERDES の D3-D4 へ伝搬遅延の後駆動されます。

クロック イベン ト 2

CLKDIV の立ち上がりエッジで、 ワード ABCDEFGH が FPGA ロジッ クから マスタ OSERDES の D1-D6 入力とスレーブ OSERDES の D3-D4 へサンプルされます。

クロック イベン ト 3

ABCDEFGH が OSERDES へサンプルされた 4 CLK サイクル後、 OQ にデータ ビッ ト A が出力されます。 このレイテンシは、表 8-10 の 8:1 DDR モードの 4 ク ロ ッ ク サイクルの OSERDES レイテンシと同じです。

2 つ目のワード IJKLMNOP が D1-D6 および D3-D4 入力からそれぞれマスタ と スレーブの OSERDES にサンプルされます。

クロック イベン ト 4

ク ロ ッ ク イベン ト 3 と 4 の間に、 ABCDEFGH すべてが OQ に順番に送信され、 合計で 8 ビッ トが 1 CLKDIV サイ クルで送信されます。

IJKLMNOP が OSERDES にサンプルされてから 4 ク ロ ッ ク後に、 データ ビッ ト I が OQ に出力されます。 このレイテンシは、表 8-10 の 8:1 DDR モードの 4 ク ロ ッ ク サイクルの OSERDES レイテンシと同じです。

リセッ ト出力タイ ミング

クロック イベン ト 1

リセッ ト パルスは、 CLKDIV の立ち上がりエッジで生成されます。 このパルスは OSERDES0 および OSERDES1 に到達するまでに 2 通りのルート を通る必要があるため、 それぞれのパスの伝搬遅延は異なり ます。 伝搬遅延は、 図 8-20 で示されています。 各 OSERDES がリセッ ト パルスを受信する CLK サイクルが異なるよ うに、 OSERDES0 のパスは長く、 OSERDES1 へのパスは短くなり ます。 CLK と CLKDIV の内部リセッ トは、 SR 入力がアサート される と非同期にリセッ ト されます。

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出力 Parallel-to-Serial ロジック リソース (OSERDES)R

クロック イベン ト 2

リセッ ト パルスは、 CLKDIV の立ち上がりエッジでディアサート されます。 2 つの OSERDES の伝搬遅延の違いによ り、 2 つの異なる CLK サイクルで SR 入力のリセッ トが解除されます。 内部リ タイ ミ ングがない場合、OSERDES1 が OSERDES0 の 1 CLK サイクル前にリセッ ト を終了します。 OSERDES は両方と も非同期です。

クロック イベン ト 3

SR 入力でリセッ ト信号が解除され、 CLKDIV に対して内部でリ タイ ミ ングされ、 OSERDES0 と OSERDES1 が同期します。

クロック イベン ト 4

SR 入力でリセッ ト信号が解除され、 CLK に対して内部でリ タイ ミ ングされます。

OSERDES VHDL および Verilog インスタンシエーシ ョ ン テンプレート

『ラ イブラ リ ガイ ド』 には、 VHDL および Verilog を使用した ODDR モジュールのインスタンシエーシ ョ ン テンプレートがあ り ます。

図 8-20 : リセッ ト同期 (RS) からの 2 つの OSERDES

UG070_c8_20_100307

CLKDIV

OSERDES0Signal atSR Input

OSERDES1

OSERDES0

OSERDES1

OSERDES0

OSERDES1

CLK

ClockEvent 1

ClockEvent 2

ClockEvent 3

ClockEvent 4

Internal Reset(CLKDIV)

Internal Reset(CLK)

382 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

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第 8 章 : アドバンス SelectIO ロジック リソースR

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BBitslip 364

ISERDES を参照 353, 366使用のガイ ド ラ イン 366動作 365

BLVDS 298BUFG 29BUFGCE 30BUFGCTRL 27BUFGMUX 32BUFGMUX_VIRTEX4 34

CE 37BUFIO 40BUFR 43

CCLB 175

SLICEL 176SLICEM 176大分散 RAM 179

スラ イスの説明 176デバイス別 LUT 数 179デバイス別アレイ サイズ 179分散 RAM 183レジスタ /ラ ッチ コンフ ィギュレー

シ ョ ン 182CLK2X 54CLKDV 55CLKFB 51CLKFX 55Clocking Wizard 82CMT 47

DDCI 224

定義 224DCLK 52DCM 48

Clocking Wizard 82DCM_ADV 50DCM_BASE 50位相シフ ト 49, 67, 84各デバイスで使用可能なもの 48ク ロ ッ クのスキュー調整 48, 62コンフ ィギュレーシ ョ ン 64周波数合成 49, 66出力ポート 54

スキュー調整 66設計のガイ ド ラ イン 62属性 57, 60ダイナミ ッ ク リ コンフ ィギュレーシ ョ

ン 49, 71タイ ミ ング モデル 83ポート 51

DDRIDDR 319

FFIFO 141

FWFT モード 146カスケード 159ステータス フラグ 147属性 149タイ ミ ング パラ メータ 151動作モード 146標準モード 146プ リ ミ テ ィブ 144ポート 145

GGCLK 38GSR

定義 128GTL 249

GTL_DCI 249GTLP 250GTLP_DCI 250定義 248

HHSTL 251

CSE 差動 HSTL ク ラス II 266ク ラス I 253ク ラス I (1.8V) 264, 275ク ラス II 255ク ラス II (1.8V) 266ク ラス III 260ク ラス III (1.8V) 271ク ラス IV 261ク ラス IV (1.8V) 272差動 HSTL ク ラス II 257, 265, 268定義 251

HyperTransport

HT 298

II/O 規格 222

互換性 301差動 I/O 222シングルエンド I/O 222バンクの規則 300

I/O タイル 221ILOGIC 221IOB 221OLOGIC 221

IBUF 236PULLUP/PULLDOWN/KEEPER

240IBUFDS 237IBUFDS_DIFF_OUT 238IBUFG 24, 236IBUFGDS 24, 237IDDR 319

OPPOSITE_EDGE モード 319SAME_EDGE モード 320SAME_EDGE_PIPELINED モード

320プ リ ミ テ ィブ 321ポート 321

IDELAY 325IDELAYCTRL 338インク リ メ ン ト /デク リ メン ト 329スイ ッチ特性 331タイ ミ ング 331属性 329遅延モード

可変 326固定 326ゼロ ホールド時間 325

定義 325IDELAYCTRL 338

REFCLK 338, 344インスタンシエート 341, 342

RDY ポート 341プ リ ミ テ ィブ 339ロケーシ ョ ン 340

ILOGIC 221, 318IDDR 319SR 318スイ ッチ特性 325タイ ミ ング 322

IOB 221

索引

384 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

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索引R

ISERDESBitslip 366

定義 222IOBUF 237

PULLUP/PULLDOWN/KEEPER 240

IOBUFDS 239IODELAY 325

DATAIN 328, 339DATAOUT 328IDATAIN 327ODATAIN 328ポート 327

ISERDES 353, 364bitslip 353, 356, 366

BITSLIP_ENABLE 属性 358IDELAY

IDELAYCTRL 338Serial-to-Parallel コンバータ 361スイ ッチ特性 362属性 358タイ ミ ング モデル 362定義 353幅拡張 360プリ ミ テ ィブ 354ポート 355, 370

LLDT

HyperTransport を参照 298LVCMOS 243

定義 243LVDCI 245

LVDCI_DV2 246ソース終端 305定義 245

LVDS 296LVDS_25_DCI 297定義 296

LVPECL 299LVTTL 241

定義 241

NNO_CHANGE モード 118

OOBUF 236OBUFDS 238OBUFT 237

PULLUP/PULLDOWN/KEEPER 240

OBUFTDS 238ODDR 345

OPPOSITE_EDGE モード 346SAME_EDGE モード 346ク ロ ッ クの転送 347プ リ ミ テ ィブ 347ポート 347

OLOGIC 221, 345タイ ミ ング 348

OSERDES 368Parallel-to-Serial コンバータ 368スイ ッチ特性 377タイ ミ ング 377, 378, 379

OSERDES のクロ ッ ク手法 374

PParallel-to-Serial コンバータ 368

DDR 368SDR 368

PCI 248PFDM 313PLL

各デバイスで使用可能なもの 48PSCLK 52

RREAD_FIRST モード 118REFCLK 339, 344REV 318RSDS 298

SSelectIO

IBUF 236IBUFDS 237IBUFDS_DIFF_OUT 238IBUFG 236IBUFGDS 237IOBUF 237IOBUFDS 239OBUF 236OBUFDS 238OBUFT 237OBUFTDS 238

SRHIGH 181SRLOW 181SSTL 275

SSTL18 ク ラス I (1.8V) 286

SSTL18 ク ラス II (1.8V) 289SSTL2 ク ラス I (2.5V) 277SSTL2 ク ラス II (2.5V) 280差動 SSTL2 ク ラス II (2.5V) 278,

282差動 SSTL ク ラス II (1.8V) 287, 292

WWRITE_FIRST モード 118

え

エラー訂正コード (ECC) 160

く

組み合わせ入力パス 319グローバル ク ロ ッ ク

ク ロ ッ ク I/O 入力 24ク ロ ッ ク バッファ 23, 24

ク ロ ッ ク

I/O ク ロ ッ ク バッファ 40グローバル ク ロ ッ ク バッファ 24, 25リージ ョナル ク ロ ッ ク バッファ 40,

43領域 38

ク ロ ッ ク信号を処理可能な I/O 40ク ロ ッ ク ツ リー 38ク ロ ッ クの転送 347

こ

高速クロ ッ ク入力 - CLKB 357コンフ ィギュレーシ ョ ン

DCM 64

さ

差動 251HSTL ク ラス II 257HSTL ク ラス II (1.8V) 265, 268LVPECL 299SSTL2 ク ラス II (2.5V) 278, 282SSTL ク ラス II (1.8V) 287, 292

差動終端 296DIFF_TERM 240, 296

す

スルー レート

SLEW 240

Virtex-5 FPGA ユーザー ガイド japan.xilinx.com 385UG190 (v4.5) 2009 年 1 月 9 日

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ち

遅延エレ メ ン ト

IDELAY を参照 325

と

同時スイ ッチ出力 (SSO) 306

ひ

非同期

ク ロ ッ ク 119マルチプレクサ 35レジスタまたはラ ッチのセッ ト / リ

セッ ト 182グローバル セッ ト / リ セッ ト 128

ふ

ブロ ッ ク RAMECC 160

プリ ミ テ ィブ 163ECC ポート 164定義 115同期クロ ッ ク 119動作モード

NO_CHANGE 118READ_FIRST 118WRITE_FIRST 118

非同期ク ロ ッ ク 119ポート 125

ま

マルチレート

FIFO 115, 141

り

リージ ョナル ク ロ ッ ク

ク ロ ッ ク ネッ ト 46ク ロ ッ ク バッファ 43

リージ ョナル ク ロ ッ ク バッファ 23, 40リ セッ ト入力 - SR 372

386 japan.xilinx.com Virtex-5 FPGA ユーザー ガイ ド

UG190 (v4.5) 2009 年 1 月 9 日

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