CV-53004-1.1
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Cyclone Vデバイス・ハンドブックVolume 2:トランシーバ2012 年 6月
June 2012CV-53004-1.1
4. Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーション
この章では、トランシーバ・チャネルのデータパスおよび Cyclone® V デバイスの各
トランシーバの構成でサポートされるプロトコルの機能を簡単に説明します。
この章は、以下の項で構成されています。
■ 4–1 ページの「トランシーバ PCS の機能」
■ 4–2 ページの「PCIe」
■ 4–13 ページの「ギガビット・イーサネット」
■ 4–19 ページの「シリアル・デジタル・インタフェース」
■ 4–21 ページの「SDC(シリアル・データ・コンバータ)JESD204」
■ 4–23 ページの「SATA および SAS のプロトコル」
トランシーバ PCS の機能Cyclone V デバイスは、トランシーバのフィジカル・コーディング・サブレイヤ
(PCS)およびフィジカル・メディア・アタッチメント(PMA)を備えており、
表 4–1 に示す通信プロトコルをサポートします。
表4‒1. Cyclone V デバイスのトランシーバ PCS 機能
PCS サポート データ・レート(Gbps) トランスミッタ・データパス レシーバ・データパス
PCI Express® (PCIe®) Gen1 の x1、x4
2.5
PCIe ハード IP への PIPE(PCI Express アーキテクチャ用のPHY インタフェース)のインタフェース
PCIe ハード IP への PIPE のインタフェース
Gbps イーサネット(GbE) 1.25、3.125カスタム Single-Width モードおよびカスタム Double-Widthモードに同じ
カスタム Single-Width モードおよびカスタム Double-Widthモード、更にレート・マッチFIFO に同じ
シリアル・デジタル・インタフェース(SDI)
0.27 (1)、1.485、および 2.97
フェーズ補正 FIFO およびバイト・シリアライザ
フェーズ補正 FIFO およびバイト・デシリアライザ
SATA、SAS 1.5、および3.0
フェーズ補正 FIFO、バイト・シリアライザ、および 8B/10Bエンコーダ
フェーズ補正 FIFO、バイト・デシリアライザ、ワード・アライナ、および 8B/10B デコーダ
表 4–1 の注:
(1) 0.27 Gbps のデータ・レートは、FPGA コアに実装する必要のあるオーバーサンプリング・ロジックを使用することでサポートされます。
A, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos . Patent and Trademark Office and in other countries. All other words and logos identified as e holders as described at www.altera.com/common/legal.html. Altera warrants performance of its with Altera's standard warranty, but reserves the right to make changes to any products and ibility or liability arising out of the application or use of any information, product, or service tera. Altera customers are advised to obtain the latest version of device specifications before relying oducts or services.
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4‒2 第 4章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーションPCIe
f Cyclone V デバイスにサポートされるシリアル・プロトコルの完全なリストについて
詳しくは、 Upcoming Cyclone V Device Features のドキュメントを参照してください。
f この章を Altera Transceiver PHY IP Core User Guide と併用して、Cyclone V のデバイスに目
的のプロトコルのリンクを実装することができます。
PCIeCyclone V デバイスは、メディア・アクセス・コントロール(MAC)レーン、デー
タ・リンク、およびトランザクション・レイヤから構成されている PCIe ハード IP を
内蔵しており、パフォーマンス、使いやすさ、そして機能を向上させるためにデザ
インされています。PCIe ハード IP は、最大 x4 のレーン・コンフィギュレーション
での PCIe Gen1 のエンドポイントおよびルート・ポートをサポートしています。
図 4–1 に示すように、PCIe のエンドポイント・サポートには、最大 8 つのファンク
ションのためのマルチファンクション・サポートが含まれています。
Cyclone V PCIe ハード IP は FPGA のコア・ロジックから独立して動作するので、デバ
イスの他の部分がプログラミング・ファイルをロードしている時に、PCIe リンクは
100 ms 以内にウェークアップとリンク・トレーニングを完了させることができます。
更に Cyclone V デバイス PCIe ハード IP は、誤り訂正コード(ECC)を使用して改善さ
れた終端間のデータパス保護を内蔵しています。
図4‒1. Cyclone V デバイスの PCIe マルチファンクション
Cyclone V Device
PCIe Link
Host CPU
Mem
ory
Con
trolle
r
RootComplex
LocalPeripheral 1
LocalPeripheral 2
PCIe
RP
PCIe
EP
CAN GbE ATA
Brid
geto
PC
Ie
SPI
GPI
O
I²C USB
External System
Cyclone Vデバイス・ハンドブック 2012年 6月 Altera CorporationVolume 2:トランシーバ
第 4 章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーション 4‒3PCIe
トランシーバ・データパス図 4–2 に、PIPE コンフィギュレーションで許容されるトランシーバのコンフィギュ
レーションを示します。
図4‒2. PIPE コンフィギュレーションでの Cyclone V トランシーバ
図 4–2 の注:
(1) ソフト PCIe インタフェースの実装は、Quartus® II ソフトウェアの今後のバージョンによってサポートされるようになる予定です。
Data Rate (Gbps)
Number of Bonded Channels
PMA–PCS Interface Width
Word Aligner (Pattern)
8B/10B Encoder/Decoder
Rate Match FIFO
PCIe Hard IP
Byte SERDES
PCS–Hard IP Width
PCS–Hard IP Frequency
10-Bit
Automatic SynchronizationState Machine (/K28.5/K28.5-/)
Enabled
Functional Mode PIPE
x1, x4
Enabled
Disabled
8-Bit
125 MHz
Enabled Disabled (1)
Enabled (1)
16-Bit (1)
125 MHz - Gen 1,250 MHz - Gen 2 (1)
2.5 for Gen1
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4‒4 第 4章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーションPCIe
トランシーバ・チャネル・データパス図 4–3 に、PCIe コンフィギュレーションでの Cyclone V トランスミッタ・チャネルお
よびレシーバ・チャネルのデータパスを示します。
f トランスミッタ・データパスのブロックについて詳しくは、 Transceiver Architecture in Cyclone V Devices の章を参照してください。
図4‒3. PCIe コンフィギュレーションでの Cyclone V トランスミッタ・チャネルのデータパス (1)
図 4–3 の注:
(1) ソフト PCIe インタフェースの実装は、Quartus II ソフトウェアの今後のバージョンによってサポートされるようになる予定です。
Transmitter PCS
Receiver PCS
Transmitter PMA
Receiver PMA
PIP
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TX
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RX
Pha
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Slip
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data
Clock Divider
Parallel and serial clocks (from the ×6 clock lines)
Parallel and serial clocks (only from the central clock divider)
Serial clock(from the ×1 clock lines)
Central/ Local Clock Divider
Parallel ClockSerial ClockParallel and Serial Clocks
CMU PLL
/2
/2
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PCIe hard IP
pipe
_pcl
k
pipe
_txd
ata
pipe
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ata
Cyclone Vデバイス・ハンドブック 2012年 6月 Altera CorporationVolume 2:トランシーバ
第 4 章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーション 4‒5PCIe
サポートされている機能2.5 Gbps(Gen1)データ・レート用の PIPE コンフィギュレーションは、以下の機能
をサポートします。
■ PCIe 準拠同期ステート・マシン
■ x1 および x4 のリンク・コンフィギュレーション
■ ±300 ppm(合計 600 ppm)のクロック・レート補正
■ 8 ビットの FPGA ファブリック - トランシーバ間のインタフェース
■ 16 ビットの FPGA ファブリック - トランシーバ間のインタフェース
■ トランスミッタ・バッファの電気的アイドル
■ レシーバ検出
■ 準拠パターン送信時における 8B/10B エンコーダ・ディスパリティ制御
■ パワー・ステート管理
■ レシーバ・ステータス・エンコーディング
PIPE インタフェースPIPE コンフィギュレーションでは、各チャネルに、PHY-MAC レイヤおよびトラン
シーバ・チャネル PCS と PMA ブロックの間でデータ、制御信号、およびステータス
信号を転送する PIPE インタフェース・ブロックが設けられています。PIPE ハード IPブロックを使用する場合、PHY-MAC レイヤはハード IP ブロック内に実装されます。
それ以外の場合、Quartus II ソフトウェアの今後のバージョンでサポートされる予定
の FPGA ファブリック内のソフト IP を使用することで PHY-MAC レイヤを実装できま
す。
1 PIPE インタフェース・ブロックは PIPE コンフィギュレーションでのみ使用され、バイ
パスすることはできません。
PIPE インタフェース・ブロックは、PHY-MAC レイヤおよびトランシーバの間でデー
タ、制御信号、およびステータス信号を転送することに加えて、PCIe 準拠物理層デ
バイスで要求される以下の機能を実装します。
■ トランスミッタ・バッファを強制的に電気的アイドルの状態にします
■ 受信検出シーケンスを開始します
■ 準拠パターン送信時に 8B/10B エンコーダ・ディスパリティ制御をコントロールし
ます
■ PCIe パワー・ステートを管理します(電気的アイドルのみ)
■ 受信検出や pipe_phystatus信号上のパワー・ステート遷移など、各種 PHY ファン
クションの完了を表示します
■ PCIe 仕様に規定されている通り、pipe_rxstatus[2:0]信号にレシーバ・ステータ
スおよびエラー状態をエンコードします
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 2:トランシーバ
4‒6 第 4章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーションPCIe
トランスミッタの電気的アイドルの生成電気的アイドル入力信号がアサートされると、Cyclone V デバイスの PIPE インタ
フェース・ブロックはそのチャネルのトランスミッタ・バッファを電気的アイドル
の状態にします。電気的アイドル中、トランスミッタ・バッファの差動およびコモ
ン・コンフィギュレーションの出力電圧レベルは、PCIe の Gen1 のデータ・レート用
の PCIe ベース仕様 1.1 に準拠します。
PCIe 仕様では、特定のパワー・ステートにおいてトランスミッタ・バッファが電気
的アイドルの状態になっていることが必要となります。さまざまなパワー・ステー
トで必要となる入力信号レベルについて詳しくは、「パワー・ステート管理」を参照
してください。
パワー・ステート管理PCIe 仕様では、物理層デバイスが消費電力を最小限にするためにサポートする必要
のある 4 種類のパワー・ステート(P0、P0s、P1、および P2)が定義されています。
■ P0 は通常動作状態で、パケット・データは PCIe リンク上で転送されます。
■ P0s、P1、および P2 は低パワー・ステートで、物理層は消費電力を最小化するた
めに PHYMAC レイヤの指示に従ってこのステートに遷移しなければなりません。
Cyclone V トランシーバの PIPE インタフェースには、PIPE コンフィギュレーションに
コンフィギュレーションされた各トランシーバ・チャネル用の入力ポートが設けら
れています。
1 P0 パワー・ステートからそれよりも低いパワー・ステート(P0s、P1、P2)に遷移す
る場合、PCIe 仕様では、電力を節約する手段を物理層デバイスに実装する必要があ
ります。Cyclone V トランシーバは、より低いパワー・ステートでトランスミッタ・
バッファを電気的アイドル状態にするという方法以外に、電力節約の手段を実装し
ません。
準拠パターンの送信サポートに対する 8B/10B エンコーダの使用リンク・トレーニングおよびステータス・ステート・マシン(LTSSM)がポーリン
グ準拠状態に入るとき、PCIe トランスミッタは準拠パターンを送信します。ポーリ
ング準拠サブステートは、トランスミッタが PCIe の電圧およびタイミング仕様に電
気的に準拠しているかどうかを評価します。
レシーバの電気的アイドルの推測PCIe プロトコルでは、アナログ回路を使用して電気的アイドルの状態を検出する代
わりに、レシーバで電気的アイドルの状態を推測することができます。
すべての PIPE コンフィギュレーションで、各レシーバ・チャネル PCS でのオプショ
ンとして、PCIe ベース仕様 1.1 に規定された電気的アイドルの推測条件を実装する
ように設計されている電気的アイドル推測モジュールが用意されています。
Cyclone Vデバイス・ハンドブック 2012年 6月 Altera CorporationVolume 2:トランシーバ
第 4 章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーション 4‒7PCIe
レシーバ・ステータスPCIe 仕様は、PHY が 3 ビットのステータス信号(pipe_rxstatus[2:0])上にレシー
バ・ステータスをエンコードすることを必要とします。このステータス信号は、
PHY-MAC レイヤでその動作のために使用されます。PIPE インタフェース・ブロック
は、トランシーバ・チャネルの PCS ブロックおよび PMA ブロックからステータス信
号を受信し、そのステータスを FPGA ファブリックへの pipe_rxstatus[2:0]信号上
にエンコードします。pipe_rxstatus[2:0]信号上のステータス信号のエンコーディ
ングは PCIe 仕様に準拠します。
レシーバ検出Cyclone V トランシーバの PIPE インタフェース・ブロックには、LTSSM のサブステー
ト検出中に PCIe プロトコルが必要とするレシーバ検出動作のために入力信号
pipe_txdetectrx_loopbackが用意されています。
P1 パワー・ステート時に pipe_txdetectrx_loopback信号がアサートされると、
PCIe インタフェース・ブロックは、レシーバ検出シーケンスを開始するためのコマ
ンド信号をそのチャネル内のトランスミッタ・バッファに対して送信します。P1 パ
ワー・ステートでは、トランスミッタ・バッファは常に電気的アイドル状態である
必要があります。
このコマンド信号の受信後、レシーバ検出回路はトランスミッタ・バッファの出力
にステップ電圧を生成します。アクティブなレシーバ(PCIe 入力インピーダンス要
求に適合するもの)が遠端に存在している場合、トレース上のステップ電圧の時定
数は、レシーバが存在しない場合のステップ電圧の時定数よりも大きくなります。
レシーバ検出回路は、トレース上に現れるステップ電圧の時定数をモニタして、レ
シーバが検出されたかどうかを判断します。レシーバ検出回路のモニタ動作には、
fixedclkポートでドライブする必要がある 125 MHz のクロックが不可欠です。
1 レシーバ検出回路を確実に動作させるために、シリアル・リンク上の AC 結合コンデ
ンサおよびシステムで使用しているレシーバの終端値が PCIe ベース仕様 1.1 に準拠
している必要があります。
PCI Express PHY(PIPE)IP コアは、1 ビットの PHY のステータス(pipe_phystatus)と 3 ビットのレシーバ・ステータス信号(pipe_rxstatus[2:0])を提供し、レシー
バが検出されたかどうかを PIPE の仕様に従って示します。
最大 ±300 ppmのクロック・レート補正PCIe プロトコルに準拠して、Cyclone V のレシーバ・チャンネルは、アップストリー
ム・トランスミッタ・クロックとローカル・レシーバ・クロック間の最大 ±300 ppmのわずかなクロック周波数の差を補正するために、レート・マッチ FIFO を備えてい
ます。
f レート・マッチ FIFO について詳しくは、 Transceiver Architecture in Cyclone V Devices の章
の「レシーバ PCS データパス」の項を参照してください。
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 2:トランシーバ
4‒8 第 4章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーションPCIe
PCIe リバース・パラレル・ループバックPCIe リバース・パラレル・ループバックは、Gen1 および Gen2 のデータ・レート用
の PCIe 動作コンフィギュレーションのみに使用可能です。図 4–4 に示すように、受
信したシリアル・データは、レシーバ CDR、デシリアライザ、ワード・アライナ、
およびレート・マッチ FIFO バッファを通過します。その後、トランスミッタ・シリ
アライザにループバックされ、トランスミッタ・バッファを経由して送り出されま
す。受信データは、ポートを通じて FPGA ファブリックでも使用できます。PCIe リ
バース・パラレル・ループバック・モードは PCIe 仕様 1.1 に準拠します。
Cyclone V デバイスには、PCIe リバース・パラレル・ループバック・モードをイネー
ブルするための pipe_txdetectrx_loopback入力信号があります。P1 パワー・ス
テート時に pipe_txdetectrx_loopback信号がアサートされると、レシーバ検出が実
行されます。P0 パワー・ステート時にこの信号がアサートされると、リバース・パ
ラレル・ループバックが実行されます。
1 PCIe リバース・パラレル・ループバックは、PIPE コンフィギュレーションでサポート
される唯一のループバック・オプションです。
図4‒4. PCIe リバース・パラレル・ループバック・モードのデータパス(1)
図 4–4 の注:
(1) グレー表示されたブロックは、このモードではアクティブになりません。
Transmitter PCS
Receiver PCS
Transmitter PMA
Receiver PMA
PIP
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data
Clock Divider
Parallel and serial clocks (from the ×6 clock lines)
Parallel and serial clocks (only from the central clock divider)
Serial clock(from the ×1 clock lines)
Central/ Local Clock Divider
Parallel Clock
Reverse ParallelLoopback Path
Serial ClockParallel and Serial Clocks
CMU PLL
/2
/2
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PCIe hard IP
pipe
_pcl
k
pipe
_txd
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_rxd
ata
Cyclone Vデバイス・ハンドブック 2012年 6月 Altera CorporationVolume 2:トランシーバ
第 4 章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーション 4‒9PCIe
PCIe のサポートされているコンフィギュレーションおよび配置のガイドライン
図 4–5 ~図 4–11 に、Cyclone V デバイスでのトランシーバ・チャネルと PCIe ハード
IP ブロック配置の例、サポートされている x1 および x4 の結合コンフィギュレー
ション、およびチャネル配置のガイドラインを示します。Quartus II ソフトウェアは、
自動的にデータのチャンネルと異なるチャンネルで CMU PLL を配置します。
1 この項では、デバイス内でトップおよびボトムの PCIeハード IPブロックの両方を別々
に使用している場合にサポートされる PCIe チャネルの配置を示します。PCIe ハード
IP ブロック(トップおよびボトム)の両方を同時に使用したい場合は、表 4–2 を参
照してください。5CGXC9、5CGXC7、5CGXC5、および 5CGXC4 のデバイスのみが 2 個
の PCIe ハード IP ブロックをサポートしています。
図4‒5. Cyclone V デバイス 5CGXC9 での PCIe x4 チャネルの配置(1), (2), (3)
図 4–5 の注:
(1) この図では、トップおよびボトムの PCIe ハード IP ブロックを別々にコンフィギュレーションする場合に許容される PCIe のチャネル配置を示しています。両方の PCIe ハード IP ブロックを同時に使用する場合、サポートされているコンフィギュレーションについては表 4–2 を参照してください。
(2) 青色の影付きで示したチャネルは高速シリアル・クロックを提供します。
(3) 灰色の影付きで示したチャネルはデータ・チャネルです。
Transceiver Bank
Transceiver Bank
PCIe x4
PCIe x4
PCIe Hard IP
PCIe Hard IP
5CGXC9
Ch5
CMU PLL
Master
CMU PLL
Ch3
Ch4
Ch2
Ch1
Ch0
Ch5
Master
Ch3
Ch4
Ch2
Ch1
Ch0
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 2:トランシーバ
4‒10 第 4章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーションPCIe
図4‒6. Cyclone V デバイス 5CGXC9 での PCIe x1 チャネルの配置(1), (2), (3)
図 4–6 の注:
(1) この図では、トップおよびボトムの PCIe ハード IP ブロックを別々にコンフィギュレーションする場合に許容される PCIe のチャネル配置を示しています。両方の PCIe ハード IP ブロックを同時に使用する場合、サポートされているコンフィギュレーションについては表 4–2 を参照してください。
(2) 青色の影付きで示したチャネルは高速シリアル・クロックを提供します。
(3) 灰色の影付きで示したチャネルはデータ・チャネルです。
図4‒7. Cyclone V デバイス 5CGXC7 での PCIe x4 チャネルの配置(1), (2), (3), (4)
図 4–7 の注:
(1) 灰色表示された PCIe ハード IP ブロックは、この例では使用されません。
(2) この図では、トップおよびボトムの PCIe ハード IP ブロックを別々にコンフィギュレーションする場合に許容される PCIe のチャネル配置を示しています。両方の PCIe ハード IP ブロックを同時に使用する場合、サポートされているコンフィギュレーションについては表 4–2 を参照してください。
(3) 青色の影付きで示したチャネルは高速シリアル・クロックを提供します。
(4) 灰色の影付きで示したチャネルはデータ・チャネルです。
Transceiver Bank
Transceiver Bank
PCIe x1
PCIe x1
PCIe Hard IP
PCIe Hard IP
5CGXC9
Ch5
CMU PLL
Master
CMU PLL
Ch3
Ch4
Ch2
Ch1
Ch0
Ch5
Master
Ch3
Ch4
Ch2
Ch1
Ch0
Transceiver Bank
Transceiver Bank
PCIe x4
PCIe Hard IP
PCIe Hard IP
5CGXC7
CMU PLL
Ch2
Ch1
Ch0
Ch5
Master
Ch3
Ch4
Ch2
Ch1
Ch0
Cyclone Vデバイス・ハンドブック 2012年 6月 Altera CorporationVolume 2:トランシーバ
第 4 章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーション 4‒11PCIe
図4‒8. Cyclone V デバイス 5CGXC7 での PCIe x1 チャネルの配置(1), (2), (3)
図 4–8 の注:
(1) この図では、トップおよびボトムの PCIe ハード IP ブロックを別々にコンフィギュレーションする場合に許容される PCIe のチャネル配置を示しています。両方の PCIe ハード IP ブロックを同時に使用する場合、サポートされているコンフィギュレーションについては表 4–2 を参照してください。
(2) 青色の影付きで示したチャネルは高速シリアル・クロックを提供します。
(3) 灰色の影付きで示したチャネルはデータ・チャネルです。
図4‒9. Cyclone V デバイス 5CGXC5 と 5CGXC4 での PCIe x4 チャネルの配置(1), (2), (3), (4)
図 4–9 の注:
(1) 灰色表示された PCIe ハード IP ブロックは、この例では使用されません。
(2) この図では、トップおよびボトムの PCIe ハード IP ブロックを別々にコンフィギュレーションする場合に許容される PCIe のチャネル配置を示しています。両方の PCIe ハード IP ブロックを同時に使用する場合、サポートされているコンフィギュレーションについては表 4–2 を参照してください。
(3) 青色の影付きで示したチャネルは高速シリアル・クロックを提供します。
(4) 灰色の影付きで示したチャネルはデータ・チャネルです。
Transceiver Bank
Transceiver Bank
PCIe x1
PCIe x1
PCIe Hard IP
PCIe Hard IP
5CGXC7
CMU PLL
CMU PLL
Ch2
Ch1
Ch0
Ch5
Master
Master
Ch3
Ch4
Ch2
Ch1
Ch0
Transceiver Bank
PCIe x4
PCIe Hard IP
PCIe Hard IP
5CGXC55CGXC4
CMU PLL
Ch5
Master
Ch3
Ch4
Ch2
Ch1
Ch0
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 2:トランシーバ
4‒12 第 4章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーションPCIe
デバイス内のトップおよびボトムのハード IP を使用する場合、実現可能な x1 および
x4 の結合コンフィギュレーションに制約があります。表 4–2 に、トランシーバ・バ
ンクのトップおよびボトム両方の PCIe ハード IP ブロックを使用する場合に各
Cyclone V デバイス用として許容されるコンフィギュレーションを示します。
5CGXC9、5CGXC7、5CGXC5、および 5CGXC4 のデバイスのみが 2 個の PCIe ハード IPブロックをサポートしています。
図4‒10. Cyclone V デバイス 5CGXC5 と 5CGXC4 での PCIe x1 チャネルの配置(1), (2), (3), (4)
図 4–10 の注:
(1) 灰色表示された PCIe ハード IP ブロックは、この例では使用されません。
(2) この図では、トップおよびボトムの PCIe ハード IP ブロックを別々にコンフィギュレーションする場合に許容される PCIe のチャネル配置を示しています。両方の PCIe ハード IP ブロックを同時に使用する場合、サポートされているコンフィギュレーションについては表 4–2 を参照してください。
(3) 青色の影付きで示したチャネルは高速シリアル・クロックを提供します。
(4) 灰色の影付きで示したチャネルはデータ・チャネルです。
図4‒11. Cyclone V デバイス 5CGXC3 での PCIe x1 チャネルの配置(1), (2)
図 4–11 の注:
(1) 青色の影付きで示したチャネルは高速シリアル・クロックを提供します。
(2) 灰色の影付きで示したチャネルはデータ・チャネルです。
Transceiver Bank
PCIe x1 PCIe Hard IP
PCIe Hard IP
5CGXC55CGXC4
CMU PLL
Ch5 Master
Ch3
Ch4
Ch2
Ch1
Ch0 PCIe x1
PCIe Hard IP
PCIe Hard IP
5CGXC55CGXC4
–OR–
Transceiver Bank
CMU PLL
Ch5
Master
Ch3
Ch4
Ch2
Ch1
Ch0
Transceiver Bank
PCIe x1 PCIe Hard IP
5CGXC3
CMU PLL
Ch2
Ch1
Ch0 Master
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第 4 章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーション 4‒13ギガビット・イーサネット
ギガビット・イーサネットIEEE 802.3 仕様では、1000Base-X PHY は、ギガビット・イーサネット(GbE)システ
ムで MAC を持つ様々な物理メディアにインタフェースする中間または遷移層として
定義されています。この層によって、MAC レイヤは下層にある媒体の特定の性質か
ら保護されます。1000BASE-X PHY は、PCS、PMA、および PMD サブレイヤに分かれ
ています。
PCS サブレイヤは、GMII(Gigabit Medium Independent Interface)を通じて MAC とイン
タフェースします。1000Base-X PHY は、物理インタフェースの 1 Gbps データ・レー
トを定義しています。図 4–12 に、ギガビット・イーサネット OSI(Open Systems Interconnection)参照モデルにおける 1000Base-X PHY の位置を示します。
表4‒2. Cyclone V デバイスでの PCIe ハード IP コンフィギュレーション
トップ PCIeハード IP
ボトム PCIeハード IP
5CGCXC4、5CGCXC5 5CGCXC7 5CGCXC9
Gen1 x1
Gen1 x1 使用可 使用可 使用可
Gen1 x2 使用不可 使用可 使用可
Gen1 x4 使用不可 使用可 使用可
Gen1 x4
Gen1 x1 使用不可 使用不可 使用可
Gen1 x2 使用不可 使用不可 使用可
Gen1 x4 使用不可 使用不可 使用可
図4‒12. GbE OSI 参照モデルにおける 1000Base-X PHY
OSI ReferenceModel Layers
Application
Presentation
Session
Transport
Network
Data Link
Physical
LLC
MAC (Optional)
MAC
Reconciliation
GMII
PCS
PMA
PMD
1000 Base-X PHY
Medium
LANCSMA/CD Layers
Higher Layers
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 2:トランシーバ
4‒14 第 4章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーションギガビット・イーサネット
Cyclone V トランシーバは GbE 動作モードにコンフィギュレーションされると、
IEEE 802.3 仕様に定義されている以下の PCS および PMA 機能をサポートする回路を
内蔵します。
■ 8B/10B エンコードおよびデコード
■ 同期
■ アップストリーム・トランスミッタおよびローカル・レシーバのクロック周波数
補正(レート・マッチング)
■ レシーバ PMD によって転送されるエンコードされたデータからのクロック・リカ
バリ
■ シリアル変換およびパラレル変換
1 Cyclone V トランシーバは、自動ネゴシエーション・ステート・マシン、衝突検出、
およびキャリア・センスなど、上記以外の PCS 機能のビルト・イン・サポートを備
えていません。これらの機能が必要な場合は、PLD ロジック・アレイまたは外部回
路にそれらを実装する必要があります。
図 4–13 に、GbE コンフィギュレーションでイネーブルされているトランシーバ・ブ
ロックを示します。
図4‒13. Cyclone V GX GbE コンフィギュレーション
Functional Mode
Data Rate (Gbps)
Number of Bonded Channels
Low Latency PCS
8B/10B Encoder/Decoder
Rate Match FIFO
Byte SERDES
Byte Ordering
FPGA Fabric-TransceiverInterface Width
FPGA Fabric-TransceiverInterface Frequency (MHz)
Disabled
Gbe
PMA-PCS Interface Width 10 bit
1.25
x1
Enabled
Word Aligner (Pattern Length)Automatic Synchronization
State Machine(7-bit Comma, 10-bit /K28.5/)
125
Disabled
8-bit
Disabled
Enabled
Disabled
3.125
x1
Enabled
Automatic SynchronizationState Machine
(7-bit Comma, 10-bit /K28.5/)
156.25
Enabled
8-bit
Disabled
Enabled
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第 4 章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーション 4‒15ギガビット・イーサネット
トランシーバ・データパス図 4–14 に、GbE 動作モードにコンフィギュレーションされている場合のトランシー
バ・データパスを示します。
表 4–3 に、GbE 動作モードでのトランシーバ・データパスのクロック周波数を示し
ます。
8B/10B エンコーダGbE モードでは、8B/10B エンコーダは、トランスミッタ・フェーズ補正 FIFO から 8ビット・データと 1 ビットのコントロール識別子をクロック・インして、10 ビット
のエンコードされたデータを生成します。10 ビットのエンコードされたデータはシ
リアライザに供給されます。
f 8B/10B エンコーダ機能について詳しくは、Transceiver Architecture in Cyclone V Devices の
章の「Transmitter PCS Datapath」の項を参照してください。
レート・マッチ FIFOGbE モードでは、レート・マッチ FIFO はアップ・ストリーム・トランスミッタと
ローカル・レシーバの基準クロック間の周波数差を最大で ±100 ppm(合計 200 ppm)
まで補正することができます。GbE プロトコルでは、トランスミッタは IEEE 802.3 仕
様で規定される規則に従って、パケット間ギャップ時にアイドル・オーダ・セット
/I1/(/K28.5/D5.6/)および /I2/(/K28.5/D16.2/)を送信する必要があります。
図4‒14. GbE モードのデータパス
FPGA Fabric
tx_coreclk[0]
rx_coreclk[0]
tx_clkout[0]
Transmitter Channel PCS Transmitter Channel PMA
Receiver Channel PCS Receiver Channel PMA
High-Speed Serial ClockLow-Speed Parallel Clock
Parallel Recovered Clock
Low-Speed Parallel Clock
FPGA Fabric–Transceiver Interface Clock
TX PhaseCompensation
FIFOwrclk rdclk
8B/10BEncoder
Serializer
Local ClockDivider
RX PhaseCompensation
FIFO
8B/10BDecoder
RateMatchFIFO
WordAligner
Deserializer CDR
表4‒3. GbE モードでのトランシーバ・データパスのクロック周波数
機能モード データ・レート
高速シリアル・クロック周波数
パラレル・リカバリ・クロックおよび低速パラレル・クロック周波数
FPGA ファブリック -トランシーバ間インタフェースのクロック周波数
GbE 1.25 Gbps 625 MHz 125 MHz 125 MHz
GbE 3.125 Gbps 1.5625 MHz 312.5 MHz 156.25 MHz
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4‒16 第 4章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーションギガビット・イーサネット
レート・マッチ動作は、ワード・アライナ内の同期ステート・マシンが同期の達成
を示した後に、rx_syncstatus信号を High にドライブすることにより開始されます。
レート・マッチャは、レート・マッチ FIFO のオーバーフローまたはアンダーランを
防止するためにシンボルを 1 個だけ削除することが必要な場合でも、/I2/ オーダ・
セットの両方のシンボル(/K28.5/ および /D16.2/)を削除または挿入します。レー
ト・マッチャは、レート・マッチ動作を実行するのに必要なだけ /I2/ オーダ・セッ
トを挿入または削除することができます。
FPGA ファブリックに次の 2 つのフラグが転送されます。
■ rx_rmfifodatadeleted— レート・マッチ FIFO の削除イベントを示すそれぞれ削除
された /I2/ オーダ・セット用として 2 クロック・サイクル中にアサートされるフ
ラグ
■ rx_rmfifodatainserted— レート・マッチ FIFO の挿入イベントを示すそれぞれ挿
入された /I2/ オーダ・セット用として 2 クロック・サイクル中にアサートされる
フラグ
f レート・マッチ FIFO について詳しくは、 Transceiver Architecture in Cyclone V Devices の章
の「Receiver PCS Datapath」の項を参照してください。
GbE プロトコル̶オーダ・セットおよびスペシャル・コード・グループ表 4–4 に、IEEE 802.3-2008 仕様で指定されるオーダセットおよびスペシャル・コー
ド・グループを示します。
表4‒4. GIGE オーダ・セット
コード オーダ・セット コード・グループ数 エンコーディング
/C/ Configuration — /C1/ および /C2/ の交互
/C1/ Configuration 1 4 /K28.5/D21.5/Config_Reg (1)
/C2/ Configuration 2 4 /K28.5/D2.2/Config_Reg (1)
/I/ IDLE — /I2/ を保持したまま /I1/ を訂正
/I1/ IDLE 1 2 /K28.5/D5.6/
/I2/ IDLE 2 2 /K28.5/D16.2/
— Encapsulation — —
/R/ Carrier_Extend 1 /K23.7/
/S/ Start_of_Packet 1 /K27.7/
/T/ End_of_Packet 1 /K29.7/
/V/ Error_Propagation 1 /K30.7/
表 4–4 の注:
(1) Config_Reg値を表す 2 つのデータ・コード・グループです。
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第 4 章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーション 4‒17ギガビット・イーサネット
表 4–5 に、GbE 動作モードでの同期ステート・マシーンのパラメータを示します。
表4‒5. GbE モードでの同期ステート・マシーンのパラメータ
同期ステート・マシンのパラメータ 設定受信後同期が達成される有効な {/K28.5/, /Dx,y/} オーダ・セットの数 3
受信後同期が失われるエラー数 4
受信後エラー・カウントを 1 減少させる、連続する正常コード・グループ数 4
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4‒18 第 4章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーションギガビット・イーサネット
図 4–15 に、GbE モードに実装される同期・ステート・マシーンを示します。
図4‒15. GbE モードでの同期ステート・マシーン(1)
図 4–15 の注:
(1) この図は、IEEE 802.3-2008 仕様での「図 36–9」からのものです。1000BASE-X 実装について詳しくは、IEEE 802.3-2008 仕様の 36項を参照してください。
power_on=TRUE + mr_main_reset=TRUE +(signal_detectChange=TRUE ∗
mr_loopback=FALSE ∗ PUDI)
(signal_detect=OK + mr_loopback=TRUE) ∗PUDI([/COMMA/])
(PUDI * signal_detect=FAIL *mr_loopback=FALSE +
PUDI(![/COMMA/])
LOSS_OF_SYNC
COMMA_DETECT_1
cgbad
cgbad
ACQUIRE_SYNC_1
COMMA_DETECT_2
SYNC_ACQUIRED_1
SYNC_ACQUIRED_2
ACQUIRE_SYNC_2
COMMA_DETECT_3
cgbad
SYNC_ACQUIRED_2A
cggood
SYNC_ACQUIRED_3 SYNC_ACQUIRED_3A
cgbad
SYNC_ACQUIRED_4 SYNC_ACQUIRED_4A
PUDI(![/D/])
cggood
cggood
cgbad
PUDI(![/D/])
cggood
PUDI([/D/])
PUDI([/D/])
3
cgbad
cgbad
2
PUDI(![/D/])
cgbad
sync_status ⇐ FAILrx_even ⇐ ! rx_evenSUDI
rx_even ⇐ TRUESUDI
rx_even ⇐ ! rx_evenSUDI
rx_even ⇐ TRUESUDI
rx_even ⇐ ! rx_evenSUDI
rx_even ⇐ TRUESUDI sync_status ⇐ OK
rx_even ⇐ ! rx_evenSUDI
rx_even ⇐ ! rx_evenSUDIgood_cgs ⇐ good_cgs + 1
rx_even ⇐ ! rx_evenSUDIgood_cgs ⇐ 0
rx_even ⇐ ! rx_evenSUDIgood_cgs ⇐ 0
rx_even ⇐ ! rx_evenSUDIgood_cgs ⇐ 0
rx_even ⇐ ! rx_evenSUDIgood_cgs ⇐ good_cgs + 1
rx_even ⇐ ! rx_evenSUDIgood_cgs ⇐ good_cgs + 1
PUDI([/D/])
PUDI(![/COMMA/] ∗ ∉[/INVALID/])
rx_even=FALSE ∗ PUDI([/COMMA/])
PUDI(![/COMMA/] ∗ ∉[/INVALID/])
rx_even=FALSE ∗ PUDI([/COMMA/])
cggood ∗good_cgs ≠ 3
cggood ∗good_cgs ≠ 3
cggood ∗good_cgs ≠ 3
good_cgs = 3 ∗ cggood
cggood ∗ good_cgs = 3
cggood ∗ good_cgs = 3
cgbad
2
3
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第 4 章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーション 4‒19シリアル・デジタル・インタフェース
f カスタム PHY IP でのギガビット・イーサネットの実装について詳しくは、Altera Transceiver PHY IP Core User Guide の Custom PHY IP Core の章を参照してください。
シリアル・デジタル・インタフェースSMPTE(Society of Motion Picture and Television Engineers)は、非圧縮ビデオ伝送のため
の各種 SDI 規格を定めています。
ビデオ放送アプリケーションでは、以下の 3 種類の SMPTE 規格が一般的に使用され
ます。
■ SMPTE 259M 規格 — 一般的に標準精細(SD)SDI と呼ばれ、270 Mbps でのビデオ・
データ搬送が定義されています。
■ SMPTE 292M 規格 — 一般的に高精細(HD)SDI と呼ばれ、1485 Mbps または
1483.5 Mbps でのビデオ・データ搬送が定義されています。
■ SMPTE 424M 規格 — 一般的に第 3 世代(3G)SDI と呼ばれ、2970 Mbps または
2967 Mbps でのビデオ・データ搬送が定義されています。
表 4–6 に、Cyclone V トランシーバの SDI モードでサポートされているコンフィギュ
レーションを示します。
表4‒6. SDI モードでのコンフィギュレーション
コンフィギュレーション
データ・レート(Mbps)
REFCLK 周波数(MHz)
FPGA ファブリック -トランシーバ間のインタフェース幅
HD1485 74.25、148.5 10 ビットおよび 20 ビット
1483.5 74.175、148.35 10 ビットおよび 20 ビット
3G 2970 148.5、297 20 ビット・インタフェースの
み 3G で許容されます
2967 148.35、296.7 20 ビット・インタフェースのみ 3G で許容されます
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4‒20 第 4章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーションシリアル・デジタル・インタフェース
図 4–16 に、Cyclone V デバイスでサポートされている SDI モードのコンフィギュレー
ションを示します。
トランシーバ・データパス図 4–17 に、SDI モードでコンフィギュレーションされるときのトランシーバ・デー
タパスを示します。
図4‒16. Cyclone V コンフィギュレーションの SDI モード
Functional Mode
Data Rate (Gbps)
Number of Bonded Channels
Low Latency PCS
8B/10B Encoder/Decoder
Rate Match FIFO
Byte SERDES
Byte Ordering
FPGA Fabric-TransceiverInterface Width
FPGA Fabric-TransceiverInterface Frequency (MHz)
Disabled
SDI
PMA-PCS Interface Width 10 bit
HD-SDI (1.485/1.4835) 3G-SDI (2.97/2.967)
x1
Disabled
Word Aligner (Pattern Length) Bit-Slip Bit-Slip
148.5/148.35
Disabled
10-bit
Disabled
74.25/74.175
Enabled
20-bit
Disabled
Disabled
Disabled
x1
Disabled
148.5/148.35
Enabled
20-bit
Disabled
Disabled
図4‒17. SDI モードのデータパス
FPGA Fabric
tx_coreclk
rx_coreclk
tx_clkout
rx_clkout
Transmitter Channel PCS Transmitter Channel PMA
Receiver Channel PCS Receiver Channel PMA
High-Speed Serial ClockLow-Speed Parallel Clock
Parallel Recovered Clock
FPGAFabric–TransceiverInterface Clock
TX PhaseCompensation
FIFOwrclk rdclk
ByteSerializer
wrclk rdclk
Serializer
Local ClockDivider
RX PhaseCompensation
FIFO
ByteDeserializer
WordAligner
Deserializer CDR
/2
/2
Cyclone Vデバイス・ハンドブック 2012年 6月 Altera CorporationVolume 2:トランシーバ
第 4 章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーション 4‒21SDC(シリアル・データ・コンバータ)JESD204
トランスミッタ・データパス10 ビット幅の FPGA ファブリック – トランシーバ・インタフェースを備えた HD-SDIコンフィギュレーションのトランスミッタ・データパスは、トランスミッタ・
フェーズ補正 FIFO および 10:1 シリアライザで構成されます。20 ビット幅の FPGAファブリック – トランシーバ・インタフェースを備えた HD-SDI および 3G-SDI コン
フィギュレーションのトランスミッタ・データパスには、バイト・シリアライザも
含まれています。
1 SDI モードでは、トランスミッタはパラレルからシリアルへの変換のみです。スクラ
ンブルや CRC コード生成などの SDI トランスミッタ機能を FPGA ロジック・アレイ
内に実装する必要があります。
レシーバ・データパス10 ビット・チャネル幅の SDI コンフィギュレーションでは、レシーバ・データパス
は、クロック・リカバリ・ユニット(CRU)、1:10 デシリアライザ、ビット・スリッ
プ・モードのワード・アライナ、およびレシーバ・フェーズ補正 FIFO で構成されま
す。20 ビット・チャネル幅の SDI コンフィギュレーションでは、レシーバ・データ
パスにバイト・デシリアライザも含まれます。
1 デスクランブル、フレーミング、CRC チェッカなどの SDI レシーバ機能を FPGA ロジッ
ク・アレイ内に実装する必要があります。
レシーバのワード・アラインメントおよびフレーミングSDI システムでは、ワード・アラインメントとフレーミングはデスクランブル後に実
行されるため、レシーバ・データパス内のワード・アライナは使用されません。ア
ルテラでは、PHY MegaWizard 信号の rx_bitslipを Low にドライブして、ワード・
アライナが受信データ・ストリームにビットを挿入するのを防止することを推奨し
ています。
SDC(シリアル・データ・コンバータ)JESD204SDC(JESD204)プロトコルは、2 線式の高速シリアル・インタフェースのみを使用
してアナログ - デジタル・コンバータおよびロジックデバイスの間の高速シリアル
接続を実現する JEDEC 規格の JESD204 に準拠しています。Cyclone V デバイスは、
312.5 Mbps ~ 3.125 Gbps の SDC(JESD204)のデータ・レート範囲をサポートしてい
ます。サポートされている最小の Cyclone V デバイスのデータ・レートは 611 Mbpsであるため、5x のオーバー・サンプリング・ファクタは SDC(JESD204)のデータ・
レート 312.5 Mbps に使用されて、1.5625 Gbps のデータ・レートになります。
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4‒22 第 4章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーションSDC(シリアル・データ・コンバータ)JESD204
図 4–18 に、Cyclone V デバイスに SDC プロトコルを実装する上で推奨されるコン
フィギュレーションを示します。
図4‒18. Cyclone V コンフィギュレーションでの SDC(JESD204)
Functional Modes
Functional Modes
Data Rate (Gbps)
Channel Bonding
8B/10B Encoder/Decoder
Rate Match FIFO
Byte SERDES
Byte Ordering
FPGA Fabric-TransceiverInterface Width
FPGA Fabric-TransceiverInterface Frequency (MHz)
PMA-PCS Interface Width
1.56250
x1
Word Aligner (Pattern Length)
156.25
Disabled
8-bit
Disabled
Disabled
Enabled (Manual) Enabled (Manual)
Enabled Enabled
1.5625 - 3.125
x1
Basic Single-Width 10-bit PMA-PCSInterface Width
Basic Single-Width 10-bit PMA-PCSInterface Width
Configuration option for data rate range of
312.5 Mbps - 1.5625 Gbps
Configuration option for data rate range of
1.5625 Gbps - 3.125 Gpbs
78.125 -156.25
Enabled
16-bit
Enabled
Disabled
10-bit
Single Width Single Width
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第 4 章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーション 4‒23SATA および SASのプロトコル
SATA および SAS のプロトコルSATA は、家電 PC、ワークステーション、およびラップトップのコンピューティン
グ・アプリケーションで使用されるデスクトップ・クラスのディスク・ドライブな
どの大容量ストレージ・デバイスとホスト・バス・アダプタの間のシリアル・イン
タフェースです。SAS は、サーバ、ディスク・アレイ、およびデータ・センター・
アプリケーションで使用される企業クラスのディスク・ドライバなどの大容量スト
レージ・デバイスとホスト・バス・アダプタの間のシリアル・インタフェースです。
表 4–7 に、Cyclone V デバイスでサポートされているシリアル・データ・レートを示
します。
表4‒7. SATA および SAS プロトコルでのシリアル・データ・レート
プロトコル SATA(Gbps) SAS(Gbps)Gen1 1.5 3.0
Gen2 3.0 —
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4‒24 第 4章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーションSATA および SAS のプロトコル
図 4–19 に、Cyclone V デバイスに SATA および SAS プロトコルを実装する上で推奨さ
れるコンフィギュレーションを示します。
図4‒19. Cyclone V コンフィギュレーションでの SATA および SAS
Functional Modes
Functional Modes
Data Rate (Gbps)
Reference Clock (MHz)
Channel Bonding
Low Latency PCS
8B/10B Encoder/Decoder
Rate Match FIFO
Byte SERDES
Byte Ordering
FPGA Fabric-TransceiverInterface Width
FPGA Fabric-TransceiverInterface Frequency (MHz)
PMA-PCS Interface Width
Word Aligner(Pattern Length)
150
Disabled
Enabled
Disabled
Enabled
3.0
Disabled
75
150
Disabled
Disabled
32-Bit16-Bit
Configuration Option for SATA/SAS
3.0 Gbps Data Rate
Enabled(Manual, 10-Bit)
x1
Basic Double-Width20-Bit PMA-PCSInterface Width
150
Disabled
Enabled
Disabled
Enabled
1.5
Disabled
75
150
Disabled
Disabled
16-Bit8-Bit
Cyclone V Configurations
Basic
10-Bit
Configuration Option for SATA/SAS
3.0 Gbps Data Rate
Configuration Option for SATA
1.5 Gbps Data Rate
Enabled(Manual, 10-Bit)
x1
Basic Single-Width10-Bit PMA-PCSInterface Width
Disabled
Enabled
Disabled
Enabled
3.0
Disabled
150
150
16-Bit
Enabled(Manual, 10-Bit)
x1
Basic Single-Width10-Bit PMA-PCSInterface Width
75
Disabled
Enabled
Disabled
Enabled
1.5
Disabled
37.5
150
Disabled
Disabled
32-Bit16-Bit
Configuration Option for SATA
1.5 Gbps Data Rate
Enabled(Manual, 10-Bit)
x1
Basic Double-Width20-Bit PMA-PCSInterface Width
SingleWidth
DoubleWidth
20-Bit
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第 4 章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーション 4‒25改訂履歴
改訂履歴表 4–8 に、本資料の改訂履歴を示します。
表4‒8. 改訂履歴
日付 バージョン 変更内容
2012 年 6 月 1.1
■ Quartus II ソフトウェア v12.0 に伴う更新。
■ 表 4–1 の更新。
■ 図 4–2 の更新。
■ 図 4–18 の更新。
■「ギガビット・イーサネット」の項の追加。
■「シリアル・デジタル・インタフェース」の項の追加。
■「SDC(シリアル・データ・コンバータ)JESD204」の項の追加。
■「SATA および SAS のプロトコル」の項の追加。
2011 年 10 月 1.0 初版。
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4‒26 第 4章: Cyclone V デバイスのトランシーバ・プロトコル・コンフィギュレーション改訂履歴
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