PCI – Projeto de Circuitos Integrados
Prof. Dr. João Antonio Martino
Prof. Dr. Victor Sonnenberg PROGRAMA:
1. Introdução à Microeletrônica, metodologias de projeto e Níveis de Projeto.
Dispositivos em circuitos integrados.
2. Transistor MOS (comportamento como chave) e portas lógicas básicas
CMOS.
3.Projeto do inversor CMOS: comportamento estático e dinâmico.
4.Processo de fabricação de transistores MOS com tecnologia CMOS.
5. Introdução ao simulador microwind.
6. Introdução ao simulador microwind.
7. Projeto e simulação do inversor CMOS (comportamento estático e
dinâmico) com o microwind.
8. Projeto e simulação do inversor CMOS (comportamento estático e
dinâmico) com o microwind
9. Prova P1 (ou projeto).
PROGRAMA (cont.):
10. Estudo do comportamento estático e dinâmico de Portas lógicas NE (NAND) e
NOU (NOR)
11. Projeto e simulação de porta lógica NE (NAND) e/ou NOU (NOR)
(comportamento estático e dinâmico) com o microwind.
12. Projeto e simulação de porta lógica NE (NAND) e/ou NOU (NOR)
(comportamento estático e dinâmico) com o microwind.
13. Estudo do comportamento dinâmico de outras funções lógicas e simplificação.
14. Projeto e simulação de funções lógicas (comportamento estático e dinâmico)
com o microwind.
15. Projeto e simulação de funções lógicas (comportamento estático e dinâmico)
com o microwind.
16. Projeto e simulação de funções lógicas (comportamento estático e dinâmico)
com o microwind.
17. Prova P2 (ou projeto).
18. Prova Substitutiva ou EXAME.
MÉDIA FINAL :
M=(0,4P1 + 0,6P2) . K
0 < K < 1,2 = fator dos relatórios =MR .0,12
MR = média dos relatórios.
Se M < 6,0 o aluno é reprovado com conceito C
Se 6,0 < M < 7,0 o aluno é aprovado com conceito B
Se 7,0 < M < 8,5 o aluno é aprovado com conceito A
Se M > 8,5 o aluno é aprovado com conceito E
Observação: Será realizada uma prova substitutiva para uma, e só uma, das
provas P1 ou P2. No caso de reprovação, com a realização das 2 provas,
a prova substitutiva vale como um exame onde a média final é a média
aritmética entre M e o exame.
BIBLIOGRAFIA:
Básica
1. WESTE, N.; ESHRAGHIAN, K. Principles of CMOS VLSI Design. Ed.
Addison Wesley, 1985
2. PIERRE, T.F. Robert. Field Effect Devices: Modular series on
Solid State Devices. 2. ed. Califórnia: Addison - Wesley Publishing
Company, 1990. 4 v.
3. MARTINO, João Antonio; PAVANELLO, Marcelo A. e VERDONCK,
Patrick B. Caracterização Elétrica de Tecnologia e Dispositivos
MOS. São Paulo: Ed. Pioneira Thomson Learning, 2003. 193 p.
Complementar
1. MARTINO, João Antonio. Um processo CMOS de Cavidade
Dupla para Comprimento de Porta de 2µm São Paulo, 1988. 147 f.
Tese (Doutorado em Engenharia Elétrica) - Escola Politécnica da
Universidade de São Paulo, São Paulo, 1988.
2. SEDRA, A. S.; SMITH, K. C. Microeletrônica. 4. ed. São Paulo:
Makron Books, 1998. 1270 p.
3. STREETMAN, B. G. Solid State Electronic Devices. 4. ed. New
Jersey : Prentice-Hall, 1995, 462 p.
4. TSIVIDIS, Y.P. Operation and Modeling of the MOS Transistor.
Mc Graw Hill, 1987.
MOTIVAÇÃO
•Explosão no uso da tecnologia da informação e
na comunicação sem fio (wireless)
•Telefones celulares, cameras digitais,
microcomputadores pessoais, sistemas de
entretenimentos…
Tudo Graças aos Circuitos Integrados…
O que é um Circuito Integrado ? UNIVERSIDADE DE SÃO PAULO
ESCOLA POLITÉCNICA
DEPARTAMENTO DE ENGENHARIA ELETRÔNICA
LABORATÓRIO DE SISTEMAS INTEGRÁVEIS
•Jack St Clair Kilby
(Universidade de Illinois, 1947)
•Texas Instruments em 1958
• U.S. Patent 3.138.743
(Submetida em 1959) em
“Miniaturized Electronic
Circuits”
•Projetou a primeira calculadora
eletrônica portátil (4 operações)
•Prêmio Nobel em 2000
Primeiro Circuito Integrado – 1959 (Ano 0)
•Jack St Clair Kilby
•Texas Instruments
• U.S. Patent 3.138.743
(Submetida em 1959) em
“Miniaturized Electronic
Circuits”
•Prémio Nobel em 2000
Primeiro Circuito Integrado – 1959 (Ano 0)
Oscilador de Deslocamento de Fase
Microeletrônica • Estuda Técnicas de projeto fabricação e testes de Circuitos
Integrados
– Possibilidades para construção de um circuito eletrônico:
• Utilizando CI’s de prateleira
(7400, 4000, 8086, Z80, 68000.....)
• C. I. de aplicação específica
(Muito utilizado atualmente pelas empresas de médio e
grande porte em todo ou parte de determinados
equipamentos eletrônicos de grande volume de produção)
• Vantagens em se utilizar um C. I. de aplicação específica:
– Menor área ocupada
– Menor custo
– Maior facilidade de manutenção
– Proteção contra propriedade industrial (não pode ser
copiado)
Tradicionalmente, o número de componentes em uma pastilha de
Si tem dobrado a cada 2 anos (Lei de Moore)
fonte Intel
Menores dimensões
Tecnológicas [m]
Fio de cabelo: 100 m
Ameba: 15 m
Glóbulo vermelho: 7 m
Vírus da AIDS: 0,1 m
Exemplos
Fonte : Intel
Intel 8008 (1972)
200 KHz
3.300 transistores
13 mm2
Intel Pentium 4 (2002)
2,2 GHz
42.000.000 transistores
146 mm2
30 anos
X 12.000
Dobra a cada 2 anos LEI DE MOORE
Um Exemplo da Revolução da Microeletrônica
1Mb 4Mb 16Mb 64Mb 256Mb 1Gb 4Gb
Ano 1987 1990 1993 1996 1998 2001 2004
L (m) 1,0 0,7 0,5 0,35 0,25 0,18 0,13
Máscaras 11 14 18 21 21 23 23
Porta xox (nm) 20 15 12 10 7 5-4 5-4
Etapas 200 300 400 500 550 600 600
Junção xj (m) 0,25 0,2 0,15 0,1 0,07 0,05 0,03
lâmina (mm) 125 150 150 200 200/300 300 300
Evolução dos Parâmetros de Fabricação de Memórias DRAM
N+ N+
P
xox
xj
L
Metodologias de Projetos de Circuitos
Integrados Digitais de Aplicação Específica
ASIC - Application Specific Integrated Circuit
Circuitos Integrados de Aplicação Específica (Dedicados)
Circuitos
Dedicados
Totalmente personalizados (Full Custom)
Semi personalizados
Células Padrão
(Standard Cell)
Matriz de Portas
(Gate Array)
Projeto de C. I. Dedicados
Totalmente Personalizados (FULL CUSTOM)
Técnica “Top-Down”
Hierarquicamente estruturado
VDD
Fabricação: Todos os passos (Completa)
Vantagens: Comportamento estático e dinâmico
muito bom
Mínima área
Desvantagens: Custo Elevado
Tempo de projeto elevado
Semi Personalizados
C. I. já difundido, só falta a camada de interconexão
Pode ter uma ou duas camadas de interconexão
Cada célula contém transistores isolados (CMOS)
Projeto
Lógico Ferramentas de C.A.D
Biblioteca de
Células
Lay-out
Metodologia de Projeto com Arranjo de Portas (Gate Array)
CHIP Vantagens: Menor número de máscaras
Baixo custo
Realização rápida
Desvantagens:
Muitas interconexões
Baixa utilização da superfície
Otimização impossível
Metodologia Usando Células Padrão (Standard Cell)
• Biblioteca de subsistemas digitais
• Projeto baseado em equações lógicas
Regist.
Contador
ULA
CHIP
Os blocos Registrador, Contador
e ULA tem suas características
bastante conhecidas, bastando
apenas interliga-los e projetar o
que não existe na biblioteca
Vantagens: Projetista não necessita de
muito conhecimento de C. I.
Basta saber o projeto lógico
Desvantagens:
Área total não otimizada
Potência e tempo de atraso não
são bons
Comparação entre as metodologias de projeto de C. I. - VLSI
Complexidade
Funcional
Células
Padrão
Totalmente
Personalizado
Arranjo de
Portas STANDARD CELL
FULL CUSTOM
GATE ARRAY
Regularidade Custo
Relativo
Prateleira
Arranjo de Portas
Célula Padrão
Tot. Personalizado
Volume de Produção
Níveis de Projeto
• Nível Funcional:
– Divisão do circuito a ser projetado em “caixas pretas”, cada uma com uma
função específica.
Ex: Registrador, Somador, Contador....
• Nível Lógico:
– Detalhamento de cada uma das “caixas pretas” em blocos lógicos (portas
lógicas).
Ex: Portas NAND, NOR, Inversores....
• Nível de Transistores:
– Interligação dos componentes (transistores) para a implementação das
portas lógicas, bem como definição das dimensões geométricas destes
transistores.
Ex: Transistores nMOS de W=10m e L=5m
• Nível de Layout:
– Layout final do circuito de acordo com as regras de projeto fornecidas e
com as dimensões preestabelecidas pelo nível 3.
Ex: Ver layout posteriormente
Dispositivos em Circuitos Integrados
• Resistores
N
P
SiO2
L
W
Al
X
Planta:
Perfil:
WX
LR
Normalmente a relação
(Resistência de Folha - RF)
da tecnologia é fornecida.
X
Exemplo:
30X
RF , projetar R=90
90W
L30R L=3 W
Adotando W=20 m
L= 60 m
Existe também o resistor P+ feito sobre substrato N (inverso)
Resistores (USP)
Resistores projetado e fabricado na Escola Politécnica da USP
Dissertação de Mestrado – João Antonio Martino (1984)
• Capacitores
P
Si-poli/metal
Al
Condutor
ox
ox
x
A C
óxido
óxido
Capacitância (C) Constante: adotada quando se deseja fabricar um
capacitor em CI
Onde: ox - Permissividade do dielétrico (normalmente SiO2)
xox - Espessura do dielétrico (normalmente SiO2)
A - área do capacitor
xox V
Capacitância (C) Variável com a tensão aplicada
Dois tipos
Capacitância reversa de junção
Capacitor MOS
Capacitância Reversa de Junção
P
N
V Depleção 22/1
12 mpF/ 7,0V
N10x3Cj
N - Dopagem do Substrato
V - Tensão Reversa
Capacitor MOS
P
SiO2
Al
xox
Metal
Oxido
Semicondutor
V
Largamente utilizado para a obtenção de características elétricas e
físicas do processo de fabricação de circuitos integrados.
Capacitores (USP)
Capacitor projetado e fabricado na Escola Politécnica da USP
Dissertação de Mestrado – João Antonio Martino (1984)
• Transistor MOS - Canal N (nMOS)
Metal
N+ N+
P
Porta
(Gate)
Dreno
(Drain)
Fonte
(Source)
Substrato
(Bulk)
Óxido
S
D
G B
S
D
G
Transistor – NMOSFET (USP)
Transistor projetado e fabricado na Escola Politécnica da USP
Dissertação de Mestrado – João Antonio Martino (1984)
Porta
(G)
Dreno
(D) Fonte
(S)
Alumínio
Tecnologia de Fabricação de Circuitos
Integrados
- TTL LS DECLÍNIO
SCHOTTKY
• BIPOLAR - ECL MAIS VELOZ
- I2L LSI , VLSI
- PMOS: 1a TECNOLOGIA MOS, MEMÓRIAS,
CALCULADORAS
• MOS - NMOS: LSI
- CMOS: SSI, MSI, VLSI
Densidade de Integração:
Número de transistores:
SSI = pequena escala: N 100
MSI = média escala: 100 N 1.000
LSI = grande escala: 1.000 N 100.000
VLSI = muito grande: 100.000 N 1.000.000
ULSI = altíssima: N 1.000.000
Tecnologia CMOS
• Composta pela associação de transistores nMOS
pMOS
• Alta imunidade à ruído
• Baixa potência dissipada
•Mais importante tecnologia da atualidade, pois permite o projeto de
Circuitos Integrados Digitais em escala muito ampla
VLSI
TRANSISTORES MOS
• MOS canal N TIPO ENRIQUECIMENTO*
TIPO DEPLEÇÃO
• MOS canal P TIPO ENRIQUECIMENTO*
TIPO DEPLEÇÃO
1. TRANSISTOR MOS CANAL N ( nMOS ) TIPO
ENRIQUECIMENTO
DRENOFONTE
SUBSTRATO
PORTA
N+ N+
P
Porta
(Gate) Dreno
(Drain)
Fonte
(Source)
Substrato
(Bulk)
• Normalmente o substrato é aterrado
• Funcionamento como uma chave:
- Para G= 5V ( “1” )
( CHAVE FECHADA )
- Para G= 0V ( “0” )
( CHAVE ABERTA )
•Característica:
-Transmite bem o “0” :
-NÃO transmite bem o “1” :
S D
G=1
S G=0
D
5V 4V
I
0V 0V
I
2. TRANSISTOR MOS CANAL P ( pMOS ) TIPO
ENRIQUECIMENTO
DRENOFONTE
SUBSTRATO
PORTA
P+ P+
N
Porta
(Gate) Dreno
(Drain)
Fonte
(Source)
Substrato
(Bulk)
• Normalmente o substrato é ligado a “VDD”
• Funcionamento como uma chave:
- Para G= 5V ( “1” )
( CHAVE ABERTA )
- Para G= 0V ( “0” )
( CHAVE FECHADA )
•Característica:
-Transmite bem o “1” :
-NÃO transmite bem o “0” :
S D
G=1
S G=0
D
5V 5V
I
0V 1V
I
Exercícios:
Preencha o Mapa de Karnaugh das funções abaixo: VDD
A B
C
A
B C
F
A
A
B
B
C
C
D
D
VDD
G
AB
C 00 10 11
1
01
0
AB
CD 00 10 11
01
01
00
10
11
F=____________________ G=____________________
Transistor MOS - Comportamento Elétrico
• Transistor nMOS
N+ N+
P
Porta
Dreno Fonte
Substrato
VDS=cte
IDS
VGS VTn1 V
VDS
IDS Região
Triodo
Região de
Saturação
VGS1
VGS2
VGS2>VGS1
(Tensão de Limiar)
S
D
G VDS
VGS
IDS
S
D
G
VDS
VGS
IDS
Transistor NMOSFET
(Metal-Oxide-Semiconductor Field Effect
Transistor, canal N, tipo Enriquecimento)
N+
Metal
(condutor) Óxido de porta
(isolante)
L
W
Fonte Dreno
xox Porta
VDS
VGS
P
Substrato
(ou Corpo)
IDS
N+
Transistor - NMOSFET
Transistor projetado e fabricado na Escola Politécnica da USP
Dissertação de Mestrado – João Antonio Martino (1984)
Porta
(G)
Dreno
(D) Fonte
(S)
Alumínio
Equações de IDS=f(VGS, VDS) de 1a Ordem
• Região de Corte: VGS VTn ou VGS-VTn 0
IDS=0
• Região Triodo: 0< VDS VGS-VTn
2
VVVVI
2DS
DSTnGSnDS
• Região de Saturação: 0< VGS-VTn VDS
2
VVI
2TnGS
nDS
onde
L
W
xox
oxnn
Fator de Ganho
L
W
xox
oxnn
Fator de ganho
Dependentes
do Processo porta de óxido do Espessura x
óxido do dadePermissivi
elétrons dos Mobilidade
ox
ox
n
Dependentes
da Geometria
(lay-out)
W Largura de canal
L Comprimento de canal
• Transistor pMOS
-VDS=cte
-IDS
-VGS VTp-1 V
-VDS
-IDS Região
Triodo
Região de
Saturação
-VGS1
-VGS2
(Tensão de Limiar)
P+ P+
N
Porta
Dreno Fonte
Substrato
S
D
G VDS
VGS
IDS
• Região de Corte: VGS VTp ou VGS-VTp 0
IDS=0
• Região Triodo: VGS-VTp VDS < 0
2
VVVVI
2DS
DSTpGSpDS
• Região de Saturação: VDS VGS-VTp < 0
2
VVI
2
TpGS
pDS
L
W
xox
oxp
p
Fator de ganho
lacunas das Mobilidade p
2
np
Tensão de Limiar do Transistor canal P
VTp-1 V Normalmente simétrico com relação a VTn
|VTp| = VTn
Geometrias
n
n
p
p
L
W
L
WNormalmente para compensar o fato de p< n
e assim podemos ter p= n
Inversor CMOS - Comportamento Elétrico
G
G
S
S
D
D
VDD
VE VS
IDS
ISD=-IDS
Transistor canal p
•VGS=VE-VDD
•VDS=VS-VDD
•IDS=-ISD
Transistor canal n
•VGS=VE
•VDS=VS
IDSn=-IDSp
Inversor CMOS (USP)
Inversor CMOS projetado e fabricado na Escola Politécnica da USP
Tese de Doutorado – João Antonio Martino (1988)
Curva Característica de Transferência
IDSn=-IDSp VS
V
E
VDD
VTn VINV VDD-|VTp| VDD
A
B
C
D E
0,7VDD
0,3VDD
VDD/2
VS
V
E
VDD
VTn VINV VDD-|VTp| VDD
A B
C
D E
0,7VDD
0,3VDD
VDD/2
1 2 3
4
5
6 7 8
Regiões Operacionais
A - nMOS corte
pMOS triodo
B - nMOS saturação
pMOS triodo
C - nMOS saturação
pMOS saturação
D - nMOS triodo
pMOS saturação
E - nMOS triodo
pMOS corte
Influência da Relação n/ p na Curva Característica
de Transferência
p
n
p
nTnTpDD
INV
1
VVV
V
VS
VE
VDD
VDD
1/16 1 16
n/ p
p
p
p
n
nn
p
p
ox
oxp
n
n
ox
oxn
p
n
L
W
L
W
L
W
x
L
W
x
VDD/2
2,5
3,4 1,6
Margem de ruído em nível alto:
DDINVDDIHDDIHOHH V1,0VVVVVVMR
INVDDH VV9,0MR
Margem de ruído em nível baixo:
DDINVILOLILL V1,0V0VVVMR
DDINVL V1,0VMR
A aproximação acima é válida para 2VVINV 3V (maioria das
aplicações) e garante erro inferior a 10% nesta faixa
Exemplo: POLISILÍCIO
L=100m e W=5 m
Comportamento Dinâmico
1. Resistências L
X W
W
L.RR R
X :onde
W.X
LR
FOLHAFOLHA
Material RFOLHA [ ]
Alumínio 0,05
Silicetos 2
N+ 20
P+ 50
Polisilício 30
600
5
100.30R
POLI
L= 100m
W= 5m
2.Capacitâncias
D
B G
S
A.x
CC
CCCC
ox
oxóxidoG
GBGDGSG
• CAPACITÂNCIA MOS
CGB
CGS
CGD CDB
CSB
onde:
CDB …… CJ Dreno
CSB …… CJ Fonte
• CAPACITÂNCIA DE JUNÇÃO (CJ)
N N P
N N
Perfil:
Planta:
CJP (periférico)
CJA (área)
a
b
CJ = CJA.( a.b ) + CJP.( 2a + 2b )
Capacitância total
associada à porta
CJ = CJA.( área ) + CJP.( perímetro )
Tempos de Atraso, Subida e Descida de um
Inversor CMOS
VDD
VE VS CL
VE
VS
t
t
VDD
VDD 90%
10%
tr tf
50%
tpHL tpLH
• tpLH ..tempo entre o sinal na entrada atingir 50% (descendente) e o
sinal na saída também 50% no sentido ascendente.
•tpHL ..tempo entre o sinal na entrada atingir 50% (ascendente) e o sinal
na saída também 50% no sentido descendente.
• td … média dos tempos de propagação do sinal lógico;
• tr …. tempo do sinal na saída subir de 10% a 90% do seu total.
• tf ….tempo do sinal na saída descer de 90% a 10% do total.
2
ttp r
LH 2
ttp f
HL 2
tptpt HLLH
d
4
ttt fr
d
DDP
Lr
.Vβ
C4. t
DDN
Lf
.Vβ
C4. t
Exercício 1 Projete um circuito inversor que tenha margem de ruído em nível
alto de 2,5V e tempo de atraso de 1ns.
Dados:
VDD = 5V ;VTN = 1V ; VTP = -1V ; N = 400 [ cm2/V.s] ;
P = 200 [ cm2/V.s] ; xox = 40nm ; ox= 40x10-14 [F/cm] ; LN = LP ;
Dimensão mínima= 1 m ; CL=4pF
Exercício 2 Projete um circuito inversor que tenha margem de ruído em nível
alto de 2,5V e tempo de subida de 4ns.
Dados:
VDD = 5V ;VTN = 1V ; VTP = -1V ; N = 400 [ cm2/V.s] ;
P = 200 [ cm2/V.s] ; xox = 40nm ; ox= 40x10-14 [F/cm] ; LN = LP ;
Dimensão mínima= 1 m ; CL=1pF
Inversor Lógico Digital CMOS
Vin
Vout
VDD GND
V DD
Vin
V DD
Vout
PMOSFET
NMOSFET
280 m
420 m
Si - P
Si - N
N+ N+ N+ P+ P+ P+
Vout VDD GND
Metal
SiO2
(Isolante)
Si-Poli
Vin
Processo de Fabricação de Circuitos Integrados
Principais Etapas de Processo:
Oxidação Térmica
Deposição de óxido de silício
Fotogravação
Corrosão Química
Difusão de Impurezas
Implantação Iônica
Oxidação Térmica:
Objetivo: Obtenção de óxido de silício (SiO2) sobre o silício
Si p
Oxidação Térmica
• Tempo
• Temperatura
• Ambiente
Si p
SiO2
2
C900T
2 SiOOSio
Lâmina
Funções Principais
• Mascaramento contra impurezas
• Dielétrico de porta
Deposição de Óxido de Silício: (C.V.D.)
Objetivo: Obtenção de óxido de silício (SiO2) sobre o silício
ou outra superfície qualquer
Si p
Deposição de SiO2
• Tempo
• Temperatura
• Fluxo de Gases
Si p
SiO2
22
C500
24 H2SiOOSiHo
Lâmina
Função Principal
• Mascaramento contra impurezas
Abertura de Janelas : Fotogravação e Corrosão Química
Objetivo: processo pelo qual retiramos o óxido de silício,
silício policristalino ou alumínio de certas regiões,
determinadas pela fotomáscara
Abertura de
Janelas
• fotomáscara
Funções Principais
• No SiO2: posterior difusão localizada;
• No alumínio ou silício policristalino: definição das vias de
interconexão.
Si p Si p
2 - Aplicação de Fotorresiste na
lâmina
3 - Exposição à luz ultravioleta
4 - Revelação
5 - Corrosão química
6 - Remoção do Fotorresiste
Si p
Luz Ultravioleta
Fotomáscara
Fotorresiste
SiO2
Si p
SiO2
Si p
Si p
Difusão de Impurezas:
Objetivo: introduzir na rede cristalina do Si impurezas
doadoras (fósforo, arsênio…) ou aceitadoras (boro…)
Difusão
• Tempo
• Temperatura
• Tipo de dopante
Função Principal
• criação de uma região com características doadora ou aceitadora
Si p
Si n
SiO2
Si p
Concentração
profundidade
Superfície da lâmina
Implantação Iônica:
Objetivo: introduzir na rede cristalina do Si impurezas
doadoras ou aceitadoras por impacto
Implantação Iônica
• Dose
• Energia
• Tipo de dopante
Função Principal
• criação de uma região com características doadora ou aceitadora
Si p
Si n
SiO2
Si p
Concentração
profundidade
Superfície da lâmina
Perfil de dopantes após o
recozimento térmico
Processo de Fabricação de Circuitos Integrados CMOS
Tecnologia CMOS cavidade N de 1,2 m (Foundry ES2)
Lâmina de silício tipo p <100> 1 - Oxidação térmica
2 - Fotogravação e corrosão do SiO2
Máscara (NWELL) - Definição das regiões que serão cavidades tipo N
Si p
Si n
SiO2
1a máscara
I/I de Fósforo
3 - Implantação Iônica de Fósforo
7 - Oxidação térmica de porta
6 - Fotogravação e Corrosão do SiO2
Máscaras (N+Diffusion e P+Diffusion)- Definição das regiões de difusão tipo N e P
Si p
Si n
SiO2
Máscara
NW
4 - Remoção total do SiO2
Máscara DN
Máscara DP
5 - Deposição de SiO2
8 - Deposição de silício policristalino dopado
9 - Fotogravação e Corrosão do Silício policristalino
Máscara (Polysilicon)- Definição do silício policristalino
Si p
Si n
SiO2
Máscara
NW
Máscara DN
Máscara DP
Máscara PO
Si-poli
11 - Implantação Iônica de Boro
10 - Fotogravação do Fotorresiste
Máscara (P+Diffusion)- Definição das regiões P+
12 - Remoção do Fotorresiste
Si p
Si n
SiO2
Máscara
NW
Máscara DN
Máscara DP
Máscara PO
Fotorresiste
Transistor pMOS e
contato com substrato
P+ P+ P+
14 - Implantação Iônica de Fósforo
15 - Remoção do Fotorresiste
Si p
Si n
SiO2
Máscara
NW
Máscara DN
Máscara DP
Máscara PO
13 - Fotogravação do Fotorresiste
Máscara (N+Diffusion)- Definição das regiões N+
N+ N+ N+ P+ P+ P+
Transistor nMOS e
contato com cavidade
Fotorresiste
17 - Fotogravação e Corrosão do SiO2
Máscara (Contact) - Definição de contatos
18 - Deposição de Metal - Alumínio
16 - Deposição de SiO2
Si p
Si n
SiO2
Máscara
NW
Máscara DN
Máscara DP
Máscara PO
N+ N+ N+ P+ P+ P+
Máscara CO
Si p
Si n
SiO2
Máscara
NW
Máscara DN
Máscara DP
Máscara PO
N+ N+ N+ P+ P+ P+
19 - Fotogravação e Corrosão do Alumínio
Máscara (Metal ) - Definição do Alumínio
Máscara ME
Alumínio