/ GP -22 gennaio 2007 grI_Fi1
! COST
! COOLING
! CABLING
! e molto altro......
SLHC(ILC)
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LHC/SLHC
x 10
3 hits/cm2/BX
@ R = 10 cm
Tagliare alti pT (Trigger L1)
per non intasare le trasmissioni con spazzatura
Risparmio potenza?
Semplificazione cabling ?
canali ! 10 000 000 (strip) + ! 60 000 000 (pixel)
0.1 ÷ 0.4 cm2/strip -> ! 2% occupancy
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Strip/Pixel
Misura pT
track width
R !R
piano R-phi
Risoluzione (Granularità) minima:
track width / 2.6 (Shannon)
MIP
E
RI
VE
LA
TO
R
!
track width = " R1
1
0.6
p T
R
#
$ %
&
' (
2
)1
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doppio layer pixels/ministrips per la selezione
di “alti” pT
~ 100cm
~ 60cm
~ 20cm (?)
Mannelli (CERN) : 3 coppie di
strati
# canali ! 100 x attuali (??)
Jones (IC) : 1 coppia @ R=10cm
Pixel Pitch: 10!m(r)x[200!m(z)x20!m(")]
# canali ! 300 000 000 + gli altri
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Perche` non misurare la traccia lasciata dalla MIP nel singolo rivelatore?
( Giuliano, Vito )
0,001
0,01
0,1
1
10
1 10
XvspT_Data 10( R! plane )
trackWidth/!R
@0.1m" @0.2m" @0.3m" @0.4m" @0.5m" @0.6m
trackW
idth
/!
R
pT /GeVc^-1
89
.77
%
7.7
0 %
1.5
1 %
0.5
0 %
0.2
2 %
0.1
0%
0.0
6%
0.0
38
%
0.0
23
%0
.02
0%
5 GeVc- 10.8 GeVc
- 1
A1
A2
B 1
B 2
pitch Width ! 0,4x100 "m / 2 = 20 "m
pitch Width ! 0.1x100 "m / 2 = 5 "m
pitch Width ! 0.02x100 "m/2 =1"m
pitch Width ! 0.06x100 "m/2 =3"m R = 60 cm
R = 10 cm
1 3 10
PT > 1 GeV/c (spes. 100 "m) :!100 000 000 (R=10,..,60 cm)
track width piano R-phi
Utilizzabile anche la lunghezza della traccia in Z ? 5
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Cooling , power dissipation
Per ridurre l’uno occorre ridurre anche l’altro !
Forte contributo al riscaldamento dall’elettronica.
In CMS, poco meno di 0.5 mA è richiesto da ciascun amplificatore dei 10 Mstrip(pixel).
Corrisponde a circa il 65% della potenza fornita dagli alimentatori. Il restante 35% è perso
nel trasporto sui cavi.
Seconda domanda: è possibile un trasporto meno ingombrante, più efficiente?
SÌ, ma puo` scendere sotto il 10% ?
Questo argomento è rilevante anche al fine della distribuzione (Cabling)
Due metodi perseguiti :
• La stessa corrente serve n circuiti uguali ( serial powering)
• Una tensione elevata e a “bassa” corrente viene distribuita e trasformata
localmente (step down converter) senza ricorso a induttanze.
Prima domanda : nuova elettronica minor consumo specifico ?
forse, ma il numero di canali e servizi aumenta e quindi... circa ancora più potenza (??)
Occorre un buon livello di integrazione del sistema e scelte mirate per un buon contenimento.
IC
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step down converter
(charge pump)- DACEL Firenze GRV -
Vin ( ! 15 V ) Vout " 1÷ 2V
VGS (OFF) ! -1V
RDSon " 50 m#
Cst
G
IoutCst
Cst
Cst
Cout
Conversion Ratio
N = ! 6
Le N capacita` Cst ( 4 in figura ) si caricano in serie con Vin
e si scaricano in parallelo su Vout alla frequenza < 3 MHz/banco.
I due banchi di condensatori lavorano in controfase.
Adesso:
prototipo assemblato su ibrido
Cst=0.47"F , f < 6 MHz, Iload ! 1A
efficienza > 70%
Prossimo passo:
ottimizzazione pilotaggio switch, procurement (?) di
JFET a bassissima soglia, bassa resistenza e
capacita` per oltrepassare la soglia dell’80% .
Traguardo finale:
trasferimento su silicio (0.35"m) dei circuiti di driving,
di controllo tensione e di parte degli switching.
Possibile?
Con 4 T induttanze critiche
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DACEL GRV(Bari-CERN-Bologna- Firenze -Padova-Torino)
Sta mettendo a punto (realizazioni parziali di parti del chip) un ASIC “Bidirectional
Trigger and Data Link” che, con prestazioni (> 3GBit/s ), sicurezze e controlli
maggiori (SEU,.. ), si propone come il futuro delle comunicazioni ( SLow Controls,
Trigger etc) per gli esperiemnti di LHC/SLHC.
La tecnologia utilizzata è la 130 nm CMOS technology. Possibili sviluppi per la
90nm CMOS.
La sperimentazione ad alti flussi di radiazione ionizzante sui singoli componenti ha
permesso l’utilizzo del locale fascio di protoni da <6 MeV. Su questa attivita`ci sono
possibilita`di sviluppi anche per strutture SOI grazie all’impegno di Luca Carraresi e c.
nella messa a punto di una facility molto generale.
Ritengo tutta questa attivita` molto interessante ( strategica?) per l’avvio a Firenze
di competenze di disegno e di analisi di dispositivi sotto fascio.
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Rassegna Costi e geometria pixel(R.H.)
Pixel(now) Largepixels Macropixels MAPS CMOS+Sensor
PixelArea 0.015 mm2 0.15 mm2 21.5 mm2 xxx xxx
Sensor/ROC 1 / 1 1 / 1 10 / 1 0/ 1 1/ 1
Tiling unit 10 cm2 40 cm2 100 cm2 4 cm2 4 cm2
Bumping 320 20* 2* 0 0
Sensors 80 10 10 0 10+10?(4)
ROC 25 50 2 50 200?(3)
HDI 30 30 3 30 30
Cables 8 8 0.8 8 8
Baseplate 5 5 0.5 5 5
Pitchadjust 0 0 15(2) 0 0
OpticalLink(1) 32 6 0.6 6 32
pxFED 25 4 0.4 4 25
Total 525 ~130 ~35 ~105 ~320? [CHF/cm2]
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Connessioni, densità materiali, “noise”,...Alta densità di sensori, di piccola superficie, su estensioni del metro quadro richiedono un’integrazione 3D
con l’elettronica di lettura, di processo (trigger?) e di trasmissione.
È necessario lo spessore tradizionale di 300 "m? Piccole superfici, piccole capacita`, quindi rumore serie
molto contenuto.
I dispositivi MAPS sono al limite con i loro 800 elettroni dovuti al campo residuo dei transistor ?
Sperimentazione in corso.
Molto interesse sui dispositivi SOI che rispettano l’esigenza di un minimo di indipendenza della formazione
del segnale primario dalla sua lettura e elaborazione in modo molto elegante. Possibili inconvenienti
dall’ossido sepolto, soprattutto per l’irraggiamento ? Quali sono i problemi di dissipazione di calore?
L’ossido è un buon isolante: elettronica e rivelatore silicio di rivelazione dissipano solo da un lato.
OKI ha messo a punto una tecnologia interessante anche per il tipo di transistor, ma poca corsa alla
sperimentazione: soldi o tempo? L’Hamamatzu sembra interessata a sviluppare questa tecnica ( via
CERN) . Aspettiamo?
Teniche “tradizionali” evolute (Injection Molder Solder) di saldatura fra wafer di rivelazione e wafer di
elettronica sono utilizzabili fino a pitch 50"m , con che spessori di wafer ?
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Silicon On Insulator
Silicon On Diamond
Silicon on Diamond (SOD) is proposed as a superior alternative to conventional silicon and
Silicon on Insulator (SOI) technology for silicon-based electronics. In this paper we present a
novel SOD structure, in which the active Si layer is in direct contact with a thick, free-
standing, highly oriented diamond (HOD) layer that is directly attached to a heat sink
E` di meno di un anno fa (Group4Lab) l’immissione sul mercato del GaN on Diamond : diamante da
2” , 75 "m di spessore “saldato” ad uno strato epitassiale (0.5 "m) di GaN per dispositivi di potenza.
Da qualche mese la SP3 sta annunciando wafer SOD ( Silicon On Diamond).
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Rapsodia GrVFirenze-Perugia
Si ripromette la possibilita` di acquisire tecnologia per la saldatura Si
diamante, con un occhio anche alla qualità del diamante.
In prospettiva:
• Diamante al posto dell’ossido sepolto?
• Diamante al posto dell’ossido e del silicio ??
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