Aula 1 Rede Segura Rev1

8/16/2019 Aula 1 Rede Segura Rev1

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CURSO DE ENGENH RI DE UTOM ÇÃO E CONTROLE EL7710

LABORATÓRIO DESISTEMAS AEVENTOSDISCRETOS

Apostila de Laboratório de Sistemas a Eventos Discretos – Aula 1Profª Drª Silvana Gasparotto de Souza - Prof. MSc. Pedro L. Benko

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SISTEMAS A EVENTOSDISCRETOS

Aula 1 – Laboratório

Projeto de Sistemas Digitais Utilizando FPGA e

Implementação de Rede de Petri Segura em VHDLcom Equações de Estado

Autores:

Profª Drª Silvana Gasparotto de Souza

Prof. MSc. Pedro Luiz Benko

Revisor:

Prof. Dr. Valter Fernandes Avelino


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Aula 1 – FPGA + ISE + VHDL – Projeto de Sistemas Digitais utilizando FPGA eimplementação de Rede de Petri Segura em VHDL – Equações de estado

Sumário1 Objetivo ............................................................................................................................... 3 2 Projeto de Sistemas Digitais utilizando FPGAs com o auxílio da ferramenta de

desenvolvimento ISE da Xilinx (Versão 9.2) ...................................................................... 3 2.1 Introdução .................................................................................................................... 3 2.2 Criação de um Projeto ................................................................................................. 4

2.2.1 Criar um novo modelo de Entidade de Projeto (Design Entity) no ISE............... 4 2.3 Descrição do Projeto em VHDL ................................................................................ 13

2.4 Navegação pela plataforma de trabalho ..................................................................... 14 2.4.1 Verificando erros na opção Syntesis/Implementation ........................................ 16 2.4.2 Síntese do Projeto em VHDL ............................................................................. 18 2.4.3 RTL Viewer ........................................................................................................ 19

2.5 Simulação Comportamental do Projeto em VHDL ................................................... 21 2.5.1 Configuração do arquivo de simulação .............................................................. 21 2.5.2 Elaboração do testbench waveform (formas de onda de teste) .......................... 26

2.6 Implementação do Projeto em VHDL ....................................................................... 29 2.6.1 Atribuição de Pinos ( pin-out ) ............................................................................. 29 2.6.2 Implementação do projeto .................................................................................. 31 2.6.3 Simulação de “Timing” – “Post -Route Simulation” .......................................... 32

3 Programação do FPGA (“Download”) .............................................................................. 33 4 ANEXO A – Janela Principal do “Project navigator” ....................................................... 39 5 ANEXO B -Condição do processo “Process Status” ...................................................... 40 6 ANEXO C- Tipos de Processos. ....................................................................................... 41 7 ANEXO D – Placa Didática (Genesys) ............................................................................. 42

7.1 Memória DD2 ............................................................................................................ 42 7.2 Memória Flash ........................................................................................................... 43 7.3 Porta Ethernet ............................................................................................................ 44 7.4 Saída de vídeo ............................................................................................................ 45 7.5 Saída de áudio ............................................................................................................ 46 7.6 Porta serial ................................................................................................................. 46 7.7 Osciladores e clocks .................................................................................................. 46 7.8 GPIOS ........................................................................................................................ 47 7.9 Display alfanumérico ................................................................................................. 48

8 Exp 01- Atividade: Implementar e simular a Rede de Petri segura. ................................. 49


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1 Objetivo

O objetivo desta aula é a familiarização com o ambiente de desenvolvimento integrado -ISE(Integrated Software Environment) da Xilinx – Versão 9.2 – e com a Linguagem deDescrição de Hardware VHDL , no Projeto de Sistemas Digitais utilizandoFPGA ’s.

Além disso, pretende-se enfatizar, por meio da observação do RTL Viewer, que a LinguagemVHDL descreve ohardware de um Sistema Digital através de um arquivo em formato texto, possibilitando a implementação do mesmo por diferentes ferramentas de desenvolvimento, nonosso caso, utilizando o ISE da Xilinx (Versão 9.2).

2 Projeto de Sistemas Digitais utilizando FPGAs com o auxílio daferramenta de desenvolvimento ISE da Xilinx (Versão 9.2)

Todos os projetos criados noI SE da Xi linx (Versão 9.2) seguem a mesma metodologia, aqual será detalhada nesta aula introdutória. O Projeto proposto é bem simples, pois o enfoquedesta aula está em estabelecer um procedimento que pode ser posto em prática para criação dequalquer outro projeto, ou seja, uma referência que pode ser consultada quando se fizernecessário.

2.1 Introdução

Utilizando o ISE da Xilinx (Versão 9.2) e a linguagem VHDL, criar o projeto de umarede dePetri segura como exemplo.

Lembrando que: “ Uma rede de Petri é dita segura a partir de uma marcação inicial M0, se esomente se, todos os lugares da rede são demarcados com N=1, ou seja: Cada lugar da rede pode conter apenas uma ou nenhuma marca para qualquer marcação possível da rede”.

O procedimento adotado será semelhante para a criação de todos os projetos que serãodesenvolvidos na disciplina.

O diagrama da rede de Petri em questão está exibido seguir.


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F ig. 1 O Projeto: rede de petr i segura.

2.2 Criação de um Projeto

2.2.1 Criar um novo modelo de Entidade de Projeto (Design Entity) no ISE

a) Abrir o“Project Navigator ” (Start Programs Xilinx ISE 9.2 Project Navigator).

b) Na janela“Tip of the Day”, selecionar ( Figura 2 ).

F igura 2 Janela “Tip of the Day”.

c) Selecionar File New Project.

E0

E1

E2 E3

A t

B t C t

(A ou B ) t t

LED_0

LED_2LED_0LED_1


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d) Na janela “New Project Wizard – Create New Project” ( Figuras 3.1 e 3.2 ), completar oscampos especificados abaixo,na devida ordem :

d.1) “Project Location” escolher o diretório de trabalho C:\Alunos\Nome_do_Aluno ;d.2) “Project Name” inserir o nome do projetoAULA1_RPetri_seg ;d.3) “Top-Level Source Type” (o tipo de arquivo que descreve o nível mais alto de

hierarquia do projeto) o tipo de arquivo é “ H DL” (Hardware DescriptionLanguage);

d.4) Selecionar ;

Figura 3.1 Janela “New Project Wizard – Create New Project” – An tes de reali zar o i tem d) .

Observações:

C:\ Alunos\ é caminho obrigatório.

Nomes de projetos e arquivos → Seguir Padrão Internacional : devem começar com uma letra (A – Z, a – z) e conter apenas caracteres

alfanuméricos e sublinha ( _ ); lembrar que espaços e acentuação não são permitidos; procurar usar até dezesseis caracteres; evitar utilizar nomes iguais para arquivos diferentes, e dar preferência a

nomes com característica mnemônica e padronizada.

d.1

d.2

d.3

d.4

Sempre abre com

o caminho dadopara o últimoro eto criado.


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Figura 3.2 Janela “New Project Wizard – Create New Project” – Depois de realizar o item d)

e) Na janela “New Project Wizard – Device Properties” ( Figura 4 ), selecionar o dispositivo eo tipo de projeto, conforme detalhado abaixo:e.1. Product Category:ALL;e.2. Family (família de FPGA): Virtex5 ;e.3. Device (código do componente): XC5VLX50T ;e.4. Package (encapsulamento): FF1136 ;e.5. Speed Grade (velocidade da FPGA): -1 ;e.6. Top-Level Source Type (tipo de descrição do módulo mais alto da hierarquia): H DL;e.7. Synthesis Tool (ferramenta de síntese): XST (VH DL / Veri log) ;e.8. Simulator (ferramenta de simulação): I SE Simulator (VH DL / Veri log) ;

e.9. Preferred Language:VHDL e.10. Desmarcar a opção:Enable Enhanced Design Summar y ;e.11. Selecionar .

Colocadoautomaticamente

após efetuar o itemd.2)

d.1

d.3

d.4

d.2


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F igura 4 Janela “ New Project Wizard – Device Properties”.

f) Na janela“New Project Wizard – Create New Source” ( Figura 5 ), selecionar .

F igura 5 Janela “ New Project Wizard – Create New Source”.

g) Na janela“New Source Wizard – Select Source Type” ( Figura 6 ), selecionar e completaros campos especificados abaixo,na devida ordem :g.1) No quadro a esquerda, selecionarVHDL Module ;g.2) No campo “File Name” inserir o nome do arquivo:RPetri_seg ;g.3) Deixar a opção “ Add to project ” selecionada; g.4) Selecionar .


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F igura 6 Janela “ New Sour ce Wizard – Select Source Type”.

h) Na janela “ New Source Wizard - Define Module” ( Figura 7 ), selecionar e completar oscampos especificados abaixo,na devida ordem :h.1) “Entity Name” colocar “ RPetri_seg ”; h.2) “Architecture Name” colocar “ PETRI_ARQ ”; h.3) Esta janela possui uma tabela que nos permite definir os sinais externos de entrada e

saída (Interface com o ambiente externo) da nossa Entidade de Projeto. Basta preencher a mesma de acordo com a figura abaixo;h.4) Selecionar .

F igura 7 Janela “ New Sour ce Wizard – Define Module”.

g.1) g.2)

g.3)

g.4)

h.1

h.2

h.3

h.4


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i) Na janela “ New Source Wizard - Summary” ( Figura 8 ), verificar se as especificações do

modelo da nova entidade de projeto (design entity) estão corretas e selecionar .

F igura 8 Janela “ New Sour ce Wizard – Summary”.

j) Na janela “New Project Wizard – Create New Source” ( Figura 9 ), selecionar .

F igura 9 Janela “New Project Wizard – Create New Source ”.

k) Na janela“New Project Wizard – Add Existing Sources” ( Figura 10 ), selecionar .


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F igura 10 Janela “New Project Wizard – Add Exiting Sources ”.

l) Na janela “New Project Wizard – Project Summary” ( Figura 11 ), verificar se asespecificações do modelo da nova entidade de projeto (design entity) estão corretas eselecionar .

Figur a 11 Janela “New Project Wizard – Project Summary ”.

m) Após esta etapa, na janela do “Project Navigator ”, denominada “ Sources” “Sources for:Synthesis \ Implementation” ( Anexo A ), aparecerão os nomes referentes aos arquivos doModelo da Descrição em VHDL da Entidade do Projeto, modelo este que é geradoautomaticamente pelo ISE, mostrando a estrutura hierárquica. Ainda nesta etapa, observarque no diretório de trabalho (C:\Alunos\Nome_do_Aluno ) será criado um subdiretório


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com o nome do projeto escolhido (C:\Alunos\Nome_do_Aluno\AULA1_Rpetri_seg ),que irá conter todos os arquivos necessários deste projeto (observar a primeira linha da

janela do“Project Navigator ”). Estes detalhes podem ser observados na Figura 12 .

F igura 12 Janela do “ Project Navigator ” e ampliação da janela “Sources ” “ Sourcesfor: Synthesis \ Implementation ” .

Nome doarquivo do

Projeto

Declaraçãoda

Identidade

Entidade doProjetoArquitetura da

Identidade

xc5vlx50t-1ff1136

Especificaçõesda FPGA


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n) Para visualizar o Modelo da Entidade do Projeto gerado automaticamente pelo ISE, clicarduas vezes no nome da entidade VHDL na janela“Sources for: Synthesis \

Implementation” : ( Figura 13 ).

F igur a 13 Janela do “ Project Navigator ” e ampliação do “Wor k space” .

Script em VHDL daEntidade do Projeto

“Workspace”


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2.3 Descrição do Projeto em VHDL

No Modelo da Descrição em VHDL da Entidade do Projeto (Rpetri_seg) , mostrado na Figura 13 , oscript foi gerado automaticamente pelo ISE, está faltando apenas descrever o funcionamento do nossoProjeto em questão, ou seja, está faltando a descrição em VHDL que cria o Projeto.

Uma rede de Petri em VHDL pode ser descrita por equações de estado (aplicada para redes seguras) ou por estruturas de controle IF THEN ELSIF ELSE (que pode ser aplicada tanto para redes seguras,como não seguras). Nesse projeto utilizaremos como exemplo a aplicação por equações de estado. Adescrição em VHDL encontra-se abaixo:

library IEEE;use I EEE .STD_L OGIC_1164. AL L;use I EEE.STD_LOGIC_ARI TH . AL L;use I EEE.STD_LOGIC_UNSI GNED. ALL;

entity RPetri _seg is Port ( RESET : in STD_LOGI C;

CLOCK : in STD_LOGI C;A : in STD_LOGI C;B : in STD_LOGI C;C : in STD_LOGI C;LE D_0 : out STD_LOGIC;

LE D_1 : out STD_LOGI C;LE D_2 : out STD_LOGIC);end RPetri_seg;

architecture PETRI _ARQ of RPetri_seg is SIGNAL E: std_logic_vector (3 downto 0);beginprocess (CL OCK,RESET)beginif RESET = ' 1' then E


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Salvar o arquivo (File Save As ...): salva apenas o arquivo; ou salvar o Projeto (File Save ProjectAs ...): salva todo o Projeto.Também, é possível usar os ícones de atalho, conforme mostra a Figura 14 . Ainda nesta figura,observar que, enquanto o arquivo ou Projeto não for salvo, um* fica sobrescrito na extensão doarquivo como lembrete.

Figura 14 Janela do “ Project Navigator ” → “Workspace” após inclusão da descr içãoem VHDL :

2.4 Navegação pela plataforma de trabalho

A navegação ocorre pelas janelas“SOURCES ” e “PROCESSES ” . Na janela“SOURCES ” pode-seselecionar as opções de:

Síntese/impl ementation para tarefas de descrição, compilação, atribuição de pinos etc. Behavior al simul ation para simulações comportamentais Post-route simulation para simulações com atrasos de propagação temporal. Deve ser

realizado após atribuição dos pinos do FPGA.

F igura 15 Janela “ Processes ” para seleção de “Sources”.

Salvar oArquivo

Salvar oProjeto

* Significa

Arquivo não salvo


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Cada opção de tipo de“ Source ” é acompanhada por uma seleção de tarefas possíveis na janela“ PROCESSES ” , conforme exemplificado nas Figuras 16 e 17.

Figur a 16 Janela “ Processes ” para a opção: “Synthesis/Implementation”

F igura 17 Janela “ Processes ” para a opção: “Behavioral Simulation”


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2.4.1 Verificando erros na opção Syntesis/Implementation

a) Depois de descrever o Projeto, é possível fazer a simulação comportamental do mesmo, após aSíntese (próxima etapa do desenvolvimento do Projeto). Nesta simulação é possível verificar ocomportamento do sistema e também comprovar se a partição do projeto efetuada no início foieficiente. (Não vamos fazer esta simulação neste momento).

b) Antes de continuar, seria bom ler os Anexos A, B e C .

c) Após digitar e salvar a descrição do projeto em VHDL é uma boa prática, verificar se existemerros de Sintaxe, e caso existam, corrigi-los antes da próxima etapa do desenvolvimento do Projeto(Síntese do Projeto). Para isto, basta seguir os passos descritos abaixo,na devida ordem (Figura18 até Figura 20):

c.1) Na janela do“Project Navigator” , denominada“Sources” “Sources for: Synthesis \Implementation” , selecionar o ícone que faz referencia a descrição, em VHDL, daEntidade do Projeto.

c.2) Na janela do“Project Navigator” , denominada “Process es” ( Anexo A ), abrir o processodenominado“Synthesize – XST” e clicar duas vezes no sub-processo chamado de“CheckSyntax ” (Figuras 18 e 19);

c.3) Se não existirem erros de Sintaxe, na janela do“Project Navigator” (Figura 18):c.3.1) “Process” “Synthesize – XST” será mostrado ;

c.3.2) Na janela“ Transcript” ( Anexo A) guia “Console ” aparecerá a frase:

“ Process " Check Syntax" completed successful ly ” .

F igura 18 Janela do “Project Navigator ” Item c) sub-itens:c.1) selecionar o ícone que faz referencia a descrição, em VH DL , da Entidade do Projeto; c.2) “Project Navigator” “Process”, abrir o processo denominado “Synthesize – XST” sub - item “ CheckSy ntax” .

c.1

c.2

c.3.2)O sub-processoCheck Syntaxfoi concluídocom sucesso

c.3.1


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d) Caso haja erros de sintaxe, a indicação“Check Syntax” apresentará o seguinte aspecto:

F igura 19 Janela do “Project Navigator ” Item c sub-item: c.2) com Erro.

e) Para auxilio a correção, clique na aba inferior“ERRORS” e um descritivo do tipo do erro éapresentado, bem como a sua localização no código VHDL (Figura 20). Essa localização não émuito precisa e talvez não aponte para o local exato, mas nas proximidades. Comece pelo primeiroerro assinalado, pois frequentemente os demais erros são consequência do primeiro.

F igura 20 Janela do “Project Navigator” com descrição de Erros

f) Para corrigir, basta digitar o comando VHDL correto, salvar o código VHDL e repetir os passosdescritos noitem c para realização de nova verificação da sintaxe do código:

c.2)

Descriçãodos erros

Local do erro


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2.4.2 Síntese do Projeto em VHDLUma vez que os erros de sintaxe foram corrigidos, proceder com o próximo passo que é a Síntese do

Projeto.A Síntese do Projeto consiste na geração de uma lista de ligações (“netlist”) dos vários elementoslógicos responsáveis pelas funções de cada bloco do projeto. Estes elementos lógicos são os blocos básicos presentes no FPGA escolhido. Para sintetizar o projeto através do ISE, basta:

a) Na janela do“Project Navigator”, denominada “Sources” “Sources for: Synthesis \ Implementation” , selecionar o ícone que faz referencia a descrição, em VHDL, da Entidade doProjeto;

b) Na janela do“Project Navigator” , denominada“Process es” , clicar duas vezes no processodenominado“Synthesize – XST”.

b.1) O ícone próximo ao processo“Synthesize – XST” , fica no estado“Running” (Executando), até o final do processo. Na janela“Transcript” , aparece Started:“Sinthesize” .

b.2) O ícone próximo ao processo“Synthesize – XST” , fica no estado “Up -to- date”(Atualizado) , quando na janela“Transcript” , aparece “Process " Synthesize"completed successful ly ” .

c) Depois da síntese é possível realizar a simulação do Projeto, mas ainda sem informação relativaaos tempos de propagação reais de cada sinal (“Timing”) contido no mesmo (SimulaçãoComportamental). Também, pode-se visualizar o RTL (Register Transfer Level) Viewer (É o queserá feito nas próximas etapas).

F igur a 21 Janela do “Project Navigator” Item b) :b.2) O processo de Síntese do Projeto foi executado e concluído com sucesso.


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2.4.3 RTL Viewer

O RTL Viewer permite visualizar a lista de ligações (“netlist”) no nível RTL (Register Transfer Level)como umesquema elétrico . O circuito gerado no nível RTL, emprega primitivas disponíveis naferramenta (ISE) como comparadores, somadores, registradores e portas lógicas. O circuito geradoneste nível não está associado a nenhuma tecnologia de fabricação particular, e não está,necessariamente otimizado. Para visualizar o esquema elétrico do Projeto descrito nas etapasanteriores em VHDL, basta:

a) Na janela do“Project Navigator” , denominada“Sources” “Sources for: Synthesis \ Implementation” , selecionar o ícone que faz referencia a descrição, em VHDL, da Entidade doProjeto. Veja a figura anterior (Fig. 21)

b) Na janela do“Project Navigator” , denominada“Process” , abrir o processo denominado“Synthesize – XST” e clicar duas vezes no sub-processo chamado de“View RTL Schematic” . Na

janela “Transcript” , aparece Started : " Launchin g RTL Schematic Vi ewer forRPetri_seg.ngr" .

c) Após esta etapa, aparecerá um bloco lógico referente ao Projeto na janela “Workspace” ( Figura22). Explore este esquema elétrico do circuito com o mouse Clique duas vezes no botãoesquerdo do mouse sobre este bloco lógico e aparecerá o esquema elétrico do circuito, no nívelRTL, do código VHDL que foi descrito e sintetizado nas etapas anteriores. Esta operação permitevisualizar a representação, em nível de Portas Lógicas, da descrição em VHDL da Entidade do

Projeto. Dessa forma, fica claro que o VHDL é uma linguagem que descreve ohardware doProjeto.

Observação: Para mudanças na cor de fundo das telas (entre escuro e claro) utilizar a aba do menu principal:“ Edit/Preferences ”. Selecionar a categoria de janela e a mudança do esquema de cores, porexemplo:“ RTL/Technology Viewers / Color Scheme” onde é possível selecionar::“ Dark Backgroudou Li ght Background Scheme ”.


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F igura 22 Janela do “Project Navigator” “Workspace” Bl oco Lógico da Entidadedo Projeto.

F igura 23 Janela do “Project Navigator” “Workspace” Detalhamento do BlocoL ógico da Entidade do Projeto Clicar duas vezes sobre o Bloco L ógico com o botão

esquerdo do mouse.

b)

Clicar duasvezes no botão

esquerdo domouse


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2.5 Simulação Comportamental do Projeto em VHDL

2.5.1 Configuração do arquivo de simulação

A “Simulação Comportamental” não leva em conta os aspectos de implementação do Projeto, ou seja,não considera informação relativa aos tempos de propagação reais de cada sinal (“Timing”) contido nomesmo.

Para a “Simulação Comportamental” o ISE utiliza a Ferramenta “Simulate Behavioral Model” e não precisa implementar o sistema totalmente, apenas sintetizar e simular o comportamento do mesmo, quefoi obtido da descrição em VHDL. A simulação comportamental é realizada da seguinte maneira:

a) Na janela do “Project Navigator”, denominada “Sources” “Sources for: Synthesis \Implementation”, selecionar o ícone que faz referencia a descrição, em VHDL, da entidade doProjeto.

b) Na Barra de Menu selecionar “Project” “New Source” ( Figura 24 ).

c) Na janela “New Source Wizard – Select Source Type”, selecionar o tipo “Test Bench WaveForm”,no campo “File Name” colocar, como nome do arquivo, “ TBC_RPetri_seg ”, deixar a opção “ Addto project ” selecionada, e clicar em < Next > ( Figura 25 ). Qualquer nome pode ser atribuído aoarquivo “Test Bench” no formato de forma de onda (respeitando a convenção para nomes dearquivos já citada anteriormente); contudo, recomenda-se, por normas internacionais, que o nomedeste arquivo esteja ligado pelo código VHDL que se deseja testar, precedido da indicação TBC.Assim, nossa opção foi “ TBC_RPetri_seg ”.

d) Na janela “New Source Wizard – Associate Source”, clicar em < Next > ( Figura 26 ).

e) Na janela “New Source Wizard – Summary”, clicar em < Finish > ( Figura 27 ).

f) Na janela “Initial Timing and Clock Wizard – Initialize Timing” ( Figura 28 ):f.1) No campo “Clock Information” marcar a opção “Add Asynchro nous Signal Supp ort” para

que se tenha um controle efetivo dos sinais envolvidos;f.2) No campo “Initial Length of Test Bench”, ajustar o intervalo de tempo para realização da

simulação, de modo a cobrir todas as possíveis combinações de entrada de forma clara. Neste caso, manter o valor em 3000 ns;

f.3) clicar em ( Figura 28 ).

a)xc5vlx50t-1ff1136


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F igur a 24 Criação de um novo arqui vo fonte.

F igura 25 Seleção do tipo do novo arquivo fonte: tipo “Test Bench” no formato de

F orma de Onda.

a

b

c)


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F igura 26 Associar o novo arquivo fonte com um arqui vo já exi stente.

F igura 27 Resumo da nova estrutu ra de arquivos fonte.

e

d


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F igura 28 Definição de parâmetr os para o “Test Bench” no formato de forma de onda .

g) Na próxima tela escolha o sinal querepresenta o “clock” ou os “clocks” se houver mais de umsinal de clock;

F igura 29 Defi ni ção d os sinais que devem receber o sinal de “clock” na forma de ondapara simulação

f.1f.2

f.3


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h) Na próxima tela selecione os sinais assíncronos que farão parte da simulação, e clique .Em seguida

F igura 30 Defi nição dos sinais de entrada e saída que devem fazer par te d as formasde onda simuladas

i) Na última tela de configuração, pode-se escolher as características do sinal de“clock ”: períodoalto, período baixo, atuará na borda de subida, descida ou ambas as bordas, bem como o seu período e atrasos (no caso de existir mais de 1 sinal de clock). Clique em < Finish >.

F igura 31 Definição das característi cas do sinal declock nas formas de ondasimuladas

j) Salvar o arquivo (“File “Save” ou ícone de atalho).


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2.5.2 Elaboração do testbench waveform (formas de onda de teste)O procedimento a seguir gera os sinais de simulação para exercitar o componente lógico descrito em

VHDL.a) Na janela do “Project Navigator”, denominada “Sources” selecione“Sources for: Behavioral

Simulation”, e selecionar o arquivo “TBC_RPetri_seg.tbw ”. Clicar duas vezes nesse arquivoe verificar a ocorrência de link com vhdl:“ UUT-Rpetri_seg-Petri_Arq(Rpetri_seg_ vhd)”. UU T significaUnity Under Test ( Figura 32 ).

b) Com o auxílio do mouse, modificar os valores das formas de onda das entradas (clicar naforma de onda para mudar seu estado lógico), de tal forma que se obtenha nas saídas, a progressão total da Rede de Petri segura que se deseja simular ( Figura 32 ).

c) Salvar o arquivo (“File “Save” ou ícone de atalho) .

d) Na janela do “Project Navigator”, denominada “Process” , abrir o processo denominado“Xil inx I SE Simulator ”. A tela do “Project Navigator” apresentada será ( Figura 32 ).

F igura 32 Edição das formas de onda de teste (“Test Bench Waveform”) para asimulação funcional

e) Clicar duas vezes no sub-processo chamado de“ Simulate Behavioral M odel ”. f) O resultado do“Test Bench” é apresentado na aba“Simulation ” e apresenta as formas de onda

da simulação comportamental das saídas do projeto em uma nova tela ( Figura 33 ).g) Para se observar o comportamento dos sinais internos, no caso os lugares E(0), E(1), E(2) e

E(3), navegue na tela pela aba“ Sim hierar chy-TBC_RPetr i_seg ” abrindo a opção“ UUTRPetri _seg PETRI ARQ ” e com o mouse, clique e arraste o sinal “ e[3:0]” para o workspacedo resultado de test bench. Feche esse arquivo e execute o test bench novamente, que essesinal será atualizado. Outra opção é clicar no ícone na barra superior de ferramentas, clicar

duas vezes com o botão esquerdo do mouse na ferramenta“ Restart simulation ”. E apósclicar duas vezes com o botão esquerdo do mouse na ferramenta“ Run All ”.


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h) De volta no workspace da forma de onda resultado, posicione o mouse sobre o sinal“e[3:0]” e clique com o botão direito. Escolha a opção “ Binary ” que a marcação da rede será exibidana tela de resultado do test bench. ( Figura 34).

F igura 33 Tela com o resultado da simulação do “Test Bench”

F igur a 34 Tela com o resultado da simulação do “Test Bench” após ar rastar sin alinterno E(3: 0) e executada novamente a simulação

arraste marcação

resultado

mouse


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i) Para alterar o tempo total de simulação: na janela do “Project Navigator”, denominada“Process”, abrir o processo denominado “ Xil inx I SE Simulator ” ( Figura 32 ). Clicar com o botão direito do mouse no sub-processo“ Simulate Behavioral M odel ” e selecionar a opção“Properties ” e alterar o valor da opção “ Simulation Run Ti me ” para o valor desejado (porexemplo: 3.000 ns), selecionar “ OK ” ( Figura 35). Executar novamente a simulação (“ Run”) para obtenção dos resultados.

F igura 35 Alteração do tempo de simulação do “Test Bench”

j) Para mudanças na cor de fundo da janela de simulação (entre escuro e claro) utilizar a aba domenu pr incipal: “ Edit/Preferences ”. Selecionar a categoria de janela e a mudança do esquemade cores, neste caso:“ISE Simulator/Simulation Waveform Colors” onde é possívelselecionar:“ Classic Simulation ” . Executar novamente a simulação (“ Run”).

k) Vários arquivos “Test Bench” no formato de Forma de Onda(TBC_Nome_do_Arquivo_VHDL.tbw ) podem ser criados para simular, por partes, todas assituações previstas para o Projeto. Contudo, deve ser enfatizado que o arquivo que ficaguardado, na Pasta do Projeto, é o de excitação das Formas de Onda, não o resultado daSimulação. Entretanto isto não se constitui um problema, pois para obter novamente asimulação desejada, basta seguir os passos descritos acima, lembrando de selecionar orespectivo arquivo “Test Bench” no forma to de forma de onda.


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2.6 Implementação do Projeto em VHDL

A próxima etapa é a implementação do Projeto no FPGA. Esta fase é composta por três passos:

I. Translate : combina os vários arquivos gerados durante a síntese em um único arquivo deligações (“netlist”);

II. Map : mapeia o arquivo gerado pelo Translate nos componentes físicos presentes no FPGA;III. Place & Route : posiciona os componentes no FPGA, roteia os sinais de interligação e gera os

arquivos com relatórios e base de dados utilizada na simulação.

2.6.1 Atribuição de Pinos ( pin-out )A implementação do Projeto só tem sentido se a definição dos pinos de saída e entrada do FPGAforem definidos. A definição desses pinos“pin -out” também é necessária para a simulação “ Post-

Route ”.

Assim é preciso atribuir cada um dos sinais do projeto a pinos específicos do chip. No ISE estaatribuição pode ser feita através de um arquivo do tipo texto, com extensão UCF(“User ConstraintFile” ). Para editar este arquivo é necessário primeiro configurar a janela:“Sources” para“ Synthesis/implmentation ” e navegar pelo menu“User Constraints” e abrir a opção“EditConstrainsts” . (Figura 36)

F igura 36 Seleção do arquivo de restr ições de projeto: “User Constraints”

Caso apareça a mensagem abaixo, explicando que será criado um arquivo UCF e acrescentado àhierarquia de projeto, basta clicar em .

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Um editor de textos se abre para atribuição de pinos do FPGA aos sinais de entrada e saída. A sintaxeutilizada noarquivo UCF para atribuir um sinal a um pino do chip é a seguinte:

NET "nome_do_sinal"LOC = "coordenada_do_pino" ;Por exemplo, para atribuir ao sinal “ LED_0” ao pino K12 do chip, utiliza -se a seguintelinha:NET "LED_0"LOC = "K12";

O anexo A possui a numeração completa para atribuição de pinos na placa didática“Xilinx Genesys”.Exemplo arquivo de pinagem para o projeto: ( Figura 37 )

F igura 37 Edição do arquivo com a atr ibuição de pinos ao proj eto

# → indica comentário


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2.6.2 Implementação do projeto

a) Após definição do arquivo de configuração de pinos (pinagem). Salvar e passar para aimplementação do projeto.

b) Na janela do“Project Navigator”, denominada“Process es”, clicar duas vezes no processochamado de“ I mplement Design ” .

b.1) O ícone próximo ao processo“Implement Design” , fica no estado“Running” (Executando),até o final do processo. Na janela “Transcript”, aparece Started:“Translate” .

b.2) O ícone próximo ao processo“Implement Design” , fica no estado “Up -to- date” (Atualizado) , quando na janela “Transcript”, aparece Process "Gerate Post-Place& Route Static Timing” completed successfully” .

c) Na janela do “Project Navigator” → “Process” → “Implement Design” → detalhando a estruturahierárquica, é mostrado os três passos que integram a etapa de implementação do Projeto noFPGA: “Translate”, “Map” e “Place & Route” ( Figura 38 ).

F igura 38 Etapas da Implementação do Projeto.d) Após esta etapa, pode-se realizar a simulação do Sistema denominada de Simulação de “Timing”

ou “ Pos-Route Simulation ”.

b.1)

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2.6.3 Simulação de “Timing” – “Pos t- Route Simulation”

Após a etapa de Implementação do Projeto, pode-se realizar a simulação do mesmo, denominada deSimulação de “Timing” ou “ Post-Route Simulation ”. Nesta simulação, visualizam -se os tempos de propagação reais de cada sinal contido no projeto implementado.

a) Criar um arquivo de “Test Bench Waveform” conforme procedimentos exibidos no item 2.5referente à simulação funcional. Colocar como nome do arquivo “ TBT_Rpetri_seg ” e após criar asformas de onda de excitação, salve. Pode-se executar o mesmo arquivo de Test Bench funcional,caso haja preferência. A denominação TBC_xxxx ou TBT_xxxx não é necessária, apenas torna o projeto mais facilmente rastreável quando diversas entidades compõem o projeto, e ajuda aidentificar o tipo de Test Bench realizado.

b) Na janela do“Project Navigator ”, denominada“ Sources ” “ Sources for:”, selecionar“ Post- Route Simulation ” ( Figura 39 ).

c) Salvar o arquivo (“File “Save” ou ícone de atalho). O arquivo ‘Test Bench” no formato deForma de Onda (o btido com o “ Test Bench WaveFor m ”) tem extensão tbw.

d) Agora, para realizar a “ Post-Route Simul ation ” do Projeto, basta proceder da mesma forma que para a simulação comportamental do item 2.5: ( Figura 39 ).

F igura 39 Etapas da simulação temporizada (“Post route simulation” ).

A simulação “ Post-Route ” permite visualizar os atrasos de propagação de sinais n o FPGA.

Selecione

Selecione

Execute


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3 Programação do FPGA (“Download”)

Interface de configuração: JTAG (Joint Test Action Group)

JTAGInterface padronizada para testar (boundary scan) e configurar dispositivos digitais, dediferentes fabricantes segundo padrão IEEE 1149.1. Nessa aplicação, será utilizada apenaspara configurar o FPGA através do software de configuração Digilent Adept .

Os seguintes 4 sinais JTAG são popularmente utilizados para configurar CPLDs e FPGAsem cascata:TDI (test data In)TDO (test data out)TCK (test clock)TMS (test mode select)

Conexão padrão para configurar dispostivo s (“D evices ”) em cascata via JTAG

Em nossa conexão, há somente um FPGA e uma PROM de configuração, sendo quesomente vamos configurar o FPGA, para que a programação seja apagada ao desligarmos

a alimentação da placa. Assim, vamos gerar somente o arquivo de configuração do FPGA

Formato do arquivo: XXXXX.bit


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Placa Xilinx Genesys

Frontal

Procedimento:

Conecte o cabo de alimentação na placa (Power Jack)Conecte o cabo USB PC e no conector Digilent Adept USB Port – detalhe


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No menu Iniciar clique em todos os programas > Digilent > Adept. Você deve ver uma telasemelhante a esta:

Selecione a Genesys no campo Connect no canto superior direito conforme a figura abaixo.


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Após isso você deve ver uma tela semelhante a seguinte figura:

Clique em Browse e selecione o arquibo .bit gerado pela Xilinx ISE, geralmente contido na pasta raiz do projeto criado pela Xilinx ISE.


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Com o arquivo selecionado clique em Program.

Uma barra de progresso deve aparece no canto inferior, aguarde até a conclusão do processo.


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Ao fim do processo verifique se a programação foi bem sucedida através da mensagemProgramming Successful.


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4 ANEXO A – Janela Principal do “Project navigator”

A figura abaixo mostra a janela principal do “ Project Navigator ”, a qual permite gerenciar o projeto,desde a criação do projeto até a gravação no FPGA escolhido.

Toolbar 1 Sources window 2 Processes window 3 Workspace 4 Transcript window 5

Figura A.1 Janela principal do “Project Navigator”.

1 2 3 4 5


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5 ANEXO B - Condição do processo “ Process Status”

Enquanto estamos elaborando nosso projeto, algumas mudanças podem ser necessárias, de forma que,alguns ou todos os processos tenham que ser executados novamente. Por exemplo, quando se edita umarquivo fonte, isto pode exigir que o processo de Síntese e todos os processos subsequentes sejamexecutadosnovamente. O “ Project Navigator ” mantém informação das mudanças realizadas e mostraa condição de cada processo com ícones de condição(“ status icons ”), os quais são descritos a seguir.

“Running” Este ícone mostra que o processo está em execução.

“Up-to-date’ Este ícone mostra que o processo foi executado e concluído com sucesso, sem erros ou

advertências, e não há necessidade de executá-lo novamente, ou seja, ele está atualizado. Se este ícone estiver junto a um processo do tipo “ Reports ”, o r elatório está atualizado;contudo, tarefas associadas podem conter erros ou advertências. Se isto ocorrer, pode-seler o relatório para determinar a causa dos erros ou advertências.

“Warnings reported” Este ícone mostra que o processo foi executado e concluído com sucesso, mas que foram

encontradas advertências.

“Errors reported” Este ícone mostra que o processo foi executado, mas que um ou mais erros foram

encontrados.

“Out -of-Date” Este ícone mostra que foram realizadas mudanças no projeto, as quais exigem que o

processo seja executado novamente, ou seja, ele está desatualizado. Se este ícone estiver junto a um processo do tipo“Reports”, pode-se executar novamente o

processo do tipo “Tasks” associado para criar uma versão atualizada do “Reports”.

“No icon” Se não houver nenhum ícone, isto mostra que o processo nunca foi executado.


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7 ANEXO D – Placa Didática (Genesys)

Este manual apresenta um resumo das características da placa didática da Xilinx. Para se obter omanual original, basta acessar o link:

https://reference.digilentinc.com/_media/genesys:genesys_rm.pdf

A figura a seguir ilustra os módulos disponíveis na placa Genesys:

A seguir um pequeno resumo dos recursos disponíveis na placa de desenvolvimento e a pinagem em que eles se encontram disponíveis no FPGA.

7.1 Memória DD2

Um módulo de memória DDR2 está disponível na placa para uso, este módulo possuicapacidade de 256MB e opera em 400MHz, outros módulos podem ser substituídos na placaconforme a necessidade do projeto. A seguir a pinagem do modulo DDR2:

https://reference.digilentinc.com/_media/genesys:genesys_rm.pdfhttps://reference.digilentinc.com/_media/genesys:genesys_rm.pdf


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7.2 Memória Flash

Uma memória Flash paralela está disponível na placa, ela possui 256Mb, organizados em16bit por 16M de endereços. Esta memória provê ao FPGA a capacidade de armazenamentonão volátil, sendo 16Mb em uso para as configurações do FPGA e 240Mb disponíveis aousuário.


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Porta USB Host

Uma porta USB Host está disponível a aplicação, a seguir a sua pinagem:

7.4 Saída de vídeo

Uma saída de vídeo HDMI está disponível na placa, ela suporta resolução de 1600x1200 /24bit. A seguir a sua pinagem:


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7.5 Saída de áudio

Uma saída de áudio AC’97 com codec está disponível na placa. A seguir a sua pinagem:

7.6 Porta serial

A placa possui duas portas seriais RS232, uma conectada ao conector DB-9 e outra conectadaao header J4.

7.7 Osciladores e clocks

A placa dispõe de um sistema gerador de clock que fornece 25MHz para a comunicação deEthernet; 24,576MHz para o sistema de áudio; 12 MHz para as portas USB, e ainda forneceduas saídas de clock diferencias conectadas ao FPGA sendo uma de 200MHz e outra de100MHz. Um oscilador de 100MHz é conectado diretamente ao FPGA e há também a opçãode um oscilador DIP para fornecer outras opções de clock. A seguir a pinagem do sistema:


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7.8 GPIOS

A placa possui um conjunto de 8 chaves deslizantes, 8 Leds, 1 joystick e 3 push-buttons. Aseguir a pinagem dessas conexões:


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7.9 Display alfanumérico

Um display alfanumérico está disponível na placa. A seguir a pinagem do display:


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8 Exp 01- Atividade: Implementar e simular a Rede de Petri segura.

Como o objetivo dessa aula é familiarizar-se com a ferramenta de desenvolvimento ISE Xilinx 9.2 e a plataforma composta pelo Kit “ Placa Didática (Genesys )” Xilinx, a qual contém um FPGA Virtex5, acodificação para a rede de Petri segura do diagrama é fornecida. Embora o copy-paste do código possaser feito, não o faça. Procure copiar o código e corrigir os eventuais erros para familiarizar-se com osrecursos da ferramenta. Isso será muito útil mais tarde.

Procedimento:Seguindo as instruções contidas nesse manual, criar um projeto para implementar a Rede de Petrisegura, cujo grafo é fornecido na figura abaixo, em VHDL porequações de estado .

Os lugares são representados pelos sinais E0, E1, E2 e E3 que em VHDL serão implementados comum array de dados E[3:0]. Assim a marcação inicial é E[0001].

As tr ansições serão as entradas lógicas A, B e C. A variável “t” representa o clock que rege atemporização de evolução da rede, já que se trata de um sistema síncrono com o clock.

As saídas lógicas, ativadas pelos lugares E[3:0] serão representadas pelo LED’s: LED_0, LED_1 eLED_2.

Todas as entradas e saídas lógicas devem ser codificadas como STD_LOGIC em VHDL, já que essaatribuição representa os pinos doFPGA que podem assumir mais valores do que apenas “0” ou “1”.Se for utilizado BIT, embora o VHDL esteja correto, o compilador Xilinx apresentará erros.

Para asequações de estado , considera-se cada lugar (E(i)) da rede, verificando-se quando ele irá sermarcado em função das possíveis marcações anteriores quelevam a marca ao lugar considerado, ouque mantêm a marca no lugar considerado .

E0

E1

E2 E3

A t

B t C t

(A ou B) t t

LED_0

LED_2LED_0LED_1


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Descrição em VHDL:

library IEEE;use I EEE .STD_L OGIC_1164. AL L;use I EEE.STD_LOGIC_ARI TH . AL L;use I EEE.STD_LOGIC_UNSI GNED. ALL;

entity RPetri _seg is Port ( A : in STD_LOGI C;

B : in STD_L OGI C;C : in STD_LOGIC;Led_0 : out STD_LOGI C;Led_1 : out STD_LOGIC;Led_2 : out STD_LOGIC;

CLOCK: in STD_LOGI C;RESET : in STD_LOGIC);end RPetri_seg;

architecture PETRI _ARQ of RPetri_seg is SIGNAL E: std_logic_vector (3 downto 0);beginprocess (CL OCK,RESET)beginif RESET = ' 1' then E

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