Chapter 4

BK TP.HCM

2015

dce

Linh kiện mạch

tuần tự

Logic Design 1

2015

dce

Giới thiệu

• Mach tô hơp không co bô nhớ

• Hâu hêt cac hệ thông đươc tao thanh tư mach tô

hơp va cac phân tư nhớ

Logic Design 1 2

2015

dce

Giới thiệu (tt)

• Phân mach tô hơp nhân tin hiệu tư input ngoai va tư

output cua cac phân tư nhớ (memory elements).

• Output cua hệ thông la môt ham chưc năng lây tin

hiệu input ngoai va thông tin tư cac phân tư nhớ.

• Phân tư nhớ quan trong nhât la flip-flop (FF) (đươc

tao ra tư cac công logic).

– Bản thân công logic không có khả năng nhớ

– FF: kêt nôi các công logic theo cách mà thông tin có thể

đươc lưu trữ

Logic Design 1 3

2015

dce

Giới thiệu (tt)

• FF co 2 trang thai

SET : Q=1, Q’=0 - trang thái HIGH hoăc 1.

CLEAR/RESET: Q=0, Q’=1 - trang thái LOW hoăc 0

FF con co tên goi khac la Latch (cai)

Logic Design 1 4

2015

dce

NAND Gate Latch

• FF cơ bản nhât có thể đươc xây dưng tư 2 công

NAND hoăc 2 công NOR

• FF tao thành tư 2 công NAND đươc goi là NAND

gate latch hay latch

• Ngõ ra công NAND-1 nôi vào ngõ nhâp cua công

NAND-2 và ngươc lai

• Output đươc đăt tên la Q va Q’ (Q va Q’ luôn ngươc

nhau trong điêu kiện binh thương – X/X’, A/A’...).

• Co 2 input:

– SET input: set Q = 1.

– CLEAR input : set Q = 0.

Logic Design 1 5

2015

dce

NAND Gate Latch

• Khi SET = 1 va CLEAR = 1 thi mach NAND latch co

2 trương hơp co thể xảy ra

– Ngõ xuât phụ thuôc vào trang thái các ngõ nhâp trước đo

Logic Design 1 6

2015

dce

NAND Gate Latch

• Setting: xảy ra khi SET input co môt xung xuông 0

trong khi CLEAR input vân băng 1

– Trương hơp Q = 0

Logic Design 1 7

2015

dce

NAND Gate Latch

• Setting: xảy ra khi SET input co môt xung xuông 0

trong khi CLEAR input vân băng 1

– Trương hơp Q = 1

Logic Design 1 8

2015

dce

NAND Gate Latch

• Clearing: xảy ra khi CLEAR input co môt xung

xuông 0 trong khi SET input vân băng 1

– Trang thái Q = 0

Logic Design 1 9

2015

dce

NAND Gate Latch

• Clearing: xảy ra khi CLEAR input co môt xung

xuông 0 trong khi SET input vân băng 1

– Trang thái Q = 1

Logic Design 1 10

2015

dce

NAND Gate Latch

• Khi SET = CLEAR = 0 cung luc thi gia tri output se

không thể đoan trước đươc. Tuy thuôc vao tin hiệu

nao lên 1 trước.

• Vi vây, trong NAND latch điêu kiện SET = CLEAR =

0 không đươc sư dụng.

Logic Design 1 11

2015

dce

NAND Gate Latch

Logic Design 1 12

2015

dce

Cac ký hiệu tương đương

Logic Design 1 13

2015

dce

NOR Gate Latch

Logic Design 1 14

2015

dce

Clock Signals va Clocked FFs

• Môt hệ thông sô co thể hoat đông trong chê đô bât

đông bô (Asynchronous) hoăc đông bô

(Synchronous).

– Hệ thông bât đông bô: output co thể thay đôi trang thai bât

ki luc nao khi input thay đôi.

– Hệ thông đông bô: output thay đôi trang thai tai môt thơi

điểm xac đinh bơi tin hiệu clock (Clock signal)

Logic Design 1 15

2015

dce


• Tin hiệu Clock đươc phân bô đên tât cả cac phân

cua hệ thông. Output co thể thay đôi chi khi tin hiệu

clock chuyển trang thai.

• Tin hiệu clock chuyển trang thai tư

– 0 lên 1: canh lên (Positive going transition – PGT).

– 1 xuông 0: canh xuông (Negative going transition – NGT).

Logic Design 1 16

2015

dce


• Hâu hêt cac hệ thông sô đêu hoat đông ơ chê đô

đông bô (Synchronous).

– Dễ thiêt kê

– Dễ sưa chữa

• Clocked FF đươc thiêt kê để khi co sư thay đôi trang

thai cua clock thi trang thai cua output cung thay đôi

theo.

Logic Design 1 17

2015

dce

Clocked Flip-Flops

• Clocked FFs co môt tin hiệu clock đươc đăt tên la

CLK, CP, hoăc CK. Hâu hêt cac tin hiệu CLK la tin

hiệu kich canh (egde triggered).

• Clocked FFs co 1 hoăc nhiêu tin hiệu điêu khiển

– Cac tin hiệu điêu khiển không ảnh hương đên trang thai

cua output cho đên khi co sư thay đôi trang thai cua clock

xảy ra.

• Tín hiệu Clock: quyêt đinh thơi điểm (WHEN)

• Tín hiệu điêu khiển: quyêt đinh trang thái (WHAT)

Logic Design 1 18

2015

dce

Clocked Flip-Flops

Logic Design 1 19

2015

dce

FF – Vân đê thơi gian

• Setup and Hold time

Logic Design 1 20

2015

dce

Clocked SC Flip-Flops

Logic Design 1 21

2015

dce


Logic Design 1 23

2015

dce


Logic Design 1 24

2015

dce

Câu tao mach - edge triggered SC FF

Logic Design 1 25

2015

dce


Logic Design 1 26

2015

dce

JK Flip-Flops

• Ở mach cài SC / SR

– Cả 2 ngõ vào không đươc đông thơi mang giá tri 1

– Không phù hơp với thưc tê, cân phải có sư cải tiên

Logic Design 1 28

2015

dce

JK Flip-Flops

Logic Design 1 29

2015

dce


Logic Design 1 30

2015

dce

JK Flip-Flops

Logic Design 1 31

2015

dce

D Flip-Flops

Logic Design 1 32

2015

dce

D Flip-Flops

• Hiện thưc D FF tư JK FF

Logic Design 1 34

2015

dce

D Latch

Logic Design 1 35

2015

dce

Asynchronous Inputs (bât đông bô)

• Ngõ nhâp đông bô (synchronous): S, C, J, K, D

– Tin hiệu điêu khiển (control inputs).

– Những thay đôi cua chung chi ảnh hương đên ngo output

khi co tin hiệu đông bô cua CLK.

• Ngõ nhâp bât đông bô (asynchronous inputs)

– Hoat đông đôc lâp với cac tin hiệu input đông bô va tin

hiệu CLK (Bât ki luc nao va không quan tâm đên những

input khac).

– Set FF lên trang thai 1

– Clear FF vê trang thai 0

Logic Design 1 36

2015

dce


Logic Design 1 37

2015

dce


Logic Design 1 44

2015

dce

FF – Vân đê thơi gian (tt)

• Trễ lan truyên (Propagation delay)

– Giá tri tôi đa (Maximum): vài ns đên 100ns

Logic Design 1 45

2015

dce


• Maximum clock frequency

• Clock pulse high or low times

• Clock transition times

Logic Design 1 46

2015

dce


Logic Design 1 47

2015

dce


Logic Design 1 48

2015

dce


Logic Design 1 50

2015

dce

Ứng dụng FF

• 74LS74 (D-FF positive-edge)

• 74LS73 (JK-FF, negative-edge)

• Lưu trữ dữ liệu va truyên dữ liệu

– Thương sư dụng FF để lưu trữ dữ liệu hay thông tin. Dữ

liệu đươc lưu trữ theo 1 nhom cac FF goi la register (thanh

ghi).

– Cac hoat đông thương đươc thưc hiện với cac dữ liệu

đươc lưu trong register la truyên dữ liệu (data transfer).

Logic Design 1 51

2015

dce

Ứng dụng FF (1)

• Truyên dữ liệu song song (Parallel transfer)

Logic Design 1 52

2015

dce

Ứng dụng FF (2)

• Thanh ghi dich (shift register)

Logic Design 1 53

2015

dce

Ứng dụng FF (3)

• Chia tân sô va đêm (Frequency division and

counting)

Logic Design 1 54

2015

dce

Ứng dụng FF (3)

• Hoat đông đêm và sơ đô chuyển trang thái (state

transition diagram)

Logic Design 1 55

2015

dce

Ứng dụng FF (3)

• Mod number

– MOD number: chi sô trang thai trong chuôi đêm .

– Bô đêm ơ vi dụ trước co 23=8 trang thai khac nhau(000 tới

111). Bô đêm nay đươc goi la bô đêm MOD-8.

– Nêu co 4 FF thi chuôi trang thai se đêm tư 0000 đên

1111(co 16 trang thai). Va đươc goi la bô đêm MOD-16.

– Bô đêm MOD-2N co khả năng đêm tới 2N -1 sau đo quay

vê trang thai 0.

Logic Design 1 56

2015

dce

Thiêt bi Schmitt-trigger

Logic Design 1 57

2015

dce

CE Department, 2015 58

2015

dce

CE Department, 2015 59

2015

dce

Mach tao xung clock

• Bô dao đông Schmitt-trigger

Logic Design 1 60

2015

dce

Mach tao xung clock

• IC đinh thơi (timer) 555

Logic Design 1 61

Documents

Chapter 4