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DIGITAL DESIGN (Introduction to)
J.-M. DutertreFigures du cours
Cours 3A ISMINpar
J.-M. Dutertre
Gardanne, Centre Microélectronique de Provence, 2020
Chapitre 2
FIGURE 1 – Vue en coupe d’un transistor MOS de type N (NMOS).
FIGURE 2 – Structure 3D d’un (NMOS).
1
− a −
V1
++ + + + + + + +
V1
+
V1
++ + + + + + + +
+
V2
− c −
isolant
conducteur
SC p
"canald’électrons"
+ + + + + + + +
I
− b −
FIGURE 3 – Principe de fonctionnement d’un transistor (MOS).
i
vGS
GDS
D
v
S
D
FIGURE 4 – Symbole simplifié du transistor NMOS (cas vBS = 0).
2
FIGURE 5 – Caractéristique iD − vDS d’un NMOS.
FIGURE 6 – Caractéristique iD − vDS d’un NMOS intégrant la modulation de la longueur ducanal en régime saturé.
3
D
vDS
v = 0,8 VGS
v = 1,4 VGS
v = 2 VGS
v = 2,5 VGS
i
FIGURE 7 – Caractéristique iD − vDS de la zone ohmique du régime triode d’un NMOS
(vDS << 2 · (vGS −Vtn)).
S
D
S
D
BG G B
FIGURE 8 – Symbole complet du transistor NMOS (gauche) et symbole usuel (droite).
4
Substrat P
G
Polysilicium
Oxyde
zone deCanal
déplétion
DS
1C
d
SBC
C
DBC
ov,DCov,S
C
FIGURE 9 – Capacités du transistor MOS.
CDB
CSB
CGD
CGS
CGB
G
D
S
B
FIGURE 10 – Schématique des capacités du transistor MOS.
5
−PMOS−
N+N+N+
GBB(Vdd)
Pol.Pol.inverse
Substrat P
P+
B(gnd) S DG
D S
−NMOS−
P+
Puit N
P+
L
FIGURE 11 – Vue en coupe d’un transistor PMOS.
BG
Di
SDv
SGv
S
D
BGG
S
D
S
D
FIGURE 12 – Symboles simplifié, usuel, et complet du transistor PMOS.
6
(c)
P+
tox
Poly 1
DIFF
Metal 1
NPLUS
PPLUS
CONT
Substrat P
N+ N+
A A’
plan de coupe
−PTAP− −NMOS−
(a)
N+N+
W
(b)
Leff
= L−Loverlap
bec
d’oiseau
FIGURE 13 – Layout d’un NMOS : (a) vue en coupe transversale avec contact de polarisation(PTAP), (b) vue en 3D, (c) vue de dessus (i.e. layout du NMOS).
= +
FIGURE 14 – Layout d’un NMOS.
7
Substrat P
A A’
plan de coupe
−a−
−b−
P+P+ N+
−PMOS− −NTAP−
(Vdd)Nwell
(gnd)
Poly 1
DIFF
Metal 1
PPLUS
NPLUS
CONT
NTUB
FIGURE 15 – Layout d’un PMOS : (a) vue en coupe transversale avec contact de polarisation(NTAP), (b) vue de dessus (i.e. layout du PMOS).
8
Chapitre 3
gnd
gnd gnd
Vdd
IvO
v
FIGURE 16 – Symbole de l’inverseur logique.
vO
Vdd
gnd
D
D
S
S
G
G B
B
Mp1
v
Mn1
I
FIGURE 17 – Schéma de l’inverseur CMOS.
9
gnd
I= 1 v
O= 0
Vdd
gnd
vI= 0 v
O= 1
Vdd
gnd
ON
OFF
OFF
ON
(a) (b)
vI= 0 v
O= 1v
I= 1 v
O= 0
rDS
rDS
Vdd
gnd
OFF
OFF
(c) (d)
Vdd
v
FIGURE 18 – Fonctionnement de l’inverseur CMOS.
OvI
Vdd
gnd
PUN
v
PDN
FIGURE 19 – Principe de réalisation des portes logiques CMOS.
10
(a)
O
VOH
VOL
VIH
VIL OH
V
HNM
LNM
vI
VOL
vO
vI
Vdd
VddVdd/2
(b)
v
FIGURE 20 – Caractéristique de transfert statique de l’inverseur logique.
Mn1
D vO
vGSn
vDSn
vSDp
vSGp Mp1
i
Vdd
gnd
D
D
G
G
S
S
vI
FIGURE 21 – Inverseur CMOS.
iD
vO
VDD
VOH
Iv = 0
Mn1
Mp1
FIGURE 22 – Point de fonctionnement de l’inverseur CMOS pour v I = 0 V .
11
iD
VDD
vO
VOL
Iv = V
DD
Mn1
Mp1
FIGURE 23 – Point de fonctionnement de l’inverseur CMOS pour v I =VDD .
D
VDD
Iv = V
DD
Iv = V
DD
Iv = 0
vO
Iv = 0
Iv = V /2
DDIv = V /2
DD
i
Mp1 Mn1
FIGURE 24 – Détermination graphique de la caractéristique de transfert statique de l’inverseurCMOS pour v I variant de 0 V à VDD .
12
Vdd/2−Vtn
OH= Vdd
VOL= 0 v
I
vO
(c)
(a)
Vdd/2−Vtp
V
VddVdd+VtpVtn VIL
VIH
(b) (d) (e)
FIGURE 25 – Caractéristique de transfert statique vO − v I de l’inverseur CMOS.
10%
t
t
50%
50%
90% 90%
10%
v
OUTv
V = VOH DD
V = 0OL
V = VOH DD
V = 0OL
pHLt
pLHt
ft
rt
IN OUTv v
IN
FIGURE 26 – Temps de propagation de l’inverseur CMOS.
13
Mn1
gnd
Vdd
gnd
Mp1
CGD
CGD
CDB
CDB
Cinter
CGS
CGS
Vdd
gnd
Mp2
Mn2
gnd
loadC
vIN
INv
OUTvv OUT
FIGURE 27 – Capacité de charge équivalente Cload au nœud vOUT.
t
vIN
VDD/2
t
vOUT
tpHL
tpLH
50%
DDV
FIGURE 28 – Illustration pour le calcul de tpHL.
vOUTV /2
DD
V − VDD tn
t=0+
t=0−
loadC
iD
vOUT
vGSn
vDSn
VDD
gndgnd
DD
D
VDD
V = VGSn
i B
A
CD
E
FIGURE 29 – Calcul de tpHL.
14
(b)
t
t
pic
(c)
(a)
VDD
V +VDD tp
Vtn
t1
t2
Di
vINV
DDDD tpV +VV
tnt1
t2
Di
INv
FIGURE 30 – Pic de courant de court-circuit lors de la commutation d’un inverseur CMOS.
NTUB
DIFF
13 umVdd
Gnd
1.8 um
5.6 um
NTAP
PTAP
1.8 um
MET1
FIGURE 31 – Dimensions verticales d’une standard cell.
15
DIFF
clkinin
D flip−flopinvinv
Vdd
outNTUB
out
data
MET1 line
CONT
MET1
out
Gnd
FIGURE 32 – Association horizontale de standards cells.
GndVdd
in in
out out out
clk
data
in in
out out out
clk
data
in in
out out out
clk
data
in in
out out out
clk
data
in in
out out out
clk
data
in in
out out out
clk
data
in in
out out out
clk
data
in in
out out out
clk
data
in in
out out out
clk
data
in in
out out out
clk
data
in in
out out out
clk
data
in in
out out out
clk
data
in in
out out out
clk
data
in in
out out out
clk
data
in in
out out out
clk
data
in in
out out out
clk
data
in in
out out out
clk
data
in in
out out out
clk
data
FIGURE 33 – Alimentations en forme de peignes imbriqués d’un circuit intégré.
16
FIGURE 34 – Layouts de la standard cell de l’inv0 (gauche) - et des standard cells des inv2 etinv3 (droite).
D S DS
G
W/2D S D
G
G
W
−a− −b−
D
−c−
S W/2
FIGURE 35 – Principe de repliement d’un transistor : illustration au niveau layout.
S
G
D
S
WL
W/2L
GW/2L
D
FIGURE 36 – Principe de repliement d’un transistor : illustration au niveau transistors.
W/3D D
S S
G
FIGURE 37 – Principe de repliement multiple d’un transistor.
17
In
Vdd
Gnd
Out
FIGURE 38 – Layout simplifié de l’inverseur inv4.
18
Chapitre 4
NMOS PMOS
FIGURE 39 – Symboles usuels simplifiés des transistors NMOS et PMOS.
entrées
n
n
n
Vdd
gnd
PUN
PDN
Z
FIGURE 40 – Principe de fonctionnement des portes logiques CMOS réalisées à base de réseaup (PUN) et de réseau n (PDN).
19
Z = A + B Z = A . B
B
Vdd
Z
A
Vdd
A
Vdd
B
Z
FIGURE 41 – Associations parallèle et série des transistors du réseau p (PUN).
A B
Z
gnd
A
B
Z = A + BZ = A . B
gnd gnd
Z
FIGURE 42 – Associations parallèle et série des transistors du réseau n (PDN).
gnd
A
B
C
Vdd
B C
Vdd
Z
−a− −b−
A
gnd
Z
FIGURE 43 – Identification des fonctions logiques de réseaux p et n.
20
Vdd
B
Vdd
gnd
B
ZA
FIGURE 44 – Schéma au niveau transistors d’une porte NON-ET à 2 entrées.
gnd gnd
Vdd
B
A B
Z
A
FIGURE 45 – Schéma au niveau transistors d’une porte NON-OU à 2 entrées.
21
gnd gndgnd
C
Z
A CB
B
A
Vdd
FIGURE 46 – Schéma au niveau transistors d’une porte NON-OU à 3 entrées.
C
Z
Vdd
DA
Vdd
B
Vdd
FIGURE 47 – Schéma du réseau p de la porte logique Z = A.B.(C +D).
Z
A
B
C D
gnd gnd
FIGURE 48 – Schéma du réseau n de la porte logique Z = A.B.(C +D).
22
B
Z
A A
B B
AA
Vdd
B
Vdd
FIGURE 49 – Schéma du réseau p d’une porte OU-EXCLUSIF à 2 entrées.
gnd
A
B
A A
B B
Z
A
gnd
A
B
B
Vdd
B
A
Vdd
FIGURE 50 – Schéma au niveau transistor d’une porte OU-EXCLUSIF à 2 entrées.
loadCnmos
(W/L) = ppmos
Mn1
Vdd
gnd
(W/L) = n
Mp1
vvIN OUT
FIGURE 51 – Ratios de dimensions des transistors d’un inverseur CMOS.
23
(W/L)=2
(W/L)=2
(W/L)=4
(W/L)=2
eq
(W/L)=2
(W/L)=1eq
FIGURE 52 – W/L équivalents des associations série et parallèle de 2 transistors MOS.
24
Chapitre 5
état (registre)Horloge
Elément de
mémorisationHorloge
Bloc logique
combinatoire
Etat futur
Entrées
FSM Moore
Etat présent
CombinatoireSorties
des sorties
Combinatoire
des états
Mémorisation
FIGURE 53 – Exemple de système séquentiel : la machine à états finis de Moore.
nnQD
clk
nnQD
clk
nnQD
clk
nnQD
clk
Logiquelog. comb.
Entrées
Horloge
Sortiescombinatoire
banc de registres (n bits)
FIGURE 54 – Schéma de principe d’un circuit numérique synchrone.
gnd
Vdd
Vdd
gnd
Inv 2
Inv 1
QQb
FIGURE 55 – Architecture d’une cellule bistable.
25
S
S
G
G
Vdd
gnd
D
D
S
S
G
G
ON
ON
Vdd
gnd
D
D
S
S
G
G
Vdd
gnd
D
D
S
S
G
G
ON
ON
Vdd
gnd
D
D
Etat 0
Qb = 0
Qv = Vdd
Q = 1
Qv = 0
Qbv = Vdd
Q = 0
Qb
Etat 1
Qb = 1
v = 0 V
FIGURE 56 – Etats de mémorisation d’une cellule bistable (exemple). La couleur rouge estutilisée pour représenter la tension d’une interconnection à 0 V, la couleur verte pour la tensionVdd.
Vdd
Vdd
Vdd
Vdd
Vdd
Vdd
(a) (b)
Qb
(c)
v
Qv
Qv
Qbv
Inv 1
Qv
Qbv
Inv 2Inv 2
FIGURE 57 – Caractéristiques de transfert statiques des inverseurs Inv 1 et Inv 2 du bistable :(a) vQ = fInv 1(vQb), (b) vQb = fInv 2(vQ ), (c) vQ = f
′Inv 2(vQ b) .
26
Vdd
Vdd
Etat 1
Q
Etat 0
v
Qbv
A
B
C
Inv 1
Inv 2
FIGURE 58 – Courbes en ailes de papillon du bistable.
Mp1
Q
Qb
ENEN
ENb
D
Inv 2
Mn1 Inv 1
FIGURE 59 – Exemple d’architecture d’une D latch.
D
Mn1
ENEN
Mp1
QInv 1
ENb EN Qb
Inv 2Mp2Mn2
FIGURE 60 – Deuxième exemple d’architecture d’une D latch.
27
Mode mémorisation (EN = 0)
Qb
Inv 2
DQ
Inv 1
Qb
Inv 2
DQ
Mode écriture (EN = 1) : Q = D
Inv 1
FIGURE 61 – Illustration du fonctionnement d’une D latch en mode écriture (gauche) et enmode de mémorisation (droite).
Slave latch
Mn4
Mn3
Inv 4
QD
Inv 1
Inv 2Mn2
Mn1
CLKb
CLK CLKb
CLK
Master latch
Inv 3
FIGURE 62 – Architecture d’une bascule D.
(1)
CLK
t0
1
front montant
(2)(1)
Esclave
MaitreMaitreMaitre Ecriture
Memorisation Ecriture
Memorisation
Memorisation
Ecriture
FIGURE 63 – Modes de fonctionnement des latchs d’une bascule D.
D1
Tskewclk
+T −Tsetup
n
Q1 D2 Q2
n
D
CLK
pMax
QD
DFF
D
Q
DFF
Dn n
Tskew
clk2q
FIGURE 64 – Etablissement des contraintes temporelles d’un circuit numérique synchrone.
28
setupThold
Dclk2Q
DpMax
Dclk2Q
DpMax
D2
Q1
Q2
i
i
i
D2
Q1
Q2
i
i
i
glitches logiques
(a) contrainte de timing satisfaite
(b) violation de setup
metastable
slack
T
CLK
FIGURE 65 – Illustration graphique de la contrainte temporelle de temps de setup : formesd’onde pour un bit d’indice i des données en Q1, D2 et Q2 lorsque le contrainte est respectée(a) et en cas de violation de setup (b).
CLK1
1
Tskew
1
0tCLK2
0t
FIGURE 66 – Skew entre les fronts d’horloge au niveau de deux bascules DFF1 et DFF2.
29
CLK
Vers DFF
Vers DFF
Vers DFF
Vers DFF
Vers DFF
Vers DFF
Vers DFF
Vers DFF
Vers DFF
Vers DFF
Vers DFF
Vers DFF
Vers DFF
Vers DFF
Vers DFF
Génération
Vers DFF
FIGURE 67 – Architecture d’un arbre d’horloge.
CLK
Génération
Vers DFF
FIGURE 68 – Arbre d’horloge en H.
30
