RAFAEL TAKASAKI CARVALHO ESTUDO E IMPLEMENTAO DE CONTROLE DIGITAL PARA O CONVERSOR PONTE COMPLETA E COMUTAO SUAVE COM MODULAO POR DESLOCAMENTO DE FASE (FB-ZVS-PS) FLORIANPOLIS 2003 UNIVERSIDADE FEDERAL DE SANTA CATARINA PROGRAMA DE PS-GRADUAO EM ENGENHARIA ELTRICA ESTUDO E IMPLEMENTAO DE CONTROLE DIGITAL PARA O CONVERSOR PONTE COMPLETA E COMUTAO SUAVE COM MODULAO POR DESLOCAMENTO DE FASE (FB-ZVS-PS) Dissertao submetida Universidade Federal de Santa Catarina como parte dos requisitos para aobteno do grau de Mestre em Engenharia Eltrica. RAFAEL TAKASAKI CARVALHO Florianpolis, Novembro de 2003. ii ESTUDO E IMPLEMENTAO DE CONTROLE DIGITAL PARA O CONVERSOR PONTE COMPLETA E COMUTAO SUAVE COM MODULAO POR DESLOCAMENTO DE FASE (FB-ZVS-PS) Rafael Takasaki Carvalho Esta Dissertao foi julgada adequada para obteno do Ttulo de Mestre em Engenharia Eltrica, rea de Concentrao em Eletrnica de Potncia, e aprovada em sua forma final pelo Programa de Ps-Graduao em Engenharia Eltrica da Universidade Federal de Santa Catarina. Hari Bruno Mohr, Dr. Orientador Denizar Cruz Martins, Dr. Coordenador do Programa de Ps-Graduao em Engenharia Eltrica Banca Examinadora: Hari Bruno Mohr, Dr. Presidente Arnaldo Jos Perin, Dr. Daniel Juan Pagano, Dr. Enio Valmor Kassick, Dr. iii minha esposa, Carise, com quem j dividi e ainda espero dividir muitos dos melhores momentos de minha vida. iv Ao meu filhos, Gabriel e Clara, que so minha grande fonte de felicidade e realizao. v Aos meus pais, Jos Carlos e Ndia, e irmos, Danilo e Cssio, pela famlia maravilhosa que so. viAgradecimentos Agradeo,primeiramente,aDeuseaomeuanjodaguardaquesempre iluminarammeuspensamentoseforamgrandescompanheirosemtodosmomentosde minha vida. Atodaminhafamliaeamigosqueforamsempreaquelesqueestavammais prximos para me orientar, alegrar, incentivar e ouvir. Aos professores Hari B. Mohr e Alexandre F. de Souza pela orientao e empenho paraoaprimoramentodestetrabalhoedeou trasatividadesqueassumidentrodo instituto. Ao professorArnaldo J. Perin quefoi, juntamente como professorAlexandre,um dos grandes incentivadores para concluso deste trabalho. Aosprofessoresmembrosdabanca,ArnaldoJ.Perin,DanielJ.PaganoeEnioV. Kassick, pela ateno e contribuio. Aos meus amigos Carlos, Dirk, Douglas, Eduardo, Kefas, Lus Tomaselli, Ricardo e Srgio com os quais dividi muito conhecimento e diverso. AtodososintegrantesdoINEPqueformamumabaseimportantedeapoiono desenvolvimento de todos os projetos. ACAPESquedisponibilizouosrecursosfundamentaisparaqueeupudesseme dedicar integralmente durante grande parte do trabalho. AUniversidadeFederaldeSantaCatarinaeaoDepartamentodeEngenharia Eltrica pela grande importncia na minha formao profissional e pessoal. viiResumo da Dissertao apresentada UFSC como parte dos requisistos necessrios para a obteno do grau de Mestre em Engenharia Eltrica. ESTUDO E IMPLEMENTAO DE CONTROLE DIGITAL PARA O CONVERSOR PONTE COMPLETA E COMUTAO SUAVE COM MODULAO POR DESLOCAMENTO DE FASE (FB-ZVS-PS) Rafael Takasaki Carvalho Novembro/ 2003 Orientador: Hari Bruno Mohr, Dr. rea de concentrao: Eletrnica de Potncia. Palavras-chave: Fonte de alimentao, controle digital, DSP, telecomunicaes, FB-ZVS-PS. Nmero de pginas: 116. Opresentetrabalhoabordaodesenvolvimentoeimplementaodeum sistemadecontroledigitalparaoestgiodesadadeumafontedealimentao paratelecomunicaes,conversor FB-ZVS-PS,utilizandooprocessador digital de sinaisTMS320LF2407daTexasIntruments.Estetrabalhofoimotivado,nos pelasvantagensproporcionadaspelocontroledigital,taiscomoflexibilidadee reduodevolume,comotambmpelanecessidadededesenvolvimentonas tcnicasdecontroleparaosegmentoderetificadoresmonofsicos.Paraa realizaodestetrabalhofoinecessrio,almdoestudodoestgiodepotnciae doprocessador, aelaborao deumasoluodigitaloriginaldecontrole phase-shiftaplicadaaoconversorFB-ZVS-PS.Umprottipoutilizandoumaplacade circuitoimpressodeumafontecomercialde600Wfoidesenvolvidopara validaodestatcnica.Osresultadosobtidosforamextremamentesatisfatrios comdestaqueparaocomportamentodinmicoverificadoatravsdereduzidas variaes na tenso de sada sob mudanas de carga. viiiAbstract of Dissertation presented to UFSC as a partial fulfillment of the requirements for the degree fo Master in Electrical Engineering. STUDY AND IMPLEMENTATION OF DIGITAL CONTROL FOR A SOFT-SWITCHING PHASE-SHIFT FULL-BRIDGE CONVERTER (FB-ZVS-PS) Rafael Takasaki Carvalho November/ 2003 Advisor: Hari Bruno Mohr, Dr. Area of concentration: Power Electronics. Keywords: Power supply, digital control, DSP, telecommunications, FB-ZVS-PS. Nmero de pginas: 116. Thepresent workaccostthedevelopmentandimplementation of adigital control system to the output stage of telecommunications power supply, FB-ZVS-PSconverter,usingthedigitalsignalprocessorTMS320LF2407fromTexas Instruments.Thisprojectwasmotivated,notonlybythedigitalcontrol advantagessuchasflexibilityandvolumereduction,but alsobythenecessityof controltechniquedevelopmentinsinglefaserectifiers.Toaccomplishthiswork, besidesthestudyofpowerstageandprocessor,itwasnecessarytoproposean original digitalsolution ofphase-shiftcontrolapplied toFB-ZVS-PSconverter.A prototypeusinga600Wcommercialsupplyspowerlay-outwasdevelopedto validatethistechnique.Obtainedresultswereextremelysatisfactoriesstanding outthedynamicbehaviourverifiedbyreducedvariationsontheoutputvoltage under load changes. ixSumrio Simbologia.................................................................................XII Introduo..................................................................................1 Captulo 1 Unidades Retificadoras: Um breve histrico......................4 1.1.Introduo....................................................................................... 4 1.2.Reviso bibliogrfica....................................................... ..............5 1.3.Concluso........................................................................................ 8 Captulo 2 Estrutura de Potncia...............................................................9 2.1.Introduo....................................................................................... 9 2.2.Funcionamento.............................................................................. 10 2.3.Concluso........................................................................................16 Captulo 3 Caractersticas do Processador...............................................17 3.1.Introduo....................................................................................... 17 3.2.Caractersticas bsicas................................................................... 18 3.3.Unidades de memria................................................................... 19 3.4.Ncleo de processamento................................................. ...........22 3.5.Conjunto de perifricos................................................................. 26 3.5.1.Gerenciadores de eventos................................................ 27 3.5.2.Converso Analgico-Digital (ADC)............... ..............35 3.5.3.Portas I/ O e pinos de dupla funo............................... 39 3.5.4.Outros registradores configurados.................................40 3.6.Concluso........................................................................................43 x Captulo 4 Estratgia de Comando............................................................44 4.1.Introduo....................................................................................... 44 4.2. Estudo do funcionamento dos Integrados da famlia Phase-Shift Resonant Controllers.................................................................. 44 4.3.Estratgia para realizar o controle Phase-Shiftutilizando o DSP TMS320LF2407............................... ............................................... 47 4.4.Resultados experimentais............................................................. 51 4.5.Concluso........................................................................................ 54 Captulo 5 Projeto do Sistema de Controle.............................................56 5.1.Introduo....................................................................................... 56 5.2.Anlise das caractersticas do sistema digital...........................58 5.3.Projeto do controlador.................................................................. 62 5.3.1.Modelos da planta e do conversor.................................. 63 5.3.2.Definio dos parmetros do compensador. .................67 5.4.Resultados de simulao.............................................................. 72 5.5.Concluso........................................................................................ 77 Captulo 6 Resultados Experimentais......................................................78 6.1.Introduo....................................................................................... 78 6.2.Anlise dos resultados..................................................... .............78 6.3.Concluso........................................................................................ 87 Concluses Finais.....................................................................89 Anexo 1 Projeto do Circuito de Potncia e Circuitos Auxiliares e Diagramas de Circuitos...........................................................92 xiA1.1.Projeto do conversor FB-ZVS-PS.............................................. 92 A1.2.Projeto dos circuitos de controle e comando.......................... 103 Anexo 2 Caracterizao do Rudo Psofomtrico................................107 A2.1.Psofmetro................................................................................... 108 Referncias Bibliogrficas......................................................112 xii Simbologia Lista de smbolos empregados no texto SmboloSignificado VITenso de entrada VOTenso de sada POPotncia de sada PINPotncia de entrada IOCorrente de sada DefRazo cclica efetiva DPerda de razo cclica Rendimento fredeFreqncia da rede eltrica VacTenso eficaz de entrada IacCorrente eficaz de entrada IINRUSHCorrente de Inrush CINCapacitor de filtro da entrada retificada JDensidade de corrente BDensidade de fluxo magntico KuFator de utilizao do transformador KpFator de utilizao do primrio Aerea da perna central do transformad or Awrea da janela do transformad or Resistividade do cobre TTrafo Elevao de temperatura no transformador O Permeabilidade do ar trTempo de bloqueio do Mosfet aps comando no gate tfTempo de entrada em conduo do Mosfet aps comand o no gate IDCorrente no diodo VDTenso no diodo ISCorrente no transistor Mosfet xiiiVSTenso no transistor Mosfet MFMargem de fase RthResistncia trmica S1 S4Interruptores Mosfet do conversor FB-ZVS-PWM Di1 Di4Diod os intrnsecos aos Mosfets S1 S4 Ci1 Ci4Capacitores em anti-paralelo intrnsecos aos Mosfets S1 S4 G1 G4Gate dos Mosfets S1 S4 LrIndutor ressonante LpIndutncia do enrolamento primrio TRTransformador do conversor FB-ZVS-PWM Ls1 e Ls2Indutncias do enrolamentos secundrio Dr1 Dr2Diod os retificadores d o conversor FB-ZVS-PWM Cg1 Cg2Capacitores de grampeamento dos diodos Dr1 Dr2 Rg1 Rg2Resistores de grampeamento dos diodos Dr 1 Dr2 Dg1 Dg2Diod os de grampeamento dos diod os Dr1 Dr2 C1 C3Capacitores do filtro de sada R1 R3Resistncias srie equivalente dos capacitores do filtro de sada L1 e L2Indutores do filtro de sada RoResistncia de carga LoIndutor do filtro de sada tipo LC simples CoCapacitor do filtro de sada tipo LC simples LbIndutor Boost DbDiod o Boost LsIndutor do snubber do conversor PFC Boost CsCapacitor do snubber do conversor PFC Boost Ds1 Ds2Diod os d o snubber do conversor PFC Boost RbResistor de bloqueio de componente contnua CbCapacitor de bloqueio de componente contnua RINRUSHResistor de Inrush nRelao de transformao NpNmero de espiras do primrio do transformad or NsNmero de espiras do secundrio do transformador lgLargura do entreferro xivLdispIndutncia de disperso DfioDimetro do fio de cobre Afiorea do fio de cobre Fpar aleloNmero de fios em paralelo ffitaEspessura da fita de cobre LfitaLargura da fita de cobre Afitarea da fita de cobre fsFreqncia de comutao FcFreqncia de corte N5 No Coeficientesdonumeradordafunodetransfernciacompletado conversor FB-ZVS-PWM D7 Do Coeficientesdodenominadordafunodetransfernciacompletado conversor FB-ZVS-PWM VsTenso aplicada ao filtro de sada do conversor FB-ZVS-PWM I/ OInput/ Output (Entrada/ Sada) TPerod o Deslocamento entre os pulsos de comando em segundos Deslocamento percentual entre os pulsos de comando fFreqncia fNFreqncia de Nyquist r (t)Referncia no sistema contnuo e (t)Sinal de erro no sistema contnuo u (t)Sinal de sada de controle no sistema contnuo y (t)Sinal de sada no sistema contnuo r (kT)Referncia no sistema amostrado e (kT)Sinal de erro no sistema amostrado u (kT)Sinal de sada de controle no sistema amostrado y (kT)Sinal de sada no sistema amostrado C (s)Funo de transferncia do compensador no sistema contnuo G (s)Funo de transferncia da planta no sistema contnuo C (z)Funo de transferncia do compensador discretizada G (z)Funo de transferncia da planta discretizada H (z)Funo de transferncia do sensor discretizada xv R (z)Referncia no sistema discreto Y (z)Sinal de sada no sistema discreto KCGanho do compensador PI KDCGanho esttico do filtro anti-aliasing Freqncia angular ttempo VsensorTenso de sada do sensor de tenso/ corrente VCSinal de sada do filtro anti-aliasing Rf1 Rf3Resistores do do filtro anti-aliasing Cf1Capacitor do filtro anti-aliasing PpPotncia do sinal a ser medido pelo psofmetro PrefPotncia de referncia para o psofmetro Lista de unidades SmboloSignificado VVolts AAmpre Ohm WWatt HzHertz sSegundos FFaraday HHenry dBDecibel radRadianos xviLista de abreviaes SmboloSignificado CAPES FundaodeCoordenaodeAperfeioamentodePessoaldeNvel Superior INEPInstituto de Eletrnica de Potncia UFSCUniversidade Federal de Santa Catarina FBFull-Bridge (Ponte Completa) ZVSZero Voltage Switching (Comutao sob Tenso Nula) PWMPulse Width Modulation (Modulao por Largura de Pulso) ZCSZero Current Switching (Comutao sob Corrente Nula) CCCorrente Contnua MOSFETMetal-Oxide-Semiconductor Field-Effect Transistor IGBTInsulated Gate Bipolar Transistor PFCPower Factor Correction (Correo de Fator de Potncia) EMIElectromagnetical Interference (Interferncia Eletromagntica) UPSUninterruptable Power Supply DSPDigital Signal Processor (Processador Digital de Sinais) RAMRandom Access Memory ROMRead-Only Memory JTAGJoint Test Action Group A/ DAnalgico para Digital D/ ADigital para Analgico CICircuito Integrado PIProporcional Integral PIDProporcional Integral-Derivativo In tr odu o 1 Introduo AdemandaporinovaestecnolgicasemEletrnicadePotnciacrescente. Fabricantesestocontinuamente projetando dispositivoscapazesde processar energia de mod o mais eficiente. EntreasprincipaisaplicaesdaEletrnicadePotnciaestoasfontesde alimentaochaveadas,baseadasemconversoresCC-CC,empregadasemequipamentos desuprimentodeenergiaparadiversasfinalidades.Dentreelasdestaca-seasunidades retificadorasquecomanecessidadedeampliaod osistemadetelefonia,tantoode telefonia fixa como mvel, e de alimentao de diversos equipamentos a partir de baterias tornaram-se foco de diversas pesquisas nos mais variados centros de tecnologia. Atualmenteanecessidadedeconformarasfontesdealimentaoaumasriede rgidasnormasdesegurana,compatibilidadeeletromagnticae,nocasodesistemasde telefonia,rudopsofomtrico,temexigidodosprojetistassoluesinovadoraspara manter seusprodutos nummercadocompetitivo.Alm disso a eterna busca por reduo decustosumelementobastantemotivador.Paraisto,nosoestudodediferentes topologias, mas principalmente de diferentes tcnicas de controle so imprescindveis. Autilizaodetcnicasdecontroledigitalumatendnciamundialeosseus estudosvmavanandoparaaplicaoemconversoresestticos,principalmente quando algumas tcnicas de controle analgicas e alguns conversores j so considerados solues padresparadeterminadopropsito.Pode-seapontarcomoprincipaisvantagensdo emprego de um controle digital: Flexibilidade. Menorsuscetibilidadeafatoresexternos.Ex:temperatura,rudos,mudanas no lay-out da placa de circuito impresso. Reduodevolumedoequipamento,devidoaonmerodefunesqueum processador pode realizar. Reduo de custos de desenvolvimento e manuteno de um produto. O conversor FB-ZVS-PS utilizando controle tipo phase-shift ou deslocamento de faseatravsdeintegradosdedicadoscomoosdafamliaPhase-ShiftResonant ControllersdaUnitrode/ TexasInstrumentspodeserconsideradoumasoluopadro In tr odu o 2 paraunidadesretificadorasmonofsicasparaaplicaesemtelecomunicaes.At mesmooconversordeentrada,conversorPFCBoostcomcontroleporvaloresmdios instantneos, pode ser citado como soluo padro. Nestesentidoestetrabalhoconsistenaapresentaodeummtododecontrole digitalparaoconversordesadadeumafontedealimentaoparatelecomunicaes utilizandooprocessadordigitaldesinaisDSPTMS320LF2407daTexasInstruments.O processadordeveserresponsvel,nos,pelaexecuodaestratgiadecontrole,mas tambmporgerarospulsosdecomandod osinterruptores.Atcnicadecontrole empregada baseada naquela utilizada pelos integrados da famlia Phase-Shift Resonant Controllers(Unitrode/ TexasInstruments),pormcomajustesporsoftwarecapazesde corrigir algumas de suas fragilidades. O Captulo 1 apresenta uma breve contextualizao destapesquisa atravs deum histrico de desenvolvimento de tecnologia para unidades retificadoras. OCaptulo2fazumaanlisesobreofuncionamentoeascaractersticasdo conversorFB-ZVS-PSempregado.apresentadoomodelodoconversorobtidoatravs da anlise do filtro de sada e da sua caracterstica de sada em regime permanente. NoCaptulo3diversosaspectosdoprocessad ordigitalsoanalisadoseso evidenciadas as razes que o fazem apropriado para ser empregado nesta aplicao. Alm disso,osprincipaisregistradoresconfigurados,bemcomoosvaloresempregadosnestes, sodetalhados,fazendocomqueestecaptulopossaserumaferramentaparafcil reproduo deste projeto ou para novos projetos envolvendo conversores estticos. Todaatcnicadecontroletipophase-shiftgeradaapartirdeumprocessador digital explanada no Captulo 4. O funcionamento de integrados da famlia Phase-Shift Resonant Controllers (Unitrode/ Texas Instruments) analisado para servir de base para elaboraodatcnica.Resultadosexperimentaisemmalhaabertasotambm apresentados. O Captulo 5 detalha toda a etapa de projeto do lao de controle digital, abordando todososaspectosespecficosadvindosdeumsistemadecontroledigital.Resultadosde simulaodosistemadecontroleprojetadoaplicadotantoaomodelodaplanta(funo detransfernciaobtidapormtododelinearizao)quantoaoprpriocircuitode potncia so apresentados. A validao de toda a tcnica de controle digital proposta realizada no Captulo 6 atravsdeumaanlisesobreosresultadosexperimentais,emr egimepermanentee In tr odu o 3 transitrio,dafontedealimentaooperandocomcontroledetensoecorrente.So tambm tomadas medidas de rudo psofomtrico. Ca pt u lo1 4 Captulo 1 Unidades Retificadoras: Um breve histrico 1.1.Introduo Unidadesretificadoras(UR)vmsendolargamenteutilizadaspelaindstria devido,principalmente,aoaumentodanecessidadedecarregadoresdebateria.Pode-se citar o mercado de telecomunicaes e o de fontes ininterruptas de energia (UPS) como os grandesclientesdasempresasquedesenvolvemestesequipamentos.Emboracadaum destesmercad ospossuamsuaspeculiaridadesquantoscaractersticasdedesempenhos das unidades retificadoras, quesitoscomo correo de fatorde potncia, alto rendimento, excelenteregulaodetenso,limitaodecorrente,compatibilidadeeletromagnticae monitoramento so pontos comuns na anlise de desempenho de uma UR. Damesmaforma,comoespecificaesmaisrestritivasforamsendoexigidasao longodotempo,odesenvolvimentodenovasestruturasvinhasendorealizadoanoaps ano.Comexceodasestruturastrifsicasqueaindanoapresentamumasoluo padro,asURsmonofsicasconvergiramparaumaestruturadepotnciaque basicamentecompostadeumestgiopr-reguladorparacorreodefatordepotncia (ConversorBoostcomcontroleporvaloresmdiosinstantneos)eumestgiode isolamento e regulao da tenso de sada (Conversor FB-ZVS-PS). InicialmenteasURseramequipamentospesadosevolumosos,caractersticasde umaretificaoafiltrocapacitivocomisolamentoembaixafreqnciaedeuma regulaoda tenso de sada utilizandotiristoresou transistores. Mas como aumentoda demandaportecnologiaembarcadahouveumdesenvolvimentomuitograndeno processodefabricaodesemicondutoresMosfetseIGBTsdemelhordesempenho,o quepossibilitouoaumentodafreqnciadeoperaod osconversorese consequentemente a reduo de volume e peso dos elementos reativos. Porm, da mesma forma que houve esta reduo de volume e peso por parte dos elementos reativos, houve tambmumaumentodovolumedodissipadorporconseqnciadasperdasde Ca pt u lo1 5 comutaomaiselevadas.Istocausavaumalimitaodafreqnciadeoperaodo conversorparaqueatemperaturadejunodointerruptornoatingissenveis proibitivos.Paraquesepudesseaumentarafreqnciadecomutaoeranecessrioo desenvolvimentodetcnicasdecomutaono-dissipativadosinterruptoresecomeste intuito,noinciodadcadade80,foramintroduzidasastcnicasressonanteseo desenvolvimentodenovasestruturasquepermitiramrealizaracomutaotantosob corrente nula (ZCS), como sob tenso nula (ZVS). 1.2.Reviso bibliogrfica Porm,emboraasperdasporcomutaofossemdrasticamentereduzidas,as perdas por conduo tornaram-se o novo foco das pesquisas visto a circulao elevada de energiareativa.Paraistoforamprop ostastcnicaseestruturasemquearessonncia estivessepresenteapenasnoinstantedacomutao.NestalinhadepesquisaVieira[1] realizouumaanlisebemcompletadealgumasestruturas,inclusivedoconversorFB-ZVS-PS. Foram estudados conversorescommodulaoem freqncia e PWM.Destacou-seamodulaoPWMpelafacilidadenoempregodatcnicaeumaindicaodequeo conversorFB-ZVS-PSpoderiaserumaalternativainteressante.Otrabalhofoi principalmentededicadoanlisedoestgiodesada,masfoiidentificadaa possibilidade da UR operarcom apenas um estgio. Este estudo apresentou uma soluo competitivaparasistemastrifsicos,poispossuiumelevadonmerodecomponentes para sistemas monofsicos. O indicativo sobre a utilizao d o conversor FB-ZVS-PS para o estgio de sada da UR foi muito importante e deu incio a umasrie de pesquisas de desenvolvimento como as apresentadas em [2], [3], [4] e [5]. Ainda em sistemas de mais baixa potncia abaixo de 300 W se observa a utilizao do conversor Meia Ponte, mas a tendncia o aumento da potnciadaURmigrandodosistemamonofsicoparaotrifsicosendoqueemsistemas monofsicos, comercialmente, existe uma grande procura por fontes de 10 e 15 A, ou seja, 600 e 900 W. O conversor FB-ZVS-PS bsico apresentado na Fig. 1.1. Ca pt u lo1 6 LrDr1Dr2TR1LpLs1Ls2CargaCoLoVsBA2Cg2 RgDg21Cg1RgDg1ViC DC D1 13 3S3S1C D2 2S2C D4 4S4 Fig. 1.1 Estrutura bsica do conversor FB-ZVS-PS. Asreasemdestaquetambmforamalvosdepesquisa.Ogrampeamentoda tensosobreosdiodosretificadoresdesadaextremamentenecessriodevidoa ressonncia entre a indutncia ressonante (Lr) e a capacitncia intrnseca dos diod os. Mas da forma que empregado nafigura acima totalmente dissipativo. Em [6] prop osta a utilizao de um grampeamento pelo lado do enrolamento primrio, dessa forma pode -se aproveitarpartedaenergiadaindutnciaressonanteeconsequentementeaumentaro rendimento da estrutura. O conversor utilizado neste trabalho faz uso desta tcnica e ser apresentadonocaptuloseguinte.Aindanestalinhadepesquisa,FonteBarbi[7] apresentam um conversorcapazde aproveitar grande parteda energia queseria perdida na resistncia do grampead or (Rg) e destin-la ao capacitor de sada. Mas devido ao custo deste conversor ele se mostra muito til apenas para potncias mais elevadas em sistemas trifsicos. O filtro de sada tambm um p onto d e bastante estudo, j que no mercado de telecomunicaes o rudo psofomtrico [8 e 9] uma especificao normatizada. Oconversorpr-reguladortambmumtemaimportantededesenvolvimento. Emaplicaoparaunidadesretificadorasmonofsicas,oconversorBoostcomcontrole por valores mdios instantneos adotad o na grande maioria das URs que necessitam de correodefatordepotncia.Comanecessidadedemelhorarcadavezmaiso rendimentodasestruturas,estopropostosnaliteraturamuitosmtodosparareduo dasperdasporcomutaocomotcnicasdecomutaosobtensooucorrentenulaou circuitossnubberparalimitaodaderivadadecorrentenaentradaemconduoou bloqueiodointerruptore,tambm,parareduodasperdasporconduo.Pode-se destacarSouza[10]queanalisaumatopologiaqueintegraosinterruptoresdealta freqncianocircuitoretificadordeentradareduzindode3para2onmerode semicondutoresemconduosimultnea.Mas,porquestesdecusto,estatcnicas Ca pt u lo1 7 pdeseraproveitadamelhoremsistemasdemaiorpotncia.Aestruturabsica apresentada na Fig. 1.2. CargaViLbCo Fig. 1.2 Conversor Boost com reduzidas perdas em conduo. Ummtodolargamenteempregadoosnubberno-dissipativoquelimitaa derivadadocrescimentodacorrentesobreointerruptorprincipal,diminuindoa influnciadacorrentederecuperaoreversadodiodo.Estecircuitoapresentadoa seguir. LbCsLsDs Ds1 2VoSbDbVi Fig. 1.3 Snubber no-dissipativo empregado no Conversor Boost. Atualmenteoestudodetcnicasdigitaisdecontrole,emsubstituiostcnicas analgicas,vemsendoobjetodepesquisa.Osavanosnestesestudosforamacelerados comoadventodenovosprocessadoresdigitaisdesinais, quealmdeoperarememalta velocidadeepossuremaltograudeinterface,tambmpassaramaserdebaixocusto. Comaflexibilidadequeseganhaatravsdeimplementaodeprogramas,aoinvsde circuitosdecontrole,reduz-seotempoeoscustosdedesenvolvimentodeumnovo produto.Almdisso,ofatod odesempenhodoprocessadorsermenosafetadopor agentesexternos(ex:temperatura)propiciavatambmareduonoscustosde manutenoemaiorrobustez.Amaiorpartedaspesquisasrealizadasatomomentose concentraram em estudos de controle para o conversor PFC ([11] e [12]), alcanando bons resultados. Pode-se citar como alternativa para URs de baixa potncia o estudo realizado Ca pt u lo1 8 porFung&Tzou[13].Nele,umatcnicadecontroleutilizandoumDSPdafamlia TMS320empregadaparaoperarumconversorPFCFlybackeumconversorCC-CC bidirecionalqueresponsvelpelofuncionamentodaURnosmod oscargae flutuao. Comop ode-seperceberexisteumalacunaaserpreenchidanosestudosde controleparaosconversoresquecompeumaUR.Poucosestudosdecontroledigital foramrealizadostendocomofocooestgioCC-CC.Oestudoeimplementaode tcnicasdecontroledigitalemestruturasFB-ZVS-PStmsidopoucoexploradosna literatura. 1.3.Concluso Depois de anos de desenvolvimento e pesquisa, as URs monofsicas, como j dito,convergiramparaumasoluopadrocomapossibilidadedeutilizaodealguns circuitosparamelhorarorendimento.Astcnicasdecontroledesenvolvidasneste perodoficarammuitoconcentradasemsoluesdigitaisparaoconversorPFC.Desta formaistoseconstituiuemmotivaoparaodesenvolvimentodopresentetrabalhoque enfoca uma nova proposta de controle atravs de um processador digital de sinais para o estgio de sada. Ca pt u lo2 9 Captulo 2 Estrutura de Potncia 2.1.Introduo Aplicaesderetificadoresdepotnciacomocarregadoresdebateriasou alimentadoresdesistemasdetelefoniaexigemdosconversoresestticosempregados, almdesimplicidadeerobustez,tambmeficincia,isolamentoebaixosnveisde interferncia gerados tanto na entrada quanto na sada. Deformageralosretificadoresmonofsicosutilizamdoisestgiosde processamento.OestgioinicialquecorrespondeaofiltrodeEMIeaoconversorPFC (conversor Boost) tem o inconveniente de fornecer ao estgio de sada um valor de tenso elevado e com altos nveis de ondulao. Estatensodeveseralteradaparavaloresentre42Ve60Vcomondulao reduzida de tal forma que no comprometa os testes de rudo psofomtrico. O isolamento dacargaemrelaoaredeimprescindvelvistoqueacarga,muitasvezes,dealto custo e possui uma importncia estratgica. No caso dos alimentadores de bateria de No-Breaksoisolamentopodeserfeitonasadadoinversor,emboraapresenteumvolume muito maior. Umasoluonaturalparaumconversorabaixadorisoladoseriaoconversor Forward,pormoseurendimentoabaixodoquedesejadopelomercado(acimade 90%paraaURcomoumtod o).Almdisso,adificuldadenoempregodetcnicasde comutaosuave,importantesparaevitarapropagaodeinterferncia,eomau aproveitamentodotransformadornopermitemsuaaplicaoparaosatuaisfins comerciais. O conversor que atende s necessidades do projeto e que ser empregado, como j mencionadonocaptuloanterior,oconversorempontecompletacomcomutaosob tensonula,modulaoporlarguradepulso(tipophase-shift)esadaemcorrente, mais conhecido como FB-ZVS-PS, embora este que foi utilizado apresente duas diferenas Ca pt u lo2 10 bsicasemrelaoaooriginal:ogrampeamentodatensodosdiodosretificadorespelo lado primrio do transformador [6] e o filtro LC duplo na sada. O conversor FB-ZVS-PS utilizado apresentado na Fig. 2.1. LrDrDrTRLpLsLsCargaCbRbLVsBA2 Cg2 RgDg21Cg1RgDg1S2S1S3S4111231 L21122C1R1C2R2C3R3entradaEstgio deCA-CC Fig. 2.1 Conversor FB-ZVS-PS empregado. Esteconversorapresentaexcelenterendimentodecorrentedasbaixssimasperdas porcomutao,reduzidasperdasdeconduodevidosuacaractersticadesadaem corrente e do grampeamento de tenso nos diod os retificadores. Almdisso,comoatcnicadecomutaosuaveproporcionamenoresperdas,ela permite a elevao da freqncia de comutao e consequentemente a reduo de volume doscomponentesmagnticosedoscapacitores,bemcomoreduzosnveisde interferncia eletromagntica. Para que a tcnica de comutao suave do FB-ZVS-PS seja realizada, necessria a insero, para cada interruptor, de um capacitor em paralelo e um diodo em anti -paralelo. Comoagrandemaioriadasestruturasmonofsicasutilizacomointerruptoreselementos MOSFET,aaplicaodatcnicasetornaaindamais indicadadevidoaoaproveitamento dos seus componentes parasitas. 2.2.Funcionamento Para simplificar a anlise, considera-se a estrutura bsicadoconversor FB-ZVS-PS apresentadanaFig.1.1,sendoosdiod osretificadorescomponentesideaiseaassociao filtro de sada-carga substituda por uma fonte de corrente. Destaforma,asprincipaisformasdeondadesteconversorsoapresentadosa seguir. Ca pt u lo2 11 t0t1t2t3t4t5t6t7t8t9t10t11t12S1S2S3S4IS2 ViVS2 I 'oIS1VS1Vi I 'oILr I 'o- I 'oVab Vi -ViVs n.Vi Fig. 2.2 Formas de onda bsicas do conversor FB-ZVS-PS. Das formas de onda acima apresentadas importante discutir alguns pontos: Pulsos de comando Obomdesempenhodequalquerconversorestticodependemuitodosinalde comandodosseusinterruptores.OconversorFB-ZVS-PSutilizapulsosdecomando simtricos.Ocontroledasvariveisdesadarealizadopelotipodemodulao empregada:phase-shift.Amodulaoporlarguradepulsonestecasonoseobserva pelo sinal de comando aplicado ao interruptor, mas sim aps a retificao, nosecundrio. AtensoVs,ouseja,atensoaplicadaaofiltrodesadavariaalarguradeseupulso conformeodeslocamentonotempodossinaisdecomando.Senohouversobreposio Ca pt u lo2 12 entre os sinais significa que o conversor est operando com o mximo de razo cclicaque, na prtica, no pode ser iguala 1 devido ao tempo-morto entreossinais de comando d o mesmo brao. A sobreposio total leva a uma tenso nula na sada. O tempo-morto deve ser calculado no somente para proteo contra curto-circuito de brao, mas tambm para garantir a entrada em conduo dos interruptores sob tenso nula. Transformador Estatcnicadecomand otambmprop orcionaummelhoraproveitamentodo transformador,fazendo-ooperarnosquatroquadrantes,simetricamente.Poroperarnos quatro quadrantes a excurso mxima do fluxo reduzida, diminuindo, ento, o tamanho doncleo.AtensoVAB(Fig.2.1)apresentaosinalimpostoaotransformador.Para reduzirosefeitosdealgumdesbalanceamentonatensoVAB,queprovocaperdasno transformador, utilizado um circuito RC de bloqueio de componente contnua (bloco 3 Fig. 2.1). Comutao suave Paraacomutaosersuave,trsfatoresdevemserconsiderad os:acorrentede carga,a indutnciaressonanteeotempo-mortoentreossinaisdecomando.atrocade energiaentreaindutnciaressonanteeoscapacitoresemparalelocomosinterruptores quedefinemacaractersticadacomutao.ObraoS1-S3consideradoobraono-crticoporsuacomutao(bloqueio)serrealizadacomcorrentedecargareferenciadaao primrio.Obraocrticoporsuavezjdependedovalordaindutnciaressonanteser suficientemente grande para no se descarregar to facilmente. Como se pode ver, este conversor utiliza apenas alguns estgios ressonantes. Isto uma vantagem emrelao aos conversores ressonantes querealizam comutao suave ao custo de maiores perdas em conduo por circulao de reativos. Caracterstica de sada Pela anlise da Fig. 2.2 pode-se perceber que a tenso Vs no somente nula no intervalodesobreposiodospulsosdecomando,mastambmnointervalodevariao linear da corrente no indutor Lr. Considerando que durante a segunda etapa a corrente no indutor Lr no varia e sendo D a razo entre o tempo em que a tenso VAB igual a Vi eoperod odecomutao,atravsdaanliseapresentadaem[14]definidaa caracterstica esttica do conversor FB-ZVS-PS. Ca pt u lo2 13 OS2I OORf Lr n 41V nDVG + (Eq. 2.1) Onde: VO = 42 60 V;n = 0,214; VI = 400 V;fS = 140 kHz; RO = 4,2 6 ;Lr = 45 H; EstaexpressopodeserobtidatambmempregandoomodelodachavePWM, apresentadoporVorprian[15]atravsdaanlisedomodelodepequenossinaisdo conversor.Destaformaencontra-senosoganhoestticocomoafunode transfernciacompleta,quenadamaisdoqueafunodetransfernciadofiltrode sada.Opontodeoperaofoidefinidoparaumacargade10Aerazocclica aproximadamente igual a 0,8. Em geral, ao projetar a malha de controle utiliza -se apenas a caractersticadeumfiltroLCsimplesindependentementedofiltroadotado.Istoajudaa simplificaroprojeto,pormpodelevaradiferenassignificativasaocalcularamalhade controle digital. A funo de transferncia completa da estrutura apresentada na Fig. 2.1 mostrada a seguir. 0 12233445566770 122334455OOD s D s D s D s D s D s D s DN s N s N s N s N s NGD(s)(s) V+ + + + + + + + + + + + (Eq. 2.2) Sendo: N5 = (L2.C32.R32.R2.C2.R1.C1 + L2.R3.C32.RO.R2.C2.R1.C1); N4 = (L2.R2.C2.R1.C1 + L2.C3.R3.R2.C2 + L2.C3.R3.R1.C1 + RO.R3.C3.R2.C2.R1.C1 +L2.C3.RO.R2.C2+L2.C3.RO.R1.C1).R3.C3+(L2.C3.R3.R2.C2.R1.C1+ L2.C3.RO.R2.C2.R1.C1); N3 = (RO.R3.C3.R2.C2 + RO.R3.C3.R1.C1 + L2.C3.R3 + RO.R2.C2.R1.C1 + L2.R2.C2 + L2.R1.C1 + L2.C3.RO).R3.C3 + (L2.R2.C2.R1.C1 + L2.C3.R3.R2.C2 + L2.C3.R3.R1.C1 + RO.R3.C3.R2.C2.R1.C1 + L2.C3.RO.R2.C2 + L2.C3.RO.R1.C1); Ca pt u lo2 14 N2 = RO.R2.C2.R3.C3 + RO.R1.C1.R3.C3 + L2.R3.C3 + RO.R32.C32 + (RO.R3.C3.R2.C2 + RO.R3.C3.R1.C1 + L2.C3.R3 + RO.R2.C2.R1.C1 + L2.R2.C2 + L2.R1.C1 + L2.C3.RO); N1 = RO.R3.C3 + RO.R2.C2 + RO.R1.C1 + L2 + RO.R3.C3; N0 = RO; D7 = [L1.L2.C3.C2.C1.(RO.R1+R3.R1+R3.R2+RO.R2)].[(R3/ RO+1).L2.C3]; D6=[L1.L2.C3.C2.C1.(RO.R1+R3.R1+R3.R2+RO.R2)].(L2/ RO+R3.C3)+ (L1.RO.R3.C3.C2.R1.C1+L1.R2.C2.R1.C1.C3.RO+L1.L2.C1.R2.C2+L1.RO.R3.C3.C1.R2.C2+ L1.R2.C2.R1.C1.R3.C3+ L1.L2.C2.R1.C1 + L1.L2.C3.R3.C1 + L1.L2.C3.RO.C2+ L1.L2.C3.RO.C1 + L1.L2.C3.R3.C2 + L2.C3.R3.R2.C2.R1.C1 + L2.C3.RO.R2.C2.R1.C1) [(R3/ RO+1).L2.C3]; D5=[L1.L2.C3.C2.C1.(RO.R1+R3.R1+R3.R2+RO.R2)]+(L1.RO.R3.C3.C2.R1.C1+ L1.R2.C2.R1.C1.C3.RO+L1.L2.C1.R2.C2+L1.RO.R3.C3.C1.R2.C2+L1.R2.C2.R1.C1.R3.C3+ L1.L2.C2.R1.C1+L1.L2.C3.R3.C1+L1.L2.C3.RO.C2+L1.L2.C3.RO.C1+L1.L2.C3.R3.C2+ L2.C3.R3.R2.C2.R1.C1+L2.C3.RO.R2.C2.R1.C1).(L2/ RO+R3.C3)+(L1.L2.C1+ L1.R1.C1.R3.C3+L1.L2.C2+L1.R2.C2.R1.C1+L1.RO.C1.R2.C2+L1.R2.C2.C3.RO+ L1.RO.R3.C3.C2+L1.R2.C2.R3.C3+L1.R1.C1.C3.RO+L1.RO.R3.C3.C1+L1.RO.C2.R1.C1+ L2.R2.C2.R1.C1+L2.C3.R3.R2.C2+L2.C3.R3.R1.C1+RO.R3.C3.R2.C2.R1.C1+ L2.C3.RO.R2.C2 + L2.C3.RO.R1.C1).[(R3/ RO + 1).L2.C3]; D4=(L1.RO.R3.C3.C2.R1.C1+L1.R2.C2.R1.C1.C3.RO+L1.L2.C1.R2.C2+ L1.RO.R3.C3.C1.R2.C2+L1.R2.C2.R1.C1.R3.C3+L1.L2.C2.R1.C1+L1.L2.C3.R3.C1+ L1.L2.C3.RO.C2+L1.L2.C3.RO.C1+L1.L2.C3.R3.C2+L2.C3.R3.R2.C2.R1.C1+ L2.C3.RO.R2.C2.R1.C1)+(L1.L2.C1+L1.R1.C1.R3.C3+L1.L2.C2+L1.R2.C2.R1.C1+ L1.RO.C1.R2.C2+L1.R2.C2.C3.RO+L1.RO.R3.C3.C2+L1.R2.C2.R3.C3+L1.R1.C1.C3.RO+ L1.RO.R3.C3.C1+L1.RO.C2.R1.C1+L2.R2.C2.R1.C1+L2.C3.R3.R2.C2+L2.C3.R3.R1.C1+ RO.R3.C3.R2.C2.R1.C1+L2.C3.RO.R2.C2+L2.C3.RO.R1.C1).(L2/ RO+R3.C3)+(L1.C3.RO+ L1.R1.C1 + L1.C2.R2+ L1.RO.C1+ L1.RO.C2+ L1.R3.C3 +RO.R3.C3.R2.C2+ RO.R3.C3.R1.C1 + L2.C3.R3 + RO.R2.C2.R1.C1 + L2.R2.C2 + L2.R1.C1 + L2.C3.RO).[(R3/ RO + 1).L2.C3]; Ca pt u lo2 15 D3=(L1.L2.C1+L1.R1.C1.R3.C3+L1.L2.C2+L1.R2.C2.R1.C1+L1.RO.C1.R2.C2+ L1.R2.C2.C3.RO+L1.RO.R3.C3.C2+L1.R2.C2.R3.C3+L1.R1.C1.C3.RO+L1.RO.R3.C3.C1+ L1.RO.C2.R1.C1+L2.R2.C2.R1.C1+L2.C3.R3.R2.C2+L2.C3.R3.R1.C1+ RO.R3.C3.R2.C2.R1.C1+L2.C3.RO.R2.C2+L2.C3.RO.R1.C1)+(L1.C3.RO+L1.R1.C1+ L1.C2.R2 + L1.RO.C1+ L1.RO.C2+L1.R3.C3+ RO.R3.C3.R2.C2+ RO.R3.C3.R1.C1 + L2.C3.R3 + RO.R2.C2.R1.C1+ L2.R2.C2+ L2.R1.C1+ L2.C3.RO).(L2/ RO+R3.C3) + (L1+ RO.R2.C2 + RO.R1.C1 + L2 + RO.R3.C3).[(R3/ RO + 1).L2.C3]; D2= (L1.C3.RO+ L1.R1.C1+L1.C2.R2+ L1.RO.C1+ L1.RO.C2+ L1.R3.C3+ RO.R3.C3.R2.C2 + RO.R3.C3.R1.C1+ L2.C3.R3+ RO.R2.C2.R1.C1+ L2.R2.C2+ L2.R1.C1+ L2.C3.RO) +(L1 + RO.R2.C2 + RO.R1.C1 + L2 + RO.R3.C3).(L2/ RO + R3.C3) + RO.[(R3/ RO + 1).L2.C3]; D1 = (L1 + RO.R2.C2 + RO.R1.C1 + L2 + RO.R3.C3) + RO.(L2/ RO + R3.C3); D0 = RO; Nocaptulo5serapresentadoafunodetransfernciaemZempregandoos valores dos componentes adotados no projeto. AintenodeutilizarofiltroLCduplop oderfazerumacomparaode resultados,comrelaoacaractersticadosinaldesada,comumaoutrafontede alimentaoimplementadanolaboratriocomcontroleanalgico.Nosutilizou-seo mesmo filtro de sada, como tambmomesmo projeto depotncia para todoo conversor e lay-out da placa de circuito impresso. Grampeamento dos diodos retificadores Embora no tenha sido abordada na descrio das formas de onda por se tratarem de diodos ideais, a anlise do grampeamento dos diodos retificadores (bloco 1 Fig. 2.1) fundamental para a operao do conversor. Umdiodorealantesdebloquearcompletamentenecessitadacirculaodeuma correntereversa(correntecatodo-anodo)paraqueaenergiaarmazenadaduranteo intervalodeconduoseanule.Nesteinstanteocorreumfenmenofsicoquesimulao efeitodeumaressonnciadevidoainteraoentreaindutnciadedispersodo transformadoreaenergiaderecuperaododiod oretificadorquepodesermodelada como uma capacitncia. Este efeito leva a sobretenses destrutivas para este componente. Utilizardiodoscommaiortolernciatensoreversanodeveserasoluo,poiso tempoderecuperaododiod odiretamenteproporcionalatensodebreak-down. Ca pt u lo2 16 Destaformaimprescindvelquealgumtipodecircuitogrampeadorsejainseridono conversor. Emborabastanteutilizadoporsuasimplicidadeebaixocusto,ocircuitode grampeamentoRCDtradicionalprovocamuitasperdas,poisapenasdeslocaoproblema da sobretenso nos diod os para o resistor de grampeamento. Utilizando o grampeamento propostoporRedletal[6]pode-sereaproveitarpartedaenergiadaindutnciade dispersoe,tambm,daindutnciaressonante,devolvendo-aaocapacitordeentrada. Desta forma, o problema isolado no primrio do transformador e o circuito snubber dos diodosretificadores(RC)p odeserredimensionadoparaumapotnciamenor,vistoque agoraosdiod osdesadaenxergamapenaspartedaindutnciadedispersoe indutncias de trilha. 2.3.Concluso Oconversorapresentadonestecaptuloumasoluotradicionalparaunidades retificadorasmonofsicaspeloseuelevadorendimento,possibilidadedeisolamentoem altafreqnciaeporproporcionarbaixosnveisdeinterferncia.Almdisso,atenso sobreos interruptores grampeadana tenso debarramento de entrada,o que setraduz emmenorescustos.Emtermosdeprojetofoiutilizadaamesmaestruturadepotnciae lay-outaplicadaporAlves[3].Oobjetivocompararaperformancedosd oisprojetos sob a tica das normas impostas s caractersticas do sinal de sada, visto que [3] utiliza o controle analgico tradicional e o presente trabalho, uma proposta de controle digital. Almdisso,atravsdaanlisedasformasdeondabsicas,pde-seabordar diversos aspectos importantesdofuncionamentodo conversor,inclusive asuafuno de transferncia,principalbaseparaodesenvolvimentodestetrabalhoquefocadono controle digital desta estrutura. Ca pt u lo3 17 Captulo 3 Caractersticas do Processador 3.1.Introduo ParasefazerocontroledoconversorFB-ZVS-PSeseraplicadoaumaunidade retificadoracomercial,oprocessadordigitaldesinaisdeveatenderadiversosrequisitos. Combasenaspeculiaridadesexigidasoptou-seporutilizaroKitDSPTMS320LF2407da Texas Instruments [30 e 31]. A famlia TMS320x24x composta por processadores digitais em pontofixo de 16 bits,projetadosparacontrolarsistemasemtemporeal.Paraexercertalfunocomo desempenho necessrioeles operam em diversasfreqncias. A freqncia de clock da CPU do LF2407 igual a 30 MHz, mas a freqncia pode variar de 20 MHz a 40 MHz em outros processadores. Ainda existe a srie LF28x que opera a 150 MHz. Os DSPs integram aaltaperformancedeumprocessad ordigitalfuncionalidadedosperifricosdeum microcontrolad or.Unindo-seaistoumamploconjuntodeinstrues,pode-serealizar tarefas complexas com relativa facilidade. Estesprocessad ores,emprincpio,foramprojetadosvislumbrandoatenderao mercadodecontroledesistemasdeacionamento,emespecialsistemascommotoresde baixocusto,vistoqueapropostad ocontroledigitalpossibilitariamaiorflexibilidadee consequentemente,menorcustocomareduodecomponentes.Devidoaesta preocupao,estesprocessadoresrenemperifricoscomfunesapropriadasparao geraodepulsosdecomandodeuminversor(controleemodulao).Comoobom desempenhodeumafontechaveadaestrelacionadaaoseucircuitodecomandoeestes DSPssocapazesdegerarpulsosdediversasformasdiferentes,contemplandoato tempo-morto,osprofissionaisdeEletrnicadePotnciapassarama voltarsuasatenes para estes dispositivos. Deformageral,todosestesprocessad oresapresentamalgumascaractersticas bsicasqueostornammuitoatrativosparaocontroledeconversoresestticos. Ca pt u lo3 18 Primeiramente,deve-seressaltar a separao das estruturas de barramento dememria programaedadosparadarmaiorvelocidadedeprocessamento.Istopossibilitaler simultaneamentedadoseinstrues.Juntamentecomoprocessamentotipopipeline, istopermitequealgumasinstruespossamserrealizadasemapenasumciclode mquina.Emaplicaesqueexigemaltafreqnciadecomutao,comoadesteprojeto, nosepodefazerusodeumsimplesmicrocontrolador.Microcontroladoressomuito teisparafazerasupervisodeumafontechaveada,masnotemaperformance necessria para controlar seus estados [41]. 3.2.Caractersticas bsicas Entreasprincipaiscaractersticasd oDSPTMS320LF2407paraimplementao neste projeto pode-se destacar: Freqncia de clock = 30 MHz.16portasdeentradaanalgicasmultiplexadascomtempodeconversode aproximadamente 500 ns. 2 gerenciadores de eventos independentes.Portas I/ O digitais. Memria de programa on-chip (SARAM, DARAM e Flash EPROM). Comunicao serial. Registrador de soma e produto de 32 bits. Instrues apropriadas implementao de compensadores. Estrutura de processamento tipo pipeline. OlaboratriodispunhadoskitsdedesenvolvimentodasrieF243eLF2407. Outrosprocessadoresforamestudados,pormofatodeseoperaroconversorna freqnciadesejada,anecessidadedeatenderadiversosrequisistosdeinterface,a facilidade em termos de programa quese obteve com a utilizaodos d ois gerenciadores deeventoseafamiliaridadedolaboratrionautilizaodeprocessad oresdafamlia TMS320tornamokitDSPTMS320LF2407bemindicado,nosendonecessriooptarpor verses mais avanadas. Esta necessidade pode aparecer no desenvolvimento de uma UR comercialcontend oocontroledosconversoresdeentradaesadaedeperifricoscomo sinalizaes de monitorao e comunicao serial. Atabelaaseguirapresentaumcomparativodasprincipaiscaractersticasdos processadores da famlia TMS320x2x. Ca pt u lo3 19 Tab. 3.1 Comparativo das principais caractersticas dos processadores da famlia TMS320x24x. F241F243LF2407LF2407AF2812 Ciclo de instruo50ns50ns33ns25ns6,67ns Converso A/ D 8 canais 10 bits 8 canais 10 bits 16 canais 10 bits 16 canais 10 bits 16 canais 12 bits Tempo de converso1s1s500ns375ns80ns Gerenciador de eventos11222 Pinos I/ O2626414156 Interface com memria externaSimSimSimSimSim Interface para comunicao serialSimSimSimSimSim Emborasejaumacaractersticaimportanteparaaplicaoemumproduto,pois possibilitaocontroleemonitoraoremotadaUR, bemcomofacilitaocarregamentode novoscdigosdeinstruoquandoaindanafasededesenvolvimento,acomunicao serialnoserexploradanesteprojeto.Ainterfacecomocomputador,nestafasede desenvolvimento, realizada atravs do kit DSP da Spectrum Digital [42]. 3.3.Unidades de memria ODSPTMS320LF2407utilizaumaarquiteturaHarvardaprimoradacom dispositivoscommltiplosespaosdememriaacessveisem3barramentosparalelose independentes:PAB(ProgramAddressBus),DRAB(Data-ReadAddressBus)e DWAB(Data-WriteAddressBus).Istopermiteoacessosimultneoaosespaosde dadoseprograma,ousejaaCALU(CentralArithmeticLogicUnit)podeexecutarem1 ciclo 3 operaes de memria. O LF2407 dotado de memria RAM, ROM e FLASH e seu mapa de endereos de 192K words x 16 bits organizado da seguinte forma: 64K words: Memria de programa. 64K words: Memria de dados. 64K words: Memria I/ O. Ca pt u lo3 20 Memriadeprograma:Almdearmazenarocdigod oprograma,tambm armazena operadores imediatos e dados de tabela. Memriadedados:Armazenavaloresaseremutilizadospelocdigod o programa e configuraes dos registradores relacionados ao conjunto de perifricos. Pode seracessadadeduasformas,endereamentodiretoouindireto.Nocasodeutilizaro endereamentodiretodeve-sedeclararqualdas512pginas(data-pages)sequer acessar.Cadadata-pageocupaumespaode128words.Oendereamentoindireto acessaamemriadedadosatravsderegistradoresauxiliaresquesocarregadoscomo valor do endereo. Memria I/O: acessada para definir parmetros de controle da memria Flash e de comunicao entre a CPU, seus perifricos e a memria externa. A Fig. 3.1 apresenta os blocos de memriadoLF2407 e suas divises e aFig. 3.2 o mapa de memria dos registradores dos seus perifricos. Fig. 3.1 Mapa de memria do DSP TMS320LF2407. Ca pt u lo3 21 Fig. 3.2 Mapa de memria dos perifricos na memria de dados. Memria RAM DARAM(Dual-accessOn-chipRAM):Podeseracessada2vezesporciclode mquina.divididaemtrsblocos:B0,B1eB2.Emgeralusadacomomemriade dados,masoblocoB0podeserusadocomomemriadeprogramadependendodobit CNF do registrador de status1. SARAM (Single-access On-chip RAM): Pode ser acessada apenas 1 vez por ciclo de mquina. Pode ser utilizada tanto como memria de dados como de programa e ainda configurvel por software como memria interna ou externa. Memria ROM mapeada na memria de programa e habilitada na falta de uma interface com a memria externa (LC240x). A ROM vem programada de fbrica. Memria FLASH utilizadaquandosedesejaumarmazenamentopermanentedoprograma,mas com possibilidade de atualiz-lo. Quanto memria Flash, a famlia LF240x similar aos dispositivosF24x,mascomavanoscomopossuirinterfaceJTAGquep odemelhorara programao e a emulao. Ca pt u lo3 22 ApesardasrieLF2407possuirinterfacecommemriaexterna,oquepermite acessoaumespaoaindamaior,eletambmpossuimemriaon-chip.Elapossibilita melhoraraperformanced oprocessadorpornonecessitardeestadosdeespera(wait-states) imprescindveis para comunicao com a CPU e por consumir menos energia. 3.4.Ncleo de processamento AUnidadeCentraldeProcessamento(CPU)doTMS320LF2407,apresentadana Fig. 3.3, pode ser dividida nas sees a seguir apresentadas. Fig. 3.3 Diagrama de blocos da CPU. InputScalingShifter: Permiteodeslocamentoem16bitsdedadosconectados ao barramento de dados e das sadas de 32 bits. Como opera como parte da instruo, no necessitade ciclos demquinaextraspara ser executado. Os bitsmenossignificativos d o dadodesadasopreenchidoscomnzerosapsodeslocamentodenbits.Osmais Ca pt u lo3 23 significativos podemserpreenchidos com zerosoubits de sinal dependendo do valor do bit SXM do registrador de status 1. Multiplicador: EsteDSPutilizaummultiplicadoremhardwarede16x16bits capazdecomputarumprodutode32bits,comousemsinal,emapenas1ciclode mquina.Istoumagrandevantagemdesteprocessadoremrelaoaoutrosouem relao a muitos microcontroladores que precisam de rotinas especficas para esta funo, prejudicando a rapidez de processamento da informao. Os registradores envolvidos so: TREG: Registrador de 16 bits preenchidos com um dos operadores. PREG: Registrador de 32 bits preenchidos com o resultado do produto. OLF2407capazderealizarumaoperaodemultiplicaosimples,como tambmesttotalmentepreparadoparasolucionarequaesrecursivasdediversas ordens.Cominstruesdedicadasqueaproveitamosrecursosdepipelinepode-se executardiversasmultiplicaesesomasdeprodutojcarregandoumnovovalorno operad orTREGemapenas1ciclodemquina.Destaforma,esteDSPsetorna extremamente atrativo no controle de estruturas das mais variadas reas. Diretamente relacionados com o PREG possvel, atravs d o campo PM (Product Shift-Mode)doregistrad or de status 1, rotacionar osbits do dad o de sada. Esterecurso permite o uso de diferentes formatos de representao numrica e consequentemente uma melhor preciso do resultado, visto que no possvel representar qualquer nmeroreal de forma digital. A tabela abaixo apresenta de forma sucinta a possibilidade de rotao de bits dos dados presentes no PREG. Tab. 3.2 Modos de escala de um produto. PMDeslocamentoDescrio 00sem deslocamentoDado sem deslocamento. 011 bit a esquerdaRemove o bit de sinal extra gerado pelo produto de 2 dados em complemento 2. 104 bits a esquerdaRemove os 4 bits de sinal extra gerado pelo produto de um dado de 16 bits por uma constante de 13 bits 116 bits a direitaReescala o produto para evitar overflow. Ca pt u lo3 24 No programa utilizado neste projetose fez usodeste recursopara que se pudesse representarosganhosdocompensadordeformamaisprecisa.Utilizandouma representaonumricatipoQ6ecarregandoocampoPMcomovalor3, automaticamenteoresultadodamultiplicaoreescaladoparaoformatoQ0(valor inteiro) [11]. UnidadeLgicaeAritmti caCentral(CALU): Implementaumasriedefunes lgicas e aritmticas que se dividem em 4 categorias. Adio em 16 bits. Subtrao em 16 bits. Operaes de lgica Booleana. Testes e deslocamento de bits. Todasasoperaesdeadioesubtraoestovinculadasaoacumulador, independente do dado a ser somado estar em uma posio da memria de dados, ou seja, umvalorimediato.Destaforma,oscamposOVM(OverflowMode),SXMeSPMdos registradores de status 0 e 1 influenciam diretamente nesta unidade. Almdisso,devidoaresponsabilidadedeexecutartestesdebits,aCALUpode controlar uma srie de branchs condicionais. Acumulador:oregistradordesadadaCALU.Possui32bitsquepodemser divididos em2gruposde16bitsparacomunicaocomobarramentodedados.Como mencionadoanteriormente,esttotalmentevinculadosunidadesdedeslocamento (shift) e a alguns modos de operao definidos por campos dos registradores de status. UnidadeAritmticadeRegistradoresAuxiliares(ARAU):Realizaoperaes aritmticas nos 8 registradores independentemente da CALU.AFig. 3.4 ilustra em forma de diagrama a ARAU. Ca pt u lo3 25 Fig. 3.4 Detalhe da ARAU. A ARAU pode operar da seguinte forma: Incrementaoudecrementaosregistradoresauxiliaresde1unidadeoudeum valor indexado. Compara o contedo de AR0 com o do registrad or ativo (ARP = 1-7) e coloca o resultado no bit de teste e controle (TC). Os registradores auxiliares podem ser utilizados para as funes descritas abaixo: Permitiroacessoaqualquerposiodememriadobarramentodedados atravs do endereamento indireto utilizando o valor carregado no registrador como o endereo desejado. Ser utilizado em rotinas de comparao devido ao uso do bit TC do registrador de status 1. Armazenar valores temporrios. Servir como contador. Operaoempipeline:Consistedeumaseqnciadeoperaesqueocorrem durante a execuo de u ma instruo, que como ocorrem paralelamente, formam canais Ca pt u lo3 26 deoperaesquepodemtornarmuitomaisrpidooprocessamentodeumasriede funes. O DSP TMSx240x possui 4 estgios independentes. Localizao da instruo. Decodificao da instruo. Localizao do operando. Execuo da instruo. AFig.3.5mostraaoperaodos4estgiosdepipeline parainstruesd otipo single-word e single-cycle desprezando a presena de wait-states. Fig. 3.5 Seqncia de instrues utilizando o recurso de pipeline. importanteoprogramadorterconhecimentodesterecursoparaqueseucdigo sejaotimizadoparaoseumelhoraproveitamento.Ousoexcessivodebranchesno programa,porexemplo,noumaformaindicadaparaobteromelhoraproveitamento deste processador. 3.5.Conjunto de perifricos Emmuitasreasdaengenharia,inclusiveadeEletrnicadePotncia, microcontrolad oressoutilizadosparafinsdemonitorao,alarmeecomunicao.Mas quando se deseja, alm disso, o controle de variveis de uma estrutura, o desempenho do conjuntodeperifricos,osrecursossimplesdeCPUedoconjuntodeinstruesdestes microcontrolad ores podem no ser suficientes para tal funo. Comoosconversoresapresentamfreqnciadecomutaocadavezmaisalta necessrio um conjunto de perifricos capaz de obter um dado a ser controlado, process-loeatuarsobreosmecanismosdeacionamentoemperod osextremamentepequenos para atender os requisitos de desempenho tais, como de rejeio de perturbao, ripple Ca pt u lo3 27 desada,entreoutros.Destaforma,autilizaodemicrocontrolad oresnosemostra eficaz. OprocessadordigitaldesinaisTMS320LF2407possuiumpoderosoconjuntode perifricos e um amplo conjunto de instrues capaz de aproveitar os diversos recursos de CPU disponveis. O conjunto de perifricos do LF2407 dividido nas seguintes unidades: Gerenciadores de eventos (EVA e EVB). Conversor Analgico-Digital (ADC). Portas I/ O e pinos de dupla funo. Interface de comunicao serial (SCI). Interface serial com perifricos (SPI). Controlador de rede (CAN). PLL-based clock. Temporizador Watchdog (WD). Os mdulos principais empregados neste projeto so apresentados a seguir. 3.5.1.Gerenciadores de eventos JuntamentecomomdulodeconversoA/ D,osgerenciadoresdeeventosso, nas aplicaes em Eletrnica de Potncia, os perifricos mais importantes do processad or. Esta a unidade responsvel pela gerao dos pulsos de comando do conversor.OsprocessadoresdafamliaLx240xapresentamummdulogerenciadoramais doqueseusantecessores,afamliaF24x.AFig.3.6apresentaodiagramadeblocosdo gerenciador de eventos A. Estesegundo mdulo foi importantssimo no desenvolvimento deste projeto,pois possibilitou definir os pulsos de comando dos d ois braos do conversor utilizando apenas unidades de comparao do tipo full-compareque esto diretamente relacionadascom registradoresdetempo-morto,oquedispensaaprogramaodeumarotinaespecficae no to precisa paraesta funo. Caso fosse utilizadoo processadordafamlia F24x, que possuemtodas as unidadesde comparao d o tipofull-compare relacionadas a apenas um timer, com a inteno de definir os pulsos d e comando inteiramente por software, serianecessrioimplementarumarotinadedicadaadefinirumatrasonaatualizaodo estado dos pulsos visand o simular o tempo-morto que automaticamente gerado para os pulsosdecomandodeumd osbraos.Istopraticamenteimpossibilitariaesta Ca pt u lo3 28 implementao inteiramente por software, visto que a no utilizao de perifricos levaria aumenormeesforodeprogramaoparagarantirquechamadasdeinterrupono ocorressemjustamentenomomentodedefiniod ospulsos,oquelevariaauma assimetria. Fig. 3.6 Diagrama de blocos do EVA. Excetoquantoaosndicesutilizados,ogerenciadordeeventosBexatamente igual. Como se pode ver, cada gerenciador de eventos tem vinculado a si temporizadores (timers)depropsitogeral,unidadesdecomparaoesadasPWM,unidadesde captura e circuitos quadrature-enconder pulse (QEP). A Tab. 3.3 apresenta a composio dos dois gerenciadores de eventos e destaca em negrito as unidades utilizadas neste projeto. Ca pt u lo3 29 Tab. 3.3 Mdulos e sinais dos gerenciadores de eventos. EVAEVB Mdulos do EVM MduloSinalMduloSinal Temporizadores Timer 1 Timer 2T1PWM/ T1CMP T2PWM/ T2CMP Timer 3 Timer 4T3PWM/ T3CMP T4PWM/ T4CMP Unidades de comparao Compare 1 Compare 2 Compare 3 PWM1/PWM2 PWM3/ PWM4 PWM5/ PWM6 Compare 4 Compare 5 Compare 6 PWM7/PWM8 PWM9/ PWM10 PWM11/ PWM12 Unidades de captura Capture 1 Capture 2 Capture 3 CAP1 CAP2 CAP3 Capture 4 Capture 5 Capture 6 CAP4 CAP5 CAP6 QEP QEP 1 QEP 2 QEP1 QEP2 QEP 3 QEP 4 QEP3 QEP4 Entradas externas Direction Ext. Clock TDIRA TCLKINA Direction Ext. Clock TDIRB TCLKINB Temporizadores:Hdoistemporizadoresparacadamdulogerenciadorque podemserprogramad osparaoperaremfreqnciasmltiplasdoclockdeCPUoude umarefernciaexterna.Elespodemserutilizadoscomodiferentesbasesdetempoem diversasaplicaes,taiscomo:definiodoperododeamostragem,chamadasde interrupo, base de tempo das unidades de comparao, entre outras. Os temporizadores podem tambm ser sincronizados entre si. Os temporizadores do LF2407 possuem 4 modos de operao: 1)Stop/Hold:Nestemodoacontageminterrompidaemantmseuestado atual at o momento em que o programador desejar. 2)Contagemcrescentecontnua:omododecontagemadotadonesteprojeto paradefiniodospulsosdecomand o.aversodigitaldosinaldente-de-serra.Operododacontagemdefinidopelovalorcarregadonoregistrador TxPR acrescentado de u ma unidade e multiplicado pelo perodo de clock da CPU. A Fig. 3.7. descreve de forma simplificada a operao deste modo. Ca pt u lo3 30 Fig. 3.7 Verso digital do sinal dente-de-serra. 3)Contagemcrescente-decrescentecontnua:aversodigitaldaformade onda triangular. A contagem crescente at o valor definido por TxPR e depois passaaserdecrescenteatatingirounderflow.Dessaformaoperodode contagemduasvezesovalordeTxPRmultiplicadopeloperododeclock da CPU. 4)Contagem direcional: Este mod o pode realizar a funo de qualquer modode contagemcontnuadeformacrescenteoudecrescentedeacordocomo registradorTDIRA/ B.importanteporpermitiraltaflexibilidadeao processador, mas de pouca utilidade para controle de conversores. Dosregistradoresrelacionadosaostemporizadores,aquelesqueforamutilizados no projeto so detalhados a seguir com os valores empregados. Timer x Control Register - T1CON /T3CON (7404h /7504h) 15141312111098 FreeSoftReservadoTMODE1TMODE0TPS2TPS1TPS0 0010000 76543210 T2SWT1 T4SWT3 TENEABLETCLKS1TCLKS0TCLD1TCLD0TECMPR SELT1PR SELT3PR 01000010 Bits15-14:Bitsdecontroledaemulao.Configuradoparainterrompera contagem na suspenso da emulao. Bits 12-11: Seleo dos modos de contagem. Modo Continous-Up Count. Ca pt u lo3 31 Bits 10-8: Fator de multiplicao do clock. CLKTIMER = CLKCPU Bit 7: Bit de sincronizao dos temporizadores. Cada temporizador usa seu prprio bit de inicializao. Bit 6: Bit que habilita o temporizador. Bits 5-4: Seleo da fonte de clock. Clock interno selecionado. Bits3-2:Condioderecargadoregistradordecomparaodostemporizadores. Configurado para recarregar quando o contador atingir 0. Bit1: Habilita o timer compare. Bit0:T2CON/ T4CONusamosprpriosperodosouoperod ode T1CON/ T3CON.Reservado em T1CON/ T3CON. OverallGP Timer Control RegisterA/ B -GPTCONA /GPTCONB (7400h /7500h) 15141312111098 Reserv.T2STATT1STATReserv.Reserv.T2TOADCT2TOADCT1TOADC 00001/0 76543210 T1TOADCTCOMPOEReserv.Reserv.T2PINT2PINT1PINT1PIN 1/010101 Bit 14: Status do GP Timer2/ 4. Somente leitura. Bit 13: Status do GP Timer1/ 3. Deve-se ler 1 devido a contagem progressiva destes temporizadores. Bits10-9:Controlaoinciodaconversocomu meventodoTimer2/ 4.Nenhum evento inicia o ADC. Bits8-7:ControlaoinciodaconversocomumeventodoTimer1/ 3.Uma interrupo de comparao do timer 1 inicia o ADC. Bit 6: Habilita as sadas comparadoras. Bits 3-2: Polaridade da sada comparadora d o GP Timer2/ 4. Ativo-baixo. Bits 1-0: Polaridade da sada comparadora d o GP Timer1/ 3. Ativo-baixo. T1PR /T3PR (7403h /7503h): Os registradores de perod o so carregados com 210 (decimal) como valor nominal para 140 kHz, maso registrador T3PR pode Ca pt u lo3 32 ser alterado para realizar o deslocamento dos pulsos de comando de um brao em relao ao outro. Isto ser melhor explicado no captulo seg uinte. Unidadesdecomparao:Cadamdulogerenciadorpossuitrsunidadestipo full-comparequesoresponsveisporseisdasoitossadasPWMdecadaumdeles. NesteprojetonoseroutilizadossadasrelacionadasaosregistradoresTxCMPR.As unidadesdotipofull-comparesoumdosmaispoderososrecursosdosperifricos desteDSP.capazdegerarpulsosdecomandocomtemp omortodefinidoesadas complementarestendosuarazocclicadeterminadaporcomparaescomos temporizadores. A Fig. 3.8 apresenta o diagrama de blocos das unidades de comparao. Fig. 3.8 Diagrama de blocos das unidades comparadoras. Sendo que: Para EVA: x = 1, 2, 3; y = 1, 3, 5; z = 1; Para EVB: x = 4, 5, 6; y = 7, 9, 11; z =2; Comomencionadoanteriormente,oLF2407porpossuirdoisgerenciadoresde eventosindependentessimplificoubastanteatarefadegerarospulsosparaoconversor FB-ZVS-PS.Destaformapode-sefazerusodeduasunidadesfull-compare,cadauma relacionadaaumtimerdiferente(1e3).ComoassadasPWM1-6estorelacionadasao GP timer 1, a nica soluo caso no houvesse as sadas PWM 7-12 seria utilizar a sada relacionadaaoregistradorT2CMPR(T2PWM).Logo,abriria-semodaconfiguraode Ca pt u lo3 33 tempomort oqueaunidadedecomparaopossibilitaerealizariaestafuno externamente,oqueencareceriaoprodutofinal,ouporsoftware,oquenoseriato preciso. Os registradores destas unidades utilizados no projeto so apresentados a seguir. Compare Control Register A/ B - COMCONA /COMCONB (7411h /7511h) 15141312111098 CENABLECLD1CLD0SVENABLEACTRLD1ACTRLD0FCOMPOEReserv. 1000001 76543210 Reservado Bit 15: Habilita a operao de comparao. Bits14-13:CondioderecargadoregistradordecomparaoCMPRx.Recarrega o registrador na ocorrncia de um underflow em T1CNT/ T3CNT. Bit 12: Habilita o modo space-vector PWM. Desabilitado. Bits 11-10: Condio de recarga do ACTR. Recarrega o registrador na ocorrncia de um underflow em T1CNT/ T3CNT. Bit 9: Habilita as sadas comparadoras. Compare Action Control Register A/ B - ACTRA /ACTRB (7413h /7513h) 15141312111098 SVRDIRD2D1D0 CMP6ACT1 CMP12ACT1 CMP6ACT0 CMP12ACT0 CMP5ACT1 CMP11ACT1 CMP5ACT0 CMP11ACT0 00000101 76543210 CMP4ACT1 CMP10ACT1 CMP4ACT0 CMP10ACT0 CMP3ACT1 CMP9ACT1 CMP3ACT0 CMP9ACT0 CMP2ACT1 CMP8ACT1 CMP2ACT0 CMP8ACT0 CMP1ACT1 CMP7ACT1 CMP1ACT0 CMP7ACT0 10010110 Bit 15: Utilizado somente para o space-vector PWM. Bits 14-13: Utilizado somente para o space-vector PWM. Bits 11-0 : Polaridade dos pinos de sadas comparadoras CMP12 CMP1. Os pinos PWM1 e PWM2 devem ser complementares assim como PWM7 e PWM8.01 Ativo-baixo. Ca pt u lo3 34 10 Ativo-alto. Dead-BandTimerControlRegistersA/ B-DBTCONA/ DBTCONB(7415h /7515h) 15141312111098 ReservadoDBT3DBT2DBT1DBT0 0101 76543210 EDBT3EDBT2EDBT1DBTPS2DBTPS1DBTPS0Reservado 001001 Bits 11-8: Definem o valordoperodo dos 3 dead-band timers de 4 bits de cada gerenciador. Combinado com o prescaler definem o tempo morto.Bits7-5:Habilitamos3dead-bandtimersrelacionadasaosblocosde comparao CMP6-1 e CMP12-CMP7. Desta forma esto habilitados paraos pinos PWM1, PWM2, PWM7 e PWM8. Bits 4-2: Dead-band timer prescaler. Comestaconfigurao,otemp o-mortoficouprogramadopara500nsnassadas PWMelevando-seemcontaqueexisteumcircuitodriveparacomandodos interruptores,otempo-mortodiretamenteaplicadoaestesfoideaproximadamente380 ns. CMPR1 /CMPR4 (7417h /7517h): so configurados com o valor nominal igual a104quecorrespondearazocclicadeaproximadamente50%,masCMPR4 podeseralteradoparaqueocontrolephase-shiftsejarealizado,em decorrncia da alterao de T3PR. Registradores de interrupes: so configuradosde acord o com a interrupo que sedesejanaocorrnciadeumeventodogerenciador.Sodivididosemregistradoresd o tipo mscara (mask) e do tipo flag. Osregistradoresdotipomscaradefinemquaisinterrupesestohabilitadas. NesteprojetofoinecessriohabilitarainterrupodecomparaodoGPtimer1.Ela controlaoinciodaconversoA/ Deachamadadainterrupoquetratarosdados adquiridos. Ca pt u lo3 35 Osregistradoresd otipoflagatuamcomosinalizaodaocorrnciadeum evento,cujainterrupohaviasidohabilitada.Osbitsquesosetadosdevemser levados a zero novamente para que a interrupo possa ser identificada pelo processad or.Os registradores de interrupes so os seguintes: Tab. 3.4 Registradores de interrupo. Registradores FlagRegistradores MaskMdulo EV EVAIFRA(742Fh)EVAIMRA(742Ch)EVA EVAIFRB(7430h)EVAIMRB(742Dh)EVA EVAIFRC(7431h)EVAIMRC(742Eh)EVA EVBIFRA(752Fh)EVBIMRA(752Ch)EVB EVBIFRB(7530h)EVBIMRB(752Dh)EVB EVBIFRC(7531h)EVBIMRC(752Eh)EVB 3.5.2.Converso Analgico-Digital (ADC) Outro mdulo importante doconjunto de perifricos, o ADC do LF2407 apresenta as seguintes caractersticas: Tempo de converso 500 ns. Converso A/ D em 10 bits. 16 canais de entrada multiplexados. Capacidadedeprogramarumaseqnciadecanaisaseremadquiridose modos de converso. UmadasvantagensdafamliaLx240xemrelaoaF24x,almdotempode converso reduzido, a possibilidade de realizar uma seqncia de converses. Ele possui 2seqenciadoresindependentesde8converses(SEQ1eSEQ2)quepodemser cascatead ospara16converses.ComooF24Xspermitia2conversesemseqncia, ento,reduziu-semuitootemponecessrioparareconfiguraroADCparaumanova aquisio.Quandohrudosdecomutaonossinaisaseremcontroladosinteressante implementarumfiltrodigitalatravsdamdiade2a4aquisiesparaminimizareste efeitonocontrole,jque,diferentementedosistemaanalgico,nosistemadigitala varivelamostradasemantmcomoumarefernciaconstanteparatodasasaesde controledurantetodooperod odeamostragem.Casosejanecessriocontrolarmaisde umavarivel,onmerodeconversespodepassarde8.Nesteprojetosomonitorados ossinaisdetensoecorrentedesadafazendoumamdiade2aquisiesparacada varivel, que nos testes de bancada apresentou melhores resultados. Ca pt u lo3 36 A Fig. 3.9 apresenta o diagrama de tempos em relao ao perodo de amostragem e a Fig. 3.10 o diagrama de blocos do mdulo ADC. KTt(K) t(K+1)T= 7,14 usa233ns 400ns2 6 51us1 - "Backup" de informaes (pilha). 2 - Configurao de registradores para aquisio de sinais. 3 - 2 Aquisies da imagem da tenso de sada.1 3 41us 2,2us 1us4 - 2 Aquisies da imagem da corrente de sada. 5 - Algoritmo: lgica de modulao e reconfigurao6 - Restaurao de informaes. de registradores. Fig. 3.9 Diagrama de tempos. Fig. 3.10 Diagrama de blocos do conversor A/D. O LF2407 possui dois modos de aquisio: Ca pt u lo3 37 1)Modoininterrupto:Realizaaconversodosncanaisdesejados continuamente. Ao final da seqncia o seqenciador resetado ao CONV00 para uma nova srie. Esta foi a opo deste projeto. 2)Mododescontnuo(start/stop):Nestecasoaseqncianoresetada automaticamente.OregistradorMAXCONVdeterminaquantasaquisiesda seqncia sero realizadas. O trigger para cada conjunto de converses pode serdadoporsoftware,porumainterrupodoEVAouEVBoupelopino ADC SOC. A descrio dos registradores utilizados apresentada a seguir. ADC Control Register 1 - ADC TRL 1 (70A0h) 15141312111098 Reserv.RESETSOFTFREEACQ PS3ACQ PS2ACQ PS1ACQ PS0 0100000 76543210 CPSCONT RUNINT PRISEQCASCCAL ENABRG ENAHI/ LOSTESTENA 01100000 Bit14:ResetatodoomduloADCedevesersetadoantesdeiniciara configurao deste. Bit13-12:DefinecomosecomportaoconversorA/ Dquandoocorreasuspenso de uma emulao. Da forma utilizada, completa a converso antes da suspenso. Bits 11-8: Aquisition time window. Definemo fator de multiplicaodoclock do ADC. Fator utilizado = 1. Bit 7: Define a freqncia base do clock do ADC. fCLK = fCPU. Bit6:Defineomod odeoperaodoseqenciador.Configuradoparaoperarno modo contnuo. Bit 5: Baixa prioridade para a requisio de interrupo do ADC. Bit4:Defineoseqenciadorparaoperaremdoismdulosde8estados(SEQ1e SEQ2). Bit 3: Habilita o modo calibrao. Desabilitado. Bit 2: Fornece uma tenso de referncia para ser utilizad a no modo calibrao. Ca pt u lo3 38 Bit 1: Define a tenso de referncia para os modos de calibrao ou self-test. No tem efeito se estas opes estiverem desabilitadas. Bit 0: Habilita a funo self-test. Desabilitada. ADC Control Register 2 - ADC TRL 2 (70A1h) 15141312111098 EVB SOC SEQ RST SEQ1/STRT CAL SOC SEQ1SEQ1 BSY INT ENA SEQ1 INT ENA SEQ1 INT FLAG SEQ1 EVA SOC SEQ1 00000101 76543210 EXT SOC SEQ1 RST SEQ2SOC SEQ2SEQ2 BSY INT ENA SEQ2 INT ENA SEQ2 INT FLAG SEQ2 EVB SOC SEQ2 00000000 Bit 15: Ativo apenas no modo cascateado. Bit 14: Casoo modo de calibrao esteja desabilitado resetaoseqenciador1 ao estado CONV00. Caso esteja habilitado inicia o processo de calibrao. Bit13:Configuraotriggerdoseqenciador1(SEQ1)aserfornecidopor software. Bit 12: Este bit setado se uma converso estiver em progresso. Somente leitura.Bits11-10:Daformaqueestconfiguradorequisitaumainterrupo imediatamente quando INT FLAG SEQ1 setado. Bit9:IndicaseocorreuumainterrupodoADCparaoSEQ1.Deveser levadoa zero aps uma converso. Bit 8: Habilita SEQ1 ou SEQ a ser iniciado por um evento do EVA. Bit 7: Desabilita SEQ1 a ser iniciado por um sinal do pino ADCSOC. Bit 6: Reseta o seqenciador 2 (SEQ2) ao estado CONV08. Bit 5: Configura o trigger do SEQ2 a ser fornecido por software. Bit 4: Este bit setado se uma converso estiver em progresso. Somente leitura.Bits 3-2: Da forma que est configurado desabilita uma requisio de interrupo. Bit1:IndicaseocorreuumainterrupodoADCparaoSEQ2.Deveser levadoa zero aps uma converso. Bit 0: Desabilita SEQ2 a ser iniciado por um evento do EVB. Ca pt u lo3 39 Maximum Conversion Channels Register - MAX CONV (70A2h) 15141312111098 Reservado 76543210 Reserv. MAX CONV2_2 MAX CONV2_1 MAX CONV2_0 MAX CONV1_3 MAX CONV1_2 MAX CONV1_1 MAX CONV1_0 0000011 Bits 6-4: Definem o nmero de converses para SEQ2. Bit 3: utilizado junto com os bits 2-0 se o modo cascateado estiver habilitado. Bits 2-0: Definem o nmero de converses para SEQ1. Onmeromximodeconversesigualaovalorcarregadonosbitsdo registrador mais 1. ADCInputChannelSelectSequencingControlRegisters-CHSELSEQn (70A3h /70A4h /70A5h /70A6h) 15-1211-87-43-0 CHSELSEQ1CONV03CONV02CONV01CONV00 CHSELSEQ2CONV07CONV06CONV05CONV04 CHSELSEQ3CONV11CONV10CONV09CONV08 CHSELSEQ4CONV15CONV14CONV13CONV12 Cada um dos 16 canais pode ser selecionado preenchendo os camp os CONVn com valoresde0000ba1111b.Comoforamnecessrias4converses,2paraaamostrade tenso e duas para a amostra de corrente, logo apenas o CHSELSEQ1 foi utilizado. ADCConversionResultBufferRegisters-RESULT15-RESULT0:Estes registradorescontmovalordecadaconversorealizada.Oresultadofica registrado nos 10 bits mais significativos. 3.5.3.Portas I/O e pinos de dupla funo AsportasI/ Osoindispensveisquandosedesejamonitoraoesinalizaode umequipamento.Istonoestsendorealizadonesteprojeto,masosregistradores Ca pt u lo3 40 relacionados a este perifrico devem ser configurados, pois eles definem quais funes as portas I/ O vo realizar e de que forma. Os registradores podem ser divididos em dois blocos so apresentados na Tab. 3.5: MCRx:Controlamaseleoentreafunoprimriadeumpinoouafuno I/ O de propsitos gerais. PxDatDir: Controlam os estados dos pinos I/ O. Tab. 3.5 Registradores de controle das portas I/O. EndereoRegistradorDescrio 7090hMCRAI/ O MUX Control Register A 7092hMCRBI/ O MUX Control Register B 7094hMCRCI/ O MUX Control Register C 7098hPADATDIRI/ O Port A Data and Direction Register709AhPBDATDIRI/ O Port B Data and Direction Register 709ChPCDATDIRI/ O Port C Data and Direction Register 709EhPDDATDIRI/ O Port D Data and Direction Register7095hPEDATDIRI/ O Port E Data and Direction Register 7096hPFDATDIRI/ O Port F Data and Direction Register As funes primrias selecionadas neste projeto foram: PWM1, PWM2, PWM7, PWM8 e CLOCKOUT. Como assadas I/ O noforam utilizadasos registradores decontrole dosestados dos pinos I/ O foram configurados definindo todas as portas como sada em estado baixo. 3.5.4.Outros registradores configurados WD Timer Control Register WDCR (7029h) 76543210 WDFLAGWDDISWDCHK2WDCHK1WDCHK0WDPS2WDPS1WDPS0 01101000 Bit 7: Indica se houve reset causado pelo WD timer. Bit 6: 1 Desabilita o watchdog. Bits 5-3: Deve ser escrito como 101 Bits 2-0: Fator de multiplicao do clock do WD timer. Ca pt u lo3 41 System Control and Status Register 1 SCSR1 (7018h) 15141312111098 Reserv.CLKSRCLPM1LPM0CLK PS2CLK PS1CLK PS0Reserv. 000011 76543210 ADC CLKEN SCI CLKEN SPI CLKEN CAN CLKEN EVB CLKEN EVA CLKEN Reserv.ILLADR 10001101 Bit14:SelecionaosinalimpostoaopinoCLKOUT.Daformaquefoiconfigurado CLKOUT = CPU Clock. Bits 13-12: Selecionam qual mod o low-power acionado quando a CPU executa a instruo IDLE. Bits 11-9: Selecionam o fator de multiplicao do PLL clock. Bit 7: Habilita o clock do mdulo ADC. Bit 6: Habilita o clock do mdulo SCI. Desabilitado. Bit 5: Habilita o clock do mdulo SPI. Desabilitado. Bit 4: Habilita o clock do mdulo CAN. Desabilitado. Bit 3: Habilita o clock do mdulo EVB. Bit 2: Habilita o clock do mdulo EVA. Bit0:Detectasehouvealgumendereamentoilegal.Deveserlevadoazerona seqncia de inicializao. System Control and Status Register 2 SCSR2 (7019h) 15141312111098 Reservado 76543210 Reservado WD OVERRIDE XMIF HI-Z BOOT ENMP/ MCDONPON 000100 Bit 5: Habilita o programador a desabilitar o WD timer atravs do bit WDDIS d o WDCR. Para isto deve ser carregado com zero. Bit 4: Sinais XMIF em modo normal. Ca pt u lo3 42 Bit 3: Habilita o espao 0000h 00FFhpara a Boot ROM e desabilitaa memria FLASH. Desabilitado. Bit2:Mapeiaosendereosdamemriadeprograma0000h7FFFhnamemria externa. Bits 1-0: Desabilita a SARAM e mapeia seu espao na memria externa. Interrupt Flag Register IFR (0006h) 15-6543210 ReservadoINT6 FlagINT5 FlagINT4 FlagINT3 FlagINT2 FlagINT1 Flag 000010 Bits 5-0: INT6 INT1 flags. 0 Nenhuma interrupo pendente. 1 Ao menos 1 interrupo pendente. Deve-seescrever1nobitdainterrupoquefoirequisitada.Ainterrupode comparao do timer 1 pertence a INT2. Interrupt Mask Register IFR (0004h) 15-6543210 ReservadoINT6 MaskINT5 MaskINT4 MaskINT3 MaskINT2 MaskINT1 Mask 000010 Bits 5-0: INT6 INT1 masks. 0 INTx est mascarada. 1 INTx no est mascarada. Os bits do IMR no so afetados por um reset. Wait-State Generator WSGR (FFFFh) 15-1110-98-65-32-0 ReservadoBVISISWSDSWSPSWS 00001000000 Bits 10-9: Visibilidade do barramento de dados e de programa. Ca pt u lo3 43 Bits 8-6: Definem o nmero de wait -states para o I/ O space. Bits 5-3: Definem o nmero de wait -states para o Data space. Bits 2-0: Definem o nmero de wait -states para o Program space. O nmero mnimo de wait -states igual a 0 e o mximo igual a 7. Deve-sefazerusodainstruoOUT,paracarregaresteregistradorcomuma constante. 3.6.Concluso OprocessadorDSPTMS320LF2407,comoapresentadonestecaptulo,semostra extremamentebemadaptadoparaaplicaonocontroledoconversorFB-ZVS-PS.Alta velocidade de processamento e deconverso dedados e uma vastaopo derecursos de software dedicados parautilizao nocontrolede conversores estticos formam a base parasuaescolha.Almdisso,anecessidadeparticulardedoisparesdesadaPWM relacionadosadoistemporizadoresdiferentesparageraod ospulsosdecomandodos interruptores dos braos do conversor garante a indicao do processador. Estecaptulo,almdeapresentarasprincipaiscaractersticasdoprocessador empregadoeidentificarasrazesdasuautilizaonestetrabalho,temaintenode servir como base de fcil consulta, no spara reproduo deste projeto de controle, mas tambmparaelaboraodenovosprojetos,vistoqueasdefiniesdosprincipais registradoresrelacionad osaocontroledeconversoresestticossodetalhadamente explanadas. Ca pt u lo4 44 Captulo 4 Estratgia de Comando 4.1.Introduo ComoapresentadonoCaptulo2,atcnicademodulaoempregadaparao controledasvariveisdesadadoconversorFB-ZVS-PSadedeslocamentodefase (pulso) ou phase-shift. Atualmente, comoo controle analgico, os pulsosso gerados pelosintegradosdafamliaPhase-ShiftResonantControllers(Unitrode/ Texas Instruments).Entreelespode-secitaroUC3875,oUC3895eoUC3879.Esteltimovem sendo utilizado comfreqncia no laboratrio para aplicaes emunidades retificadoras. Apartirdoestudodofuncionamentodoscomponentesdestafamlia,sertraadaa estratgiaparageraodospulsoscomcontrolephase-shiftapartirdoDSP.Testesda estruturadepotnciaemmalhaabertaforamrealizadoseseroapresentadospara comprovar a eficincia da tcnica. 4.2.EstudodofuncionamentodosintegradosdafamliaPhase-Shift Resonant Controllers OsintegradosdafamliaPhase-ShiftResonantControllerstmafunode controlaroestgiodepotnciadeumconversorempontecompletadeslocandoopulso decomandodeumbraoemrelaoaooutro.Estecontrolepodeserfeitocomo conversoroperandotantonomodotensocomonomod ocorrente.Sobreointegrado UC3879 pode-se citar como suas principais caractersticas os seguintes itens: Freqncia de operao = at 300 kHz. Razo cclica nominal = 50 %. Ajuste simples de tempo morto. Realiza partida progressiva. Capacidade de corrente das sadas PWM de at 100 mA. Ca pt u lo4 45 A Fig. 4.1 apresenta o diagrama de blocos deste integrado. Fig. 4.1 Diagrama de blocos do circuito integrado UC3879. A partirdodiagrama apresentado p ode-se identificarcomo definida algica de geraodospulsosparaocontroletipophase-shift.Diferentementedamodulao PWM tradicional, a comparao entre a tenso de controle e a dente-de-serra no define a razo cclica do pulso de comando (sempre com largura de 50%), mas sim o percentual de deslocamentoentreoscomandosdosdoisbraos.AFig.4.2exemplificacomoestes integradosdefinemospulsosdecomandodosinterruptoresS1eS2(Fig.2.1), desconsiderandooefeitodotemp omorto.Assadasdointegradocorrespondentesso OUTAeOUTC.Ainda,nestafigura,soapresentadosossinaisdente-de-serrade comparao e o sinal de sada do compensador (u (t)). Ca pt u lo4 46 TOUTA (S1)OUTC (S2)fS2 x fSu (t)tt Fig. 4.2 Tenso de controle e o deslocamento de fase. Opulsodecomand odeS1estapresentadonapartesuperiordaFig.4.2.Este independentedequalquervariveleapresentasempreoformatomostrado.Ocomando dooutrobraodeslocadonotempoatravsdacomparaodosinaldecontrolecom umadente-de-serracomodobrodafreqnciadecomutao.Ospontosdeencontro definemaalternnciaentreosestadosdosinal.Seatensodecontroleigualazeroo sinalnopontoVs(Fig.2.1)apresentarazocclica igualazero,seforigualaopicoda dente-de-serraosinalapresentarazocclicamxima.Pode-sedefinirodeslocamento percentual a partir da Eq. 4.1. %T 200(Eq. 4.1) Nestemomento,pode-seidentificaroprincipalproblemadoempregodeste integrado.Comonaprticaosinaldecontrolenotobemdefinidocomoo apresentadonaFig.4.2,comumospulsosdecomandocontroladosnoapresentarem razocclicafixaem50%.Aconseqnciadistoseconstatanasvariveisdesadado conversor que sofrem maiores oscilaes e no desempenho do transformador que passa a apresentar uma componente contnua de fluxo magntico. Uma das caractersticas importantes deste integrado, e que deve ser implementada noDSP,ofatodeelerealizaruma partidaprogressiva.Nestecasoatensodecontrole Ca pt u lo4 47 evoluiprogressivamentedezeroatoseuvalornominal,bemcomoarazocclica medida no ponto Vs. UmavantagemqueoDSPpodeapresentaramenorvariaodafreqnciade comutao,vistoqueosintegradosdedicadosdestafamliasosensveisamaiores variaesdetemperatura.AindaqueoUC3879apresenteummelhordesempenhoneste critrio em relao aosoutros integrados, se espera um resultadosuperior utilizando esta tcnicadigital.Poroutrolado,oDSPutilizadonoatendeacapacidadedecorrentede sadafornecidapeloUC3879.ComoapresentadonoCaptulo3,oDSPTMS320LF2407 possibilitaacorrentemximade4mA.Paraocircuitodecomandodeve-seutilizarum buffer com maior capacidade de corrente. 4.3.EstratgiapararealizarocontrolePhase-Shiftutilizandoo DSP TMS320LF2407 Aidiainicialaosecomearosestudossobreoprocessadoraserempregadoera dereproduzirafunodosintegradoscitadosem4.2,comooUC3875ouoUC3879,e corrigirassuasdeficincias.Porm,emboraoDSPsejabastanteverstilepoderoso,no hummtododeseutilizarosseusgerenciadoresdeeventospararealizarcomparaes como as que definem o deslocamento d os pulsos de comandos nos integrados dedicados. Ouseja,nopossveldefinirumsinalPWMdefreqnciafapartirdeumadente-de-serradefreqncia2xf.Destaforma,parareproduziraoperaodaquelesintegrados, seria necessrio utilizar portas I/ O e conseqentemente tornar a utilizao do processador menos eficiente e o programa susceptvel a problemas quantoa chamadade interrupes emmomentodetrocadeestadodepulsos.Utilizandoosperifricos,aatualizaodos estados dos pulsos de comando se torna menos dependente da programao e a definio do tempo morto muito mais simplificada. Atcnicaprop ostanestetrabalhodispensaousodeumadente-de-serracomo dobrodafreqnciadecomutaoqueabasedetodaaoperaodosintegrados dedicadoserealizaodeslocamentodospulsosdecomandodeumbraoemrelaoao outro aumentandooudiminuindo a freqncia desta nova dente-de-serra, quetem como base a prpria freqncia de comutao. Assimcomorealizadonosintegradosdedicados,ocomandodeumbraofixo, com razo cclicaiguala 50 %(excetoo tempomorto necessrio). O sinalde comando do Ca pt u lo4 48 outrobrao,queanteriormenteeradefinidoatravsdacomparaodeumsinalde controlecomumadente-de-serracomodobrodafreqnciadechaveamentoutilizando umatcnicanoconvencionalemrelaomodulaoPWMtradicional,agoravoltaa utilizaromtodotradicionalcomparandoumvalordecontroleaumcontadorqueatua comoumadente-de-serradigital.NoDSP,afreqnciadeumsinaldente-de-serra definida pela contagem do temporizad or em relao a sua freqncia de clock. A razo cclicadopulsodefinidapelacomparaodeumvaloralocadoemumregistrador especfico contagem do temporizador. Como a razocclica desejada 50 %, logo deve-seconfiguraresteregistradorcommetaded ovalordacontagem.Tudoistorealizado paraocomandodosdoisbraos,pormumsinaldecontrolelidodoconversorA/ De parametrizadoentre0eametadedovalormximodacontagemdefineodeslocamento dos pulsos de um dos braos em relao ao outro. Basicamente, se o valor de comparao parametrizadoforigualazeronohdeslocamentoentreospulsosearazocclicano pontoVsigualazero.Seovalorigualametadedovalormximodacontagem,o deslocamento mximo e a razo cclica no ponto Vs igual a 1 (exceto o tempo mort o desejado).Acomparaonorealizadadiretamentecomomximovalordacontagem, como usualmente utilizado no controle analgico tradicional, porque como o intervalo de pulsopositivocorrespondeametadedoperod ocompleto,ento,odeslocamento mximo entre os pulsos deve ter o intervalo de metade de um perodo.Pormaestratgiaconsistenomodocomoopulsosedeslocanotempo. estabelecidaumavarivelderefernciaquedeterminaasituaoatualdedeslocamento. Seovalordecomparaomaiorqueestareferncia,significaqueopulsodevese deslocar nosentido0 a 100 % e vice-versa. A referncia incrementadaou decrementada deumaunidadeacadaperododecomutao(aquisio)atqueacomparaoentreos doisvaloresresulteemzeroesedefinaodeslocamentodesejado.Emtermosdegerao de sinal, para se deslocar um pulso em um determinado sentido em relao ao outro basta incrementaroudecrementaroregistradordeperodo(TxPR),correspondenteaeste pulso,deumaunidade,atqueaigualdadeseestabeleaeentoseconfiguraeste registradorcomovalornominaldafreqnciadesejada.Paragarantirarazocclicade 50 % deve-se fazer o mesmo com o registrador de comparao dos pulsos PWM (CMPRx). A seguir apresentado um diagrama de blocos simplificado do funcionamento do programa, onde Tc eDcsoos valoresempregadosnosregistradoresde perod o e razo cclica que definem a forma de onda das sadas PWM do DSP. Ca pt u lo4 49 Sada docompensador PIU(k)Comparao com referncia dedeslocamento ( REF= 0 )inic= 0Restaura os valoresde perodo e razo cclicados pulsos de comandoTc = 210Dc = 104= 0< 0REF = REF - 1Tc = Tc - 1Dc = Dc - 1> 0REF = REF + 1Tc = Tc + 1Dc = Dc + 1Retorno da interrupo Fig. 4.3 Diagrama de blocos do algoritmo que define o deslocamento dos pulsos de comando de um brao em relao ao outro. AsFigs.4.4e4.5exemplificamaidiapropostaapresentandoospulsosde comando d os interruptores S1 e S2. Os valores de contagem e comparao so meramente demonstrativosparafacilitaracompreensoenorepresentamosvaloresadotadosno projeto. 0 5 10 15 20 25 30 35 40S10 5 10 16 21 27 32 38 43S2Timer1Timer3 Fig. 4.4 Deslocamento positivo do pulso. Ca pt u lo4 50 40 45 50 55 60 65 70 75 80S177 45 50 55 59 64 68 73 82S2Timer1Timer3 Fig. 4.5 Deslocamento negativo do pulso. Embora a tcnica se baseie no aumento ou diminuio da freqncia de comutao deumdosbraos,aimplementaonodeveapresentarproblemas,poisparaa freqnciadetrabalhode140kHzavariaodeaproximadamentet700Hz.Os integrados dedicados, j mencionados, tm uma variao de freqncia bem superior. Dessaformapde-seobterumsinaldecomandod osinterruptoresnoqualo intervalode conduo de cada um deles exatamente iguale a razo cclica se aproxima muito de um valor fixo em 50 %. Outravantagemdestatcnicaqueapartidaprogressivaautomtica,jqueo valorderefernciaincrementad odeumemumatopontodeequilbrio.Porm,pela freqnciaelevada,aatualizaodarazocclicamuitorpidaeportantonecessrio fazerocontroledarapidezemqueistoocorreparaqueodeslocamentod ospulsosseja suave. ParaatenderaosvaloresrealmenteempregadosnoDSPdeve-serecorrersEqs. 4.2 e 4.3. A Eq. 4.2 define o valor a ser carregado n o registrador de perodo (TxPR). 3 , 21433 , 3314286 , 7 nssTTTxPRCLOCKS (Eq. 4.2) TS corresponde ao perodo de comutao. Comouma contagem corresp onde a um perododeclock,sabe-sequantascontagenssonecessriasparaseatingiroperod o Ca pt u lo4 51 desejado.Comooregistradordefinidocomumnmerointeirodeve-seadotarTxPR= 214.Para uma razo cclica de 50 %adota-seCMPRx = 107. Comos ajustes realizados na prtica, os valores empregados em TxPR e CMPRx foram respectivamente 210 e 104.Comoomximovalordosinaldecontroleametadedopicodadente-de-serra, ounocasodoDSPametaded ovalordacontagem,sabe-sequeosinaldecontrolese encontraentre0e104.NoCaptulo3foramapresentadasacaractersticadoconversor A/ D e a equao que define o valorconvertido. Como o mximo valor em decimal que se podeobterdeumaconversoA/ D1023(3,3V),logo104corresponderiaaumatenso muitobaixaeconseqentementesusceptvelarudos.Parareduzirestainterfernciae aproveitar melhor a escala, o valor convertido dividido por 8, que corresp onde a simples rotao de bits, e depois aplicado na comparao. Logo a Eq. 4.3 define o valor mximo do sinal externo aplicado no conversor A/ D. VTxPRVMAX comp71 , 210233 , 38221010233 , 382 (Eq. 4.3) Apscaracterizartod ososvaloresderegistradoresaseremempregadospode-se implementar a programao e iniciar a fase de testes. 4.4.Resultados experimentais Paravalidaratcnicadegeraodepulsoscomcontrolephase-shiftaplicado peloDSPTMS320LF2407,serfeitoprimeiramenteaoperaod oconversoremmalha aberta. O deslocamento dos pulsos ser controlado manualmente atravs de uma fonte de tenso que fornecer o sinal de comparao, fazendo o papel do sinal de controle da sada de um compensador. Primeiramentesoapresentadasasformasdeondadospulsosdecomandodos interruptores S1 e S2. A Fig. 4.6 apresenta estes pulsos de comando com um deslocamento relativoaumatensodecontrolede1,14V(razodedeslocamento=42%).AFig.4.7 apresenta os pulsos completamente deslocad os, sendo que a tenso aplicada foi igual a 3V o que mostra que o programa limita o deslocamento a 100 %. Ca pt u lo4 52 (G2)(G1) Fig. 4.6 Pulsos de comando de S1 e S2 (Vc = 1,14 V). (G1)(G2) Fig. 4.7 - Pulsos de comando de S1 e S2 (Vc = 3 V). O tempo morto programado (DBTCONx) foi de 500 ns. Porm devido ao efeito do driverdeacionamentoedostransformadoresdepulsosestevalorpodeficarumpouco alterado. A Fig. 4.8 mostra que o tempo morto extremamente aceitvel. Ca pt u lo4 53 (G2)(G4) Fig. 4.8 Anlise do tempo morto entre interruptores de um brao. Apsostestessobreocontroleequalidadedospulsosdecomando,iniciou-seos testes em malha aberta do conversor. Neste captulo sero analisadas apenas as formas de ondareferentesscaractersticasdesada,poisumaanlisemaiscompletado funcionamento da estrutura ser feita no Captulo 6. As aquisies foram colhidas para as seguintes caractersticas do conversor. Tenso de entrada = 400 V; Tenso de sada = 57,8 V; Corrente de sada = 3 A; AFig.4.9apresentaasformasdeondadetensonasadadoretificadordeonda completa em ponto mdio e da fonte de alimentao para uma carga igual a 3 A. Ca pt u lo4 54 (V )sada(Vs) Fig. 4.9 Tenso no ponto Vs e t enso de sada. Arazocclicaprojetadaparapotncianominaliguala87%,masdevido reduo da carga ela apresentou a caracterstica medida, igual a 66,2%. 4.5.Concluso Foiapresentadanestecaptuloaestratgiapararealizaodocontroledo conversorFB-ZVS-PSatravsdoprocessadord igitaldesinaisTMS320LF2407,quese baseianodeslocamentodefasedospulsosdecomando.Oobjetivoeraadaptaro funcionamentodosintegradosdafamliaPhase-ShiftResonantControllers (Unitrode/ Texas Instruments), como o UC3879, ao processador digital buscando sempre a maximizaod osrecursosdosperifricos,garantindoaotimizaodocdigod o programa. Dentro desta propostao resultadofoi bastantesatisfatrio.Apartir da anlise dos resultadosexperimentais,observou-sequeaestratgiaconseguiuabordartodasas principaiscaractersticasqueosintegradosdedicadosofereciame,ainda,solucionar algumas imperfeies. O prximo passo evoluir para uma fase de testes d o sistema em malha fechada e, em seguida, analisar e comparar os resultados obtidos aos sistemas de controle analgico. Odesenvolvimentodeumatcnicadigitalparaarealizaodemodulaopor deslocamentodefasenotilapenasparaaconclusodestetrabalho.Almdisso,esta Ca pt u lo4 55 tcnicasimplesmentepropeumasoluoparafazerocontroledeumaestrutura qualquer utilizando o controle phase-shift via DSP e isto bastante atrativo do ponto de vistaquediversasestruturas,comoporexemplooconversorCC-CCTrs-Nveis,fazem uso desta tcnica. Ca pt u lo5 56 Captulo 5 Projeto do Sistema de Controle 5.1.Introduo Duranteosltimosanos,nososprocessosindustriais,mastambmdiversos equipamentospassarampordiversastransformaesnoquedizrespeitostcnicasde controle.Odesenvolvimentodemtodoseferramentasparamodelagemmatemtica, anlise e projeto dos sistemas de controle tiveram papel fundamental nesse processo. Paraquesepossarealizarocontroledequalquersistemanecessrioidentificar seus agentes. O processo bsico de controle, manual ou automtico, apresentado na Fig. 5.1. SISTEMA MEDIO ATUAOCONTROLE Fig. 5.1 Esquema geral de controle. Emboraosmtodosdemodelagemeanlisematemticatenhamtransformado todososagentesdestesistema,foramosblocosdemedio,controleeatuaoque principalmentesofreramalteraesestruturaisaolongod otempo.Atualmente,a necessidadedomercad odetornarossistemasdecontrolemaisflexveis,robustose precisosvemalterandoaconfiguraodestesblocos,principalmente,quandosedesejaa aplicaodecontroledigital.Nosprocessad oresdigitais,comexceodosensoredos circuitosdedrive,astarefasdemedir,controlareacionarsorealizadaspelamesma estrutura. Desta forma, um novo vocabulrio foi se incorporando ao universo de controle, Ca pt u lo5 57 poisanaturezad osnovossinaisaseremtrabalhadossinaisdiscret osporsisj indicava mudanas radicais nas tcnicas utilizadas. Um ponto de partida para o entendimento destas mudanas pode ser a anlise no tempo. Todos os sinais relacionados aos sistemas de controle so funes do tempo, sejam funescontnuasoudiscretas.Diferentementedossistemascontnuos,nossistemas discretososintervalossodivididosemumnmerocontveldepontos.Umcaso particularemuitoimportantedossistemasdiscretossoossistemasamostrad osondeo tempoummltiplointeirodoperod odeamostragemescolhido.Naprticacomum trabalharcomcombinaesdesistemasedestaformanecessriosecriarinterlocutores entre eles para que o resultado seja o desejado.Considerando o modelo da planta ou o sistema a ser controlad o como uma funo contnua,paraqueocontroledigitalsejaempregado,trsnovoselementosdevemser inseridos no processo para transformaro sinal contnuo da sada da planta para um sinal amostrado.Oamostrador,operandoaumafreqnciadeamostragemdefinidapelo clock do processador, discretizar o sinal contnuo. O conversor A/ D sincronizado