E1149

ADJ-606-047

日立セルベース ICHG73C,HG75C　デザインマニュアル

HG73C,HG75Cシリーズデザインマニュアル

発行年月日平成 12年 3月　第 1版

発行株式会社　日立製作所

半導体グループ電子統括営業本部

編集株式会社日立小平セミコン

技術ドキュメントグループ

株式会社　日立製作所　2000

ご注意

1. 本書に記載の製品及び技術のうち「外国為替及び外国貿易法」に基づき安全保障貿易管理関連貨物・技術に該当するものを輸出する場合，または国外に持ち出す場合は日本国政府の許可が必要です。

2. 本書に記載された情報の使用に際して，弊社もしくは第三者の特許権，著作権，商標権，その他の知的所有権等の権利に対する保証または実施権の許諾を行うものではありません。また本書に記載された情報を使用した事により第三者の知的所有権等の権利に関わる問題が生じた場合，弊社はその責を負いませんので予めご了承ください。

3. 製品及び製品仕様は予告無く変更する場合がありますので，最終的な設計，ご購入，ご使用に際しましては，事前に最新の製品規格または仕様書をお求めになりご確認ください。

4. 弊社は品質・信頼性の向上に努めておりますが，宇宙，航空，原子力，燃焼制御，運輸，交通，各種安全装置，ライフサポート関連の医療機器等のように，特別な品質・信頼性が要求され，その故障や誤動作が直接人命を脅かしたり，人体に危害を及ぼす恐れのある用途にご使用をお考えのお客様は，事前に弊社営業担当迄ご相談をお願い致します。

5. 設計に際しては，特に最大定格，動作電源電圧範囲，放熱特性，実装条件及びその他諸条件につきましては，弊社保証範囲内でご使用いただきますようお願い致します。保証値を越えてご使用された場合の故障及び事故につきましては，弊社はその責を負いません。また保証値内のご使用であっても半導体製品について通常予測される故障発生率，故障モードをご考慮の上，弊社製品の動作が原因でご使用機器が人身事故，火災事故，その他の拡大損害を生じないようにフェールセーフ等のシステム上の対策を講じて頂きますようお願い致します。

6. 本製品は耐放射線設計をしておりません。

7. 本書の一部または全部を弊社の文書による承認なしに転載または複製することを堅くお断り致します。

8. 本書をはじめ弊社半導体についてのお問い合わせ，ご相談は弊社営業担当迄お願い致します。

はじめに日立セルベース IC（以下　日立CBIC）は、ユーザモジュールをはじめとしてメモリ、

アナログ、マイコンコアなどの機能モジュールを搭載できる AS IC （Appl i ca ti on S peci f ic

IC）製品です。

本書では、日立CBICの設計の進め方、設計上の注意点について説明しています。また、

実際の開発にあたっては、各シリーズのセルライブラリ、モジュールライブラリの各ドキ

ュメントを合わせて熟読の上、設計を行って下さい。

目次

第 1章　概要

1.1 特長.................................................................................................................................................................................................................3

1.2 CBIC開発フロー .....................................................................................................................................................................................6

1.3 開発インタフェース..............................................................................................................................................................................8

1.4 開発環境.....................................................................................................................................................................................................10

1.5 ドキュメント体系.................................................................................................................................................................................11

第２章　仕様検討

2.1 仕様検討チェック項目一覧.............................................................................................................................................................15

2.2 仕様検討内容...........................................................................................................................................................................................17

2.2.1 全体仕様 ...................................................................................................................................................17

2.2.2 ユーザモジュール仕様 .....................................................................................................................18

2.2.3 日立提供モジュール ..........................................................................................................................20

2.2.4 パッケージおよびピン仕様 ...........................................................................................................21

2.2.5 複数電源仕様における注意事項 .................................................................................................22

2.2.6 その他 ........................................................................................................................................................24

第３章　消費電力計算

3.1　消費電力計算方法.................................................................................................................................................................................29

3.2 モジュールの消費電力.......................................................................................................................................................................29

3.3 内部ゲートの消費電力.......................................................................................................................................................................30

3.3.1 内部ゲートの消費電力計算式（HG73C）.............................................................................30

3.3.2 内部ゲートの消費電力計算式（HG75C）.............................................................................31

3.4 クロックツリーの消費電力.............................................................................................................................................................34

3.5 入力/出力バッファの消費電力 ......................................................................................................................................................35

3.6 DC電流による消費電力....................................................................................................................................................................36

3.7 パッケージの最大許容消費電力...................................................................................................................................................37

第４章　ピン配置設計

4.1 ピン配置の考え方.................................................................................................................................................................................41

4.2 ピン数見積り...........................................................................................................................................................................................43

4.3 出力同時変化対策.................................................................................................................................................................................44

4.4 水晶発振セルのピン配置..................................................................................................................................................................47

4.5 A/D、D/Aモジュール搭載時のピン配置.................................................................................................................................47

4.6 電源、GND端子の種類と使い方.................................................................................................................................................48

4.7 標準電源端子と追加電源端子........................................................................................................................................................50

4.7.1 電源/GND端子の必要本数（HG73C）....................................................................................50


4.7.3 電源/GND端子の配置 .......................................................................................................................57

4.8 基板実装上の注意事項.......................................................................................................................................................................58

第５章　ユーザモジュール設計

5.1 論理回路設計...........................................................................................................................................................................................61

5.1.1 セルライブラリの分類 .....................................................................................................................61

5.1.2 フリップフロップの使い方 ...........................................................................................................61

5.1.3 同期化設計 ..............................................................................................................................................62

5.1.4 ハザードの防止 ....................................................................................................................................63

5.1.5 クロック信号の設計 ..........................................................................................................................65

5.1.6 バスラインの構成 ...............................................................................................................................75

5.1.7 最大ファンアウトと最大トランジション .............................................................................79

5.1.8 設計上の注意事項 ...............................................................................................................................80

第６章　最上位論理設計

6.1 最上位図面の作成.................................................................................................................................................................................91

6.1.1 最上位図面の構成 ...............................................................................................................................91

6.1.2 最上位図面の設計手順 .....................................................................................................................92

6.1.3 日立提供モジュール ..........................................................................................................................93

6.1.4 ユーザモジュール ...............................................................................................................................94

6.2 I/O制御回路の設計（マイコンコア搭載時） .......................................................................................................................95

6.2.1 バスマスタ制御信号を利用した制御回路例（SH-1コア）.........................................95

6.2.2 出力イネーブル信号を使用した制御回路例（H8Sコア） ..........................................99

6.3 結合テスト用回路の設計（マイコンコア搭載時）........................................................................................................103

6.3.1 結合テスト回路 .................................................................................................................................103

6.3.2 結合テスト回路例１ .......................................................................................................................106

6.3.3 結合テスト回路例２ .......................................................................................................................108

6.3.4 結合テスト回路例３ .......................................................................................................................110

6.4 フローティング防止回路の設計................................................................................................................................................112

6.4.1 出力イネーブル信号を使用したフローティング防止回路 .......................................113

リピータセルを使用したフローティング防止回路 ......................................................114

6.5 浮き端子処理........................................................................................................................................................................................115

第７章　遅延時間計算

7.1 遅延時間の定義と計算モデル.....................................................................................................................................................119

7.1.1 遅延時間の定義 .................................................................................................................................119

7.1.2 遅延時間計算モデル .......................................................................................................................119

7.1.3 遅延時間のバラツキ .......................................................................................................................121

7.1.4 遅延時間の概略計算 .......................................................................................................................122

第８章　テスト設計

8.1 テスト容易化設計..............................................................................................................................................................................127

8.2 モジュールテスト..............................................................................................................................................................................130

8.2.1 モジュールテスト機能 ..................................................................................................................131

8.2.2 モジュールテスト適用時の検討事項 ....................................................................................136

8.3 シフトスキャン...................................................................................................................................................................................140

8.3.1　故障仮定と故障検出率 ..................................................................................................................140

8.3.2 シフトスキャンの構成 ..................................................................................................................143

8.3.3 シフトスキャン適用時の検討事項 .........................................................................................147

8.4 バウンダリスキャン.........................................................................................................................................................................153

8.4.1 概要 ..........................................................................................................................................................153

8.4.2 テストモード ......................................................................................................................................154

8.4.3 バウンダリスキャン使用時の注意事項 ...............................................................................155

8.4.4 BSDL（Boundary Scan Description Language） .................................................................158

8.5 ユーザによるテスト回路設計.....................................................................................................................................................159

8.5.1 テスタビリティ設計 .......................................................................................................................159

8.5.2 モジュールテスト回路設計 ........................................................................................................164

第９章　テストベクタの構成と分類

9.1 テストベクタの構成.........................................................................................................................................................................169

9.1.1 テストベクタの種類と目的 ........................................................................................................169

9.1.2 テストベクタの作成分担 .............................................................................................................172

9.2 テストベクタの作成と考え方.....................................................................................................................................................173

9.2.1 テストベクタの作り方 ..................................................................................................................173

9.2.2 テストベクタのタイミング設定 ..............................................................................................176

9.2.3 テストベクタ長の制限 ..................................................................................................................179

9.2.4 日立提供モジュールのテストベクタ ....................................................................................179

9.2.5 ユーザモジュールのテストベクタ .........................................................................................179

9.2.6 消費電流測定のテストベクタ ...................................................................................................180

9.2.7 Hi-Z状態をテストしたい場合の注意....................................................................................181

第１０章　結合テストベクタ

10.1 結合テストベクタの目的...............................................................................................................................................................185

10.2 マイコンコア搭載時の結合テストベクタ............................................................................................................................186

10.3 仮想ボード図面...................................................................................................................................................................................186

10.3.1 仮想メモリの接続 ............................................................................................................................187

10.3.2 制御回路（入力制御回路）の接続 .........................................................................................188

10.3.3 仮想ROM（EXROM）の接続...................................................................................................191

10.3.4 仮想RAM（EXRAM）の接続...................................................................................................192

10.4 仮想ボードシミュレーション用テストベクタ..................................................................................................................194

10.4.1 仮想ボードシミュレーション用テストベクタの作成 .................................................194

10.4.2 仮想ボードシミュレーション用プログラムの作成 ......................................................194

10.5 仮想ボードシミュレーション.....................................................................................................................................................195

10.5.1 仮想ボードシミュレーションの実行と確認 .....................................................................195

10.5.2 仮想ボードシミュレーション上の注意事項 .....................................................................195

10.6 結合テストベクタの抽出...............................................................................................................................................................198

10.6.1 テストベクタの抽出フロー ........................................................................................................198

10.6.2 タイミング定義ファイルの設定 ..............................................................................................198

10.6.3 入出力方向タイミング判定 ........................................................................................................199

10.6.4 テストベクタ抽出プログラムの実行 ....................................................................................201

10.6.5 抽出結果の検証 .................................................................................................................................201

第１１章　タイミング設計および検証

11.1 概要............................................................................................................................................................................................................205

11.2 論理合成および論理設計時の注意点......................................................................................................................................207

11.2.1 合成単位ブロック構成上の注意点 .........................................................................................207

11.2.2 配線遅延低減のための注意点 ...................................................................................................208

11.2.3 その他の注意点 .................................................................................................................................209

11.3 仮負荷 STA............................................................................................................................................................................................210

11.3.1 クロックツリージェネレータ未使用の場合 .....................................................................210

11.3.2 クロックツリージェネレータ使用の場合 ..........................................................................210

11.3.3 タイミング制約ファイル .............................................................................................................211

11.4 仮負荷シミュレーション...............................................................................................................................................................212

11.4.1 クロックツリージェネレータ未使用の場合 .....................................................................212

11.4.2 クロックツリージェネレータ使用の場合 ..........................................................................212

11.4.3 仮負荷シミュレーションでの確認点 ....................................................................................213

11.5 フォワードアノテーション用制約ファイル.......................................................................................................................214

11.6 実負荷 STA............................................................................................................................................................................................215

11.7 実負荷シミュレーション...............................................................................................................................................................217

11.8 タイミング不良収束方法...............................................................................................................................................................218

第１２章　サインオフ

12.1 1stサインオフ......................................................................................................................................................................................223

12.2 2ndサインオフ ....................................................................................................................................................................................223

12.3 サンプル評価........................................................................................................................................................................................224

第１３章　電気的特性

13.1 絶対最大定格........................................................................................................................................................................................227

13.2 DC特性....................................................................................................................................................................................................228

1.　概要

第 1章　目次

1.1 特長.................................................................................................................................................................................................................3

1.2 CBIC開発フロー .....................................................................................................................................................................................6

1.3 開発インタフェース..............................................................................................................................................................................8

1.4 開発環境.....................................................................................................................................................................................................10

1.5 ドキュメント体系.................................................................................................................................................................................11

1.　概　要

2

1.　概　要

3

1.1　特長日立セルベース IC（以下CBIC）は、CMOSプロセスを用いてユーザ論理、メモリ、マ

イコンコアをはじめとしたモジュールを１チップ化できるASIC製品です。

（１）製品シリーズラインアップ最新のプロセス技術を採用し、高機能、高集積を実現します。

表 1.1.1　日立CBICの主な仕様

シリーズ名

項　目 HG73C HG75C

プロセス 0.35μm 0.18μm

最大搭載可能ゲート数 3Mgates 25Mgates

動作電源電圧 1.8～2.2V / 2.7～3.6V（内部論理部用）

2.7～3.6V/4.5～5.5V（I/0用）

1.65～1.95V （内部論理部用）

3.0～3.6V（I/0用）

標準 0～+70℃ 0～+70℃

動作温度範囲特仕 -20～+75℃

-40～+85℃

-20～+75℃

内部ゲート遅延時間＊ 0.2ns/3.3V 75ps/1.8V

入出力インタフェース TTLレベル

（レベルシフタ付きタイプ有）

CMOSレベル

（レベルシフタ付きタイプ有）

LV-TTL（CMOSｲﾝﾀｰﾌｪｰｽ可）

＊　条件：標準負荷

（２）搭載可能モジュール高機能モジュールを準備し、システム・オン・シリコンを実現します。

表 1.1.2　日立CBICへ搭載可能な主な機能モジュール

項　目モジュール備　考

メモリコンパイルド RAM、コンパイルド ROM

アナログ A/D変換器、D/A変換器高速、高精度、汎用

マイコンコア HG73C : H8S、SH-1、SH-3

HG75C : 計画中

注：シリーズによって搭載できるモジュールが異なります。

　　リリース状況については当社窓口までお問い合わせください。

1.　概　要

4

（３）テスト容易化設計種々のテスト容易化の設計手法を適用し、開発期間の短縮を図るとともに高い信頼性を

実現します。

表 1.1.3　テスト容易化のための設計手法

項　目内　　　容

モジュールテスト

（モジュール診断）

当社提供モジュール、ユーザモジュールを単独でテストするため

のテスト回路を自動生成。

シフトスキャン

（自動診断）

ユーザモジュールの故障検出率を上げるためのテスト回路および

テストベクタを自動生成。

バウンダリスキャン IEEE1149.1準拠の基板実装後のテスト回路を自動生成。

（４）開発環境C BI C の開発を短期間かつ容易に行なうため統合設計環境を提供します。また、この環

境を市販 EDAツールと融合しユーザ所有の開発環境上で設計が可能です。

（５）VbbシステムHG75C シリーズでは、高集積化、高速化に伴い増加するスタンバイモードのリーク電

流を低減するため、バックバイアスシステム（Vbb システム）を導入しています。　Vbb

システムは、M OS の基板電位を制御することでスタンバイモード時のリーク電流を低減

する技術です。

Vbbシステムによりスタンバイモード時の低消費電力化が可能です。

（a）Vbbシステム専用ピン

Vbbシステム専用ピンとしてVbb Enableピンを 1本、及び、低リーク電流モードで基板

に印加する電圧を供給するための 3.3V電源ピン（出力バッファのDC用電源ピンを兼用し

ています）1本を、パッケージピン配置にご指定いただくことが必要です。（表 1.1.4）

3. 3V 電源の詳細については、「4 .7 . 2　電源/ G ND 端子の必要本数（HG 7 5C）」を参照

ください。

（b）Vbbシステム回路

図 1 .1 . 1 に Vbb システム回路の概要を示します。S W1 セルにより基板に通常モードで

VDD及びVSSを供給します。SW2セルによりスタンバイモード時に 3.3V（出力バッファ

のDC電源を兼用）及び-1.5V（-1.5Vは内蔵のVbnジェネレータにより内部で生成します）

を供給します。S W1 及び S W2 は、Vbb Ena ble 端子により制御します。低リークモードか

らの復帰を迅速に行うため SW1セルは、レイアウト上の各セル列に複数個配置します。

1.　概　要

5

S W1 セルは電源配置領域の下に配置されますので、S W1 によるチップ面積の増加はあ

りません。

表 1.1.4　Vbbシステム専用ピンの種類

ピン名 Vbbシステム専用ピンの種類（セル名）

Vbb Enable PV3SV

Vbbシステム用 3.3V電源 PV33VD　（出力バッファの DC電源を兼用）

Vbcp

VDD

Vbp

VbnVbcn （-1.5V）

SW2

Vbb Enable

VSS

3.3V

SW1 論理セル

　　Vbnジェネレータ

（Vbbシステム専用ピン）

（出力バッファのDC用電源ピンを兼用）

図 1.1.1　　Vbbシステム回路の概要

（c）使用法

バックバイアス制御は、下記の手順で行います。（図 1.1.2）

　　移行：通常モード→論理的スタンバイ→Vbb Enable↑→低リークスタンバイ

　　復帰：低リークスタンバイ→Vbb Enable↓→Wait (20µs )→通常モード

論理動作を停止した後Vbb Enable↑で基板電圧を印加して、しきい値電圧を高くします

が、チップ全体のしきい値が高くなり完全な低リークスタンバイに遷移するまで 200µs要

します。また、基板に VDD , VS S を供給する S W1 セルを複数配置することで復帰時間の

短縮を図っていますが、低リークスタンバイからの復帰には、20µs要します。

3.3V

1.8V0V

-1.5V

論理的スタンバイ低リークスタンバイ

アクティブアクティブ

System Clock

Vbb Enable

Vbp

Vbn

200µS 20µS

図 1.1.2　バックバイアス制御波形

1.　概　要

6

1.2　CBIC開発フローCBICの開発フローを図 1.2.1に示します。また、図 1.2.2に各開発工程上でユーザと当

社との間での必要なデータのやりとりについて示します。

仕様検討

最上位図面の設計

最上位論理の設計

ユーザモジュールの設計

テスト設計

テストベクタ設計

ユーザモジュール単体検証用

モジュール間結線検証用

仮負荷検証

フロアプラン・レイアウト

実負荷検証

試作

WS出荷

開発完了

開発着手

●　モジュールの選択、ユーザモジュール仕様、パッケージ、ピン仕様について決定し　　ます。

●　各モジュール間の結線を行ない、CBIC全体の図面を作成します。

●　ユーザモジュールの論理設計を行ないます。

●　ユーザモジュール単体、モジュール間結合検証用のテストベクタを作成します。　　マイコンコアを搭載する場合の結合検証用テストベクタ作成には、”仮想ボード　　シミュレーション”の手法を用います。

●　typ.条件による仮負荷シミュレーションを実施します。●　STAによるタイミング解析を実施します。

●　レイアウト後の実配線長での負荷条件でのシミュレーションを実施します。●　STA でのタイミング解析を実施します。

●　特性評価のためのサンプルを試作します。

●　ES （エンジニアリングサンプル）：　信頼性評価用サンプル。信頼性保証あり

●　WSでの機能評価を行います。

2nd サインオフ

1st サインオフ

消費電力計算

ピン配置設計

WS評価

ES出荷

●　搭載するモジュール、ユーザモジュールの仕様からCBIC全体での消費電力を計算し　　ます。

●　パッケージ確定後に各端子の配置を確定します。

●　テスト回路を付加します。　　モジュールテスト、シフトスキャン、バウンダリスキャンのテスト回路は、自動付加　　します。

●　WS（ワーキングサンプル）：　機能評価用サンプル。信頼性保証なし

図 1.2.1　CBIC開発フロー

1.　概　要

7

仕様検討

最上位図面の設計

最上位論理の設計

ユーザモジュールの設計

テスト設計

テストベクタ設計

ユーザモジュール単体検証用

モジュール間結線検証用

仮負荷検証

フロアプラン・レイアウト

実負荷検証

試作

WS出荷

開発完了

開発着手

2nd サインオフ

1st サインオフ

消費電力計算

ピン配置設計

WS評価

ES出荷

ユーザ→日立日立→ユーザ媒体備　　考

最上位図面

カスタムコア仕様メモリサイズ仕様

ピン配置案

ネットリスト

テストベクタ

仮想ボード図面

仮想ボードｼﾐｭﾚｰｼｮﾝ用プログラム

開発目標仕様書

ピン配置確認書

ROMデータROM用データ処理依頼書

論理ﾚｲｱｳﾄ確認書

テストパターン確認書

ROMﾍﾞﾘﾌｧｲ確認書

WS評価確認書

WS出荷

ES出荷

納入仕様書

図面

図面orFile

File

図面orFile

書類

書類

EPROM

書類

書類

書類

書類

書類

書類

ｻﾝﾌﾟﾙ

ｻﾝﾌﾟﾙ

（マイコンコア搭載時）

8mm、DAT、カートリッジMT



図 1.2.2　CBIC開発工程上での必要情報

1.　概　要

8

1.3　開発インタフェース日立 C BI C の開発にあたっては、ユーザと当社との作業分担を図 1 .3 . 1 に示すような形

態の中から選択できます。どの段階から当社の設計支援をするかによって開発期間、開発

費が変わります。くわしくは、当社の営業窓口までご相談ください。

（１）仕様書インタフェース当社デザインセンタのエンジニアがユーザからご提示いただいた設計仕様書をもとに

論理設計からサポートする開発形態です。

開発にあたってはユーザから詳細なCBICの目標仕様書、詳細機能仕様書、テスト仕様

書を提示いただく必要があります。当社では、これらの仕様書に記述された内容にもとづ

き C BI C の設計を行ないます。C BI C の開発を計画どおり進め、かつ、設計不良を防ぐた

めには、これらの仕様書を高い完成度で作成することが重要となります。仕様書が不明確

なまま開発をスタートさせると設計段階におけるトラブルの発生要因となります。

（２）機能記述インタフェースユーザは、 HDL （Hi gh l eve l De s cri pt i on La nguage）で C BI C の設計を行ないます。ここ

では主に機能面での確認が行われます。機能的に完全であることが検証された論理合成可

能な HDL 記述のデータと、シミュレーションベクタを当社へ提供していただきます。同

時にHDL記述された回路ブロックとCBICの入出力端子でのタイミング仕様書、シミュレ

ーションベクタのタイミング仕様書、論理合成時に必要となるタイミング制約条件などを

ご提示いただきます。当社では、これらのタイミング仕様にもとづき論理合成ツールを用

いてゲートレベルのネットリストファイルを作成します。論理生成に十分な情報をご提供

いただくことが開発をスムーズに進める鍵となります。

（３）論理図面（論理合成後図面）インタフェース論理図面、または HDL 記述から論理合成までを実施した論理ファイルとテストベクタ

をご提示いただき論理図入力から当社でサポートを行なう形態です。

（４）シミュレーションファイルインタフェースユーザの設計環境を用いて仮負荷シミュレーションまで完了されたネットリスト、テス

トベクタを当社へ提供いただき、フロアプラン、レイアウト以降の作業を当社デザインセ

ンタにてサポートする形態です。このときユーザの設計環境に合わせたセルライブラリ、

デザインルールチェッカを当社デザインキットとして提供いたします。

1.　概　要

9

開発にあたっては、当社提供のセルライブラリ、モジュールライブラリを使用します。

各製品シリーズによって使用できる EDA ツールが異なる場合がありますので当社窓口ま

でお問い合わせください。開発を進めるうえでの開発分担（ユーザ、ユーザ/ 当社共同、

当社）をあらかじめ決めておきます。ユーザ作業の一部は当社のデザインセンタにて、代

行することも可能です。

開発形態仕様書インタフェース

機能記述インタフェース

論理図面インタフェース

シミュレーションファイルインタフェース

仕様作成

HDL記述　/シミュレーション

論理図入力/論理生成

仮負荷検証

テスト回路　/ベクタ生成

レイアウト

実負荷検証

試　作

日立

日立

日立

日立

ユーザユーザユーザユーザ

ユーザから当社へ提供いただく主要データ

目標仕様書

詳細機能仕様書

詳細テスト仕様書

HDL記述／シミュレーション　　　　　　ベクタ

内部ブロック／チップ端子　タイミング仕様書

論理回路図面

シミュレーション　　　　　　ベクタ

論理ネットファイル

シミュレーション　　　　　　ベクタ

ユーザ確認作業

1stサインオフ

2ndサインオフ

仮負荷シミュレーション結果の確認

実負荷シミュレーション結果の確認

図 1.3.1　開発インタフェース

1.　概　要

10

1.4　開発環境日立CBICの開発環境は、ユーザ所有の設計環境との融和性を図るために市販 EDAツー

ル上での設計ができる環境を提供します。

表 1.4.1　CBIC開発環境

HG73C HG75C 備　考

論理合成 Design Compiler Design Compiler

図面入力 Design Architecht Design Architecht

論理シミュレータ Verilog-XL

NC-Verilog

VCS

Verilog-XL

NC-Verilog

VCS

（サインオフ

　　　　ツール）

Model Sim

VSS

Model Sim

VSS

タイミング解析 Design Time

Prime Time

sst Velocity

Design Time

Prime Time

テスト容易化設計シフトスキャン


バウンダリスキャン

シフトスキャン


バウンダリスキャン

なお、各市販 EDA ツールに対するサポート状況については当社窓口までお問い合わせ

ください。

（商標）

Design Compiler： Synopsys社の登録商標です。

Design Architecht： Mentor Graphics社の登録商標です。

Verilog-XL： Cadence Design Systems社の登録商標です。

VCS： Synopsys社の商標です。

Model Sim： Mentor Graphics社の登録商標です。

VSS： Synopsys社の商標です。

Design Time： Synopsys社の商標です。

Prime Time： Synopsys社の商標です。

sst Velocity： Mentor Graphics社の商標です。

1.　概　要

11

1.5　ドキュメント体系日立CBICのドキュメント体系を表 1.5.1に示します。

表 1.5.1　日立CBICのドキュメント体系

ドキュメント名内　　　容

デザインマニュアル

（シリーズ共通）

日立 CBICの設計手順、設計ルールを説明しています。当社が提供する機

能モジュールを搭載する場合は、モジュールドキュメントも併せて参照の

上、設計を行ってください。

モジュールライブラリ

（各モジュール別）

マイコンコアをはじめとする各機能モジュールの機能、特性の詳細な説明

を記載しています。また、CBICへ搭載する時の設計上の注意点などを説明

しています。

セルライブラリ

（各シリーズ別）

ユーザモジュールの設計に使用するプリミティブセルの機能、特性を説明

しています。

1.　概　要

12

2.　仕様検討

第 2章　目次

2.1 仕様検討チェック項目一覧 ............................................................................................................................................................15

2.2 仕様検討内容 ..........................................................................................................................................................................................17

2.2.1 全体仕様...................................................................................................................................................17

2.2.2 ユーザモジュール仕様.....................................................................................................................18

2.2.3 日立提供モジュール..........................................................................................................................20

2.2.4 パッケージおよびピン仕様...........................................................................................................21

2.2.5 複数電源仕様における注意事項.................................................................................................22

2.2.6 その他........................................................................................................................................................24

2.　仕様検討

14

2.　仕様検討

15

2.1　仕様検討チェック項目一覧CBICの仕様検討にあたって下表に示す項目を明確にしてください。

項目検討内容参照

項番

全体仕様電源電圧電源電圧仕様は何 Vですか？ 2.2.1

単一電源ですか？複数電源仕様（3種類以下）ですか？

動作温度範囲動作温度範囲は何℃～何℃ですか？ 2.2.1

消費電力消費電力の見積り計算を行い、PKGの許容値に納まっていま

すか？

2.2.1

ユーザゲート規模ゲート規模（当社セルライブラリ換算）は何Gatesですか？ 2.2.2

　モジュールクロック関連水晶発振回路は使用しますか？

同期回路になっていますか？非同期回路がありますか？

クリティカルなパスがある場合、そのパスは明確になってい

ますか？

2.2.2

クロックツリー生成を適用しますか？対象となるクロックラ

インは何系統ありますか？

クロックのディレイ、スキューの要求値はありますか？

動作周波数動作周波数はいくらですか？ 2.2.2

テスト回路シフトスキャンを適用しますか？

モジュールテストを適用しますか？ 2.2.2

バウンダリスキャンを適用しますか？

日立提供メモリメモリモジュールを何個搭載しますか？

モジュール各メモリモジュールのサイズ構成はいくらですか？ 2.2.3

同期式/非同期式どちらを使用しますか？

データバスは入出力分離型/双方向型のどちらですか？

アナログ A/D変換器の仕様はご要求を満足しますか？

D/A変換器の仕様はご要求を満足しますか？ 2.2.3

PLLの仕様はご要求を満足しますか？

マイコンコアマイコンコアの使用方法は明確になっていますか？ 2.2.3

その他上記以外に搭載するモジュールの仕様はご要求を満足します

か？

2.2.3

2.　仕様検討

16

項目検討内容参照

項番

パッケージパッケージ使用パッケージタイプは決まっていますか？

および I/O端子仕様各 I/O端子のタイプは決まっていますか？

ピン仕様端子数 I/O端子数および必要電源本数は PKGピン数に納まります

か？

2.2.4

ピン配置ピン配置ルールに基づいた配置ができますか？

複数電源仕様電源投入/切断複数電源仕様の場合の電源ON/OFF時のシーケンスは明確に

における注意

事項

手順なっていますか？ 2.2.5

その他ソフトデバック

(ﾏｲｺﾝｺｱ搭載時)

プログラム ROMを搭載する場合のプログラムデバッグ方法

は明確になっていますか？

2.2.6

2.　仕様検討

17

2.2　仕様検討内容CBICの仕様を確定するにあたり以下の点に注意して仕様検討を行なってください。

2.2.1　全体仕様

（１）電源電圧仕様動作電源電圧仕様を表 2 .2 . 1 から選択してください。なお、製品シリーズ、搭載するモ

ジュールにより電源電圧仕様が変わることがあります。

レベルシフタを内蔵した複数電源仕様の場合は、内部論理部、各々の I/O端子の電源仕

様を明確にしてください。

複数電源仕様の場合は、「2.2.5　複数電源仕様における注意事項」を参照ください。

表 2.2.1　各製品シリーズ別電源電圧仕様

HG73C 電気的特性 HG75C 電気的特性

内部論理部 I/O部＊1 内部論理部 I/O部＊1

3V単一電源 3.3V±0.3V 表 13.2.2

仕様 3.0V±0.3V 表 13.2.3

5V/3V複数

3.3V±0.3V 5V,3.3V混在

表 13.2.1

または

表 13.2.2

電源仕様

3.0V±0.3V 5V,3.0V混在

表 13.2.1

または

表 13.2.3

1.8V±0.15V 3.3V±0.3V 表 13.2.4

3V/2V複数

電源仕様

（特仕対応）

2.0V±0.2V

3.3V

または、

3.0V

表 13.2.2

または

表 13.2.3

＊1：電源電圧仕様別の DC特性については、「13.　電気的特性」の各表を参照ください。

2.　仕様検討

18

（２）動作温度保証範囲標準の動作温度保証範囲は表 2 .2 . 2 に示すとおりです。ご要求の温度範囲を明確にして

ください。なお、搭載するモジュールによって保証範囲が変わることがあります。

表 2.2.2　各製品シリーズ別動作温度保証範囲

動作温度保証範囲 HG73C HG75C

標準 0～+70℃ ○ ○

-20～+75℃ ○ ○

特仕 -40～+85℃ ○ －

（３）消費電力「3.　消費電力計算」の消費電力計算方法に基づいてCBIC全体の消費電力を見積ります。

その結果が使用するパッケージの許容値に納まっていることを確認してください。

2.2.2　ユーザモジュール仕様

（１）ゲート規模ユーザモジュールのゲート規模を明確にしてください。この時、ゲート数の算出基準は、

当社CBIC用セルのゲート換算値を用いて下さい。各セルのゲート換算数は、各シリーズ

別のセルライブラリドキュメントを参照ください。

（２）クロック関連

（a）クロック周波数

C BI C の動作基準となる基本クロックの周波数を明確にしてください。クロックが複数

系統ある場合はそれぞれの周波数を明確にしてください。

（b）水晶発振回路

水晶発振回路を搭載するか否かを明確にして下さい。水晶発振回路を搭載する場合は、

その仕様を明確にしてください。

・　水晶発振回路は何種類搭載しますか？

・　使用する水晶発振の発振周波数はいくらですか？

・　発振停止機能は必要ですか？

2.　仕様検討

19

（c）同期回路/非同期回路

搭載する論理回路は、基本的に同期回路としてください。やむおえず、非同期回路が含

まれる場合は、非同期タイミングによる動作不具合の発生に対する論理対策を行ってくだ

さい。

（d）クリティカルパス

クリティカルパスの指定がある場合は、そのルートと許容遅延時間を明確にしてくださ

い。

（e）クロックツリージェネレータ

クロックツリージェネレータを適用する場合、クロックツリーの対象となる範囲を明確

にしてください。クロックツリージェネレータ適用上の注意点については、「5 .1 . 5　ク

ロック信号の設計」を参照ください。

（f）消費電力

実動作時の消費電力を見積るために各入出力端子、内部論理の動作周波数および動作率

を明確にしてください。

（３）動作周波数実使用上の各入力、出力端子の動作周波数を明確にして下さい。

（４）テスト回路当社がサポートするテスト容易化設計手法を適用するか否かを明確にしてください。

・シフトスキャン：　ユーザモジュールの故障検出率 95%以上のテストベクタを自動生成

・モジュールテスト：最上位図面上の各モジュール（ブロック）毎の機能検証するための

　テスト回路を自動生成

・バウンダリスキャン：IEEE1149.1に準拠した基板実装後の検証用テスト回路を自動生成

表 2.2.3　日立提供のテスト容易化設計適用時のテスト専用ピン必要本数

バウンダリスキャンモジュールテストシフトスキャンテスト端子数備　考

有有 5本

有無 5本

無有 5本

無 5本

有有 1本

無無 1本

無有 2本

2.　仕様検討

20

2.2.3　日立提供モジュール

（１）メモリコンパイルドメモリを搭載する時には、その仕様を明確にしてください。詳細仕様につ

いては、各コンパイルドメモリのドキュメントを参照ください。

・　搭載するメモリモジュールの個数

・　各メモリモジュールのビット、ワード構成

・　同期式/非同期式の選択

・　データバスの I/O形式（分離型/双方向型）

（２）アナログアナログモジュールを搭載する時には、その仕様がご要求を満足していることを確認し

てください。アナログモジュールの詳細仕様については、各モジュールライブラリのドキ

ュメントを参照ください。

（３）マイコンコアマイコンコアを搭載する時には、対象とするマイコンコアがご要求仕様を満足している

ことを確認してください。

H8S、SH-1コアについては、必要な周辺機能のみを搭載できるコンパイルド方式を採用

しています。これらのコアを搭載する場合には、必要な周辺機能を明確にしてください。

周辺機能の選択にあたっては、各マイコンコアのモジュールライブラリのドキュメントを

参照ください。

（４）その他メモリ、アナログ、マイコンコア以外に当社が提供するモジュールを搭載する時には、

搭載するモジュールの仕様がご要求仕様を満足していることを確認してください。各モジ

ュールの詳細仕様については、各モジュールのドキュメントを参照ください。

2.　仕様検討

21

2.2.4　パッケージおよびピン仕様

（１）パッケージ使用するパッケージタイプおよびピン数を明確にしてください。パッケージラインアッ

プについては、「付録　A」を参照ください。これ以外のパッケージをご希望の場合は、

当社窓口までお問い合わせください。

パッケージ選択に際してはCBIC全体の消費電力がパッケージの許容値に納まっている

ことを確認してください。

（２）I/O端子仕様C BI C の I/ O 端子仕様を明確にして下さい。搭載するモジュールによって端子のバッフ

ァタイプが制限される場合があります。

２電源仕様などの複数電源仕様に対応するためにレベルシフト用セルを提供します。論

理設計上は、レベルシフタ機能を有する I/ O バッファセルを通常の I/ O バッファのかわり

に使用するだけでレベルシフタ用セルを論理の中に挿入する必要はありません。なお、各

シリーズによりセルライブラリのリリース状況が異なりますのでご使用にあたっては、事

前に当社までご確認ください。

（a）入力端子仕様

・　CMOSレベル/TTLレベルの選択

・　シュミット特性の有無

・　プルアップ/プルダウン抵抗の有無


（b）出力端子仕様

・　CMOSレベル/TTLレベルの選択

・　ドライバビリティの選択

・　プルアップ/プルダウン抵抗の有無


（３）ピン配置各パッケージのピン配置指定表にご要求のピン配置案を記入し当社までご連絡くださ

い。電源/ GND 端子数は、消費電力の見積り、出力の同時変化などの条件から必要本数を

満足するように準備してください。

ピン配置についての詳細は、「4.　ピン配置設計」に示す配置ルールに基づいて検討し

てください。

2.　仕様検討

22

2.2.5 複数電源仕様における注意事項　電源ネットワークの等価概念図を図 2.2.1、図 2.2.2に示します。デバイスの信頼性設

計の観点から、入出力端子や電源端子間になど随所に保護素子(ダイオード）が組み込ま

れています。実動作時にはこれらのダイオードに異常電流（順方向電流）が流れないよう

な電位設定が必要です。

5V 5V

3.3V 3.3V

HG73シリーズ

内部論理部 : 3.3V

入力ﾊﾞｯﾌｧ出力ﾊﾞｯﾌｧ

3.3V系電源(異種間) 5V系電源(異種間)

GND(異種間)

GND

GND

GND

GND

図 2.2.1　HG73Cシリーズ電源ネットワーク概念図

3.3V 3.3VHG75シリーズ

内部論理部 : 1.8V

入力ﾊﾞｯﾌｧ出力ﾊﾞｯﾌｧ

1.8V系電源(異種間) 3.3V系電源(異種間)

GND(異種間)

GND GND

図 2.2.2　HG75Cシリーズ電源ネットワーク概念図

2.　仕様検討

23

(1) 周辺 LSIとのインタフェース各入出力端子はそれぞれインタフェースレベルの電源、GND との間に保護素子が（出

力は等価的に）挿入されています。保護素子に異常電流が流れないようなインタフェース

設計をしてください。（表 2.2.4）

表 2.2.4　周辺 LSIとのインタフェース設計

相手側 LSI 3V LSI 5V LSI

当社 CBIC 入力出力入力出力

3V入力 ― 　　　○※１ ― ×

HG73C 3V出力 ○ ― 　　　○※２ ―

シリーズ 5V入力 ― 　　　○※２ ― 　　　○※１

5V出力　　　×※３ ― ○ ―

HG75C 3V入力 ― 　　　○※１ ― ×

シリーズ 3V出力 ○ ― 　　　○※２ ―

○：接続可能 ×：接続禁止

※１：但し、電源電圧範囲を直流的に 0.3V超えた入力は禁止です。

　　　端子電圧=-0.3～Vcc+0.3Vに抑えてください。

※２：5 V 側 L SI が TTL ﾚﾍﾞﾙに限りｲﾝﾀﾌｪｰｽ可能です。" Hig h" 振込電圧が 3 V 以下のため、　

5VLSI側入力ﾊﾞｯﾌｧの貫通電流が増加する場合があります。

　　　3V出力を外付け抵抗等で電圧範囲外（例えば 5Vに）にプルアップしないでくださ

い。

※３：3V側 LSIの仕様によっては、接続出来る場合もあります。

(2) 同電位(異種)端子の扱い同電位であっても種類が異なる電源端子間、GND 端子間には保護素子が双方向に埋込

まれています。お互いの電位差が常に 0. 3V 以内になるよう電源設計してください。これ

を超えると電源間に異常電流が流れ破壊に至ることがあります。

＜悪い例＞

電源仕様=3.3V±0.3Vに対し

・内部論理部電源　　= 3.1V

・アナログ電源 = 3.5V　に設計した場合、電位差=0.4Vとなり 0.3Vを超えます。

2.　仕様検討

24

(3) 電源投入/切断手順異電位の電源間には、単方向に保護素子が付加されています。電源投入/ 切断シーケン

スにおいても同様の注意が必要です。

各シリーズにおける電源投入/切断時の推奨手順を表 2.2.5に示します。

表 2.2.5　電源投入/切断シーケンス

電源投入/切断手順

HG73C 電源投入時　　　　GND　→　5V電源　→　3V電源　→　信号入力

シリーズ電源切断時　信号入力　→　3V電源　→　5V電源　→　GND

HG75C 電源投入時　　　　GND　→　3V電源　→1.8V電源　→　信号入力

シリーズ電源切断時　　信号入力　→1.8V電源　→　3V電源　→　GND

2.2.6　その他マイコンコアを搭載したCBICを開発する時には、そのプログラムのデバッグ方法を明

確にしてください。

（１）標準エミュレータ＋デバッグボードCBICの開発と平行してプログラムデバッグを行う場合は、CBICと同等機能のアダプタ

ボードを作成し、図 2.2.3に示すようなデバッグ環境でプログラム開発を行います。

E7000エミュレータ本体

HITACHI

E7000

ユーザターゲットボード (ユーザ作成)

ケーブル(ユーザ作成)

エミュレータPOD

SH7708のエミュレータPODは、ケーブルではなく、POD底面に出ているピンを直接ユーザターゲットボード上のSH7708用のICソケットに差し込む方式です。

アダプタボード(CBICと等価な機能をアナログエバチップ、FPGAなどで組み立てる)　　(ユーザ作成)

又は

図 2.2.3　マイコンコア搭載CBIC開発時のプログラムでバッグ環境

2.　仕様検討

25

（２）標準エミュレータ＋CBIC（エミュレーションモード）C BI C の開発が完了後のプログラムデバッグ環境としては、上記のアダプタボードを使

ってのデバッグ環境のほかに、あらかじめCBICにエミュレーションモード機能を組み込

み図 2 .2 . 3 のアダプタボードをこれに置き換えることでプログラムのデバッグができるよ

うにします。

2.　仕様検討

26

3.　消費電力計算

第 3章　目次

3.1 消費電力計算方法 ................................................................................................................................................................................29

3.2 モジュールの消費電力 ......................................................................................................................................................................29

3.3 内部ゲートの消費電力 ......................................................................................................................................................................30

3.3.1 内部ゲートの消費電力計算式（HG73C） ............................................................................30

3.3.2 内部ゲートの消費電力計算式（HG75C） ............................................................................31

3.4 クロックツリーの消費電力 ............................................................................................................................................................34

3.5 入力/出力バッファの消費電力......................................................................................................................................................35

3.6 DC電流による消費電力 ...................................................................................................................................................................36

3.7 パッケージの最大許容消費電力 ..................................................................................................................................................37


28


29

3.1　消費電力計算方法CMOSデバイスは、低消費電力を特長としていますがデバイスの高集積化、高速化が進

みCBICの仕様によっては、その消費電力を無視できない場合があります。特に消費電力

が大きくなりすぎるとCBICの温度が上昇し、電気的特性や信頼性が低下します。

C BI C の開発にあたっては、あらかじめ消費電力値の見積りを行い、使用するパッケー

ジの許容値に納まっていることを確認しておくことが必要です。

一般に、CMOSデバイスの消費電力は、スイッチング時の貫通電流と負荷容量の充放電

電流で決まり、動作していない場合のリーク電流は、ほとんど無視できる値となります。

チップ全体の消費電力は、次式から求めることができます。

Ptotal ＝ Pmodule ＋Pgate ＋ Pct ＋ Pin ＋ Pout ＋ POH ＋ POL

Ptotal ：　チップ全体の消費電力

Pmodule ：　モジュールの消費電力

Pgate ：　内部ゲートの消費電力

Pct ：　クロックツリーの消費電力

Pin ：　入力バッファの消費電力

Pout　：　出力バッファの消費電力

POH、POL ：　DC電流による消費電力　　　　　　　　　　　　　

条件：worst（動作周囲温度＝min.、電源電圧＝max.）

3.2　モジュールの消費電力モジュールの総消費電力は、搭載するモジュール（コンパイルドメモリ、A/ D、D/ A、

マイコンコア、など）の消費電力の総和です。各モジュールの消費電力は、モジュールの

マニュアル等を参照ください。

Pmodule　＝　∑ （モジュールの消費電力）


30

3.3　内部ゲートの消費電力内部ゲートの消費電力は、ユーザモジュールとして搭載するブロックの消費電力です。

3.3.1　内部ゲートの消費電力計算式（HG73C）内部ゲートの消費電力（Pgate）は、次式で求められます。

Pgate　＝｛g

∑ (Pg) ＋ l

∑ (CLL×Vcc2)｝× 周波数 × 動作率

Pg ：　ゲート当たりの消費電力＊１［μW/MHz］

CLL ：　ファンアウト当たりの仮想負荷容量＊２［pF］

Vcc ：　電源電圧［V］

g ：　ゲート数

l ：　配線本数＊３

m ：　FFの総ゲート数

＊１：Pgの値は表 3.3.1を参照ください。

＊２：CLLの値は表 3.3.2を参照ください。

＊３：lの値は次式から算出して下さい。

（自動診断適用しない場合）

l = ( m / 5.7 + ( g - m ) / 1.9 ) × 1.12

（自動診断適用する場合）

l = ( m / 12.7 + ( g - m ) / 1.9 ) × 1.12

表 3.3.1　ゲート当たりの消費電力値

電源電圧仕様

5V 3.3V 2.0V 単位

HG73C ー 0.23 0.08 μW/MHz

表 3.3.2　ゲート規模当たりの仮想負荷容量値

ゲート規模

50k～100KG ～150KG ～200KG 単位

HG73C 0.069 0.073 0.074 pF


31

3.3.2　内部ゲートの消費電力計算式（HG75C）

　　（１）　詳細計算式

内部ゲートの消費電力（Pgate）は、次式で求められます。

　Pgate　＝　 G Gf−∑

(Pg×周波数×動作率) ＋

Gf∑ (Pfd×周波数(ﾃﾞｰﾀ出力)×動作率) ＋

Gf∑ (Pfc×周波数(ｸﾛｯｸ入力)×動作率) ＋

　　　L

∑ (CLL×Vcc2 ×周波数×動作率) ＋ 0.0072 × g 　

Pg ：　組合せゲートのゲート当たりの消費電力＊１

　　　　　　　　　　　　　　［μW/MHz］

Pfd ：　ＦＦデータ系部分のゲート当たりの消費電力＊１

　　　　　　　　　　　　　　［μW/MHz］

Pfc ：　ＦＦクロック系部分のゲート当たりの消費電力＊１

　　　　　　　　　　　　　　［μW/MHz］

CLL ：　配線当たりの仮想負荷容量＊２［pF］


G ：　総ゲート数

Gf ：　ＦＦの総ゲート数

l ：　配線本数＊３

＊１：Pg、 Pfd、Pfcの値は表 3.3.3を参照ください。

＊２：CLLの値は表 3.3.4を参照ください。

＊３：lの値は次式から算出して下さい。

　　　　(日立シフトスキャンを適用しない場合)

　　　　　　　　l = ( Gf / 6.3 + ( G - Gf ) / 2.2 ) × 1.1

　　　　(日立シフトスキャンを適用する場合)

l = ( Gf / 12.9 + ( G - Gf ) / 2.2 ) × 1.1


32

表 3.3.3　ゲート当たりの消費電力値

電源電圧ゲート当たりの消費電力＊１

仕様組合せゲート

(Pg)

FFﾃﾞｰﾀ系部分

(Pfd)

FFｸﾛｯｸ系部分

(Pfc)

単位

HG75C 1.8v 0.115 0.050 0.034 μW/MHz

(日立ｼﾌﾄｽｷｬﾝ

適用時)

0.115 0.063 0.017

　　　　　　　　　　　　　　＊１：表の値に（Vcc ２／1.8 ２）を掛けてから消費電力計算を行ってください。

表 3.3.4　配線当たりの仮想負荷容量値（CLL）

ゲート規模

0～10KG 10～100KG 100～500KG 単位

HG75C 0.042 0.044 0.050 pF


33

　　　（２）　総ゲート数からの換算計算式

設計の初期段階にて内部ゲートの消費電力を総ゲート数から概算する場合、内部ゲート

の消費電力（Pgate）は、次式で求められます。

なお、この式はクロックツリーの消費電力を含んでいますので、「３. ４クロックツリ

ーの消費電力」の計算は不要になります。

(日立シフトスキャンを適用しない場合)

Pgate+ct　＝ (0.0484×周波数×動作率＋ 0.0056×クロック周波数 ×

　　　　　　　動作率)　 × Vcc2 × G ＋ 0.0072 × G

(日立シフトスキャンを適用する場合)

Pgate+ct　＝ (0.0477×周波数×動作率＋ 0.0036×クロック周波数 ×

　動作率)　 × Vcc2 × G ＋ 0.0072 × G

Pgate + ct ：　(内部ゲート＋　クロックツリー)の消費電力

　　　　　　　　　　　　　　［μW/MHz］


G ：　総ゲート数


34

3.4　クロックツリーの消費電力クロックツリーの消費電力（P ct ）は、クロックツリージェネレータによりクロックツ

リーを生成した場合の消費電力です。

Pct　＝　N　×　(Pc ＋ Cc × Vcc2) × 周波数　× 動作率

＋ 0.0151　× N

N ＝ m / (f －1) (小数点以下切り上げ)

Pc ：　クロックバッファ当たりの消費電力＊１［μW/MHz ］

Cc ：　クロック配線当たりの仮想負荷容量＊１［pF］


N ：　クロックバッファ数

m ：　フリップフロップ数

f ：　クロックバッファの最大ファンアウト数の平均＊１

＊１：Pc、Cc、f の値は表 3.4.1を参照ください。

表 3.4.1　クロックツリー消費電力計算基礎値

電源電圧（V）

（

クロックバッファ当たり

の消費電力（μW/MHz）

クロック配線当たり

の仮想負荷容量（pF）

クロックバッファの平

均ファンアウト数

HG73C 3.3 1.33 0.44 12

HG75C 1.8 　0.46＊１ 0.30 12

　　　　　　　　　　＊１：表の値に（Vcc ２／1.8 ２）を掛けてから消費電力計算を行ってください。


35

3.5　入力/出力バッファの消費電力入力/ 出力バッファの消費電力は、各 I/ O バッファの消費電力の総和です。入力/ 出力バ

ッファの消費電力（Pin、 Pout ）は、次式で求められます。

Pin　＝　∑ (Pi＋CLin×Vcc2) × 周波数 × 動作率

Pout　＝　∑ (Po＋CLout×Vcc2) × 周波数 × 動作率

Pin ：　入力バッファの消費電力＊１［μW/MHz］

CLin ：　出力負荷容量［pF］

Pout ：　出力バッファの消費電力＊１［μW/MHz］

CLout ：　外部負荷容量［pF］

Vcc　：　電源電圧［V］

＊１：Pin、Pout の値は表 3.5.1を参照ください。

I/Oセルが決まっている場合はデータシートを参照下さい。

表 3.5.1　入力／出力バッファ消費電力パラメータ

電源電圧仕様入力バッファの消費電力

（Pi）　［μW/MHz］

入力バッファの消費電力

（Po）　［μW/MHz］

　 1mA 2mA 4mA 8mA

HG73C 3.3 44.5 105.2 109.3 114.2 ー

5.0 87.3 195.5 197.1 200.3 ー

HG75C 3.3 　21.6＊１ー 68.0 73.7 86.5

　　　　　　　　　　＊１：表の値に（Vcc ２／3.3 ２）を掛けてから消費電力計算を行ってください。


36

3.6　DC電流による消費電力出力バッファで直流的に外部負荷を駆動する場合のDC電流による消費電力（POH およ

びPOL ）は、次式で求められます。

POH　＝ ∑ ｛ (VccーVOH) × IOH｝

VOH ：　出力バッファのHighレベル出力電圧［V］

IOH ：　出力バッファのHighレベル出力電流［mA］


POL　＝　∑ (VOL × IOL)

VOL ：　出力バッファの Lowレベル出力電圧［V］

IOL ：　出力バッファの Lowレベル出力電流［mA］



37

3.7　パッケージの最大許容消費電力パッケージの最大許容消費電力（Pd ）は、パッケージの種類および周囲温度により決

まり、その値は次式により求められます。

Pd　＝　(Tj ー Ta) / θ ja

　

Tj ：　チップ内接合温度（最大 125℃）

Ta ：　周囲温度

θ ja：　パッケージの熱抵抗


38

4.　ピン配置設計

第 4章　目次

4.1 ピン配置の考え方.................................................................................................................................................................................41

4.2 ピン数見積り...........................................................................................................................................................................................43

4.3 出力同時変化対策.................................................................................................................................................................................44

4.4 水晶発振セルのピン配置..................................................................................................................................................................47

4.5 A/D、D/Aモジュール搭載時のピン配置.................................................................................................................................47

4.6 電源、GND端子の種類と使い方.................................................................................................................................................48

4.7 標準電源端子と追加電源端子........................................................................................................................................................50



4.7.3 電源/GND端子の配置 .......................................................................................................................57

4.8 基板実装上の注意事項.......................................................................................................................................................................58


40


41

4.1　ピン配置の考え方ピン配置を確定させるための基本的な考え方を次に示します。

（a）ノイズセンシティブな信号（クロック、リセット信号など）は、出力ピン（特に同時

変化する出力ピン）から離して配置してください。

ノイズセンシティブI/O 同時変化出力ピン

図 4.1.1　ノイズセンシティブ I/Oと出力同時変化ピン

（b）水晶発振用端子はあらかじめ各パッケージごとに指定されたピンに配置してください。

（c）アナログモジュールを搭載する場合は、モジュールごとに決められた位置に配置して

ください。（詳細は、各アナログモジュールのドキュメントを参照ください。）

（d）電源端子には、あらかじめ各バッケージごとに定められている標準電源端子がありま

す。（標準電源ピンの位置には信号ピンの配置は不可となっています。）これに加え

て C BI C 全体の消費電流の大きさ、出力同時変化条件により電源端子の追加が必要と

なります。（4.7項を参照）

（e）定常的に出力電流が流れる場合は、電源１本あたりに流せる最大許容値を越えないよ

うに電源を追加してください。


42

（f）複数電源仕様（レベルシフタ使用時）は、同一電源の I/ O 端子を隣接して配置してく

ださい。

5V系I/O 3V系I/O

図 4.1.2　複数電源仕様時のピン配置

（g）当社でサポートしているシフトスキャン、モジュールテスト、バウンダリスキャン　　

　　を適用する場合は専用のテストピンが必要です。但し、複数電源仕様の場合、原則と

してテスト専用ピンは、3V系 I/O群の中に配置してください。（図 4.1.3）

5V系 I/O群の中への配置となる場合は、当社までご相談ください。

5V系I/O

3V系I/O

テスト専用ピンテスト専用ピン

NG

5V系I/O

3V系I/O

テスト専用ピンテスト専用ピン

OK

図 4.1.3　テスト専用ピン配置例


43

4.2　ピン数見積りパッケージピン数を見積るときには、ユーザ使用ピン数とパッケージごとに決まった標

準電源ピン数だけでなく、I/ O セルの種類とその特性、出力の同時変化条件などを十分に

考慮して電源ピンの追加が必要です。

パッケージピン数≧ユーザ I/Oピン数＋電源ピン数＋テスト専用ピン

＋Vbbシステムピン※1

※１：　HG75Cシリーズの場合

詳細は「1.1（5）Vbbシステム」を参照ください。

なお、モジュールテストを適用する場合は、テストモード時のテスト用 I/O端子数が足

りていることを確認しておく必要があります。モジュールテスト適用時の検討事項につい

ての詳細は「8.　テスト設計」を参照ください。


44

4.3　出力同時変化対策多数の出力端子が同タイミング（20ns以内）で変化するとき電源/GNDラインの電流変

化が大きく、ラインのインダクタンス成分により電源/ GND にノイズが発生します。この

ノイズのため入力レベル（VIHあるいは、VIL）の特性悪化（入力ノイズ）や出力端子に不

要なスパイク（出力ノイズ）が発生してシステムを誤動作させる場合があります。これを

最小限に抑えるために次のような対策を行なう必要があります。

（a）実装基板上の電源/GNDの強化

ノイズを抑えるために実装基板上の電源/ GND 配線を太く短くなるような設計を行な

ってください。

（b）出力バッファタイプおよび電源タイプの選択

出力バッファタイプには、 Noise Isolated I/OタイプとConventional I/Oタイプとがあり

ます。（図 4.3.1）

Noise Isolated I/Oタイプはスイッチング電流用電源（出力AC用電源）と定常電流用電

源（出力 DC 用電源）とが分離されており、スイッチングによる AC 電源ノイズが静

止出力（出力DC用電源）に伝わらないように設計されています。

Conventional I/Oタイプは LSIの電源本数を低減するため、スイッチング電流用電源と

定常電流用電源に出力AC用電源を使用するように設計されています。

コア用電源コア用GND

出力AC用電源出力AC用GND

出力DC用電源出力DC用GND

NoiseIsolatated I/Oタイプ（出力バッファ）

Conventional I/Oタイプ（出力バッファ）

Output Pad Output Pad

図 4.3.1　出力バッファタイプの構成例

Conventional I/Oタイプの中には、出力の変化点を緩やかにすることでスイッチングノ

イズの発生を最小限に抑えるスルーレート I/Oタイプがあります。（図 4.3.2）


45

出力信号

H

Lノーマル I/O

スルーレート I/O

図 4.3.2　スルーレート I/Oタイプの出力特性例

電源タイプとは異種電源種（コア用電源、出力 DC 用電源、出力 AC 用電源）の共用

方法を示し、以下の４種類があります。（図 4.3.3）

完全分離型　　：コア用電源、出力DC用電源、出力AC 用電源のそれぞれが完全に

　　　　　　　分離されているタイプです。

出力AC分離型：コア用電源および出力DC用電源が共用され、出力AC電源のみが分

　　　　　　　離されているタイプです。

コア分離型　　：出力DC用電源および出力AC用電源が共用され、コア用電源のみ

　　　　　　　が分離されているタイプです。

完全共用型　　：コア用電源、出力DC用電源、出力AC 用電源の全てが共用されて

　　　　　　　いるタイプです。

各、電源/ GND セルの詳細については、「4 .6 電源、G ND 端子の種類と使い方」を参

照ください。

PVxxI（電源）

コア用電源コア用GND

出力AC用電源出力AC用GND

出力DC用電源出力DC用GND

PVxxI（GND）

PVxxA（電源）

PVxxA（GND）

PVxxD（電源）

PVxxD（GND）

PVxxB（電源）

PVxxB（GND）

PVxxE（電源）

PVxxE（GND）

PVxxF（電源）

PVxxF（GND）

完全分離型

出力AC分離型コア分離型完全共用型

図 4.3.3　電源タイプの構成例


46

出力バッファタイプと電源タイプとの組合せによって、得られるノイズ低減効果が異

なりますので、目的に応じてそれぞれを選択してください。

出力バッファタイプと電源タイプとの組合せによるノイズ低減効果については、表

4.3.1を参照ください。

表 4.3.1　出力バッファタイプ/電源タイプの組合せによるノイズ低減効果

出力ﾉｲｽﾞ低減効果入力ﾉｲｽﾞ低減効果

LSIの電源

ﾋﾟﾝ数

電源ﾀｲﾌﾟ Conventional I/O Noise

Isolated

Conventional I/O Noise

Isolated

ﾉｰﾏﾙ I/O ｽﾙｰﾚｰﾄ I/O I/O ﾉｰﾏﾙ I/O ｽﾙｰﾚｰﾄ I/O I/O

多完全分離型 × △ ○ ○ ○ ○

出力 AC分離型 × △ ○ ○ ○ ○

コア分離型 × △ × × ○/△※1 ×

少完全共用型 × △ × × △ ×

○：効果あり

△：やや効果あり

×：効果なし

＊１：HG73Cシリーズで内部論理部の電源電圧および I/O部の電源電圧が 3.3Vの場合のみ（コア

　　　用電源が入力バッファ部の駆動用電源を兼用するため “○”となります）。

（c）ピン配置上での対策

同時変化出力端子の周辺でノイズが発生してもその影響を受けにくくするために、ノ

イズセンシティブな信号端子を同時変化出力端子群から遠ざけて配置してください。

（d）電源/GND端子の追加

Vc c/ GND 端子を追加することにより、等価的にインダクタンスを低減してください

（スイッチング電流の分散化）。また、ノイズ発生が許されない端子周辺の Vc c/ GND

を強化してください。

日立CBICのピン配置およびVcc/GND端子の追加方法については、「4.7 標準電源端子

と追加電源端子」を参照ください。


47

4.4　水晶発振セルのピン配置水晶発振回路を搭載する場合は以下の点に注意してください。

（a）　水晶発振セルを配置する位置はあらかじめパッケージごとに決められています。使

用するパッケージのピン配置指定表を参照ください。

（b）　QFPパッケージの場合、同一辺に 2ケ以上の発振回路を配置しないでください。

（c）　水晶発振用端子の両側をGNDで囲んでください。配置するGNDの種類は、コア用

のGNDを配置してください。

4.5　A/D、D/Aモジュール搭載時のピン配置搭載するA/D、D/Aモジュールによって推奨するピン配置位置が変わります。各モジュ

ールのドキュメントを参照ください。


48

4.6　電源、GND端子の種類と使い方当社CBICでは、出力バッファのスイッチングで発生するノイズの影響を押えるために

コア部（内部論理部+入力バッファ部）用と出力バッファ用の電源を分けています。

当社CBICの電源、GNDには、表 4.6.1、表 4.6.2に示すような種類を用意しています。

消費電力、I/O端子の動作仕様により適切な電源の種類を使用してください。

電源セル名において P V に続く１桁目の数字は I/ O 部を、２桁目は印加電圧を、および

末尾は電源の供給先を表わしています。例えば電源セル名が P V53I の場合、5V 系 I/ O 群

の中に配置され、3.3Vの電圧を印加するコア用電源セルであることを表わします。　

各電源、GNDセルの詳細は各シリーズのセルライブラリドキュメントを参照ください。

表 4.6.1　電源/GNDの種類（HG73Cシリーズ）

電源電圧仕様電源種類（セル名）

内部論理部 I/O部コア用出力ﾊﾞｯﾌｧ

(AC)用

出力ﾊﾞｯﾌｧ

(DC)用

コア


(DC)

兼用


(AC/DC)

用

コア


(AC/DC)

兼用

PLL用

3.3V 3.3V PV33I＊１

PV30I

PV33A

PV30A

PV33D

PV30D

PV33B

PV30B

PV33E

PV30E

PV33F

PV30F

PV33M

PV30M

5.0V PV53I

PV50I

PV55A

PV50A

PV55D＊１

PV50D

ー

PV50B

PV55E

PV50E

ー

PV50F

PV53M

PV50M

2.0V 3.0V PV32I

PV30I

PV33A

PV30A

PV33D＊１

PV30D

ー

ー

PV33E

PV30E

ー

ー

TBD

＊１：入力バッファ部の駆動用電源を兼用します。

表 4.6.2　電源/GNDの種類（HG75Cシリーズ）

電源電圧仕様電源種類（セル名）

内部

論理部

I/O部コア用出力ﾊﾞｯﾌｧ

(AC)用


(DC)用

コア


(DC)

兼用


(AC/DC)用

コア


(AC/DC)

兼用

PLL

用

Vbb

ｼｽﾃﾑ用

＊２

1.8V 3.3V PV32I

PV30I

PV33A

PV30A

PV33D＊１

PV30D

ー

ー

PV33E＊１

PV30E

ー

ー

TBD PV33VD

＊１：入力バッファ部の駆動用電源を兼用します。

＊２：出力バッファの DC 電源を兼用しています。詳細は、「4. 7.2 電源/ GND 端子の必要本数

（HG75C）」を参照ください。


49

表 4 .6 . 1 および表 4 .6 . 2 に示す電源セルの選択にあたっては、使用する電源タイプに応

じて表 4.6.3の中から選択してください。

電源タイプの選択にあたっては「4.3　出力同時変化対策」を参照ください。

表 4.6.3　電源タイプによる電源セルの選択

電源種類（セル名）

電源タイプコア用出力バッファ備考

DC用 AC用

完全分離型 PVxxI PVxxD PVxxA 推奨

出力 AC分離型 PVxxB PVxxA 出力 DC電流が大きい場合、コア

用電源に影響をおよぼす

コア分離型 PVxxI PVxxE 出力同時変化により、他の出力に

ノイズ発生の可能性あり

完全共用型＊1 PVxxF 入力/出力ノイズの影響大

＊１：CCI（カレンダクロック）モジュール等、主電源から分離された小規模回路ブロックに対し

　　　て供給する電源として使用するものです。


50

4.7　標準電源端子と追加電源端子各パッケージ毎に標準電源端子の位置が決まっています。各パッケージの標準電源位置

については、当社窓口までお問い合わせください。

ピン配置を決める際には、次の観点から必要な電源本数、電源配置を検討してください。

4.7.1　電源/GND端子の必要本数（HG73C）C BI C が必要とする電源の本数は、内部論理回路部と I/ O バッファ部のそれぞれの消費

電流により決まります。また、出力バッファ用電源は、出力の同時変化本数により追加す

る必要があります。レベルシフタ搭載する場合は、各インタフェースレベルの I/Oごとに

電源ピン数を計算してください。

（１）コア用電源本数ユーザモジュールと日立提供モジュールの消費電力見積りの値をもとにコア用電源の

本数を算出してください。消費電流の計算方法は、「3.　消費電力計算」を参照してくだ

さい。

内部論理回路部の合計消費電流が 45mAごとに電源/GND端子が必要となります。

コア電源ペア数　＝　（コア部電流）［mA］　÷　４５［mA］

（２）出力バッファ用電源本数出力バッファ用電源の種類としてDC用とAC用の２種類があります。

（a）DC用電源ペア数

Pull-up、Pull-down抵抗付き I/Oバッファの電流値は各バッファの電気的特性を参照く

ださい。

（DC用電源ペア数）　　　　　＝（出力バッファのDC電流値）　÷　４５［mA］

（出力バッファのDC電流値）＝Σ（IOH又は IOL）max 　×　0.7

　　　　　　　　　　　　　　＋Σ（Pull-up電流値）＋Σ（Pull-down電流値）［mA］


51

（b）AC用電源ペア数

出力バッファのスイッチング時にこのAC電源から電流を供給します。

（AC用電源ペア数）＝（出力バッファの AC電流値）　÷　４５［mA］

（出力バッファのAC電流値）＝Σ（PO/V＋CV）f

Ｐ O ：１バッファ当りの消費電力(各 I/Oバッファのセルドキュメントを参照)

Ｖ　：電源電圧（V）

Ｃ　：外部負荷容量

ｆ　：動作周波数（MHz）

（３）出力同時変化に対する電源本数表 4 .7 . 1 に出力バッファの駆動能力に応じた等価バッファ数を示します。同時変化する

出力バッファの総等価バッファ数が表 4 .7 . 2 の値を超えないように電源本数を確保してく

ださい。

表 4.7.1　等価バッファ数（3.3V　I/Oの場合＊１）

等価バッファ数

出力バッファタイプ Noise Isolated I/O Conventional I/O

ノーマル I/O スルーレート I/O

×1 1.0 2.0 ―

CMOS ×2 1.5 2.0 ―

×3 2.0 3.0 ―

1mA 2.0 2.0 ―

TTL 2mA 3.0 3.0 ―

4mA 4.0 4.0 4.5＊２

＊１：　5V I/Oは上記の等価バッファ数を 1.5倍してください。

＊２：　本値のみ 5V I/Oの場合となっていますので、等価バッファ数を 1.5倍しないでください。


52

表 4.7.2　同時変化に対する最大総等価バッファ数

電源種類 I/Oバッファタイプ GND-GND間、VCC-VCC間

Noise Isolated I/O Σ等価バッファ数　＜　50

AC用 Conventional I/O Σ等価バッファ数　＜　50

スルーレート I/O Σ等価バッファ数　＜　50

DC用 Noise Isolated I/O Σ等価バッファ数　＜　100

（４）アナログ、PLLモジュール搭載する場合アナログ（A/D、D/A変換器）モジュール、PLLモジュールには専用電源が必要です。

詳細検討は、各モジュールの個別ドキュメントを参照ください。


53

4.7.2　電源/GND端子の必要本数（HG75C）C BI C が必要とする電源の本数は、内部論理回路部と I/ O バッファ部のそれぞれの消費

電流により決まります。また、出力バッファ用電源は、出力の同時変化本数により追加す

る必要があります。レベルシフタ搭載する場合は、各インタフェースレベルの I/Oごとに

電源ピン数を計算してください。

（１）コア用電源本数ユーザモジュールと日立提供モジュールの消費電力見積りの値をもとにコア用電源の

本数を算出してください。消費電流の計算方法は、「3.　消費電力計算」を参照してくだ

さい。

内部論理回路部の合計消費電流が 32mAごとに電源/GND端子が必要となります。

コア電源ペア数　＝　（コア部電流）［mA］　÷　３２［mA］

コア用電源配線のインピーダンスを下げるため、コア用電源の配置には以下の点に注意

が必要です。

（ａ）コア用電源位置はチップの中心線に対して、同一電源種が対称となるように配置

　　する必要があります。（図 4.7.1）

（ｂ）チップのX辺に並ぶコア用電源端子数と、Y辺に並ぶコア用電源端子数の比率は、

　　下記の範囲内となるようにコア用電源本数を割り振る必要があります。

　　　チップ内のセル列に対して平行関係となる辺がX辺、垂直関係となる辺がY辺

となります。（図 4.7.1）

X辺のコア用電源数：Y辺のコア用電源数　＝　１：（１～３）

　　　　　　　　　　　　　　　　　　　　　　　　　　　　推奨値　＝　１：２


54

Y辺

X辺

中心線

中心線

セル列

コア用電源(VCC)

コア用電源(GND)

同一電源種

同一電源種

図 4.7.1　コア用電源推奨配置例

パッケージピンに対するX辺、Y辺につきましては、ご使用になるパッケージおよびチ

ップに搭載するモジュールの仕様によって異なりますので、当社窓口までお問い合わせく

ださい。

（２）出力バッファ用電源本数出力バッファ用電源の種類としてDC用とAC用の２種類があります。

（a）DC用電源ペア数

Pull-up、Pull-down抵抗付き I/Oバッファの電流値は各バッファの電気的特性を参照く

ださい。

（DC用電源ペア数）　　　　　＝（出力バッファのDC電流値）　÷　６４［mA］

（出力バッファのDC電流値）＝Σ（IOH又は IOL）max 　×　0.7

　　　　　　　　　　　　　　＋Σ（Pull-up電流値）＋Σ（Pull-down電流値）［mA］


55

（b）AC用電源ペア数

出力バッファのスイッチング時にこのAC電源から電流を供給します。

（AC用電源ペア数）＝（出力バッファの AC電流値）　÷　６４［mA］

（出力バッファのAC電流値）＝Σ（PO/V＋CV）f

Ｐ O ：１バッファ当りの消費電力(各 I/Oバッファのセルドキュメントを参照)

Ｖ　：電源電圧（V）

Ｃ　：外部負荷容量

ｆ　：動作周波数（MHz）

（３）Vbbシステム用 3.3V電源本数Vbbシステム用として 3.3V電源が 1本必要となります。

3.3V 電源は出力バッファのDC用電源を兼用していますので、出力バッファのDC用電

源セル（PV33D）の内 1本を、Vbbシステム用 3.3V電源セル（PV33VD）としてください。

（４）出力同時変化に対する電源本数表 4 .7 . 3 に出力バッファの駆動能力に応じた等価バッファ数を示します。同時変化する

出力バッファの総等価バッファ数が表 4 .7 . 4 の値を超えないように電源本数を確保してく

ださい。

表 4.7.3　等価バッファ数（3.3V　I/Oの場合）

出力バッファ等価バッファ数

の駆動能力 Noise Isolated I/O Conventional I/O

ノーマル I/O スルーレート I/O

2mA 2.0 2.0 ー

4mA 3.0 3.0 2.5

8mA 4.0 4.0 3.5


56

表 4.7.4　同時変化に対する最大総等価バッファ数

電源種類 I/Oバッファタイプ GND-GND間、VCC-VCC間

Noise Isolated I/O Σ等価バッファ数　＜　50

AC用 Conventional I/O Σ等価バッファ数　＜　50

スルーレート I/O Σ等価バッファ数　＜　50

DC用 Noise Isolated I/O Σ等価バッファ数　＜　100

（５）アナログ、PLLモジュール搭載する場合アナログ（A/D、D/A変換器）モジュール、PLLモジュールには専用電源が必要です。

詳細検討は、各モジュールの個別ドキュメントをご参照ください。


57

4.7.3　電源/GND端子の配置

（１）標準電源ピン各 LSIパッケージごとにあらかじめ標準電源ピンの位置が決まっています。この標準電

源ピンにはコア用電源および、I/Oバッファ用電源で使用する電源/GNDセルを一組以上割

り当ててください。

（２）水晶発振回路用端子水晶発振回路を使用する場合には、パッケージに応じてXIN、XOUTの位置が固定とな

ります。また、水晶発振回路用端子の隣には GND 端子もしくは動作周波数の低い入力信

号端子を設定してください。なお、水晶発振回路を 2個以上搭載する場合は事前に当社ま

でご相談ください。

（３）レベルシフト I/O端子複数電源仕様のピン配置を確定する際には、電源電圧の異なる I/O端子群の境界部にそ

れぞれの I/O用の電源/GNDセルを配置してください。

I/ O 用の電源/ GND セルは、「4 .6 　電源、G ND 端子の種類と使い方」の中の表 4. 6.3 で

選択した電源タイプに応じて、

・完全分離型の場合は、PVxxD

・出力AC分離型の場合は、PVxxB

・コア分離型の場合は、PVxxE

を配置するようにしてください。

5V I/O端子

3V I/O端子

3V I/O端子

｝｝

｝｝

3V I/O用電源、GND




図 4.7.2　5V/3Vの 2電源仕様時のピン配置例


58

4.8　基板実装上の注意事項

（１）NCピン実装基板設計の際、NC ピンは信号中継点として使用しないでください。必ずオープン

にしてください。特にシフトスキャン、モジュールテストを適用する場合は、テストピン

がNCピンに優先的に割り当てられることがあります。

（２）テスト専用端子当社でサポートしているシフトスキャン、モジュールテスト、バウンダリスキャンを適

用する場合は、専用のテストピンがあります。基板実装上、これらのテスト専用ピンを電

源（Vcc）などに接続しておく必要があります。詳細は、「8.1　テスト容易化設計」を参

照ください。

（３）Vcc/GND端子すべての Vc c、GND 端子は、必ず基板上でそれぞれの電源、GND ラインに接続してく

ださい。

（４）その他パッケージの基板実装にあたっての注意事項については、「面実装型パッケージ実装マ

ニュアル」を参照ください。

5.　ユーザモジュール設計

第 5章　目次

5.1 論理回路設計...........................................................................................................................................................................................61

5.1.1 セルライブラリの分類 .....................................................................................................................61

5.1.2 フリップフロップの使い方 ...........................................................................................................61

5.1.3 同期化設計 ..............................................................................................................................................62

5.1.4 ハザードの防止 ....................................................................................................................................63

5.1.5 クロック信号の設計 ..........................................................................................................................65

5.1.6 バスラインの構成 ...............................................................................................................................75

5.1.7 最大ファンアウトと最大トランジション .............................................................................79

5.1.8 設計上の注意事項 ...............................................................................................................................80


60


61

5.1　論理回路設計

5.1.1　セルライブラリの分類当社のCBIC用セルライブラリは各プロセス世代毎に用意しています。このセルライブ

ラリの機能、特性などを記述したドキュメント「日立セルベース ICセルライブラリ」は、

各シリーズ、電源電圧仕様ごとに用意されています。

ユーザモジュールを設計するために必要なセルライブラリは、内部セルと I/Oバッファ

セルです。内部セルライブラリは HC OS xxx（Hi t ac hi C ore ce l l l i brar y S eri e s）といい、I/ O

バッファセルライブラリは HI OSxxx（Hi t ac hi Input Out put ce l l l i brar y S eri e s）という名称で

す。xxxは、プロセスの世代などの製品展開のシリーズ名を示しています。

セルライブラリの詳細は、各シリーズの「日立セルベース I C セルライブラリ」をご覧

ください。

各シリーズのセルライブラリは、当社の EDAツールのみでなく、市販の EDAツール上

でも使用できます。ツールの種類によっては、セルライブラリのリリース時期が異なりま

すので開発を始める前に当社窓口までご確認ください。

5.1.2　フリップフロップの使い方フリップフロップ(F / F) 、ラッチ類を使用する場合は、セットアップ/ ホールドタイムな

どの各セル毎に指定されたタイミングを満足するように設計してください。これらのタイ

ミング値は各セルの入力端子で見たときの typ.条件の最小値で規定した値です。ワースト

条件ではバラツキ係数(m a x.)との積をとります。また外部端子での条件は、入力バッファ

から F/F、ラッチまでのゲート遅延時間のバラツキも考慮する必要があります。

一般に論理設計の初期段階でタイミングのチェックを詳細に行うことは現実的ではあ

りません。ディレイ値付きの論理シミュレーションにて F /F 、ラッチ回路のクロック幅、

セットアップタイム、ホールドタイムなどのタイミングをチェックしてください。

プリセット/クリア付き F/Fのプリセット、クリアが同時に入力されることは問題ありま

せんが同時に解除されることは禁止です。詳細は、各セルライブラリのドキュメントを参

照ください。


62

5.1.3　同期化設計論理回路設計においては、同期化設計を行うことを推奨します。同期化設計を行うこと

でゲートのディレイによって発生するタイミングの問題を単純化（セットアップタイムと

ホールドタイムの問題へ置換え）することができます。（図 5.1.1）

併せて、同期化設計の際には、クロックツリージェネレータを使用してクロックツリー

を生成してください。クロックツリージェネレータについては「5 .1 . 5　クロック信号の

設計（2）クロックツリージェネレータ」を参照ください。

クロックツリージェネレータは、各 F/F間でのクロックスキューを抑えるために使用し

ます。ただし、その性能は対象となる回路構成に依存しますので、必ずしも均一の結果が

得られるとは限りません。したがって、高速システムではセットアップ/ホールドタイム、

低速システムでもホールドタイムが十分であるかを、確認することが重要となります。

D Q

CP QN

D Q

CP QN

D Q

CP QN

データ

クロック

D Q

CP QN

D Q

CP QN

D Q

CP QN

gluelogic

gluelogic

データ

gluelogic

クロック

１２

クロック１

クロック２

データ２

データ１

ホールドタイムセットアップタイム

図 5.1.1　同期化設計


63

5.1.4　ハザードの防止F /F を使用する場合、クロック入力の論理的なヒゲ、すなわちクロック、クリアなどの

パルス幅、セットアップタイム、ホールドタイムなどに注意が必要です。テスト用に回路

を追加する場合にも、上記の各タイミングの設計に注意してください。

（１）クロック入力のヒゲの防止一般に多入力の論理ゲートの入力が同時に変化すれば、その出力に必ずヒゲが発生する

と考えてください。ただし、シミュレーションの精度によっては、このヒゲが現れないこ

ともあります。論理設計の段階で十分注意してください。

タイミング間の位相差が小さい場合も配線の負荷条件によってはヒゲが発生しやすく

なります。そのため各パスの遅延時間を十分考慮してください。

図5.1.2にクロック入力とヒゲの対策例を示します。ここでは、ヒゲの発生しやすいAND

ゲート A を NOR ゲート B に置き換えることによって論理的にヒゲの発生しにくい回路構

成を実現しています。

D

CP

Q

QNCDN

D

CP

Q

QNCDN D

CP

Q

QNCDN

D

CP

Q

QN

CDN

　CLK

CLK

Q

CK

CK

CLK

CLK

Q

CK

CKA B

図 5.1.2　クロック入力のヒゲ

（２）同期カウンタ同期カウンタであっても各ビットの出力はそれぞれ F /F の特性バラツキ、F /F 間の配線

長、負荷条件の違い、あるいは配線上の信号取り出し位置の差によりディレイの違いが発

生します。厳密に同位相にはなりません。図 5.1.3では、RSラッチの入力信号にヒゲが発

生して誤動作する場合があります。F /F などで同期させて受ける工夫などが必要です。シ

ミュレーションによる検証は必要ですがシミュレーションの精度によっては細いヒゲが

現れないこともありますので注意が必要です。


64

D

CP

Q

QN

D

CP

Q

QN

D

CP

Q

QN

D

CP

Q

QN

S

R

Q

QN

CK

ヒゲが発生してRSラッチが�誤動作する場合があります。�

図 5.1.3　同期カウンタ

（３）反射/リンギング（入出力バッファの切り替え時）反射やリンギングは LSIの出力インピーダンスと配線の特性（終端）インピーダンスと

不整合によって出力波形が歪んだり、L、C 、R 成分によって振動を起こす現象です。図

5.1.4のように入出力共通バッファAで出力した信号をそのままラッチ、F/Fなどのクロッ

ク、クリア、プリセット信号として使用される場合はノイズに対しての注意が必要です。

D

CP

Q

QN

A

B

クロック�

誤動作�

反射／リンギング�

図 5.1.4　I/Oバッファの例


65

5.1.5　クロック信号の設計クロック信号の設計にあたっては、次の方法があります。それぞれの設計手法での注意

点を説明します。

クロック信号に対しては、クロック専用ドライバを使用してください。

（１）水晶発振セル用途に応じて各種の水晶発振用セルを準備しています。

表 5.1.1　水晶発振セル一覧

発振周波数発振停止機能帰還抵抗備　考

32KHz 有内蔵時計/ローパワー

2～16MHz 有内蔵

2～20MHz 有内蔵 SH-1、 H8S 、SH-3マイコンコア用＊

2～20MHz 無外付け要ゲートアレイコンパチ

＊：　マイコンコア用クロック以外の用途にも使用できます。

（a）32KHz発振セル

外付け部品は、システムに必要な時計精度、周波数調整範囲などを考慮し、最適なも

のを選んで使用してください。

OSC2

GNDOSC1

GNDまたは、低周波の入力信号を設定してください

Ｖcc

Rd

Ci Ci

図 5.1.5　水晶発振回路（32KHz）


66

（b）マイコンコア用発振セル（発振停止機能付き）

マイコンコアにクロックを供給するために用意したセルですが、ユーザモジュールの

クロックとしても使用できます。

XTAL

GNDEXTAL


Ｖcc

Rd

Ci Ci

図 5.1.6　水晶発振回路（マイコンコア用）

（c）2～20MHz発振セル（発振停止機能無し）

発振停止機能がなく外部に帰還抵抗が必要なタイプです。

XOUT

GNDXIN


Ｖcc

RfCi Ci

図 5.1.7　水晶発振回路

外付け部品の定数 R f、C i、R d は発振周波数、振動子パラメータおよび発振セル特性に

よって決まります。最終的には、サンプルで評価し、最適値に合わせ込んでください。


67

（２）クロックツリージェネレータクロックツリージェネレータは、あらかじめ指定したスタートポイント（R oot- Pi n）か

らエンドポイント（Leaf-Pin）までの対象範囲に対してクロックツリーを生成します。

対象範囲のエンドポイントは、通常フリップフロップ（F /F ）のクロック入力もしくは

ラッチのイネーブル入力が設定されます。クロックツリーの対象から除外したい部分

（Excluded-Pin）がある場合は、別途指定してください。

F/F

SEL

F/F

F/F

F/F

F/F

F/F

クロックツリー対象

　Root Pin（出力ピンに指定してください。）

Leaf Pin(F/Fのクロックピン)

F/F

クロックピンをExcluded Pin として指定することでクロックツリー対象から除外されます。

Excluded Pin指定

図 5.1.8　クロックツリー対象範囲の指定


68

（３）クロックツリージェネレータ適用上の注意事項クロックツリージェネレータの適用にあたっては、下記の点に注意してください。

（a）遅延セルを使用している場合

F/Fの前段に遅延用のゲートが挿入されている場合は、遅延用ゲートの入力点（図 5.1.9

の A 点）に対して Le af- Pi n または、Exc lude d-P in の指定を行ってください。これを指定し

ない（F /F のクロック入力をエンドポイントとした）場合は、遅延用ゲート分の遅延時間

が無効となります。

（A点）

F/F

F/F

Root pin

F/F

F/F

遅延セル

図 5.1.9　クロックツリー対象範囲に遅延用ゲートが含まれている例

（b）コンパイルドメモリ、アナログモジュールにクロックツリーを接続する場合

コンパイルドメモリ、アナログモジュールに対しては、必ず Leaf-Pinまたは、Excluded-Pin

の指定を行ってください。（図 5.1.10）

RAMモジュール

BS

out

Root Pin

Leaf Pin

図 5.1.10　クロックツリーをRAMモジュールへ接続した例


69

（c）F/Fのクロック入力にセレクタの出力が接続される場合

セレクタの入力に対しては、Le af- Pi n または、Exc lude d-P in の指定を行ってください。

（図 5.1.11（a））このとき、セレクタから F/Fまではクロックツリーの対象外となります。

F/Fまでのタイミングを考慮する必要がある場合は、図 5.1.11（b）の回路構成を推奨しま

す。

セレクタ

i0

i1S

Z F/F

CNT2

CNT1CLK

F/F

CNT1

CNT2

CLK

Leaf PinLeaf Pin

（a）（b）

図 5.1.11　F/Fのクロック入力にセレクタを接続している例

（d）スタートポイント（Root-Pin）がマルチドライブ構成である場合

図 5 .1 . 12 に示すようにマルチドライブとなっている点を R oot- Pi n として指定すること

はできません。この場合は、B点をRoot-Pinに指定してください。

Root Pin指定（B点）

Root Pin指定（A点）

図 5.1.12　マルチドライブ構成に対するクロックツリー指定例


70

（e）複数のクロック信号が１つのセルに入力されている場合１

2 系統のクロックラインを考慮してクロックツリーを生成することはできません。この

場合、次の方法で問題を回避してください。（図 5.1.13）

・どちらか一方のクロック（A 点または B 点）を R oot- Pi n とし、もう一方を Le af- Pi n

に指定してください。

・A点およびB点を Leaf-Pinとし、その出力（C点）をRoot-Pinに指定してください。

セレクタ

i0

i1S

Z

（A点）

（B点）

（C点）CLK1

CLK2

図 5.1.13　複数クロックがセレクタに接続している例（１）

（f）複数のクロック信号が１つのセルに入力されている場合２

A点またはB点のどちらか一方を Excluded-Pinに指定してください。（図 5.1.14）

セレクタ

i0

i1S

Z

（A点）

（B点）

CLk

図 5.1.14　複数クロックがセレクタに接続している例（２）

（g）クロックツリー対象範囲内にEOR/ENORが存在する場合

EOR/ENORセルがクロックツリー対象内にある場合は、クロックツリー生成ができませ

ん。EOR/ENORの入力を Leaf-Pinとして指定してください。（図 5.1.15）

Leaf Pin指定

図 5.1.15　EOR/ENORに対するクロックツリー指定の禁止


71

（h）クロックツリー対象範囲内に 3ステートバッファが存在する場合

3 ステートバッファがクロックツリーの対象内にある場合、クロックツリー生成ができ

ません。クロックツリーの対象から除外してください。（図 5.1.16）

CLK

図 5.1.16　3ステートバッファに対するクロックツリー指定の禁止

（i）F/F、ラッチのクロック入力、組み合わせ論理以外にツリーが接続されている場合

図 5 .1 . 17 （a ）（b ）に示す A 点、B 点を Le af- Pi n または、Exc lude d-P in に指定してくだ

さい。ただし、図 5.1.17（c）に示すような回路構成の場合は、C点で Excluded-Pinに指定

できません。このとき、前段のゲート部でエラーとなります。こうした場合は、D点で指

定する様にしてください。

Leaf Pin指定（A点） Leaf Pin指定（B点）

D

CP

Q

D

CP

Q

他のクロックへ

他のクロックへ

Excluded Pinに指定（D点）

Excluded Pinに指定（C点）

Ｉ／Ｏバッファ

Leaf Pin指定（c点）

Leaf Pin指定（c点）

（a）I/Oバッファへのクロックツリー指定（b）F/Fのデータ入力へのクロックツリー指定

（c）Excluded-Pin指定箇所の可否

図 5.1.17　F/F、ラッチのクロック入力、組み合わせ論理以外へのクロックツリー指定


72

（j）ラッチのイネーブル信号が固定されている場合

クロックツリー対象範囲に図 5.1.18のような論理（Dラッチのイネーブル端子を固定し

データがスルーの状態）が含まれている場合、クロックツリーは、通常のバッファセルと

同じ扱いとなります。クロックツリー生成上は、とくに問題ありません。

D

E

QVcc

図 5.1.18　ラッチセルのイネーブルを固定した場合のクロックツリー生成

（k）Root-PinとExcluded-Pin間で奇数個のインバータが存在する場合

R oot- Pi n を指定したピンから Exc lude d-P in を指定するピンまでの間に奇数個のインバー

タが存在する場合は、Excluded-Pinとして指定できません。したがって、図 5.1.19に示す

ように、Root-Pinと Excluded-Pinの間に奇数個のインバータが存在する場合、Excluded-Pin

として指定したいピン（A点）の前段にインバータを挿入し、挿入したインバータの入力

ピン（B点）を Excluded- Pin に指定する必要があります。

Excluded Pinに指定（A点）

D

CP

Q

インバータを追加してその入力にExcluded Pinを指定（B点）

D

CP

Q

Root Pin Root Pin

Excluded Pinに指定

D

CP

Q

Root Pin

偶数個のインバータ

（A点）

図 5.1.19　Excluded-Pin指定上の注意点（1）


73

（l）同一のバッファで駆動されている複数のゲート全てに対して E xclud e d-P in を指定す

る場合

個々のゲートの入力ピンに対して Excluded-Pinを指定すると、クロックツリー生成後の

ネットからゲートを駆動しているバッファが削除されてしまいますので、注意が必要です。

バッファの削除を防ぐためには、Exc lude d-P in の指定は個々のゲートの入力ピンに対して

ではなく、バッファの入力ピンに対して行ってください。（図 5.1.20）


D

CP

Q

Root Pin

×3

D

CP

Q

Root Pin

クロックツリー生成


D

CP

Q

Root Pin

×3

クロックツリー生成

D

CP

Q

Root Pin

×3

バッファ削除防止×３駆動能力バッファ削除

図 5.1.20　Excluded-Pin指定上の注意点（2）

（m）GatedClockを使用する場合

スキューを抑えたツリー生成を行うためクロックラインに使用する Ga te dC loc k 用セル

は、下記に示すセルを使用して下さい。

　　an02d2, an02d3, an02e2, an02e3, or02d2, or02d3, or02e2, or02e3

（n）クロック専用ドライバー

HG75C シリーズでは、下記に示すクロック専用ドライバーをクロックツリージェネレ

ータに登録してあります。止むを得ずクロック設計に人手が介入する場合、下記セルを使

用してください。

　　クロック専用バッファ　　：　ckni01d2, ckni01d3, ckni01d4

　　クロック専用インバータ　：　ckin01d2, ckini01d3, ckin01d4


74

（４）PLL（Phase Locked Loop）モジュール高速なクロックを使用するLSIではチップ外部から所定のデューティ比を確保したクロ

ックを直接入力することが困難であるだけでなく、基板上に高速なクロックを配線するこ

とが難しくなってきました。このため LSI内部の PLL回路を搭載するケースが増えていま

す。PLLによって外部から入力したクロックを逓倍しチップ内に高速かつ安定したデュー

ティ比のクロックを供給します。

PLLでは、外部からの入力クロックに内部の高速なクロックを同期化し内部クロックの

周波数をロックさせるためチップ内部に分配したクロックを P LL にフィードバックする

ようにしています。PLLの詳細な仕様はシリーズにより異なっています。PLLご使用の際

は当社までご相談ください。

1/A

1/B

XTALiCLKPLL

PLLモジュール�

FBi

クロックドライバ�

（Fout）�

Fout＝(B/A)・Fin

（Fin）�

分周器�外部クロック入力�

図 5.1.21　PLLの使用例


75

5.1.6　バスラインの構成通常、ゲートの出力同士を結線することは禁止されています。しかし内部 3ステート出

力ゲートでバスラインを構成する場合には、出力信号同士を結線することができます。こ

のときのタイミング設計上の留意事項は以下のとおりです。

・　同時に 2 ケ以上のゲートが“ON”しないこと。これに違反すると“ON”した 2 ケの

ゲートを通して貫通電流が流れます。

・　全てのゲートが“OFF”しバスがフローティングにならないようにすること。これに

違反するとバスがフローティングによる中間電圧レベルとなり、そのバスにつながる

入力ゲートに貫通電流が流れることがあります。

（１）バスラインのフローティング対策図 5.1.22にバスラインのフローティングおよび対策例を示します。

VCC

EADAEBDB

BUS N1

EADAEBDB

（a）� （b）�

BUS N1

EADAEBDB

BUS N1

フローティング例（EA・EB＝1の状態があるとき）�

図 5.1.22　バスラインのフローティング対策

図の例では、EA、EB が共に“1”となる場合にバスがフローティングになります。こ

のときインバータ N1 の入力レベルが中間値となり、論理的には“不定”となって貫通電

流が流れます。したがって EA・EB=1となる状態が存在する場合、以下の対策が必要です。

対策案１：常に、いずれかのゲートがイネーブルとなるように論理を修正する。

対策案２：バスのイネーブル信号とそれを受けるゲートのイネーブル信号を同一とする。

対策案３：リピータセルを用いてフローティング時でもバスの値を確定させる。(図 5.1.23)


76

EA

DA

EB

DB BUSN1

リピータセル�

図 5.1.23　リピータセルによるフローティング対策

対策案３は、バスに駆動能力の小さなリピータセルを接続します。その結果、バスが一

旦フローティング状態になってもリピータセルを小さな電流が通過することによりバス

の電圧レベルが徐々に 1または 0にシフトし安定します。

■　リピータセル使用上の注意点

リピータセルは、バスをフローティングではなく 1、0のどちらかに安定させるために

使用するのが本来の機能です。このセルは駆動能力が小さいのでラッチのように 1、0

の状態を保持することは期待しないでください。論理やテストベクタ作成時には信号

が 1、0どちらの状態でも問題にならないように作成してください。

バスを使用しているときでもリピータセルの駆動能力が小さいため出力ドライバから

の出力動作にはほとんど影響を与えません。また、同一ネット上に 2 ケ以上のリピー

タセルを付加しないでください。

また、バスのフローティング対策として使用できないセルがありますので、ご注意くだ

さい。たとえば、図 5.1.24のようなセルです。このセルは、1つの論理シンボルですが内

部は多段ゲートで構成しています。セル内でフローティングが発生した場合、貫通電流が

流れます。

AN02E1BUS

図 5.1.24　バスのフローティング対策不可能なセル例


77

表 5.1.2に各セルのバスのフローティング対策の可否の例を示します。

表 5.1.2　各種セルのバスのフローティング対策への適用可否（HG73C）

セル名称機　　能適用可否備　　考

ND××D× NAND 可

NR××D× NOR 不可 NR03D0の A3端子は不可

AN××D× AND 可

OR××D× OR 可

NT××D× 3S-BUFFER 不可

IT××D× 3S-INVERTER 不可

MX×××× MUX 不可

MI×××× MUX with inverted output 不可

OAI××D× OR-AND-INVERTER 可

AOI××D× AND-OR-INVERETER 可

LA××××× LATCH 不可 D端子のみ可

DF××××× D-FF 不可 D端子のみ可

MF××××× M-FF 不可 DA、DB端子のみ可

ND××E× 2NAND with inverted input 不可 B1端子のみ可

AOI222G× inverting 2 of 3 majority 不可

AOI22H× 2AND,2NOR into 2NOR 可

OAI22H× 2OR,2NAND into 2NAND 可

NR××E× 2NOR with inverted input 不可

（２）シフトスキャン適用時のバスライン構成法シフトスキャンの適用によってテスト端子と兼用された I/Oピンには図 5.1.25のような

セレクタが自動挿入されます。このときは I/Oバッファのイネーブル端子では制御できま

せん。このためバスラインがフローティングにならないように対策する必要があります。

EAEnable

A�S�B

DAEB

DB

MUXI/O Buffer

バスラインの�フローティング禁止� 自動挿入されたセレクタ�

図 5.1.25　シフトスキャン適用時のセレクタの自動挿入


78

（３）3ステート出力ゲートによるマルチプレクサ3 ステート出力ゲートでマルチプレクサを構成した場合、出力 F /F のクロックあるいは

クリア端子などに入力しないでください。イネーブル信号のタイミングスキューによりヒ

ゲが発生し、F/Fが誤動作することがあります。（図 5.1.26）

S

AAAA

BBBB

FFFF////FFFF

CCCCPPPP

DDDD QQQQ

QQQQNNNN

図 5.1.26　3ステートマルチプレクサの使用不可例

（４）I/Oバッファによる双方向バス図 5.1.27に双方向バスの構成を示します。I/O共通端子を使用するとき、入力バッファ

がイネーブル付きバッファでない場合は、外部バスがフローティング状態にならないよう

に設計してください。外部バスが長時間フローティング状態にあると入出力バッファに貫

通電流が流れるため、消費電力の増加の原因となります。

また、入力イネーブル付きの入出力バッファを使用しても内部のセル構造は多段のゲー

トで構成されているため、外部バスがフローティングになると入力イネーブルが OF F の

時でもセル内部で貫通電流が流れます。この対策としては、プルアップまたはプルダウン

付きの I/Oバッファセルを選択してください。

（（（（bbbb））））IIII////OOOOババババッッッッフフフファァァァのののの場場場場合合合合（（（（aaaa）））） LLLLSSSSIIII 内内内内部部部部のののの場場場場合合合合

I/Oバッファ

内部バス

図 5.1.27　双方向バスのフローティング


79

5.1.7　最大ファンアウトと最大トランジション回路の目標動作速度を満足させるためには、使用するセルのドライバビリティを考慮し

た設計が必要です。各シリーズのセルライブラリには数種類のドライバビリティをもった

セルを用意しています。各セルの最大ファンアウト数、最大トランジションタイムを守る

ようにドライバの選択やドライブ回路の分割を行ってください。

論理合成用セルライブラリには "m ax_f anout "と"m ax_t ra ns i ti on"制約値を設定しています

が、特にブロック間接続信号、バスの設計、クロック設計には注意が必要です。

表 5.1.3　最大ファンアウト、最大トランジション

駆動能力 HG73C HG75C ※１ ※2

0 x 8 5

1 x 16 12

max_fanout 2 x 24 22

3 x 32 37

4 x 40 49

max_transition クロック信号 3ns 　　　　 1ns

その他信号 3ns 　　　　 2ns

※１：HG 7 5C シリーズでは動作周波数に応じて最大トランジションを規定しています。

1ns,2nsは合成用ライブラリのデフォルト値で 128MHz,64MHz相当です。

※２：HG75Cシリーズではライブラリに設定するmax_fanout制約をセルの駆動能力とフ

ァンアウト先の端子容量で規定しています。本数値は標準的な端子容量を想定

した時の目安値を示します。詳細は「S yno psys ライブラリユーザガイド」を

参照して下さい。

また、信号の入力波形なまりが大きくなると、遅延時間の計算精度低下や貫通電流増大

による素子特性劣化を起す場合があります。信頼性設計の面からも十分な注意が必要です。

特に HG75C シリーズではレイアウト後の実負荷トランジションが下記規定内であること

を確認してください。

Ttrs　＜　Tc　x　0.13

Ttrs ：　各ネットのトランジション（ns）

Tc ：　動作周期（ns）


80

＜確認手順と対策＞

（1）製品の最高動作周波数から最も厳しいトランジション（=Tc x 0.13）を算出し、そ

　れを越えるトランジションの全信号をリストアップします。

（2）各信号の動作率を算出し、それに沿った規定値にて判断します。

　　動作率が 50%（例えばクロックに対するデータ信号）なら 2倍の動作周期（Tc）で

　計算します。

（3）最終的に違反している信号に対しては、より駆動能力の高いドライバセルに置き換

　えるかレシーバ側に専用セル（開発中）を挿入してください。

5.1.8　設計上の注意事項

（１）同一多入力の禁止同一のマクロセル（図 5.1.28(a)のような同族入力端子）に 2本以上の同一信号を入力す

ることはできません。同族入力とは、論理的に等価な入力で入れ替えても論理機能が変わ

らない入力のことです。このような場合には、図 5.1.28(b)の例のように一方の入力をVcc

あるいはGNDに接続してください。

（a）� （b）�GND

同族入力で許されない例�

図 5.1.28　同一多入力回路

（２）ゲート遅延を利用した回路の禁止CBICのレイアウトは EDAツールで自動的に行うため、回路の遅延時間を精度よく設計

値に合わせ込むことはできません。（最近の EDA ツールでは、タイミングドリブンレイ

アウト機能によりタイミング制約を考慮したレイアウトも行えるようになってきました

が高いタイミング精度を必要とする回路の場合は設計の初期段階からの考慮が必要で

す）したがって、以下の例のようなタイミング的にクリティカルな回路は禁止しています。

（a）チョッパ回路の禁止

図 5.1.29のようなチョッパ回路は、F/Fのクロック入力（CP）端子でのクロック幅を確

保してテストできないため禁止しています。全ての特性、機能を測定できるような論理設

計が必要です。


81

D

CP

Q

QN

図 5.1.29　チョッパ回路


82

（b）データホールドタイムが不足する場合

F/Fのデータホールドタイムの余裕が不足する場合は、図 5.1.30のようにD入力からの

信号ラインにデータ遅延専用セル（ディレイセル）を挿入してください。これにより F /F

のD入力信号が遅延しホールドタイムが確保できます。このようにゲート遅延が必要な個

所は、必ずその旨を当社までご相談ください。

CCCCPPPP

DDDD QQQQ

QQQQNNNN

ディレイセル

図 5.1.30　遅延テスト可能な回路

（c）ディレイセル使用上の注意点

ディレイセルに規定されている伝搬遅延時間以下のパルス信号をディレイセルに入力

した場合、そのパルスの伝搬は保証されません。パルスを確実に伝搬させるためには、入

力信号の最小パルス幅より小さい値のディレイセルを使用してください。複数のディレイ

セルを直列接続することにより、パルス幅より大きい遅延を持たせることができます。

（図 5.1.31）

＜悪い例＞

入力

出力

ﾊﾟﾙｽ幅：5ns

ディレイセル入力出力

入力出力

＜対策例＞

ディレイセル

注）ﾃﾞｨﾚｲｾﾙの遅延時間とﾊﾟﾙｽ幅の比較はMax.条件で行ってください。

8ns(max.時)ﾃﾞｨﾚｲｾﾙ

4ns(max.時)ﾃﾞｨﾚｲｾﾙ 4ns(max.時)ﾃﾞｨﾚｲｾﾙ

max.時8nsのディレイセルに5ns幅のパルスを入力した場合、出力にパルスが正しく伝搬されません。

ディレイセル

図 5.1.31　ディレイセル使用上の注意


83

（３）ゲートループの禁止NAND、NORなどのゲートを使用してラッチ回路あるいは帰還ループのあるゲート回路

を構成しないでください。

（a）ラッチ回路

図 5.1.32に例を示すようにゲートを使用したラッチ回路は、ラッチあるいは F/Fの特性

（クロック幅、セットアップ時間、ホールド時間など）を保証できないため禁止していま

す。必ず、ラッチもしくは F/Fのマクロセルを使用してください。

VCC

（a）�ゲートを使用したラッチ回路【禁止】� マクロセルのラッチ回路�（b）�

図 5.1.32　ラッチ回路

（b）ゲートだけでループになっている回路

図 5.1.33のように組み合わせゲートだけで帰還ループは構成しないでください。ゲー

トループが構成された回路では、発振する可能性があり、シフトスキャンが適用でき

なくなります。

図 5.1.33　ゲートだけでループになっている回路

図 5.1.34のようにゲートループを構成しているマクロセル内に順序回路（F/F、ラッチ、

シフトレジスタなど）を含んでいる場合はこの限りではありません。

D Q

CP

図 5.1.34　ループ内にラッチ、F/Fを含む回路


84

（c）I/Oバッファを含んだゲートループ回路

図 5.1.35のように I/Oバッファを含んでゲートループを構成しないでください。

I/OバッファI/Oバッファ

I/Oバッファ

I/Oバッファ

I/Oバッファ

I/Oバッファ

ユーザ論理

ユーザ論理

D

E

Q

【禁止】【可】

【禁止】【可】

D

E

Q

ユーザ論理

ユーザ論理

図 5.1.35　 I/Oバッファを含んだゲートループの禁止

（４）結線論理の禁止図 5 .1 . 36 （b ）に示すような通常ゲートの出力同士を結線することは禁止しています。

ただし、同図の（a ）に示すように内部論理ゲートで 3 ステート出力ゲートは、同時に 2

個以上のゲートが“ON”しないことを条件に結線論理の使用が可能です。なお、内部 3

ステート出力ゲートで結線論理を構成する場合は、「5 .1 . 6　バスラインの構成」を参照

ください。3 ステート出力でない場合は、同図（c）のように結線論理のかわりに出力を

“OR”とする回路を使用してください。


85

AS

B

（b）禁止（２ステートの結線論理）

AS

B

A

S

B

（ａ）可（３ステートの結線論理）（c）可（出力OR）

図 5.1.36　結線論理回路例

（５）ノーマルセルとシフトスキャン用セルの混在禁止当社のシフトスキャンを適用する場合、EDA ツールにより全て自動でスキャンテスト

回路を挿入します。このため、ノーマルセルとシフトスキャン用のセルを同一論理の中で

混在使用することはできません。また、同一 LSI上で部分的にシフトスキャンを適用する

こともできません。

（６）その他の注意事項

（a）入力信号の立ち上がり、立ち下がり条件

入力信号の波形条件を図 5.1.37に示します。入力信号の立ち上がり時間（tr）、立ち下

がり時間（tf）は 100nsec以下としてください。

90% 90%

10% 10%tr tf

tr ≦ 100 [ns] tf ≦ 100 [ns]

Vcc

GND

図 5.1.37　入力波形の立ち上がり、立ち下がりの条件

（b）オープンドレイン出力

オープンドレイン出力バッファセルはありません。オープンドレイン出力と等価な機能

が必要な場合は、図 5.1.38に示すような回路構成にて実現できます。なお、本端子にプル

アップ抵抗を接続する場合は、CBICのVccーGNDの範囲としてください。


86

内部ゲート出力バッファ

図 5.1.38　3ステートバッファを用いたオープンドレイン出力の等価構成例

（c）3ステート出力のHi-Z検出

Hi -Z 状態の検出は外付け回路を用いて出力がある一定レベルに達することをテストし

ます。（図 5.1.39）

しかし、実際の遅延時間はユーザ固有の外部回路定数（CL、Rなど）によって決まるも

のであり、保証するものではありません。

VCC

R

CL

図 5.1.39　3ステート出力のHi-Z検出

（d）入力バッファ

入力バッファの出力がどこにも接続されていないようなオープン状態にすることは禁

止しています。また、このような回路は一般に冗長な回路ですので使用しないでください。

（図 5.1.40）

N.C.

不可�

図 5.1.40　入力バッファの出力オープンの禁止

（e）浮き端子処理

ゲートの入力端子をオープン（浮き）状態にすることはできません。必ず未使用端子で

あってもVccセルあるいはGNDセルを用いて接続してください。また、各 EDAツールに

よっては処理の仕方が異なりますので注意してください。（図 5.1.41）


87

VCCセル� GNDセル�

未使用� 未使用�

図 5.1.41　浮きピン処理の例

6.　最上位論理設計

第 6章　目次

6.1 最上位図面の作成.................................................................................................................................................................................91

6.1.1 最上位図面の構成 ...............................................................................................................................91

6.1.2 最上位図面の設計手順 .....................................................................................................................92

6.1.3 日立提供モジュール ..........................................................................................................................93

6.1.4 ユーザモジュール ...............................................................................................................................94

6.2 I/O制御回路の設計（マイコンコア搭載時） .......................................................................................................................95

6.2.1 バスマスタ制御信号を利用した制御回路例（SH-1コア）.........................................95

6.2.2 出力イネーブル信号を使用した制御回路例（H8Sコア） ..........................................99

6.3 結合テスト用回路の設計（マイコンコア搭載時）........................................................................................................103

6.3.1 結合テスト回路 .................................................................................................................................103

6.3.2 結合テスト回路例１ .......................................................................................................................106

6.3.3 結合テスト回路例２ .......................................................................................................................108

6.3.4 結合テスト回路例３ .......................................................................................................................110

6.4 フローティング防止回路の設計................................................................................................................................................112

6.4.1 出力イネーブル信号を使用したフローティング防止回路 .......................................113

6.4.2 リピータセルを使用したフローティング防止回路 ......................................................114

6.5 浮き端子処理........................................................................................................................................................................................115


90


91

6.1　最上位図面の作成

6.1.1　最上位図面の構成CBICの最上位階層の図面構成例を図 6.1.1に示します。

ユーザモジュールユーザモジュール

日立提供モジュール

ユーザモジュールユーザモジュール




（a）１ブロックの構成１　　（ユーザモジュールのみ）

（b）１ブロックの構成２　　（ユーザモジュール階層内に　　　日立提供モジュールを置いた）

（c）複数ブロックの構成１　　（ユーザモジュールと　　　　　　　他モジュール）

（d）複数ブロックの構成２　　（ユーザモジュールと　　　　　　　他モジュール）

図 6.1.1　最上位図面構成例

（１）最上位階層が１ブロック（ユーザモジュール）の構成（図 6.1.1（a））このときの論理設計は、「5.　ユーザモジュール設計」に記載している設計ルールに基

づいてユーザが設計（テスト設計を含む）を行います。

（２）ユーザモジュール内に日立提供モジュールを含む構成（図 6.1.1（b））この構成は、ユーザモジュールの階層内に日立提供モジュール（コンパイルド R OM 、

コンパイルドRAM、など）を配置した構成例です。

この構成の場合、ユーザモジュール内に配置された日立提供モジュールを単独でテスト

するためのテスト回路をユーザが設計し、組み込んでおく必要があります。故障検出率向

上のためのシフトスキャンを適用する場合は、「8 .3 　シフトスキャン」に記載している

回路設計上の注意事項を考慮した設計を行ってください。


92

（３）複数ブロックの構成（図 6.1.1（c）、（d））これは、最上位階層が複数のモジュールで構成されている例です。

この構成の場合、当社が提供するモジュールテストを適用することができます。モジュ

ールテストの適用に際しては、「8.2　モジュールテスト」を参照ください。

当社提供モジュール（マイコンコア、コンパイルドメモリ、ほか）をはじめとしてユー

ザモジュールなども含めたブロックを各々のシンボル図レベルで配置します。ここで配置

されたブロックがモジュールテスト適用にあたっての対象ブロックとなります。

モジュールテストを適用しない場合は、C BI C 全体を一括してテストできるようにして

ください。

アドレスバス

データバスマイコンコアコンパイルドメモリ

ユーザモジュール日立提供モジュール

I/O制御回路

結合テスト用回路

フローティング防止回路

図 6.1.2　最上位図面の構成例

6.1.2　最上位図面の設計手順最上位図面の設計フローを図 6.1.3に示します。

まず、各 I/O制御回路、結合テスト用回路などを設計します。つぎに開発目標仕様に基

づいて各モジュール間を結線してください。当社提供モジュールは端子ごとに I/Oバッフ

ァが接続された状態の構成となっています。したがって、各モジュールの I/O端子を直接、

外部端子として引き出す場合は、そのままの状態で最上位図面に配置してください。モジ

ュール間で結線する場合は、I/ O バッファと機能的に等価な内部セルに置き換えて結線し

てください。


93

I/O制御回路の設計

結合シミュレーション用回路の設計

フローティング防止回路の設計

浮き端子処理の設計

各モジュール間およびI/Oバッファへの結線

図 6.1.3　最上位図面の設計フロー

6.1.3　日立提供モジュール

（１）マイコンコアモジュール当社から提供するマイコンコアのモジュールは、各モジュール端子にはあらかじめ入出

力バッファ（マイコンコア用の専用バッファ）を含んだ階層で提供します。したがって、

マイコンコアから直接 C BI C の I/ O 端子に接続する場合は、そのままの階層で最上位図面

上に置いてください。他のブロック（ユーザモジュール、機能モジュールなど）と内部接

続する場合はモジュールの階層内にある I/Oバッファを内部セルに置き換えて接続してく

ださい。詳細は、各モジュールライブラリのドキュメントを参照ください。

（２）メモリモジュールコンパイルドメモリは、当社から提供する段階ではモジュール端子に I/Oバッファは付

いていません。したがって、このメモリモジュールから直接、外部端子に信号を引き出す

場合は、メモリモジュールの階層の外側に I/Oバッファを付加する必要があります。

詳細は、各モジュールライブラリのドキュメントを参照ください。

（３）A/D、D/A変換器モジュールA/ D、D/ A 変換器モジュールは、当社から提供する段階でアナログ端子には I/ O バッフ

ァを含んだ階層で提供します。また、デジタル I/ O 端子部には I/ O バッファは含まれてい

ません。従って、デジタル I/ O 端子を直接外部端子に引き出す場合は、A/ D、D/ A 変換器

モジュールの階層の外側に I/Oバッファを付加する必要があります。

詳細は、A/D、D/A変換器モジュールライブラリのドキュメントを参照ください。


94

（４）その他モジュール詳細は、各モジュールライブラリのドキュメントを参照ください。

6.1.4　ユーザモジュールユーザモジュール単体を設計する際には、各モジュール端子に I/Oバッファを付加して

ください。I/ O バッファはユーザモジュールの階層内に置いてください。これを C BI C の

最上位図面に組み込む時にはマイコンコアモジュールと同様に他ブロックと内部接続す

る I/O端子は内部バッファに置き換えて接続して下さい。

ユーザモジュールにシフトスキャンを適用する場合は、テスト専用端子（T、W）がユ

ーザモジュールの I/O端子として追加されます。最上位図面を作成する際には、この診断

専用端子はVccに固定して下さい。


95

6.2　I/O制御回路の設計（マイコンコア搭載時）各モジュール（マイコンコア、メモリ、ユーザモジュール、ほか）間で結線され、且つ、

その信号線が外部端子に引き出されるバス仕様の場合は、この外部端子の状態をそれぞれ

のモジュールの状態から外部端子の方向性を制御する回路が必要となります。その具体的

な制御回路例を以下に紹介します。

6.2.1　バスマスタの制御信号を利用した制御回路例（SH-1コア）

（１）機能概要データバスの端子制御用のイネーブル信号を生成する制御回路例を説明します。制御回

路は、表 6 .2 . 1 に示すような入力信号（EXC S N、R DN、WR N、R ESN 、C K）からデータ

バスの I/O制御用のイネーブル信号（OE、IEN）を生成します。それぞれの入出力端子は

図 6.2.1に示すようにマイコンコア、I/Oバッファセルに接続します。

表 6.2.1　バス制御用回路の I/O端子一覧

信号名 I/O属性極性端子機能備考

EXCSN 入力 N 外部空間エリアのチップセレクト

RDN 入力 N I/Oバッファの方向制御

WRN 入力 N I/Oバッファの方向制御

RESN 入力 N 回路リセット

CK 入力 P タイミング補正

OE 出力 P I/Oバッファの出力イネーブル信号

IEN 出力 N I/Oバッファの入力イネーブル信号

CSN

D(15:0)

RDNWRN

EXTALXTALCK

RESN

EXCSN

RDNWRN

IEN

CKRESN

OE

ユーザモジュール

マイコンコア

バス制御用回路

D(15:0)

D(15:0)

D(15:0)

D QE

図 6.2.1　データバス制御用回路の周辺接続例


96

（２）動作説明バス制御用回路は、RDN、WRN、EXCSNの値に従い、I/Oバッファの方向制御信号OE、

IENを出力し、データバスの方向を決定します。

表 6 .2 . 2 の真理値表でバス制御用回路の動作を説明します。ただし、表 6 .2 . 2 は、デー

タの基本的な流れを示したものです。実際の回路設計では、タイミング的に補正する必要

があります。また、ここで示す制御回路例では、マイコンコアのみがバスマスタであるこ

とを前提としています。

表 6.2.2　バス制御用回路の動作真理値表

入力信号出力信号動作説明

RDN WRN EXCSN OE IEN

1 1 1 0 1 マイコンコア内部にてアクセスを行なっている状態注１

（スタンバイモードも含む）

1 0 0 1 1 CBIC外部空間にマイコンコアがライトしている状態。注２

I/Oバッファの出力イネーブルをONすることによりマイコ

ンコアから出力されたデータは、I/Oバッファを通してCBIC

端子に出力されます。

0 1 0 0 0 CBIC外部からマイコンコアがリードしている状態。注３

I/Oバッファの入力イネーブルをONすることにより CBIC

入力端子からデータをマイコンコアへ与えます。

1 0 1 0 1 CBIC内部にマイコンコアが書き込む状態。

I/Oバッファの出力イネーブルをOFFし、マイコンコアか

らのデータが CBICの出力バッファに出力されます。

0 1 1 0 1 CBIC内部にマイコンコアが読み込む状態。

I/Oバッファの出力イネーブルをOFFし、CBIC内部のデー

タがマイコンコアに入力されます。

1 1 0 0 1 CBIC外部にマイコンコアがアクセスできない状態です。

0 0 × × × この状態は存在しません。

×：　don't care

注１：データバスがフローティングになるため、フローティング防止回路が必要です。

注２：データのセットアップ時間の不足に注意してください。

注３：データのホールド時間の不足に注意してください。

（３）回路設計例表 6 .2 . 2 の真理値表をもとに設計した回路例を図 6 .2 . 2 に示します。また、そのタイミ

ングチャートを図 6.2.3に示します。


97

リード動作：CBICの I/O端子からデータを入力する場合（図 6.2.2（1））

μ C BI C の外部空間へのアクセスにより EXC S N が ON した状態で、R DN がアク

ティブとなるとそのタイミングで I/ O バッファの入力イネーブルを ON （IEN ＝

“0”）します。このとき、SH-1コアは外部データをリードすることができます。

ライト動作：CBICの I/O端子からデータを出力する場合（図 6.2.2（2））

μCBICの外部空間へのアクセスにより EXCSNがONした状態で、WRNがアク

ティブとなるとそのタイミングで I/ O バッファの出力イネーブルを ON（ OE＝

“1”）します。このとき、SH-1コアはデータを外部にライトすることができます。

しかし、図 6 .2 . 3 に示すように S H-1 コアのライトストローブのタイミングをその

まま入力制御用信号として使用すると点線部分“a”のようにライトデータが途中

で切れてしまいます。この対策として図 6.2.2のバス制御回路では、タイミング補

正のためにフリップフロップ（F/F）を追加しています。

CK

WRN

RDN

IEN

OE

RESN バス制御用回路

F/F

ユーザモジュールマイコンコア

D(15:0)

(2)

(1)

EXCSN

CP

D

D(15:0)

Q

図 6.2.2　バス制御用回路例


98

CK

A(＊:＊)

D(15:0)(リード時)

RDN

Ｔ１Ｔ２

EXCSN

IEN

D(15:0)(ライト時)

WRN

OE

Ｔ１Ｔ２

リード動作ライト動作

タイミング補正

" a"

図 6.2.3　バスタイミングチャート（２ステート）


99

6.2.2　出力イネーブル信号を使用した制御回路例（H8Sコア）

（１）機能概要データバス端子の方向制御用のイネーブル信号を生成する制御回路例を説明します。制

御回路は、表 6.2.3に示すような入力信号（EXCSN、CDE、UDEN）からデータバスの I/O

制御用のイネーブル信号（OE、IEN ）を生成します。それぞれの入出力信号は図 6 .2 . 4 の

ようにマイコンコア、I/Oバッファに接続します。

表 6.2.3　バス制御用回路の I/O端子一覧

信号名 I/O属性極性端子機能備考

EXCSN 入力 N 外部空間エリアのチップセレクト信号 CBIC内部空間以外

CDE 入力 P マイコンコアのデータ出力イネーブル信号

UDEN 入力 N ユーザモジュールのデータ出力イネーブル

信号

OE 出力 P I/Oバッファの出力イネーブル信号

IEN 出力 N I/Oバッファの入力イネーブル信号

CS

D(15:0)

EXTALXTAL

PHAI

RESN

EXCSN

IEN

OE

ユーザロジック

マイコンコア


D(15:0)

D(15:0)

DE(15:0)

CDE(15:0)

UDEN

D(15:0)

図 6.2.4　データバス制御用回路の周辺接続例


100

（２）動作説明バス制御用回路は、C DE 、UDE N、EXC S N の値に従い、I/ O バッファの方向制御信号

OE、IENを出力し、データバスの方向を決定します。

表 6 .2 . 4 の真理値表でバス制御用回路の動作を説明します。ただし、ここで示す制御回

路例では、マイコンコアのみがバスマスタであることを前提としています。

表 6.2.4　バス制御用回路の動作真理値表

入力信号出力信号動作状態

CDE UDEN EXCSN OE IEN

0 1 0 0 0 CBIC外部からマイコンコアがデータをリードする状態注１

I/Oバッファの入力イネーブルONすることにより、CBIC

の I/O端子からマイコンコアへデータをリードします。

0 1 1 0 1 マイコンコア内部にてアクセスを行なっている状態。注２

（スタンバイモードも含む）

1 1 0 1 1 CBIC外部にマイコンコアがライトしている状態。注３

I/Oバッファの入力イネーブルをONすることにより CBIC

の I/O端子からデータを出力します。

1 1 1 0 1 マイコンコアからユーザモジュールへデータをライトする

状態。

I/Oバッファの出力イネーブルをOFFし、マイコンコアか

らのデータは CBIC外部へ出力されません。

0 0 × 0 1 マイコンコアがユーザモジュールからのデータをリードす

る状態。

I/Oバッファの出力イネーブルをOFFし、ユーザモジュー

ルからのデータは CBIC外部へ出力されません。

1 0 × × × この状態は存在しません。

×：　don't care

注１：データのセットアップ時間の不足に注意してください。

注２：データバスがフローティングになるため、フローティング防止回路が必要です。

注３：データのホールド時間不足に注意してください。


101

（３）回路設計例表 6 .2 . 4 の真理値表をもとに設計した回路例を図 6 .2 . 5 に示します。また、そのタイミ

ングチャートを図 6.2.6に示します。

リード動作：CBICの I/O端子からデータをマイコンコアへリードする場合

EXC S N＝“0”、C DE＝“0”、UDE N＝“1”のとき、マイコンコアは C BI C 外

部からデータをリードする状態となります。

ライト動作：マイコンコアからデータをCBICの I/O端子へ出力する場合

EXC S N＝“0”、C DE＝“1”、UDE N＝“1”のとき、マイコンコアは C BI C 外

部へデータをライトする状態となります。


IEN

OE

マイコンコア

D(15:0)


CDE

UDEN

EXCSN

CSN

CDEUDEN

D(15:0)

図 6.2.5　バス制御用回路例


102

PHAI

A(＊:＊)

D(15:0)(リード時)

RDN

Ｔ１Ｔ２

D(15:0)(ライト時)

WRN

CDE

Ｔ１Ｔ２

リード動作ライト動作

EXCSN

UDEN

図 6.2.6　バスタイミングチャート（２ステート）


103

6.3　結合テスト用回路の設計（マイコンコア搭載時）最上位図面上に配置した機能ブロック間の結合を確認するためのテストを効率良く行

なう目的でテスト回路を付加します。ここでは、マイコンコア内蔵CBICを例に説明しま

す。

6.3.1　結合テスト回路マイコンコア搭載の C BI C のモジュール間結線を検証するためには、C BI C の外部から

マイコンコアへ命令を供給しCBIC全体を動作させます。

C BI C 内部に R OM を搭載している場合には、ユーザのアプリケーションプログラムを

動作させずにCBIC外部からの検証用プログラムを動作させるための結合テスト用回路を

付加します。

C BI C の最上位論理の構成を大別すると（１）～（４）に示すような４タイプに分けら

れます。これらのタイプによって結合テスト用回路が異なります。

（１）マイコンコア内に ROMがない場合ベクタエリア、プログラムエリアのすべてがCBIC外部になる構成です。

この場合、結合テスト回路は必要ありません。アプリケーションプログラムを動作させ

る時と同様の動作モードで結合シミュレーションを行ないます。

マイコンコアユーザロジックMPU

SCI ITU

WDT

バス（アドレス、データ、ＲＤ、ＷＲなどの信号含む）

図 6.3.1　マイコンコア内にROMを搭載しない構成例

（２）マイコンコア内に ROMがある場合１ベクタエリア、プログラムエリアが C BI C 内部に割り付けられているが C BI C 外部をア

クセスできる構成です。

この場合、結合シミュレーションの時には、マイコンコアのモード端子を内蔵 R OM が

無効のモードに設定するとともに内蔵 R OM 空間を外部空間に割り当てるためのバス制御

回路が必要です。


104


ROMRAM

WDT


図 6.3.2　マイコンコア内にROMを搭載する構成例 1

（３）マイコンコア内に ROMがある場合２すべてのアドレス空間が C BI C 内部に割り当てられ、C BI C 外部をアクセスできない構

成です。

この場合、結合シミュレーションの時には、内蔵 R OM が無効になるモードに設定する

とともに内蔵 R OM 空間を外部空間に割り当てるためのバス信号とバス制御回路が必要で

す。


ROMRAM

WDT



（４）マイコンコア内に ROMがある（マイコンコアがシングルチップモード）場合３H8 系マイコンコアでは、シングルチップモードでの動作時にはアドレス、データバス

などの信号が出力されません。

この場合、結合シミュレーションの時にマイコンコアのモード端子を内蔵 R OM が無効

のモードに設定するとともに内蔵 R OM 空間を外部空間に割り当てるためのバス信号とバ

ス制御回路が必要です。


105


ROMRAM

WDT


（１）の場合では、結合テスト回路の必要はありませんが（２）～（４）の場合にはそ

れぞれ結合テスト回路が必要となります。それぞれの構成例に対する結合テスト回路の概

略を次に説明します。


106

6.3.2　結合テスト回路例１ベクタエリア、プログラムエリアが C BI C 内部に割り付けられているが C BI C 外部をア

クセスできる構成の場合のテスト回路について説明します。

この場合、内蔵 R OM のアプリケーションプログラムを動作させずに C BI C の外部から

結合シミュレーション用のテストプログラムを動作させるようにするためのテスト回路

を追加する必要があります。（図 6.3.5）

マイコンコア

ROM

CS＊N


IENOE

EXCSN

CS0N

SELMD0

MD1

MD2

通常動作時のモード設定

結合テストモード切り替え端子

結合テスト用制御回路（セレクト回路A）

（セレクト回路B）

結合テスト時のモード設定


図 6.3.5　結合テストの回路例 1

（a）マイコンコアのモード端子を内蔵ROM無効モードに設定

マイコンコアのモード端子がCBIC外部に端子として引き出される場合は、回路上の追

加は必要ありませんが C BI C 外部へ出ない場合は、図 6 .3 . 5 の“セレクト回路 A”を追加

します。このセレクト回路によって本来のモード設定と結合テスト時のモード設定を切り

換えます。

（b）バス制御用回路のチップセレクト入力の設定変更

R OM 空間を外部空間に割り当てるためにバス制御用回路のチップセレクト入力

（EXCSN）に図 6.3.5の“セレクト回路B”を追加します。この回路は、結合シミュレーシ

ョンの時に外部空間に相当するエリアのチップセレクト信号と内蔵 R OM 空間のチップセ

レクト信号を生成します。チップセレクト信号およびアドレス信号がポートなどの他の機

能として使用されている場合は、「6.3.4　結合テスト回路例 3」を参照し接続先の回路の

切り離しを行ないます。


107

（c）通常動作モードと結合テストモードの切替え

切替えは、C BI C の外部端子から入力できるようにします。マイコンコアのモード端子

があらかじめCBICの外部端子として引き出してある場合は、このモード端子の入力をデ

コードして内蔵 R OM 無効の設定のときに結合テストモードとなるようにする方法もあり

ます。


108

6.3.3　結合テスト回路例２ベクタエリア、プログラムエリアがすべてCBIC内部に割り付けられ、かつアドレス、

データバスが外部端子に設定されていない場合のテスト回路について説明します。

この場合、内蔵 R OM のアプリケーションプログラムを動作させずに C BI C の外部から

結合シミュレーション用のテストプログラムを動作させるようにするためのテスト回路

とアドレス、データバスを外部端子に引き出すためのテスト回路を追加する必要がありま

す。（図 6.3.6）

（セレクト回路A）


マイコンコア



IENOE

EXCSN

CS0N

SELMD0

MD1

MD2



結合テスト用制御回路

I/Oバッファから内部バッファへ置き換え

RAM

SEL

GD+Q

SEL

リセット

（兼用回路）

ROM




切替えは、C BI C の外部端子から入力できるようにします。マイコンコアのモード端子

があらかじめ C BI C の外部端子としてある場合は、このモード端子をデコードして内蔵

ROM無効の設定のときに結合テストモードとなるようにする方法もあります。

マイコンコアのモード端子がCBIC外部に端子としてある場合は、回路上の追加は必要

ありません。この端子をデコードして内臓 R OM 無効とする方法もあります。C BI C 外部

へ出てこない場合は、図 6 .3 . 6 の“セレクト回路 A”を追加します。このセレクト回路に

よって本来のモード端子設定と結合テスト時のモード設定を切り換えます。


109

（b）アドレスバス、データバスの外部端子への引き出し

R OM 空間を外部空間に割り当てるためにアドレスバス、データバスを外部端子に引き

出します。結合テスト時には、CBIC端子の一部をこれと兼用することになります。図 6.3.6

の兼用切替え回路は、ユーザモジュールの出力端子にデータバスを兼用した例です。ユー

ザモジュールの I/ O バッファを同等機能の内部セルに置き換えデータバス用に新たな I/ O

バッファを設けます。データ出力と通常動作時の出力信号との兼用回路を作成します。

（c）バス制御用回路の設定

バス制御用回路のチップセレクト入力（EXC S N）には、図 6 .3 . 6 の“セレクト回路 B ”

で作成した内蔵 R OM 空間のチップセレクト信号を入力します。チップセレクト信号、ア

ドレス信号がポートなどの他の機能として使用されている場合は、「6 .3 . 4　結合テスト

回路例 3」を参照し接続先の回路の切り離しを行ないます。

（d）兼用した端子の検証

兼用した端子は、結合シミュレーション時に本来のユーザモジュールからの信号が外部

端子に伝わることを検証しておく必要があります。

結合シミュレーション時にユーザモジュールの出力端子を検証する際は、検証用プログ

ラムを内蔵 R AM 上に転送し、プログラムを内蔵 R AM にジャンプすると同時に結合テス

トモードから通常動作モードに切替えてユーザモジュールからの信号を外部端子へ出力

します。このとき、マイコンコアのモード端子の切替えは行ないません（リセットを入力

しないでください）。


110

6.3.4　結合テスト回路例３H8 系マイコンコアなどでは、シングルチップモードでの動作時にはアドレス、データ

バスなどの信号が出力されません。この場合のテスト回路について説明します。

内蔵 R OM のアプリケーションプログラムを動作させずに C BI C 外部から結合シミュレ

ーション用のテストプログラムを動作させるための回路とアドレス、データバスを外部端

子に引き出すための回路を追加する必要があります。（図 6.3.7）

（セレクト回路A）


I/Oバッファ

マイコンコアユーザモジュール

ROM


IENOEEXCSN

CS0N

SELMD0

MD1

MD2


結合テスト用制御回路

I/Oバッファから内部バッファへ置き換え

RAM

GD+Q

SEL

リセット

（兼用回路）

P47～0/D7～0 （切り離し回路）



SEL



マイコンコアのモード端子がCBIC外部に端子としてある場合は、回路上の追加は必要

ありません。切替えは、C BI C の外部端子から入力できるようにします。マイコンコアの

モード端子があらかじめCBICの外部端子としてある場合は、このモード端子の入力をデ

コードして内蔵 R OM 無効の設定のときに結合テストモードとなるようにする方法もあり

ます。CBIC外部に引き出されていない場合は、図 6.3.7の“セレクト回路A”を追加しま

す。このセレクト回路によって本来のモード端子設定と結合テスト時のモード設定を切り

換えます。


111

（b）アドレスバス、データバスの外部端子への引き出し

R OM 空間を外部空間に割り当てるためにアドレスバス、データバスを外部端子に引き

出します。結合テスト時には、CBIC端子の一部をこれと兼用することになります。図 6.3.7

の切り離し回路では、ポート入力として使用している P47～P40/D7～D0をユーザモジュー

ルから切り離し、P 47～P 40/ D7～D0 をデータバスとして使用するために図 6 .3 . 7 の兼用回

路でユーザモジュールの出力端子と兼用します。ユーザモジュールの I/Oバッファを同等

機能の内部セルに置き換えデータバス用に新たな I/Oバッファを設けます。データ出力と

通常動作時の出力信号との兼用回路を作成します。

（c）バス制御用回路の設定

バス制御用回路のチップセレクト入力（EXC S N）には、図 6 .3 . 7 の“セレクト回路 B ”

で作成した内蔵 R OM 空間のチップセレクト信号を入力します。マイコンコアのチップセ

レクト信号を使用しないでアドレスをデコードする構成でも実現できます。

（d）兼用した端子の検証

兼用した端子は、結合シミュレーション時に本来のユーザモジュールからの信号が外部

端子に伝わることを検証しておく必要があります。

結合シミュレーション時にユーザモジュールの出力端子を検証する際は、検証用プログ

ラムを内蔵 R AM 上に転送し、プログラムを内蔵 R AM にジャンプすると同時に結合テス

トモードから通常動作モードに切替えてユーザモジュールからの信号を外部端子へ出力

します。このとき、マイコンコアのモード端子の切替えは行ないません（リセットを入力

しないでください）。


112

6.4　フローティング防止回路の設計最上位論理を設計する上で各ブロック（モジュール）間の結線が動作状態によりフロー

ティングが起こらないように対策回路を付加する必要があります。マイコンコアを搭載す

るCBICの場合には、フローティング状態となる端子は、

・スタンバイ状態時のマイコンコアの I/O端子

・スリープ状態のときのデータバス端子

・マイコンコアの内部アクセス時のデータバス端子

・マイコンコアのバイトアクセスしているときの無効となっているデータバス端子

などがあります。

上記のような状態によりCBIC内部にフローティングが生じる場合は、フローティング

防止回路を作成します。なお、ここではマイコンコアの要因に対する例を説明しています

がユーザモジュールの仕様によってフローティングが生じる場合には、同様の対策が必要

です。


113

6.4.1　出力イネーブル信号を使用したフローティング防止回路一般的にフローティング防止回路を設計するには、フローティング状態となるタイミン

グ条件を知る必要があります。

マイコンコアのソフトウェアスタンバイやスリープ状態で、フローティング防止が必要

な出力信号に対するイネーブル信号をマイコンコアから供給します。これを利用してフロ

ーティング防止回路を設計してください。マイコンコアから出力イネーブル信号を供給可

能なコアとしては、H8Sおよび SH-3コアがあります。

図 6 .4 . 1 は、データバスのフローティング防止回路例です。マイコンコア、ユーザモジ

ュールからのデータ出力および外部入力がない場合にデータバスをプルアップする回路

です。これによりデータバスのフローティングを防止します。


IENOE

マイコンコア

D(15:0)


VCC

フローティング防止回路

出力イネーブル

UDE CDE

D(15:0)

図 6.4.1　出力イネーブル信号を使用したフローティング防止回路例


114

6.4.2　リピータセルを使用したフローティング防止回路CBIC内部のフローティング防止が必要な箇所にリピータセル（図 6.4.2）を挿入します。

リピータセルは、非常に小さなドライブ能力を持つ内部セルでフローティングになる直

前の値を保持します。ただし、リピータセルのドライブ能力が小さいことから通常のラッ

チセルとして使用することはできません。また、1 ネットに 2 個以上のリピータセルを接

続しないでください。

図 6.4.2　リピータセル

ユーザモジュールマイコンコア

D(15:0)

リピータセル

IEN

OE


　

D(15:0)

図 6.4.3　リピータセルを使用したフローティング防止回路例


115

6.5　浮き端子処理搭載するモジュールが最上位図面階層で未使用端子（入力、入出力端子）となっている

場合は、必ず電源または、GND レベルに固定してください。端子を固定する場合は、端

子に直接電源や GND を接続するのではなく、インバータやバッファなどのセルを介して

接続してください。

マイコンコアの入出力端子の中で初期値が出力モードになる端子でスタンバイ時に Hi -

Z状態になる端子に関してもフローティング対策を必ず行なってください。


116

7.　遅延時間計算

第 7章　目次

7.1 遅延時間の定義と計算モデル.....................................................................................................................................................119

7.1.1 遅延時間の定義 .................................................................................................................................119

7.1.2 遅延時間計算モデル .......................................................................................................................119

7.1.3 遅延時間のバラツキ .......................................................................................................................121

7.1.4 遅延時間の概略計算 .......................................................................................................................122


118


119

7.1　遅延時間の定義と計算モデル

7.1.1　遅延時間の定義セルの遅延時間は、図 7.1.1に示すように 1/2Vccを参照電圧として定義しています。す

なわち、入力電圧が 1/ 2Vcc となった時点から出力電圧が 1/ 2Vcc となるまでの時間を遅延

時間とします。

同相出力、逆相出力にかかわらず出力側波形の立ち上がり時の遅延時間を tLH、立ち下

がり時を t HL として示します。入力波形は、図 7 .1 . 1 に示す印加条件を前提に遅延時間を

定義しています。

1/2VCCVCC

1/2VCC

1/2VCC

0V

tHL

tHL tLH

tLH

tr tf

コアセル��入力バッファ��

tr＝0.2 ns�tf＝0.2 ns��tr＝1.0 ns�tf＝1.0 ns

ディレイ定義� 入力信号の立ち上がり�／立ち下がり時間定義�

入力�

同相出力�

逆相出力�

図 7.1.1　セル遅延時間の定義

注：　　実際の設計時には、入力波形のなまりおよび配線抵抗を考慮したシミュレーショ

ンを行なうことができます。これにより高精度の設計（実際の L SI の動作モデル

に近い設計）が可能となります。

7.1.2　遅延時間計算モデル論理回路用のシミュレータによる遅延シミュレーションの精度を向上させるために配

線抵抗、入力波形なまりなどの効果を反映し、実際の LSIの動作状態に近い値での高精度

なシミュレーションを可能とするモデルを用いています。


120

（１）セル遅延モデル

前段セル� 前段ネット� ターゲット�セル�

ターゲット�ネット�

次段セル�

tc-1 tl-1 ts ti tl

tn

tc

tn-1 t0

tpd

図 7.1.2　セル遅延時間の計算モデル

セルの遅延 tpdは図 7.1.2に示すように

tpd＝ts＋ti＋tc＋tl

ts：入力波形の鈍りの影響による遅延成分

ti：セル内の遅延成分

tc：出力の負荷容量に依存する遅延成分

tl：出力の配線抵抗に依存する遅延成分

の 4 種の遅延成分を合計したものです。各セルの遅延時間の詳細はセルライブラリド

キュメントに搭載しています。

（２）配線遅延モデル図 7 .1 . 3 に示すように配線遅延モデルは、回路内のネット毎にその中で分岐した配線の

それぞれに配線抵抗 R i と配線容量 C i をπ形モデルに置換して計算するようになっていま

す。

たとえば、a0の出力端子から a2の入力端子までの配線遅延時間は、tw1、tw3、tw4の合

計値となります。この配線遅延分の合計値 ta0～ta2＝tw1＋tw3＋tw4が前記の tpdの配線遅

延分の項 tlになります。

このような配線経路の配線遅延を計算する方法により複数のファンアウトをもつ回路

の各ゲート間の遅延時間を精度よく計算することができます。

レイアウト前の仮負荷遅延計算では、予想された配線長に対する配線抵抗と配線容量を

計算して、遅延時間を計算します。この場合、配線の分岐も予測に基づくため実配線とは

異なります。しかし、従来の仮負荷遅延計算では考慮されなかった配線遅延についても考

慮した仮負荷シミュレーションを行なうことができます。

一方、レイアウト後の遅延時間計算では、レイアウトデータから各配線の長さを求め図


121

7 .1 . 3 のように配線抵抗、配線容量を精度よく抽出します。さらに、隣の配線との隣接容

量やコンタクトの抵抗も抽出します。これによって精度の高い遅延時間計算が可能となり

ます。

配線遅延分t a0～a1=tw1+tw2t a0～a2=tw1+tw3+tw4

▽▽▽▽

a0 a1

a2

a3

a4

tw1 tw2

tw3 tw4

tw6

tw5

▽▽▽▽ ▽▽▽▽ ▽▽▽▽

▽▽▽▽ ▽▽▽▽ ▽▽▽▽ ▽▽▽▽

▽▽▽▽ ▽▽▽▽

▽▽▽▽ ▽▽▽▽ ：t a0～a2の遅延時間範囲

図 7.1.3　配線遅延時間計算モデル

7.1.3　遅延時間のバラツキ遅延時間の計算を行う場合、実際の LSIでは使用条件（温度、電源電圧など）の変動、

あるいは LSIの製造上のバラツキ、計算値自体の誤差などを考慮する必要があります。

周囲温度、電源電圧、製造上のバラツキの各々の変動時のディレイは、 t yp.計算値に

Derating factorを掛けることによって算出できます。温度、電圧、製造バラツキのDerating

factorを各々 F1 、 F2 、 F3とすると

tPLH（変動時）＝tPLH（typ.）× F1 × F2 × F3（立ち上がり）

tPHL（変動時）＝tPHL（typ.）× F1 × F2 × F3（立ち下がり）

として求めることができます。 F1、F2、F3については各シリーズ毎のセルライブラリの

ドキュメントを参照ください。遅延時間の概算時には、min.条件およびmax.条件で動作が

問題ないことを確認してください。m i n.条件とは全ての De rat i ng fa ct or が最小に、m ax. 条

件とは全てのDerating factor が最大になる条件です。


122

7.1.4　遅延時間の概略計算設計の早い段階でタイミング設計を行うために、遅延時間の概略計算を行い、設計の目

安にすることが必要です。セルライブラリには、伝搬遅延時間計算式を用いた、サンプル

負荷に対する遅延時間が記載されています。サンプル負荷は標準負荷をパラメータとして

おり、1 Standard Loadは 1xINVERTER(IN01D1)の入力端子容量と 1ファンアウトに必要な

平均配線長容量の合計です。実際の負荷容量Cldはチップ設計の段階まで解りませんので、

Cldの見積りは 1ファンアウト分の容量を 1Standard Loadとして行ってください。

このために、概略計算では、以下の計算式を用います。

tTOTAL ＝ tDELAY ＋ tSLEW × Σ Cld

tTOTAL ：　自段セルの入力端子から次段セルの入力端子までのトータル伝搬遅延時(nS)

tDELAY ：　自段セルの入力端子から出力端子までのセルの内部遅延時間(nS)および出力

　　　端子容量に起因する遅延時間(nS)を加算したもの

tSLEW ：　出力のスルーレイト(nS/pF)

Cld ：　出力端子の負荷容量(pF)

【サンプル負荷での遅延時間計算例】

セルライブラリの 2-I NPU T AND GAT ES( AN02D1) を例としてサンプル負荷での概略計

算を示します。対象は、2-INPUT AND GATESの出力に 1xINVERTER(IN01D1)が 2ヶ接続

されている場合の t TOTAL とします。入力端子 A2 は“Hi gh“に固定し、入力端子 A1 に”

Low“から”Hi gh“の信号を入力し、出力が ”Low“から”Hi gh“に変化するまでの時間

を計算します。

t DELAY は、セルライブラリから S ta ndar d Loa ds が“０”の場合の値となりますので、

0.11(nS)となります。

tSLEWもセルライブラリから、1.04(nS/pF)となります。

Cldは、出力に 1xINVERTER(IN01D1)が 2ヶ接続されている場合を仮定していますので、

0.012(pF)×2(ファンアウト本数)=0.024(pF) となります。

これらの値から、 t DELAY は、0. 011(nS) ＋1. 04(nS/ pF )×0. 024(pF) ≒0. 13(nS) となり、セ

ルライブラリの Standard Loads 2の値と一致します。


123

セルライブラリ

AN02D1, AN02D2, AN02D3

A1

A2Z

FFFFUUUUNNNNCCCCTTTTIIIIOOOONNNN TTTTAAAABBBBLLLLEEEE

IIIINNNNPPPPUUUUTTTTSSSS OOOOUUUUTTTTPPPPUUUUTTTT

AAAA1111 AAAA2222 ZZZZ

H H H

L X L

LLX

2222----IIIINNNNPPPPUUUUTTTT AAAANNNNDDDD GGGGAAAATTTTEEEESSSS

AAAANNNN00002222DDDD1111,,,, AAAANNNN00002222DDDD2222,,,, AAAANNNN00002222DDDD3333

AN02D1(1x Drive), AN02D2 (2x Drive), and AN02D3(3x Drive) are two-inputAND gates.

Z = A1 A2

CCCCEEEELLLLLLLL DDDDEEEESSSSCCCCRRRRIIIIPPPPTTTTIIIIOOOONNNN

MMMMaaaaccccrrrroooo NNNNaaaammmmeeee:::: AAAANNNN00002222DDDD1111 AAAANNNN00002222DDDD2222 AAAANNNN00002222DDDD3333

Drive Capability:

Dynamic Power (μw/MHz):

Physical Gate Count:

1x 2x 3x

1.67

0.12

2 3

0.19 0.32

PPPPIIIINNNN DDDDEEEESSSSCCCCRRRRIIIIPPPPTTTTIIIIOOOONNNN

NNNNaaaammmmeeee

A1 0.005

CCCCaaaappppaaaacccciiiittttaaaannnncccceeee ((((ppppFFFF))))

AAAANNNN00002222DDDD1111 AAAANNNN00002222DDDD2222 AAAANNNN00002222DDDD3333DDDDeeeessssccccrrrriiiippppttttiiiioooonnnn

A2

Z

0.005

0.008

0.007

0.007

0.009

0.014

0.015

0.019

Date Input

Date Input

Date Output


124

TTTTIIIIMMMMIIIINNNNGGGG CCCCHHHHAAAARRRRAAAACCCCTTTTEEEERRRRIIIISSSSTTTTIIIICCCCSSSS

AN02D1, AN02D2, AN02D3

((((VVVVDDDDDDDD====1111....8888VVVV,,,, TTTTjjjj====22225555℃℃℃℃,,,, PPPPRRRROOOOCCCCEEEESSSSSSSS====TTTTYYYYPPPPIIIICCCCAAAALLLL))))

PPPPRRRROOOOPPPPAAAAGGGGAAAATTTTIIIIOOOONNNN DDDDEEEELLLLAAAAYYYYSSSS((((nnnnSSSS)))),,,, ssssttttaaaannnnddddaaaarrrrdddd LLLLooooaaaadddd ooooffff 1111xxxx IIIInnnnvvvveeeerrrrtttteeeerrrr((((IIIINNNN00001111DDDD1111))))====0000....000011112222ppppFFFF

TTTTiiiimmmmiiiinnnngggg PPPPaaaarrrraaaammmmeeeetttteeeerrrrssssSSSSttttaaaannnnddddaaaarrrrdddd LLLLooooaaaaddddssss

nnnnSSSS////ppppFFFF0000 2222 4444 8888 11116666

tA1D

tA2D

tA1D

tA2D

tA1D

tA2D

A1 → Z

A2 → Z

A1 → Z

A2 → Z

A1 → Z

A2 → Z

AAAANNNN00002222DDDD1111



tPLH

tPHL

tPLH

tPHL

tPLH

tPHL

tPLH

tPHL

tPLH

tPHL

tPLH

tPHL

0.11

0.11

0.11

0.11

0.13

0.13

0.13

0.13

0.16

0.16

0.16

0.16

0.21

0.21

0.21

0.21

0.31

0.31

0.3

0.3

1.04

1.04

1

1

0.13

0.13

0.12

0.12

0.13

0.13

0.14

0.14

0.14

0.14

0.15

0.15

0.18

0.18

0.17

0.17

0.23

0.23

0.21

0.22

0.52

0.49

0.52

0.5

0.11

0.11

0.11

0.1

0.12

0.12

0.12

0.120.11

0.13

0.13

0.13

0.13

0.14

0.14

0.14

0.18

0.18

0.16

0.17

0.34

0.34

0.33

0.33

tA1D, tA2D

A1, A2

Z

8.　テスト設計

第 8章　目次

8.1 テスト容易化設計..............................................................................................................................................................................127

モジュールテスト..............................................................................................................................................................................130

8.2.1 モジュールテスト機能 ..................................................................................................................131

8.2.2 モジュールテスト適用時の検討事項 ....................................................................................136

8.3 シフトスキャン...................................................................................................................................................................................140

8.3.1　故障仮定と故障検出率 ..................................................................................................................140

8.3.2 シフトスキャンの構成 ..................................................................................................................143

8.3.3 シフトスキャン適用時の検討事項 .........................................................................................147

8.4 バウンダリスキャン.........................................................................................................................................................................153

8.4.1 概要 ..........................................................................................................................................................153

8.4.2 テストモード ......................................................................................................................................154

8.4.3 バウンダリスキャン使用時の注意事項 ...............................................................................155

8.4.4 BSDL（Boundary Scan Description Language） .................................................................158

8.5 ユーザによるテスト回路設計.....................................................................................................................................................159

8.5.1 テスタビリティ設計 .......................................................................................................................159

8.5.2 モジュールテスト回路設計 ........................................................................................................164


126


127

8.1　テスト容易化設計大規模、複雑化する論理回路のテスト設計を容易にするため、当社では独自のシフトス

キャンやモジュールテストをサポートしています。一般に高い故障検出率のテストベクタ

を作成するには、論理設計の段階からテスト容易化を考慮した回路構成（たとえばスキャ

ンデザイン）が要求されます。　当社のテスト手法はこうしたテスト容易化設計からテス

トベクタ設計までを一貫してサポートします。これによりテスト容易化設計、テストベク

タ設計工数の大幅短縮および LSIの高品質化が実現できます。

シフトスキャンはユーザモジュールに対して適用します。ユーザ論理をモジュール定義

することによりモジュールテストが使用できます。基板実装後のテストのためにバウンダ

リスキャンを適用することができます。また、これらを組み合わせて適用することもでき

ます。（図 8.1.1）

（a）モジュールテスト

テストモード時、各モジュール端子の信号が直接外部ピンに引き出されるような

テスト回路を自動生成します。テストベクタはモジュール単体で設計したものを

そのまま適用します。ユーザモジュールに対してはシフトスキャンで自動生成し

たテストベクタを使用することもできます。

（b）シフトスキャン

ユーザ設計による論理回路をスキャン構造を持つ論理回路に自動変換します。ま

た、これに基づきテストベクタを自動生成します。すべての F/F、ラッチはスキャ

ン機能付きセルを使用します。

（c）バウンダリスキャン

基板実装後の LS I の接続テストを容易にするための IEE E1149.1 に準拠したテスト

方式です。このバウンダリスキャンのテスト回路およびボードテスタ用 B SDL を

自動生成します。


128


TW

TW ユーザモジュール

TMモジュールモジュール

TW ユーザモジュール

モジュールモジュール

TAPｺﾝﾄﾛｰﾗ

TCK

TMS

TRST

TDI

TDO

TM

適用例１（シフトスキャンのみ）

CBIC全体を１つのモジュールとして見なして

シフトスキャンを適用。テスト専用ピン２本

が必要。

適用例２（モジュールテスト＋シフトスキャン）

対象モジュールに対してのみシフトスキャンを

適用。対象モジュールのI/O端子に２本（T、W）

が付加。その後、モジュールテストを適用し各

モジュールを単独で検証するためのテスト回路

を自動生成。

適用例３（バウンダリスキャン＋モジュールテスト＋シフトスキャン）

バウンダリスキャン機能に当社独自モード

（Auto Diagモード）を設定し、このモード内で

モジュールテスト、シフトスキャンを実行。

図 8.1.1　テスト設計手法組み合わせ適用例


129

（１）各テスト手法を単独適用時の注意点「8.2　モジュールテスト」「8.3　シフトスキャン」「8.4　バウンダリスキャン」の各

項に示す適用時の注意点を参照ください。

（２）各テスト手法を組み合わせ適用する時の注意点各々のテスト手法を組み合わせて適用する場合に必要となるテスト専用ピンを表 8 .1 . 1

に示します。

表 8.1.1　テスト手法適用時のテスト専用ピン数

テスト手法

ﾊﾞｳﾝﾀﾞﾘｽｷｬﾝモジュールテストシフトスキャンテストピン数テストピン名

有有 5 TCK、TMS、TRST、TDI、TDO

有無 5 TCK、TMS、TRST、TDI、TDO

無有 5 TCK、TMS、TRST、TDI、TDO

無 5 TCK、TMS、TRST、TDI、TDO

有有 1 TM

無無 1 TM

無有 2 T、W

（３）基板実装上の注意点各テスト専用ピンは、基板実装時に表 8.1.2に示すような設定をしてください。

表 8.1.2　基板実装時の端子処理

テストピン名基板実装上の処理備考

バウンダリスキャン TCK

TMS バウンダリスキャン用の

TRST 基板配線に接続。

TDI

TDO

モジュールテスト TM “1”固定またはオープン。

シフトスキャン T “1”固定またはオープン。

W “1”固定またはオープン。

なお、未使用（ NC ）ピンは、信号中継点として使用しないでください。必ず、オープ

ンにしてください。


130

8.2　モジュールテスト大規模なシステムとなるに伴って C BI C のテスト設計工数が増え、C BI C 全体の設計工

数短縮を行なううえで大きな問題となっています。一般に図 8 .2 . 1 に示すようにゲート規

模の増加とともにテストベクタ長は、指数関数的に増大してゆきます。これを解消するた

めに当社では以下に説明するモジュールテストを提供しています。

図 8.2.1　ゲート数とテストベクタ長の関係


131

8.2.1　モジュールテスト機能図 8 .2 . 2 にモジュールテストの概要を示します。モジュールテストでは、当社から提供

するモジュールおよびユーザモジュールなどを各々単体で機能検証するためのテスト回

路（分離回路、引き出し兼用回路、テスト制御回路）を自動付加します。テスト回路付加

後、あらかじめ各モジュール毎に用意したテストベクタをこのテスト回路に合わせて自動

編集します。

図 8.2.2　モジュール診断の概要


132

（１）モジュールテスト時の動作図 8 .2 . 3 に示す回路例をもとにモジュールテストの動作について説明します。ここで示

す例では、最上位図面のレベルで“モジュールA”と“モジュールB”の２つのモジュー

ルが搭載されています。これに対してモジュールテストを適用します。モジュールテスト

適用後の回路が図 8.2.4です。

Pin3

Pin4Pin1

Pin2

モジュールA

モジュールB

CBIC

図 8.2.3　CBICの最上位図面例（モジュールテスト適用前）

Pin3Pin2

Pin4Pin1

分離回路

引き出し回路

モジュールB

CBIC

モジュールA

テテテテスススストトトト対対対対象象象象モモモモジジジジュュュューーーールルルル

図 8.2.4　CBICの最上位図面例（モジュールテスト適用後）


133

（a）“モジュールA”の単体テスト

“モジュールA”がテスト対象となったときの様子を図 8.2.5に示します。“モジュール

A”のテストの場合は、それ以外のモジュール（ここでは、“モジュール B ”）に付加さ

れた回路がディセーブルとなり、図中の太線のように“モジュール A”の端子から C BI C

の端子までのパスが選択されます。これにより C BI C 外部から直接“モジュール A”の内

部を検証することができます。

Pin3Pin2

Pin4Pin1

分離回路

引き出し回路

モジュールB

CBIC

モジュールA


図 8.2.5　“モジュールA”単体テストモード


134

（b）“モジュールB”の単体テスト

図 8 .2 . 6 は、“モジュール B ”の単体テスト時の様子です。“モジュール A”の単体テ

スト時と同様に“モジュールA”に付加された分離回路がディセーブルとなり、“モジュ

ールB”に付加された分離回路がイネーブルとなり、図中の太線のようなパスが選択され、

CBIC外部から“モジュールB”の単体テストができます。

Pin3Pin2

Pin4Pin1

分離回路

引き出し回路

モジュールB

CBIC

モジュールA


図 8.2.6　“モジュールB”単体テストモード


135

（c）通常動作

通常動作モードでは、図 8 .2 . 7 に示すようなパスが選択されモジュールテスト適用前と

同じ動作をします。また、この通常動作モードで各ブロック間信号の結線確認を行ないま

す。ブロック間信号の結線確認方法については「1 0. 　結合テストベクタ」をご覧くださ

い。

Pin3Pin2

Pin4Pin1

分離回路

引き出し回路

CBIC

モジュールA


モジュールB

図 8.2.7　通常動作モード


136

8.2.2　モジュールテスト適用時の検討事項モジュールテスト適用にあたっては、次の点にご注意ください。

（１）モジュールテスト適用ブロックの検討最初に、どのブロックに対してモジュールテストを適用するのかを検討します。適用可

能な最大ブロック数は、32ブロックです。モジュールテストを適用するブロックとしては、

当社から提供する各モジュール（マイコンコア、メモリモジュール、A/ D、D/ A モジュー

ルなど）とユーザモジュールが対象となります。なお、テストの対象となるこれらのモジ

ュールは、必ず最上位図面階層に配置してください。

（２）ゲート数の見積りモジュールテスト適用時には、テスト回路を自動付加します。ゲート数の見積りでは、

テスト回路の増分（GOHM）を見込んで計算してください。

GOHM　＝　１０　×　ΣNTi

NTi：テスト対象となる搭載ブロックの総端子数

さらに、ユーザモジュール内でシフトスキャンを適用する場合には、それによる増分も

考慮してください。

（３）テスト端子モジュールテスト適用時には、テストモードを決める専用のテスト端子１本が必要です。

その他に複数のテストピン（モジュール数、モジュールの端子数に依存）が必要となりま

すが、それらは、他の I/Oピンと自動的に兼用して割り当てます。

モジュールテストが適用できる端子数条件は、次式のようになります。

LSI全端子数　≧　各ブロック端子数＋専用ピン(１本)

　　　　　　　　　　　＋モジュール選択ピン＋兼用不可ピン


137

（a）　各モジュール端子数

搭載するモジュール（日立提供モジュール、ユーザモジュール）単体の端子数。搭載

するモジュールの全てに対して上記の式が成り立つ必要があります。ユーザモジュー

ルにシフトスキャンを適用する場合、ブロックの端子数としてスキャン専用テストピ

ン２本（T、W）を含めてください。

（b）　モジュール選択ピン（最大適用可能ブロック数≦32）

モジュールテストを適用するブロック数によりテストモード時にモジュールを選択す

るためのアドレス本数が変わります。（表 8.2.1）

　　表 8.2.1　モジュール選択ピン本数

適用ブロック数 1～2 3～4 5～8 9～16 17～32

モジュール選択ピン数 1本 2本 3本 4本 5本

（c）　兼用不可ピン

兼用不可ピンには、次に示すものが対象となります。

・電源（Vcc/GND）端子

・オープンドレイン端子

・アナログ端子

・水晶発振用端子

・その他兼用を避けたい端子

　　（クリティカルパスなどでタイミング的に余裕がなくなる場合）

・Vbb Enable用端子（HG75Cシリーズの場合）

（４）遅延時間モジュールテストのテスト回路付加により多少の遅延時間が大きくなります。遅延時間

は、CBICの各シリーズに依存します。下記がその目安です。

（a）　入出力端子兼用部の遅延時間

ゲート１～２段分（0.5ns ～）の増加を考慮してください。

（b）　ブロック間信号の遅延時間

ゲート１～２段分（0.5ns ～）の増加を考慮してください。

なお、モジュール単体テストモードでは、I/ O 端子からモジュール端子までの経路に通

常動作時以上のテスト回路が挿入された状態になります。従って、ご要求の I/Oタイミン

グでモジュール単体テストができない場合もありますのでご注意ください。


138

（５）回路構成ユーザモジュールの I/ O 端子にワイヤード OR した信号を端子として定義しないでくだ

さい。その対策回路例を図 8.2.8に示します。

ユーザモジュール最上位図面階層


（a）ユーザモジュール階層内で　　　　　　　　　　　ワイヤードOR

（b）最上位図面階層でワイヤードOR

（モジュールテスト適用不可）

（モジュールテスト適用可）


（a）ワイヤードORした信号にイネーブル　　　付きバッファを挿入

（モジュールテスト適用可）

図 8.2.8　ワイヤードOR信号をテスト対象ブロックとする場合の対策


139

イネーブル付きバッファのイネーブル端子へは、モジュール端子から直接接続しないで

ください。この対策例を図 8.2.9に示します。

（モジュールテスト適用不可）（モジュールテスト適用可）

図 8.2.9　入力端子から直接出力バッファのイネーブル端子へ接続する場合


140

8.3　シフトスキャンユーザモジュール規模が大規模、複雑化するに伴い、高い故障検出率のテストベクタを

作成することが難しくなっています。また、高い故障検出率のテストベクタを作成するに

は、論理設計段階からテスト容易化を考慮した論理回路構成が必要となります。

当社では、この高い故障検出率のテストベクタを容易に得るためのテスト回路設計およ

びテストベクタ作成を自動で行なうシフトスキャンを提供します。

8.3.1　故障仮定と故障検出率

（１）故障仮定テストベクタの品質（いかに多くの故障を除去できるか）を示す指標として故障検出率

があります。故障検出率を算出あるいは、向上させる際に知っておくと有効なのが故障仮

定の考え方です。当社の故障シミュレータにおける故障仮定の定義は、以下のとおりです。

（a）原則的に論理回路の全ゲートの入力とCBICの出力端子に 0、1故障を仮定します。

ただし、“内部セル内部の故障”、“区別不可能な等価故障”は、除きます。

（b）CBIC内部に１個のみ故障仮定します（単一縮退故障）。ここで

０故障：ゲート入力ラインが論理レベル０に固定されるモード

１故障：ゲート入力ラインが論理レベル１に固定されるモード

を意味します。

図 8.3.1に区別不可能な等価故障の例を示します。

"A"入力の"0"故障は"B"入力の"1"故障と等価な

ため"A"の"0"故障仮定はしません。

"A"="0""B"="1"

図 8.3.1　区別不可能な等価故障の例


141

表 8.3.1に各内部セルにおける故障仮定を示します。

表 8.3.1　各内部セルの故障仮定

内部セル故障仮定

AND/NAND入力 1

OR/NOR入力 0

EOR/FFの D、CL、PR入力 0、1

出力ピン 0、1

インバータ/FFの CK入力なし

（２）故障検出率仮定した個々の故障に対して、それぞれ入力されるテストベクタでシミュレーションを

実行し、正常シミュレーションと外部出力端子の結果に相違がある場合、初めてその故障

が検出されたことになります。仮定した全故障に対して全入力テストベクタで計算し、検

出できた故障数を全故障仮定数で割ったものが故障検出率です。

故障検出率は、95%以上を目標にしてください。

検出故障仮定数故障検出率（％）＝―――――――――　×　100

全故障仮定数

故障が検出できるテストベクタを作成するには、

条件１：

あるゲートの入力端子の 0/1故障に対し、その端子の論理レベルを 1/0（反対のレベル）

にすること。

条件２：

その結果が出力に伝搬されるようにすること。

これによって正常な場合（テスタの期待値）と故障した場合（デバイスの振る舞い）と

で外部出力端子の結果に相違が現れます。ここで初めて故障が検出できたことになります。


142

"A""B"

"C""D"

"E""F"

"E"の"0"故障を検出

A B C D EF

故障時正常時

条件-1

条件-2

10 0

1 1 0 1

図 8.3.2　０故障の検出例


143

8.3.2　シフトスキャンの構成

（１）スキャン機能付き F/F

シフトスキャンを適用する際には、回路設計時に図 8 .3 . 3 に示すようなスキャン機能付

きラッチ、F/Fのセルを使用します。

スキャン機能付き F/Fは、マスタ部とフレーブ部から構成されています。マスタ部は、

通常動作時に F/Fの機能となっており、フレーブ部はシフトスキャンのテストモード時に

機能する部分です。

スキャン機能付き F/Fには、制御信号 4本とスキャンパス 1本が付加されます。

D D'

CP CP'

MC

マスター部

Q'

C2

Q

スレーブ部

SOWTC2

Ｂ1

MC：　マスタ部に組み合わせ回路のデータを読み込むための信号C2 ：　マスタ部のデータをスレーブ部に転送するための信号B1 ：　スキャンインデータWT：　スキャンパスからマスタ部にデータを読み込むための信号SO：　スキャンアウトデータ

図 8.3.3　スキャン機能付き F/F（HG73Cシリーズ）


144

（２）適用例シフトスキャンを適用した回路例を図 8.3.4に示します。2本のスキャン制御ピン（T、

W）以外は、全て通常ピンと兼用しています。

（テスト回路付加後）

（テスト回路付加前）

CP Q

D

D

CP Q

Q

G

G

D

D

Q

Q

X1

X2

X3

X4

X5

Y1

Y2

Y

3

Y4

SRSW

X1

X2

X3

X4

X5

Y1

Y2

Y3

Y4

CPQ

D

D

CPQ

Q

G

DQ

G

DQ

MC C2 MC C2

MCC2 MC C2

T

(SB1)

(SB2)

M

C1

C2

(M)

(C1)

(C2)

T

W

SRSW MC1C2 MC1C2スキャン制御回路

SO

SO

SO

SO

WT WT

WTWT

WT

B1B1

B1B1

図 8.3.4　シフトスキャン適用例


145

（３）シフトスキャンの動作シフトスキャンのテスト回路が付加された論理回路に対して当社オリジナルのテスト

DA により、テストベクタの自動生成を行います。テストベクタの自動生成では、あらか

じめユーザが論理検証に使用したテストベクタで検出できなかった故障仮定の部分を記

憶しておき、これを補うテストベクタを生成します。

具体的な動作手順は、次のようになります。

（a）テストモード切り替えピン（T）でテストモードへ切り替える。

（b）未検出部分のある組み合わせ論理部の入力にあたる F/Fにテストデータをセットする。

（テストデータのセット動作）

スキャン用 F /F のマスタ部に制御信号 WT でスキャンパスからデータをセットす

る。続いて、制御信号C2でスレーブ部にデータを転送してテストデータのセット

を完了する。

（c）テストする論理部の出力につながる F/Fのマスタ部に期待値と逆の値をセットする。

（d）制御信号 M C によって（b）でセットしたデータから組み合わせ論理の動作結果を出

力部につながっている F/Fのマスタ部に読み込む。

（e）その結果を制御信号C2でスレーブ部へ転送する。

（f）最後に制御信号で F /F の内容をスキャンパスに読み出し C BI C 端子に出力する。ここ

で出力期待値との比較を行い、故障検出をする。

（g）（a）～（f）の動作を１サイクルとして、これをくり返し目標検出率になるまで行う。

なお、冗長な論理が多い場合は、検出率が低くなることがあります。不必要な論理は、

あらかじめ取り除いておいて下さい。


146

図 8.3.5にシフトスキャン回路例と動作タイミングを示します。

スレーブ部マスタ部D

CP

Q

SO

MC C2


CP

Q

SO

WT


CP

Q

SO

WT


CP

Q

SO

WT

MC C2

MC C2

MC C2

組み合わせ論理

組み合わせ論理

WT

MC

C2

シフト読み出し書き込みシフト

図 8.3.5　シフトスキャン回路例と動作タイミング


147

8.3.3　シフトスキャン適用時の検討事項シフトスキャンを適用する場合、論理設計上の制約事項はゲートループの禁止のみです。

従って、論理設計にあたっては、シフトスキャンをほとんど意識しないで論理設計できま

す。ただし、次の点に関しては、事前に検討が必要です。

（１）シフトスキャン適用条件シフトスキャンを適用するには、

・出力専用ピンが 3本以上あり、且つそのピンに対してスキャン兼用不可指定してい　

ないこと。

・論理の中には必ず順序回路が含まれていること

が必要です。

（２）ゲート数見積りシフトスキャンの適用には、論理設計完了後にテスト回路を自動付加します。ゲート数

の見積りにあたっては、このテスト回路のゲート数の増分を考慮して算出する必要があり

ます。

（a）スキャン機能付きセルへの置き換えによる増加………（NF＝6.8）

スキャン機能付きセルの換算ゲート数（NF含む）で計算してください。

（b）スキャン制御回路の付加による論理規模の増加………GOHS

GOHSは、使用したスキャン機能付きセルの数（NF）に依存し、次式で見積ることがで

きます。

GOHS＝6.8×NF

（３）テスト端子付加したテスト回路を制御しスキャン動作を実行させるためのテスト端子が必要とな

ります。通常、数十本のテスト端子を必要としますが専用に割り当てる端子は、２本のみ

です。その他の端子は、ユーザ使用端子と自動的に兼用して割り当てます。このとき、入

出力端子の形式によっては、テストピンとして兼用できないことがあります。兼用できる

ピン数が十分であることを表 8.3.2および表 8.3.3にて確認してください。

また、テスト端子として兼用されると不都合な端子（クリティカルパスの端子など）に

ついては、ピン配置指定の際に兼用禁止の指示を行なってください。


148

表 8.3.2　シフトスキャン適用にあたっての入出力形式と兼用可否

ユーザモジュール I/O端子

NC 入力専用出力専用双方向

（a）スキャンコントロールピン ○ × ○＊１ ×

（b）スキャンデータピン ○ ○ ○＊１ ○

○：兼用可　×：兼用不可

＊１： 3ステート、オープンドレイン出力、アナログ、水晶発振 I/Oは除く

表 8.3.3　ユーザモジュールの端子に必要なテスト端子数

必要端子数名称機能備考

スキャンテスト専用＊1 2 T テストモード切替え

W 書き込みイネーブル

スキャンコントロール

（兼用）

3 MC スキャンクロック

（マスタ）

C2 スキャンクロック

（スレーブ）

M 機能モード切替え

スキャンデータ＊2 32 D0～D31 スキャンデータ入出力 100Kゲート以下

（兼用） 64 D0～D63 100K～300Kゲート

128 D0～D127 300Kゲート以上

＊１：　モジュールテストを併用した場合は、 CB IC の外部端子として専用に設ける必要はありま

せん。モジュールテスト用専用ピンが１本のみ必要となります。

スキャンテスト専用ピン２本（T,W ）は実装基板上では必ず Vccに固定してください。

＊２：　CBICでは、標準 64ビットに設定していますがユーザモジュールのゲート数に応じてビッ

ト幅が変わる場合があります。また、上記は一般的な基準でありテストベクタ長との関係

で変更する場合があります。

＊３：　未使用（NC）ピンは信号中継点としないでオープンにしてください。

　　


149

（４）遅延時間テスト回路が付加されるため遅延時間が大きくなることがあります。

（a）スキャン機能付き F/Fの遅延時間

通常タイプの F/Fに比べ素子の遅延時間は大きくなりますが、設計段階でスキャン機能

付き F/Fを使用するのでスキャン回路付加による遅延時間の増加はありません。

詳細は、各シリーズ別セルライブラリのセル特性をご覧ください。

（b）入出力端子兼用部の遅延時間

ゲート１～２段分（0.5ns～）の増加を考慮してください。端子兼用による遅延時間の増

加が望ましくない場合は、兼用禁止指定を行なってください。

（５）回路設計上の注意事項

（a）階層内にメモリモジュールを含んでいるユーザモジュール

シフトスキャンを適用するブロック内にメモリモジュール（コンパイルド R AM / ROM ）

が存在する場合には、図 8 .3 . 6、図 8 .3 . 7 のようにメモリモジュールの全ての入力/ 出力端

子の直前、直後にラッチまたは、F /F が入る構成としてください。なお、通常動作時には

スルーになるように設計して下さい。

Dout

SRAM

Di

AS

MUX

MUX

QDE

QD

E

シフトスキャン適用時

Dout

SRAM

Di

AS

SRAM単体テスト制御（0でSRAM単体テスト）

SRAM単体テスト用信号（外部へ引き出す）

MUX1

0

S

MUX1

0

S

MUX0

1

S MUX

QDE

図 8.3.6　コンパイルドRAM周辺の回路構成例（1）


150

Dout

SRAM

Di

A[m:0]::

AS

MUX QD

E


Dout

SRAM

Di

AS

SRAM単体テスト制御（0でSRAM単体テスト）

SRAM単体テスト用信号（外部へ引き出す）

MUX1

0

S

MUX1

0

S

MUX0

1

S

MUX

1

0MUX

QD

E

QD

E

図 8.3.7　コンパイルドRAM周辺の回路構成例（2）

（b）A/D、D/Aモジュール周辺の回路構成例

ユーザモジュールとA/D、D/Aモジュールを一括してシフトスキャンを適用する場合は、

図 8.3.8のようにA/D、D/Aモジュールのデジタル I/O部のすべてにラッチを付加してくだ

さい。なお、通常動作時にはスルー動作となるようにしてください。

AoutDi

MUX

MUX

QD

E

QD

E


Aout

A/D又は、D/Aモジュール

Di

AS

A/D、D/A単体テスト制御（0でA/D、D/A単体テスト）

A/D、D/A単体テスト用信号（外部へ引き出す）

MUX1

0

S

MUX1

0

S

A/D又は、D/Aモジュール

AS

図 8.3.8　A/D、D/Aモジュール周辺の回路構成例

（c）ゲートループの禁止

ゲートのみで構成するループ回路は禁止です。（図 8.3.9）


151

図 8.3.9　ゲートループ回路の禁止

（d）ユーザモジュールの入出力端子

出力端子に電源または、GNDを直結しないでください。（図 8.3.10）


Vcc

GND

図 8.3.10　出力端子への電源/GND直結の禁止

入力端子と出力端子を直結しないでください。（図 8.3.11）


図 8.3.11　スルーネットの禁止


152

出力端子に直結する信号を別の出力端子に分岐して出力端子としないでください。

（図 8.3.12）


図 8.3.12　マルチプルポートネットの禁止

未使用の入力端子は定義しないでください。

（６）その他通常内部セルとスキャン機能付き内部セルを同一論理の中で混在して設計することは、

できません。シフトスキャン適用にあたっては、全ての F /F 、ラッチは、スキャン機能付

きセルをご使用ください。


153

8.4　バウンダリスキャン

8.4.1　概要基板実装後の LS I 間接続テストを容易化する仕掛けを事前に LS I 内に作り込む

IEEE1149.1に準拠したテスト方式をサポートします。ボード実装の高密度化にともない、

プローブピンによる機械的接触でのチェックが難しくなってきています。バウンダリスキ

ャン方式は、接続テストを電気的に行なうものでテスタビリティの向上とともにボードの

テスト設計工数、コストが低減できます。また、LS I 内部をテストするモードも含んでい

ます。当社のバウンダリスキャンサポートシステムでは、

（１）バウンダリスキャン回路の自動生成

（２）バウンダリスキャン回路検証用テストベクタの自動生成

（３）ボードテスタ用にBSDL＊の自動生成

が可能となっています。

＊　BSDL：　Boundary Scan Description Languageの略

凡例

:通常信号

:B/S用テストデータ

:B/Sセル

:B/S用制御信号

制御回路

制御回路

制御回路

制御回路

LSI

ボード

LSI

LSI LSI

図 8.4.1　バウンダリスキャンテスト（IEEE1149.1）

バウンダリスキャンでは、全てのユーザピンにバウンダリスキャンセル（B/Sセル）を

付加します。このB/Sセルは、バウンダリスキャンの制御回路（TAPコントローラ）から

のコントロールのもとに一連のシフトレジスタとなる様に内部接続されています。


154

これによって、LSIを実装した基板上において（１）各 LSI間の配線接続の検証、（２）

LS I の内部論理の検証、（３）実動作中における LS I の端子状態のモニタ、などを実現す

ることができます。

8.4.2　テストモードIEEE1149.1で定義されているテストモードの中で下記モードをサポートします。

表 8.4.1　バウンダリスキャンテストのサポート機能

サポート可否テストモード機能

○ EXTESTモード LSI間のオープン、ショート等の検出必須モード

○ SAMPLEモード通常機能動作中のサンプルモニタ

○ BYPASSモードシフトチェーンをバイパス

○ INTESTモードボード上で LSI内部をテストオプション

○ IDCODEモード LSIの識別コードを読み出すモード

× RUN BISTモード LSIに BIST(Built In Self Test)を行なわせる

× USERCODEモードユーザの設定したコードを読み出す

× その他＊独自のモード設定可能

＊：　　シフトスキャン、モジュールテストとバウンダリスキャンを併用した場合、当社独自のテ

ストモードである Aut o- di ag モードでシフトスキャンおよびモジュールテストの機能を実

現します。なお、Auto-diagモードはユーザが使用することはできません。

ＴＤＩＴＤＯ

ショート

断線

ＬＳＩＬＳＩ

（3）BYPASSモード

（1）EXTESTモード（2）SAMPLEモード

（4）INTESTモード

図 8.4.2　各テストモードの概念図


155

8.4.3　バウンダリスキャン使用時の注意事項

（１）専用テストピンバウンダリスキャンを適用する場合には、専用のテストピンとして５本必要となります。

（TDI、TDO、TCK、TMS、TRST）

これらの専用ピンの配置は、ユーザ側で指定します。ユーザは、これに沿ってバウンダ

リスキャン用配線ネットを実装基板上に準備する必要があります。

端子名仕　様

TCK

TMS

TRST

TDI

TDO

入力

入力（Pull-up抵抗付）



出力

スキャンパステストと兼用の場合、従来のT,Wを

Vccに固定する必要はありません。T,WはTDI,TDO

と兼用できます。

注）TCKにPull upは付きません。フローティングにな

らないようボード側で対策してください。

TRSTはLow active。通常はPower on Reset信号

を使用します。

バウンダリスキャンのアーキテクチャー

ＴＤＩ

ＴＣＫ

ＴＭＳ

ＩＤレジスタ（オプション、32ビット）

ＢＹＰＡＳＳレジスタ（１ビット）

ユーザ独自モード用レジスタも接続可

インストラクションレジスタ（ｎビット）

ＭＵＸ

デコーダ

ＴＡＰコントローラ

ＴＤＯ

通常機能論理

通常入力ピン

通常出力ピン

ＴＲＳＴ

ＭＵＸ

：データの流れ：制御信号の流れ

：ＢＳセル

：データレジスタ群

（シフトスキャン併用時は入出力双方向）

図 8.4.3　バウンダリスキャンのテストピン構成


156

表 8.4.2　バウンダリスキャン専用テストピン一覧

端子名 I/O属性機能通常動作モードでの端子設定

TMS 入力

（プルアップ

　抵抗付き）

Test Mode Select

TAPコントローラの制御信号。

TMSが“0”のときに TCKの入力

に同期してTAPコントローラの状

態が遷移する。

“1”固定または、オープンにして

ください。

TCK 入力 Test Clock

TAPコントローラとバウンダリス

キャン用のクロック信号。

確定値（“0”または、“1”）を

入力してください。

TDI 入力

（プルアップ

　抵抗付き）

Test Data Input

テストデータ入力用端子。

“1”固定または、オープンにして

ください。

TDO 出力

（3ステート）

Test Data Output

テストデータ出力用端子。

オープンにしてください。

TRST＊１入力

（プルアップ

　抵抗付き）

Test Reset

“0”入力によって TAPコントロ

ーラを非同期にリセットする。

“1”固定にしてください。

但し、パワーオン時には、リセッ

ト信号を入力してください。

＊１：　TRST端子は、削除することができません。

　　　（IEEE1149.1の規格では、TRSTを省略することができるとなっていますが当社が提供する

バウンダリスキャンではこれをサポートしておりません）

（２）バウンダリスキャン回路の初期化CBICの電源立ち上げ時には、必ず TRST端子からリセット信号（パワーオンリセット）

を入力してください。但し、この時にバウンダリスキャン用の TRST信号がシステム側の

リセット信号に動作上の影響を与えないように基板設計時にご注意ください。図 8 .4 . 4 に

リセット信号の設計例を示します。

パワーオン　　リセット回路 CBIC

TRST（バンダリスキャン用）

システムリセット

バンダリスキャン用リセット

RESET

図 8.4.4　バウンダリスキャン回路のリセット回路例


157

（２）ゲート数の増加バウンダリスキャンを適用すると、バウンダリスキャン用セル（B/Sセル）および制御

回路（TAP ）が自動的に追加されます。増加ゲート数は、IN TEST/ I DCO DE モードの有無

によって次式から算出することができます。

（a）INTESTなし：（ゲート数増分）＝（ピン数）×（15～20）＊１＋TAPゲート数＊２

（b）INTESTあり：（ゲート数増分）＝（ピン数）×（20～25）＊１＋TAPゲート数＊２

【注】＊1：　I/Oタイプによる

　　＊2：　IDCODEなしの場合は 200ゲート/IDCODEありの場合は 450ゲート

(a)トーテムポール出力 (b)3ステート出力 (c)双方向（１セル付加）（２セル付加）（３セル付加）

INTESTあり

B/SｾﾙB/Sｾﾙ

B/Sｾﾙ

B/Sｾﾙ

B/Sｾﾙ

B/Sｾﾙ

図 8.4.5　バウンダリスキャンセル付加例

（３）ディレイの増加バウンダリスキャン用セルが付加された I/O端子では、マルチプレクサ１段分の遅延時

間が増加します。タイミング設計においては、ディレイ増加分を考慮してください。

INTEST無の場合は、入力バッファのファンアウトが１本増加します。

【バウンダリスキャン付加前】

【バウンダリスキャン付加後】

INTEST有

INTEST無

論理部

論理部B/Sセル B/Sセル

論理部

B/SセルB/Sセル

図 8.4.6　バウンダリスキャン付加時の回路構成


158

（４）B/Sセル適用不可ピンアナログ端子、水晶発振端子には、B/Sセルを付加できません。

8.4.4　BSDL（Boundary Scan Description Language）BSDLは、バウンダリスキャンに対応したボードテスタを用いてシステム基板の検証を

行うときに基板上に実装しているLSIのバウンダリスキャン回路情報を記述する言語です。

（図 8.4.7）

バウンダリスキャンを適用した場合には、当社にてBSDLを自動生成しユーザに提供し

ます。

entity TESTDATA is generic (PHYSICAL_PIN_MAP : string := "DILP64") ; port (IN1 : in bit ; IN2 : in bit ; OUT1 : out bit ; BIDIR : inout bit ; TDI : in bit ; TDO : out bit ; TCK : in bit ; TMS : in bit ; TRST : in bit) ; use STD_1149_1_1990.all ; attribute PIN_MAP of TESTDATA : entity is PHYSICAL_PIN_MAP ; constant DILP64 : PIN_MAP_STRING := "IN1 : 1 , IN2 : 2 ," & "OUT1 : 11 , BIDIR1 : 15 ," & "TDI : 33 , TCK : 34 , TMS : 35 , TDO : 36 , TRST : 37" ; attribute TAP_SCAN_MODE of TMS : signal is true ; attribute TAP_SCAN_CLOCK of TCK : signal is (10.0e6 , both) ; attribute TAP_SCAN_RESET of TRST : signal is true ; attribute TAP_SCAN_IN of TDI : signal is true ; attribute TAP_SCAN_OUT of TDO : signal is true ; attribute INSTRUCTION_LENGTH of TESTDATA : entity is 2 ; attribute INSTRUCTION_OPCODE of TESTDATA : entity is "BYPASS (11) , EXTEST (00) , SAMPLE (10) ," & "INTEST (01)" ; attribute INSTRUCTION_CAPTURE of TESTDATA : entity is "01" ; attribute BOUNDARY_CELLS of TESTDATA : entity is "BC_1 , BC_2" ; attribute BOUNDARY_LENGTH of TESTDATA : entity is 6 ; attribute BOUNDARY_REGISTER of TESTDATA : entity is "0 (BC_1 , * , control , 0) ," & "1 (BC_1 , BIDIR1 , output3 , X , 0 , 0 , Z) ," & "2 (BC_2 , BIDIR1 , input , X) ," & "3 (BC_1 , OUT1 , output2 , X) ," & "4 (BC_2 , IN2 , input , X) ," & "5 (BC_2 , IN1 , input , X)" ;end TESTDATA ;

・端子名の定義・端子名と実際のピンの対応・テストピンの定義・モードとインストラクション　コードの対応・Ｂ/Ｓセルと端子との対応　　　　　　　　　　　　etc.

３

４

５０

１

２

ＴＡＰ

内部ロジック

TDI TCK TMSTDO TRST

IN1

IN2

OUT1

BIDIR1

Ｂ/Ｓセル

図 8.4.7　BSDL記述例


159

8.5　ユーザによるテスト回路設計

8.5.1　テスタビリティ設計実際の動作上は問題ない論理回路であっても、テストがまったくできない場合やテスト

効率が極めて悪い場合があります。このため論理設計の段階でテストが効率良くできるよ

うに考慮しておくことが必要です。故障検出率を高めるためのテストベクタをいかに効率

良く設計できるかは、このテスタビリティ設計が十分か否かで決まります。テスタビリテ

ィ設計の基本は内部論理状態を外部端子から、いかに容易に制御（可制御）、観測（可観

測）できるかにあります。

シフトスキャンは、とくに故障検出率に注目してテスタビリティ設計を自動化したもの

です。LS I の論理規模の増大にともないテストベクタの設計に多大な工数がかかるように

なってきています。このためシフトスキャンによるテスト自動設計の採用がますます重要

になってきています。シフトスキャンの詳細については、「8 .3 　シフトスキャン」を参

照ください。

（１）フリップフロップ、ラッチ類のイニシャライズ電源投入時、F /F 、ラッチ類の状態は一義的に定まりません。テストのためには、内部

F/F、ラッチ類を外部端子からの制御信号により初期値に設定する必要があります。

図 8.5.1にイニシャライズ回路例を示します。

図 8.5.1（a）の F/Fは２つともシミュレーションでは出力値が最後まで確定しません。

これに対する対策として図 8 .5 . 1（b ）、（c）があります。図 8 .5 . 1（b ）は D 入力を外

部テスト用端子で固定してクロックを入力することにより、F /F を初期値にイニシャライ

ズする方法です。図 8.5.1（c）はクリア付の F/Fに置き換えをおこない、テスト端子から

の信号でイニシャライズする方法です。

CCCCPPPP

DDDD QQQQ

QQQQNNNN CCCCPPPP

DDDD QQQQ

QQQQNNNN

（（（（ａａａａ））））イイイイニニニニシシシシャャャャラララライイイイズズズズででででききききなななないいいい論論論論理理理理

（（（（ｂｂｂｂ））））デデデデーーーータタタタをををを確確確確定定定定ささささせせせせるるるる

（（（（ｃｃｃｃ））））ククククリリリリアアアア付付付付にににに置置置置きききき換換換換ええええるるるる

テテテテスススストトトト端端端端子子子子

テテテテスススストトトト端端端端子子子子

CCCCPPPP

DDDD QQQQ

QQQQNNNN CCCCPPPP

DDDD QQQQ

QQQQNNNN

CCCCPPPP

DDDD QQQQ

QQQQNNNN CCCCPPPP

DDDD QQQQ

QQQQNNNN　　　　CCCCDDDDNNNN

図 8.5.1　フリップフロップのイニシャライズ


160

（２）組み合わせ回路のイニシャライズ図 8.5.2のように、ANDの入力はA≠Bの関係が保証されていますが、シミュレーショ

ンでは A が確定値にならなければ、出力 O は“不定値”となります。このような関係を

利用した初期値の設定は禁止です。

A BO

不定�不定�

図 8.5.2　初期設定できない組み合わせ回路

（３）テストベクタ長を考慮した回路設計テストベクタ長の制約はテスタ装置によるものですがテストベクタの設計効率の点か

らも、できるだけベクタ長を短くしテスト時間を短縮できるように論理設計することが望

ましいと言えます。次に 2つの代表的回路のテストベクタ長の短縮のための論理設計例を

示します。

（a）多段接続カウンタ

多段接続されているカウンタ、シフトレジスタなどは、4～8ビット単位で外部から制御

可能となるようにテスト端子を挿入してください。図 8.5.3に 32ビットの多段カウンタの

分断例を示します。32ビットカウンタを 8ビット単位で分断し、テスト端子から各 8ビッ

トのカウンタへ強制的にキャリア信号を入力できるようにします。これによって 4ケのカ

ウンタが同時にカウント動作を行うため短いテストベクタ長でテストできます。

CCCCPPPP

CCCCOOOOテテテテスススストトトト端端端端子子子子

8888BBBBiiiitttt

カカカカウウウウンンンンタタタタ

ククククロロロロッッッックククク

キキキキャャャャリリリリ

ククククロロロロッッッックククク

キキキキャャャャリリリリ

CCCCPPPP

CCCCOOOOCCCCIIII

CCCCPPPP

CCCCOOOOCCCCIIII

CCCCPPPP

CCCCOOOOCCCCIIII

CCCCPPPP33332222BBBBiiiittttカカカカウウウウンンンンタタタタ

CCCCOOOO

8888BBBBiiiitttt


8888BBBBiiiitttt


8888BBBBiiiitttt


図 8.5.3　多段接続カウンタ


161

（b）少頻度発生信号の外部制御、外部観測

基本クロックと比べて、長い時間間隔で発生する信号（φ L）をクロック入力として用

いる回路には、制御可能端子を入れてください。図 8 .5 . 4 のように通常時に他の通常出力

用に用いている出力端子をテスト用に兼用します。テストモード入力によるマルチプレク

サの切り替えを行い、外部から発生頻度の高いテストクロックを入力し論理Bの可制御性

をよくします。また、外部出力端子に発生頻度の低いφ Lの状態を出力させることにより、

論理Aの状態を直接観測して論理Aの可制御性を向上させます。

D

CP

Q

QN

D

CP

Q

QN

論理Ａ�

論理Ａ�

論理Ｂ�

論理Ｂ�φL

φL

通常出カ�

テストクロック�

テストモード切替え�

図 8.5.4　小頻度発生信号の外部制御/観測

（４）テスト端子付加のための工夫テスト回路を付加する場合、テスト端子が不足して困る場合があります。この場合は、

テストモードの端子により、通常論理で使用している入力あるいは出力端子をマルチプレ

クスサなどで切り換えてテスト端子を効率良く使用し、LS I の端子数の低減を図ってくだ

さい。

（a）テスト入力端子の削減

通常動作モードの入力端子をテストモード時に内部回路のテスト入力として兼用する

場合です。TEST入力“1”にすると通常入力AIN、BINがテストコントロール入力、ATEST、

BTESTとして使用できます。（図 8.5.5）


162

TEST

AIN

BIN

ATEST

A

BTEST

B

図 8.5.5　テスト入力端子の削減

（b）テスト出力端子の削減

通常動作モードの出力端子をテストモード時に内部回路の観測用として兼用する場合

です。TEST入力を“1”とすると、通常出力に内部論理回路の状態を出力できます。特に

多段カウンタなどの出力端子から見て論理的に奥の方にある部分が直接出力可能となり

ます。テストベクタ長の圧縮に有効な手段となることがあります。（図 8.5.6）

TEST

テスト出力

通常出力

図 8.5.6　テスト出力端子の削減

（c）シュミット入力バッファのテスト

シュミット入力のヒステリシス電圧の保証が必要な場合は、必ずシュミット回路の出力

を外部から観測できるようにテスト回路、専用テストベクタを作成してください。テスト

端子が不足している場合は、図 8 .5 . 7 のように通常動作の出力端子と兼用し TES T 端子で

切り換えられるように切り換え用のマルチプレクサを付加します。

TTTTEEEESSSSTTTT

内内内内部部部部論論論論理理理理

内内内内部部部部論論論論理理理理へへへへ

図 8.5.7　シュミット入力バッファのテスト


163

（d）32kHz発振出力のテスト

32kHz 発振セルを使用する場合は、本発振セルの動作を確認できるようにする必要が

あります。このため、発振出力が直接出力できるように回路設計を行い、専用テスト

ベクタを作成します。テスト端子が不足する場合は、図 8 .5 . 8 のように通常動作時の

出力端子と兼用できるようにテストモードへの切り換え用マルチプレクサを付加して

ください。

通通通通常常常常入入入入力力力力通通通通常常常常出出出出力力力力

32kHz発振器

TTTTEEEESSSSTTTT

OOOOSSSSCCCC1111

OOOOSSSSCCCC2222

図 8.5.8　32kHz発振出力のテスト


164

8.5.2 モジュールテスト回路設計ユーザモジュールにメモリやアナログモジュールを含んだ回路で当社が提供している

モジュールテストを適用しない場合には、これらのモジュールをテストするためのテスト

回路をユーザが設計する必要があります。テスト回路を設計するうえでの基本的な考え方

は、テストモードを設定し、そのモードでモジュールの I/ O 端子を直接 C BI C の外部端子

に引き出すようにします。場合によっては、論理部の観測性、制御性を向上させるための

工夫も加味する必要があります（図 8 .5 . 9、図 8 .5 . 10 、図 8 .5 . 11 ）。また、ユーザモジュ

ールにシフトスキャンを適用している場合は、モジュールの入出力の端子部分にスキャン

機能付きラッチをさらに追加する必要があります。

モジュール�

ロジック�

ロジック�

図 8.5.9　テスト回路設計前

ロジック�

（a）�

TDin1

TDin0

TDout1

ロジック�

（b）�

TDout0

MUX

モジュール�

Test-mode

MUX

MUX

MUX

図 8.5.10　テスト回路設計後（ロジック部：シフトスキャンなし）


165

モジュール

ロジックロジック

MUX

Test-mode

TDin1 TDout1

Scan-Latch Scan-Latch

MUX

シフトスキャン適用シフト

スキャン適用

図 8.5.11　テスト回路設計後（ロジック部：シフトスキャンあり）

（１）複数 RAMブロックのテスト回路設計例R AM ブロックのテストのため、外部より直接 R AM ブロックの全ての端子がアクセス

出来るように、テスト回路設計を行ってください。

テスト回路設計時においては下記の点に注意してください。

・複数RAMブロックに対して同時にデータの書き込みが可能となるようにしてください。

・R AM ブロックからのデータの読み出しは、できる限り同時に読み出しが出来るように

してください。

・データの I/ O、アドレスなどのテスト信号はブロックが増えても共通に扱えるように回

路設計を工夫してください。

・テスト端子を外部に引き出す際は、ユーザ端子と兼用し、できる限りテスト専用端子を

削減するようにしてください。


166

RAM-a

RAM-b

WE-TEST

WE-a

WE-b

AD-a

AD-b

DI-a

DI-b

DO-a

DO-b

MUX

MUX

MUX

MUX

MUX

MUX

DO(0:k)

DO(0:j)

DI(0:j)

DI(0:k)

AD(0:w)

AD(0:x)

WE

WE

MODE-TEST

DI-TESTDO-TEST

WE-TEST　：テストモード時のライト信号（全ブロック共通）AD-TEST　　：テストモード時のアドレス入力（全ブロック共通）MODE-TEST ：通常モードとテストモードの切り替え

DI-TEST　　：テストモード時のデータ書き込み信号（全ブロック共通）DO-TEST　：テストモード時のデータ読み出し信号（他の出力信号と共用）

MUX

AD-TEST

MUX

DO-TEST

他の出力信号

他の出力信号

図 8.5.12　メモリブロックのテスト回路設計例

9.　テストベクタの構成と分類

第 9章　目次

9.1 テストベクタの構成.........................................................................................................................................................................169

9.1.1 テストベクタの種類と目的 ........................................................................................................169

9.1.2 テストベクタの作成分担 .............................................................................................................172

9.2 テストベクタの作成と考え方.....................................................................................................................................................173

9.2.1 テストベクタの作り方 ..................................................................................................................173

9.2.2 テストベクタのタイミング設定 ..............................................................................................176

9.2.3 テストベクタ長の制限 ..................................................................................................................179

9.2.4 日立提供モジュールのテストベクタ ....................................................................................179

9.2.5 ユーザモジュールのテストベクタ .........................................................................................179

9.2.6 消費電流測定のテストベクタ ...................................................................................................180

9.2.7 Hi-Z状態をテストしたい場合の注意....................................................................................181


168


169

9.1　テストベクタの構成

9.1.1　テストベクタの種類と目的テストベクタでは、C BI C の I/ O 端子から見た論理動作を検証します。このテストベク

タは、単に論理接続の正確さを論理シミュレーションで確認するだけでなく、最終的にサ

ンプルおよび量産出荷品のCBIC機能保証用テストプログラムのデータとなります。製品

の良品/ 不良品の判断基準となりますので、C BI C の実使用状態の I/ O 動作に近く、かつ

CBIC内部の不良箇所を全て検出できるものが必要です。

シフトスキャンにより生成するテストベクタは、ユーザが作成したテストベクタでは、

故障検出できなかった箇所を補完するものです。製品選別の際は、ユーザが作成したテス

トベクタとシフトスキャンで生成したテストベクタの両方を使用します。

テストベクタには、テストの目的別に機能テスト、高速動作テスト、DC パラメータテ

スト、消費電流テストの４種類があります。

（１）機能テストC BI C 全体の論理機能をテストするためのテストベクタです。モジュールテストを適用

する場合は、モジュール単体テストとモジュール間の結線テストの構成でテストベクタを

作成してください。

故障検出率 95%以上を目標にしてください。なお、シフトスキャンで生成するテストベ

クタは、故障検出率を高めるものであり、実動作とは異なった動きをしますのでご注意く

ださい。

（a）単体テストベクタ

モジュール単体の機能をテストするためのテストベクタです。テストベクタは、各モジ

ュールの端子切り口で作成します。

表 9.1.1　単体テストベクタの種類

テストベクタの種類内　　　容

ユーザモジュール用ユーザモジュールの機能を検証するためのテストベクタです。

故障検出率を向上させるためにシフトスキャンを適用すること

ができます。

日立提供モジュール用マイコンコア、メモリモジュールなど当社から提供するモジュー

ルの機能を検証するためのテストベクタです。


170

（b）結合テストベクタ

各モジュール（マイコンコア、メモリブロック、ユーザモジュールなど）間の結線テス

ト、タイミング動作テストを行ないます。

（２）高速動作テストクリティカルパスをテストするためのテストベクタで次の３種類があります。

（a）ディレイテスト

入力端子から出力端子までの遅延時間をテストします。

（b）入力位相差テスト

セットアップ、ホールドタイムなどをテストします。

（c）サイクルテスト

実効的に高周波数動作をテストします。

（３）DCパラメータテスト出力レベル（VOH、VOL）、3ステートまたは、オープンドレイン出力のハイインピー

ダンス時リーク電流（IOL）等を測定するため、所定の状態を作るテストベクタが必要で

す（表9.1.2）。ただし、所定の状態が 4000ステップ以内で実現できるようにしてくださ

い。シフトスキャン（LSI全体に対してのみ）、バウンダリスキャン（適用ピンのみ）を

適用する場合は自動生成します。

表 9.1.2　DCパラメータテストの測定条件

入力/出力端子モード測定条件　＊1、＊2 備考

入力端子 1　,　0 左記条件の入力/出力がすべて

出力端子 H　,　L 存在するようにテストベクタを

３ステート出力端子 H　,　L　,　Z 作成してください。

入出力双方向端子 1　,　0　,　H　,　L　,　Z

＊1：1/0は入力の High/Low levelを、H/Lは出力の High/Low levelを表わします。

　　Zは High impedance状態を表わします。

＊2：ストローブ位置より後で入力、出力が変化すると測定できません。ストローブ位置は必ず変

　　化点の後となるようにしてください。

（４）消費電流テスト消費電流テストには、動作時電流と静止時電流の 2種類のテストがあります。


171

（５）シュミット入力の特性テスト　シュミット入力のヒステリシス電圧テストが必要な場合は、専用のテストパターン

を作成してください。この場合、入力の変化が同一ステップで出力に伝搬されるよ

うに工夫してください。また、FFなどの記憶素子を介しての測定はできません。

　シュミット特性用テストベクタの作成とその中での測定ステップ（シュミット入力

と出力端子間のパスが活性化されるステップ）を提出してください。

A

B

C

OUT

A

OUT

cp

D Q

（測定不可）

（測定可）

図 9.1.1　シュミット入力の特性テスト回路例


172

9.1.2　テストベクタの作成分担当社が提供するモジュール（コンパイルドメモリは除く）単体の機能検証用、DC パラ

メータ測定用のテストベクタは当社で準備します。

表 9.1.3　テストベクタの種類と作成分担

項目作成分担

機能検証用

テストベクタ

単体

テストベクタ

ユーザモジュールユーザ

（シフトスキャン適用時は日立）

日立提供モジュール日立＊１

結合テストベクタ

（結合シミュレーション）

ユーザ

高速動作用テストベクタユーザ

DCパラメータ用テストベクタ

　

ユーザまたは日立

（詳細は表 9.1.4を参照）

＊１　小規模メモリブロックを多数含むなどの仕様で、当社のモジュールテストが適用できない回

路では、ユーザにテスト回路付加、テストベクタの作成をお願いする場合があります。

表 9.1.4　DCパラメータ用テストベクタ作成分担

バウンダリスキャンモジュールテストシフトスキャン作成分担

有有日立＊１

有無日立＊１

無有日立＊１

無日立＊１

有有ユーザ

無無ユーザ

無有日立＊２

無ユーザ

＊１　バウンダリスキャン適用ピンのみ。適用しなかったピンに対してはユーザにて作成してくだ

さい。

＊２　 LSI 全体に対してシフトスキャンを適用した場合のみ当社にて自動生成することができま

す。


173

9.2　テストベクタの作成と考え方

9.2.1　テストベクタの作り方

（１）機能テストベクタ設計機能テストは、論理機能の正確さを確認するだけでなく、C BI C 製造過程で発生する不

良箇所を全て検出できることが望まれます。しかし、最初から個々のゲートの故障仮定/

故障検出を考えながらテストベクタを設計することは、現実的ではありません。そこで次

の手順でテストベクタを作成することをお勧めします。

（a）　まず論理シミュレーションで期待した機能通りに動作するかを回路全体（または各

モジュール毎）にわたって検証します。これによってかなりの故障検出率を持ったテ

ストベクタを得ることができます。

（b）　次に故障シミュレーションを用いて論理シミュレーションで使用したテストベクタ

の故障検出率および、このテストベクタでは検出できなかった故障箇所（未検出リス

ト）を確認します。この時点からは、故障検出の原理を駆使し、個々の未検出個所に

対して検出ベクタを追加作成していきます。

なお、シフトスキャンを用いることで上記の故障検出率を上げるためのテストベクタを

自動生成することができます。これによって、テスト設計工数が大幅に短縮できるととも

に、テストベクタの品質も向上することができます。

（２）タイミング検証用テストベクタ設計C BI C が高速化するにつれて機能テストベクタだけでは、タイミングテストができない

場合があります。このような場合、機能テストベクタはあくまでも故障検出（95%以上）

に着目して作成し、タイミング検証に関しては、以下に述べるような専用のテストベクタ

を作成してください。

（a）ディレイテスト

入力信号の変化から出力信号が変化するまでの遅延時間が許容範囲にあるかどうかを

チェックするためには、その遅延時間がテストできるストローブ位置を持ったテストベク

タが必要となります。この場合、入力タイミングは、テスト周期の切り替わるタイミング

と同期して変化する d=0のDT形式の１種類とします。ストローブは、入力端子から出力

端子までのバラツキも含めた遅延時間を考慮して設定してください。


174

CP

D Q

QN

INOUT

S

IN

OUT

ストローブ

tpd

図 9.2.1　ディレイテスト例

（b）入力位相差テスト

入力信号の位相差（特に F/Fのセットアップ/ホールドタイム）が問題となる場合は、外

部端子で規定した位相差で正常に動作することを確認しなくてはなりません。この場合、

位相差チェック用のテストベクタを作成していただきます。また、クロック系の遅延時間

とデータ系の遅延時間をバラツキも含めて計算し、内部の F/Fの入力端子において、セッ

トアップタイムが確保できるよう外部端子での入力タイミングを設定してください。

CP

D Q

QNDATA

セットアップタイム

CLK

DATA

CLK

図 9.2.2　入力位相差テスト例


175

（c）サイクルテスト

16M Hz 以上（テスト周期＜60ns ）のクロックに同期して動作する場合、タイミングの

クリティカルなレジスタ間のデータ転送を確認するためには、図 9. 2.3 のようなダブルパ

ルス（DP 形式、DN 形式）を用いた偶数および奇数のテストベクタを作成していただく

必要があります。

偶数のテストベクタは図 9.2.3（a）で、奇数のクロック数（1、3、．．．）から偶数の

クロック数（2、4、．．．）へのレジスタ間のデータ転送（reg1～reg2）を実効的な動作

周波数で確認するためのテストベクタです。

奇数のテストベクタは図 9.2.3（b）で、偶数のクロック数（2、4、．．．）から奇数の

クロック数（1、3、5、．．．）へのレジスタ間のデータ転送（reg2～reg3）を実効的な動

作周波数で確認するためのテストベクタです。

偶数および奇数のテストベクタを併用することで、タイミングのクリティカルなレジス

タ間のデータ転送の全てを確認することができます。

テストベクタの制約については、表 9.2.1を参照ください。

CP

D Q

QN

CLK

CP

D Q

QN

OUTDATA

実効的な動作周波数（最大80MHz )

1 2 3 4CLK

OUT

ストローブ

（a）偶数のテストベクタ

DATA

（b）奇数のテストベクタ

実効的な動作周波数（最大80MHz )

CLK

OUT

ストローブ

DATA

1 2 4 53

数字1～5はクロック数を表わしています。

CP

D Q

QN

reg1 reg2 reg3

図 9.2.3　サイクルテスト例


176

9.2.2　テストベクタのタイミング設定テストベクタを記述する場合、まずタイミングを設定します。ここで設定するタイミン

グは、C BI C の出荷試験をするテスタのタイミングジェネレータに割り付けられます。こ

のためテスタの制約により、タイミング設定数は、最大７種類になります。実動作では、

７種類を越えるタイミングとなる場合もありますが、必ず７種類になるようまとめてくだ

さい。

（１）タイミングの種類

（a）DT形式

DATA形式を示し、１ステップ（１テスト周期）内で１回以内の変化の信号形式です。

変化する場合は、立ち上がり/立ち下がりとも同一時間で変化します。

（b）PP形式

正のパルス形式を示し、１ステップ内で０回、もしくは２回変化する信号形式です。

パルスが出るときは、１ステップ内での立ち上がり/立ち下がり時間が常に同一となり、

パルスが出ないときは、Lowレベルとなります。

（c）NP形式

負のパルス形式を示し、１ステップ内で０回、もしくは２回変化する信号形式です。

パルスが出るときは、１ステップ内での立ち上がり/立ち下がり時間が常に同一となり、

パルスが出ないときはHighレベルとなります。

（d）DP形式

同一テストレート内に 2種類の正のパルス形式を定義する信号形式です。

（e）DN形式

同一テストレート内に 2種類の負のパルス形式を定義する信号形式です。

（f）ストローブ

ストローブは、テストベクタ１本の中で２種類の設定が可能です。ただし、１出力信

号に対しては１種類のみ設定可能です。


177

d w

d

s

T:テスト周期

d w

PP形式

NP形式

DT形式

ストローブ

［入力］

［出力］

T

d1 w1

d2 w2d1 w1

d2 w2

DP形式

DN形式

図 9.2.4　テストタイミングの種類


178

（２）タイミング設定制約

表 9.2.1　タイミング設定制約

記号機能テストタイミングテスト

ディレイテスト入力位相差テストサイクルテスト

T ≧ 60 500 500 500

d ≧ 0 0 ≧ 5 ≧ 5

w ≧ 12.5 ー ≧ 12.5 ≧ 12.5

s 0 ≦ s ＜ T　　（出力端子）

0 ≦ s ＜T - 15（入出力端子）

≧ 0 450 450

Tー（d+w）≧ 0

単位：ns

【注】：ストローブをテスト周期の最後から 15ns以内に指定している場合、入出力共通バッファに

関しては、出力から入力へ切り替わる直前の出力サイクルの期待値はマスクしてくださ

い。

A

B

C

D

E

F

G

LSIA(=I1)

B(=I2)

C(=I2)

D(=I3)

E(=I0)

F(=O1)

G(=O2)

300100

100

60

150

230

130

テスト周期タイミングNO. 形式 d (ns) w (ns)

I 0I 1I 2I 3O1O2

入力

出力

300 ns

DTPPDTDT

0 －

100 100

60 －150 －230130

60

単位:ns

図 9.2.5　タイミング設定例


179

9.2.3　テストベクタ長の制限テストベクタの長さは、論理シミュレーションのチェックの効率をよくするために短く

する必要があります。テストベクタ長が短くなるように論理設計段階でテスト回路などを

工夫してください。テストベクタは、製品の検査に使用します。したがって、テスタのメ

モリ容量からの制限もあります。

（a）テストベクタ本数

　それぞれにイニシャライズルーチンを先頭に含んだ独立のテストベクタの数は、機

能テスト、タイミングテストの合計で１０本以内。

（b）テストベクタ長

　１本のテストベクタ長は、繰り返し表現を展開した形で最大 60,000ステップ以下。

（c）その他注意事項

・　テストベクタの途中では、入力タイミングを変更することができません。タイミ

ングを変える場合は、別のテストベクタとしてください。

・　独立のテストベクタの先頭には、必ずイニシャライズルーチンを入れてください。

・　消費電流テスト用のテストベクタ長は、繰り返し表現を展開した形で最大 30,000

ステップ以内で表現してください。

9.2.4　日立提供モジュールのテストベクタ当社が提供するモジュール（コンパイルドメモリを除く）には、あらかじめモジュール

単体の機能検証用テストベクタを用意しています。当社提供モジュールをCBICへ搭載す

る場合は、このテストベクタを使用しモジュールの検証用テストベクタをユーザが作成す

る必要はありません。

モジュールテストを適用すれば、モジュール検証用のテスト回路設計、テストベクタの

編集を考慮する必要はなくなります。

9.2.5　ユーザモジュールのテストベクタ最上位図面上の階層に配置されるモジュール単位でテストベクタを作成してください。


180

9.2.6　消費電流測定のテストベクタ

（１）動作時電流テスト動作時の消費電流は、機能テスト用のテストベクタを用いて測定します。ただし、機能

テスト用のテストベクタが実動作周波数で作成されている場合でも実際にシステム上へ

組み込んだときの動作電流と LSIテスタ上での測定値とでは、差異が生じます。その主な

理由は次のとおりです。

（a）機能テストベクタとシステム上へ組み込んだときの動作率の差

通常、テストベクタの方が高密度で動作するよう設計するため消費電流が大きくなり

ます。

（b）CBICへの入力信号の信号波形の差

入力レベル、入力の立ち上がり、立ち下がり時間の条件が LS I テスタと実機上での差

によって、入力バッファの貫通電流の値が変わります。

（c）CBICの出力端子の負荷容量の差

当社では、LS I テスタで使用するテストボードを標準化しており、出力端子個別に異

なった負荷容量をつけて測定することができません。

当社では、消費電流の保証値は採用したパッケージの最大許容消費電力を基準に決め

ています。このため実機上問題ない場合でも LS I テスタで許容値を越える場合があり

ます。その際には、消費電流測定用テストベクタを当社にて変更する場合があります

のでご了承ください。

（２）静止時電流（スタンバイ電流）テスト静止時（スタンバイ）状態を設定できるテストベクタとその測定ステップを指示してく

ださい。このテストは、製品出荷時の品質向上のために必要なテストであり、必ずスタン

バイ状態を設定できるテストベクタの作成をお願いします。

なお、スタンバイ状態とは LSI全体が下記条件をすべて満足する状態のことです。

・　プルアップ/ プルダウン抵抗付き I/ O 端子は各々プルアップ / プルダウン電流が流

れない極性になっていること。

・　デバイス内部のノードが確定値（不定でない）となっていること。

・　コンフリクトおよびフローティング状態が存在しないこと。

・　搭載している各モジュールの消費電流が最小となる状態になっていること。


181

9.2.7　Hi-Z状態をテストしたい場合の注意入出力双方向端子および 3 ステート出力端子のコントロール信号を生成する回路の機

能をテストする場合、シフトスキャン使用の有無によって、以下のようにしてください。

（１）シフトスキャンを使用しないときHi -Z 状態を期待値とするテストベクタを作成してください。そのテスト本数は１本の

みとし、Hi -Z 状態への遷移時間を確保するため、テスト周期は 1000ns 、ストローブ位置

は 950nsとしてください。

これ以外のテストベクタにおいては、Hi-Z状態はマスクしてください。

（２）シフトスキャンを使用するときシフトスキャンのテストベクタでは、出力端子での Hi -Z 状態のテストはできません。

したがって、コントロール信号を生成する回路の機能をテストするために、この回路の出

力にシフトスキャン用ラッチまたは F/Fを追加し、この回路に対してシフトスキャンテス

トを適用します。（図 9.2.6）

シフトスキャンのテストベクタによって、コントロール信号を生成する回路のテストが

できるようになります。

シフトスキャン適用

OUT

コントロール信号生成回路

OUT


VccE

D Q

OUT


VccE

D Q

または

図 9.2.6　シフトスキャンを使用する場合の回路構成例


182

10.　結合テストベクタ

第 10章　目次

10.1 結合テストベクタの目的...............................................................................................................................................................185

10.2 マイコンコア搭載時の結合テストベクタ............................................................................................................................186

10.3 仮想ボード図面...................................................................................................................................................................................186

10.3.1 仮想メモリの接続 ............................................................................................................................187

10.3.2 制御回路（入力制御回路）の接続 .........................................................................................188

10.3.3 仮想ROM（EXROM）の接続...................................................................................................191

10.3.4 仮想RAM（EXRAM）の接続...................................................................................................192

10.4 仮想ボードシミュレーション用テストベクタ..................................................................................................................194

10.4.1 仮想ボードシミュレーション用テストベクタの作成 .................................................194

10.4.2 仮想ボードシミュレーション用プログラムの作成 ......................................................194

10.5 仮想ボードシミュレーション.....................................................................................................................................................195

10.5.1 仮想ボードシミュレーションの実行と確認 .....................................................................195

10.5.2 仮想ボードシミュレーション上の注意事項 .....................................................................195

10.6 結合テストベクタの抽出...............................................................................................................................................................198

10.6.1 テストベクタの抽出フロー ........................................................................................................198

10.6.2 タイミング定義ファイルの設定 ..............................................................................................198

10.6.3 入出力方向タイミング判定 ........................................................................................................199

10.6.4 テストベクタ抽出プログラムの実行 ....................................................................................201

10.6.5 抽出結果の検証 .................................................................................................................................201


184


185

10.1　結合テストベクタの目的結合テストベクタは、C BI C に搭載するモジュール（マイコンコア、メモリ、ユーザモ

ジュールなど）間の結線が正しく接続されているかを確認するために作成します。

特に、モジュールテストを適用する場合は、C BI C に搭載するモジュールごとの検証は

単独でテストできるため、これと併せてモジュール間の接続検証を行う結合テストベクタ

を作成することでCBIC全体の機能検証を実現します。

結合テストベクタは、「9 .2 　テストベクタの作成と考え方」に記載しているルールに

基づいて作成してください。しかし、搭載するモジュールによっては、モジュールを動作

させる入力ベクタの作成が難しいものがあります。特にマイコンコアを搭載している場合

は、「10.2　マイコンコア搭載時の結合テストベクタ」以降で記載している方法を適用し

て結合テストベクタを作成します。

モジュールモジュール


マイコンコアモジュール


プログラム

（a）結合テストベクタの作り方（マイコンコアを搭載しない場合）

（b）結合テストベクタの作り方（マイコンコアを搭載する場合）

図 10.1.1　結合テストベクタの作成手法例


186

10.2　マイコンコア搭載時の結合テストベクタマイコンコアを搭載したときの結合テストベクタを作成するには、搭載するマイコンコ

アを動作させ、その制御下で全体動作を確認する必要があります。これをスムーズに行な

うために仮想ボードシミュレーションと呼ぶ手法を用います。

仮想ボードシミュレーションとは、C BI C の外側からマイコンコアを動作させるための

命令を与え、C BI C 内のブロック間結線を確認するための手法です。ここで得た結果から

結合テストベクタを作成します。

10.3　仮想ボード図面仮想ボード図面は、C BI C の最上位図面と仮想 R OM 、仮想 R AM 、そしてこれらを制御

するための回路によって構成されます。（図 10.3.1）

仮想ROM

仮想RAM

外外外外部部部部入入入入力力力力制制制制御御御御回回回回路路路路

CBIC


CSNRDNｱﾄﾞﾚｽﾃﾞｰﾀ

CSNRDN

ｱﾄﾞﾚｽﾃﾞｰﾀ

WRN

ﾓｰﾄﾞ

図 10.3.1　仮想ボード図面例


187

10.3.1　仮想メモリの接続

（１）仮想 ROM

マイコンコアに C BI C 内の各モジュール間結線を確認するテストプログラムを仮想

ROMに格納します。

接続は、仮想ROMのアドレス、データ、リード（RDN）、チップセレクト（CSN）を

C BI C と接続してください。（仮想 R OM の詳細仕様は、「1 0. 3. 3 仮想 RO M（E XR OM ）

の接続」を参照ください。）

（２）仮想 RAM

仮想RAMは、CBICにRAMを搭載しないときなど必要に応じて接続します。

例えば、割り込み処理におけるスタックポインタの退避やテストプログラムのワークエ

リアなどに使用します。

接続は、図 10.3.1に示すように仮想RAMのアドレス、データ、リード（RDN）、ライ

ト（WR N）、チップセレクト（C SN）を C BI C に接続してください。（仮想 R AM の詳細

仕様は、「10.3.4仮想RAM（EXRAM）の接続」を参照ください。）


188

10.3.2　制御回路（入力制御回路）の接続テストプログラムを実行するために必要な各端子の設定を“0”、“1”のベクタで与え

る代わりにCBIC外部に設けた適当な入力制御回路で与えることができます。

制御回路は、これらのブロック間結線を外部入力によって動作させる必要がある場合に

必要となります。テストプログラムだけによる内部動作でブロック間結線の動作確認がで

きる場合は、この制御回路は不要です。

（１）マイコンコアのポートを利用した割り込み信号の検証例C BI C 端子からの外部入力信号により、ユーザモジュールから割り込み信号が発生しマ

イコンコアへ入力する仕様を例にとって説明します。この割り込み要因となるCBICへの

入力信号を図 10.3.2の配線Aのようにマイコンコアのポート出力を利用してつくります。

マイコンコア


EXROM

EXRAM

外外外外部部部部入入入入力力力力制制制制御御御御回回回回路路路路

CBIC


CSNRDNｱﾄﾞﾚｽﾃﾞｰﾀ

CSNRDN

ｱﾄﾞﾚｽﾃﾞｰﾀ

WRN

ﾓｰﾄﾞ

配線Ａ

割り込み

ポート出力

図 10.3.2　マイコンコアの出力ポートを利用した割り込み信号制御例


189

ポートを出力に設定（ポート出力）

ポートにデータをセット（割り込み要因発生）

ユーザモジュールにて割り込み信号発生

マイコンコア割り込み受け付け（割り込み処理）

ポートデータをクリア

マイコンコアのポートを外部出力に設定し、割り込みを許可します。

マイコンコアのポート出力の極性をアクティブにします。

マイコンコアのポート出力（割り込み要因）より、ユーザモジュールにて割り込み信号生成します。

マイコンコアにて割り込み信号を受け付け、割り込み処理を開始します。

割り込み処理にてポートデータをクリアします。

図 10.3.3　ブロック間結線の検証フロー例（割り込み動作）

図 10.3.3に示す検証フローの一連動作によって、ブロック間結線（割り込み信号）の動

作を確認することができます。具体的には、C BI C の外部端子からポートデータがクリア

されたことで割り込み信号が正常に動作し、タイミングおよび結線関係に問題ないことを

確認することができます。

（２）外部入力制御の回路例入力信号が複数必要な場合は、図 10.3.4のような制御回路を作成します。これは、マイ

コンコアから制御回路へライトすることによって検証用信号を出力する回路例です。


190

Z0NZ1NZ2NZ3NZ4NZ5NZ6NZ7N

A0A1A2

latchG +Q O0G +Q O1G +Q O2G +Q O3G +Q O3G +Q O4G +Q O5GD+Q

PR

O7

A0A1A2

WRNCSN

RESN

D0

デコーダー

図 10.3.4　外部入力用制御回路

表 10.3.1　外部入力用制御回路の真理値表

RESN WRN CSN A0 A1 A2 O0 O1 O2 O3 O4 O5 O6 O7

0 ＊＊＊＊＊ H H H H H H H H

1 1 ＊＊＊＊ーーーーーーーー

1 ＊ 1 ＊＊＊ーーーーーーーー

1 0 0 0 0 0 D0 ーーーーーーー

1 0 0 0 0 1 ー D0 ーーーーーー

1 0 0 0 1 0 ーー D0 ーーーーー

1 0 0 0 1 1 ーーー D0 ーーーー

1 0 0 1 0 0 ーーーー D0 ーーー

1 0 0 1 0 1 ーーーーー D0 ーー

1 0 0 1 1 0 ーーーーーー D0 ー

1 0 0 1 1 1 ーーーーーーー D0

図 10.3.4の制御回路は、アドレス（A0～A2）、データ（D0）、ライト（WRN）、チッ

プセレクト（C SN）、リセット（R ESN ）の入力信号から制御信号を出力する構成となっ

ています。CSN信号によりこの制御回路を選択します。マイコンコアからのライト信号に

よって出力O0～O7に表 10.3.1に示す信号を出力させます。


191

10.3.3　仮想ROM（EXROM）の接続

（１）シンボル図と機能概要マイコンコアに対応した仮想ROMを用意してあります。

仮想ROMの端子には、アドレス入力、データ出力、リード信号（RDN）、チップセレ

クト（C SN）があります。この仮想 R OM には、プログラムやデータを格納する領域だけ

でなく、リセットベクタを含む割り込みベクタ領域も割り当ててください。

CSN

RDN

A(16:0)

D(7:0)

EXROM

図 10.3.5　仮想ROMモジュールのシンボル図例

この仮想ROMは、仮想ボードシミュレーション専用のモデルです。

CSN

RDN

アドレス

データ不　定 Valid

図 10.3.6　仮想ROMのタイミングチャート

（２）仮想 ROMの接続仮想 R OM をマイコンに接続する場合は、使用しているマイコンコアのハードウェアマ

ニュアルに記載されているROMとのインタフェース方法に従ってください。


192

10.3.4　仮想RAM（EXRAM）の接続

（１）シンボル図とモジュールの接続マイコンコアに対応した仮想RAMを用意してあります。

仮想RAMの端子には、アドレス入力、データ入出力、リード信号（RDN）、ライト信

号（WRN）、チップセレクト信号（CSN）があります。この仮想RAMは、割込みベクタ

領域および内部 R AM 、内部 I/ O のレジスタ空間を除いた外部アドレス空間に割り当てま

す。

CSN

RDN

A(16:0)

D(7:0)

EXRAM

WRN

図 10.3.7　仮想RAMのシンボル図例

この仮想 R AM は、仮想ボードシミュレーション専用のモジュールです。ただし、仮想

ボードシミュレーション用のプログラムが仮想 R AM を必要としない場合は、仮想 R AM

の接続は不要です。

CSN

RDN

アドレス

データ不　定 Valid

（Ａ）リードサイクル

（Ｂ）ライトサイクル

CSN

WRN

アドレス

データ Valid

図 10.3.8　仮想RAMのタイミングチャート


193

（２）仮想 RAMの接続仮想 R AM をマイコンに接続する場合は、使用しているマイコンコアのハードウェアマ

ニュアルに記載されているRAMとのインタフェース方法に従ってください。


194

10.4　仮想ボードシミュレーション用テストベクタ

10.4.1　仮想ボードシミュレーション用テストベクタの作成仮想ROM/仮想RAMを接続するアドレス/データバスなどの信号以外の全ての入力端子

には、“0”または“1”のベクタを与えてください。

入出力が切り替わる端子は、入力端子状態のときのみのベクタを作成してください。

仮想ROM

仮想RAM

制制制制御御御御回回回回路路路路

CBIC


" 0 " or " 1 " を入力

" 0 " or " 1 " を入力

" 0 " or " 1 " を入力

ROMコード

図 10.4.1　テストベクタの与え方

10.4.2　仮想ボードシミュレーション用プログラムの作成仮想ボードシミュレーション用プログラムは、マイコンのプログラム開発環境を用いて

作成します。ここで作成したプログラムを Sタイプオブジェクトに変換します。Sタイプ

オブジェクトを変換プログラムによって各シミュレータ上のフォーマットに変換しシミ

ュレーションを実行します。


195

10.5　仮想ボードシミュレーション

10.5.1　仮想ボードシミュレーションの実行と確認仮想ボードプログラムを実行し、CBICの動作が正しいかどうかを確認してください。

仮想ボードシミュレーションの実行結果の検証は、以下の項目を確認してください。

確認の際には、CBICの全端子をモニタしてください。

・全出力端子が期待通りに正しく動作しているか。

・アドレスバスに期待通りのアドレス値が出ているか。

・入力信号が正しいタイミングで入力されているか。

・プログラム動作が最後まで実行され終了しているか。

10.5.2　仮想ボードシミュレーション上の注意事項仮想ボードシミュレーションのときの注意例を以下に示します。

（１）リセット信号の入力期間各マイコンコア毎に規定されているリセット期間のクロック数は必ず確保してくださ

い。

（正）

CK

Reset

n clock

（誤）　リセット期間の不足

Reset

リセット信号の入力期間

図 10.5.1　マイコンコアのリセット入力期間

（２）WAIT端子の使い方リセット後にマイコンコアのWAITをアサートし続けると、マイコンコアはWAIT状態

のままになります。シミュレーション実行の際は、必要な時のみWAITをアサートしてく

ださい。

（３）マイコンコアでユーザ論理を初期化する場合マイコンコアの出力端子は、不定期間を伴う信号があります。このような信号を使う場

合は、出力が確定した後に使用するようにしてください。


196

図 1 0. 5. 2 の例では、マイコンコアからのライトデータ（D0）がラッチに書き込まれる

タイミングで F /F 1 をクリアし、F /F 1 の出力＋Q が F /F 2 に取り込まれる論理構成となって

います。しかし、実際のシミュレーション動作では図 10.5.2のタイミングチャートの実線

に示すような D0 の不定区間の状態がラッチされ F /F 1 のクリア信号に不定が伝搬し F /F 1

の出力も不定となります。この不定出力を次段の F/F2のCK信号の立ち上がりで取り込む

ためにX03が不定となり誤動作します。

これを避けるためにラッチを F/F0に書き換え点線に示すようにD0の値を確定するX00

の立ち上がりで F/F0に確定したD0の値を取り込みます。

このようにバスの不定区間のデータをユーザモジュールへ取り込まないように十分注

意して設計してください。ユーザモジュールの単体シミュレーションでは、テストベクタ

に不定を入力することはしないため仮想ボードシミュレーションを実行することで初め

てこのような不具合が見つかることがあります。

カスタムコア

ユーザロジック

Latch

G

D

+QWRNCSNA1,0

F/F1CP

D

+Q

CDN

F/F2CP

D

+Q

CDN

X00 X01

X03

D0

XXX

XXX

XXXXXXXXX

X02

A1,0

WRNCSN

D0

X00

X01

X02

X03

CK

不定

F/F0修正

図 10.5.2　マイコンコアからの不定出力をユーザ論理部へ取り込む不具合例


197

（４）割り込みおよびサブルーチンコールマイコンコアでは、スタックポインタを設定する前に割り込みを入れたりサブルーチン

をコールしたりするとメインルーチンに戻れなくなります。これを避けるためには、リセ

ット直後の第一命令でスタックポインタを設定してください。

（５）マイコンコアのレジスタの初期化マイコンコア内のレジスタをプログラムによってイニシャライズする時は、MOV命令、

LCD命令を使用し、必ず“０”または、“１”を書き込んでください。シミュレーション

では、レジスタの初期値は不定となっています。不定どうしの排他的論理和は、不定であ

り、イニシャライズできません。すなわち、XOR 命令、S UB 命令などでは、レジスタの

イニシャライズはできませんので注意してください。


198

10.6　結合テストベクタの抽出仮想ボードシミュレーションの結果からCBICの I/O端子でテストベクタを抽出します。

これを結合テストベクタと呼びます。この結合テストベクタは、仮負荷シミュレーション、

実負荷シミュレーションで使用します。C BI C の量産時の選別用テストベクタとしても適

用します。

10.6.1　テストベクタの抽出フロー結合テストベクタの抽出は、当社があらかじめ準備する“テストベクタ抽出プログラ

ム”にて自動抽出します。図 10.6.1に結合テストベクタの抽出手順を示します。

仮想ボードシミュレーション結果

検証シミュレーション確認

NG

OK

仮負荷シミュレーションへ

テストベクタ抽出プログラムの実行

タイミング定義ファイル、入出力方向判定タイミングの設定

図 10.6.1　結合テストベクタ抽出フロー

10.6.2　タイミング定義ファイルの設定結合テストベクタを抽出する条件のストローブ位置の設定を行います。出力端子に対し

ては、設定したストローブ位置での値を期待値として抽出します。また、入力端子に対し

ては、テストステップの最後尾の位置または、設定したストローブ位置での値を入力値と

して抽出します。（表 10.6.1）

結合テストベクタ抽出後の各入力端子の入力タイミング条件を設定します。タイミング

の設定条件は「9.2.2　テストベクタのタイミング設定」の制約内で設定します。


199

表 10.6.1　結合テストベクタの抽出タイミング

入力形式判定タイミング

入力端子 DT ステップ最後尾の値を入力データとする。

PP　NP パルスの有無で判定する。

出力端子ストローブ位置の値を期待値とする。

方向判定ストローブ位置でのイネーブル信号の値で判定する。

入出力

双方向端子

入力状態 DT ステップの最後尾または、ストローブ位置での値を入力データと

する。

PP　NP パルスの有無で判定する。

出力状態ストローブ位置での値を期待値とする。

10.6.3　入出力方向タイミング判定入出力双方向端子における入力又は出力の状態判定が必要です。この状態判定には、入

出力双方向端子の制御するイネーブル信号を用います。あらかじめ仮想ボードシミュレー

ションを実行する際にモニタする信号として、このイネーブル信号を含めておく必要があ

ります。

出力入力入出力データ

切り出されるテストベクタ

イネーブル信号

入出力判定ストローブ

出力期待値入力テストベクタ出力期待値

出力と判定入力と判定入力と判定出力と判定

図 10.6.2　結合テストベクタの抽出例（入出力双方向端子）

また、図 10.6.3に示すように入出力判定するスロトーブ位置の直後にイネーブル信号が

切り替わるときには、入出力の状態判定が正しく行なえないことがあります。これによっ

て、入力データの印可タイミングが１ステップ後ろへずれるとともに誤ったテストベクタ

が抽出されることになります。こうした場合は、再度、抽出条件（ストローブ位置）を変

更し結合テストベクタの抽出をやり直してください。


200

出力入力入出力データ


イネーブル信号

入出力判定ストローブ

出力期待値入力テストベクタ出力期待値

出力と判定入力と判定入力と判定出力と判定


入出力判定ストローブ出力と判定出力と判定入力と判定入力と判定

出力期待値入力テストベクタ

（正）

（誤）

図 10.6.3　抽出条件（ストローブ位置）設定による抽出結果の違い


201

10.6.4　テストベクタ抽出プログラムの実行仮想ボードシミュレーションの結果ファイルに対してテストベクタ抽出プログラムを

実行することによって結合テストベクタを抽出します。

タイミング定義ファイル

結合テストベクタテストベクタ抽出プログラム

仮想ボードシミュレーション

結果

図 10.6.4　結合テストベクタの抽出

10.6.5　抽出結果の検証抽出した結合テストベクタが期待通りになっていることを確認してください。

この確認作業を効率良く行うためにシミュレーションを実施します。シミュレーション

結果と期待値が一致すれば、正しく抽出されたと判断します。

しかし、結合テストベクタが期待する結果と一致しない場合は、抽出のストローブ位置

設定および抽出後の入力のタイミング設定を見直してください。抽出時のタイミング定義

ファイルを修正後、結合テストベクタの再抽出を行います。


202

ストローブ位置

仮想ボードシミュレーション結果

DT波形で切り出した場合

DT波形で切り出した場合

ストローブ位置

PP波形で切り出した場合

（正）

（誤）

図 10.6.5　抽出タイミングの定義不具合例

11.　タイミング設計および検証

第 11章　目次

11.1　　概要 ............................................................................................................................................................................................................205

11.2 論理合成および論理設計時の注意点 ......................................................................................................................................207

11.2.1　合成単位ブロック構成上の注意点 ..................................................................................................207

11.2.2　配線遅延低減のための注意点 ............................................................................................................208

11.2.3　その他の注意点 ..........................................................................................................................................209

11.3 仮負荷STA............................................................................................................................. 210

11.3.1　クロックツリージェネレータ未使用の場合 ..............................................................................210

11.3.2　クロックツリージェネレータ使用の場合 ...................................................................................210

11.3.3　タイミング制約ファイル ......................................................................................................................211

11.4 仮負荷シミュレーション ...............................................................................................................................................................212

11.4.1　クロックツリージェネレータ未使用の場合 ..............................................................................212

11.4.2　クロックツリージェネレータ使用の場合 ...................................................................................212

11.4.3　仮負荷シミュレーションでの確認点 .............................................................................................213

11.5 フォワードアノテーション用制約ファイル .......................................................................................................................214

11.6 実負荷 STA.............................................................................................................................................................................................215

11.7 実負荷シミュレーション ...............................................................................................................................................................217

11.8 タイミング不良収束方法 ...............................................................................................................................................................218


204


205

11.1　概要論理回路の検証は大別して、機能検証とタイミング検証に別けられます。

機能検証は実動作速度を考慮せず論理機能が正しいかどうかを、RTLシミュレーション、

仮負荷またはゼロ遅延時間でのシミュレーション（１セル当たりのセル遅延時間および仮

想配線遅延時間をゼロとして扱うものです）などによって確認します。

タイミング検証は実動作速度でのシミュレーションおよび STA（静的タイミング解析：

Static Timing Analysis）によって検証します。

大規模回路では、全ての動作を網羅したテストベクタを作成することが困難となりつつ

ありますので、同期回路部分については S TA による検証を実施し、非同期回路部分等を

実動作シミュレーションにより確認してください。（図 11.1.1）

クロックツリージェネレータ（「5.1.5（2）クロックツリージェネレータ」を参照くだ

さい）を使用する場合、クロックツリーバッファはレイアウト時に挿入されますので、仮

負荷での検証時にはクロック遅延およびスキューを正しく扱うことができません。よって

仮負荷検証では下記の（1）､（2）､（3）を実施してください。

（1）機能検証

（2）同期回路検証

（3）クリティカルパス検証

実負荷検証ではクロック遅延およびスキュー値を考慮し、上記（1 ）、（2）、（3）及

び下記の（4）、（5）を実施してください。

（4）非同期動作部分（クロック切り替え等）検証

（5） LSIの入力･出力タイミング検証


206

●　セルサイズ変更　　遅延セル挿入

●　最適化

●　制約条件変更

START

フォワードアノテーション

フロアプラン・レイアウト（含むクロックツリー生成）

OK

NGチェック

タイミングＥＣＯ

論理合成・論理設計

仮負荷検証

静的タイミング解析ゲートレベルシミュレーション　　（仮負荷／ゼロ遅延時間）

実負荷検証

静的タイミング解析ゲートレベルシミュレーション

1111ssssttttササササイイイインンンンオオオオフフフフ

2222nnnnddddササササイイイインンンンオオオオフフフフ

図11.1.1　タイミング設計および検証フロー


207

11.2　論理合成および論理設計時の注意点論理合成をおよび論理設計時においては下記の点に注意してください。

11.2.1　合成単位ブロック構成上の注意点論理合成を実施する場合は、次の方法があります。

・最上位階層から一括で論理合成する方法

・下位階層のブロック毎に分けて論理合成する方法

合成する単位ブロックの最上位ブロックについて、次のような点に注意する必要があり

ます（以下、この最上位ブロックを合成単位ブロックと呼びます）。

合成単位ブロックの出力は、F/Fからの出力とすることを推奨します。（図 11.2.1（a））

F/Fからの出力とすることにより、REG2（初段）におけるタイミング問題の解決にかか

る時間の短縮および、論理合成制約を簡素化することができます。

図 1 1. 2. 1 （b ）のような構成になっている場合は、合成単位ブロック間の遅延時間配分

を見積り、タイミングの割り付け（タイミングバジェット）を行ないます。その上で合成

単位ブロック毎の論理合成を実施した後に、上位ブロックからのタイミング検証が必要に

なります。


208

（b）F/FーF/F間のパスが複数の合成単位ブロックに含まれる場合

D

CP

Q gluelogic (A)

合成単位ブロック

D

CP

Qgluelogic (C)


gluelogic (B)


REG1(終段) REG2(初段)

D

CP

Qgluelogic

REGX(終段)

D

CP

Q


REG1(終段)

D

CP

Qgluelogic (C)


REG2(初段)

D

CP

Qgluelogic

REGX(終段)

gluelogic (B)

gluelogic (A)

（a）合成単位ブロック推奨構成例

但し、バッファのみ挿入可

図 11.2.1　合成単位ブロック構成例

11.2.2　配線遅延低減のための注意点

（1）リセット信号のように合成単位ブロック内でファンアウトが多い信号については、

ファンアウト調整のため合成単位ブロックの入力はバッファで受けるようにしてくださ

い。（図 11.2.2（1））

大規模ブロックの出力や各種モジュール(RAM、ROM、CPU等)への出力には全て 3×駆

動能力以上のバッファを置くようにしてください。（図 11.2.2（2））


209

バッファセルを挿入する。


D

CP

Qgluelogic

高駆動能力バッファセルを挿入する。

RAMへ


（1）入力端子での注意点

RESET

（2）出力端子での注意点

セルの駆動能力はセル名から判断できます。セル名の右端の数字が駆動能力を表わしています。例：NI01D1.........バッファセル（1×駆動能力）　　NI01D3.........バッファセル（3×駆動能力）

NI01D3

3×

図 11.2.2　ブロック間結線上の注意点

（2）ゲーティッドクロックのようにクロックツリー中にゲートが挿入される場合は、2

×駆動能力以上のセルを使用するようにしてください。

1×駆動能力以下の低駆動能力セルを使用するとクロックツリー遅延時間およびスキュ

ーが大きくなる可能性があります。（図 11.2.3）

D

CPQ

CLOCK 1×

低駆動能力セル（1×駆動能力以下）

D

CPQ

CLOCK 3×

高駆動能力セル（2×駆動能力以上）

図 11.2.3　ゲーティッドクロック駆動能力変更例

11.2.3　その他の注意点

（1）タイミングクリティカルな合成単位ブロックを合成する場合は、0×駆動能力セル

を使用しないようにしてください。

（2）論理合成時は、クロック周波数を実動作周波数の 20％程度高く設定し論理合成を実

施することで、タイミング余裕度のある回路を生成することを推奨します。


210

11.3 　仮負荷 STA仮負荷 S TA では、クロックツリージェネレータの使用の有無により、次のような注意

点があります。

11.3.1　クロックツリージェネレータ未使用の場合クロックツリーを人手または論理合成により構成した場合は、クロック定義を伝搬クロ

ックモードで設定してください。これにより、クロックツリーの伝搬遅延時間を考慮する

ことができます。

11.3.2　クロックツリージェネレータ使用の場合クロックツリージェネレータによるクロックツリー生成を使用する場合においては、ク

ロック定義を理想クロックモードで設定してください。その際、クロックスキューは 0.5ns

程度に設定してください。（図 11.3.1）

但し、クロックツリーの遅延時間を考慮しないため、下記のポイントを正しく検証する

ことができませんので、実負荷検証で確認してください。

・外部端子からの入力データラッチタイミング（図 11.3.2　インスタンス名"U3"）

・クロックから外部端子への出力遅延時間（図 11.3.2　出力端子名DataOut"C"）

・異なるクロックツリー間のタイミング

Clock"A"

i0i1

zs

D

CPQ

D

CPQ

Root Pin（理想クロックを定義）

クロックツリー生成対象範囲

理想クロックモード設定によってクロックツリーの遅延時間は０として扱われる。

理想クロックモードを設定しないとU1/CPとU2/CPのスキューが合いません（セル1段分の遅延差となります）。

クロックツリージェネレータにより付加される見込みのバッファ

U1

U2

図 11.3.1　理想クロック定義例


211

クロックツリー生成対象範囲

Data"B" D

CP

QData Out"C"

U3

Root Pin（理想クロックを定義）

仮負荷STAの時点では点線で示されたクロックツリーバッファの遅延時間を見積もることができません。

クロックツリージェネレータにより付加される見込みのバッファ

図 11.3.2　クロックツリージェネレータ使用の場合の注意点

タイミング制約違反がある場合には論理の最適化を実施し、レイアウト前にタイミング

制約違反がないことを確認してください。

11.3.3　タイミング制約ファイル効率の良い S TA を行うためには、タイミング制約ファイルの作成が必要となります。

タイミング制約ファイルを S TA 時に用いることによって、次の項目を考慮させることが

できます。

・タイミングチェック対象とする必要のないフォルスパス（活性化されないパス）を

除外する

・多サイクルでチェックする必要のあるパスをマルチサイクルパスとして認識させる

・必要なパスへのタイミング制約を与える（分周クロック定義、パスディレイ値制約

等）

タイミング制約ファイルに設定抜けがあると、回路全体の完全なチェックが出来ない場

合がありますので注意して下さい。

タイミング制約ファイルの設定項目および設定方法については、各 EDA ツールのマニ

ュアルを参照ください。


212

11.4　仮負荷シミュレーション仮負荷シミュレーションにおいては、クロックツリージェネレータ使用の有無、ゲーテ

ィッドクロックの有無により、下記の方法から選択して実施してください。

11.4.1　クロックツリージェネレータ未使用の場合クロックツリーを人手または論理合成により構成した場合は、仮負荷 SDF（仮負荷タイ

ミング情報ファイル）を使用してクロックツリーの遅延時間を考慮したシミュレーション

を実施してください。

11.4.2　クロックツリージェネレータ使用の場合

（1）ゲーティッドクロック有の場合ゲーティッドクロックを使用する場合は、ゼロ遅延時間によるシミュレーションを実施

してください。仮負荷 S DF を使用するとクロックスキューを正しく扱うことができませ

ん（「11.3.2 クロックツリージェネレータ使用の場合」を参照ください）。

遅延時間を期待して設計された回路については正しくシミュレーションを行うことが

できませんので注意してください。

（2）ゲーティッドクロック無の場合クロックのファンアウトが多いため、クロックのランプディレイが非常に大きく計算さ

れますので、仮想クロックバッファセルを挿入した上で仮負荷シミュレーション（仮負荷

SDF使用）を実施してください。

仮想クロックバッファセル（セル名： CK1T01等）とは負荷駆動能力が無限大のセルで

す。クロックツリーの中でファンアウトが多い信号に対して挿入してください。（図

11.4.1）

仮想クロックバッファセルは一定のセル遅延時間を持っていますのでファンアウトに

は依存しないクロックツリー遅延時間となります。


213

仮想クロックバッファセル

F/F

F/F

F/F

F/F

F/F

F/F

F/F

F/F

Root Pin

4×

図 11.4.1　仮想クロックバッファセル挿入例

仮想クロックバッファセルの具体的な記述方法につきましては、「日立ASIC設計ツー

ル Design Integrator Verilogユーザガイド」を参照ください。

11.4.3　仮負荷シミュレーションでの確認点テストベンチを用いて仮負荷シミュレーションを実施します。

実施にあたっては、以下の点に主眼を置いて確認してください。

（1）イニシャライズ可能な回路となっているかを確認してください。

（2）機能的に正しい回路となっているかを確認してください。

　　実動作でのタイミングで実施する必要は特にはありません。

　　HDLによる設計の場合は、RTLシミュレーションの結果と一致するかどうかを確

　認してください。


214

11.5　フォワードアノテーション用制約ファイルフォワードアノテーションによるレイアウトをサポートします。

フォワードアノテーションとは、フォワードアノテーション用制約ファイルに記述され

たパスのタイミング制約を優先してレイアウトを実施させることです。

フォワードアノテーションを実施することで、事前にレイアウト時のタイミング問題を

回避することが期待できます。

フォワードアノテーション用制約ファイルは、STAでのタイミング定義にもとずき SDF

フォーマットで作成された、タイミング制約ファイルです。（図 11.5.1）

D

CP

QD

CP

Q

CK

A1 A3 A3A3

Z Z ZNZ

タイミング制約対象パス

(DELAYFILE(SDFVERSION)(DESGIN "XXXXX")(DATE "Fri Jan 1 12 : 00 : 00 1999")

・・・省略・・・

(CELL (CELLTYPE "XXXXX") (INSTANCE) (TIMINGCHECK (PATHCONSTRAINTS FF1/CK FF1/Q AN3/A1 AN3/Z AN4/A3 AN4/Z NR3/A3 NR3/ZN AN3/A3 AN3/Z FF2/D ((10.00)) ) )))

F/F1 F/F2AN3 AN4 NR3

AN3

ピンF/F1のCPからピンF/F2のDへのパスに対してタイミング制約を10nsとして設定していることを示します。

図 11.5.1　フォワードアノテーション用制約ファイル例


215

フォワードアノテーション用制約ファイルは、各 STAツールから出力してください。

また、作成にあたっては以下の点に注意が必要です。

（1）タイミング制約ファイルにおいては、フォルスパスを除いた上で、クロックに対す

るタイミング余裕度が+2ns以内程度のものを制約パス対象とし、制約パス本数は 2,000程

度を目安としてください。

制約本数によっては、レイアウト時間が増えます。

作成方法等の詳細につきましては、各 STAツールのマニュアルを参照ください。

（2）モジュールテスト適用時はテスト回路付加後にフォワードアノテーション用制約フ

ァイルを作成してください。

モジュールテストの制御用回路が各機能ブロックごとに追加挿入されるため、テスト回

路付加後でなければパスの経路設定が出来ません。

11.6　実負荷 STA実負荷 S TA でのクロック定義は、クロックバッファ遅延を考慮させるように、伝搬ク

ロックモードを設定してください（「1 1. 3. 1 クロックツリージェネレータ未使用の場

合」を参照ください）。

レイアウト後に生成される S DF ファイル（実負荷タイミング情報ファイル）を使用し

て STAを実施してください。

　

実負荷 STAの実施にあたり、クロックツリーについては以下の点に注意してください。

（1）クロック定義を行った入力ピンから R oot P in までの遅延時間（図 1 1. 6. 1 中" E" ）を

定義し、正しいクロックツリー遅延時間で解析を実施してください。

（2）外部端子からの入力データラッチタイミングを正しく検証するためには、R oot P in

に対する相対遅延時間（入力遅延時間）を定義してください（図 11.6.1中タイミングチャ

ート参照）。

（3）クロックから外部端子への出力遅延時間（図 11.6.1中"F"）を検証するためには（1）、

（2）の定義を行った上で実施してください。


216

Data"B"

CLOCK"A"

Root Pin

i0

i1zs

D

CP

Q

D

CP

Q

D

CP

Q

クロックツリージェネレータにより付加されたバッファ

Data Out"C"

D

CP

Q

遅延時間定義必要"E"

クロックツリー対象範囲"D"

Root Pinにクロック定義することによってRoot Pin以降がクロックツリーとして扱われる。

UUUU3333

出力遅延時間"F"

QN

CDN

1cycle

クロック定義 Root Pin

Data"B"

遅延時間"E"

Data"B"

入力データタイミング定義

入力遅延時間

UUUU1111

UUUU2222

図 11.6.1　実負荷STA実施上の注意点例


217

11.7　実負荷シミュレーションテストベンチおよびレイアウト後に生成される S DF ファイルを用いて実負荷シミュレ

ーションを実施してください。

実施にあたっては、以下の点を主眼に置いて確認してください。

（1）実負荷シミュレーション結果が正しい動作であることを確認してください。

（2）実動作レベルでの確認を行なってください。

高速動作確認、クリティカルパス確認、入出力位相差確認等をしてください。

（3）クロックツリー性能に問題がないかを確認してください。

（4）セットアップ･ホールドタイミングおよび最小パルス幅に問題がないことを確認し

てください。

（5）バスのコンフリクト･フローティングがないことを確認して下さい。

（6）CBICの外部端子負荷容量に対するシミュレーション上の外部負荷条件は、表 11.7.1

の条件に設定してください。

表 11.7.1　外部端子負荷容量条件

シミュレーション用テストベンチ外部端子負荷容量条件（CＬ）

ユーザ環境用ピン毎に実使用上の負荷を設定してください。

出荷検査用全ピン９０ｐＦとなります。

表 11.7.2　実負荷シミュレーション条件

シミュレーション条件

min typ max 備　　考

結合シミュレーション ○ ○ ○

ユーザ論理 ○ ○ ○

ブロック単体コンパイルドメモリ ○ ○ ○

シミュレーションマイコンコア ○ ○ ○ 全パターン

その他のモジュール ○ ○ ○

○：要確認


218

11.8　タイミング不良収束方法実負荷 S TA および実負荷シミュレーションにおいてタイミング不良が発見された場合

は、必要最低限の修正によって収束を早めることができます。

（1）タイミングＥＣＯ修正タイミング不良箇所の違反値が小さく且つ違反本数が少ない場合は、タイミング EC O

（Engineering Change Order）修正による方法があります。

タイミング ECO修正には、配線 ECOと配置/配線 ECOの 2種類があります。

（a）配線ECO

セルの追加/ 削除を行わず配線のみの修正で収束を図るものです。修正対象外の配置/ 配

線に与える影響が少ないため、配置/ 配線 EC O に比べて早期にタイミング問題が収束する

可能性があります。（図 11.8.1）

D

CP

Q

Ｕ１

D

CP

Q

Ｕ１

配線を切断し、新しい配線Aで結線しタイミング調整する。

配線A

VCC

図 11.8.1　配線ECOによるタイミング修正例

別系統のクロックツリー間のタイミング調整等、レイアウト依存性が高い場合に有効で

す。


219

（b）配置/配線ECO

セルの追加/ 削除および配線修正で収束を図るものです。配線 EC O と違い、修正対象外

の配置/配線に影響を与える可能性が大きくなります。（図 11.8.2）

D

CP

Q

Ｕ１

2×

D

CP

Q

Ｕ１

4×

セルの置き換えによる配線遅延の低減。（駆動能力変更）

図 11.8.2　配置/配線ECOによるタイミング修正例

（2）フォワードアノテーション制約ファイルの変更タイミング不良箇所の違反値が小さく且つ違反本数が多い場合は、フォワードアノテー

ション制約ファイルへの制約対象パスの追加および制約条件変更を行い、再レイアウトを

実施する方法です。

（3）論理の最適化タイミング不良箇所の違反値が大きく且つ違反本数が多い場合は、論理合成条件を変更

もしくは追加した上で再度、論理の最適化を実施する方法です。


220

12.　サインオフ

第 12章　目次

12.1 1stサインオフ......................................................................................................................................................................................223

12.2 2ndサインオフ ....................................................................................................................................................................................223

12.3 サンプル評価........................................................................................................................................................................................224


222


223

12.1　1stサインオフ仮負荷条件での論理シミュレーションで、機能的に問題の無いことを確認した後に 1s t

サインオフとなります。

1s t サインオフでは、表 1 2. 1. 1 に示す確認書類への確認印の捺印をお願いします。これ

らの確認書類をもって次の開発工程（チップレイアウト、実負荷シミュレーション）へ進

みます。

表 12.1.1　1stサインオフ時の確認書類

No. 確認書類名備考

1 開発目標仕様書 CBICの機能仕様、電気的特性、開発分担などの開

発にあたっての目標仕様をまとめたものです。

2 ピン配置確認書ユーザの要求仕様にもとづいて確定したピン配置

を最終的に確認するための書類です。

3 PKG外形寸法確認書開発するCBICのパッケージの外形寸法について確

認いただくための書類です。

12.2　2ndサインオフ実負荷シミュレーション完了後に 2ndサインオフとなります。 2ndサインオフでは、表

12.2.1に示す確認書類への確認印の捺印をお願いします。これらの確認書類をもって次の

開発工程（サンプル試作）へ進みます。

表 12.2.1　2ndサインオフ時の確認書類

No. 確認書類名備考

1 論理レイアウト確認書

2 テストパターン確認書量産時のCBIC選別用テストベクタとして使用しま

す。

3 ROMベリファイ確認書 ROM搭載時のみ必要となります。ベリファイ用の

ROMを確認書とともに提出します。


224

12.3　サンプル評価試作したサンプルの特性評価をユーザに行なっていただきます。サンプル評価によって

目標仕様を満足していることを確認した後に「サンプル評価確認書」へ捺印し当社まで返

却いただきます。

（評価用サンプル）

WS（ワーキングサンプル）：機能評価用サンプル。信頼性保証なし。

ES（エンジニアリングサンプル）：信頼性評価用サンプル。信頼性保証あり。

13.　電気的特性

第 13章　目次

13.1 絶対最大定格........................................................................................................................................................................................227

13.2 DC特性....................................................................................................................................................................................................228


226


227

13.1　絶対最大定格

表 13.1.1　絶対最大定格（HG73Cシリーズ）

項　目記　号定　格　値単　位

電源電圧 VCC －0.3～＋6.7（4.6＊１） V

端子電圧入　力 VTI －0.3～VCC＋0.3＊2 V

出　力 VTO －0.3～VCC＋0.3＊2 V

出力電流 1出力当たり IO －32～＋32 mA

1GND－VCC当たり IOT －45～＋45 mA

保存温度バイアス無 Tstg －55～＋125 ℃

＊１：電源電圧＝3V、2V系

＊２：但し、6.7V（電源電圧＝3V、2V系の場合は、4.6V）を超えないこと。

表 13.1.2　絶対最大定格（HG75Cシリーズ）

項　目記　号定　格　値単　位

電源電圧 VCC －0.3～＋4.6＊3（2.5＊4） V

端子電圧入力 VTI －0.3～ VCCio＋0.3＊5 V

出力 VTO －0.3～ VCCio＋0.3＊5 V

出力電流 1出力当たり IO －32～＋32 mA

1GND－VCC当たり IOT －64～＋64 mA

保存温度バイアス無 Tstg －55～＋125 ℃

＊３：I/O部。

＊４：内部論理部。

＊５：但し、4.6Vを超えないこと。

注１.　絶対最大定格を超えてＬＳＩを使用した場合、ＬＳＩの永久破壊となることがあります。

　　　また通常動作では電気的特性の条件で使用することが望ましく、この条件を超えると

　　　ＬＳＩの誤動作の原因となると共に、ＬＳＩの信頼性に悪影響を及ぼすことがあります。

注２.　電圧は全てＧＮＤ＝0Vを基準にした値です。


228

13.2　DC特性

表 13.2.1　5V電源系電気的特性（HG73Cシリーズ）

条件：VCC＝5V±0.5V、Ta＝ー20～75℃（または 0～70℃）、GND＝0V

項　目記号 min typ max 単位測定条件備考

入力電圧 VIHT 2.2 ― VCC＋0.3 V 注 1

（TTLレベル） VILT －0.3 ― 0.8 V

入力電圧 VIHC 0.7×VCC ― VCC＋0.3 V 注 1

（CMOSレベル） VILC －0.3 ― 0.3×VCC V

シュミット回路 VTT＋ ― ― 2.6 V VCC＝5V 注 2

（TTLレベル） VTT－ 0.8 ― ― V

Δ VTT （0.3） ― ― V

シュミット回路 VTC＋ ― ― 4.0 V VCC＝5V 注 3

（CMOSレベル） VTC－ 1.2 ― ― V

Δ VTC （0.3） ― ― V

出力電圧 VOH 2.7 ― ― V IOH＝-1/-2/-4mA 注 4

（TTLレベル） VOL ― ― 0.4 V IOL＝1/2/4mA

出力電圧 VOH VCC－0.1 ― ― V IOH＝-200μ A 注 4

（CMOSレベル） VOL ― ― 0.1 V IOL＝200μ A

入力リーク電流 ILI ― ― 1 μ A 注 5

出力リーク電流 ILO ― ― 1 μ A 高インピーダン

ス出力時

注 5

プルアップ電流－IPU 10 60 200 μ A VIN＝GND

プルダウン電流 IPD 10 60 200 μ A VIN＝VCCio

【注】 1. 入力電圧は、出力同時変化本数および出力バッファの種類により変更の可能性がありま

す。

2. TT L シュミット入力は、VTT+ ＝VTT＋max ，VTT- ＝VTT－mi n のみ測定しΔ VTT は参考値で

す。

3. CM OS シュミット入力は、VTC + ＝VTC ＋max ，VTC -＝VTC －mi n のみ測定し△VTC は参考値

です。

4. 出力電圧は、定常状態時に測定します。

5. プルアップ、プルダウン抵抗付きピンは除きます。


229

表 13.2.2　3.3V電源系電気的特性（HG73Cシリーズ）

条件：VCC＝3.3V±0.3V、Ta＝ー20～75℃（または 0～70℃）、GND＝0V


入力電圧 VIHT 2.0 ― VCC＋ 0.3 V 注 1

（TTLレベル） VILT －0.3 ― 0.8 V



シュミット回路 VTT＋ ― ― 2.4 V VCC＝3.3V 注 2

（TTLレベル） VTT－ 0.7 ― ― V

Δ VTT （0.3） ― － V

シュミット回路 VTC＋ ― ― 2.6 V VCC＝3.3V 注 3


Δ VTC （0.3） ― － V

出力電圧 VOH 2.4 ― － V IOH＝-1/-2/-4mA 注 4

（TTL） VOL － ― 0.4 V IOL＝1/2/4mA

出力電圧 VOH Vccー0.1 ― － V IOH＝－200μ A 注 4

（CMOS） VOL － ― 0.1 V IOL＝200μ A

入力リーク電流 ILI － ― 1 μ A 注 5

出力リーク電流 ILO － ― 1 μ A 高インピーダンス

出力時

注 5



【注】スペックは目標値です。サンプル評価後決定します。

1. 入力電圧は、出力同時変化本数および出力バッファの種類により変更の可能性がありま

す。

2. TT L シュミット入力は、VTT+ ＝VTT＋max ，VTT- ＝VTT－mi n のみ測定しΔ VTT は参考値で

す。


です。




230






シュミット回路 VTC＋ ― ― 2.6 V VCC＝3.0V 注 2


Δ VTC （0.3） ― － V

出力電圧 VOH ― ― － V 注 3

（TTL） VOL － ― ― V

出力電圧 VOH Vcc―0.1 ― － V IOH＝－200μ A 注 3

（CMOS） VOL － ― 0.1 V IOL＝200μ A



出力時

注 4





す。


です。




231




入力電圧（LV-TTL）VIH 2.0 ― VCC＋0.3 V VCC＝3.0V～3.6V 注 1

VIL －0.3 ― 0.8 V

（CMOS） VIH （0.7×Vcc） ― （VCC＋0.3） V 注 1

VIL （－0.3） ― （0.2×Vcc） V 注 2

シュミット VT＋ ― ― 2.4 V VCC＝3.3V 注 4

入力電圧 VT－ 0.8 ― ― V

Δ VT （0.3） ― － V

出力電圧（TTL） VOH 2.4 ― － V VCC＝3.0V～3.6V 注 5

VOL － ― 0.4 V IOH＝－2/4/8 mA

IOL＝2/4/8 mA

注 6

（CMOS） VOH （Vcc―0.1） ― － V VCC＝3.0V～3.6V 注 5

VOL － ― （0.1） V IOH＝－200μ A

IOL＝200μ A

注 3



出力時

注 7





す。

2. LV-TTL入力と同一のセルを使用します。（　）内は参考値です。

3. TTL出力と同一のセルを使用します。（　）内は参考値です。

4. シュミット入力は、 VT+＝VT＋max，VT-＝VT－minのみ測定し△VTは参考値です。


6. Noise Isolated Bufferの場合、 IOH＝－2/4/4 mA



232

表 13.2.5　端子容量

（Ta＝25℃、f＝1MHz）

項　目記　号 min typ max 単　位測定条件

端子容量 CT ― ― 12.5 pF VIN＝0V

【注】このパラメータはサンプル値で、全数測定されたものではありません。（参考値）

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