EDA 技术实用教程

第第 22 章 章 EDAEDA 设计流程及其工具设计流程及其工具

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第 2 章 EDA 设计流程及其工具

本章首先介绍 FPGA/CPLD开发和 ASIC 设计的流程，然后分别介绍与这些设计流程中各环节密切相关的 EDA 工具软件，最后就 MAX+plusII 的基本情况和 EDA 重用模块 IP 作一简述。

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原理图 /VHDL 文本编辑

综合

FPGA/CPLD适配

FPGA/CPLD编程下载

FPGA/CPLD器件和电路系统

时序与功能门级仿真

1 、功能仿真2 、时序仿真

逻辑综合器

结构综合器

1 、 isp 方式下载 2 、 JTAG 方式下载 3 、针对 SRAM 结构的配置 4 、 OTP 器件编程

功能仿真

2.1 FPGA ／ CPLD 设计流程应用 FPGA/CPLD 的 EDA 开发流程:

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2.1.1 设计输入 ( 原理图／ HDL 文本编辑 )

1. 图形输入

图形输

入

原理图输入

状态图输入

波形图输入

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2. HDL 文本输入

2.1.1 设计输入 ( 原理图／ HDL 文本编辑 )

这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言 (HDL)的电路设计文本，如 VHDL 或 Verilog的源程序，进行编辑输入。 可以说，应用 HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为 EDA技术的应用和发展打开了一个广阔的天地。

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2.1.2 综合

整个综合过程就是将设计者在 EDA 平台上编辑输入的 HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。

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2.1.3 适配 适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如 JEDEC、 Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片 )必须属于原综合器指定的目标器件系列。 逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。

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2.1.4 时序仿真与功能仿真

时序仿真

功能仿真

就是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。

是直接对 VHDL 、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。

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2.1.5 编程下载

通常，将对 CPLD的下载称为编程 (Program)，对 FPGA中的 SRAM进行直接下载的方式称为配置 (Configure)，但对于 OTP FPGA 的下载和对 FPGA 的专用配置 ROM 的下载仍称为编程。 FPGA 与 CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是：

将以乘积项结构方式构成逻辑行为的器件称为 CPLD，如Lattice 的 ispLSI 系 列 、 Xilinx 的 XC9500 系列、 Altera的 MAX7000S系列和 Lattice(原 Vantis)的Mach系列等。

将以查表法结构方式构成逻辑行为的器件称为 FPGA，如Xilinx 的 SPARTAN系列、 Altera的 FLEX10K或 ACEX1K系列等。

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2.1.6 硬件测试

最后是将含有载入了设计的FPGA或 CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。

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2.2 ASIC 及其设计流程

ASIC(Application Specific Integrated Circuits，专用集成电路 )是相对于通用集成电路而言的， ASIC主要指用于某一专门用途的集成电路器件。 ASIC分类大致可分为数字 ASIC、模拟ASIC和数模混合 ASIC。

数字ASI C

模拟ASI C

混合ASI C

ASI C

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2.2.1 ASIC 设计方法

按版图结构及制造方法分，有半定制 (Semi-custom)和全定制 (Full-custom)两种实现方法。

全定制方法 是一种基于晶体管级的，手工设计版图的制造方法。

半定制法 是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。

ASIC 设计方法

全定制法 半定制法

门阵列法 标准单元法

可编程逻辑器件法

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2.2.2 一般 ASIC 设计的流程

系统规格说明系统规格说明 系 统 划 分系 统 划 分 逻辑设计与综合逻辑设计与综合

综合后仿真综合后仿真

芯 片 测 试芯 片 测 试

版 图 设 计版 图 设 计版 图 验 证版 图 验 证

参数提取与后仿真参数提取与后仿真 制版、流片制版、流片

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2.3 常用 EDA 工具

本节主要介绍当今广泛使用的以开发 FPGA和 CPLD为主的 EDA工具，及部分关于 ASIC设计的 EDA工具。

EDA工具大致可以分为如下 5个模块：

设计输入编辑器 仿真器HDL 综合器

适配器 ( 或布局布线器 ) 下载器

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2.3 常用 EDA 工具2.3.1 设计输入编辑器

2.3.2 HDL 综合器

性能良好的 FPGA/CPLD 设计的 HDL 综合器有如下三种： Synopsys 公司的 FPGA Compiler 、 FPGA Express 综合器。Synplicity 公司的 Synplify Pro 综合器。Mentor 子公司 Exemplar Logic 的 LeonardoSpectrum 综合器。 综合器的使用也有两种模式：

图形模式和命令行模式 (Shell 模式 ) 。

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2.3 常用 EDA 工具

2.3.3 仿真器

按处理的硬件描述语言类型分， HDL 仿真器可分为：(1) VHDL 仿真器。(2) Verilog 仿真器。(3) Mixed HDL 仿 真 器 ( 混 合 HDL 仿 真 器 ， 同 时 处 理 Verilog 与VHDL) 。

(4) 其他 HDL 仿真器 ( 针对其他 HDL 语言的仿真 ) 。 按仿真的电路描述级别的不同， HDL 仿真器可以单独或综合完成以下各仿真步骤： (1) 系统级仿真。 (2) 行为级仿真。 (3) RTL 级仿真。 (4) 门级时序仿真。

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2.3 常用 EDA 工具

2.3.4 适配器 ( 布局布线器 )

2.3.5 下载器 ( 编程器 )

适配器的任务是完成目标系统在器件上的布局布线。适配，即结构综合通常都由可编程逻辑器件的厂商提供的专门针对器件开发的软件来完成。这些软件可以单独或嵌入在厂商的针对自己产品的集成 EDA 开发环境中存在。

KKX康芯科技 EDA 工具软件

1 、 ALTERA ： MAX+PLUSII 、 QUARTUSII

2 、 LATTICE ： isp EXPERT SYSTEM 、 isp Synario ispDesignExpert SYSTEM ispCOMPILER 、 PAC-DESIGNER

3 、 XILINX ： FOUNDATION 、 ISE

4 、 FPGA Compiler 、 FPGA Express 、 Synplify 、 Leonardo Spectrum ...

EDA 公司 ： CADENCE 、 EXEMPLAR 、MENTOR GRAPHICS 、 OrCAD 、 SYNOPSYS 、SYNPLICITY 、 VIEWLOGIC 、 ...

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2.4 MAX+plusII 概述

图形或 HDL编辑器

MAX+plusII 设计流程

编译网表提取、数据库建立、逻辑综合、逻辑分割、适配延时网表提取、编程文件汇编

编 程 器

设 计 输 入 综合或 编 辑 适 配 器 件 下 载

仿 真

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MAX+plusII 的启动界面：

2.4 MAX+plusII 概述

KKX康芯科技MAX+plusII 的原理图编辑器

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MAX+plusII 的 HDL 文本编辑器

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MAX+plusII 的波形编辑器

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2.5 IP 核

IP(Intellectual Property)就是知识产权核或知识产权模块的意思，在 EDA技术和开发中具有十分重要的地位。

IP 核IP 核

软 IP软 IP

固 IP固 IP

硬 IP硬 IP

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习 题 二

习题 2-1 叙述 EDA 的 FPGA/CPLD 设计流程。

习题 2-2 IP 是什么？ IP 与 EDA 技术的关系是什么？

习题 2-3 叙述 ASIC 的设计方法。

习题 2-4 FPGA/CPLD 在 ASIC 设计中有什么用处？

习题 2-5 简述在基于 FPGA/CPLD 的 EDA 设计流程中所涉及的 EDA 工具，及其在整个流程中的作用。