IC CAD 실험 Analog parttera.yonsei.ac.kr/class/2015_1_iccad/lecture/ICCAD... · 2015-05-20 · 16 *Post layout simulation Example> Inverter layout & post layout simulation Layout

IC CAD 실험 Analog part

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*

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*Analog circuit designTR level circuit design

TR level simulation

Layout

Post layout simulation

Fabrication

Cadence layout editor 를 이용한 손으로 하는~layout, Hspice, cadence 를 이용한 post layout simulation

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*Hierarchical layout

4

*Hierarchical layout

Block 1 Block 2 Block 3 Block 4

Block 5Block 6Block 7

Block 3-1

5

*Post layout simulationDifferential ring VCO layout of differential ring VCO

6

*Post layout simulation

Posim

7

*Cadence Layout editor

cd cadence

icfb &

Example> Inverter layout & post layout simulation

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*Cadence Layout editor Inverter layout & post layout simulation

Inverter Size

PMOS : 25um/300nmNMOS : 10um/300nm

1. Inverter Schematic simulation (Pre-sim.)2. Inverter Post-layout simulation

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*Cadence Layout editor Example> Inverter layout & post layout simulation

1. Chapter 4 library 만든 후,

2. Pre-simulation 및 LVS 를 위한inverter schematic 제작

PMOS : 25um/300nmNMOS : 10um/300nm

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Inverter layout 을 위한layout editor 실행

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단축키 I 를 눌러서 CH3 에과제로 만들어져 있는PMOS 와 NMOS layout 을불러 올 수 있다.

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실제 연결을 위해1. PMOS와 NMOS의

Gate를 묶고(Poly drawing layer)

2. Drain을 묶고(Metal1 drawing layer)

3. Source를 각각의 Bulk에 연결하고(Metal1 drawing layer)

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DRC 를 수행하여, error 를 check 하고 수정한다.Error 가 나는 이유는 각자 다를테니, 알아서 내용을 보고 수정하도록 한다.

Inverter cell layer에서 수정이 불가능한 error 의 경우, chapter 3 의 NMOS, PMOS 의 layout 을 열어서 수정후 저장하면, chapter 4 inverter 의 NMOS, PMOS 가 변하게 된다.

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Label 을 생성해준 후, (in, out, vdd, vss)

LVS 를 수행하여, 제대로 연결이 되었는지를 확인한다.vdd

outin

vss

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웃는 얼굴 나올 때까지 수정하라, 마찬가지로 inverter cell 내에서고칠 수 없는 error 의 경우 NMOS 와 PMOS cell 을 열어서 수정해야 한다.

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*Post layout simulationExample> Inverter layout & post layout simulation

Layout editor, Calibre Run PEX (기생 성분의 추출)

Rule file 은 동일 폴더 내의runset.calibre.pex를 선택하면 알아서 불려온다.

DRC,LVS 와 사용법은 거의 비슷하며, LVS처럼 input netlist tab 에서 export from schematic viewer, layout viewer 를 꼭 check 해준다.

DRC,LVS가 제대로 통과되지 않으면 비정상 실행이 된다!

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inverter.pex.netlist 기생성분이 없는 네트리스트inverter.pex.netlist.inv.pxi 기생성분의 연결형태를 정의inverter.pex.netlist.pex 기생성분의 형태를 정의

Subckt 이 만들어졌다! (되도록이면, pre-sim과 헷갈리지 않게 이름을 inverter 에서 inverter_post 으로 바꿔주도록 한다.)

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1. Post-layout simulation과의 비교를 위해 schematic editor 를 통해 만들었던inverter만을 .sp file 을 추출하자(CH2때 했던 .sp파일 추출)(이름은 inverter.sp)

2. 시뮬레이션을 위해 HSPICE 폴더로 가자!

3. cp ../cadence/inverter.pex.netlist* .cp ../cadence/inverter.sp그러면 pex data 들이 hspice 위치로 복사가 되었다.

4. vi inverter.pex.netlist여기서 subcircuit 이름을 inverter >> inverter_post로 꼭 수정!

5. 이제 기생성분이 추가된 inverter 에 대한 transient sweep 을 시도해 보자! 비교를 위해서, schematic editor 를 통해 만들었던 inverter 또한 sp file 을 추출하여(CH2때 했던 .sp파일 추출), 같은 환경으로 simulation 하여 보자!

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**.inc 'PMOS_VTL.inc'.inc 'NMOS_VTL.inc'.inc 'inverter.pex.netlist'.inc 'inverter.sp'.options post list node

V1 vdd 0 1V2 gnd 0 0Vin in gnd pulse(0 1 0 10p 10p 5n 10n )

Xinv1 in o1 vdd gnd inverterXinv2 o1 o2 vdd gnd inverterXinv3 o2 o3 vdd gnd inverterXinv4 o3 o4 vdd gnd inverterXinv5 o4 o5 vdd gnd inverter

Xinv1p in o1p vdd gnd inverter_postXinv2p o1p o2p vdd gnd inverter_postXinv3p o2p o3p vdd gnd inverter_postXinv4p o3p o4p vdd gnd inverter_postXinv5p o4p o5p vdd gnd inverter_post

.tran 1p 100n

.end

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Output 에 약간의차이가 보이게 된다.

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*과제Inverter Post-layout simulation

Inverter1PMOS W=25u, L=0.5uNMOS W=10u, L=0.5u

Inverter2PMOS W=25u, L=0.05uNMOS W=10u, L=0.05u

Inverter3PMOS W=2.5u, L=0.05uNMOS W=1.0u, L=0.05u

제출리스트(1) 레이아웃 캡쳐(2) 세 가지 Post layout- simulation 결과 비교.(3) (옵션) Multi finger를 사용하셔도 좋습니다.

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