LiLogi čki lijka simulacijaleda.elfak.ni.ac.rs/education/PEK_stari/literatura... · 2013. 5. 27. · Modelovanje logičkih elemenata Logička simulacija Modelovanje logi kih elemenata

L ičk i l ijLogička simulacija

20. 05. 2013. Logička simulacija 1

Logička simulacija

Logička simulacija

Logička simulacija

Cilj:Dobiti što više informacija o ponašanju digitalnih kola za što kraće vreme.

Metod: - Detaljni talasni oblik signala prikazati

samo na nivou logičkih stanja.- Simulirati ponašanje kola samo u

t i k ji t jitrenucima u kojima postoji promena stanja nekog signala u kolu.Simulirati samo deo kola koji je aktivan- Simulirati samo deo kola koji je aktivan u tekućem trenutku analize.


Mogućnosti:

Logička simulacija

Mogućnosti:1. Verifikacija rada logičkog sistema – kola;2. Detekcija preopterećenih elemenata2. Detekcija preopterećenih elemenata3. Izveštaj o aktivnosti (elemenata, signala)4 Provera test sekvence4. Provera test sekvence5. Detekcija problema trke6 Detekcija hazarda (aktivnosti više od jednog6. Detekcija hazarda (aktivnosti više od jednog

trostatičkog elementa vezanog za isti čvor i sl.))

7. Dijagnostika greške nastale usled defekata pri fabrikaciji.


Aktivnosti neophodne za obavljanje LS:

Logička simulacija

Aktivnosti neophodne za obavljanje LS:1. Opis hardvera

1. Tip elementa;2. Naziv elementa3. Sprega među elementima4 Podaci o kašnjenju4. Podaci o kašnjenju5. Ulazno/izlazni čvorovi

2. Opis pobudep p3. Inicijalizacija, t=0-

4. kontrola simulacije (vreme/uslov završetka j (simulacije)

5. Kontrola izlaza (šta se štampa)p


Hijerarhijski nivoi LS:

Logička simulacija

Hijerarhijski nivoi LS:

1. Algoritamski

2. Funkcionalni (nivo ponašanja RTL)ponašanja, RTL)

3. Logički3. Logički

4. Prekidački (tranzistorski)


Logička stanja

Logička simulacija

Logička stanja- Detaljni talasni oblik signala prikazan samo na nivou logičkih stanja.j


Logička stanja

Logička simulacija

Logička stanja

Skup vrednosti signala tipa std_logic

vrednost značenje U neinicirani signalU neinicirani signal X jako nepoznato stanje 0 jaka nula j1 jaka jedinica Z visoka impedansa W slabo nepoznato stanje L slaba nula (Low) H slaba jedinica (High)H slaba jedinica (High) - nebitno stanje (don’t care)


Logička stanja

Logička simulacija

Logička stanja

Promena stanja u nekom čvoru naziva se “događaj” ili “prelaz”

Promena iz jednog stanja u isto stanje naziva se j g j j

“neutralni događaj”( na jednom ulazu ILI nalazi se 1, a stanje na drugom ulazu promeni se sa 0 na 1 )na drugom ulazu promeni se sa 0 na 1 )


Modelovanje logičkih elemenata

Logička simulacija


1. Logička funkcija

Logička stanja i

uslov promene stanjauslov promene stanja

2. Kašnjenje

Trenutak nastanka promene stanja na izlazu

Nulto

Jedinično

D d ljiDodeljivo

Rise/Fall

20. 05. 2013. Logička simulacija 9Precizno


Logička simulacija


Model nultog kašnjenja

1 1 1 1 1 1 1 1 1 1 1



Logička simulacija


Model jediničnog kašnjenja

1 1 1 1 1 1 1 1 1 1 1



Logička simulacija


Model jediničnog kašnjenja

nulto jedinično

kašnjenje20. 05. 2013. Logička simulacija 12

j j


Logička simulacija5 4


Model dodeljivog kašnjenja

2

1 1



Logička simulacija


Model R/F kašnjenja



Logička simulacija


Model R/F kašnjenja

Primer invertora sa tR= 4ns i tF= 1ns.

Nedovoljna energija

Signal visoke frekvencije



Logička simulacija


Model preciznog kašnjenja

NI kolo td=(3, 5)

NE kolo td=(1, 2)

NILI td=(2, 4)d ( , )



Logička simulacija


Zavisnost kašnjenja od C



Logička simulacija

Modelovanje logičkih elemenataModelovanje logičke funkcije u simulatoru na logičkom nivou

I funkcija

i

ILI funkcija

min max


Modelovanje logičkih elemenataLogička simulacija

Modelovanje logičke funkcije u simulatoru na logičkom nivouILI U X 0 1 Z W L H -

U U U 1 U U U U UU X X 1 X X X 1 X

U X 0 1 Z W L HUX U X X 1 X X X 1 X

U X 0 1 X X 0 1 X

X

01 1 1 1 1 1 1 1 1U X X 1 X X X 1 X

1Z

U X X 1 X X X 1 XU X 0 1 X X 0 1 X

WL U X 0 1 X X 0 1 X

U 1 1 1 1 1 1 1 1U X X 1 X X X 1 X

LH

20. 05. 2013. Logička simulacija 19U X X 1 X X X 1 X-


Modelovanje logičke funkcije u simulatoru na logičkom nivou

Modelovanje logičke funkcije kod elemenata sa više ulazaode ov je og č e u c je od e e e s v še u



Modelovanje logičke funkcije u simulatoru na logičkom nivou

Hazardid

Statički hazard (istovremena promena signala na dva ulaza istog kola)istog kola)

Statički hazard 0 (I kolo)

Statički hazard 1 (ILI kolo)

Dinamički hazard

Jedna promena signala na ulazu izazove višestruku promenu izlaznog signalapromenu izlaznog signala

(posledica različitog kašnjenja na višestrukim putevima od jednog ulaza do izlaza)


od jednog ulaza do izlaza)


Dinamički hazard



Žičana logika



Žičana logika

Konflikti na magistrali nastaju ako je aktivno više od jednog ičk ltrostatičkog elementa

Konflikti aktivnosti dovode magistralu u isto aktivno stanje

F1=A0 i F2=A0

Konflikti stanja vode izlaz u suprotna stanjaKonflikti stanja vode izlaz u suprotna stanja

F1=A0 i F2=A1



Žičana logika

Potencijalni konflikti nastaju ako je aktivno jedan izlaz aktivan d i ij l k ia drugi potencijalno aktivan

Potencijalni konflikti aktivnosti dovode magistralu u isto aktivno stanje

F1=A0 i F2=0Z

Potencijalni konflikti stanja vode izlaz u suprotna stanja

F1 A0 i F2 1ZF1=A0 i F2=1Z



Žičana logika



Pull-up otpornik



Jačina signala

0

00

1



Jačina signala

1

00

1



Jačina signala

1

1

0

1

11

010 ?



Jačina signala



Jačina signala


Predstavljanje podataka u logičkom simulatoru

Tabele – listeTabele liste

• Model sistema

• Tabela veza

• Tabela pobudep

• Tabela odziva

T b l b d ćih d đ j l i• Tabela budućih događaja na ulazima

• Tabela budućih događaja na izlazima


Predstavljanje podataka

• Model sistema

Redni broj/ime ćelije

Šif f k ijŠifra funkcije

Kašnjenja

Spisak UL portova

Spisak izlaznih portovaSpisak izlaznih portova



• Tabela veza



• Tabela pobudep



• Tabela odziva

č

0 0 1 1 0 0 1

čvort A B C D E F G

0-

0+

t1t1t2t3t3



• Tabela budućih događaja na ulazima (TBDU) t

čvor stanjeulazima (TBDU)B 0B

t

0-

0+ 1• Tabela budućih događaja na

izlazima (TBDI)

B

A 1

0

3

1

Za t=0+B 0A 0

67


Algoritam logičke simulacije

• Princip narednog događaja

• Princip selekcije putevaPrincip selekcije puteva

I. Inicijalizacija

II. Analiza

1 Izbor narednog događaja (iz TBDU)1. Izbor narednog događaja (iz TBDU)

2. Odrede se pobuđeni elementi

3. Odredi se stanje i vreme promene stanja na njihovom izlazu (kreira se TBDI)

III. Ažuriranje tabele odziva i TBDU

IV Odluka o nastavku simulacije20. 05. 2013. Logička simulacija 39

IV. Odluka o nastavku simulacije


I. Inicijalizacija

t=0-

tčvor stanje

B 0B

0-

0+ 1B

A 1

0

3

1

0 0 1 1 0 0 1


0-

B 0A 0

67

0 0 1 1 0 0 10



II. Analiza t=0+

1 Izbor narednog događaja1. Izbor narednog događaja iz TBDU

Bt

čvor stanje

0+ 1

A 1B 0

36 B 0

A 067



II. Analiza t=0+

2 Odrede se pobuđeni2. Odrede se pobuđenielementi



II. Analiza t=0+

3 Od di t j i3. Odredi se stanje i vremepromene stanja na njihovom izlazu (kreiranjihovom izlazu (kreira se TBDI)

signal stanje vreme

t=0+trILI21=0+15=151*D 15

1 11E t=0+trI21=0+11=11



III. Ažuriranje t=0+tabele odzivatabele odziva


0 1 1 1 0 0 10+0 0 1 1 0 0 1

t

0- t čvor stanje0 1 1 1 0 0 10

i TBDU B 06

A3 1

i TBDU B 06A 07E 111 E 111D 1*15



II. Analiza t=3


A

t čvor stanje

3 1A

B 0

3

6

1

A 0E 1

711

D 1*15



II. Analiza t=3




II. Analiza t=3


0C

signal stanje vreme

8 t=3+tfNE1=3+5=8C 8



III. Ažuriranje t=3tabele odzivatabele odziva


0 0 1 1 0 0 1t

0-

0 1 1 1 0 0 10+t čvor stanje

0 1 1 1 0 0 10B 0A 0

67

1 1 1 1 0 0 13

i TBDU

E 111

C8 0

E 111D 1*15



II. Analiza t=6


B 0

t čvor stanje

6 B 0A 0

67

C

E 111

C8 0

D 1*15



II. Analiza t=6




II. Analiza t=6


signal stanje vreme

1**D 21 t=6+trILI21=6+15=21

0 14E t=6+tfI21=6+8=14





0 0 1 1 0 0 1t

0-

0 1 1 1 0 0 10+t čvor stanje

1 0 1 1 0 0 1

0 1 1 1 0 0 101 1 1 1 0 0 13

A 07C8 0

1 0 1 1 0 0 16E 111E 014i TBDUD 1*15E 014



II. Analiza t=7


A 0

t čvor stanje

7C8 0A 07

E 111E 014

D 1*15



II. Analiza t=7




II. Analiza t=7


1C

signal stanje vreme

14 t=7+trNE1=7+7=14C t 7 trNE1 7 7 14




t čvor stanječvor

t A B C D E F G t čvor stanje

C8 00 0 1 1 0 0 1t

0-

0 1 1 1 0 0 10+ E 111E 014

1 0 1 1 0 0 1

0 1 1 1 0 0 101 1 1 1 0 0 13

D 1*150 0 1 1 0 0 1

1 0 1 1 0 0 167

C 114

i TBDU

5



II. Analiza t=8


t čvor stanje

C8 0E 111

C8 0

E 014C 114D 1*15



II. Analiza t=8




II. Analiza t=8


0D

signal stanje vreme

19 t=8+tfILI21=8+11=199 fILI21

t=8+tf21=8+8=160**E 16

t=8+tfILI22=8+11=190G 19



III. Ažuriranje t=8tabele odziva i TBDUtabele odziva i TBDU

t čvor stanječvor

t A B C D E F G

E 111

t čvor stanje

0 0 1 1 0 0 1t

0-

0 1 1 1 0 0 10+ E 014

C 1141 0 1 1 0 0 1

0 1 1 1 0 0 101 1 1 1 0 0 13

D 019D 1*15

0 0 1 1 0 0 1

1 0 1 1 0 0 167 D 019

0 0 1 1 1 0 18 G 019



II. Analiza t=11


E 111

t čvor stanje

E 111E 014

D 1*15C 114

D 019G 019



II. Analiza t=11




II. Analiza t=11


1F

signal stanje vreme

22 t=11+trI22=11+11=22



III. Ažuriranjetabele odziva za t=11 i TBDUtabele odziva za t=11 i TBDU

t čvor stanječvor

t A B C D E F G t čvor stanje

E 0140 0 1 1 0 0 1t

0-

0 1 1 1 0 0 10+

D 1*15C 114

1 0 1 1 0 0 1

0 1 1 1 0 0 101 1 1 1 0 0 13

D 019G 0190 0 1 1 0 0 1

1 0 1 1 0 0 167

0 0 0 1 0 0 18 F 1220 0 0 1 1 0 111


0 0 0 1 1 0 111


II. Analiza t=14


t čvor stanje

E 014 E 014

C 114

D 019D 1*15

G 019F 122



II. Analiza t=14




II. Analiza t=14


0F

signal stanje vreme

22 t=14+tfI22=14+8=22fI22

t=14+trILI21=14+15=291D 29

t=14+tfI21=14+8=220**E 22


Algoritam logičke simulacijeIII. Ažuriranje

tabele odziva za t=14 i TBDU

t čvor stanje0 0 1 1 0 0 1


0-

D 1*15

t čvor stanje0 0 1 1 0 0 100 1 1 1 0 0 10+

1 1 1 1 0 0 13 D 019G 0191 0 1 1 0 0 16

1 1 1 1 0 0 13

F 122

F 0220 0 0 1 0 0 18

0 0 1 1 0 0 17

0 0 1 1 0 0 114

D 1290 0 0 1 1 0 111


0 0 1 1 0 0 114


II. Analiza t=15


t čvor stanje

D 1*15D 019

stanje

D 019G 019F 122

F 02220. 05. 2013. Logička simulacija 69D 129


II. Analiza t=19


t čvor stanje

D 019

stanje

D 019G 019F 122

F 02220. 05. 2013. Logička simulacija 70D 129


II. Analiza t=19




II. Analiza t=19


0F

signal stanje vreme

t=14+tfI22=19+8=272727


III. Ažuriranjetabele odziva za t=19 i TBDU

0 0 1 1 0 0 1


0 0 0 1 1 0 0 10-

0 1 1 1 0 0 10+t čvor stanje

1 0 1 1 0 0 16

1 1 1 1 0 0 13t čvor stanje

F 122

F 0270 0 0 1 0 0 18

0 0 1 1 0 0 17 F 022

0 0 0 1 0 0 18

0 0 0 1 1 0 111D 129

0 0 1 1 0 0 114

0 0 1 0 0 0 119



II. Analiza t=22


t čvor stanje

F 122 F 122F 022F 027D 129


III. Ažuriranjetabele odziva za t=22 i TBDU

0 0 1 1 0 0 1


0-

0 1 1 1 0 0 10+

1 1 1 1 0 0 13

t čvor stanje

0 0 1 1 0 0 1

1 0 1 1 0 0 167 F 027

D 1290 0 0 1 0 0 18

0 0 1 1 0 0 17

0 0 1 1 0 0 1140 0 0 1 1 0 111

0 0 1 0 0 0 119

0 0 1 0 0 VF 12220. 05. 2013. Logička simulacija 75

0 0 1 0 0 VF 122


II. Analiza t=27


t čvor stanje

F 027 F 027D 129


Algoritam logičke simulacijeLogička simulacija

II. Analiza t=27




II. Analiza t=27


1**G

signal stanje vreme

t=27+trI22=27+15=3232G 32


III. Ažuriranje tabele odziva za t=27čvor

t A B C D E F G0 0 1 1 0 0 1

t A B C D E F G0-

0 1 1 1 0 0 10+

1 0 1 1 0 0 1

0 1 1 1 0 0 10+

1 1 1 1 0 0 13

i TBDU0 0 1 1 0 0 1

1 0 1 1 0 0 167

i TBDUt čvor stanje

0 0 0 1 0 0 18

0 0 0 1 1 0 111D 1290 0 1 1 0 0 114

0 0 0 1 1 0 111

0 0 1 0 0 0 119 0 0 1 0 0 0 119

0 0 1 0 0 VF 122

20. 05. 2013. Logička simulacija 790 0 1 0 0 0 127


II. Analiza t=29


t čvor stanje

D 129 D 129



II. Analiza t=29




II. Analiza t=29


0**F

signal stanje vreme

t=27+tfI22=29+8=373737


0 0 1 1 0 0 1


0- 0 0 1 1 0 0 100 1 1 1 0 0 10+

1 1 1 1 0 0 13

III Ažuriranje tabele1 0 1 1 0 0 16

1 1 1 1 0 0 13

III. Ažuriranje tabele odziva za t=29

0 0 0 1 0 0 18

0 0 1 1 0 0 17

0 0 1 1 0 0 1140 0 0 1 1 0 111

i TBDUt čvor stanje

0 0 1 1 0 0 114

0 0 1 0 0 0 119

0 0 1 0 0 VF 122

0 0 1 0 0 0 127

20. 05. 2013. Logička simulacija 830 0 1 1 0 0 129

Si l ij k l š iti i liSimulacija kola sa mešovitim signalima(Hibridna simulacija)( b d a s u ac ja)


Simulacija kola sa mešovitim signalima


Simulacija kola sa mešovitim signalima


Sprega između analognog i digitalnog delaSimulacija kola sa mešovitim signalima

MOS kola

BJT kolaBJT kola


Sprega između analognog i digitalnog delaSimulacija kola sa mešovitim signalima

Pragovi odluke


Sprega između digitalnog i analognog delaSimulacija kola sa mešovitim signalima






Mehanizam toka vremenaSimulacija kola sa mešovitim signalima


Mehanizam toka vremenaSimulacija kola sa mešovitim signalima


AlgoritamSimulacija kola sa mešovitim signalima


Algoritam optimizacije

Šta treba da znamo?Elementarno (za potpis)( p p )Cilj logičke simulacije?

Osnovna (za 6)I. Uvod: Šta smo naučili?

Osnovna (za 6)1. Metodi na kojima je zasnovana logička

i l ij ?simulacija?2. Mogućnosti logičke simulacije?

20. 05. 2013. Logička simulacija 95959595LEDA - Laboratory for Electronic Design Automation http://leda.elfak.ni.ac.yu/

ŠAlgoritam optimizacije

Šta treba da znamo?

Ispitna pitanjaa) Hijerarhijski nivoi logičke simulacijea) Hijerarhijski nivoi logičke simulacijeb) Logička stanja) M d l j l ičkih l t išc) Modelovanje logičkih elemenata sa više

ulazad) Modeli kašnjenjae) Hazardi (statički i dinamički)e) Hazardi (statički i dinamički)f) Jačina signala (pojam i primer)

20. 05. 2013. Logička simulacija 969696LEDA - Laboratory for Electronic Design Automation http://leda.elfak.ni.ac.yu/ 96

Logička simulacija

Sledećeg časaУвод уVHDL језик за опис хардвераУвод уVHDL језик за опис хардвера • Опис хардвера (ентитет-архитектура)• Сигнали• Основе VHDL правописа• Опис основних логичких операција

Р д д дб• Редослед извршавања наредби• Стилови описаЛитература:Литература:П. Петковић, М. Милић, Д. Мирковић, VHDL i VHDL-

AMS подршка пројектовању електронских кола и система, Поглавље 2 VHDL кôд прилагођен синтези, стр. (1-18)

P t k 18 05 201220. 05. 2013. Logička simulacija 9797

Petak 18.05.2012.

Page:2 / 4

Page:3 / 4

Page:4 / 4

12 PEK EMT Logicka simulacija (2013).pdf2013-5-20 10-3-34.PDF

Documents

LiLogi čki lijka simulacijaleda.elfak.ni.ac.rs/education/PEK_stari/literatura... · 2013. 5. 27. · Modelovanje logičkih elemenata Logička simulacija Modelovanje logi kih elemenata