Modelado y Diseño de un PLL con Oscilador Basado en ......La aventura de los molinos de viento. Agradecimientos En primer lugar, quiero agradecer a Dios por esta oportunidad, brindadome

Modelado y Diseño de un PLL con Oscilador Basado en Filtro

Paso Banda

Por

Francisco Javier Zamudio Saenz

Tesis sometida como requisito parcial Para obtener el grado de

MAESTRO EN CIENCIAS EN LA

ESPECIALIDAD DE ELECTRÓNICA

en el

Instituto Nacional de Astrofísica, Óptica y

Electrónica

Febrero del 2015 Tonantzintla, Puebla

Supervisada por:

Dr. Alejandro Díaz Sánchez

Investigador titular Del departamento de electrónica

INAOE

© INAOE 2015

El autor otorga al INAOE el permiso de reproducir y distribuir copias de esta tesis en su totalidad o en partes

mencionando la fuente.

INAOE

Tesis de maestrıa

Modelado y Diseno de un PLL conOscilador Basado en Filtro Paso Banda

Author:

Francisco Javier Zamudio Saenz

Supervisor:

Dr. Alejandro Dıaz Sanchez

A thesis submitted in fulfilment of the requirements

for the degree of M.Sc

in the

Research Group Name

Departamento de electronica

9 de marzo de 2015

Research Group Web Site URL Here (include http://)

Department or School Web Site URL Here (include http://)

“Bien parece -respondio don Quijote -que no estas cursado en esto de las aventuras:

ellos son gigantes; y si tienes miedo, quıtate de ahı, y ponte en oracion en el espacio que

yo voy a entrar con ellos en fiera y desigual batalla. ”

Miguel de Cervantes. “Don Quijote de la Mancha”

La aventura de los molinos de viento.

Agradecimientos

En primer lugar, quiero agradecer a Dios por esta oportunidad, brindadome vida, salud

y su ayuda para poder concluir con este trabajo.

Al Instituto Nacional de Astrofısica, Optica y Electronica (INAOE), por permitirme

ser parte de el y su apoyo durante este tiempo.

A mi asesor, el Dr. Alejandro Dıaz Sanchez (INAOE) por haberme aceptado como su

estudiante, proporcionarme su apoyo y paciencia durante el tiempo de este trabajo.

A mis sinodales, los doctores Esteban Tlelo Cuautle, Luis Abraham Sanchez Gaspa-

riano y Carlos Arturo Gracios Marın por sus observaciones y crıtica constructiva del

trabajo presentado.

A mi esposa, quien ha estado con migo siempre, acompanandome en esta aventura,

pasando los buenos y malos momentos.

A mi Familia completa, quienes no dudaron de mi y siempre me brindaron su apoyo y

comprension. A mis padres, hermanos, junto con mis suegros, tıos y primos.

A mis profesores de maestrıa, quienes siempre nos motivaron con sus concejos y cla-

ses, buscando siempre darnos sus mejores tecnicas. En especial a los doctores Arturo

Sarmiento, Guillermo Espinoza y Victor Champac

A mis companeros y amigos del INAOE, en especial a Ricardo, Jose Luis, Daniel, Ge-

rardo, Adriana, Haiko, Rafael, Carlos, Edel, Ricardo (pequenuelo), Daniel (bad daniel),

Jaziel, Yazmin, Marcial, Laura, Luis, Adrian, Luis Antonio, Christian, Alejandro, Jesus,

Francisco (tocayo), Luis (wicho), Emmanuel y otros mas que se me escapan.

Por ultimo quiero agradecer a CONACyT por haberme proporcionado el apoyo durante

este tiempo.

ii

Indice general

Agradecimientos II

Indice general III

Indice de figuras V

Indice de tablas VIII

Resumen IX

1. Introduccion 1

1.1. Motivacion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

1.2. Justificacion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

1.3. Objetivo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

1.4. Aplicaciones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

1.5. Organizacion de la tesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

2. Marco teorico 5

2.1. Fundamentos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

2.2. Modelo lineal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

2.3. Analisis de ruido en el PLL . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.3.1. Ruido de fase en la entrada . . . . . . . . . . . . . . . . . . . . . . 13

2.3.2. Ruido de fase del VCO . . . . . . . . . . . . . . . . . . . . . . . . . 14

2.4. Sintetizador de Frecuencias . . . . . . . . . . . . . . . . . . . . . . . . . . 16

2.4.1. Arquitecturas del PLL . . . . . . . . . . . . . . . . . . . . . . . . . 16

2.4.1.1. Arquitectura entera . . . . . . . . . . . . . . . . . . . . . 17

2.4.2. Componentes de un PLL . . . . . . . . . . . . . . . . . . . . . . . 18

2.4.3. Detector de fase y frecuencia, PDF . . . . . . . . . . . . . . . . . . 18

2.4.4. Bomba de carga, CP . . . . . . . . . . . . . . . . . . . . . . . . . . 19

2.4.5. Oscilador controlado por voltaje, VCO . . . . . . . . . . . . . . . . 19

2.4.6. Divisor de frecuencias . . . . . . . . . . . . . . . . . . . . . . . . . 21

3. Modelado del sistema 22

3.1. Datos para el modelado lineal . . . . . . . . . . . . . . . . . . . . . . . . . 22

3.2. Modelo lineal en simulink . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

iii

iv

3.3. Modelo digital en simulink . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

3.3.1. Detector de fase y frecuencia . . . . . . . . . . . . . . . . . . . . . 27

3.3.2. Bomba de carga . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

3.3.3. Filtro de lazo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

3.3.4. Oscilador controlado por voltaje . . . . . . . . . . . . . . . . . . . 31

3.3.5. Divisor de frecuencia . . . . . . . . . . . . . . . . . . . . . . . . . . 32

3.3.6. Respuesta del sistema . . . . . . . . . . . . . . . . . . . . . . . . . 34

3.4. Modelo completamente digital con VHDL . . . . . . . . . . . . . . . . . . 35

3.4.1. Arquitectura del sistema . . . . . . . . . . . . . . . . . . . . . . . . 36

3.4.2. Estructuras . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

3.4.3. Bloque completo . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

4. Diseno del Sintetizador de frecuencias 60

4.1. Oscilador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

4.1.1. Oscilador basado en filtro paso banda . . . . . . . . . . . . . . . . 64

4.2. Detector de fase y frecuencia, bomba de carga y filtro de lazo . . . . . . . 74

4.3. Divisor de frecuencia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

4.4. Salida del PLL digital . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

4.5. Convertidor Digital a Analogico . . . . . . . . . . . . . . . . . . . . . . . . 79

4.5.1. Seleccion del convertidor . . . . . . . . . . . . . . . . . . . . . . . . 79

4.5.2. FVFCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

5. Conclusiones 86

5.1. Trabajo futuro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

Indice de figuras

1.1. Espectro electromagnetico de frecuencias [1] . . . . . . . . . . . . . . . . . 1

1.2. Diagrama a bloques para el lazo de enganche de fase . . . . . . . . . . . . 4

2.1. Clasificacion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

2.2. Regiones de operacion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

2.3. Modelo lineal de un PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

2.4. Polos complejos conjugados en el plano S . . . . . . . . . . . . . . . . . . 11

2.5. Diagrama de bloques de un sistema de control industrial . . . . . . . . . . 11

2.6. Senal periodica con Jitter . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.7. Degradacion del espectro de potencia en terminos de modulacion de fase . 13

2.8. Densidad del espectro de potencia de una senal sinusoidal ruidosa . . . . . 13

2.9. Modelo con senal de ruido en la entrada . . . . . . . . . . . . . . . . . . . 13

2.10. Respuesta en frecuencia del ruido de fase en la entrada . . . . . . . . . . . 14

2.11. Modelo con senal de ruido en el VCO . . . . . . . . . . . . . . . . . . . . 15

2.12. Respuesta en frecuencia del ruido de fase del VCO . . . . . . . . . . . . . . 15

2.13. a) Diagrama a bloques de PFD, b) wA > wB, c) wA < wB . . . . . . . . . 19

2.14. Representacion de una bomba de carga . . . . . . . . . . . . . . . . . . . . 20

2.15. Oscilador de anillo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

3.1. Macromodelo del sintetizador de frecuencias . . . . . . . . . . . . . . . . . 26

3.2. Tiempo de establecimiento del voltaje de control del VCO . . . . . . . . . 27

3.3. Modelo del sintetizador de frecuencias digital entero en simulink . . . . . 27

3.4. Modelo de un multiplicador de cuatro cuadrantes . . . . . . . . . . . . . . 28

3.5. Circuito digital de un detector de fase y frecuencia en simulink . . . . . . 29

3.6. Diagrama de estados de un comparador de fase y frecuencia de tres estados 30

3.7. Curva caracterıstica de un detector de fase de tres estados . . . . . . . . . 30

3.8. Funcion de transferencia de un filtro paso bajas de primer orden . . . . . 31

3.9. Modelo de un VCO de relajacion . . . . . . . . . . . . . . . . . . . . . . . 32

3.10. Divisor de frecuencias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

3.11. Bloques del divisor de frecuencias . . . . . . . . . . . . . . . . . . . . . . . 33

3.12. Etapa 0 del divisor de frecuencias . . . . . . . . . . . . . . . . . . . . . . . 33



3.15. Voltaje de control con palabra en 15 . . . . . . . . . . . . . . . . . . . . . 35

3.16. Voltaje de control con palabra en 0 . . . . . . . . . . . . . . . . . . . . . . 36

3.17. ADPLL con DCO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

3.18. Sintetizador ADPLL sıncrono en el dominio de la fase . . . . . . . . . . . 37

v

vi

3.19. Circuito tanque LC con banco de capacitores discretos para diferentesmodos de control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

3.20. FFD para mantener la sincronıa entre las senales . . . . . . . . . . . . . . 38

3.21. Cambio de senales para una palabra de 2 + 14 . . . . . . . . . . . . . . . . 39

3.22. Diagrama general del detector de fase . . . . . . . . . . . . . . . . . . . . 40

3.23. Acumulador de fase de referencia . . . . . . . . . . . . . . . . . . . . . . . 41

3.24. Acumulador de fase variable . . . . . . . . . . . . . . . . . . . . . . . . . . 43

3.25. Convertidor de tiempo a digital en bloque . . . . . . . . . . . . . . . . . . 44

3.26. Convertidor de tiempo a digital . . . . . . . . . . . . . . . . . . . . . . . . 44

3.27. Estimacion del error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

3.28. Correccion de error fraccional . . . . . . . . . . . . . . . . . . . . . . . . . 45

3.29. Detector de fase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

3.30. Oscilador controlado digitalmente . . . . . . . . . . . . . . . . . . . . . . . 51

3.31. Tarjeta ASSERTA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

3.32. Senales de salida en el dominio del tiempo . . . . . . . . . . . . . . . . . . 57

3.33. Ni= 100 y frecuencia de salida = 10MHz . . . . . . . . . . . . . . . . . . . 58

3.34. Ni= 90 y frecuencia de salida = 9MHz . . . . . . . . . . . . . . . . . . . . 58

3.35. Comportamiento de las senales en el dominio del tiempo . . . . . . . . . . 59

4.1. Sistema realimentado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

4.2. Ubicacion de los polos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

4.3. Ejemplo de las caracterısticas no lineales . . . . . . . . . . . . . . . . . . . 64

4.4. Frecuencia contra parametro de control (en este caso voltaje) . . . . . . . 64

4.5. a)Modelo del oscilador paso banda b)Caracterıstica estatica convencional 65

4.6. Filtro paso banda . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

4.7. Celda con cargas simetricas . . . . . . . . . . . . . . . . . . . . . . . . . . 67

4.8. Curva I-Vc de la carga de meneatis . . . . . . . . . . . . . . . . . . . . . . 68

4.9. Respuesta en frecuencia del filtro paso banda . . . . . . . . . . . . . . . . 69

4.10. Comparador de dos etapas . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

4.11. Respuesta del comparador en DC y Transitorio . . . . . . . . . . . . . . . 71

4.12. Salida simple y diferencial del oscilador . . . . . . . . . . . . . . . . . . . 72

4.13. Frecuencia del oscilador contra la corriente de control . . . . . . . . . . . 72

4.14. Ruido de fase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

4.15. Circuito digital de un detector de fase y frecuencia . . . . . . . . . . . . . 74

4.16. Flip flop D para el detector de fase y frecuencia . . . . . . . . . . . . . . . 75

4.17. Detector de fase y frecuencia de tres estados completo . . . . . . . . . . . 75

4.18. Salida del comparador de fase y frecuencia . . . . . . . . . . . . . . . . . . 75

4.19. Bomba de carga . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

4.20. Filtro paso baja . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

4.21. Salida del filtro de lazo provocado por la bomba de carga . . . . . . . . . 77

4.22. Frecuencia de trabajo del oscilador y salida del divisor de frecuencia . . . 78

4.23. DPLL controlado por corriente o por voltaje . . . . . . . . . . . . . . . . . 79

4.24. Convertidor digital a analogico 4 bits . . . . . . . . . . . . . . . . . . . . . 80

4.25. Flipped Voltage Follower Current Sensor . . . . . . . . . . . . . . . . . . . 81

4.26. FVFCS alta impedancia de salida . . . . . . . . . . . . . . . . . . . . . . . 82

4.27. Respuesta en DC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

4.28. Respuesta en DC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

vii

4.29. Respuesta en AC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

4.30. Conversion con fuentes ideales . . . . . . . . . . . . . . . . . . . . . . . . . 84

4.31. Conversion a una mayor frecuencia . . . . . . . . . . . . . . . . . . . . . . 85

4.32. DAC completo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

Indice de tablas

2.1. Comparacion entre distintos tipos de sintetizadores de frecuencia . . . . . 17

3.1. Resultados del PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

3.2. Nombre de las senales del ADPLL . . . . . . . . . . . . . . . . . . . . . . 39

3.3. Senales en el detector de fase . . . . . . . . . . . . . . . . . . . . . . . . . 41

4.1. Resultados del Oscilador . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

viii

Resumen

En este trabajo se llevo a cabo el modelado y diseno un PLL. Este tipo de sistemas

tienen una gran cantidad de aplicaciones en el campo de las comunicaciones debido a

una gran variedad de cualidades con las que cuentan dependiendo del tipo de PLL que

sea. Ademas de tener un consumo de potencia considerable y bajo costo. Se hace la pro-

puesta de desarrollar un DPLL con el uso de un oscilador del tipo paso banda y tener

un control de la frecuencia con la corriente de cola de las celdas implementadas para

el diseno del mismo. El desarrollo de sistemas en lenguajes de descripcion de hardware,

permiten que sea posible la implementacion de este tipo de sistemas, sin tener que hacer

una gran inversion. Ademas se implemento un PLL en su modelo lineal, considerando

que el PLL se encuentra en estado de amarre, es posible modelarlo como un sistema

lineal. Se desarrollo un modelo en la plataforma de Simulink de un DPLL, mas cercano

al modelo digital por parte del comparador de fase y frecuencia de tres estados. En

este modelo se vieron factores importantes como el tiempo de establecimiento, y como

afecta el comportamiento del sistema al modificar el filtro de lazo. De igual manera se

implemento el modelo de un oscilador de relajacion y se uso el oscilador que proporciona

el programa Simulink. Se llevo a cabo el analisis matematico, el cual sirvio para ambos

modelos y dar una idea de lo esperado. Para el caso del modelo completamente digital,

se implemento un modelo en VHDL, el cual, es un lenguaje de descripcion de hardwa-

re que permite modelar sistemas grandes de una manera sencilla. El diseno se baso en

las caracterısticas de una FPGA por parte de la compania INTESC. La tarjeta es una

ASSERTA que trabaja con un Spartan 6 XC6SLX16 a 50MHz. Las plataformas donde

se simularon estos sistemas fueron ModelSim y Aldec Active-HDL. Ademas, se usaron

plataformas extras para tener una mejor vision del sistema, el software ADIsimPLL

3.60, el cual muestra comportamientos de PLL’s ya fabricados y la plataforma de soft-

ware’s Sue2, PllDesign y CppSimView, estos muestran diferentes topologıas junto con

la posibilidad de formar tus propios bloques, ademas de poder simular y ver la dinamica

de los sistemas. Para graficar algunos sistemas se usaron los programas de MATLAB y

Origin Pro 8, estas son herramientas muy funcionales para poder graficar. Los disenos

desarrollados en el trabajo se llevaron a cabo con la tecnologıa de 0.5µm de On semi-

conductor y el simulador usado fue H-SPICE 2008.03. En este se hicieron los bloques

a nivel transistor, con excepcion del divisor de frecuencias, ya que este, se modelo con

Verilog-A. El PLL cuenta con un oscilador controlado por corriente del tipo paso banda,

un comparador de fase de tres estados, una bomba de carga simple, la cual maneja la

fase negada de la entrada superior y un filtro de lazo pasivo de primer orden.

Quiero dedicar este trabajo a mi esposa, ya que ha sido una gran

mujer, con la cual siempre he contado.

De igual manera a mis suegros quienes siempre han creıdo en mi sin

importar los problemas que se presenten.

A mi hermano Fernando Alonso Zamudio Saenz, por siempre haber

estado a mi lado y permitirme aprender mucho de el.

x

Capıtulo 1

Introduccion

Desde tiempos remotos, ha sido importante el poder comunicarse a traves de largas

distancias con diferentes fines. Por esta razon, se han desarrollado diferentes sistemas

de comunicaciones, los cuales han facilitado dicha necesidad. Hoy en dıa, las comuni-

caciones electronicas inalambricas juegan un papel importante en diferentes campos de

estudio [1] y por tanto, han surgido tecnicas innovadoras para poder transmitir, recibir

y generar informacion en varios rangos de frecuencias de trabajo. En la Figura 1.1 se

puede observar el espectro electromagnetico de frecuencias total, donde se muestran los

lugares aproximados de diversos servicios.

En el presente capıtulo, se dan a conocer las razones para llevar a cabo el estudio de los

Figura 1.1: Espectro electromagnetico de frecuencias [1]

sintetizadores de frecuencias, un bloque fundamental de los sistemas de comunicacion

inalambricos, haciendo mencion de la motivacion por el estudio de los mismos.

1.1. Motivacion

En la actualidad, es muy sencillo comunicarse a larga distancia por medio de la voz,

sonido, video o datos, lo cual ha beneficiado en el comercio, noticias, y el avance de la

ciencia, entre otras cosas importantes. Debido a la reduccion en las dimensiones en los

1

Chapter 1. Introduccion 2

transistores utilizados para su realizacion en los ultimos anos, se ha logrado reducir el

tamano de los dispositivos utilizados para comunicacion, al grado que se ha logrado que

estos lleguen a ser portables [2]. Aunque cabe mencionar, que se ha tenido que enfrentar

a varios problemas, como son el consumo de potencia de los sistemas y sus rangos de

trabajo en temperatura a los cuales deben ser robustos, entre varios otros que puedes ser

mencionados. Dado que el rango de las frecuencias de trabajo de las redes inalambricas

que son utilizados en nuestros dıas va de 900Hz a 5200MHz para la operacion de redes

inalambricas. Por tanto, los sistemas transmisores, procesadores de la informacion y

receptores deben ser capaces de trabajar en un amplio rango de bandas con el mınimo

uso de hardware y ser lo mas eficientes posible.

1.2. Justificacion

Los sistemas basicos de comunicaciones electronicas pueden ser clasificados en analogi-

cos y digitales. Para el caso de los sistemas analogicos, tanto las senales que se transmiten

y recibe, como la portadora en que dicha informacion se monta, son analogicas. En cam-

bio, al referirnos al termino ”comunicaciones digitales” esta abarca una amplia variedad

de tecnicas de comunicacion, la transmision digital es un sistema digital verdadero, don-

de los pulsos digitales (con valores discretos, como +5V y tierra) se transfieren entre dos

o mas puntos en un sistema de comunicaciones. Con la transmision digital no hay porta-

dora analogica, y la fuente original de informacion puede tener forma digital o analogica.

Si esta en forma analogica se debe convertir a pulsos digitales antes de transmitirla, y

se debe reconvertir a la forma analogica en el extremo de recepcion.

Los sistemas de transmision digital requieren una instalacion fısica entre el transmisor y

el receptor, como por ejemplo un conductor metalico o un cable de fibra optica. La radio

digital es la transmision de portadoras analogicas moduladas digitalmente, entre dos o

mas puntos en un sistema de comunicaciones. En la radio digital, la senal moduladora y

la senal demodulada son pulsos digitales. Estos pulsos se pueden originar en un sistema

digital de transmision, en una fuente digital, como por ejemplo una computadora, o

pueden ser una senal analogica codificada en binario. En los sistemas digitales de radio,

el medio de transmision puede ser una instalacion fısica o el espacio libre (es decir, la

atmosfera terrestre). Los sistemas analogicos de comunicaciones fueron los primeros en

ser desarrollados; sin embargo, en tiempos recientes, se han popularizado mas los siste-

mas digitales de comunicaciones 1.1. Considerando lo anterior, se ha tomado en cuenta

el estudio de sintetizadores de frecuencia como nucleo de sistemas de comunicaciones, los

cuales pueden generar frecuencias muy altas por excitacion de bajas frecuencias. Esta

es una de las aplicaciones mas comunes en sistemas de enganche de fase (PLL por sus

siglas en ingles), ademas de los circuitos recuperadores de reloj. Cuando se quiere llevar


a cabo la elaboracion de un bloque como este, se tienen problemas para poder carac-

terizar y el proceso es muy largo. Sin embargo, si bloques fijos son implementados en

una plataforma de hardware, solo se tendrıa que disenar un bloque y despues se podrıan

caracterizar.

1.3. Objetivo

Llevar a cabo el analisis y diseno de un lazo de enganche de fase. Para este caso,

es importante realizar el modelado del sistema, desde la parte lineal, hasta el diseno

circuital. Con ayuda de un lenguaje de alto nivel, se disenara un lazo completamente

digital, el cual servira para futuros trabajos de investigacion. En el caso del oscilador, se

han considerado varios tipos de osciladores controlados, de los cuales, se ha tomado en

cuenta el uso del oscilador del tipo paso banda, esto se hizo ya que es posible implementar

un bloque reductor de armonicos para tener una senal mas pura. Debido a que se necesita

que sea controlado, se ha tomado en cuenta llevar a cabo un control con el uso de la

corriente de polarizacion, para esto es necesario un nodo de baja impedancia. Para

poder usar este oscilador en un sistema digital y en un sistema completamente digita,

se propone un convertidor de digital a analogico y de voltaje a corriente. Con esto, es

posible llevar a cabo el diseno de un oscilador controlado por palabra.

1.4. Aplicaciones

El lazo de enganche de fase se usa en gran manera para los sistemas de comuni-

caciones electronicas, como son los moduladores [3], demoduladores [4], generadores de

frecuencia [5] y sıntesis de frecuencia [6]. Los PLL se usan tanto en los transmisores, co-

mo en los receptores, con modulacion analogica o digital, y con la transmision de pulsos

digitales.

1.5. Organizacion de la tesis

La presente tesis se encuentra divida en 5 secciones. El capıtulo 1 presenta la intro-

duccion de la tesis, donde se tocan puntos como la motivacion y objetivo de la tesis, los

cuales son puntos importantes para el desarrollo de la misma. En el capıtulo 2 se presen-

ta el marco teorico, en donde se habla de las bases para el entendimiento de los sistemas

PLL’s, ademas de una recopilacion de informacion fundamental para el modelado lineal

de los sistemas de este tipo. Despues de haber entendido esto, en el capıtulo 3 se lleva a


Lazo de enganche de fase

Comparador de FaseKd(V/rad)

Señalexterna

ViSen(2pfit+q)

-p/2rad

+V

-V 0°

+p/2rad

Vd(t) Filtropasabajas

Kf(V/V)

Amplificadorde baja

gananciaKa(V/V)

Vsal

Salida de VCO

fo=fn+Df

Oscilador controladopor voltaje (VCO)

fnKo(Hz/V)

Capacitor de sincronización

Ct

Resistor de sincronización

Rt

Figura 1.2: Diagrama a bloques para el lazo de enganche de fase

cabo el modelado del sistema en alto nivel con la ayuda de diferentes softwares. Se ini-

cio desde el diseno matematico hasta el modelo con VHDL para el caso completamente

digital. En el capıtulo 4 se tiene el diseno del sistema y por ultimo en el capıtulo 5 se

dan las conclusiones junto con el trabajo futuro.

Capıtulo 2

Marco teorico

En este capıtulo se explicaran los conceptos fundamentales para entender el funcio-

namiento de los sintetizadores de frecuencia. Se tomara en cuenta el tema del presente

trabajo, se realizara un estudio mayor de los sintetizadores del tipo indirecto, en donde

se encuentra el lazo de enganche de fase (PLL). Existen distintos tipos de sistemas, y

Sintetizadores de

frecuencia

Síntesis Directa

Síntesis Indirecta

SíntesisAnalógica

DirectaDAS

SíntesisDigitalDirectaDDS

Basadosen el lazode amarre

de fase

Basadosen el lazode amarre retardado

N-entero N-fraccional

Figura 2.1: Clasificacion

estos pueden ser analogicos, digitales y completamente digitales; por otra parte, estos

mismos sistemas se pueden dividir en dos tipos: entero o fraccional. Esto se muestra

en la Figura 2.1. En este capıtulo tambien se describira la operacion basica del lazo de

amarre considerando el modelo lineal, ası como las regiones de operacion del mismo.

5

Chapter 2. Marco teorico 6

2.1. Fundamentos

Por el nombre del sistema de lazo de enganche de fase (PLL por sus siglas en ingles),

se puede saber que al menos se tendran dos senales que estaran relacionadas en su fase,

y una de ellas enganchara en fase a la otra. Como esta estructurado como un lazo, se

comporta como un sistema realimentado y, por tanto, se debe tener un control del mis-

mo. Por esto, es necesario emplear tecnicas de control, ya sea por el metodo del lugar

de las raıces, metodos de respuesta en frecuencia (Bode o Nyquist) o con analisis de

sistemas de control en el espacio de estados [8].

Por definicion, el lazo de enganche de fase es un sistema que sincroniza una senal de

alta frecuencia, la cual frecuentemente es la salida, con otra de menor frecuencia (casi

siempre a la entrada), Entre ambas existe un factor N, la cual se establece como la

diferencia en frecuencia entre ambas senales. Es decir, si N es unitario, la frecuencia de

salida es la misma que la que se tiene a la entrada, con una diferencia de fase constante.

El PLL trabaja en cuatro regiones de operacion, las cuales se pueden observar en la

Figura 2.2 se pueden distinguir dos estados importantes, el dinamico y el estatico. El

estado estatico se presenta cuando la senal de salida esta enganchada a la senal de refe-

rencia, En el caso del estado dinamico, no existe un enganche con la senal de referencia

ni en fase ni en frecuencia. Las regiones de operacion son:

1. El rango de captura (hold) ∆ωH

2. Rango de pull-in ∆ωPI

3. Rango de pull-out ∆ωPO

4. Rango de amarre ∆ωL

El rango de ∆ωH , describe al PLL en un estado estatico, el cual es un intervalo de

frecuencias en el cual el PLL puede mantenerse con un seguimiento de fase estable [9].

Si esta inicialmente amarrado con la senal de referencia y esta cambia su frecuencia, ya

sea reduciendola o incrementandola demasiado, el PLL perdera el enganche en el lımite

del rango de captura y se dice que esta condicionalmente estable dentro del rango de

captura. El rango pull-in ∆ωPI , describe al PLL en un estado dinamico o modo de

adquisicion. Si la operacion se encuentra dentro de este rango, se mantiene el amarre en

el proceso de adquisicion [5]. Si inicialmente esta fuera del enganche o desamarrado y

un tiempo despues entra en amarre, entonces la frecuencia de referencia esta dentro del

rango pull-in. Sin embargo, si la frecuencia de referencia esta fuera del rango pull-in, la

senal de salida no se amarrara a la senal de referencia. El paso de adquirir el estado de

amarre en el rango de pull-in frecuentemente es un proceso lento, excepto en el caso de


Límite de estabilidad estática

Límite de estabilidad dinámica

Límite de estabilidad estática

u0

+Du- H

+Du- PI

+Du- PO

+Du- L

Estabilidad condicional

Inestabilidad dinámica

Figura 2.2: Regiones de operacion

que la frecuencia de referencia se encuentre dentro del subconjunto pull-in, en cuyo caso

el PLL se amarrara rapidamente. El rango pull-out ∆ωPO, describe al PLL tambien en

estado estatico. Se considera rango pull-out como el limite dinamico para la operacion

estable [9]. El rango pull-out es el valor de una senal escalon la cual, aplicada a la entrada,

causa un desamarre en el lazo. Es decir, si el PLL esta inicialmente amarrado con la

senal de referencia y la frecuencia de la senal escalon es menor, al rango pull-out, las

senales permanecen en amarre. Sin embargo, si la frecuencia del escalon excede el rango

de pull-out, la salida del PLL no seguira la senal de entrada y, por tanto, el amarre se

perdera, y aunque se adquiera una ganancia de amarre, este sera un proceso lento como

en el caso del pull-in. El rango de amarre ∆ωL, es un subconjunto del rango pull-in. Este

se define como el rango de frecuencias en el cual un PLL se amarra facilmente, mediante

un simple pulso en la senal de referencia. Este lograra el amarre entre la frecuencia de

referencia y la de salida, si la frecuencia de referencia es aplicada dentro del rango de

amarre. El tiempo del rango de amarre sera un poco mas lento en comparacion con el

rango pull-in si una frecuencia de referencia fuera del rango de amarre es aplicada. La

operacion normal del PLL es generalmente restringida al rango de amarre.


2.2. Modelo lineal

El comportamiento de un lazo de enganche de fase (PLL) es sumamente no lineal,

pero este puede ser modelado como un sistema lineal siempre y cuando el sistema se

encuentre en el estado de amarre [7]. Esto es posible cuando la senal de error de fase

producida por el detector de fase se mantiene en un valor constante. Por tanto, se

considera que la senal de salida tiene la misma frecuencia que la senal de referencia.

Es posible que haya una diferencia entre las fases de la senal de entrada y la de salida

dependiendo del tipo de PLL utilizado. Aunque si el lazo esta amarrado, esta diferencia

de fase permanece constante.

Una de las aplicaciones mas comunes en los PLL’s es como sintetizador de frecuencia,

donde la frecuencia de salida sera N veces la frecuencia de referencia o de entrada.

Las partes principales de un PLL son el comparador de fase (phase comparator), bomba

de carga (charge pump), filtro paso bajas (low pass filter), oscilador controlado por

voltaje (VCO) y un divisor de frecuencias. Para este ultimo se pueden tener fraccionarios

o enteros dependiendo de la exactitud que se requiera.

Obtencion de funciones de transferencia

En la Figura 2.3 se puede observar un modelo que representa a un PLL con sus

bloques principales. Con la ayuda de este diagrama a bloques, se puede generar un

modelo matematico del PLL.

La funcion de transferencia de este sistema esta dada por la ecuacion 2.1.

+-

+RFCP LPF VCO

DIV

OFPC

FF

WW

Figura 2.3: Modelo lineal de un PLL

H(s) =θOF

θRF(2.1)

Donde θRF representa la fase de la senal de referencia o de entrada y θOF la fase de la

senal de salida proporcionada por el oscilador controlado por voltaje (VCO).

En la entrada del sistema se encuentran dos senales, una de ellas es la senal de referencia

(RF) y la otra es la senal de realimentacion (FF). Este par de senales son restadas por


el comparador de fase (PC) para proporcionar una salida resultante de la operacion,

este resultado es pasado a la bomba de carga (CP) la cual en base a la constante de

proporcionalidad propuesta KPD dara como resultado un valor de error (Ve), este valor

se puede expresar por la ecuacion 2.2.

Ve(s) = KPD[θRF (s)− θOF (s)] (2.2)

Este voltaje de error llega al filtro de lazo, el cual es un filtro paso bajas y su funcion

de transferencia, esta representada por F (s). Este filtro elimina las componentes de alta

frecuencia para poder proporcionar un voltaje de control (Vc) al oscilador controlado

por voltaje. La dinamica del PLL es dependiente del tipo de filtro de lazo utilizado. La

salida de este esta dada por la ecuacion 2.3.

Vc(s) = Ve(s)F (s) (2.3)

Despues se tiene el bloque VCO, al cual llega el voltaje de control, considerando al VCO

como un integrador con una ganancia determinada KV CO, se tiene la ecuacion 2.4 que

determina la senal de salida (OF), en la ecuacion se considera la fase de salida.

θOF (s) =Vc(s)KV CO

s(2.4)

Esta senal es realimentada y pasa a traves del divisor de lazo. El objetivo de este bloque

es convertir la senal de alta frecuencia a una de baja frecuencia para que sea igualada

con la senal de referencia y poder ser enviada al comparador de fase. Su respuesta

esta definida por la ecuacion 2.5.

θff (s) =θout(s)

N(2.5)

Considerando la respuesta de cada uno de los bloques, y haciendo las operaciones nece-

sarias, se obtiene la funcion de transferencia del sistema completo, la cual esta dada por

la ecuacion 2.6.

H(s) =θOF (s)

θRF (s)=

KPDKV COF (s)

s+ KPDKV COF (s)N

(2.6)

La funcion de transferencia del PLL, tiene una funcion caracterıstica de un filtro paso

bajas con una ganancia N. Por tanto, la respuesta del sistema sera la siguiente: para

variaciones lentas (baja frecuencia) en la fase de referencia, el lazo seguira a la entrada

y producira una fase de salida N veces mayor a la de la entrada.

Para el caso del error de fase, se tiene la funcion de transferencia dada por la ecuacion

2.7.

E(s) =θe(s)

θRF (s)=

s

s+ KPDKV COF (s)N

(2.7)


Esta funcion de transferencia es igual a un filtro paso altas, por tanto, para variaciones

lentas en la fase de entrada, el error de fase sera pequeno y para variaciones rapidas es

decir, para altas frecuencias, en la fase de referencia, no seran filtradas y mostrara un

incremento en el error de fase.

La funcion de transferencia para el voltaje de control, esta dada por la ecuacion 2.8.

V C(s) =Vc(s)

θRF (s)=

sKPDF (s)

s+ KPDKV COF (s)N

(2.8)

Esta puede verse como una salida de error de fase filtrada, cuya funcion caracterıstica

es paso altas. Sin embargo, dependiendo de los parametros del filtro de lazo, este puede

tomar la forma de un filtro paso banda. Esto indica que las dinamicas del PLL son

dependientes del tipo de filtro utilizado y que sin grandes perdidas puede utilizarse un

filtro pasivo.

Ahora, si se propone una funcion de transferencia de un filtro paso bajas sencillo, es

posible obtener la funcion de transferencia del sistema completo. Por ejemplo en la

ecuacion 2.9 se puede observar la funcion de transferencia de un filtro pasivo.

F (s) =sCR2 + 1

sC(R1 +R2) + 1(2.9)

Sustituyendo la funcion de transferencia del filtro en H(s) se obtiene.

H(s) =KPDKV CO

(sCR2+1

sC(R1+R2)+1

)s2 + sKPDKV COCR2+N

NC(R1+R2) + KPDKV CONC(R1+R2)

(2.10)

Observando detenidamente el sistema, se puede notar que se obtiene como resultado un

sistema de segundo orden. Por tanto, el orden del PLL depende del orden del filtro de

lazo que sea implementado en el sistema. El orden del sistema completo obedece a la

ecuacion 2.11.

OrdenPLL = OrdenF (s) + 1 (2.11)

Cabe mencionar que en la funcion de transferencia de lazo cerrado, el numero de polos

determina el tipo de sintetizador y el numero de integradores determina el orden. Por

ejemplo si el filtro de lazo paso bajo es de segundo orden con un integrador incluido, el

sintetizador, es un tipo II de tercer orden. Esto es porque el VCO tiene como funcion

de transferencia un integrador y este incrementa el orden [15].

El sistema que ha dado como resultado, se puede tomar como un sistema de segundo

orden normal, dando como resultado:

H(s) =Ns(

2ζωn − Nω2n

KPDKV CO+ω2n

)s2 + 2ζωns+ ω2

n

(2.12)


Donde

ζ =1

2

√KPDKV CO

NC(R1 +R2)

(CR2 +

N

KPDKV CO

)(2.13)

y

ωn =

√KPDKV CO

NC(R1 +R2)(2.14)

Donde ζ es el factor de amortiguamiento y ωn es la frecuencia natural. En la Figura 2.4

se puede observar la representacion de esto en el plano S. Con esto, se puede confirmar,

Figura 2.4: Polos complejos conjugados en el plano S

que este sistema es igual a un sistema de control que consiste en un controlador au-

tomatico, un actuador, una planta y un sensor (elemento de medicion). En la Figura 2.5

se puede apreciar esto con mas claridad. Por tanto, el sistema de control empleado en un

Figura 2.5: Diagrama de bloques de un sistema de control industrial

sistema PLL como el mostrado en el analisis lineal, es del tipo proporcional, ya que en

la parte de control se tiene un comparador de fase, el cual, da una fase de error y esta es

utilizada como actuador por una bomba de carga, la cual basicamente da un factor de

amplificacion (que en este caso es atenuacion, ya que la ganancia es muy pobre, debido

a que se obtiene una pequena cantidad de corriente). El actuador recibe esta senal para


despues dar un voltaje resultante, que es basicamente para lo que se utiliza el filtro paso

bajas. El oscilador dara una frecuencia de trabajo dependiendo del voltaje de control

y esta senal pasara al divisor de frecuencias o al .El divisor divide la frecuencia por un

factor N y de esta manera se puede hacer comparable con la senal de referencia.

2.3. Analisis de ruido en el PLL

El trabajo principal en cualquier sintetizador de frecuencias, es tener una senal

de salida lo mas pura posible en su espectro. Una senal de salida periodica ideal en

el dominio de la frecuencia tiene solo un impulso a la frecuencia fundamental. En la

implementacion real del oscilador, los cruces por cero de la onda periodica varıan con

el tiempo como se muestra en la Figura 2.6. Esta variable de los cruces por cero se

conoce como fluctuacion de dominio de tiempo (jitter). Una senal con jitter, presenta

Figura 2.6: Senal periodica con Jitter

un espectro de impulsos malo. Considerando esto, en la Figura 2.7 se puede observar

como es que el espectro de frecuencias se va degradando, a esto se le conoce como ruido

de fase. Este generalmente es medido en unidades de dBc/Hz con un cierto offset en la

senal deseada. En la Figura 2.8, se puede observar la densidad del espectro de potencia

de una senal sinusoidal con ruido. La definicion formal de ruido de fase es la relacion

de la potencia de ruido de banda lateral en un ancho de banda de 1 Hz con un offset de

frecuencia ∆ω desde el soporte sobre la potencia de la portadora, esto se puede observar

en la siguiente ecuacion.

ζ∆ω =Pbanda lateral(ω0 + ∆ω, 1MHz Ancho de banda)

Pprincipal(2.15)

El PLL puede ser disenado de manera tal que pueda minimizar el ruido de fase en la senal

de salida. Generalmente las fuentes principales de ruido de fase son el ruido de la senal


Figura 2.7: Degradacion del espectro de potencia en terminos de modulacion de fase

Figura 2.8: Densidad del espectro de potencia de una senal sinusoidal ruidosa

de referencia y el ruido del oscilador. Ademas de no idealidades en el lazo, tales como

la zona muerta del detector de fase y las fluctuaciones en la potencia de alimentacion

pueden contribuir al ruido de fase. Por tanto, el PLL debe ser disenado dependiendo de

que tan dominante es la fuente de ruido en el lazo.

2.3.1. Ruido de fase en la entrada

La senal de referencia en la entrada con ruido de fase puede ser modelada en el

PLL como se muestra en la Figura 2.9 [11]. Se puede asumir el filtro de lazo como un

+-

+RF

CP LPF VCO

DIV

OFPC

FF

KPD

Figura 2.9: Modelo con senal de ruido en la entrada

filtro pasivo. La entrada del ruido es tratada como una senal de entrada en la funcion


de transferencia del PLL y es derivada por la funcion de transferencia de la entrada del

ruido. Si se considera la senal de entrada como θin tomando en cuenta que en esta senal

esta el ruido y la senal de salida como θout, se obtiene la funcion de transferencia de la

ecuacion 2.16.

θout(s)

θin(s)= N

s(2ζωn − Nω2n

KPDKV CO) + ω2

n

s2 + 2ζωns+ ω2n

(2.16)

La entrada de ruido de fase es determinada por el filtro paso bajas del PLL. Con el

fin de reducir el ruido de fase en la senal de salida debido al ruido de fase de entrada,

es deseable hacer que el ancho de banda del PLL sea tan estrecho como sea posible.

Notase que el ruido en la entrada es amplificado por el factor N. Esto no es un gran

problema debido a que la senal de referencia viene de una fuente estable y con el menor

ruido posible. Si a la funcion de transferencia le damos valores propuestos, es posible

ver la respuesta en frecuencia del sistema. La Figura 2.10 muestra el comportamiento

del sistema por la funcion de transferencia antes mencionada tanto en fase como en

magnitud.

Figura 2.10: Respuesta en frecuencia del ruido de fase en la entrada

2.3.2. Ruido de fase del VCO

El ruido de fase en el VCO puede ser modelado como un integrador en serie con un

sumador, el cual tiene como entrada la senal del ruido de fase. Para este caso, el filtro

de lazo se puede tener de la misma manera que la anteriormente mencionada. El ruido

de fase del VCO tiene una funcion de transferencia igual a 2.17. Si se representa al ruido

del VCO como θvcon se puede obtener una funcion de transferencia en relacion del ruido


+-

+RF

CP LPF VCO

DIV

OFPC

FF

KPD +

vcon

Figura 2.11: Modelo con senal de ruido en el VCO

del VCO y la salida como se muestra en la ecuacion 2.17.

θout(s)

θvcon(s)=

s2 + sNω2n

KPDKV CO

s2 + 2ζωns+ ω2n

(2.17)

El ruido de fase del VCO forma una funcion de transferencia caracterıstica de un filtro

paso altas, para un PLL de segundo orden, esto se puede observar en la Figura 2.12.

Para poder reducir el ruido en la senal de salida, lo mejor es hacer el ancho de banda

del PLL lo mas ancho posible. Normalmente la fuente mas grande de ruido es el VCO

y son varios factores que proporcionan el ruido en el VCO, tales como los cambios de

frecuencia, el ruido en los transistores, el ruido de control, etc. [13, 14].

Figura 2.12: Respuesta en frecuencia del ruido de fase del VCO


2.4. Sintetizador de Frecuencias

Los PLL’s tienen una gran variedad de aplicaciones utiles para el campo de las

comunicaciones electronicas. La necesidad de senales bien definidas y con una eleva-

da estabilidad en frecuencia en el oscilador local, hace necesario el uso de tecnicas de

sıntesis de frecuencia para su generacion. A continuacion, se hace mencion de algunas

aplicaciones que son posibles con el uso de PLL’s:

1. Recuperacion de la Portadora de una transmision satelital.

2. Recuperacion de la Senal de Reloj de una transmision digital.

3. Filtro de Rastreo.

4. Modulacion en Frecuencia.

5. Demodulacion en Frecuencia.

6. Modulacion en Fase.

7. Demodulacion en Fase.

8. Sıntesis de Frecuencia.

A pesar de la variedad de tecnicas de sintetizadores de frecuencias existentes, el uso

de PLL’s representa el metodo dominante en el mercado de las comunicaciones inalambri-

cas. La habilidad de realizar todas las funciones del PLL en un solo circuito integrado,

han permitido crear una solucion economica que permite satisfacer adecuadamente la

mayorıa de las necesidades del mercado. Al igual que la mayorıa de las tecnologıas utili-

zadas para estas comunicaciones, su uso es relativamente nuevo y ha madurado a traves

de la ultima decada. Actualmente los PLL’s comerciales agrupan una gran cantidad de

circuiterıa en modo mixto, capaces de operar con fuentes de alimentacion reducidas y

con un consumo de potencia relativamente bajo.

2.4.1. Arquitecturas del PLL

Como se vio en la Figura 2.1, los PLL’s pueden ser clasificados del tipo entero

o fraccional. Cabe mencionar que aunque tambien existen se encuentran los PLL’s de

doble lazo, estos no forman parte del presente trabajo. Como se menciono en el capıtulo

2, estos pueden ser analogicos, digitales y completamente digitales.

En la Tabla 2.1 se puede observar los beneficios de algunas arquitecturas de sintetizadores

de frecuencias, y se hace mencion de las ventajas y las desventajas a grandes rasgos. La


Cuadro 2.1: Comparacion entre distintos tipos de sintetizadores de frecuencia

Arquitectura Ventajas Inconvenientes

DAS Cambio rapido, bajo ruido de fase Gran tamano, altoPoca cantidad de espurios consumo de potencia

DDS Cambio rapido, resolucion fina Alto consumo de pontencia

PLL Entero Bajo ruido de fase, bajo consumo de potencia Cambio lento

PLL fraccional Cambio rapido Espurios fraccionales

DLL bajo ruido de fase Frecuencia no programable

arquitectura usada en este caso es la entera, debido a que es la que servira para el

desarrollo del trabajo presente.

2.4.1.1. Arquitectura entera

En esta arquitectura el PLL es un sistema realimentado en el cual la fase de un

oscilador local es amarrada, a la fase de una senal de referencia externa. Esta consiste

en un detector de fase y frecuencia (PDF), un bomba de carga (Charge-Pump,CP), un

filtro pasa bajas (Loop Filter, LPF), un oscilador controlado por voltaje (VCO) y un

divisor de lazo. Un PLL con un divisor en la trayectoria de realimentacion como el que

se muestra en la Figura 2.3, es llamado PLL entero debido a que la frecuencia, de salida

se encuentra dada por la relacion:

fosc = Nfref (2.18)

donde N es el modulo divisor (el cual puede ser variable, pero siempre entero) y fref

es la frecuencia de referencia. De esta manera, la frecuencia de salida sera un multiplo

entero de la frecuencia de referencia. La simplicidad de la arquitectura ha hecho de

esta la opcion preferida en sistemas de RF. Desafortunadamente, la arquitectura entera

presenta algunas desventajas importantes. La primera de ellas es que por motivos de

estabilidad, el ancho de banda en lazo cerrado en un PLL entero es limitado al valor

de fref/10. Debido a que la frecuencia de referencia debera ser igual al ancho de banda

del canal, se origina una mayor contribucion del ruido generado por el VCO y una lenta

velocidad de conmutacion. En segundo lugar, la modulacion producida por el PDF y el

charge-pump introduce bandas laterales alrededor de la frecuencia de salida, requiriendo

que el ancho de banda sea reducida aun mas para obtener una adecuada supresion [17].


2.4.2. Componentes de un PLL

Debido a que en este caso no es necesario realizar un cambio de frecuencia, la eleccion

de una arquitectura entera presenta un conjunto de caracterısticas que la hacen atractiva

para esta aplicacion. En primer lugar, la restriccion de una frecuencia de referencia igual

al ancho de banda del lazo, disminuyendo tanto el ruido de fase como el tiempo de

conmutacion. Por otro lado, el modulo divisor puede reducirse, lo que presenta una

notable disminucion en el ruido introducido por este bloque, el cual se encuentra dado

por:

V n = 20logN (2.19)

De esta manera, el contar con un modulo pequeno para el divisor, permite dismi-

nuir la contribucion de ruido generado por este bloque, obteniendose una mayor pureza

espectral de la senal de salida [29]. Estas caracterısticas, ademas de una mayor simplici-

dad en el diseno, hicieron que esta arquitectura fuese seleccionada para la realizacion del

sintetizador. A continuacion, se hace mencion de los componentes de un PLL con una

pequena descripcion de cada uno. En la seccion del diseno se describiran mas a detalle.

2.4.3. Detector de fase y frecuencia, PDF

El detector de este tipo puede realizarse con un circuito digital que produce una

senal de salida cuyo valor es proporcional a la diferencia de fase y frecuencia entre la

senal de referencia y la senal que proviene del divisor de frecuencia. Actualmente esta

arquitectura es muy utilizada en los PLL debido a que permite incrementar el rango de

captura y reducir el tiempo de amarre. En la Figura 2.13 se muestra funcionamiento

tıpico de un PDF digital [19]. Un circuito que detecte tanto la diferencia de fase como

de frecuencia entre dos senales al mismo tiempo, es muy util hablando en cuanto a la

reduccion de tiempo para el rango de adquisicion ası como de la velocidad en el amarre

del PLL. Ilustrado en la Figura 2.13, la operacion tıpica de un detector de fase/frecuencia

se describe a continuacion. Si la frecuencia de la senal en la entrada A es mayor que la de

la entrada B (wA > wB), el PDF produce pulsos en QA mientras que QB permanece en

cero (ver Figura 2.13 b). Si lo inverso ocurre, es decir (wA < wB), los pulsos ocurren en

QB mientras que QA permanece en cero (Figura 2.13 c). Por otro lado, si la frecuencia

de las senales en ambas entradas es la misma (wA = wB) pero existe una diferencia

de fase, el PDF genera pulsos tanto en QA como en QB con una duracion igual a la

diferencia de fase existente entre las dos entradas. Esto resulta equivalente a tener un

ajuste grueso (frecuencia) y un ajuste fino (fase) [12]. El Detector de fase frecuencia

puede ser implementado mediante diferentes tecnologıas tales como bipolares o CMOS.


Figura 2.13: a) Diagrama a bloques de PFD, b) wA > wB , c) wA < wB

2.4.4. Bomba de carga, CP

Este circuito se encarga de convertir la diferencia de fase y frecuencia entregada

por el PDF a una corriente para que posteriormente con ayuda del filtro sea un voltaje

analogico que controla la frecuencia de oscilacion del VCO. Como se muestra en la Figura

2.14, una bomba de carga consiste de dos fuentes de corriente, las cuales cargan y des-

cargan de manera lineal un capacitor. Las senales UP y DOWN controlan este proceso,

generando tres posibles estados de operacion. Cuando la senal UP=ON y DOWN=OFF

(primer estado), la fuente de corriente I1 carga al capacitor, incrementando a Vo. Por

otro lado, cuando UP=OFF y DOWN=ON (segundo estado), I1 es desconectada e I2

descarga al capacitor. Finalmente cuando UP=OFF y DOWN=OFF, el flujo de corriente

es cero y el voltaje en el capacitor permanece constante.

2.4.5. Oscilador controlado por voltaje, VCO

Los osciladores controlados por voltaje generan una senal de salida con una fre-

cuencia que depende del voltaje de control. Esta dependencia puede ser expresada como

[19]

wout = wo +KV COVc (2.20)

donde Vc es el voltaje de control aplicado, wo es la frecuencia de oscilacion libre, Vc y

KV CO son parametros de la ganancia del VCO que se expresa en rad/segV. Sin lugar a

duda, uno de los principales retos en el diseno de un sintetizador de frecuencia, es lograr

un oscilador controlado por voltaje que posea bajo ruido de fase o ruido jitter, estas son


Figura 2.14: Representacion de una bomba de carga

dos cantidades asociadas a un oscilador y corresponden a una no linealidad que impacta

drasticamente en el desempeno total de un sistema de comunicaciones y en consecuencia,

constituye la especificacion mas rigurosa que un sistema de estos debe satisfacer. Por

ejemplo, el ruido de fase de un oscilador se encuentra ligado al factor de calidad del

resonador utilizado para producir la oscilacion, denominado como Q; esta Figura de

merito determina la calidad de salida producida por el oscilador. Incrementando la Q, se

tienen oscilaciones que proveen de un desempeno mas util en cuanto a ruido de fase se

refiere. Los osciladores de anillo han sido propuestos como una opcion para desempenar

su papel en un sintetizador de frecuencia, siempre y cuando este sea capaz de reducir

el ruido de fase introducido por el VCO. Dado que el sintetizador de frecuencia debe

generar salidas en cuadratura, una estructura de anillo de 4 etapas fue la seleccionada

para llevar a cabo el VCO, esta es mostrada en la Figura 2.15.

Figura 2.15: Oscilador de anillo

Dicho VCO consta basicamente de OTAs conectados en cascada, cada etapa intro-

duce un desfasamiento de 45o para dar un total de 180o. La celda basica para donde


cada etapa es conocida como la Celda de Maneatis [19], [21]. Esta celda ha sido amplia-

mente utilizada en PLLs y circuitos recuperadores de reloj, debido a que permite tener

un buen rango de control, rechazo al ruido de la fuente de alimentacion y operar a altas

frecuencias. En posteriores capıtulos se profundiza un poco mas en cuanto a este tema.

2.4.6. Divisor de frecuencias

El diseno de este bloque es de gran importancia para el PLL, debido a que debe

funcionar a altas frecuencias, tener un bajo consumo de potencia y ruido de conmutacion

pequeno, en especial si es utilizado el PLL como un sintetizador de frecuencias para RF.

El funcionamiento de este circuito se describe como un convertidor que realiza la division

de la senal de alta frecuencia (fV CO) provista por el oscilador controlado por voltaje a

senales de baja frecuencia (fREF ). Debido a la alta frecuencia de operacion a su entrada,

es de esperar que el consumo de potencia de este bloque se incremente notablemente.

La logica MCML (Mode Current Mode Logic)es la utilizada para implementar este

dispositivo [22]. Basada en la tecnica de desvıo de corriente, este estilo logico permite

alcanzar buen desempeno en altas frecuencias y niveles de salida pequenos, sin embargo

el incremento de potencia estatica aumenta. Para este tipo de circuitos, basicamente lo

que se hace, es concatenar un arreglo de compuertas y flip flops, los cuales decrementen

la frecuencia en la salida de la senal de entrada, la cual es la salida del VCO.

Capıtulo 3

Modelado del sistema

En este capıtulo se describe el comportamiento del sistema a nivel modelo, donde

se podran proponer diferentes valores a los bloques principales que componen a un PLL.

Se mostrara un modelo lineal, un modelo digital y un modelo completamente digital.

Los modelos se han implementado en Simulink, VHDL y Verilog-a.

3.1. Datos para el modelado lineal

Para este caso, se parte del modelo matematico, el cual proporciona la informacion

que se pondra en cada uno de los bloques.

Determinacion del rango de sintonizacion del VCO

El rango de frecuencias que el PLL abarca en su salida, esta definido por el VCO, es

muy comun llevar a cabo el diseno de los mismo con un rango de frecuencias que alcancen

a cubrir una necesidad en algun campo de estudio o industrial. Pueden ser aplicaciones

medicas, telefonıa celular, transmision o recepcion de informacion. Por tanto, en este

apartado se considerara que el VCO cubrira un rango de frecuencias entre 300MHz a

100MHz para el caso del modelo lineal. Esta frecuencia se ha elegido ya que se espera

disenar un oscilador con estas caracterısticas.

Determinacion del divisor de lazo

El factor de division de lazo debe ser determinado como la razon entre la frecuencia

de oscilacion del VCO y la frecuencia de referencia, aunque es posible proponer un valor

22

Chapter 3. Modelado del sistema 23

del factor de division y obtener la frecuencia de referencia. Por tanto, es recomendable

determinar en primer instancia uno de los factores, en especial el valor de frecuencia de

oscilacion del VCO, de esta manera solo quedarıan dos variables, las cuales pueden ser

propuestas y una es completamente dependiente de la otra. Tomando en cuenta que se

tiene la frecuencia de oscilacion del VCO propuesta, y seleccionando el factor de division

igual a 10, se procede al calculo de la frecuencia de referencia.

fout(div) = fref =foutN

=300Mhz

10= 30Mhz (3.1)

Se puede observar que mientras mas grande sea el valor de division, menor sera la

frecuencia de referencia.

Factor de amortiguamiento

Como en todo sistema de segundo orden, el factor de amortiguamiento, determina

el comportamiento de la respuesta del sistema. Este parametro rige la estabilidad y

determina el tiempo de establecimiento en el PLL. Un valor determinado, el cual da un

compromiso entre velocidad y estabilidad es:

ζ =1√2≈ .707 (3.2)

Frecuencia natural Wn

El error de fase que se presenta en el PLL, se puede observar con cualquier estımulo.

Este provoca una amortiguacion en la oscilacion con frecuencia igual a la frecuencia

natural. Esta frecuencia Wn tiene un gran efecto en el ancho de banda de lazo en −3dB.

Por tanto, para asegurar que el lazo se mantendra amarrado a w − 3dB, este debe ser

menor o igual a un decimo de la frecuencia de referencia mınima de entrada. Por los

datos propuestos, la frecuencia mas baja es de 100Mhz

flow =100MHz

10= 10Mhz (3.3)

Por tanto, se puede tener ancho de banda de 1Mhz para mantener un tiempo con-

tinuo en estado de captura. Entonces la frecuencia w3dB se obtiene por:

w3dB = (.75)(2π)(1Mhz) = 4.7124Mrad/s (3.4)


Con este dato, es posible obtener la frecuencia natural, la cual se obtiene con la

siguiente ecuacion:

wn =w3dB

2.06= 2.2876Mrad/s (3.5)

Ganancia del oscilador

Esta se determina al caracterizar la frecuencia con respecto al voltaje de control. La

desviacion o diferencia de la frecuencia de salida, puede ser encontrada con la siguiente

ecuacion.

∆ω0 ≡ ω0 − ωi (3.6)

Si el PLL se encuentra enganchado, ∆ω0 ≈ 0, ya que se tiene el divisor de frecuencias y

hara que la frecuencia de salida sea aproximadamente igual a la de entrada. La pendiente

que se presenta en el comportamiento del VCO, es la ganancia del VCO llamada KV CO,

esta se obtiene con la ecuacion 3.7.

KV CO ≡ dω0/dvc = d∆ω0/dvc (3.7)

Por tanto, la desviacion de frecuencia puede ser modelada por la siguiente ecuacion.

∆ω0 = KV CO(vc − Vco) (3.8)

Donde vc es el voltaje de control o el voltaje que permite el estado de oscilacion maximo

y Vco es el voltaje de control en estado de amarre o el voltaje de oscilacion libre [16]. A

estos tambien se le puede llamar el voltaje de control maximo y mınimo respectivamente.

Si se quiere conocer la ganancia del VCO, solo es necesario despejar KV CO y multiplicar

el valor por 2π. Existen dos tipos de osciladores controlados hablando de su respuesta en

voltaje contra frecuencia, estos son los de pendiente positiva y los de pendiente negativa.

Los de pendiente positiva tienen una menor oscilacion cuando tienen un voltaje mınimo

aplicado en el control y los de pendiente negativa lo contrario.

Sabiendo esto, se propondra un oscilador de pendiente negativa con un voltaje de control

de 1.96V y .68V y rango de oscilacion de 300MHz y 100MHz; conociendo estos datos,

se puede obtener la ganancia del oscilador.

KV CO =2π(∆ω0)

(vc − Vco)=

2π(300MHz − 100MHz)

(1.96V − .68V )= 4.4880Grad/sV (3.9)


Corriente de la bomba de carga y filtro de lazo

Al igual que los demas bloques, estos dos tienen una dependencia por parte de

la carga y descarga de los capacitores del filtro de lazo. Estos tienen una dependencia

tanto de la bomba de carga como de la ganancia del oscilador. Por tanto, se propone una

corriente no muy grande, pero lo suficiente para que el capacitor se cargue y descargue

apropiadamente. Para este caso se usaran 50µA

Con este valor de ganancia en la bomba de carga se puede encontrar el primer valor

del componente del filtro dado por la siguiente ecuacion [17]

C1 =IcpKvco

2π(N)(ωn)2= 682.49pF (3.10)

El resistor del filtro paso bajas es utilizado para proporcionar un factor de amortigua-

miento en el PLL. Este valor es calculado por la siguiente ecuacion

R =2ζ

C1ωn= 905.6937Ω (3.11)

El segundo capacitor C2 del filtro es puesto a menos de un decimo del capacitor principal

C1, con este valor pequeno se pretende corregir los rizos (ripple capacitor) que se generan

por las conmutaciones en el PDF, reflejandose en el voltaje de control, ası mismo el valor

del capacitor se toma como insignificante para no agregar el polo correspondiente a la

funcion de transferencia del PLL, manteniendola de segundo orden.

C2 = 68.249pF (3.12)

Ahora, se muestran todos los resultados obtenidos de los calculos en la Tabla 3.1. Con

esto todos los parametros, el lazo ha sido determinado y es posible llevar a cabo un

diseno del mismo.

3.2. Modelo lineal en simulink

El comportamiento del PLL es altamente no lineal, pero es posible describirlo como

un modelo linealizado si el lazo esta operando en el estado de amarre. Los efectos de

diseno del lazo son analizados mediante un modelo matematico generado en Matlab,

bajo la plataforma de simulink. Cabe mencionar que el modelo matematico no es valido

para otras regiones. En la Figura 3.1 se muestra un macromodelo del sistema en Simulink

de Matlab con los datos antes mencionados. Se pueden observar todos los bloques que

componen el sistema para hacer el analisis lineal.


Cuadro 3.1: Resultados del PLL

Ancho de banda del lazo ω3dB 4.7124Mrad/s

Factor de amortiguamiento .707Frecuencia Natural ωn 2.2876Mrad/s

Rango de sintonizacion del Oscilador 1.96V − .68V o

Ganancia del oscilador KV CO 4.4880Grad/sV

Razon de division del lazo N 10

Corriente de la Bomba de carga 50µA

Capacitor del filtro de lazo C1 682.49pF

Resistencia del filtro de lazo R 905.69Ω

Segundo capacitor del filtro de lazo C2 68.24pF

Figura 3.1: Macromodelo del sintetizador de frecuencias

Con el modelo presentado, se puede obtener un voltaje de control del sistema, esta

respuesta se puede observar en la Figura 3.2. El voltaje de control del VCO presenta

un valor maximo, independiente de la aplicacion del escalon de entrada y despues de un

tiempo se establece.

Se puede observar en la Figura que el tiempo de establecimiento es mayor a 4µS, y

que despues de este, se mantiene estable el sistema.

3.3. Modelo digital en simulink

Una vez hecho el modelo lineal, se ha llevado a cabo el diseno del modelo digital

bajo la misma plataforma. En la Figura 3.3 se puede observar el modelo completo del

sistema. En el presente modelo, se pueden ver las partes del PLL digital, las cuales son:


Figura 3.2: Tiempo de establecimiento del voltaje de control del VCO

Figura 3.3: Modelo del sintetizador de frecuencias digital entero en simulink

el comparador de fase y frecuencia, filtro de lazo, oscilador controlado y el divisor de

frecuencia. A continuacion se describe cada una de ellas.

3.3.1. Detector de fase y frecuencia

Para este tipo de circuitos existen diferentes topologıas implementadas, las cuales

tienen sus beneficios. Para el caso del modelo lineal, se tiene un comportamiento en base


a la siguiente ecuacion.

vd = Kdθe + Vdo (3.13)

Donde Kd es la ganancia del comparador o constante de proporcionalidad, esta sera di-

ferente segun el tipo de detector de fase, θe es el error de fase entre la salida del VCO y

de la senal de entrada y Vdo es el voltaje de offset en corrimiento libre. A Vd a menudo

se denomina tension de error.

El detector de fase influye considerablemente en las caracterısticas de funcionamiento del

PLL completo. Debido a ello se estudian diferentes tipos, que se emplearan en funcion

de las necesidades de cada caso. Para el caso de los PLL’s analogicos, se ha usado el

comparador con multiplicadores analogicos. Existe una gran variedad de multiplicado-

res que pueden ser usados. La salida de un multiplicador esta definida por la siguiente

ecuacion

vd = Kmvivo (3.14)

donde Km es la constante del multiplicador, vi y vo son los voltajes de entrada y de

realimentacion, los cuales estan asociados a una funcion trigonometrica por el compor-

tamiento de la senal. Debido a que hay un producto de voltajes y la salida sera un

voltaje, las unidades de la constante son 1V . En la Figura 3.4 se puede observar el mo-

delo de un multiplicador, para este tipo de aplicaciones es mejor tener uno de cuatro

cuadrantes, ya que hay un mayor rango de trabajo.

x Km

Vi

Vo

Vd

Figura 3.4: Modelo de un multiplicador de cuatro cuadrantes

El mas comun de los multiplicadores es implementado con la celda de Gilbert [23].

Una Figura de merito para esto es la siguiente

M = Kd/Vdo (3.15)

Otra opcion para este tipo de comparadores de fase de este tipo, es el triangular, el

cual tiene un comparador en la salida [16].

Una opcion mas, es la compuerta XOR, gracias a su comportamiento es posible hacer

una comparacion entre las dos senales y saber en que lugar se encuentran. Segun la tabla

de verdad de esta compuerta, cuando las dos senales son iguales, se tendra una salida en

un nivel logico alto y cuando sean diferentes, la senal de salida sera un nivel bajo. Este


detector de fase puede tener un alcance de −π/2 a π/2. La ganancia para este caso es

Kd = (VH − VL)/.5π (3.16)

A pesar de ser una buena opcion y muy sencilla de implementar, el rango de trabajo

es corto y se presta a que haya diferencias que no sea capaz de dar una buena respuesta.

Por tanto se tienen otras opciones digitales que dan muy buenos resultados, como son

los detectores de fase de dos estados, de tres estados, de rango extendido de n estados

[16]. Para el caso de los PLL’s es muy comun usar el detector de fase de tres estados,

ya que tiene un rango de trabajo de −2π a 2π. La ganancia esta determinada por la

siguiente ecuacion

Kd = (VH − VL)/2π (3.17)

Las senales de entrada del detector de fase, es decir, la senal de referencia y la

realimentacion, se dirigen cada una de ellas a las entradas de reloj de cada uno de los

biestables. Las entradas D estan fijadas a nivel alto, y las salidas q1 y q2 son realimen-

tadas a traves de la puerta AND para dirigirse al clear de ambos biestables. El modelo

hecho en simulink, se puede observar en la Figura 3.5.

Figura 3.5: Circuito digital de un detector de fase y frecuencia en simulink

En el modelo se puede apreciar que se usa una compuerta nand, ya que los flip flop

D tienen el reset o clear negado. El comportamiento de este sistema se muestra en el

diagrama de estados en la Figura 3.6.


Figura 3.6: Diagrama de estados de un comparador de fase y frecuencia de tres estados

Donde θo es la entrada Fb en el modelo de simulink, esta entrada es la senal de

salida o de realimentacion del PLL, en el diagrama de estados se ha puesto θo ya que

representa la fase de la salida. La senal θr es la entrada de referencia y en el modelo de

simulink se ha nombrado como Ref. El diagrama de estados muestra que pasa con las

salidas de los flip flop’s D cuando hay un cambio en la fase de alguna de las entradas.

Esta depende del estado en el que se encuentre y en base a esto, se tendra la salida

correspondiente. En la Figura 3.7 se puede observar que el valor medio maximo de la

salida se alcanza cuando el error de fase tiene un valor de +−2π radianes, y el valor

mınimo cuando este es cero.

Figura 3.7: Curva caracterıstica de un detector de fase de tres estados

3.3.2. Bomba de carga

La bomba de carga es en este caso un simple restador, este lo que hace es obtener

la diferencia entre las dos salidas de PFD. Esta diferencia es pasada al filtro de lazo,


para modificar el voltaje de control. El diagrama comportamental se ha mostrado con

anterioridad.

3.3.3. Filtro de lazo

El filtro usado en este sistema es muy importante ya que influye de manera consi-

derable la estabilidad del PLL. Para este caso, en el modelo de simulink, se ha decidido

hacer un filtro de primer orden (mas sencillo que en el modelo lineal), este filtro puede

ser pasivo o activo y de diferente orden, segun el caso. En la mayorıa de los casos se em-

plea un filtro de primer orden, siendo ası el lazo cerrado del PLL de segundo orden. Los

filtros de orden mayor se emplean en casos en los que se desea una supresion adicional de

componentes alternas. Anteriormente se menciono que el PLL es un sistema que tiende

a ser inestable, es decir, presenta sus polos en el eje imaginario haciendo que cualquier

senal a la entrada del sistema resulte en un estado de oscilacion a una frecuencia wn. Es

aquı donde la bomba de carga y el filtro de lazo son manipulados para contribuir a la

estabilizacion del sistema. El filtro del lazo es un filtro paso bajas que se encarga de eli-

minar todas las componentes distintas de la tension continua, ya que esta es la adecuada

para controlar el oscilador controlado por tension. Este se puede observar en la Figura

3.8. El criterio de eleccion de la frecuencia de corte del filtro que determina el ancho de

Figura 3.8: Funcion de transferencia de un filtro paso bajas de primer orden

banda depende de la aplicacion que se vaya a implementar, aunque generalmente resulta

conveniente escoger una frecuencia natural entre un 1 % y un 10 % de la frecuencia de

referencia del sistema.

3.3.4. Oscilador controlado por voltaje

En este apartado no se hablara extensamente del bloque, ya que eso se hara mas

adelante. Para este caso se considero llevar a cabo el modelado de un oscilador sencillo


como lo es el de relajacion, obedeciendo a la siguiente ecuacion

fosc =1

2 ln(3)R1C(3.18)

Vi =1

R1C

∫(Vc − Vi)dt (3.19)

fvo = KvcoVc (3.20)

El modelo hecho en simulink se puede observar en la Figura 3.9. Se puede observar un

Figura 3.9: Modelo de un VCO de relajacion

sumador sin bloques conectados, esto es porque es posible conectar un bloque de ruido

blanco para representar el ruido de fase. Para este caso se simulo sin ruido de fase.

El VCO usado en el sistema fue el que proporciona simulink, y este es el VCO de tiempo

continuo. Para este caso, se considero con una ganancia negativa, eso quiere decir, que

la pendiente del oscilador sera negativa. En la salida del oscilador se ha puesto un

comparador, ya que la salida es senoidal y con el comparador se tendra una salida

cuadrada.

3.3.5. Divisor de frecuencia

El divisor de frecuencia implementado es de tres bits de control, por tanto, se tienen

8 combinaciones posibles. El divisor de frecuencias esta formado por tres divisores /(2/3)

de doble modulo conectados de tal manera que el divisor total sea capaz de dividir entre

valores de 8 a 15. Ademas de poder lograr un rango amplio de frecuencias de salida debido

a los valores que puede tomar N, tambien resulta interesante ya que es un divisor de

tipo asıncrono. Este tipo de divisor es deseable ya que con el se logra un menor consumo

de potencia al minimizar la cantidad de circuiterıa operando a altas frecuencias [25]. El

sistema en simulink se puede observar en la Figura 3.10.


Figura 3.10: Divisor de frecuencias

Dentro de este bloque se encuentran las tres partes del divisor, estas se puede obser-

var en la Figura 3.11. Los modelos de cada una de las etapas se muestran a continuacion.

Figura 3.11: Bloques del divisor de frecuencias

Figura 3.12: Etapa 0 del divisor de frecuencias




3.3.6. Respuesta del sistema

Para este caso, se ha simulado un sistema un poco mas ambicioso, ya que se ha

considerado un oscilador de alta frecuencia en comparacion del esperado, su frecuencia

de operacion es de 1GHz y es de ganancia negativa, por tanto, su pendiente de respuesta

con respecto al voltaje de control, sera negativa. Con los datos mencionados, se hace el

calculo de la frecuencia de referencia y la ganancia del Vco.

Fvco/Nmax = 1GHz/15 = 66.66MHz (3.21)

Fvco/Nmin = 1GHz/8 = 125MHz (3.22)

(66.66MHz)(8) = 533.28MHz (3.23)

Kvco =533.28MHz − 1GHz

1V − 0V= −466.72MHz/V (3.24)


Anteriormente se han descrito cada uno de los bloques con detalle y a continuacion se

muestra el tiempo de establecimiento de la senal, que a pesar de ser un modelo ideal

y contar con varios bloques ideales, este tiene un tiempo de establecimiento de 60µS

aproximadamente. Este tiempo se ha tenido, tanto para cuando se tiene una palabra de

control o de divisor de frecuencia de 0 o de 8 (que en realidad es de 8 a 15 por la naturaleza

del sistema). En la Figura 3.15 se puede observar el comportamiento del voltaje de control

con la palabra en 15. En la Figura 3.16 se puede observar el comportamiento de la senal

Figura 3.15: Voltaje de control con palabra en 15

de control, se alcanza a notar que esta es mas estable que cuando se tiene una palabra

completa. Tambien se puede ver que se confirma el comportamiento del oscilador, ya

que este es de pendiente negativa.

3.4. Modelo completamente digital con VHDL

Una de las herramientas mas usadas en el diseno de circuitos digitales, son los

lenguajes de descripcion de hardware, como son VHDL y Verilog. La aparicion de herra-

mientas para automatizacion del diseno electronico, mejor conocidas como EDA tools.

Gracias a esto, se han desarrollado herramientas mas complejas que integran en el mis-

mo marco de trabajo, tanto herramientas de descripcion, sıntesis y realizacion. Apare-

cio tambien la necesidad de disponer de una descripcion del circuito que permitiera el

intercambio de informacion entre las diferentes herramientas que componen la herra-

mienta de trabajo. Mediante la metodologıa de diseno top-down, es posible el desarrollo


Figura 3.16: Voltaje de control con palabra en 0

de EDA tools, ası como tambien la rapida evaluacion de sistemas que incluyen compo-

nentes analogicos y digitales, tales como tecnologıas System on Chip (SoC), mediante el

modelado comportamental de los bloques que la constituyen.

1. Incrementa el rendimiento de la produccion en ciclos de desarrollo mas corto, con

caracterısticas adicionales del producto y menor tiempo para colocar en el mercado.

2. Reduce el costo de Non-Recurring-Engineering (NRE).

3. Permite la reutilizacion del diseno.

4. Incrementa la flexibilidad en cambios del diseno.

5. Exploracion mas rapida de arquitecturas alternativas.

6. Exploracion mas rapida de librerıas de tecnologıas alternativas.

7. Permite el uso de sıntesis para una rapida estimacion de area y tiempos.

8. Mejor y mas facil supervision y verificacion del diseno.

Por tanto, este tipo de lenguajes ayudan en gran manera a modelar sistemas como este.

3.4.1. Arquitectura del sistema

En esta seccion se llevara a cabo la descripcion y diseno de un PLL completamente

digital; se dice completamente digital debido a que la descripcion anterior desarrollada en


simulink, es clasificada como semi-analogico, ya que tiene bloques analogicos. En un PLL

completamente digital, como su nombre lo dice, todas sus partes son digitales. El corazon

de un PLL, es el oscilador controlado, que para este caso, se tiene un oscilador controlado

digital-mente. Esto quiere decir que con una palabra digital, es posible controlar la

frecuencia de oscilacion del oscilador. Esto se puede apreciar en la Figura 3.17. Tambien

(VARIABLE DE BASE)

FREF

(referencia de fase)

FCW

Palabra determinante de frecuencia

NTWOTW

DCO

fR

K DCO

DCO Normalizado

fvControl lógico de fase y frecuencia

Figura 3.17: ADPLL con DCO

se puede observar que a diferencia del anterior, se tiene una frecuencia de referencia y

una palabra de control. El sistema en el dominio de la fase, se puede observar en la Figura

3.18. En esta arquitectura el detector de fase/frecuencia, bombas de carga y filtro de lazo

Palabra de controlde frecuencia

(FCW) E

Acumulador de fase de referencia

RR[k]

+-

-

Detector de fase

N E

[K]

(PHE)

¡

d[k]

(NTW)

fR

K DCO

Normalización de ganancia DCO

d[k]

(OTW)

DCO

K DCO

CKV

E

Acumulador de fase variable

1Rv[i]

MuestraRv[k]

-g[k]

Normalizacion delperiodo DCO

Retemporizacion FREF (CKR)

TDC

Latc

h

FREF

Figura 3.18: Sintetizador ADPLL sıncrono en el dominio de la fase

RC de un PLL analogico convencional son remplazados por un convertidor de tiempo-

digital (TDC) y un filtro de lazo digital. El DCO que usaron esta basado en un circuito

tanque con un inductor de valor fijo y realizando el entonado de la frecuencia mediante la

conmutacion de un banco de capacitores conformado de varactores MOS, consiguiendo

de esta manera un paso de frecuencia de 12kHz con el varactor mas pequeno. El banco

de capacitores esta dividido en cuatro secciones con diferentes pesos para obtener un

paso de frecuencia diferente en cada una de ellas (ver Figura 3.19), de tal manera que el

lazo de control digital usa cada una de las secciones durante el proceso de seguimiento

y amarre de la fase [27]. La arquitectura del ADPLL mencionada anteriormente, es


Figura 3.19: Circuito tanque LC con banco de capacitores discretos para diferentesmodos de control

posible que su funcionamiento sea adecuado con el uso de un oscilador controlado por

voltaje y un convertidor de digital a analogico (DAC). Lo que se hace es poner en

la entrada del VCO el DAC, para que este con un palabra digital, se proporcione un

voltaje de referencia y ası tener un control del VCO. El filtro del lazo es sustituido con

una ganancia proporcional obteniendo un PLL de primer orden, el cual esta definido por

un solo polo de integracion, debido a la conversion de frecuencia a fase del DCO.

Para este sistema se tienen tres senales que son de suma importancia, una es la senal

de entrada que es la frecuencia de referencia (FREF), la senal de salida del oscilador

(CKV) y una senal de sincronıa (CKR), la cual es generada por la senal del oscilador y

la senal de referencia; esto se puede observar en la Figura 3.20. El proposito de CKR es

la sincronizacion del sistema de tal manera que las operaciones aritmeticas se realicen

en el mismo dominio de reloj, ademas de permitir que el valor medido del TDC se haya

establecido antes de realizar la operacion en el detector de fase. La salida del bloque

Figura 3.20: FFD para mantener la sincronıa entre las senales

obedece la siguiente ecuacion

θR[k] = kN + θ0 + ε[k] (3.25)


Notacion Nombre Frecuencia

CKV Senal de salida del DCO fvFREF Frecuencia de referencia fRCKR Senal de referencia de frecuencia reajustado fre

Cuadro 3.2: Nombre de las senales del ADPLL

Donde kN = θv[k] y esto es igual a la senal de entrada por parte del oscilador controlado.

El error de cuantizacion esta dado por ε[k], como se puede ver en la Figura 3.20. En la

Figura 3.21 se muestra la evolucion de cada una de las senales mencionadas en el parrafo

anterior para el caso en que FCW= 2 + (1/4) (donde FCW es Frequency Command

Word), la palabra de entrada FCW se define como la razon de la frecuencia de salida

deseada a la frecuencia de referencia

FCW = N =Fsal

Fref(3.26)

en la Figura se observa que al hacer la resta de la fase variable muestreada RV [k]con la

fase de referencia RR[k] no se obtiene un valor cero, y en lugar de ello se obtiene una

senal de error fraccional ε[k] por consecuencia del remuestreo de FREF, ya que CKR

espera hasta el siguiente flanco de CKV despues del flanco de FREF. Entonces, para

obtener cero o un valor constante en la salida del detector de fase en estado estable, es

necesario medir la parte fraccional correspondiente a la correccion de error fraccional.

Para el caso de la cuantizacion, se usa un convertidor de tiempo a digital (TDC), este

Figura 3.21: Cambio de senales para una palabra de 2 + 14

cuantizara el error fraccional y dara una palabra digital. Por tanto, las senales que se

usaran en todo el sistema son las citadas en 3.2. El error de fase φE [k] es la diferencia

entre la fase de referencia θR[k] y la fase variable θv[k]

φE [k] = θR[k]− θv[k] (3.27)


Como FCW esta compuesto de una parte entera y una fraccional, por lo tanto RR[k]

estara tambien compuesto por una parte entera RR,i[k] y la parte fraccional RR,f[k],

de tal manera que, la ecuacion (4.3) se puede reescribir en dos partes independientes

correspondientes a la resta de partes enteras y fraccionales.

φE [k] = (RR,i[k]−Rv[k]) + (RR,f [k] + ε[k]) (3.28)

De esta manera, la correccion de error fraccional rastreara la parte fraccional de la

fase de referencia, mientras que el acumulador de fase variable RV [k] rastreara a la

fase de referencia entera, tal como se puede observar en la Figura 3.21. Idealmente la

resta de la parte entera resultara a -1, mientras que la parte fraccional sumara a 1.

La implementacion en hardware de la ecuacion 3.28 se muestra en la Figura 4.10. El

Figura 3.22: Diagrama general del detector de fase

detector de fase genera una senal de salida digital correspondiente al error de fase que

posteriormente es condicionada para controlar la frecuencia de oscilacion del DCO. En

la Tabla 3.3 se pueden observar el nombre de las senales que intervienen en el detector

de fase.

3.4.2. Estructuras

La arquitectura digital se implementa con una longitud de palabra de wi = 8 bits

para la parte entera y wf = 10 bits para la fraccional. Los codigos en VHDL se pondran

despues de cada estructura.


Notacion Notacion Anchomatematica de implementacion Nombre del Bus

N FCW Palabra de Comando de Frecuencia WI +WF

θR[k] – Fase de referencia –

RR[k] PHR Fase de referencia (estimada) WI +WF

θv[i] – Fase variable –

Rv[i] PHV Fase variable (estimada) WI

ε[k] PHFF correccion del error fraccional WF

Cuadro 3.3: Senales en el detector de fase

Acumulador de Fase de referencia

El acumulador de fase de referencia tiene como senal de entrada el dato FCW, el

cual esta compuesto por las palabras digitales Ni de wi bits, que representa la parte

entera y Nf de wf bits, que representa la parte fraccional de la razon entre la frecuencia

deseada y la frecuencia de referencia. La estructura de este bloque se muestra en la

Figura 3.23.

+

+

FCWFCW

Ni

NfCKR

CKR

++

++

+

Wf

Wi RR,i[k]

RR,f[k]

Figura 3.23: Acumulador de fase de referencia

Codigo del acumulador de fase de referencia

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;

use ieee.std_logic_unsigned.all;

entity acum_ref is

generic(

wi:integer:=8;

wf:integer:=10);

port (


Ni,Nf:in integer;

ckr:in std_logic;

Rrik:out std_logic_vector(wi-1 downto 0):=(others=>’0’);

Rrfk:out std_logic_vector(wf-1 downto 0):=(others=>’0’));

end entity;

architecture behav of acum_ref is

begin

p1:process(ckr)

variable prfi:std_logic_vector(wf downto 0):=(others=>’0’);

variable pri_aux,wi_ref2:std_logic_vector(wi-1 downto 0)

:=(others=>’0’);

begin

if rising_edge(ckr) then

if Nf=0 then

prfi:=(others=>’0’);

else

prfi:=Nf+prfi;

end if;

pri_aux:=Ni+pri_aux+prfi(wf);

Rrik<=pri_aux;

Rrfk<=prfi(wf-1 downto 0);

end if;

end process;

end behav;

Acumulador de Fase variable

Este bloque cuenta el numero de flancos de subida de la senal del oscilador CKV en

un periodo de CKR, obteniendo de esta manera la senal de fase variable Rv[k] y cuyo

esquema general se muestra en la Figura 3.24.

Codigo del acumulador de fase variable

LIBRARY ieee;



entity acum_var is


Figura 3.24: Acumulador de fase variable

generic(wi:integer:=8);

port

(ckv,ckr: in std_logic;

Rvk: out std_logic_vector (wi-1 downto 0):=(others=>’0’));

end entity;

architecture behav of acum_var is

signal pvi:std_logic_vector(wi-1 downto 0):=(others=>’0’);

begin

p1:process (ckv)

variable pvi_p: std_logic_vector(wi-1 downto 0):=(others=>’0’);

begin

if rising_edge(ckv) then

pvi_p:=1+pvi_p;

pvi<=pvi_p;

end if;

end process;

p2:process (ckr)

begin

if rising_edge(ckr) then

Rvk<=pvi;

end if;

end process;

end;

Correccion del error fraccional

Como se ha mencionado con anterioridad, para llevar a cabo la correccion del error

fraccional, se usa un convertidor de tiempo a digital (TDC), en la Figura 3.25 se puede

observar el diagrama a bloques del sistema. Existe una gran variedad de estructuras o

topologıas de TDC’s, aunque para este caso se implemento con uno simple. El TDC


TDCCKV

FREF

t

t

r

f

NORMW F

g

Multiplicador normalizador de periodo

Convertidor de tiempo digital

Figura 3.25: Convertidor de tiempo a digital en bloque

esta basado en una cadena de inversores tal como se muestra en la Figura 3.26, de

tal manera que la resolucion del TDC esta determinada por el retardo de un inversor

∆tinv. Distintas arquitecturas han sido propuestas para aumentar la resolucion a costa

Figura 3.26: Convertidor de tiempo a digital

de complejidad, tal como en [28], los cuales consiguen resoluciones menores al retardo

de un inversor. En el esquema simple, la senal del oscilador es introducido a una cadena

de inversores, de manera que la salida de cada inversor esta ligeramente retardada con

respecto al inversor anterior, el retardo total de la cadena de inversores debera cubrir

un periodo del reloj del oscilador. Las senales de los inversores son entonces llevadas a

registros que son muestreados por el reloj de referencia, obteniendo la senal TDCQ que

estara compuesta por vectores de unos y ceros, y cuya longitud representa las diferencias

de tiempos entre el flanco de subida de FREF con el flanco de subida y bajada de CKV

representados por ∆tr y ∆tf respectivamente, los cuales son determinados mediante

la deteccion de cambios de 1 a 0 y de 0 a 1 en el vector TDCQ. Dependiendo de la

ubicacion de estos cambios dentro del vector es el valor de ∆tr y ∆tf cuantizados por

el numero de inversores. En la Figura 3.26 se muestra un ejemplo con una cadena de 10

inversores y un periodo de CKV (TV) igual al retardo de 8 inversores, obteniendo de

esta manera ∆tr = 6tinv y ∆tf = 2tinv. Mediante la manipulacion de la informacion

proporcionada por ∆tr y ∆tf se obtiene el valor del periodo y consecuentemente la


senal de error fraccional ε[k] tal como se muestra en la Figura 3.27, en la cual se han

representado ambos casos de error de fase que se presentan en un PLL convencional.

Como se puede observar en la Figura 3.27, la senal de correccion de error fraccional ε[k]

Figura 3.27: Estimacion del error

es calculad usando la ecuacion (4.6). Esta senal corresponde a la diferencia de tiempo

entre los flancos de subida de FREF y el siguiente de CKV, siendo ε[k] positivo y ε(0, 1).

ε[k] = 1− ∆tr[k]

Tv(3.29)

La fase fraccional sera representada con una palabra digital de wf bits. Por lo tanto,

para poder combinar apropiadamente ε[k] con la parte fraccional de la fase de referencia

RR,f [k], la correccion fraccional ε[k] es representada como una palabra digital de punto

fijo dada por:

ε[k] = 1−[

∆tr[k]

Tv

]2wf (3.30)

En la Figura 3.28 se puede observar la estructura de la correccion del error fraccional

completa.

Figura 3.28: Correccion de error fraccional


Codigo del corrector de error fraccional

LIBRARY ieee;


use ieee.std_logic_arith.all;


entity error_frac is

generic (

DTDC: integer:=57;

delay_inv: time:= 20 ns;

wf: integer:=10

);

port(

ckv,fref,ckr:in std_logic;

ek:out std_logic_vector(wf-1 downto 0):=(others=>’0’));

end error_frac;

architecture behav of error_frac is

signal tdc_q,D:std_logic_vector(DTDC downto 0);

component inv

generic (delay_inv:time:= 20 ns);

port (x: in std_logic; y: out std_logic);

end component;

component ff_D

port(fref:in std_logic; A:in std_logic;

Q:out std_logic);

end component;

component ff_Dn

port(fref:in std_logic; A:in std_logic;

Qn:out std_logic);

end component;

------------------------------------------------

begin

n1:inv generic map ( delay_inv ) port map (ckv,D(0));

n2:for k in 1 to DTDC generate


P:inv generic map ( delay_inv ) port map (D(k-1), D(k));

end generate;

-------------------------------------------------

ff1e:ff_Dn port map (fref, D(0), tdc_q(0));

ff1:ff_Dn port map (fref, D(2), tdc_q(2));
























---------------------------------------------------





ff244:ff_D port map (fref, D(1), tdc_q(1));

----------------------------------------------------






























-----------------------------------------------------

p1:process (ckr)

variable D2:std_logic_vector(DTDC downto 0);

variable tr:integer;

variable tf:integer;

variable period:integer;

variable complement:integer;

variable inv_period:integer;

variable producto:integer;

begin

if (rising_edge (ckr))then

D2:=tdc_q;

-- deteccion de transicion de 1 a 0

for k in 1 to DTDC loop

if D2(k-1)=’1’ and D2(k)=’0’ then


tr:=k;

exit;

end if;

end loop;

-- deteccion de transicion de 0 a 1

for k in 1 to DTDC loop

if D2(k-1)=’0’ and D2(k)=’1’ then

tf:=k;

exit;

end if;

end loop;

-- calcula el periodo instantaneo del oscilador

if tr>tf then

period:=2*(tr-tf);

elsif tr=tf then

period:=1;

else

period:=2*(tf-tr);

end if;

--calculo del error fraccional normalizado a wf

inv_period:=(2**wf)/period;

producto:=tr*inv_period;

complement:=(2**wf)-producto;

ek<=conv_std_logic_vector(complement,wf);

end if;

end process;

end;

Detector de fase

La estructura del detector de fase tiene la senal de salida como un numero en

complemento a 2, por lo que es necesario adicionar una etapa de suma para obtener una

salida en codigo binario y ası acoplarla a la siguiente etapa. El esquema resultante es el

que se muestra en la Figura 3.29, con una senal de salida de wi bits para la parte entera

y de wf bits para la parte fraccional.


Figura 3.29: Detector de fase

Codigo del detector de fase

LIBRARY ieee;

use ieee.std_logic_1164.all;



entity detector_fase is

generic(

wi:integer:=8;

wf:integer:=10);

port(

Rvk,Rrik:in std_logic_vector(wi-1 downto 0):=(others=>’0’);

Rrfk,ek:in std_logic_vector(wf-1 downto 0);

wint:out std_logic_vector(wi-1 downto 0):=(others=>’0’);

wfrac:out std_logic_vector(wf-1 downto 0):=(others=>’0’)

);

end entity detector_fase;

architecture behav of detector_fase is

begin

p1:process (Rvk,Rrik,Rrfk,ek)

variable p_wfrac:std_logic_vector (wf downto 0);

variable error_int1,error_int2:std_logic_vector (wi-1 downto 0);

variable wint2:std_logic_vector(wi-1 downto 0):=(others=>’0’);

begin

p_wfrac:=(’0’ & Rrfk)+(’0’ & ek);

error_int1:=Rrik-Rvk;

error_int2:=error_int1+p_wfrac(wf);

wint<=2**(wi)+error_int2;

wfrac<=p_wfrac(wf-1 downto 0);


end process;

end;

DCO

El oscilador controlado, es uno de los bloque mas importantes al llevar a cabo el

diseno de este sistema. Para tener un buen acoplamiento entre el detector de fase y el

DCO se llevo a cabo el sistema mostrado en la Figura 4.13. Para el control de la parte

entera se usa un DAC de wi bits cuya estructura puede ser de tipo current-steering

por su eficiencia en area y velocidad. Para la parte fraccional, debido a que esta senal

requiere de una mayor resolucion, no es viable manejarla con un DAC de wf bits por

cuestiones de area y aumento de componentes analogicos y siguiendo la tendencia de

soluciones digitales para realizar funciones de componentes analogicos, se usa un DAC

de un bit de resolucion manejado por un modulador Sigma-Delta (Σ∆). El proposito del

modulador-Σ∆ es la conversion de una senal digital de alta resolucion a baja frecuencia

a una senal de baja resolucion a alta frecuencia. A pesar de la perdida en la resolucion,

la resolucion promedio a una muestra particular de la senal se mantiene sin cambio.

Figura 3.30: Oscilador controlado digitalmente

Codigo del DCO

library ieee;

use ieee.std_logic_1164.all;

entity pco is

generic (

period_0: time:=80000 ps

);

port (

dev_per: in time:=0 ps ;

ckv : out std_logic);

end entity;


architecture behav of pco is

signal delta: bit := ’0’;

signal period:time:=0 ps;

begin

p1:process (delta) is

variable inicio: boolean := true;

variable periodo: time:=0 ps;

begin

if not inicio then

periodo := period_0+dev_per;

period<=periodo;

ckv <= ’0’, ’1’ after periodo/2;

--ckv2 <= ’0’, ’1’ after periodo/2;

delta <= not delta after periodo;

else

periodo := period_0; -- periodo inicial

ckv <= ’0’; -- flanco inicial del reloj

--ckv2 <= ’0’;

delta <= transport ’1’;

inicio:= false;

end if;

--ckv2 <=ckv;

end process;

end;

3.4.3. Bloque completo

En esta seccion se presenta el modelo del sistema completo, para el cual se tomaron

en cuenta las siguientes consideraciones en base a la sıntesis del sistema. Se consideraron

las especificaciones de una FPGA por parte de la compania INTESC. La tarjeta es una

ASSERTA que trabaja con un Spartan 6 XC6SLX16, esta se puede observar en la Figura

3.31. Esta cuenta con un oscilador de 50MHz, por esta razon, el diseno se ha hecho para

que haya una senal con una frecuencia maxima de 12.5MHz, esto lo proporciona la

variable del periodo 0, la cual es de 80 nS. Esta variable esta en el dominio del tiempo,

lo cual no es posible sintetizar. La frecuencia mınima con la que se trabajara, sera de

8.93MHz. Con esto se tiene una constante de control con valor de 125, retomando que

la palabra de control es de 8 bits, se tienen 256 combinaciones posibles. Para el caso del

TDC, se incrementaron los retardos generados por la cadena de inversores, esto se hizo


Figura 3.31: Tarjeta ASSERTA

por que se trabaja en bajas frecuencias, y se tendrıa una cadena muy larga de inversores.

El modelo cuenta con varios bloques que estan en el dominio del tiempo hechos de esta

manera. A continucacion, se presenta el codigo completo del sistema.

Codigo del sistema completo

LIBRARY ieee;

use ieee.std_logic_1164.ALL;


------------------------------------------------

entity adpll is

generic(

wi:integer:=8;

wf:integer:=10;

resolucion: time:=1 ps;

dco_r:integer:=125;

period_0:time:=80000 ps;

kp:integer:=1);

port(

Ni,Nf:in integer;


fref:in std_logic

--ckv2:out std_logic

--ckv:out std_logic

);

end entity adpll;

---------------------------------------------------

architecture behav of adpll is

signal ckv,ckr,frac_sd:std_logic;

signal Rvk,Rrik,wint:std_logic_vector (wi-1 downto 0)

:=(others=>’0’);

signal Rrfk,ek,wfrac:std_logic_vector(wf-1 downto 0)

:=(others=>’0’);

signal wfrac2:std_logic_vector(wf-1 downto 0)

:=(others=>’0’);

signal wint2:integer:=0;

signal dev_per:time:=0 ps;

-----------------------------------------------------

component acum_var is

generic(wi:integer:=8);

port

(ckv,ckr: in std_logic;

Rvk: out std_logic_vector (wi-1 downto 0):=(others=>’0’));

end component;

-----------------------------------------------------

component acum_ref is

generic(

wi:integer:=8;

wf:integer:=10);

port (

Ni,Nf:in integer;

ckr:in std_logic;

Rrik:out std_logic_vector(wi-1 downto 0):=(others=>’0’);

Rrfk:out std_logic_vector(wf-1 downto 0):=(others=>’0’));

end component;

-------------------------------------------------------

component error_frac is

generic (

DTDC: integer:=57;

delay_inv: time:= 20 ns;


wf: integer:=10

);

port(

ckv,fref,ckr:in std_logic;

ek:out std_logic_vector(wf-1 downto 0):=(others=>’0’)

);

end component;

--------------------------------------------------------

component detector_fase is

generic(

wi:integer:=8;

wf:integer:=10);

port(

Rvk,Rrik:in std_logic_vector(wi-1 downto 0):=(others=>’0’);

Rrfk,ek:in std_logic_vector(wf-1 downto 0);

wint:out std_logic_vector(wi-1 downto 0):=(others=>’0’);

wfrac:out std_logic_vector(wf-1 downto 0):=(others=>’0’)

);

end component;

---------------------------------------------------------

component reclock is

port (

fref,ckv:in std_logic;

ckr:out std_logic);

end component;

---------------------------------------------------------

component filtro is

generic(

wi:integer:=8;

wf:integer:=10;

kp:integer:=1);

port(

wint:in std_logic_vector(wi-1 downto 0):=(others=>’0’);

wfrac:in std_logic_vector(wf-1 downto 0):=(others=>’0’);

wint2:out integer;

wfrac2:out std_logic_vector(wf-1 downto 0):=(others=>’0’)

);

end component;

----------------------------------------------------------


component model_dac is

generic (

wi:integer:=8;

wf:integer:=10;

resolucion: time:=1 ps;

dco_r:integer:=125);

port (

wint2:in integer:=0;

frac_sd: in std_logic;

dev_per:out time:=0 ps

);

end component;

-----------------------------------------------------------

component pco is

generic (

period_0: time:=80000 ps

);

port (

dev_per: in time:=0 ps;

ckv : out std_logic);

end component;

-----------------------------------------------------------

component modulador is

generic (

wf:integer:=10);

port(

wfrac2:in std_logic_vector(wf-1 downto 0):=(others=>’0’);

ckv:in std_logic;

frac_sd:out std_logic:=’0’);

end component;

-----------------------------------------------------------

begin

reloj: reclock port map (fref,ckv,ckr);

p_var: acum_var port map (ckv,ckr,Rvk);

p_ref: acum_ref port map (Ni,Nf,ckr,Rrik,Rrfk);

tdc: error_frac port map (ckv,fref,ckr,ek);

d_fase: detector_fase port map (Rvk,Rrik,Rrfk,

ek,wint,wfrac);

filter: filtro generic map(wi,wf,kp) port


map(wint,wfrac,wint2,wfrac2);

mod_sd: modulador port map(wfrac2,ckv,frac_sd);

dac: model_dac generic map(wi,wf,resolucion,dco_r) port

map(wint2,frac_sd,dev_per);

osc: pco generic map (period_0) port map(dev_per,ckv);

end;

En las siguientes Figuras se pueden observar las salidas del sistema sistema y el com-

portamiento de las senales. Se ha llevado a cabo el diseno con ayuda de los programas

Active-HDL y Model Sim, los cuales han tenido una ligera diferencia al momento de

simular algunos bloques, por eso es que se cita una imagen de cada uno de los simula-

dores. En las Figuras 3.33 y 3.34 se puede observar el comportamiento de la senal de

salida (el oscilador controlado) y ver como es que se vuelve estable su comportamiento.

Figura 3.32: Senales de salida en el dominio del tiempo


0 . 0 0 0 0 0 . 0 0 0 2 0 . 0 0 0 4 0 . 0 0 0 6 0 . 0 0 0 8 0 . 0 0 1 0

1 0 . 0

1 0 . 5

1 1 . 0

1 1 . 5

1 2 . 0

1 2 . 5

F r e c u e n c i a

T i e m p o ( S )

Frecu

encia

(MHz

)

T i e m p o d e e s t a b l e c i m i e n t o3 6 3 . 7 2 3 u S a 5 0 0 u SF r e c u e n c i a d e s a l i d a 1 0 M H z

P a l a b r a d e c o n t r o lN i = 1 0 0F r e f = 1 0 0 K h z

Figura 3.33: Ni= 100 y frecuencia de salida = 10MHz

0 . 0 0 0 0 0 . 0 0 0 2 0 . 0 0 0 4 0 . 0 0 0 6 0 . 0 0 0 8 0 . 0 0 1 08 . 5

9 . 0

9 . 5

1 0 . 0

1 0 . 5

1 1 . 0

1 1 . 5

1 2 . 0

1 2 . 5

1 3 . 0 F r e c u e n c i a

T i e m p o ( S )

Frecu

encia

(MHz

)

T i e m p o d e e s t a b l e c i m i e n t o4 3 0 u S a 5 1 0 u SF r e c u e n c i a d e s a l i d a 9 M H z

P a l a b r a d e c o n t r o l N i = 9 0F r e f = 1 0 0 K H z

Figura 3.34: Ni= 90 y frecuencia de salida = 9MHz


Figura 3.35: Comportamiento de las senales en el dominio del tiempo

Capıtulo 4

Diseno del Sintetizador de

frecuencias

Despues de haber llevado a cabo la elaboracion de los modelos, se desarrollara el

sistema a nivel transistor. Para este caso, se ha decidido hacer el sistema digital, ya que

el completamente digital cuenta con bloques que son muy grandes. Se ha realizado una

investigacion sobre los bloques que forman el sistema y se ha determinado el uso de

cada uno dependiendo de lo que se necesite. El diseno se iniciara partiendo del oscilador

controlado, conociendo la frecuencia de trabajo y la ganancia del mismo en base al

control. La tecnologıa usada es de 0.5µm por parte de On Semiconductor y se ha usado

el simulador H-Spice 2008. Los voltajes de umbral son para los transistores P de −.89V

y para los transistores N 0.78V . Para el calculo de las dimensiones de las celdas, se

ha usado el modelo de la corriente de saturacion, para calcular las dimensiones de los

transistores y proporniendo una L = 1µm. Para facilitar el trabajo realizo un codigo

en Matlab para obtener un diseno aproximado. Cuando se tiene al transistor en alguna

region, donde puede variar el voltage de compuerta de una manera drastica, se utilizan

la ley de Kirchhoff para calcular el nuevo voltaje y ası obtener las nuevas dimensiones.

4.1. Oscilador

Un oscilador es un sistema que es capaz de producir de forma independiente y

delimitada oscilaciones permanentes de al menos una de las variables que describen.Se

puede decir que es un dispositivo que genera oscilaciones, en otras palabras, que produce

una forma de onda periodica. Para este caso de estudio, y la variable de cambio puede ser

voltaje o corriente. Hay cuatro requisitos para que un oscilador retroalimentado trabaje:

60

Chapter 4. Diseno del Sintetizador de frecuencias 61

1. Amplificacion.

2. Realimentacion positiva.

3. Determinacion de la frecuencia.

4. Fuente de potencia electrica.

El VCO (por sus siglas en ingles, Voltage Controlled Oscillator) funciona a una fre-

cuencia establecida, llamada frecuencia natural o de funcionamiento libre (fn) y esta se

ajusta dependiendo de la topologıa implementada. El control, como su nombre lo dice

es por voltaje, aunque cabe mencionar que tambien existen los controlados por corriente

y por palabra digital. Para el caso de los lazos de enganche de fase, cuando la frecuencia

del oscilador esta amarrada en el lazo de enganche, esta frecuencia se hace lo mas proxi-

ma posible a la frecuencia de entrada con solo una diferencia finita de fase, la cual es

igual a la fase de la senal de entrada menos la fase de salida. Para el caso de los PLL’s

completamente digitales, el comparador de hace con el uso de un TDC (Time to Digital

Converter), el cual proporciona el tiempo de diferencia entre las senales y da una palabra

como salida, la cual es fraccional y esta representada por una palabra con una cantidad

de bits. Despues de esto, es enviado a un bloque comparador de palabra, donde se hace

una operacion aritmetica para poder tener el resultado.

Existen tres tipos de osciladores: periodicos, los cuales tienen un espectro con una fre-

cuencia fundamental y un numero infinito de armonicos, pseudo-periodicos, donde el

espectro se compone por mas de una frecuencia no relacionadas entre si y caoticos, don-

de el espectro de frecuencias es plano, es decir, que contiene componentes de todas las

frecuencias. Para este caso de estudio se usaran osciladores periodicos. Existe una gran

variedad de osciladores y cada uno tiene sus ventajas y desventajas, estos son:

1. Osciladores de anillo [30].

2. Basados en LC [31].

3. Basados en cristal [32].

4. De relajacion [33].

5. Basados en filtro paso banda.

6. De cuadratura [34].

7. YIG [35].

8. Resonadores dielectricos [36]


Para este tipo de sistemas, los mas comunes son los osciladores de anillo y los LC, aun-

que cada tipo de oscilador tiene sus propias caracterısticas. Los componentes principales

en un oscilador son: un dispositivo activo que actue como amplificador, una red de re-

alimentacion positiva y un mecanismo de control no lineal para estabilizar la amplitud.

Cuando se lleva a cabo el diseno de un oscilador, se deben de tomar en cuenta varios

aspectos, como son: bajo ruido, alta eficiencia, estabilidad en temperatura, ancho de

banda, alta linealidad y bajo costo, entre otras. Los osciladores senoidales estan com-

puestos por: un circuito lineal que establezca la frecuencia de oscilacion, un elemento

activo que aporte potencia en la oscilacion y un mecanismo no lineal para estabilizar la

amplitud. El elemento activo tiene la caracterıstica esencial de ser no lineal (limitador

fuerte), y se supone libre de parametros reactivos. Por lo tanto, su comportamiento es

definido por una caracterıstica estatica de forma arbitraria.

Los principio de oscilacion se basan en el criterio de Barkhausen, el cual determina que

en un sistema realimentado como el que se ve en la Figura 4.1, oscilara siempre y cuando

la magnitud de la ganancia de lazo sea igual o mayor a 1. Esto es ya que la funcion de

Figura 4.1: Sistema realimentado

transferencia de ese sistema es de la siguiente forma

H(s)

1−H(s)β(s)(4.1)

Cualitativamente, y desde el punto de vista de la localizacion de los polos, sabemos

que las oscilaciones ocurren cuando un sistema contiene dos polos complejos conjugados

sobre el eje imaginario. No obstante, en un oscilador electronico, estos no se encuentran

exactamente sobre el eje imaginario. Esto se debe a los mecanismos no-lineales de la

ganancia del lazo, provocados por la saturacion del amplificador al estar operando a

gran senal, de tal manera que modifican la ubicacion de dichos polos. En el inicio de

la oscilacion, un par de polos complejos conjugados de la ganancia en lazo cerrado de

la ecuacion 4.1 deberan existir en el plano derecho y entonces, debido al ruido en el


sistema, una senal de salida sinusoidal comenzara a crecer mediante la retroalimenta-

cion positiva. En la Figura 4.2 se muestra una posible ubicacion de los polos para un

Figura 4.2: Ubicacion de los polos

mejor criterio de diseno. Conforme la amplitud de la senal de salida incrementa, las

caracterısticas de limitacion de amplitud tales como reduccion de la ganancia hacen que

los polos se muevan directamente hacia el eje imaginario, los cambios son tales que los

polos llegan al plano izquierdo, una vez en este plano la amplitud comienza a decrecer

ocasionando ahora que los polos se muevan directo hacia el plano derecho. El movi-

miento del plano derecho a izquierdo y viceversa se repite continuamente, produciendo

una oscilacion con una frecuencia fundamental en estado estable. En conclusion, para

que las oscilaciones inicien, el circuito debera ser inestable. Una vez provocado esto, los

criterios de Barkhausen pueden ser usados para predecir de una manera aproximada

la frecuencia fundamental. La propiedad estatica caracterıstica del elemento activo no

lineal determina esencialmente el nivel de la distorsion generada en la senal senoidal.

Esta cuenta con dos estados caracterısticos, que son estatico y dinamico. Para el caso

estatico su entrada-salida caracterıstica se fija en el tiempo, como en un dispositivo de

limitacion de fuerte o una ganancia no lineal del amplificador y el dinamico es cuando

las caracterısticas cambian con el tiempo. En la Figura 4.3 se puede observar el caso

real e ideal para las caracterısticas no lineales en la parte estatica. Sin embargo, las no

linealidades pueden hacer que el frecuencia de oscilacion se desvıe de las que se preveen si

la amplitud es excesiva. Los osciladores basados en amplificadores de transconductancia

son la mejor opcion para aquellos que requieran de una frecuencia menor al rango de

los GHz, ya que cuentan con polos de alta frecuencia y pueden operar en lazo abierto

[37]. La respuesta de salida de un oscilador controlado se puede observar en la Figura

4.4, la pendiente de esta nos proporciona la gananacia del oscilador. Estos pueden ser de

ganancia positiva o negativa. Esto lo define el comportamiento del oscilador con respecto

a la senal de control.


Figura 4.3: Ejemplo de las caracterısticas no lineales

Figura 4.4: Frecuencia contra parametro de control (en este caso voltaje)

4.1.1. Oscilador basado en filtro paso banda

El oscilador basado en filtro paso banda consiste en un filtro paso de banda como el

elemento selectivo junto con un comparador de alta ganancia como el elemento activo en

realimentacion positiva, el modelo del oscilador se puede observar en la Figura 4.5 (a).

El oscilador usa un comparador de dos niveles como el mostrado en la Figura 4.5 (b)

donde |Z0| es la amplitud de sujecion y x0 es el umbral de la entrada, es decir f(x) = x

para x < x0 y f(x) = Z0 para x > x0. Un buen uso del filtro paso de banda en esta

estructura permite desacoplar los controles de amplitud y frecuencia del oscilador. Es

decir, la amplitud de oscilacion se controla indirectamente por los niveles de sujecion |Z0|del elemento activo (comparador), mientras que la frecuencia de oscilacion se cambia por

ajuste de la frecuencia central del filtro de paso de banda. La propiedad anterior es debido

al hecho de que solo en la frecuencia central de la banda pasante del filtro, la fase de

ganancia de lazo se convierte en cero. Si la ganancia en el bucle de realimentacion se hace

mucho mayor que la unidad (antes de la sujecion), el bucle de realimentacion puede ser


Figura 4.5: a)Modelo del oscilador paso banda b)Caracterıstica estatica convencional

visto como un convertidor de onda sinusoidal-cuadrada. Debido a la presencia del filtro

paso banda que atenua los armonicos, el metodo de funcion que describe se puede utilizar

para estudiar el comportamiento dinamico del lazo. En esta tecnica, la entrada de la no

linealidad se supone que es una senal sinusoidal sin distorsiones, x(t) = A0sen(ω0t). El

alto numero de armonicos presentes en la senal de salida y(t) en la Figura 4.5 (a) supone

que la salida es eficientemente filtrada por el filtro paso banda. Asumiendo que A0 > x0

la componente fundamental de la amplitud A0sen(ω0t) de y(t) puede ser encontrada

desde las series de Fourier como

a =1

T

∫ 1T

− 1T

f(A0senωt)senωtdt (4.2)

a =2mA0

π

sen−1 +x0A0

+x0A0

√1−

(x0A0

)2 (4.3)

Donde m es la pendiente de la caracterıstica no lineal de la Figura 4.5 (b) y T es el

periodo de la senal. Por lo tanto, la funcion que describe del bloque no lineal en la

Figura 4.5 (b), que es la ganancia lineal que relaciona la amplitud de la componente

fundamental en la salida a la de la entrada, se puede expresar como

N(A0) =a

A0=

2m

π

sen−1 +x0A0

+x0A0

√1−

(x0A0

)2A0 < x0 (4.4)

N(A0) =a

A0mA0 < x0 (4.5)

Por lo tanto, la amplitud del comparador o de la funcion f(·) puede ser expresada como

una funcion PWL (Piecewise Linear), donde su pendiente depende de la amplitud A0 de

la oscilacion, es decir,df(x)

dx= y

x ≈ N(A0). La funcion que describe a todo el oscilador,


puede estar relacionada con la funcion de transferencia de un filtro paso banda H(s)

como

H(s) =X(s)

Y (s)=

1

N(A0)(4.6)

Considerando que la funcion de transferencia del filtro paso banda es la siguiente

Figura 4.6: Filtro paso banda

H(s) =k0s

s2 + ω0Q + ω2

(4.7)

Donde Q es el factor de calidad y w0 la frecuencia central del filtro paso banda. Usando

las ecuaciones anteriores, la ecuacion diferencial en el dominio del tiempo, asociado con

el diagrama a bloques del lazo cerrado, se tiene

d2x(t)

dt2+dx(x)

dt

[ω0

Q− k0N(A0)

]+ ω2

0x(t) = 0 (4.8)

Cuando se alcanza el estado estacionario, es decir, cuando el coeficiente dedf(x)

dtde la

Ecuacion 4.8 se hace cero, la amplitud de oscilacion A0 puede ser determinada por 4.8.

Esto es debido al hecho de que la colocacion de los polos a la frecuencia resonante tiene

que ser justo en el eje imaginario.

A0 = N−1

(ω0

k0Q

)(4.9)

En esta ecuacion se puede observar que la frecuencia de oscilacion es igual w0 e in-

dependiente de la amplitud de oscilacion. Cabe mencionar que se han llevado a cabo

ciertos disenos donde se busca tener una gran pureza espectral, como en [39], en el cual

emplean tecnicas para poder reducir la THD (Distorsion Total Armonica). Para llevar

a cabo el diseno del filtro paso banda, se considero la topologıa mostrada en la Figura

4.6. Este es una implementacion con Gm−C de segundo orden, tiene la ventaja de tener


Figura 4.7: Celda con cargas simetricas

sensibilidad mınima del factor de calidad con respecto al desajuste de capacitancia, lo

cual se consigue mediante la eleccion de C1 = C2 = C. Despreciando impedancias de

salida finitas del OTA, la funcion de transferencia de este filtro se puede expresar como

H(s) =Vout(s)

Vin(s)=

Gm4sC

s2 + Gm3sC + Gm3Gm2

C2

(4.10)

Donde la frecuencia central esta dada por

ω0 =√Gm1Gm2/C (4.11)

Q =√Gm1Gm2/Gm3 (4.12)

se puede apreciar que la ganancia del filtro en la frecuencia central de ω0 es |H(jω0)|=Gm4/Gm3

si Gm4 = Gm3 esto se hace 1. Esto se considera como el peor escenario para la linea-

lidad de la senal de salida en presencia de una senal de entrada relativamente grande.

La celda que se ha propuesto para el diseno de este filtro, es mejor conocida como la

celda meneatis, la cual se puede observar en la Figura 4.7. La celda de cargas simetricas

es una celda completamente diferencial, lo cual permite tener alta inmunidad al ruido

de alimentacion, que a su vez, incrementa la inmunidad de esta al ruido de fase, y es

capaz de operar a bajos voltajes de alimentacion. La carga de esta celda esta compuesta

de un par de transistores PMOS en conexion de diodo en paralelo con transistores de

iguales dimensiones los cuales funcionan como fuentes de corriente; en estos ultimos, el

voltaje Vc proporciona un control sobre el retardo de la celda, cambiando a su vez la

transconductancia de los transistores en diodo que se encuentran en paralelo a los tran-

sistores a los cuales se les aplica un voltaje. Esta celda es llamada de cargas simetricas

porque la relacion corriente a voltaje de control es simetrica con respecto al centro de


Figura 4.8: Curva I-Vc de la carga de meneatis

la excursion de voltaje. La Figura 4.8 muestra el comportamiento de la carga de esta

celda a voltajes de polarizacion medianos y bajos; donde las lıneas punteadas muestran

la resistencia efectiva de la carga. Para el caso del analisis en DC, es posible encontrar el

dimensionamiento de la celda y este se parte de la determinacion del tiempo de retardo

como un circuito RC, donde R = 1/gm, donde gm esta definida por 4.13.

gm = µCox

(W

L

)(Vgs − Vth) (4.13)

Conociendo esto, es posible obtener el valor de las dimensiones de los transistores susti-

tuyendo y despejando de la ecuacion 4.14

t =

(C

µCox

(WL

)(Vgs − Vth)

)(4.14)

La ganancia del par diferencial esta determinada por gmRo, por tanto, tomando a gm

en saturacion, se pueden obtener las dimenciones de los transistores en base a 4.15

W

L=

g2m2µCoxID

(4.15)

Con esto es posible mover la frecuencia de paso al variar el voltaje de la carga simetrica.

La ganancia en AC, esta determinada por 4.16

Av =gm1

gm3 + gds1 + gds3 + gm4(4.16)

Teniendo estas consideraciones, se procede al diseno del filtro paso banda, teniendo

cuidado con el voltaje de control de las celdas. La respuesta del filtro se puede observar

4.9. Despues de esta seccion, se procede al diseno del comparador que se encuentra en el

lazo de realimentacion, aunque cabe mencionar que hay que tener varias consideraciones


Figura 4.9: Respuesta en frecuencia del filtro paso banda

Figura 4.10: Comparador de dos etapas

para el caso de un comparador. La celda usada para el comparador se puede ver en la

Figura 4.10. La ganancia esta determinada por 4.17.

Av =VOH − VOL

VIH − VIL(4.17)

El voltaje de salida maximo VOH , se encuentra definido por 4.18.

VOH = VDD − (VDD − VG6 − |VTP |)

[1−

√1− 8I7

β6(VDD − VG6(min)− |VTP |)2

](4.18)


VOL es el voltaje mas pequeno. La ganancia en pequena senal esta dada por .

Av(0) =

(gm1

gds2 + gds4

)(gm6

gds6 + gds7

)(4.19)

Los polos de entrada y salida estan definidos por

p1 =−1

CI(gds2 + gds4)(4.20)

p2 =−1

CII(gds6 + gds7)(4.21)

Conociendo esto, se puede encontrar la respuesta en frecuencia con la ecuacion 4.22.

Av(s) =Av(0)(

sp1

+ 1)(

sp2

+ 1) (4.22)

La respuesta en DC, se puede observar en la Figura 4.11a, en la cual, se puede apreciar

que hay un voltaje de offset muy pequeno (.0022v). Esto es bueno en el caso de un

comparador. Gracias a esto, en la Figura 4.11b se puede observar que la respuesta del

comparador con varias senales en la entrada de diferentes voltajes, pero que estos varıan

muy poco entre si. La Figura 4.11c muestra los voltajes VOH y VOL. Con esto, se obtuvo

la ganancia de acuerdo a la ecuacion 4.17. La respuesta en el tiempo del comparador,

se puede ver en la Figura 4.11d, en la cual, se puede observar Slew Rate, de 23.43 V/µs

y -30 V/µs, con un tiempo de subida de 1.3ns y un tiempo de bajada de 2.5ns Al

hacer la conexion completa y poner un voltaje de condicion inicial en las terminales

de salida del oscilador, se tiene la respuesta de la Figura 4.12, en la cual se puede

apreciar la salida simple de de cada una de las salidas y la salida diferencial. En la

figura 4.13 se puede observar la frecuencia resultante del oscilador cuando se varıa la

corriente de cola de los transistores de las celdas. Con esto se puede tener un control de la

frecuencia de salida del oscilador. Por tanto se ha logrado tener un oscilador controlado

por corriente, aunque el paso de la corriente es muy pequeno. No se ha tenido una muy

buena linealidad debido a que las celdas son muy sensibles a las variaciones de esta

corriente. Sin embargo, es posible controlar la frecuencia de salida del oscilador por este

medio. Con estos resultados, es posible obtener la ganancia del oscilador, que para este

caso relaciona Hz vs µA. La ganancia obtenida es de 665.38KHz/µA considerando que

hay una buena linealidad. Teniendo una respuesta de salida y con la ayuda del simulador

H-SPICE, se obtuvo el ruido de fase del oscilador haciendo variaciones en la terminal de

Vc (el voltaje de control de la celda de meneatis), la respuesta se puede ver en la Figura

4.14. Se puede observar que se tienen diferentes respuestas, y esto sucede por que cambia

la respuesta en frecuencia del filtro paso banda. Teniendo estos parametros, es posible

obtener una Figura de Merito (FOM). Es una manera de medir el desempeno y nos


(a) Respuesta del comparador en DC

(b) Respuesta en DC ante ruido

(c) Ganancia del comparador

(d) SR 23.43 V/µs y -30 V/µs

Figura 4.11: Respuesta del comparador en DC y Transitorio


Figura 4.12: Salida simple y diferencial del oscilador

0 5 0 1 0 0 1 5 0 2 0 0 2 5 0 3 0 01 4 01 6 01 8 02 0 02 2 02 4 02 6 02 8 03 0 03 2 03 4 0

F r e c u e n c i a d e s a l i d a

C o r r i e n t e d e c o n t r o l ( u A )

Frecu

encia

de sa

lida (M

Hz)

Figura 4.13: Frecuencia del oscilador contra la corriente de control

permite hacer una comparacion entre distintos disenos de un circuito en particular. La

figura de merito para un oscilador se utiliza para normalizar su rendimiento en cuanto


Figura 4.14: Ruido de fase

Cuadro 4.1: Resultados del Oscilador

f0 VDD L(fm) POT FOM THD KV CCO

310MHz 3.3V −65.39dBc/Hz 2.7mW −110.90 -19.2 dB 665.38KHz/µA

a frecuencia de operacion, ruido de fase y consumo de potencia [40]. Algunas figuras

de merito involucran tambien rango de entonado y/o area total. Para el caso de este

trabajo, se llevara a cabo el uso de 4.23

FOM = 10log

[(f0fm

)2 1mW

L(fm)Ps

](4.23)

donde f0 es la frecuencia de trabajo o frecuencia central, esta frecuencia se obtuvo a

200µA de corriente de entrada y se tiene una frecuencia de 310MHz, fm es la frecuencia

de offset, que para este caso es de 1MHz y L(fm) es el ruido de fase, este se tomara de

la Figura 4.14, donde se puede apreciar que es de −65dBc/Hz. La potencia del circuito

oscilado a esa frecuencia es de 2.7mW .

Esto se puede ver de mejor manera en la Tabla 4.1 junto con la FOM obtenida del

oscilador y la THD en dB.


4.2. Detector de fase y frecuencia, bomba de carga y filtro

de lazo

Como se ha visto anteriormente, se han reportado varios tipos de comparadores

de fase. Para el presente trabajo se ha disenado una detector de fase y frecuencia de

tres estados a nivel transistor, el cual se muestra en la Figura 4.15 Este detector se

Figura 4.15: Circuito digital de un detector de fase y frecuencia

menciono anteriormente, puede detectar adelantos o retrasos de la fase de salida con

respecto a la de la entrada, desde cero hasta 2π, por tanto es casi seguro que detectara el

desfasamiento de las senales. Cabe mencionar, que pueden suceder casos donde la senal

de realimentacion tenga una fase mas adelantada o mas atrasada. Para este caso, se

ha llevado a cabo el diseno propuesto por [38], la cual es una topologıa de muy bajo

consumo de potencia, al igual que cuenta con un numero muy reducido de transistores.

Tambien tiene una alta velocidad, a pesar de tener un muy bajo consumo de potencia

(con una alimentacion de 1.2 V), realizandolo con el mismo voltaje de alimentacion y

tecnologıa. La celda usada como flip flop D es la mostrada en 4.16 y la topologıa se

puede observar en la Figura 4.17. Cabe mencionar, que el PFD alcanza hasta valores de

trabajo de 4GHz, segun [38]. La respuesta del sistema completo se puede observar en la

figura 4.18. En este caso solo se pusieron dos senales a la misma frecuencia, considerando

que una senal es la de referencia y la otra es la senal de realimentaicion, la cual debe

ser aproximadamente igual a la frecuencia de referencia. Para el caso de la bomba de

carga, se ha usado una topologıa, con fuentes de corriente ideal de 50µA. Para el caso

de la salida del detector de fase y frecuencia, cuando hay un voltaje en el interruptor

de la fuente de corriente de la parte superior, esta permite el flujo de corriente hacia el

capacitor del filtro paso bajas. Para el caso de la bomba implementada, esta trabaja con


INB

INA

M6

M1

M2

c

a

M7

M3

M4

a)

M8 M9

OUT

M5

d

b

Vdd

Figura 4.16: Flip flop D para el detector de fase y frecuencia

InA

InB

InA

InB

out

out

Figura 4.17: Detector de fase y frecuencia de tres estados completo

Figura 4.18: Salida del comparador de fase y frecuencia

la salida del detector de fase y frecuencia, pero con valor logico negado. La topologıa

propuesta por [41] se puede observar en la Figura 4.19.


M4

M1

M2

Down

M5M6

Vdd

M3

Up

Icp

Figura 4.19: Bomba de carga

Figura 4.20: Filtro paso baja

Para el caso del filtro de lazo, se ocupo un filtro de primer orden pasivo, este se

puede observar en la Figura 4.20. En la Figura se pueden observar dos capacitores, pero

siendo el capacitor C2 es 10 veces menor que el primero, se puede tomar como si fuera

un primer orden. Los valores obtenidos para tener un buen tiempo de establecimiento y

que sea acorde a la frecuencia de referencia, son para R1 = 1K, para C1 = 10pF , con

esto se obtiene una frecuencia de corte de Fc = 15.91MHz y el capacitor C2 = 1pF . La

salida de estos tres bloques trabajando juntos se muestra en la Figura 4.21.


Figura 4.21: Salida del filtro de lazo provocado por la bomba de carga

4.3. Divisor de frecuencia

Para el caso del divisor de frecuencia, se llevo a cabo un diseno con la ayuda de

Verilog-A. Este modulo permite dividir entre cualquier numero impar o par, dependiendo

de las variables que se usen. El codigo que se muestra es para numeros pares y da una

senal de salida con un factor de division de 10.

//*********Divider in verilog-a**********

//********by Z@ms@E****************

‘include "disciplines.vams"

‘include "constants.vams"

‘include "std.va"

‘include "const.va"

module divide_freq(fin, fout);

input fin;

output fout;

electrical fin, fout;

parameter real tdelay = 1n from [0:inf),

ttransit = 1n from [0:inf),

vout_high = 3.3,

vout_low = 0 from (-inf:vout_high),

N = 4 from [0:inf), // Factor de division

vth = .78;

integer n, x;

analog


begin

@ (cross(V(fin)-vth, 0, 1n)) //begin

if (V(fin)>vth) begin

n = n+1 ;

end

@ (cross(V(fin)-vth, 0, 1n)) //begin

if (n>N) begin

x = !x;

n=0;

end

V(fout) <+ transition((x*vout_high),tdelay,ttransit);

end

endmodule

\beginverbatim

La salida del divisor de frecuencias a una frecuencia de 220MHz se puede observar

en la Figura 4.22 la frecuencia reducida por un factor de 10, donde hay una pequena

variacion de 0.1MHz.

Figura 4.22: Frecuencia de trabajo del oscilador y salida del divisor de frecuencia

4.4. Salida del PLL digital

En la Figura 4.23 se puede observar el tiempo de establecimiento de la corriente

de control de entre 8.5µs a 11µs. Como resultado se tiene un PLL digital de orden 1

tipo 3, debido a que se puede considerar el como primer orden y el oscilador de segundo

orden por el filtro paso banda que se encuentra implicito. Con esto tambien se puede


Figura 4.23: DPLL controlado por corriente o por voltaje

demostrar que el oscilador funciona correctamente para este sistema, y que es posible

controlarlo por una corriente determinada. Por tanto en la siguiente seccion, se propone

un convertido de digital a analogico para poder llevar a cabo el control del oscilador y

poder llevar a cabo una conexion entre estos bloques con un sistema fısico como una

FPGA.

4.5. Convertidor Digital a Analogico

Para poder llevar a cabo la conversion de una senal discretizada a una senal en

tiempo continuo, se lleva a cabo el uso de un convertidor digital a analogico (DAC)

el cual convierte una palabra digital de n bits a un valor de voltaje dependiendo del

numero de bits de entrada y voltaje de riel a riel en la salida.

Existe una gran cantidad de aplicaciones donde surge la necesidad de utilizar converti-

dores DAC, este es un bloque elemental en los sistemas de procesamiento de datos.

4.5.1. Seleccion del convertidor

En los sistemas digitales son muy usados debido a que se puede hacer conversion

de datos para controlar algun sistema. Existen 4 tipos de convertidores DAC

1. Multiplexados

2. Paralelos

3. Seriales

4. Conteo


Siendo el grupo primero de los mas rapidos y el ultimo de los mas lentos. Debido a las

necesidades del sistema, se ha considerado un convertidor del tipo paralelos, ya que el

numero de bits requeridos sera pequeno y la velocidad de operacion sera alta. Este tipo

de convertidores necesitan un golpe de reloj para poder llevar a cabo la conversion de

digital a analogica, por tanto tendra un buen ancho de banda. Dentro del grupo de los

convertidores paralelos, se tienen cuatro tipos distintos:

a. Current steering (direccion de corriente)

b. Voltaje segmentado

c. Redistribucion de carga

d. Combinacion de los anteriores

Analizando los tipos de convertidores y considerando que se tiene un oscilador de anillo

controlado por voltaje, es posible controlarlo por corriente, se opto por la opcion de un

convertidor del tipo Current steering, de manera que poder controlar el oscilador de una

manera sencilla y eficiente. La variable binaria sera controlada con el dimensionamiento

de W/L, de tal forma que escalando las dimensiones de cada uno de los transistores

se obtendran diferentes valores de corriente en los transistores. Como es necesario que

el convertidor sea rapido, los transistores a usar son tipo N, de igual manera ocupan

menos area que los tipos P. Esto se puede observar en la Figura 4.24 En este caso, se

+-

b0b1b2b3

nodo de suma

I1

I1x2I1x4I1x8

WWx2Wx4Wx8

Figura 4.24: Convertidor digital a analogico 4 bits

puede observar que la cantidad de bits de entrada es igual al numero de transistores, y

la relacion de W/L debe ser proporcional a los pesos de los bits.

nbits = ntransistores (4.24)

Tomando en cuenta esto, se puede observar que si queremos un mayor numero de bits,

los transistores pueden alcanzar dimensiones muy grandes, la cantidad de corriente que


circule por ellos podrıa incrementar el consumo de potencia. Por esta razon la cantidad

de bits que se usaran seran cuatro. Tambien se puede observar que hay un nodo de suma,

donde llegaran las corrientes que controlan al oscilador.

4.5.2. FVFCS

Para tener un mejor control con la sumatoria de las corrientes, y considerando que

se necesita optimizar el consumo de potencia debido a que el sistema es muy grande y el

consumo de potencia sera elevado, se lleva a cabo el diseno de un espejo de corriente que

proporcione esta sumatoria de corrientes con un consumo de potencia pequeno. Para

esto utilizara el Flipped Voltage Follower Current Sensor (FVFCS), esto considerando

que se busca tener una baja impedancia de entrada y una muy alta de salida. Teniendo

en cuenta estas consideraciones, el circuito de la Figura 4.25 basado en el FVFCS [10],

tiene una de la mas bajas resistencias de entrada, operando en baja tension, reportada

hasta la fecha. La tension de entrada necesaria para este espejo de corriente es del orden

de VDS,sat, que puede ser tan pequena como 0.1V, siendo mucho mas baja que la tension

VGS requerida para un espejo de corriente tradicional.

La impedancia de entrada esta dada por la siguiente ecuacion

Zin =1

gm1gm2ro2≈ 20− 100Ω (4.25)

Una forma simple de construir un espejo de corriente usando el FVFCS es anadirle un

Ib

IinIout=Ib+Iin

Vb

M1

M2 M3

Figura 4.25: Flipped Voltage Follower Current Sensor

transistor de replica en el nodo de salida, de forma que Iout = Iin. Este esquema tambien


necesita baja tension en la etapa de salida, pero la resistencia de salida es aproximada-

mente rout = ro3, que no es un valor demasiado elevado. Considerando esto, se busco que

el FVFCS tuviera una muy buena copia y a una frecuencia de unas cuantas unidades de

MHz, por tanto se considero la topologıa que se muestra en la figura 4.26. La conexion

Ib

Iin

Iout=Ib+Iin

Vb

M1

M2 M3

+ -

ab

M4

Figura 4.26: FVFCS alta impedancia de salida

del amplificador diferencial en el nodo a y b permite amarrarlos al mismo voltaje para

conseguir que VDS2 = VDS3. Si M1 y M4 trabajan en saturacion, Vout > 2VDS,sat, la

resistencia de salida esta dada por rout = ro5AvAM4 , donde Av la ganancia diferencial

del amplificador, y AM4 = gm4ro4 es la ganancia del transistor en cascode M4. Supo-

niendo que ambas ganancias son del mismo orden de magnitud, la resistencia de salida

teoricamente puede alcanzar valores del GΩ, aunque en la practica esta limitada a al-

gunos cientos de MΩ, debido a las corrientes de fuga drenador-substrato del transistor

M4. La principal desventaja de este esquema, es que el bucle de realimentacion, formado

por el transistor M4 y el amplificador Av, produce una reduccion del ancho de banda,

una mayor complejidad y un mayor ruido a la entrada, respecto a los esquemas cascodes

tradicionales. Tomando en cuenta todas estas consideraciones, y buscando la manera

de incrementar el ancho de banda, se propone llevar a cabo el diseno con una segunda

etapa en el amplificador diferencial con compensacion Miller, al igual que usar un espejo

cascode para proporcionar la corriente lo mas exacta posible. De esta manera se espera

tener un buen ancho de banda y una buena sumatoria de corrientes en el nodo de baja

impedancia y tener una salida muy cercana a la entrada.

El circuito resultante se muestra en la Figura 4.26. En la Figura 4.28 se muestra la

respuesta en DC del circuito, las curvas mostradas son de la corriente de entrada, de

la cual se hizo un barrido en DC para poder ver hasta que cantidad de corriente el

espejo soporta copiando lo mas cercano posible. Se puede observar que hay un buen

seguimiento de la corriente de entrada hasta los 446.7µA, esta es una buena cantidad


Figura 4.27: Respuesta en DC

de corriente considerando que la corriente que se sumara, es pequena en comparacion

con la mostrada en el barrido. La respuesta en AC del circuito se puede ver en la Fi-

Figura 4.28: Respuesta en DC

gura 4.29, donde se tiene una frecuencia de corte ligeramente mayor a los 100MHz.

La mayorıa de los convertidores DAC requieren a la salida un filtro paso bajo para la

reconstruccion de la senal analogica a la salida del convertidor digital a analogico para

que deje pasar a las frecuencias menores a la mitad de la frecuencia de muestreo para

una correcta reconstruccion de la senal. En este caso tenemos una frecuencia mucho

mayor al doble considerando que se requiere que sea de unas decenas de MHz Para

el caso de este convertidor no se usara el filtro de reconstruccion, la sumatoria de co-

rrientes se pondra directo en el nodo deseado del oscilador a controlar. Debido a que se

busca tener 4 ENOB se hicieron pruebas para 6 bits a diferentes frecuencias y de igual


Figura 4.29: Respuesta en AC

manera generadas en un principio por fuentes de corriente ideales y despues con el uso

de transistores como se muestra en 4.24. Los resultados se muestran a continuacion

Figura 4.30: Conversion con fuentes ideales


Figura 4.31: Conversion a una mayor frecuencia

Figura 4.32: DAC completo

Capıtulo 5

Conclusiones

Los sistemas de comunicaciones en el presente, tienen un gran impacto y el estudio

de los lazos de enganche de fase son muy importantes en este campo. Por tanto, en el

estudio de diseno de circuitos integrados, es complicado comprobar el funcionamiento

de los bloques que conforman un PLL. En el presente trabajo, se diseno un oscilador

controlado por corriente, el cual, tambien puede ser controlado por voltaje, aunque su

rango de control por voltaje es muy pequeno tambien. Los modelos presentados, han

permitido mayor facilidad al disenar un sistema a nivel transistor. El sistema completa-

mente digital, muestra tener algunas ventajas sobre el sistema digital, aunque disenarlo

a nivel transistor serıa complicado si no se cuenta con las librerıas digitales. Se pre-

sentaron algunos problemas en la comprension del sistema, para lo cual, fue de gran

ayuda el modelo lineal implementado en Simulink, ya que presto la idea principal del

funcionamiento. De igual manera ha sido de mucha ayuda tomar bloques publicados por

ciertos autores que tengan cualidades que sirvan para el diseno del sistema completo,

como el comparador de fase y frecuencia, el cual tiene un comportamiento exitoso con

un rango de error muy pequeno. Es importante tambien poder reconocer el tipo de sis-

tema con que se trabaja, ya que en ocasiones es confuso, de igual manera identificar

las cualidades de cada uno. De acuerdo a los resultados del trabajo presentado en esta

tesis, se logro tener un PLL digital con ayuda de un bloque ideal hecho en Verilg-A. El

ruido de fase presentado por el oscilador y la FOM, son cercanos a los osciladores de

anillo reportados, independientemente de la frecuencia de trabajo que tengan, ya que no

hay muchos trabajos reportados con este tipo de osciladores. Los programas y lenguajes

usados durante este tiempo han sido de gran ayuda para facilitar el trabajo, aunque

cabe mencionar que varios de estos no se mencionaron en el escrito. Este trabajo da una

vision de la posible union de sistemas embebidos con sistemas SoC.

86

Chapter 5. Conclusiones 87

5.1. Trabajo futuro

Partiendo del trabajo presentado, es posible llevar a cabo el diseno del layout de

todo el sistema para poder reducir el ruido de fase del oscilador buenas tecnicas de

layout. La tecnologıa usada en el trabajo a sido de 0.5µm, por lo que es posible seguir el

modelo de la corriente de saturacion y esperar buenos resultados por parte del layout y la

futura fabricacion del mismo. Con la ayuda del diseno llevado a cabo en VHDL, se podrıa

implementar la sıntesis del circuito en una FPGA, sin importar el hecho del trabajo a

baja frecuencia de la misma, aunque cabe mencionar que es importante trabajar con la

vision de que se sintetizara; esto es importante debido a que no todo el codigo en VHDL

o Verilog es sintetizable. Es importante tomar en consideracion el diseno de un divisor

de frecuencias con bajo ruido o un TDC, que permita llevar a cabo esta union.

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Modelado y Diseño de un PLL con Oscilador Basado en ......La aventura de los molinos de viento. Agradecimientos En primer lugar, quiero agradecer a Dios por esta oportunidad, brindadome