BỘ GIÁO DỤC VIỆN HÀN LÂM KHOA HỌC

VÀ ĐÀO TẠO VÀ CÔNG NGHỆ VIỆT NAM

HỌC VIỆN KHOA HỌC VÀ CÔNG NGHỆ

-----------------------------

Trần Thị Kim Anh

NGHIÊN CỨU VẬT LÝ LINH KIỆN VÀ THIẾT KẾ

TRANSISTOR HIỆU ỨNG TRƯỜNG XUYÊN HẦM CÓ CẤU

TRÚC PHA TẠP ĐỐI XỨNG

LUẬN VĂN THẠC SĨ VẬT LÝ

Khánh Hòa – 2020

BỘ GIÁO DỤC VIỆN HÀN LÂM KHOA HỌC

VÀ ĐÀO TẠO VÀ CÔNG NGHỆ VIỆT NAM

HỌC VIỆN KHOA HỌC VÀ CÔNG NGHỆ

-----------------------------

Trần Thị Kim Anh

NGHIÊN CỨU VẬT LÝ LINH KIỆN VÀ THIẾT KẾ

TRANSISTOR HIỆU ỨNG TRƯỜNG XUYÊN HẦM CÓ CẤU

TRÚC PHA TẠP ĐỐI XỨNG

Chuyên ngành: Vật Lý Kỹ Thuật

Mã số: 8520401

LUẬN VĂN THẠC SĨ VẬT LÝ

CÁN BỘ HƯỚNG DẪN KHOA HỌC : PGS.TS Nguyễn Đăng Chiến

Khánh Hòa – 2020

Lời cam đoan

Tôi cam đoan đây là công trình nghiên cứu của tôi dưới sự hướng dẫn

của PGS.TS Nguyễn Đăng Chiến.

Những kết quả nghiên cứu của người khác và các số liệu được trích dẫn

trong luận văn đều được chú thích đầy đủ.

Tôi hoàn toàn chịu trách nhiệm về lời cam đoan này.

Khánh Hòa, tháng 07 năm 2020

Học viên thực hiện

Trần Thị Kim Anh

Lời cảm ơn

Lời đầu tiên, tôi xin bày tỏ lòng biết ơn sâu sắc đến PGS.TS Nguyễn Đăng

Chiến. Thầy giáo không chỉ là người hướng dẫn, giúp đỡ tôi hoàn thành luận

văn mà còn là người người cổ vũ, động viên tôi trong suốt thời gian làm luận

văn; giúp tôi vượt qua những lúc nản lòng vì những khó khăn trong công việc

và cuộc sống. Người đã truyền cho tôi sự lạc quan, lòng đam mê khoa học,

tinh thần học hỏi không ngừng.

Tôi xin cảm ơn tất cả các thầy giáo, cô giáo, cùng với tất cả các cô, chú,

anh, chị ở Viện Khoa Học Hàn Lâm Việt Nam – Học Viện Khoa Học và Công

Nghệ Hà Nội, Viện Nghiên Cứu và Ứng Dụng Công Nghệ Nha Trang, Trường

Đại Học Đà Lạt luôn giúp đỡ nhiệt tình và tạo mọi điều kiện tốt nhất để tôi

hoàn thành luận văn.

Xin chân thành cảm ơn Sở Giáo dục – Đào tạo Khánh Hòa, Ban giám

hiệu và các thầy cô trong tổ Vật lý trường THPT Trần Cao Vân đã tạo điều

kiện cho tôi trong suốt thời gian học tập và nghiên cứu.

Tôi xin cảm ơn các bạn học viên cùng nhóm nghiên cứu (Huỳnh Thị Hồng

Thắm và Nguyễn Văn Hào), cùng tất cả các anh, chị, em học viên cao học lớp

PHY18, khóa: 2018 – 2020 đã luôn đồng hành, giúp đỡ, động viên tôi trong

suốt thời gian học tập và nghiên cứu.

Và sau cùng, tôi xin dành những tình cảm đặc biệt và biết ơn của mình

đến những người thân trong gia đình. Bằng tình cảm thân thương với sự cảm

thông, sự quan tâm và chia sẻ, đã cho tôi nghị lực và tinh thần để hoàn thành

công việc nghiên cứu của mình. Đó là nguồn sức mạnh tinh thần giúp tôi

vươn lên trong cuộc sống.

Kính chúc tất cả quý thầy cô, gia đình, bạn bè sức khỏe và thành công!

Khánh Hòa, tháng 07 năm 2020

Học viên thực hiện

Trần Thị Kim Anh

Danh mục các ký hiệu và chữ viết tắt

Chữ viết

tắt

Chữ viết đầy đủ bằng Tiếng

Anh

Chữ viết đầy đủ bằng Tiếng

Việt

BJT Bipolar Junction Transistor Transistor tiếp xúc lưỡng cực

BTBT Band-To-Band-Tunneling Xuyên hầm qua vùng cấm

DG-TFET Double – Gate TFET TFET lưỡng cổng

DIBL Drain Induced Barrier

Lowering

Hiệu ứng làm mỏng hàng rào

gây ra ở cực máng

EOT Equivalent Oxide Thickness Độ dày lớp oxit tương đương

HGD Hetero-Gate-Dielectric Điện môi cực cổng dị chất

IMOS Ionization Metal-Oxide-

Semiconductor

Trường kim loại-oxit-bán dẫn

ion hóa

Jave Current Density Mật độ dòng

MOS Complementary Metal-Oxide-

Semiconductor

Công nghệ kim loại oxit bán

dẫn

MOSFET Metal-Oxide-Semiconductor

Field Effect Transistor

Transistor trường kim loại-

oxit-bán dẫn

SOI Semiconductor-On-Insulator Chất bán dẫn trên một lớp

cách điện

SS Subthreshold Swing Độ dốc dưới ngưỡng

STFET Symmetric Tunnel Field-

Effect Transistor

Transistor trường xuyên hầm

đối xứng

STT Surface-Tunnel-Transistor Transistor xuyên hầm bề mặt

SUTFET Symmetric U-Shaped Gate

Tunnel Field-Effect Transistor

Transistor trường xuyên hầm

đối xứng cổng chữ U

TFET Tunnel Field-Effect Transistor Transistor hiệu ứng xuyên

hầm

TSi Silicon Thickness Độ dày lớp Silicon

Danh mục các hình vẽ

Hình 1.1. Phác họa cấu trúc của MOSFET (a) loại n và (b) loại p. ............... 08

Hình 1.2. Phác họa cấu trúc của TFET (a) loại n và (b) loại p. ..................... 11

Hình 1.3. Minh họa đặc tính dòng thế cho thấy độ dốc dưới ngưỡng của

TFET nhỏ hơn độ dốc dưới ngưỡng của MOSFET. ....................................... 13

Hình 1.4. Phác họa cấu trúc của TFET có cấu trúc pha tạp đối xứng

(STFET)….. .................................................................................................... 16

Hình 2.1. Giản đồ năng lượng gần mức Fermi cho chất bán dẫn (a) có vùng

cấm trực tiếp và (b) có vùng cấm gián tiếp………………………………….20

Hình 2.2. Quá trình xuyên hầm của một electron qua hàng rào thế (a) hình

chữ nhật và (b) không phải hình chữ nhật. ..................................................... 22

Hình 3.1. Phác họa sơ đồ cấu trúc TFET (a) pha tạp không đối xứng và (b)

pha tạp đối xứng. ............................................................................................. 37

Hình 3.2. (a) Đồ thị biểu diễn sự phụ thuộc của dòng mở (ION) và mật độ

dòng trung bình (Jave) vào độ dày của lớp Si và (b) ảnh hưởng của độ dày thân

đến hiệu ứng giam giữ lượng tử trong TFET thân mỏng. ............................... 39

Hình 3.3. Đặc tính dòng-thế của TFET có cấu trúc pha tạp đối xứng và không

đối xứng sử dụng vật liệu Si (a) theo thang đo logaric và (b) theo thang đo

tuyến tính. ........................................................................................................ 40

Hình 3.4. Giản đồ năng lượng theo phương ngang ở trạng thái mở và trạng

thái tắt của TFET (a) pha tạp không đối xứng và (b) pha tạp đối xứng. ........ 42

Hình 3.5. Biểu diễn đặc tính dòng-thế của TFET dựa trên Ge có vùng cấm

thấp (Ge-TFET) có cấu trúc (a) pha tạp không đối xứng và (b) pha tạp đối

xứng… ............................................................................................................. 44

Hình 3.6. Giản đồ vùng năng lượng ở trạng thái tắt của TFET (a) pha tạp

không đối xứng và (b) pha tạp đối xứng. ........................................................ 46

Hình 3.7. (a) Biểu diễn các đường xuyên hầm trực tiếp và gián tiếp trong Ge-

TFET và (b) đặc tính dòng-thế của TFET pha tạp đối xứng dựa trên Ge với

khoảng cách cổng-máng khác nhau. ............................................................... 48

Hình 3.8. Giản đồ năng lượng của Ge-TFET đối xứng ở trạng thái tắt với

khoảng cách từ cực máng đến cực cổng khác nhau (a) Ldg=40 nm và (b)

Ldg=70 nm........................................................................................................ 50

Hình 3.9. (a) Biểu diễn đặc tính dòng-thế và (b) giản đồ năng lượng của

TFET pha tạp đối xứng với chiều rộng chuyển tiếp cực máng (Wd) khác nhau

.. ....................................................................................................................... 52

Hình 3.10. (a) Cấu hình điện trường và (b) giản đồ năng lượng trong TFET ở

trạng thái tắt khi chiều rộng chuyển tiếp cực máng khác nhau. ...................... 53

Hình 3.11. Hiển thị (a) đặc tính dòng-thế của TFET đối xứng và (b) độ dốc

dưới ngưỡng trung bình với khoảng cách theo phương ngang khác nhau từ 0

đến 40 nm ........................................................................................................ 55

Hình 3.12. Giản đồ năng lượng ở trạng thái dưới ngưỡng dọc theo đường

ngắn nhất từ nguồn đến máng và cách xa cổng nhất của TFET đối xứng với Lh

khác nhau. ........................................................................................................ 57

Hình 3.13. Đặc tính (a) dòng-thế và (b) giản đồ năng lượng của TFET đối

xứng với các chiều dài cổng khác nhau. ......................................................... 59

Hình 3.14. (a) Cấu trúc TFET chữ Y và (b) đặc tính dòng-thế trong TFET chữ

Y ...................................................................................................................... 61

Hình 3.15. Quy trình chế tạo TFET chữ Y ..................................................... 62

1

MỤC LỤC

MỤC LỤC ...................................................................................................... 01

MỞ ĐẦU ........................................................................................................ 03

CHƯƠNG 1: TỔNG QUAN TÀI LIỆU...................................................... 05

1.1. GIỚI THIỆU VỀ LINH KIỆN ĐIỆN TỬ ................................................ 05

1.2. TRANSISTOR HIỆU ỨNG TRƯỜNG XUYÊN HẦM ......................... 10

1.3. TFET CÓ CẤU TRÚC PHA TẠP ĐỐI XỨNG ..................................... 16

CHƯƠNG 2. MÔ HÌNH VẬT LÝ VÀ PHẦN MỀN MÔ PHỎNG.......... 19

2.1 MÔ HÌNH XUYÊN HẦM QUA VÙNG CẤM CỦA KANE ................. 19

2.1.1 Cơ chế xuyên hầm qua vùng cấm ................................................... 19

2.1.2 Mô hình Kane cho xuyên hầm qua vùng cấm ............................... 24

2.1.3 Thông lượng của electron ................................................................ 28

2.1.4 Tốc độ xuyên hầm ............................................................................ 29

2.2 PHẦN MỀN MÔ PHỎNG MEDICI ........................................................ 32

CHƯƠNG 3. KẾT QUẢ VÀ THẢO LUẬN ............................................... 35

3.1. CẤU TRÚC LINH KIỆN VÀ CƠ CHẾ HOẠT ĐỘNG ......................... 36

3.2. NÂNG CAO ĐẶC TÍNH HOẠT ĐỘNG CỦA TFET ĐỐI XỨNG ....... 43

3.2.1. Ảnh hưởng của nồng độ pha tạp máng ......................................... 43

3.2.2. Ảnh hưởng của khoảng cách từ cực máng đến lớp oxit cổng ..... 47

3.3. HIỆU ỨNG CHUYỂN TIẾP CỰC MÁNG HẸP .................................... 51

3.4. ẢNH HƯỞNG CỦA KHOẢNG CÁCH MÁNG-NGUỒN .................... 54

3.5. HIỆU ỨNG CỰC CỔNG NGẮN ............................................................ 57

3.6. CẤU TRÚC CHỮ Y ................................................................................ 60

KẾT LUẬN VÀ KIẾN NGHỊ ...................................................................... 64

CÔNG TRÌNH ĐÃ CÔNG BỐ LIÊN QUAN ĐẾN LUẬN VĂN ……….65

2

TÀI LIỆU THAM KHẢO ............................................................................ 66

3

MỞ ĐẦU

Nhờ hoạt động dựa trên cơ chế xuyên hầm qua vùng cấm chất bán dẫn,

đặc tính tắt-mở của transistor hiệu ứng trường xuyên hầm có độ dốc dưới

ngưỡng rất lớn mà có thể vượt qua giá trị giới hạn vật lý 60 mV/decade của

MOSFET truyền thống. Nhờ có độ dốc dưới ngưỡng nhỏ hơn 60 mV/decade

rất nhiều (ở nhiệt độ phòng), transistor hiệu ứng trường xuyên hầm có tiềm

năng lớn để được ứng dụng cho các vi mạch công suất thấp. Một trong các

hạn chế của TFET là nó có cấu trúc pha tạp bất đối xứng. Điều này có thể gây

ra một số vấn đề phức tạp hơn khi thiết kế và chế tạo so với MOSFET. Do đó,

việc đề xuất và nghiên cứu các TFET có cấu trúc pha tạp đối xứng sao cho

vẫn duy trì hoặc thậm chí cải thiện thêm đặc tính hoạt động của chúng là rất

cần thiết.

Luận văn nhằm nghiên cứu vật lý linh kiện và khảo sát thiết kế các TFET

có cấu trúc pha tạp đối xứng. Cụ thể, đề tài đề xuất nghiên cứu chi tiết TFET

pha tạp đối xứng dựa trên xuyên hầm điểm, giải thích khả năng tăng dòng dẫn

và giảm dòng rò lưỡng cực của cấu trúc TFET được nghiên cứu. Nghiên cứu

cũng khảo sát các hiệu ứng mới chỉ có trong cấu trúc TFET pha tạp đối xứng

được đề xuất như hiệu ứng cực cổng ngắn, hiệu ứng chuyển tiếp cực máng

hẹp. Trên cơ sở đó, đề tài cũng đề xuất thiết kế tối ưu cho các tham số cấu

trúc linh kiện và mở rộng sang áp dụng cơ chế xuyên hầm đường cho TFET

pha tạp đối xứng.

Đối tượng nghiên cứu của luận văn là các transistor hiệu ứng trường

xuyên hầm có cấu trúc pha tạp đối xứng. Vật liệu sử dụng gồm cả silicon và

germanium nhằm chứng minh tính khả thi của cấu trúc cho cả vật liệu vùng

cấm lớn (Si) và vật liệu vùng cấm nhỏ (Ge). Các nghiên cứu về vật lý, bao

gồm các cơ chế và hiệu ứng, và thiết kế linh kiện được thực hiện trong khuôn

khổ của TFET dựa trên xuyên hầm điểm đặc trưng. Các kết quả đó vẫn hoàn

toàn có thể áp dụng khi mở rộng ứng dụng xuyên hầm đường vào trong TFET

pha tạp đối xứng. Các nghiên cứu được dựa trên mô phỏng đặc tính điện cho

cấu trúc hai chiều của linh kiện TFET. Mô phỏng hai chiều được thực hiện

4

dựa trên phần mềm mô phỏng MEDICI đã được phát triển và thương mại hóa

bởi công ty Synopsys của Hoa Kỳ.

Đề tài giúp hiểu rõ cơ chế giúp nâng cao đặc tính điện của TFET nhờ cấu

trúc pha tạp đối xứng cũng như các hiệu ứng mới không có tương tự như

trong TFET bất đối xứng đặc trưng. Dựa trên các hiểu biết đó cho phép thiết

kế phù hợp các linh kiện có cấu trúc pha tạp đối xứng, gồm cả TFET dựa trên

xuyên hầm điểm và đường, nhằm cải thiện đặc tính tắt-mở của TFET một

cách tối ưu.

5

CHƯƠNG 1: TỔNG QUAN TÀI LIỆU

Trong một thời gian dài, MOSFET được xem là linh kiện quan trọng

trong các vi mạch điện tử vì kích thước nhỏ và tốc độ làm việc cao. Tuy

nhiên, kỹ thuật điện tử hiện đại ngày nay đòi hỏi cần có sự tích hợp và nâng

cao hiệu suất cho các vi mạch. Vậy nên, số lượng các transistor trong vi mạch

tăng lên rất nhiều và do đó kích thước của transistor phải được thu nhỏ.

MOSFET hoạt động dựa trên cơ chế phát xạ nhiệt truyền thống nên gặp phải

giới hạn về độ dốc dưới ngưỡng và chịu ảnh hưởng của hiệu ứng kênh ngắn.

Mặc dù đã được áp dụng nhiều kỹ thuật tiên tiến nhưng những khó khăn mà

MOSFET đang phải đối mặt vẫn không thể thay đổi. Với cơ chế xuyên hầm

qua vùng cấm, TFET đã khắc phục những hạn chế vật lý của MOSFET. Vì

vậy, TFET là linh kiện điện tử được xem là lựa chọn hoàn hảo thay thế cho

MOSFET. Tuy nhiên, cơ chế xuyên hầm cũng là lý do khiến dòng mở trong

TFET nhỏ hơn rất nhiều so với MOSFET truyền thống. Việc nâng cao dòng

mở cho TFET có thể được thực hiện bằng cách thay đổi cấu trúc cổng và thân

linh kiện. Vì vậy trong chương này, luận văn sẽ tìm hiểu về sự ra đời, hoạt

động cũng như ưu điểm và nhược điểm của MOSFET và TFET. Bên cạnh đó,

luận văn cũng đồng thời giới thiệu về cấu trúc TFET mới giúp cải thiện dòng

mở của linh kiện.

1.1. GIỚI THIỆU VỀ LINH KIỆN ĐIỆN TỬ

Sự phát triển của ngành linh kiện điện tử đóng vai trò rất quan trọng trong

sự phát triển của các ngành công nghiệp khác. Theo báo cáo chuyên sâu

ngành linh kiện điện tử Việt Nam trên các trang viracresearch.com,

vietnamnet.vn và investvietnam.gov.vn, từ năm 2010 đến nay ngành công

nghiệp sản xuất các linh kiện điện tử phát triển rất nhanh và chiếm tỷ trọng

cao trong toàn ngành công nghiệp. Giá trị sản xuất công nghiệp của ngành

linh kiện điện tử trong 9 tháng đầu năm 2018 ước đạt khoảng 113,115 tỷ đồng

tăng 1,7% so với cùng kỳ năm 2017 do doanh số bán ra các loại chip, linh

kiện điện tử vẫn tiếp tục tăng trưởng dẫn đến đẩy mạnh sản xuất linh kiện

điện tử ở Việt Nam để sản xuất các loại chip, chất bán dẫn và bộ xử lý di

6

động. Giá trị tiêu thụ của ngành linh kiện điện tử 9 tháng đầu năm 2018 đạt

329,447 tỷ VND tăng mạnh 28,4% so với cùng kỳ năm 2017 do nhu cầu linh

kiện điển tử ngày càng tăng cao của các tập đoàn đa quốc gia tại Việt Nam. Vì

thế Việt Nam đang dần trở thành công xưởng sản xuất và lắp ráp linh kiện

điện tử cung cấp các linh kiện điện tử và các thiết bị điện tử phục vụ trong

nước và xuất khẩu ra thế giới. Theo Quy hoạch công nghiệp Việt Nam đến

năm 2020 tầm nhìn 2030 đưa ra mục tiêu về tăng trưởng, giá trị sản xuất công

nghiệp ngành điện tử, công nghệ thông tin rất cao, giai đoạn đến năm 2020

đạt 17-18%/năm, giai đoạn đến năm 2030 đạt 19-21%. Do sự phát triển của

các ngành công nghiệp khác đòi hỏi ngành công nghiệp linh kiện điện tử ngày

càng được cải tiến, sử dụng các kỹ thuật, các linh kiện điện tử tinh vi hơn.

Hiện nay các linh kiện điện tử được sử dụng rất phổ biến và là linh kiện quan

trọng được ứng dụng rất nhiều trong các ngành công nghiệp khác đặc biệt là

ngành công nghệ thông tin. Nếu không có sự xuất hiện của các linh kiện điện

tử thì xã hội sẽ không thể phát triển theo hướng công nghiệp hóa - hiện đại

hóa. Vì thế linh kiện điện tử đóng vai trò rất quan trọng trong sự phát triển xã

hội.

Về lịch sử phát triển của linh kiện điện tử, trước năm 1945, trên thế giới

chỉ mới bắt đầu sử dụng những linh kiện điện tử thô sơ, cồng kềnh và rất đắt

tiền. Vì thế những máy móc, thiết bị sử dụng trong ngành công nghiệp đối với

các nước phát triển rất cồng kềnh và chiếm diện tích. Do linh kiện điện tử lúc

này rất ít phổ biến vì thế những nước chưa phát triển các thiết bị phục vụ cho

công nghiệp rất hạn chế và chủ yếu là phát triển theo hướng thủ công nghiệp.

Sự phát triển của ngành công nghiệp chế tạo linh kiện điện tử chỉ thực sự

được quan tâm từ ngày 16/12/1947, khi ba nhà khoa học thuộc phòng thí

nghiệm Bell Labs gồm John Bardeen, William Bradford Shockley và Walter

Houser Brattain tuyên bố sáng chế thành công linh kiện điện tử mang tên

“transistor”. Chiếc transistor đầu tiên được chế tạo bằng Gemanium có các

cực là những tiếp xúc điểm và được ứng dụng trong các đài bán dẫn. Sau phát

minh này, các nhà nghiên cứu đã phát minh ra các loại transistor với nhiều

tính năng hơn và tiên tiến hơn.

7

Năm 1950, Shockley đã phát minh ra transistor tiếp xúc lưỡng cực

(bipolar junction transistor (BJT)), đây là sự kết hợp của hai điôt tín hiệu

riêng lẻ ngược lại, điều này sẽ cho chúng ta hai lớp tiếp xúc PN được kết nối

với nhau theo chuỗi một đầu nối P hoặc N chung. Sự hợp nhất của hai điôt

này tạo ra ba lớp chuyển tiếp là cơ sở tạo nên BJT. BJT được làm từ các loại

bán dẫn khác nhau có thể làm việc như một chất cách điện hoặc dây dẫn bằng

cách cung cấp lên nó một điện áp. Khả năng thay đổi giữa hai trạng thái của

BJT làm cho nó có hai chức năng đó là “chuyển mạch” hoặc “khuếch đại”. Vì

thế BJT là transistor đầu tiên được ứng dụng cho các mạch khuếch đại dòng,

khuếch đại thế và khuếch đại tín hiệu công suất. Như vậy các nhà nghiên cứu

đã tạo ra các transistor với nhiều tính năng hơn, song các transistor vẫn chiếm

diện tích lớn nên các thiết bị bán dẫn vẫn có kích thước lớn, vì thế đòi hỏi cần

nghiên cứu tìm ra các transistor nhỏ hơn, tinh vi hơn hoặc tìm cách làm giảm

diện tích chiếm không gian của các linh kiện trong thiết bị để thiết bị được thu

nhỏ hơn, gọn hơn. Vào năm 1958, J. Kilby phát minh ra mạch tích hợp đầu

tiên với ý tưởng về việc tích hợp các linh kện điện tử như: điện trở, transistor,

condenser lại với nhau trên một bản mạch. Mạch tích hợp ra đời tạo tiền đề

cho việc nghiên cứu tạo ra các transistor nhiều hơn trên một không gian nhất

định, các transistor có thể được chế tạo dễ hơn, nhỏ hơn nhằm phát triển, nhân

rộng số lượng transistor để nó có thể phổ biến hơn trên thị trường thế giới,

đồng thời tiết kiệm nguyên vật liệu và thiết bị bán dẫn có kích thước nhỏ hơn.

Năm 1926 với ý tưởng về việc điều khiển dòng trong linh kiện điện tử bởi

điện trường vuông góc với dòng điện tích nhờ điện thế cổng đã được Juilius

Lilienfeld phát hiện ra nhưng trong thời gian này công nghệ để chế tạo nên

chiếc transistor như vậy là không thể. Đến năm 1960, D. Kang và M. Atalla

đã báo cáo về transistor trường kim loại-oxit-bán dẫn (metal-oxide-

semiconductor field effect transistor (MOSFET)) [1] và đến năm 1962 đã chế

tạo được MOSFETđầu tiên. Công nghệ MOSFET lúc này là trung tâm của

các vi mạch. MOSFET có những ưu điểm như: dễ chế tạo và được sử dụng

phổ biến trong các ứng dụng mạch tích hợp do kích thước tương đối nhỏ,

hàng triệu linh kiện điện tử có thể được tạo ra trên một vi mạch.

8

MOSFET là một linh kiện được tạo thành chủ yếu bởi phần kim loại–

oxit–chất bán dẫn và có cấu trúc đơn giản gồm ba điện cực như được phác

họa trong hình 1.1. Điện cực cổng nằm ở phía trên, bên dưới điện cực cổng có

lớp oxit; hai điện cực nguồn và máng nằm ở hai bên của cực cổng và được

pha tạp cùng loại; vùng kênh là vùng dưới lớp oxit giữa cực nguồn và cực

máng; phía dưới vùng kênh và hai điện cực nguồn và máng là thân của

MOSFET, thân được pha tạp với nồng độ nhỏ và khác loại với hai cực nguồn

(a)

(b)

Hình 1.1. Phác họa cấu trúc của MOSFET (a) loại n và (b) loại p.

9

và cực máng. Dựa vào loại pha tạp của hai điện cực nguồn và máng MOSFET

được chia ra làm hai loại là MOSFET kênh n và MOSFET kênh p. MOSFET

kênh n có cực nguồn và máng được pha tạp nồng độ cao với chất bán dẫn loại

n và thân được pha tạp loại p nồng độ thấp. Ngược lại, MOSFET kênh p có

cực nguồn và máng được pha tạp nồng độ cao với chất bán dẫn loại p và thân

được pha tạp loại n nồng độ thấp.

Đối với MOSFET kênh n, khi đặt điện thế dương vào điện cực cổng, trong

lớp oxit sẽ xuất hiện một điện trường thẳng đứng, điện trường này xuyên qua

lớp bán dẫn và nếu điện trường đủ lớn thì dưới lớp oxit sẽ xuất hiện một lớp

điện tử gọi là vùng kênh. Khi đặt điện áp giữa cực máng và cực nguồn thì lớp

điện tử sẽ chuyển động từ nguồn qua kênh đến máng. Đối với MOSFET kênh

p thì ngược lại, dòng dịch chuyển là lỗ trống. Vậy hoạt động của MOSFET cơ

bản là điện thế qua hai điện cực cổng và điện cực nguồn điều khiển dòng chạy

qua điện cực máng. MOSFET hoạt động dựa trên cơ chế khuếch tán nhiệt qua

hàng rào thế. Ở trạng thái tắt, rào thế nhiệt cao nên các điện tử không thể chảy

từ nguồn đến máng. Ở trạng thái mở, cực cổng điều khiển lên vùng kênh làm

hạ thấp rào thế nhiệt nên cho phép điện tử di chuyển tạo ra dòng điện.

MOSFET được chế tạo đơn giản. Vật liệu ban đầu tạo ra MOSFET kênh n

là một wafer được pha tạp nhẹ loại p. Màng điôxit silic được phát triển và

màng nitrit silic được lắng đọng trên bề mặt của thân MOSFET. Sau đó boron

được cấy qua màng điôxit silic và màng nitrit silic vào nền silic để tạo nên

mặt pha tạp loại p với nồng độ cao. Sau quá trình ăn mòn nitrit silic sẽ tạo ra

vùng kênh và lớp oxit. Loại bỏ lớp oxit và cấy lớp ôxit cổng trên bề mặt vùng

kênh (tùy theo linh kiện có thể cấy nguyên tử Boron hoặc nguyên tử Arsen

vào vùng kênh). Sau đó tạo một lớp polysilic pha tạp nồng độ cao nhờ khuếch

tán hoặc nuôi cấy ion. Tiếp theo, tạo khung cho cổng nhờ in quang và cấy các

nguyên tử Arsen để tạo thành vùng nguồn và máng. Và cuối cùng là kim loại

hóa, oxit được pha tạp photpho được lắng đọng trên toàn bộ wafer để bảo vệ

bề mặt linh kiện [2].

Công nghệ MOS (Complementary Metal-Oxide-Semiconductor (CMOS))

đã góp phần phát triển các ngành công nghệp khác trong đó đặc biệt là ngành

10

công nghệ thông tin. Với sự phát triển của ngành công nghệ thông tin hiện

nay đặc biệt là các thiết bị di động đòi hỏi ngày càng nhỏ, sự tiêu hao năng

lượng thấp, tốc độ xử lý ngày càng nhanh, thiết bị ngày càng nhiều chức năng,

độ bảo mật ngày càng cao… Vì thế yêu cầu đặt ra là cần tích hợp rất nhiều

linh kiện điện tử trên vi mạch nhất định. Sự thu nhỏ của các linh kiện điện tử

đạt được do sự giảm kích thước của các MOSFET. Do MOSFET hoạt động

dựa trên cơ chế khuếch tán nhiệt nên độ dốc dưới ngưỡng (subthreshold

swing (SS)) tối thiểu bị giới hạn ở mức 60 mV/decade ở nhiệt độ phòng [3].

Vậy nên, sự giảm kích thước của MOSFET càng nhỏ sẽ làm tăng dòng rò do

hiệu ứng kênh ngắn và giảm điện áp cung cấp sẽ hạn chế tốc độ làm việc của

mạch điện tử. Giới hạn vật lý của độ dốc dưới ngưỡng đối với MOSFET

truyền thống trở thành vấn đề hạn chế khi đáp ứng các yêu cầu của mạch tích

hợp trong tương lai.

Để giải quyết những vấn đề mà MOSFET truyền thống không thể giải

quyết được thì việc nghiên cứu các linh kiện mới với cơ chế hoạt động mới có

thể thay thế MOSFET ở những kích thước nhỏ hơn là việc cấp thiết. Các

nghiên cứu đã tiến hành trên các linh kiện với các pha tạp và vật liệu khác

nhau đã dẫn đến sự ra đời của các transistor hiệu ứng xuyên hầm (tunnel

field-effect transistor (TFET)).

1.2. TRANSISTOR HIỆU ỨNG TRƯỜNG XUYÊN HẦM

MOSFET truyền thống là nền tảng trong các mạch tích hợp nhờ khả năng

ngày càng thu nhỏ kích thước của nó. Vì vậy, số lượng các transistor ngày

càng nhiều được tích hợp trên một vi mạch nhất định. Tuy nhiên, MOSFET

chịu giới hạn vật lý của độ dốc dưới ngưỡng 60 mV/decade ở nhiệt độ phòng

do nó hoạt động dựa trên cơ chế khuếch tán nhiệt. Vậy nên MOSFET bị hạn

chế khả năng thu nhỏ đến một kích thước nhất định. Khi đến một kích thước

giới hạn, việc thu nhỏ sẽ không thể thực hiện được nữa, nên dẫn đến việc

giảm điện thế nguồn cung cấp không thể thực hiện và giới hạn khả năng giảm

công suất tiêu thụ của thiết bị. Việc ứng dụng của MOSFET trong các mạch

tích hợp trong ngày càng bị hạn chế. Các nghiên cứu về giảm độ dốc dưới

ngưỡng tối thiểu của MOSFET xuống dưới 60 mV/decade đã được các nhà

11

nghiên cứu quan tâm. Thiết kế transistor trường kim loại-oxit-bán dẫn va

chạm ion hóa (ionization metal-oxide-semiconductor field-effect transistor

(IMOS)) được đề xuất. IMOS đã cho thấy có thể giảm độ dốc dưới ngưỡng

xuống dưới 60 mV/decade ở nhiệt độ phòng nhưng nó gặp phải nhiều vấn đề

bất lợi về cơ chế hoạt động. Trong quá trình hoạt động của IMOS điện thế cực

máng phải giữ ở mức cao, dẫn đến dòng điện tử trong IMOS nóng lên làm

phá hủy cấu trúc cổng oxit [4]. Từ đó cho thấy độ tin cậy của IMOS không

cao nên không thể sử dụng rộng rãi ở các mạch tích hợp trong tương lai.

(a)

(b)

Hình 1.2. Phác họa cấu trúc của TFET (a) loại n và (b) loại p.

12

Trước tình hình đó, đòi hỏi cần có một thiết bị mới với cơ chế hoạt động mới

để đáp ứng sự phát triển của khoa học kỹ thuật trong giai đoạn này. Các nhà

nghiên cứu đã bắt đầu tìm ra các transistor hoạt động theo cơ chế khác với

MOSFET nhưng vẫn dựa trên nền cấu tạo của MOSFET để nghiên cứu nên

các transistor này.

Năm 1992 Tetsuya Baba giới thiệu về transistor xuyên hầm bề mặt

(surface-tunnel-transistor (STT)) đây là loại linh kiện điện tử xuyên hầm đầu

tiên, được chế tạo bằng cách sử dụng một lớp chuyển tiếp GaAs/AlGaAs để

nghiên cứu đặc điểm cơ bản của linh kiện mới này [5]. Về cơ bản cấu trúc và

cơ chế hoạt động của TFET gần giống như MOSFET. Cấu trúc của TFET

cũng có 3 điện cực như hình 1.2 gồm cực cổng (Gate-G); cực nguồn (Source-

S); cực máng (Drain-D). Điểm khác nhau trong cấu tạo TFET và MOSFET là

trong TFET cực nguồn và cực máng được pha tạp khác loại với nồng độ cao

và thân được pha tạp với nồng độ thấp hơn. TFET được chia làm hai loại là

TFET kênh n và TFET kênh p. TFET được gọi là kênh n hay kênh p là do hạt

tải điện đa số ở khu vực kênh. TFET kênh n có cực máng pha tạp loại n, cực

nguồn pha tạp loại p, hạt tải điện đa số trong kênh là electron. Với TFET kênh

p có cực máng pha tạp loại p, cực nguồn pha tạp loại n và hạt tải điện đa số

trong kênh là lỗ trống. Đồng thời, sự khác biệt lớn của TFET và MOSFET là

do cơ chế vận chuyển hạt dẫn cơ bản. MOSFET hoạt động theo cơ chế khuếch

tán nhiệt, còn TFET hoạt động dựa trên cơ chế xuyên hầm qua vùng cấm để

tạo ra dòng tải điện. Trong TFET các electron từ vùng hóa trị thực hiện quá

trình xuyên hầm qua vùng cấm của chất bán dẫn để trở thành electron tự do

trong vùng dẫn. Ở trạng thái tắt, rào thế xuyên hầm giữa nguồn và kênh rất

lớn nên quá trình xuyên hầm không xảy ra. Ở trạng thái mở, khi điện thế cổng

vượt quá điện thế ngưỡng, rào thế giữa kênh và nguồn được thu hẹp lại cho

phép tạo ra một dòng xuyên hầm đáng kể [6].

TFET có thể thay thế MOSFET trong các mạch tích hợp công suất lớn vì

độ dốc dưới ngưỡng của nó nhỏ hơn nhiều so với giới hạn độ dốc dưới

ngưỡng 60 mV/decade ở nhiệt độ phòng của MOSFET được minh họa trong

hình

13

1.3 [7, 8], do TFET hoạt động theo cơ chế xuyên hầm qua vùng cấm (band-

to-band-tunneling (BTBT)). Cơ chế này giúp cho TFET có dòng rò (leakage

current) thấp hơn MOSFET vì TFET hoạt động ở trạng thái phân cực ngược

với cổng điện môi điều khiển dòng xuyên hầm nằm trên vùng bán dẫn nội.

Nhưng nhược điểm lớn nhất của TFET là dòng mở trong nó lại thấp hơn

nhiều so với MOSFET. Do dòng mở thấp làm cho việc ứng dụng TFET vào

trong các mạch tích hợp thực tế trở nên khó khăn. Vì vậy, việc tăng dòng điện

mở trong TFET để đạt được dòng mở cao phù hợp với yêu cầu kỹ thuật của

từng giai đoạn phát triển công nghệ xã hội luôn là vấn đề hấp dẫn nhất từ các

thập kỷ qua. Với mục đích đó, nhiều kỹ thuật tiên tiến đã được đề xuất để

tăng dòng điện mở trong TFET. Do dòng xuyên hầm trong TFET được quyết

định bởi xác suất xuyên hầm và diện tích xuyên hầm nên các kỹ thuật phải

thay đổi ít nhất một trong ba tham số là độ cao, độ rộng hàng rào và diện tích

xuyên hầm. Các kỹ thuật tiên tiến đưa ra với mục đích làm giảm hàng rào

xuyên hầm hoặc tăng diện tích xuyên hầm, hay có thể thay đổi cả hai yếu tố

đó trong TFET được nghiên cứu dựa trên cả cấu trúc và vật liệu linh kiện.

Hình 1.3. Minh họa đặc tính dòng thế cho thấy độ dốc dưới ngưỡng của

TFET nhỏ hơn độ dốc dưới ngưỡng của MOSFET

14

Khi giảm độ rộng vùng cấm thì xác suất xuyên hầm được tăng theo cấp số

nhân bởi vì độ rộng vùng cấm được coi là chiều cao rào cản tại lớp chuyển

tiếp. Vậy nên, vật liệu vùng cấm thấp đã sớm được đề xuất để tăng dòng dẫn

của các TFET [9, 10]. Mặc dù việc sử dụng vật liệu có vùng cấm thấp được

biết đến như một trong những phương pháp hiệu quả nhất để tăng dòng điện

mở nhưng nó cũng đòi hỏi phải kết hợp với các kỹ thuật cấu trúc để tiếp tục

tối đa dòng mở.

Các nhà nghiên cứu đã thay đổi cấu trúc cổng của TFET từ đơn cổng sang

lưỡng cổng và đa cổng. Khi tăng số lượng cổng thì vùng kênh sẽ được phát

triển mạnh hơn do đó dòng xuyên hầm sẽ tăng lên. Chẳng hạn như, khi

chuyển từ cấu trúc đơn cổng sang cấu trúc lưỡng cổng thì vùng kênh sẽ được

hình thành gấp đôi. Do đó diện tích tiếp xúc giữa cổng và kênh sẽ tăng lên,

nên chiều dài cổng tăng. Như vậy dòng xuyên hầm trong TFET được điều

khiển bởi điện áp cổng mạnh hơn khi tăng số lượng cổng trong TFET [11,

12]. Bên cạnh đó, cấu trúc hình học cực cổng của TFET thay đổi thì dòng mở

trong TFET cũng sẽ thay đổi. Nếu cực cổng của TFET có dạng hình chữ U,

chiều dài cổng sẽ tăng lên so với cấu trúc TFET đặc trưng, do đó diện tích

tiếp xúc giữa cực cổng và vùng kênh lớn hơn. Khi đó cổng sẽ điều khiển được

dòng chạy qua kênh [13]. Ngoài ra, cổng còn được thiết kết và khảo sát dưới

dạng chữ L [14], … Vậy việc kết hợp giữa hình dạng và cấu trúc cực cổng

của TFET đã làm tăng dòng mở trong TFET đáng kể. Vì cực cổng điều khiển

tính chất điện của vùng kênh gián tiếp thông qua lớp ô-xít cổng nên làm tăng

dòng mở cho TFET. Việc tăng cường dòng mở cho TFET không chỉ được

nghiên cứu cho cực cổng mà còn được nghiên cứu trong vùng kênh. Nếu hình

dạng kênh của TFET được thay đổi (TFET có kênh hình chữ U, TFET có

kênh hình chữ L, …) thì bề rộng vùng xuyên hầm được mở rộng hơn so với

cấu trúc TFET đặc trưng. Do đó, xác suất xuyên hầm qua vùng cấm sẽ tăng

dẫn đến tốc độ xuyên hầm xảy ra nhanh hơn và dòng mở trong TFET tăng

lên. Đồng thời, dòng rò trong TFET cũng được triệt tiêu do chiều dài kênh

tăng [15]. Mặc khác, dòng mở trong TFET là dòng xuyên hầm từ nguồn qua

kênh đến máng. Vì thế, người ta cũng đã nghiên cứu cấu trúc TFET với hai

khu vực nguồn nằm đối xứng qua cực cổng [16] và cũng đã nghiên cứu sự kết

15

hợp giữa hai vùng nguồn vào TFET có cổng chữ U [17]. Các cấu trúc này sẽ

cải thiện diện tích xuyên hầm và nó cũng làm gia tăng số lượng hạt dẫn trong

kênh do đó dòng chảy trong máng sẽ được tăng cường. Để tăng dòng mở

trong TFET, người ta cũng đã nghiên cứu TFET với cấu trúc dị chất. Với linh

kiện TFET, dòng xuyên hầm không chỉ xảy ra tại chuyển tiếp nguồn-kênh mà

còn xảy ra tại chuyển tiếp máng-kênh. Trong đó, dòng mở được xác định tại

chuyển tiếp nguồn-kênh còn dòng lưỡng cực được xác định tại chuyển tiếp

máng-kênh. Sử dụng vật liệu có hằng số điện môi cao ở cực cổng sẽ giúp tăng

cường sự điều khiển của cổng lên vùng kênh làm tăng dòng xuyên hầm. Vì

vậy, vật liệu điện môi cao giúp tăng dòng mở tại chuyển tiếp nguồn-kênh

nhưng đó cũng là lý do khiến dòng lưỡng cực tại chuyển tiếp máng-kênh tăng

theo. Do đó, muốn giảm dòng lưỡng cực ta buộc phải sử dụng vật liệu có

hằng số điện môi thấp ở cực cổng. Đây chính là ý tưởng dẫn đến sự ra đời của

linh kiện TFET dị cấu trúc. Trong đó, cực cổng sẽ được làm từ hai hoặc ba

vật liệu trở lên sao cho phía bên nguồn phải dùng vật liệu có điện môi cao và

phía bên máng dùng vật liệu có điện môi thấp (đối với TFET loại n) nhằm

giảm dòng rò và tăng dòng mở. Do đó tỷ số dòng mở/dòng tắt (ION/IOFF) cao

hơn. Đồng thời, khi sử dụng chất bán dẫn hỗn hợp giữa Silic và Germanium

với tỉ lệ thích hợp và các chất thuộc nhóm III-V trong khu vực nguồn hoặc

khu vực máng của TFET cũng có thể mang lại tỷ số ION/IOFF cao [18, 19].

Ngoài ra còn nhiều nghiên cứu khác liên quan đến cấu trúc đã được đề xuất để

tăng dòng mở như xuyên hầm đường [20, 21], thân mỏng [22], chồng

phủ/khoảng hụt ở cực nguồn máng [23, 24], … Một số nghiên cứu khác cũng

đã cho thấy khi thu nhỏ TFET xuống dưới 10 nm thì dòng mở của linh kiện

vẫn có thể được tăng cường và không chịu ảnh hưởng bởi hiệu ứng kênh ngắn

[25].

Tuy dòng mở của TFET đã được cải thiện đáng kể, nhưng sự phát triển

của khoa học kỹ thuật ngày càng tiên tiến. Các vi mạch điện tử ngày càng

nhỏ, vì thế các linh kiện điện tử cũng phải tinh vi hơn. Vấn đề đặt ra lúc này

là kích thước của các linh kiện phải được thu nhỏ nhưng hiệu suất phải cao.

16

1.3. TFET CÓ CẤU TRÚC PHA TẠP ĐỐI XỨNG

TFET hoạt động theo cơ chế xuyên hầm qua vùng cấm nên trong TFET

tồn tại cả dòng từ nguồn đến kênh và dòng từ máng đến kênh. Dòng mở trong

TFET chỉ là dòng từ nguồn đến kênh còn dòng từ máng đến kênh là dòng rò

không mong muốn. Trong khi đó, dòng mở trong MOSFET được xác định

theo cả hai chiều. Vậy nên dòng mở trong TFET thấp hơn nhiều so với

MOSFET. Nhiều kỹ thuật đã được đề xuất để tăng dòng mở như kết hợp giữa

sử dụng vật liệu vùng cấm thấp và thay đổi cấu trúc như cấu trúc lưỡng cổng,

xuyên hầm đường, dị cấu trúc, thân mỏng, hình dạng chữ U và chữ L, chồng

phủ/khoảng hụt ở cực nguồn máng, …. (đã phân tích ở phần 1.2). Tuy nhiên,

tất cả các cấu trúc linh kiện trên đều dựa trên kỹ thuật pha tạp không đối

xứng, gây ra sự phức tạp trong thiết kế và chế tạo các linh kiện. Để không gặp

phải vấn đề về pha tạp bất đối xứng và độ dốc giữa các lớp chuyển tiếp, TFET

không có chuyển tiếp pha tạp được giới thiệu [26]. Trong TFET này toàn bộ

linh kiện sẽ được pha tạp cùng loại, tức là không có lớp chuyển tiếp khi pha

tạp. Tuy nhiên, một cấu trúc pha tạp không chuyển tiếp cần một cổng phụ để

chuyển đổi loại pha tạp trong cực nguồn. Hơn nữa, dòng điện của các TFET

không chuyển tiếp thấp hơn rất nhiều so với dòng điện của các TFET thông

thường. Vì sự tồn tại của một khoảng cách bắt buộc giữa cổng chính và cổng

phụ làm hạn chế việc thu hẹp chiều rộng xuyên hầm ở trạng thái mở. Gần đây,

p- Si-pad

Substrate

BOX

Source

p+ (Ge)

Drain

p+ (Ge)Channel

n+ (Si)

Gate

Hình 1.4. Phác họa cấu trúc của TFET có cấu trúc pha tạp đối xứng (STFET).

17

TFET dựa trên kỹ thuật pha tạp đối xứng đã được đề xuất để đạt được dòng

mở giống như MOSFET [11]. Dòng xuyên hầm trong TFET pha tạp đối xứng

không di chuyển trực tiếp qua cực máng mà thông qua một miếng đệm pha

tạp nhẹ bên dưới và hoạt động như một vùng máng thực sự. Nói cách khác,

vùng máng giả trong TFET đối xứng đóng vai trò như nguồn thứ hai để tạo ra

TFET hai vùng nguồn và do đó dòng mở trong linh kiện này được cải thiện.

TFET hai vùng nguồn này có thể được phân loại thành cấu trúc chữ U và dựa

trên xuyên hầm đường.

Cấu trúc của TFET pha tạp đối xứng (Symmetric TFET (STFET)) giống

với cấu trúc của TFET thông thường như được phác họa trong hình 1.4. Cấu

trúc của TFET pha tạp đối xứng cũng gồm có 3 điện cực: Cực cổng (Gate-G);

cực nguồn (Source-S); cực máng (Drain-D). Trong đó, TFET có cấu trúc pha

tạp đối xứng có vùng kênh (Si) được pha tạp loại n. Vùng nguồn và máng

nằm đối xứng qua kênh và pha tạp cùng loại p với nồng độ cao. Vùng Si-pad

dày 5 nm được pha tạp loại p với nồng độ thấp. Do chiều cao rào cản của lớp

Si-pad mỏng nằm trên lớp BOX (buried oxide) ở phía máng thấp hơn so với

phía nguồn nên khi có dòng các electron chạy từ nguồn qua các vùng kênh về

phía Si-pad bên phía máng và không có dòng hướng về nguồn. Dòng điện

trong TFET được tạo ra từ điểm tiếp xúc giữa máng với lớp Si-pad đến điểm

tiếp xúc giữa nguồn với lớp Si-pad. Dòng điện chạy theo chiều nào là do cách

đặt điện áp tham chiếu và điện áp đầu ra đối với các cực của TFET. Vì TFET

có cấu trúc pha tạp đối xứng nên dòng có thể truyền theo hai chiều giống như

MOSFET. Điều này đem lại kết quả dòng mở trong TFET có cấu trúc pha tạp

đối xứng đã được cải thiện đáng kể. Đồng thời, TFET này cũng hoạt động

theo cơ chế xuyên hầm qua vùng cấm nên độ dốc dưới ngưỡng của nó nhỏ

hơn 60 mV/decade [11]. Cũng giống như TFET thông thường, nhiều nghiên

cứu khác liên quan đến cấu trúc đã được đề xuất để tăng dòng mở như lưỡng

cổng [12], cấu trúc TFET đối xứng có cổng chữ U (Symmetric U-Shaped

Gate TFET (SUTFET)) [13].

Đối với SUTFET, cực nguồn và máng được pha tạp loại p với nồng độ

cao và đặt đối xứng về hai bên cực cổng. Hốc pha tạp (pocket) được pha tạp

18

loại n với nồng độ cao và được chèn dọc theo hai bên của cực cổng. Khi đó

hoạt động của kênh sẽ đạt hiệu quả hơn. Với cực cổng hình chữ U, độ dài

kênh của SUTFET lớn nên hiệu ứng kênh ngắn của nó có thể bị triệt tiêu. Do

đó việc thu nhỏ đối với SUTFET có thể thực hiện thuận lợi hơn và dòng mở

trong SUTFET được tăng cao hơn so với TFET thông thường. SUTFET đã

được thu nhỏ đến kích thước nano. Tuy nhiên, SUTFET có thể đáp ứng về

việc thu nhỏ kích thước linh kiện nhưng dòng rò cao trong SUTFET lại gây ra

sự tỏa nhiệt. Vì thế SUTFET bị hạn chế ứng dụng trong các mạch kỹ thuật số.

Trên nền tảng của SUTFET, người ta đã nghiên cứu cách làm giảm dòng rò

để SUTFET có thể ứng dụng tốt hơn trong các mạch kỹ thuật số. Do đó, muốn

giảm dòng rò người ta sử dụng kỹ thuật dị cấu trúc như được sử dụng trong

TFET thông thường. Kỹ thuật dị cấu trúc chính là sự kết hợp giữa các chất

điện môi cao và các chất điện môi thấp trong SUTFET để giảm dòng rò và

tăng dòng mở. Vì vậy, dị cấu trúc cổng hình chữ U trong TFET pha tạp đối

xứng (Hetero-Gate-Dielectric SUTFET (HGD-SUTFET)) đã được đề xuất.

HGD-SUTFET là cấu trúc hình thành dựa trên sự kết hợp giữa SUTFET và

các chất điện môi cổng. Trong cấu trúc của HGD-SUTFET, chất điện môi cao

TiO2 được đặt gần phía nguồn của cực cổng và chất điện môi thấp SiO2 được

đạt gần cực máng của cực cổng. Sự kết hợp này cho thấy độ rộng vùng cấm sẽ

bị giảm, khả năng xuyên hầm qua vùng cấm cao hơn. Do đó dòng mở cao hơn

và độ dốc dưới ngưỡng đạt giá trị thấp hơn [27].

Mặc dù các TFET pha tạp đối xứng đã được đề xuất có thể cải thiện được

dòng mở và kích thước linh kiện, nhưng cấu trúc TFET vẫn còn phức tạp

trong thiết kế và chế tạo linh kiện. Trong chương 3 của luận văn này, chúng ta

sẽ đi nghiên cứu vật lý linh kiện của TFET pha tạp đối xứng có cấu trúc đơn

giản hơn nhưng vẫn bảo tồn các ưu điểm của TFET pha tạp đối xứng trên.

19

CHƯƠNG 2. MÔ HÌNH VẬT LÝ VÀ PHẦN MỀM MÔ PHỎNG

Cơ chế phát xạ nhiệt ở MOSFET dẫn đến giới hạn tối thiểu về độ dốc

dưới ngưỡng 60 mV/decade ở nhiệt độ phòng. Trong khi đó, cơ chế xuyên

hầm qua vùng cấm được sử dụng trong cấu trúc p-i-n của TFET đã được

chứng minh cho độ dốc dưới ngưỡng thấp hơn 60 mV/decade. Nhưng phân

tích ở chương 1 cho thấy dòng mở trong TFET rất nhỏ. Trong khi đó, dòng

dẫn ở TFET phụ thuộc vào xác suất xuyên hầm của các electron qua vùng

cấm chất bán dẫn. Vậy nên, nghiên cứu về hiện tượng xuyên hầm sẽ giúp cho

việc nâng cao dòng mở cho TFET. Do đó, xuyên hầm qua vùng cấm là một cơ

chế đã được nhiều nhà khoa học quan tâm và nghiên cứu. Trong chương này,

luận văn sẽ tìm hiểu về cơ chế xuyên hầm qua vùng cấm đồng thời giới thiệu

về mô hình hai vùng năng lượng của Kane trong việc tính xác suất xuyên

hầm. Ngoài ra, ở chương này luận văn cũng giới thiệu về phần mềm mô

phỏng hai chiều MEDICI được sử dụng để nghiên cứu các mẫu linh kiện

TFET được tìm hiểu trong luận văn.

2.1 MÔ HÌNH XUYÊN HẦM QUA VÙNG CẤM CỦA KANE

2.1.1 Cơ chế xuyên hầm qua vùng cấm

Theo cơ học cổ điển, xuyên hầm là một hiện tượng cơ học lượng tử trong

đó một hạt có xác suất qua các hàng rào thế. Xuyên hầm bắt nguồn trực tiếp

từ lưỡng tính sóng hạt. Trong bức tranh cơ học lượng tử, các electron trong

vùng hóa trị thực hiện quá trình xuyên hầm qua vùng cấm để trở thành các

electron tự do trong vùng dẫn. Độ rộng vùng cấm giữa vùng hóa trị và vùng

dẫn đặc trưng cho thuộc tính của chất bán dẫn. Chất bán dẫn được chia làm

hai loại là chất bán dẫn có vùng cấm trực tiếp và chất bán dẫn có vùng cấm

gián tiếp.

Hình 2.1(a) phác họa giản đồ năng lượng gần mức Fermi đối với chất bán

dẫn có vùng cấm trực tiếp. Quan sát hình 2.1(a), ta thấy xung lượng và năng

lượng vuông góc với phương xuyên hầm của các electron sẽ được bảo toàn vì

không xảy ra quá trình phát xạ hay hấp thụ phonon trung gian. Tức là, xung

lượng và năng lượng của các electron ở trạng thái đầu cũng bằng xung lượng

20

và năng lượng của các electron ở trạng thái cuối. Hệ số truyền qua được định

nghĩa là số trạng thái vùng dẫn khả dĩ mà electron hóa trị truyền tới, với

xuyên hầm trực tiếp hệ số truyền qua ird

TF có giá trị bằng 1. Khi các electron

xuyên hầm qua chất bán dẫn có vùng cấm gián tiếp phải trải qua quá trình

phát xạ hay hấp thụ các phonon dao động mạng tinh thể trước khi hoàn thành

quá trình xuyên hầm qua vùng cấm. Do đó hình 2.1(b) hiển thị thành phần

(a)

(b)

Hình 2.1. Giản đồ năng lượng gần mức Fermi cho chất bán dẫn (a) có vùng

cấm trực tiếp và (b) có vùng cấm gián tiếp.

21

xung lượng vuông góc bị thay đổi so với trạng thái ban đầu trước khi thực

hiện quá trình xuyên hầm, hệ số truyền qua ird

TF luôn lớn hơn 1. Nếu với

cùng độ rộng vùng cấm, tốc độ xuyên hầm của electron trong quá trình xuyên

hầm trực tiếp sẽ lớn hơn nhiều so với quá trình xuyên hầm gián tiếp vì nó

không phải trải qua các quá trình tương tác với phonon.

Mô hình đơn giản giải thích quá trình xuyên hầm được tìm thấy bằng cách

giải phương trình Schrodinger cho một electron chuyển động theo một chiều

qua một hàng rào hình chữ nhật thể hiện trong hình 2.2(a)

2 2

2

0

( ) ( ) ( ) ( )2

dx V x x E x

m dx (2.1)

Với m0 là khối lượng hạt electron.

0

0 0

( ) 0

0

tun

tun

if x

V x V if x l

if l x

Các giải pháp cho phương trình Schrodinger cung cấp các hàm riêng và giá trị

riêng năng lượng cho điện thế đồng nhất là song phẳng có dạng exp( )ikx . Giải

pháp cho phương trình Schrodinger với rào thế hình chữ nhật được đưa ra

0

2

2m Ek và

0 0

2

2 ( )m V Ek

Xác suất xuyên hầm bằng tỉ lệ của dòng truyền qua và dòng tới

2

2

T

TT

II I

c vJP

J c v (2.2)

Với vT, vI là vận tốc sóng truyền đi và vận tốc sóng tới.

Trường hợp hàng rào thế hình chữ nhật, vận tốc sống truyền đi và sóng tới

như nhau 0

I T

kv v

m . Hệ số truyền đi được tính bởi:

22

2 210

0

sinh( )(1 )

4 ( )tunV kl

PE V E

(2.3)

ltun

Uo

U(eV)

0

TR

x

(a)

U(eV)

0

TR

x

(b)

Hình 2.2. Quá trình xuyên hầm của một electron qua hàng rào thế (a) hình

chữ nhật và (b) không phải hình chữ nhật.

23

Khi ltun rất lớn và E<<V0, ta có công thức gần đúng:

20

2

0

4 ( )( ) tunklE V E

P eV

(2.4)

Khi E = V0/2, xác suất xuyên hầm đạt giá trị 2 tunklP e

Phương trình (2.4) cho thấy, trong cơ học lượng tử có một xác suất nhỏ nhưng

hữu hạn để truyền qua rào chắn ngay cả khi năng lượng của dòng truyền tới

không thể vượt quá chiều cao của hàng rào cản. Quá trình xuyên hầm không

làm thay đổi rào cản và việc xuyên hầm không gây ra bất kỳ thiệt hại nào.

Electron thứ 2 sẽ có xác suất xuyên hầm giống như electron thứ nhất.

Trong thực tế, rào chắn xuyên hầm không phải là hình chữ nhật như được

phác họa trong hình 2.2(b). Để tính xác suất xuyên hầm một cách gần đúng

người ta dùng phép tính xấp xỉ Wentzel-Kramer-Brillouin (WKB). Trong

phép tính gần đúng WKB, xác suất xuyên hầm được xác định bởi:

exp( 2 ( ) )b

a

P K x dx (2.5)

Ở đây vecto sóng cho bởi:

*

2

2( ) ( ) ( ( ) )

mK x ik x V x E

*

2

2( ) ( ( ))

mk x E V x

(2.6)

Trong đó: là hằng số Planck rút gọn; m* là khối lượng hiệu dụng. Trong

phép tính gần đúng WKB, hàm sóng được xác định bởi:

0

( ) exp( ' ( '))x

x dx k x (2.7)

Thay vào phương trình Schrodinger ta được:

24

2 2 2

0 0

( ) ( ) ( )( )

2 2

k x k x dk xV x E

m m dx (2.8)

Bằng cách sử dụng công thức kết nối và biểu diễn dạng hàm thế dưới

dạng parabol cho phép ta tính xác suất xuyên hầm qua biểu thức sau:

*1/2 3/2

3/2

2exp exp

2

Em EP

q E

(2.9)

Trong đó:

2 2 2

*

( )

2

y zk kE

m

;

1/2

*1/2 1/2

2

g

qE

m E

(2.10)

Với Eg là độ rộng vùng cấm bán dẫn; là điện trường của chuyển tiếp; q là

điện tích nguyên tố; E là năng lượng electron; E là năng lượng vuông góc; ky,

kz là các thành phần của vecto sóng theo hướng y, z.

Các quá trình trên chỉ đúng cho quá trình xuyên hầm trực tiếp từ vùng hóa

trị sang vùng dẫn. Mẫu WKB không thể áp dụng cho các bán dẫn xuyên hầm

gián tiếp nhưng đóng vai trò quan trọng như silic, gemanium và các hợp chất

của chúng.

2.1.2. Mô hình Kane cho xuyên hầm qua vùng cấm

Năm 1959 E. O. Kane phát triển mô hình cho xuyên hầm qua vùng cấm

[28], đây là một trong những mô hình được sử dụng phổ biến và lâu đời nhất

để tính tốc độ xuyên hầm cho các TFET.

Vì chất bán dẫn là một chất rắn tinh thể tuần hoàn nên các nguyên tử của

tinh thể tạo ra thế tuần hoàn Vlat với chu kỳ giống như chu kỳ tuần hoàn của

tinh thể. Thay Vlat vào phương trình Schrodinger độc lập thời gian ta được:

2 2

22lat nV E

m x

(2.11)

25

Lưu ý rằng trong phương trình đã thêm chỉ số n vào năng lượng bởi vì các

vùng năng lượng khác nhau trong tinh thể tương ứng với các mức năng lượng

khác nhau. Trong vật lý chất rắn, nghiệm của phương trình trên được gọi là

hàm Bloch ( )nk x có dạng:

( ) ( )ikx

nk nkx e u x (2.12)

Trong đó ( )nku x là hàm tuần hoàn Bloch. Chỉ số dưới n trong hàm Bloch cho

biết vùng năng lượng thứ n, nghĩa là năng lượng của nó là En và k là vectơ

sóng. Tổng quát một hàm sóng được viết dưới dạng:

( ) ( )n nka k x (2.13)

Trong đó ( )na k là hệ số biểu diễn trạng thái của các vùng năng lượng trong

tinh thể.

Đầu tiên hàm thế V(x) trong phương trình Schrodinger sẽ được biểu diễn

là tổng của thế tuần hoàn trong tinh thể Vlat và điện thế phân cực áp vào Vext.

Giả thiết rằng điện thế phân cực tạo ra điện trường đều trong tinh thể. Vì

điện thế phân cực là hầm của điện trường ( extV q x ), ta có thể viết phương

trình độc lập thời gian như sau:

2 2

2( )

2lat nV q x E

m x

(2.14)

Chuyển phương trình Schrodinger từ dạng không gian sang biểu diễn dưới

dạng xung lượng tinh thể bằng cách sử dụng các hàm Bloch. Sự biểu diễn

xung lượng tinh thể chỉ đơn giản là một dạng của phương trình Schrodinger

mà không có sự phụ thuộc không gian. Trong biểu diễn này, mọi toán tử và

hàm sóng trong phương trình của Schrodinger được viết như một sự kết hợp

của hàm Bloch. Thay phương trình (2.13) vào phương trình Schrodinger

(2.14) ta được:

26

2 2

,

, , ,2( ) ( ) ( )

2

n k

n lat n k n n k n n n ka k V a k q x a k Em x

(2.15)

Bằng cách so sánh phương trình (2.15) với phương trình (2.11) ta có thể quan

sát thấy thành phần trong dấu ngoặc của phương trình trên là năng lượng của

vùng thứ n. Thay phương trình (2.11) vào phương trình trên (2.15) ta được:

( ) ( ) ( )n n n na k E a k q x a k E (2.16)

Lưu ý rằng trong phương trình trên: En tương ứng với năng lượng của tinh thể

và E tương ứng với tổng năng lượng của electron. Sau đó, Kane đã viết

phương trình Schrodinger độc lập thời gian trong khuôn khổ mô hình hai

vùng năng lượng với điện trường đều như sau:

' '( ) ( ) ( ) 0n n nn n

x

E k iq E a k q X a kk

(2.17)

Trong đó n và n’ là chỉ số các vùng năng lượng khác nhau, yếu tố ma trận liên

vùng:

*

' 'nn nk n k

x

X i u u drk

(2.18)

Xác suất cho mỗi đơn vị thời gian dịch chuyển từ vùng n đến vùng n’ cho bởi

biểu thức:

2

' ' '

2( ) ( ) ( ) ( )n n n nn n ea k q X k a k E

(2.19)

Trong đó:

( )2

Eq

(2.20)

Với là độ rộng của vùng Brillouin theo hướng x

27

Bỏ qua các số hạng liên vùng trong công thức (2.17) thì có thể giải ra hàm

sóng không nhiễu loạn trong không gian xung lượng tinh thể như sau:

(1)

1/2

0

1( ) exp ( ') ' ( ) ( )

xk

n n y yo z zo

ia k E E k dk k k k k

F

(2.21)

Bằng cách áp dụng kỹ thuật tương tự như phương pháp pha tĩnh trong mặt

phẳng phức, lời giải của Kane cho các yếu tố ma trận chuyển dịch được viết

như sau:

21/2 1/2 1/22

' ' ex ' 1/2( ) ( ) ( ) exp

3 4

r g g

nn n t nn n

r

q m E EM a k qE X k a k

q m

(2.22)

Ở đây 24 ir

g

mE E

h ; iE

là năng lượng vuông góc tại trạng thái đầu

tiên, do năng lượng vuông góc tại trạng thái đầu tiên và trạng thái cuối cùng là

bằng nhau (i fE E E ) khi đó năng lượng vuông góc là bảo toàn; mr là

khối lượng rút gọn được xác định bởi công thức:

1 1 1

rm m m

Với m+ và m- là khối lượng hiệu dụng ở vùng dẫn và vùng hóa trị

Để tính toán xác suất xuyên hầm, chú ý rằng trong điện trường đồng nhất

các electron luân chuyển xung quanh qua vùng Brillouin với thời gian t0:

0tq

(2.23)

Các kết quả trên dành cho xuyên hầm trực tiếp, trong đó electron chuyển từ

vùng hóa trị tới vùng dẫn mà không bất kỳ sự thay đổi nào về xung lượng. Sử

dụng các phương trình (2.19) - (2.23) thì xác suất xuyên hầm trực tiếp cho

bởi:

28

1/2 3/22

ir ' 0 ir

2exp exp

9 2

ir g

d n n d

m E EP t

q E

(2.24)

Trong đó:

2 2 2( )

4

y zi

r

k kE

m

,

ir

1/2 1/2

d

r g

qE

m E

(2.25)

Nếu khối lượng hiệu dụng của vùng hóa trị và vùng dẫn bằng nhau: m+ = m- =

m* thì xác suất xuyên hầm trong mô hình Kane được chấp nhận trong phép

tính gần đúng WKB với hệ số 2

9

. Với xuyên hầm gián tiếp, một phương

pháp tương tự được thực hiện bởi Kane và Keldysh để cho ra kết quả sau:

5/2 1/2 3/21/2 1/2 3/2 2

15/4 1/2 9/4 3/4 1/2

2( ) (1 2 )exp exp

2 3

i fr gc v TA TA

ind ind

r TA g

m Em m N D E EP

q m E q E

(2.26)

Với mc/mv là mật độ trạng thái khối lượng hiệu dụng vùng dẫn/vùng hóa trị;

là mật độ khối lượng; DTA là hàm thế biến thiên của phonon âm học ngang;

1

exp 1TA

TA

N

kT

là số chiếm của phonon âm học ngang và indE cho bởi:

3/2 1/2 1/22

ind

r g

qE

m E

(2.27)

2.1.3. Thông lượng của electron

Thông lượng của electron qua vòng kín có momen xung lượng vuông góc

giữa k và k dk là tích của vận tốc electron trong không gian vecto sóng

vk, diện tích vòng kín, mật độ trạng thái trong không gian vecto sóng ( )k , và

số trạng thái bị chiếm:

2 ( ) ( )F k v cdN v k dk k F F k dk (2.28)

29

Khi đó vận tốc của electron trong không gian vector sóng k có thể biểu diễn

qua biểu thức:

k

dk qv

dt

(2.29)

Và mật độ trạng thái trong không gian vector sóng:

3( )

8

gk

(2.30)

Với g là hệ số suy biến có giá trị bằng 2.

Thông lượng của electron tới có thể được xác định như sau:

22 ( ) ( )

4F k v c v c

gqdN v k dk k F F F F k dk

(2.31)

Sử dụng mối quan hệ giữa năng lượng vuông góc và vector sóng thì:

2 32

irF v c

gqmdN F F dE

(2.32)

Trong đó Fv và Fc là hàm phân bố Fermi-Dirac trong vùng hóa trị và vùng dẫn

2.1.4. Tốc độ xuyên hầm

Tốc độ xuyên hầm qua vùng cấm (G) được xác định bằng tích phân của

thông lượng electron xuyên hầm dNF nhân với xác suất xuyên hầm P và hệ số

truyền qua chính là số trạng thái trống tại vùng dẫn mà electron có thể lấp đầy

từ vùng hóa trị:

F TG dN P F (2.33)

Thay phương trình tính xác suất xuyên hầm, hệ số truyền qua và thông

lượng của electron tới vào phương trình (2.33) ta thu được biểu thức tính tốc

độ xuyên hầm trực tiếp:

30

1/2 3/2

ir

3 ir

2exp exp

18 2

ir gd ir

BTBT v cd

m Egqm EG F F dE

q E

(2.34)

Mặt khác hàm phân bố Fermi-Dirac được cho bằng:

1

1 exp F

FE E

kT

(2.35)

Xét trường hợp hiệu điện thế nguồn cấp lớn hơn 6kT/q thì hàm phân bố

Fermi-Dirac có thể xem là hàm bước Fv-Fc=1 và do đó biểu thức tính tốc độ

xuyên hầm trực tiếp và gián tiếp được biểu diễn lần lượt như sau:

1/2 3/22 1/2 2ir

2 1/2 ir

2exp 1 exp

36 2

r gd erBTBT d

g

m E Egq mG

E q E

(2.36)

5/2 1/2 3/25/2 3/2 2 5/2ind

31/4 5/2 5/2 5/4 7/4

2( ) (1 2 )exp

2 3

1 exp 1 exp

r gc v TA TABTBT

r TA g

fi

ind ind

m Egq m m N DG

m E q

EE

E E

(2.37)

Nếu bỏ qua số hạng hàng mũ rất nhỏ trong dấu ngoặc của biểu thức (2.36) và

(2.37) thì biểu thức tính tốc độ xuyên hầm trong mô hình Kane có thể viết lại

như sau:

3/2

1/2exp

g

BTBT

g

EG A B

E

(2.38)

Eg là vùng cấm của vật liệu, là điện trường phi định xứ dọc theo vùng xuyên

hầm ở các lớp chuyển tiếp

Đối với xuyên hầm trực tiếp 2 và đối với xuyên hầm gián tiếp 2.5 .

Các tham số vật liệu A và B phụ thuộc khối lượng hiệu dụng của electron và

lỗ trống trong chất bán dẫn.

31

Ứng với xuyên hầm trực tiếp các tham số vật liệu được xác định bởi:

2 1/2

ir 236r

d

gq mA

1/2

ir2

rd

mB

q

(2.39)

Ứng với xuyên hầm gián tiếp các tham số vật liệu được xác định bởi:

5/2 3/2 2

31/4 5/2 5/2 5/4

( ) (1 2 )

2c v TA TA

ind

TA g

gq m m N DA

E

5/2 1/2

ind

2

36rm

Bq

(2.38)

Trong luận văn, vật liệu sử dụng gồm cả silicon (Si) và germanium (Ge)

nhằm chứng minh tính khả thi của cấu trúc cho cả vật liệu vùng cấm lớn (Si)

và vật liệu vùng cấm nhỏ (Ge). Từ các công thức (2.39), (2.40) trên và dựa

vào các tham số vật liệu Si và Ge [29, 30], người ta đã tính các tham số vật

liệu Si và Ge đối với xuyên hầm trực tiếp và xuyên hầm gián tiếp cho các giá

trị tương ứng. Các tham số A và B đối với xuyên hầm gián tiếp trong Si lần

lượt là 1,5x1015 eV1/2/cm1/2.s.V5/2; 22,5x106 V/cm.eV3/2. Các tham số A và B

đối với xuyên hầm gián tiếp trong Ge lần lượt là 6,6x1015 eV1/2/cm1/2.s.V5/2;

11,5x106 V/cm.eV3/2. Các tham số A và B đối với xuyên hầm trực tiếp trong

Ge lần lượt là 1,6x1020 eV2/cm.s.V5/2, 9,5x106 V/cm.eV3/2. Tham số B thường

được sử dụng để hiệu chỉnh với dữ liệu thực nghiệm [31] do tốc độ xuyên

hầm nhạy với tham số B nhiều hơn với tham số A, các tính toán giá trị của

tham số B cho xuyên hầm gián tiếp trong Si, Ge và xuyên hầm trực tiếp trong

Ge phù hợp với các giá trị thực nghiệm, các giá trị thực nghiệm của tham số B

lần lượt là 19-35x106 V/cm.eV3/2 [31, 32], 9,0-9,8 x106 V/cm.eV3/2 [33] và

9,0x106 V/cm.eV3/2 [34].

32

2.2 PHẦN MỀM MÔ PHỎNG MEDICI

MEDICI là một phần mềm mô phỏng hai chiều được phát triển bởi

Synopsys, Inc [35]. Đây là một trong những phần mềm cho phép mô phỏng

trạng thái điện của các linh kiện điện tử bán dẫn như MOS, transistor lưỡng

cực, … tốt nhất và phổ biến nhất hiện nay. Phần mềm mô phỏng MEDICI là

chuỗi chương trình tiến hành giải tự hợp các phương trình Poison, phương

trình liên tục, phương trình Boltzman để phân tích linh kiện điện tử và các

hiệu ứng điện xảy ra trong các linh kiện. Phần mềm mô phỏng đưa ra các đặc

tính điện của các linh kiện TFET gồm: mật độ hạt dẫn, dòng điện, thế năng,

năng lượng, ... Các mẫu và tham số vật lý thích hợp cho từng vật liệu sẽ được

phân tích bằng phần mềm mô phỏng hai chiều MEDICI.

Việc giải phương trình Poisson sau đây có thể xác định được sự phân bố thế

năng ở linh kiện tranzito:

2 ( )D A Sq p n N N (2.41)

Với là hằng số điện môi tĩnh trong chất bán dẫn, là toán tử Plapce, S là

mật độ điện tích bề mặt, p và n lần lượt là mật độ lỗ trống và điện tử, ,D AN N là

nồng độ tạp chất bị ion hóa.

Mật độ hạt dẫn (điện tử và lỗ trống) ở trong công thức (2.41) được xác định

bằng việc giải phương trình liên tục sau:

1. ( ) ( , , )n n n n

nJ U G F n p

t q

(2.42)

1. ( ) ( , , )p p p p

pJ U G F n p

t q

(2.43)

Với là thế Fermi nội ( int ), Un và Up lần lượt là tốc độ tái tổ hợp của

mật độ điện tử và lôc trống, Gn và Gp lần lượt là tốc độ phát sinh của mật độ

điện tử và lỗ trống, ,n pJ J lần lượt là mật độ dòng trôi của điện tử và lỗ trống.

33

Mật độ dòng điện tử và mật độ dòng lỗ trống trong công thức (2.42) và (2.43)

được xác định theo nguyên lý vận chuyển Boltzmann. Phương trình

Boltzmann xác định mật độ dòng:

n n nJ q n (2.44)

p p pJ q p

(2.45)

Với ,n p là thế giả Fermi của điện tử và lỗ trống

Ngoài ra, mật độ dòng điện tử và mật độ dòng lỗ trống còn được xác định bởi:

n n n nJ q E n qD n (2.46)

p p p pJ q E p qD p

(2.47)

Với ,n p là độ linh động của điện tử và lỗ trống; Dn và Dp là hiệu suất

khuếch tán của điện tử và lỗ trống.

Thực hiện chương trình mô phỏng hai chiều đặc tính điện của TFET với

mục đích so sánh sự khác biệt về cơ chế hoạt động của TFET pha tạp bất đối

xứng và TFET pha tạp đối xứng. Chúng tôi tiến hành viết chương trình mô

phỏng cho mỗi cấu trúc linh kiện sau khi đã phác họa cấu trúc linh kiện cần

mô phỏng. Đầu tiên, chúng tôi tạo khung cho cấu trúc để xác định rõ chiều

dài, chiều rộng, chiều sâu của cấu trúc linh kiện. Tiếp theo, chúng tôi xác định

các vùng vật liệu gồm vùng kim loại, oxit, chất bán dẫn và xác định các điện

cực gồm các khu vực cực nguồn, cực máng và cực cổng trong linh kiện. Đồng

thời, chúng tôi thực hiện khai báo nồng độ pha tạp cho từng miền. Sau đó,

chúng ta thực hiện khai báo mẫu vật lý để đảm bảo tính chính xác khi mô

phỏng đặc tính điện của tranzito trường xuyên hầm. Cuối cùng, tùy vào mục

đích khảo sát linh kiện chúng tôi sẽ khai báo khoảng điện thế cổng, điện thế

máng thích hợp. Chúng tôi thực hiện xuất file và lưu file trong thư mục thích

hợp. Sau khi viết xong chương trình mô phỏng, chúng tôi thực hiện chạy

chương trình để thu được kết quả như phác họa cấu trúc linh kiện, đặc tính

34

dòng- thế, giản đồ năng lượng, … và sử dụng phần mềm thích hợp để biểu

diễn kết quả thu được. Từ các kết quả đó chúng tôi có thể phân tích, đánh giá

và so sánh các đặc tính điện của các TFET pha tạp bất đối xứng và đối xứng.

Cần chú ý, để tạo một cấu trúc mô phỏng ban đầu yêu cầu các câu lệnh trong

viết chương trình phải đúng thứ tự. Nếu thay đổi thứ tự câu lệnh sẽ dẫn đến

thay đổi kết quả. Điều đó yêu cầu người viết chương trình phải hiểu các đặc

điểm kỹ thuật cấu trúc linh kiện tương ứng với các câu lệnh trong chương

trình mô phỏng.

35

CHƯƠNG 3. KẾT QUẢ VÀ THẢO LUẬN

Do hoạt động theo cơ chế xuyên hầm qua vùng cấm nên độ dốc dưới

ngưỡng của TFET nhỏ hơn rất nhiều so với giới hạn độ dốc dưới ngưỡng của

MOSFET (60mV/decade). Ngoài ra, một trong những vấn đề khác được quan

tâm là việc thu nhỏ kích thước TFET xuống dưới 10nm mà không bị ảnh

hưởng bởi hiệu ứng kênh ngắn đã được nghiên cứu bởi nhiều nhà khoa học.

Vậy nên, TFET là linh kiện thích hợp để thay thế MOSFET trong các mạch

tích hợp công suất thấp. Tuy nhiên, dòng xuyên hầm trong TFET xảy ra tại cả

chuyển tiếp nguồn-kênh và chuyển tiếp máng-kênh, nên cấu trúc TFET p-i-n

đặc trưng luôn tồn tại dòng lưỡng cực không mong muốn. Dòng lưỡng cực là

bất lợi vì nó dẫn đến dòng xuyên hầm ở trạng thái tắt cao, ảnh hưởng không

tốt đến đặc tính tắt-mở của linh kiện. Bên cạnh đó, cơ chế xuyên hầm qua

vùng cấm khiến dòng mở của TFET thấp hơn nhiều so với MOSFET do xác

suất xuyên hầm là tương đối nhỏ. Dòng mở thấp làm cho việc ứng dụng

TFET vào trong các mạch tích hợp thực tế trở nên khó khăn hơn. Vì vậy, việc

nghiên cứu giảm kích thước linh kiện TFET nhưng vẫn đảm bảo nâng cao

dòng mở và triệt tiêu dòng lưỡng cực là một lĩnh vực thu hút nhiều sự quan

tâm. Do đó, người ta đã đề xuất nhiều kỹ thuật khác nhau liên quan đến cả cấu

trúc và vật liệu. Vì dòng xuyên hầm trong TFET được quyết định bởi xác suất

xuyên hầm và diện tích xuyên hầm nên các kỹ thuật đưa ra phải liên quan đến

ít nhất một trong ba tham số: độ cao, độ rộng và diện tích rào xuyên hầm. Mặt

khác, dòng mở là dòng xảy ra tại chuyển tiếp nguồn-kênh, trong khi đó dòng

rò xảy ra tại chuyển tiếp máng-kênh. Vậy nên, đây là ý tưởng ra đời của

TFET pha tạp đối xứng được phác họa như hình 3.1.

Trong mục này, luận văn sẽ tìm hiểu về cấu trúc tổng thể của TFET pha

tạp đối xứng. Đồng thời nghiên cứu sự ảnh hưởng của nồng độ pha tạp và các

thông số về cấu trúc linh kiện đến hiệu suất của TFET pha tạp đối xứng. Từ

đó, dựa trên kết quả nghiên cứu, luận văn giới thiệu về TFET có cấu trúc chữ

Y, một loại linh kiện có khả năng thu nhỏ kích thước trong khi vẫn giữ được

các ưu điểm của cấu trúc pha tạp đối xứng. Các kết quả nghiên cứu trong

36

phần này có được bằng cách sử dụng phần mềm mô phỏng linh kiện hai chiều

đã được giới thiệu ở chương 2.

3.1. CẤU TRÚC LINH KIỆN VÀ CƠ CHẾ HOẠT ĐỘNG

Như đã phân tích ở trên, nhiệm vụ quan trọng nhất của các nghiên cứu về

TFET là phải nâng cao dòng mở nhưng vẫn duy trì dòng rò lưỡng cực và độ

dốc dưới ngưỡng hợp lý. Trong mục này, luận văn sẽ tìm hiểu về cấu trúc

TFET pha tạp đối xứng được sử dụng để cải thiện dòng mở và triệt tiêu dòng

lưỡng cực. Để chứng minh cho vấn đề này, trong luận văn đã so sánh các đặc

tính điện của cấu trúc này với cấu trúc pha tạp không đối xứng đặc trưng.

Hình 3.1 phác họa sơ đồ cấu trúc TFET (a) pha tạp bất đối xứng và (b)

pha tạp đối xứng. Cả hai linh kiện đều có cấu trúc tương đồng và dựa trên cơ

chế xuyên hầm điểm đặc trưng để thuận lợi cho việc làm rõ bản chất vật lý và

thiết kế cấu trúc linh kiện. Bởi vì Silicon (Si) và Gemani (Ge) có quy trình sản

xuất tương đồng nhau, nên trong nghiên cứu, đầu tiên Si được áp dụng ở cấu

trúc TFET pha tạp đối xứng. Sau đó, Si được thay thế bằng chất bán dẫn Ge

có vùng cấm thấp để nâng cao dòng mở cho linh kiện.

Với cả hai linh kiện ở hình 3.1, cực nguồn được pha tạp nặng với nồng độ

cố định 1020 cm-3, còn cực máng có nồng độ thay đổi phù hợp với từng mục

đích nghiên cứu sẽ được trình bày trong phần 3.2. Biên dạng pha tạp Gausian

với độ dốc thực tế 2 nm/decade đã được sử dụng và các lớp chuyển tiếp giữa

cực nguồn và cực máng được giả định là gián đoạn. Khu vực kênh được pha

tạp thấp có nồng độ 1017 cm-3. Trừ phần 3.5 nghiên cứu về hiệu ứng cổng

ngắn, chiều dài của cực cổng được thay đổi để phù hợp với mục đích nghiên

cứu, trong các nghiên cứu khác của luận văn này, cực cổng có chiều 120 nm

được chọn để loại trừ các hiệu ứng cổng ngắn có thể gây khó khăn trong việc

nghiên cứu đặc tính vật lý và thiết kế các thông số khác của linh kiện. Lớp

oxit cổng sử dụng vật liệu có hằng số điện môi cao là HfO2 và có bề dày vật lý

3 nm. Sở dĩ phải chọn bề dày lớp oxit cổng như vậy nhằm đảm bảo dòng

xuyên hầm ở cực cổng nhỏ hơn dòng rò nhiệt của linh kiện [36]. Bên cạnh đó,

độ dày lớp oxit tương đương (Equivalent oxide thickness (EOT)) mỏng là

0.56 nm để cải thiện dòng xuyên hầm [37]. Bề dày lớp EOT chỉ mỏng hơn

37

một ít so với bề dày lớp EOT được sử dụng cho các công nghệ FinFET dưới

10 nm trong công nghiệp (Bề dày EOT khoảng 0.6 – 0.7 nm). Tất cả các mô

(a) Conventional Asymmetrically Doped TFET

Source Drain

Gate

n p i

Buried Oxide

Semiconductor

(b) Proposed Symmetrically Doped TFET

Source

Gate

Source

Drain

n

p p i

Buried Oxide Buried Oxide

Semiconductor

Hình 3.1. phác họa sơ đồ cấu trúc TFET (a) pha tạp bất đối xứng

và (b) pha tạp đối xứng.

38

phỏng trong luận văn này, hàm công của cổng có giá trị 4.3 eV. Đặc biệt, cấu

trúc linh kiện gồm chất bán dẫn trên một lớp cách điện (semiconductor-on-

insulator (SOI)) trong đó độ dày lớp chất bán dẫn bằng 20 nm sẽ cho dòng mở

tối đa [38] và giảm thiểu các ảnh hưởng của sự uốn cong bởi dải hóa trị và dải

dẫn gây ra bởi hiệu ứng giam giữ lượng tử làm suy giảm dòng xuyên hầm

trong TFET [39]. Để hiểu hơn về ảnh hưởng của độ dày thân đến đặc tính

điện của linh kiện, ta tìm hiểu về sự thay đổi của dòng mở và mật độ dòng

trung bình khi thay đổi độ dày lớp Si. Đồng thời tìm hiểu ảnh hưởng của hiệu

ứng giam giữ lượng tử khi thay đổi độ dày thân linh kiện được thể hiện trong

hình 3.2.

Hình 3.2(a) cho thấy, khi độ dày lớp bán dẫn Si (TSi) rất mỏng thì dòng

mở của DG-TFET rất thấp (khoảng 160 /A m tại TSi=5 nm). Dòng mở thấp

là do giới hạn của thể tích Si tại nơi xảy ra xuyên hầm. Bên cạnh đó, khi độ

dày lớp bán dẫn Si tăng, thể tích vùng xuyên hầm tăng, dẫn đến dòng mở gần

như tăng tuyến tính với độ dày lớp bán dẫn Si cho đến khi TSi đạt 10 nm. Bởi

vì, khi độ dày lớp bán dẫn nhỏ hơn 10 nm thì hai cực cổng liên kết mạnh và

cực cổng điều khiển hiệu quả lên vùng trung tâm của thân Si (tức là TSi/2).

Ngoài ra khi độ dày lớp bán dẫn Si tăng hơn 10nm, dòng mở vẫn tăng nhưng

với tốc độ chậm hơn nhiều. Điều này thể hiện sự liên kết giữa cổng và kênh

mạnh khi TSi nhỏ hơn 10 nm và yếu hơn khi TSi lớn hơn 10 nm. Bên cạnh đó,

khi độ dày lớp bán dẫn Si bằng 20 nm thì dòng mở đạt cực đại chứng tỏ cực

cổng điều khiển mạnh lên vùng trung tâm của lớp bán dẫn Si. Tuy nhiên, khi

độ dày lớp bán dẫn Si lớn hơn 20 nm thì dòng mở bắt đầu giảm xuống nếu độ

dày lớp bán dẫn tiếp tục tăng do sự liên kết giữa cổng và kênh yếu hơn nhiều.

Hình 3.2(a) cũng thể hiện, mật độ dòng trung bình Jave tăng khi độ dày lớp bán

dẫn Si tăng và đạt cực đại tại TSi=10 nm. Như vậy, dòng mở cực đại và mật

độ dòng trung bình cực đại không xảy ra cùng một giá trị của độ dày thân Si

[38]. Đồng thời quan sát hình 3.2(b) ta thấy, ảnh hưởng của hiệu ứng giam

giữ lượng tử giảm khi độ dày thân tăng. Đặc biệt tại độ dày thân bằng 20 nm

thì độ lệch các năng lượng vùng cấm của vật liệu (band offset) trong linh

39

kiện gần như bằng không do đó tối ưu hóa dòng xuyên hầm [39]. Như vậy độ

dày thân tối ưu trong nghiên cứu này được chọn là 20 nm như đã nói ở trên.

(a)

0 4 8 12 16 200.0

0.2

0.4

0.6

0.8

1.0

Ba

nd

Off

set

(eV

)

Body Thickness (nm)

(b)

Quantum Confinement

Effect in Thin Body TFET

Material: SiGe

Hình 3.2. (a) Đồ thị biểu diễn sự phụ thuộc của dòng mở (ION) và mật độ dòng

trung bình (Jave) vào độ dày của lớp Si [38] và (b) ảnh hưởng của độ dày thân

đến hiệu ứng giam giữ lượng tử trong TFET thân mỏng [39].

40

Để khảo sát dòng dẫn trong linh kiện TFET có cấu trúc pha tạp đối xứng,

ta so sánh đặc tính dòng thế của linh kiện này với TFET có cấu trúc pha tạp

không đối xứng được hiển thị trong hình 3.3. Ở đây cả hai linh kiện ta khảo

0.0 0.2 0.4 0.6 0.8 1.0 1.210

-18

10-16

10-14

10-12

10-10

10-8

10-6

Gate-to-Source Voltage (V)

Dra

in C

urr

en

t (A

/m

)

Si-TFETs

Vds = 1 V

Open : Asymmetric

Solid : Symmetric

(a)

0.0 0.2 0.4 0.6 0.8 1.0 1.20

1

2

3

4

5

6

7

Gate-to-Source Voltage (V)

Dra

in C

urr

en

t (A

/m

)

Si-TFETs

Vds = 1 V

Open : Asymmetric

Solid : Symmetric

(b)

Hình 3.3. Đặc tính dòng-thế của TFET có cấu trúc pha tạp đối xứng và bất

đối xứng sử dụng vật liệu Si (a) theo thang đo logaric và (b) theo thang đo

tuyến tính.

41

sát đều sử dụng Si vì Si là chất bán dẫn truyền thống, thông dụng nhất và có

độ rộng vùng cấm lớn. Trong nghiên cứu này, để triệt tiêu dòng lưỡng cực,

cực máng ở cả hai linh kiện được pha tạp với nồng độ trung bình 1019 cm-3.

Quan sát hình 3.3(a) ta thấy, dòng mở ở cả hai linh kiện đều tăng tuyến tính.

Bên cạnh đó, hình 3.3(b) thể hiện dòng mở của TFET pha tạp đối xứng gấp

đôi dòng mở trong TFET pha tạp không đối xứng. Dòng mở của TFET pha

tạp đối xứng được tăng cường là do trong TFET pha tạp đối xứng có thêm

một nguồn bổ sung tạo ra từ tính đối xứng của nó. Để hiểu hơn về sự gia tăng

của dòng mở trong TFET pha tạp đối xứng, quan sát giản đồ năng lượng theo

phương ngang ở trạng thái tắt và trạng thái mở của hai linh kiện được thể hiện

như hình 3.4.

Đối với TFET có cấu trúc pha tạp bất đối xứng, khi đặt điện áp cổng-

nguồn cao để thiết lập trạng thái mở cho linh kiện thì giản đồ vùng năng

lượng bị uốn cong và hạ thấp xuống. Do đó, rào cản xuyên hầm tại lớp

chuyển tiếp nguồn kênh ở phía bên trái bị thu hẹp lại như hình 3.4(a), dẫn đến

xuất hiện dòng xuyên hầm trong TFET. Cơ chế này xảy ra tương tự đối với

TFET pha tạp đối xứng được thể hiện ở hình 3.4(b). Tuy nhiên, ở TFET pha

tạp đối xứng có hai khu vực chuyển tiếp xuyên hầm giống hệt nhau phía bên

trái và bên phải. Tại mỗi khu vực chuyển tiếp xuyên hầm trong TFET pha tạp

đối xứng đều được điều khiển bởi điện áp cổng tương tự như khu vực chuyển

tiếp xuyên hầm ở TFET pha tạp bất đối xứng. Mặc dù hướng xuyên hầm tại

các rào cản ở các lớp chuyển tiếp bên trái và bên phải ngược nhau, nhưng các

electron tự do được tạo ra ở hai chuyển tiếp đều di chuyển vào vùng kênh đến

vùng máng. Do đó số lượng các electron tự do được hình thành trong vùng

kênh đối với TFET đối xứng tăng gấp hai lần so với trong TFET bất đối xứng.

Do đó dòng mở tăng gấp đôi khi chuyển từ cấu trúc pha tạp bất đối xứng sang

cấu trúc pha tạp đối xứng. Ngoài ra cần lưu ý rằng, TFET pha tạp đối xứng có

hai phân cực ngược nên tương tự như cơ chế tăng của dòng mở thì ở trạng

thái tắt, dòng lưỡng cực của TFET pha tạp đối xứng cũng sẽ lớn gấp đôi so

với dòng lưỡng cực của TFET pha tạp không đối xứng. Mặc dù tỷ lệ dòng mở

và dòng rò ở cả hai linh kiện không thay đổi, nhưng ở TFET pha tạp đối xứng

sự tăng cường của dòng mở là rất đáng kể, trong khi sự gia tăng của

42

dòng rò là vô hại do nó vẫn nhỏ hơn nhiều so với dòng rò ở các transistor

công suất thấp.

-40 0 40 80 120 160-2.5

-2.0

-1.5

-1.0

-0.5

0.0

0.5

1.0

1.5

Ele

ctr

on

En

erg

y (

eV)

Distance to Source (nm)

Tunneling

: On-State

: Off-State

Asymmetric

Vds = 1 V

So

urc

e

(a)

Si-TFET

Dra

in

-40 0 40 80 120 160-2.5

-2.0

-1.5

-1.0

-0.5

0.0

0.5

1.0

1.5

Ele

ctr

on

En

erg

y (

eV)

Distance to Left Source (nm)

Tunneling

: On-State

: Off-State

Symmetric

Vds = 1 V

So

urc

e

(b) Si-TFET

So

urc

e

Hình 3.4. Giản đồ năng lượng theo phương ngang ở trạng thái mở và trạng

thái tắt của TFET (a) pha tạp bất đối xứng và (b) pha tạp đối xứng.

43

3.2. NÂNG CAO ĐẶC TÍNH HOẠT ĐỘNG CỦA TFET ĐỐI XỨNG

Ở trạng thái mở, điện áp máng-nguồn VDS = VON - VONSET = 1 V thì các Si-

TFET được trình bày ở trên có dòng mở rất thấp (dưới 100 /nA m ). Trong đó,

VON là điện áp mở, VONSET là điện áp khởi động, VONSET được định nghĩa là

điện áp cổng mà dòng xuyên hầm bắt đầu cao hơn so với dòng rò được tạo ra

bởi các dòng trôi của các hạt tải điện thiểu số. Như đã phân tích trước đó, việc

tăng dòng mở và giảm dòng rò là vấn đề quan trọng khi ứng dụng linh kiện

TFET vào các mạch điện trong thực tế. Khi độ rộng vùng cấm giảm thì xác

suất xuyên hầm tăng lên theo cấp số nhân. Vậy nên, sử dụng vật liệu có vùng

cấm thấp được xem là một trong những phương pháp hiệu quả để tăng cường

dòng mở của TFET. Vật liệu vùng cấm thấp giúp mở rộng cửa sổ xuyên hầm

phía cực nguồn hai trạng thái mở, đồng thời cũng mở rộng cửa sổ xuyên hầm

phía cực máng ở trạng thái tắt. Vậy nên, vật liệu vùng cấm thấp là nguyên

nhân làm cho dòng lưỡng cực tăng đáng kể [40]. Tuy nhiên vấn đề về dòng

lưỡng cực khi sử dụng vật liệu có vùng cấm thấp đã được khắc phục bằng

nhiều kỹ thuật đã được nghiên cứu. Do đó, hiện nay vật liệu có vùng cấm thấp

đã được sử dụng rộng rãi trong TFET. Bên cạnh đó, sử dụng vật liệu có vùng

cấm thấp cũng dẫn đến những bất lợi khác về cấu trúc và hoạt động của linh

kiện [23, 40, 41]. Trong mục này, luận văn sẽ nghiên cứu ảnh hưởng của nồng

độ pha tạp máng và các thông số về cấu trúc linh kiện đến đặc tính điện của

TFET pha tạp đối xứng sử dụng vật liệu có vùng cấm thấp. Vật liệu có vùng

cấm thấp được sử dụng trong nghiên cứu này là Ge, vì Ge cũng là một chất

bán dẫn phổ biến. Ngoài ra công nghệ chế tạo Ge-TFET cũng tương đồng với

công nghệ chế tạo Si-TFET.

3.2.1. Ảnh hưởng của nồng độ pha tạp máng

Vì dòng mở và dòng rò phụ thuộc rất nhiều vào nồng độ pha tạp của cực

máng, nên sử dụng các giá trị pha tạp của nồng độ cực máng phù hợp sẽ mang

lại kết quả cải thiện được cả dòng mở và dòng rò. Nồng độ pha tạp cực máng

phù hợp với mục đích như trên được chứng minh nằm trong khoảng 5x1018

cm-3 đến 5x1019 cm-3, nếu nồng độ pha tạp cao hơn có thể gây ra dòng rò

lưỡng cực (ambipolar current) nghiêm trọng, trong khi đó nồng độ pha tạp

44

thấp hơn có thể làm suy giảm dòng mở [42]. Trong mô phỏng ở hình 3.5, cực

máng được pha tạp với nồng độ 5x1019 cm-3, 1x1019 cm-3, 0.5x1019 cm-3 để thu

được các kết quả thích hợp mà không ảnh hưởng bởi các nguyên nhân trên.

-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 0.8 1.0 1.210

-14

10-13

10-12

10-11

10-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

Dra

in C

urr

en

t (A

/m

)

Gate-to-Source Voltage (V)

Ge-TFETs

Vds = 1 V

Asymmetric

Drain Concentration:

5, 1, 0.5 × 1019 cm-3

(a)

-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 0.8 1.0 1.210

-14

10-13

10-12

10-11

10-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

Dra

in C

urr

en

t (A

/m

)

Gate-to-Source Voltage (V)

Ge-TFETs

Vds = 1 V

Symmetric

Drain Concentration:

5, 1, 0.5 × 1019 cm-3

(b)

Hình 3.5. Biểu diễn đặc tính dòng-thế của TFET dựa trên Ge có vùng cấm

thấp (Ge-TFET) có cấu trúc (a) pha tạp bất đối xứng và (b) pha tạp đối xứng.

45

Quan sát hình 3.5, chúng ta thấy khi nồng độ pha tạp cực máng tăng, dòng rò

tăng vì nồng độ pha tạp cực máng cao sẽ làm cho rào cản xuyên hầm hẹp hơn.

Tuy nhiên, dòng rò lưỡng cực trong TFET pha tạp đối xứng vẫn nhỏ hơn

nhiều so với dòng rò trong TFET pha tạp không đối xứng ở cùng mức pha tạp

cực máng. Đồng thời, dòng mở không thay đổi khi nồng độ pha tạp cực máng

tăng và ở mức 410 /A m . Mặc khác, dòng mở trong Ge-TFET lại tăng ba

bậc độ lớn so với dòng mở trong Si-TFET được hiển thị trên hình 3.3 đã khảo

sát ở phần trên (đối với Si-TFET dòng điện mở đạt giá trị 710 /A m , còn đối

với Ge-TFET dòng điện mở đạt giá trị 410 /A m ). Bên cạnh đó, độ dốc dưới

ngưỡng trong Ge-TFET cũng giảm 7 mV/decade so với Si-TFET (đối với Si-

TFET độ dốc dưới ngưỡng đạt giá trị 63 mV/decade, còn đối với Ge-TFET độ

dốc dưới ngưỡng đạt giá trị 56 mV/decade). Tuy nhiên, độ dốc dưới ngưỡng

của Ge-TFET được xác định tại vùng có dòng xuyên hầm cao nằm trong

khoảng từ 10-12 đến 710 /A m còn độ dốc dưới ngưỡng của Si-TFET được

xác định tại vùng dòng xuyên hầm thấp nằm trong khoảng từ 10-15 đến

1010 /A m . Vì dòng mở cao trong Ge-TFET sẽ cho phép xác định điện áp

ngưỡng bằng phương pháp dòng không đổi ở mức 710 /A m , tương tự như

điện áp ngưỡng được xác định trong MOSFET [43]. Bên cạnh đó hình 3.5

cũng cho thấy, điện áp ngưỡng của Ge-TFET có cấu trúc pha tạp đối xứng là

0.34 eV, còn đối với Ge-TFET có cấu trúc pha tạp bất đối xứng là 0.36 eV.

Như vậy điện áp ngưỡng của cả hai cấu trúc gần bằng nhau. Trong hình 3.5(b)

thể hiện sự thay đổi phía âm rất nhỏ của điện áp ngưỡng đơn giản là do dòng

xuyên hầm tăng. Nếu không muốn điện áp ngưỡng thay đổi âm chúng ta có

thể dựa vào hàm công của cực cổng để điều khiển độ lớn của nó. Điều chúng

ta cần chú ý không phải điện áp ngưỡng âm hay dương mà quan trọng là dòng

mở của Ge-TFET đối xứng. Quan sát hình 3.5, dòng mở của Ge-TFET pha

tạp đối xứng vẫn lớn hơn hai lần so với dòng mở của Ge-TFET pha tạp bất

đối xứng. Điều này cho thấy có thể kết hợp giữa cấu trúc pha tạp đối xứng và

vật liệu có vùng cấm thấp để cải thiện cả dòng mở, dòng rò và độ dốc dưới

ngưỡng của linh kiện.

46

Như đã đề cập ở trên, dòng lưỡng cực ở trạng thái tắt trong mỗi cấu trúc

TFET đều tăng lên khi tăng nồng độ pha tạp cực máng. Để giải thích rõ hơn

-40 -30 -20 -10 0 10 20-2.0

-1.5

-1.0

-0.5

0.0

0.5

Ele

ctr

on

En

erg

y (

eV)

Distance to Drain (nm)

Asymmetric

Vgs = -0.2 V

Tunneling

Drain

(a)

Ge-TFETs

-50 -40 -30 -20 -10 0 10-2.0

-1.5

-1.0

-0.5

0.0

0.5

Ele

ctr

on

En

erg

y (

eV)

Distance to Drain (nm)

Symmetric

Vgs = -0.2 V

Tunneling

Drain

(b)

Ge-TFETs

Ga

te-O

xid

e

Hình 3.6. Giản đồ vùng năng lượng ở trạng thái tắt của TFET (a) pha tạp bất

đối xứng và (b) pha tạp đối xứng.

47

cho vấn đề này ta quan sát giản đồ năng lượng ở trạng thái tắt của các TFET

được thể hiện trong hình 3.6.

Để giải thích cho sự khác nhau của dòng xuyên hầm ở trạng thái tắt trong hai

cấu trúc TFET pha tạp đối xứng và pha tạp bất đối xứng, chúng ta khảo sát

giản đồ năng lượng của chúng khi mức pha tạp cực máng bằng 1019 cm-3.

Hình 3.6(a) cho thấy, khoảng cách xuyên hầm từ vị trí chuyển tiếp cực máng

đến lớp oxit cổng của TFET pha tạp bất đối xứng gần do đó điện trường do

cực cổng tạo ra tác động lên lớp chuyển tiếp mạnh, điều này gây ra sự bẻ cong

của dải năng lượng tại vùng chuyển tiếp và do đó bề rộng rào xuyên hầm hẹp

lại. Còn đối với TFET có cấu trúc pha tạp đối xứng được hiển thị trong hình

3.6(b), khoảng cách từ vị trí chuyển tiếp cực máng đến lớp oxit cổng xa hơn,

nên sự bẻ cong giản đồ năng lượng ít dốc hơn, do đó bề rộng rào xuyên hầm

rộng hơn. Do đó dòng rò trong TFET pha tạp bất đối xứng lớn hơn so với

dòng rò trong TFET pha tạp đối xứng. Như vậy, bằng cách thiết kế cực máng

xa cực cổng sẽ triệt tiêu được dòng lưỡng cực không mong muốn trong TFET.

3.2.2. Ảnh hưởng của khoảng cách từ cực máng đến cực cổng

Do xác suất xuyên hầm tăng theo cấp số nhân khi giảm bề rộng vùng cấm

(được coi là chiều cao rào cản tại lớp chuyển tiếp), nên vật liệu vùng cấm thấp

đã sớm được đề xuất để tăng dòng dẫn của các TFET. Như đã khảo sát ở trên,

khi sử dụng vật liệu vùng cấm thấp Ge thay thế cho vật liệu vùng cấm cao Si

trong các TFET thì dòng mở tăng ba bậc độ lớn. Dòng xuyên hầm trong

TFET được đóng góp bởi quá trình xuyên hầm trực tiếp và cả quá trình xuyên

hầm gián tiếp của chất bán dẫn, cả Si và Ge đều là các chất bán dẫn có vùng

cấm gián tiếp vậy tại sao dòng xuyên hầm trong TFET khi sử dụng lần lượt

hai vật liệu này lại có sự khác nhau. Để hiểu rõ hơn về điều này chúng ta dựa

vào cơ chế tạo ra dòng xuyên hầm trong TFET của Si và Ge. Đối với Si, dòng

xuyên hầm trong TFET hầu như chỉ được đóng góp bởi dòng xuyên hầm gián

tiếp vì vùng cấm trực tiếp (3.4 eV) rất lớn so với vùng cấm gián tiếp (1.12

eV). Quan sát hình 3.7(a), xác suất của xuyên hầm trực tiếp lại lớn hơn nhiều

so với xuyên hầm gián tiếp, trong Ge-TFET dòng xuyên hầm được ra bởi quá

trình xuyên hầm trực tiếp vì sự chênh lệch giữa vùng cấm trực tiếp

48

(0.8 eV) và vùng cấm gián tiếp (0.66 eV) là khá nhỏ. Bên cạnh đó hình 3.7(a)

còn cho thấy, sự xuyên hầm gián tiếp xảy ra trước sự xuyên hầm trực tiếp.

-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 0.8 1.0 1.210

-14

10-13

10-12

10-11

10-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

Dra

in C

urr

en

t (A

/m

)

Gate-to-Source Voltage (V)

Ge-TFET

Vds = 1 V

(a)

Solid Line: Direct Tunneling

Dash Line: Indirect Tunneling

Circle: Total (Direct + Indirect)

-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 0.8 1.0 1.210

-14

10-13

10-12

10-11

10-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

Dra

in C

urren

t (A

/m

)

Gate-to-Source Voltage (V)

Symmetric Ge-TFETs

Increase Distance from

Drain to Gate-Oxide:

Ldg = 40, 50, 60, 70 nm

(a)

Drain Concentration: 5×1019 cm-3

Hình 3.7. (a) Biểu diễn các đường xuyên hầm trực tiếp và gián tiếp trong Ge-

TFET và (b) đặc tính dòng-thế của TFET pha tạp đối xứng dựa trên Ge với

khoảng cách cổng-máng khác nhau.

49

Điều này trực tiếp tác động đến độ dốc dưới ngưỡng và gián tiếp tác động đến

dòng điện mở của Ge- TFET.

Như chúng ta đã phân tích ở trên, khi ở trạng thái tắt, điện trường do cực

cổng tạo ra tác động mạnh lên lớp chuyển tiếp máng-kênh gây ra sự bẻ cong

của dải năng lượng, dẫn đến sự thu hẹp của bề rộng rào xuyên hầm, do đó

dòng lưỡng cực tăng. Vậy muốn giảm dòng lưỡng cực chúng ra phải tìm cách

làm giảm sự bẻ cong của dải năng lượng ở trạng thái tắt hay nói cách khác là

làm cho điện trường tác động lên lớp chuyển tiếp tại cực máng yếu đi. Vì

dòng rò lưỡng cực là dòng di chuyển từ cực máng qua vùng kênh nên dòng rò

lưỡng cực có thể được giảm bằng cách thiết kế phù hợp khoảng cách từ cực

máng đến cực cổng. Vậy khoảng cách giữa cực máng và cực cổng như thế

nào là phù hợp chúng ta tìm hiểu về đặc tính dòng-thế của hai linh kiện được

thể hiện trong hình 3.7(b).

Trong mô phỏng để loại bỏ sự suy giảm của dòng mở do pha tạp cực

máng thấp, thì nồng độ pha tạp cực máng của TFET pha tạp đối xứng được

chọn ở mức 5x1019 cm-3 (giá trị pha tạp này được sử dụng cho các nghiên cứu

ở các phần tiếp theo trong luận văn này). Quan sát hình 3.7(b) ta thấy, dòng rò

lưỡng cực có thể giảm đáng kể khi tăng khoảng cách từ cực máng đến cực

cổng, trong khi đó dòng mở hầu như không thay đổi. Điều này được làm rõ

trong giản đồ năng lượng hình 3.8. Quan sát hình 3.8, bề rộng xuyên hầm khi

khoảng cách giữa cực máng và cực cổng Ldg=70 nm lớn hơn nhiều so với khi

Ldg=40 nm. Vì khi khoảng cách giữa cực máng và cực cổng tăng, điện trường

theo phương thẳng đứng giảm dần, nghĩa là điện thế tại cực máng yếu. Điều

này dẫn đến sự bẻ cong dải năng lượng giảm nên giản đồ năng lượng khi

khoảng cách giữa cực máng và cực cổng Ldg=70 nm ít dốc hơn so với khoảng

cách giữa cực máng và cực cổng Ldg=40 nm. Vì thế, dòng lưỡng cực trong

TFET pha tạp đối xứng có khoảng cách từ cực máng đến cổng bằng 70 nm

(Ldg=70 nm) nhỏ hơn rất nhiều so với TFET có khoảng cách từ cực máng đến

cổng bằng 40 nm (Ldg=40 nm). Từ kết quả này cho thấy, dòng rò lưỡng cực

được triệt tiêu bằng cách tăng khoảng cách từ cực máng đến cực cổng. Và khi

50

khoảng cách này tăng lên ít nhất đến 70 nm thì đặc tính dòng lưỡng cực vẫn

được chấp nhận để tạo thuận lợi cho việc thiết lập trạng thái mở của linh kiện.

0 20 40 60 80-2.0

-1.5

-1.0

-0.5

0.0

0.5

Ele

ctr

on

En

erg

y (

eV)

Distance to Gate-Oxide (nm)

Vgs = -0.2V

Drain

(a) Symmetric Ge-TFET

Ga

te-O

xid

e

Tunnel

Width

Ldg = 40 nm

0 20 40 60 80-2.0

-1.5

-1.0

-0.5

0.0

0.5

Ele

ctr

on

En

erg

y (

eV)

Distance to Gate-Oxide (nm)

Vgs = -0.2V

(b)

Symmetric Ge-TFET

Ga

te-O

xid

e

Ldg = 70 nm

Tunnel

Width

Dra

in

Hình 3.8. Giản đồ năng lượng của Ge-TFET đối xứng ở trạng thái tắt

với khoảng cách từ cực máng đến cực cổng khác nhau (a) Ldg=40 nm

và (b) Ldg=70 nm.

51

Mặc dù hiệu suất của TFET pha tạp đối xứng đã được cải thiện rất nhiều

bằng cách thiết kế phù hợp một số yếu tố của linh kiện như được trình bày ở

trên. Nhưng các nghiên cứu chi tiết hơn về thiết kế linh kiện nên được thực

hiện vì cả dòng mở và dòng rò của nó đều được nghiên cứu theo các cách

khác nhau so với TFET có cấu trúc pha tạp không đối xứng thông thường. Sự

ảnh hưởng của các tham số cấu trúc đến hiệu suất linh kiện sẽ được nghiên

cứu cẩn thận để đưa ra các hướng dẫn đầy đủ cho việc thiết kế TFET pha tạp

đối xứng. Trong tất cả các nghiên cứu của các phần sau đều sử dụng Ge có

vùng cấm thấp và khoảng cách từ cực máng đến cực cổng được đặt ở 70 nm

để triệt tiêu tối đa dòng lưỡng cực như đã tìm hiểu ở trên.

3.3. HIỆU ỨNG CHUYỂN TIẾP CỰC MÁNG HẸP

Ở phần cấu trúc linh kiện, độ dày thân của TFET pha tạp đối xứng được

chọn bằng 20 nm để tối ưu dòng mở như đã trình bày ở phần 3.1. Trong khi

đó, khoảng cách từ cực máng đến cực cổng là 70 nm để triệt tiêu dòng lưỡng

cực. Cho nên để thiết kế hợp lý cấu trúc linh kiện thì một trụ lớp chuyển tiếp

máng-kênh được phát triển ở trung tâm của linh kiện. Đương nhiên, một câu

hỏi được đặt ra là chiều rộng của trụ đó có ảnh hưởng đến đặc tính điện của

TFET hay không. Để trả lời cho câu hỏi này, chúng ta sẽ tìm hiểu đặc tính

dòng-thế của TFET pha tạp đối xứng với chiều rộng chuyển tiếp cực máng

(Wd) khác nhau được thể hiện trên hình 3.9(a). Quan sát hình 3.9(a), khi chiều

rộng chuyển tiếp cực máng giảm, dòng rò tăng và dòng mở giảm nghĩa là

chuyển tiếp cực máng hẹp sẽ làm suy giảm cả dòng mở và dòng rò. Bên cạnh

đó, hình 3.9(b) cho thấy giản đồ năng lượng của TFET có chiều rộng chuyển

tiếp cực máng Wd=5 nm bị uốn cong ít hơn so với TFET có Wd=40 nm nên

chiều cao của cửa sổ xuyên hầm tại lớp chuyển tiếp nguồn-kênh trong TFET

có Wd=5 nm nhỏ hơn nhiều so với TFET có Wd=40 nm. Khi xảy ra hiệu ứng

cực máng hẹp, các electron di chuyển từ nguồn qua kênh đến điện cực máng

gặp khó khăn hơn do sự cản trở ở chuyển tiếp cực máng tăng lên. Trong

trường hợp này, có nhiều electron bị cản trở trong vùng kênh dẫn đến kết quả

xác xuất xuyên hầm nhỏ hơn nên dòng mở bị suy giảm. Và đặc biệt là khi

chiều rộng chuyển tiếp cực máng giảm xuống dưới 20 nm thì sự cản trở tại

52

chuyển tiếp cực máng tăng lên đáng kể nên dòng mở giảm đáng kể. Mặc dù,

sự cản trở ở chuyển tiếp cực máng ảnh hưởng đáng kể đến dòng mở nhưng nó

không ảnh hưởng đến vùng dưới ngưỡng tức là khi dòng xuyên hầm nhỏ. Do

đó, hiệu ứng chuyển tiếp cực máng hẹp không làm thay đổi độ dốc dưới

-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 0.8 1.0 1.210

-14

10-13

10-12

10-11

10-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

Dra

in C

urr

en

t (A

/m

)

Gate-to-Source Voltage (V)

Symmetric TFETs

(a)

Decrease Drain

Junction Width:

Wd = 40, 20, 10, 5 nm

-40 0 40 80 120 160-1.6

-1.2

-0.8

-0.4

0.0

0.4

0.8

1.2

Ele

ctr

on

En

erg

y (

eV)

Distance to Left Source (nm)

Tunneling Windows

Symmetric TFETs

On-State

Sou

rce

(b)

Sou

rce : Wd = 40 nm

: Wd = 5 nm

Hình 3.9. (a) Biểu diễn đặc tính dòng-thế và (b) giản đồ năng lượng của

TFET pha tạp đối xứng với chiều rộng chuyển tiếp cực máng (Wd) khác nhau.

53

ngưỡng của TFET đối xứng (56 mV/decade). Như vậy để tránh sự suy giảm

đáng kể của dòng mở, các nghiên cứu sau chiều rộng chuyển tiếp cực máng

được chọn bằng độ dày thân của linh kiện 20 nm.

Như đã trình bày trong hình 3.9 không chỉ dòng mở mà dòng rò lưỡng cực

cũng bị suy giảm khi xảy ra chuyển tiếp cực máng hẹp. Để hiểu rõ hơn về đặc

(a)

Distance to Left Source (nm)

0

10

20

30

0.500

0.375

0.250

0.125

0.000

Ele

ctri

c F

ield

(M

V/c

m)

Dis

tan

ce t

o G

ate

-Oxid

e (n

m)

40 50 60

Symmetric TFETs Gate-Oxide Gate-Oxide

Wd = 40 nm Wd = 5 nm

Drain Drain

30

40

50

60

70

80

90

70 80 90 30 40 50 60 70 80 90

Vgs =

- 0.2 V

0 20 40 60 80-2.0

-1.6

-1.2

-0.8

-0.4

0.0

0.4

0.8

Ele

ctr

on

En

erg

y (

eV)

Distance to Gate-Oxide (nm)

Vgs = - 0.2 V

Dra

in

(b)

Symmetric TFETs

Gate

-Oxid

e

Tunnel

Widths

: Wd = 40 nm

: Wd = 5 nm

Hình 3.10. (a) Cấu hình điện trường và (b) giản đồ năng lượng trong TFET ở

trạng thái tắt khi chiều rộng chuyển tiếp cực máng khác nhau.

54

tính dòng xuyên hầm và giải thích tại sao dòng lưỡng cực tăng khi giảm chiều

rộng chuyển tiếp cực máng, chúng ta sẽ phân tích sự phân bố điện trường và

giản đồ năng lượng trong TFET ở trạng thái tắt khi chiều rộng chuyển tiếp

cực máng khác nhau được thể hiện trong hình 3.10.

Quan sát hình 3.10(a), đối với TFET pha tạp đối xứng có chiều rộng lớn

hơn (chiều rộng Wd=40 nm), bên trong vùng chuyển tiếp của cực máng và

cực nguồn có hai vùng điện trường cao nằm tách biệt ở hai bên và gần các cực

nguồn hơn. Còn đối với TFET pha tạp đối xứng có chiều rộng nhỏ hơn (chiều

rộng Wd=5 nm), các vùng điện trường hợp nhất lại với nhau, do đó làm tăng

điện trường tại vùng chuyển tiếp máng-nguồn. Vì thế điện trường trong vùng

chuyển tiếp máng-nguồn của TFET pha tạp đối xứng có chiều rộng chuyển

tiếp cực máng hẹp hơn sẽ có điện trường cao hơn. Để minh họa thêm cho các

phân tích ở trên, hình 3.10(b) có thể giúp chúng ta giải thích sự khác nhau của

dòng lưỡng cực ở trạng thái tắt khi chiều rộng chuyển tiếp cực máng giảm từ

40 nm xuống đến 5 nm. Khi chiều rộng chuyển tiếp cực máng giảm, sự liên

kết giữa các vùng có điện trường cao mạnh lên nên biên dạng thế năng được

điều chỉnh làm tăng điện trường trong vùng chuyển tiếp máng-nguồn. Điều

này dẫn đến giản đồ năng lượng bị uốn cong lên làm cho độ rộng rào xuyên

hầm bị thu hẹp lại do đó dòng lưỡng cực tăng lên. Vậy, chiều rộng của chuyển

tiếp cực máng càng nhỏ thì dòng lưỡng cực càng lớn. Do đó, khi thiết kế cấu

trúc linh kiện thì chiều rộng của chuyển tiếp cực máng trong TFET phải ít

nhất 20 nm để tránh sự suy giảm của dòng mở và sự gia tăng bất lợi của dòng

rò lưỡng cực.

3.4. ẢNH HƯỞNG CỦA KHOẢNG CÁCH MÁNG-NGUỒN

Ở phần 3.3 chúng ta đã nghiên cứu sự ảnh hưởng của chiều rộng chuyển

tiếp cực máng đến hiệu suất của TFET pha tạp đối xứng và cũng đưa ra được

kết quả là chiều rộng của chuyển tiếp cực máng không nên dưới 20 nm để hạn

chế sự suy giảm nghiêm trọng của dòng mở. Nhưng nó không có nghĩa là

chiều rộng chuyển tiếp cực máng có thể mở rộng tùy ý. Vì TFET có hai

nguồn đối xứng nhau nên việc tăng chiều rộng chuyển tiếp cực máng sẽ dẫn

đến khoảng cách từ cực máng đến nguồn bị rút ngắn lại. Khác với cách tính

55

khoảng cách từ cực máng đến cực cổng cũng như bề dày thân, khoảng cách từ

cực máng đến cực nguồn được tính bằng tổng của khoảng cách theo phương

ngang (Lh) và khoảng cách theo phương thẳng đứng. Như thế khoảng cách

máng-nguồn phụ thuộc theo hai phương, để đơn giản trong nghiên cứu thì

-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 0.8 1.0 1.210

-14

10-13

10-12

10-11

10-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

Dra

in C

urren

t (A

/m

)

Gate-to-Source Voltage (V)

Symmetric TFETs

Decrease Horizontal

Drain-to-Source Distance:

Lh = 40, 20, 5, 0 nm

(a)

0 5 10 15 20 25 30 35 4040

60

80

100

120

140

160

Lh (nm)

Su

bth

resh

old

Sw

ing

(m

V/D

eca

de)

Symmetric TFETs

(a)

Subthreshold swing is averaged

from 10-12 to 10-7 A/m

Hình 3.11.Hiển thị (a) đặc tính dòng-thế của TFET đối xứng và (b) độ dốc

dưới ngưỡng trung bình với khoảng cách theo phương ngang khác nhau từ 0

đến 40 nm.

56

khoảng cách theo phương thẳng đứng được chọn cố định và bằng 50 nm vì

khoảng cách từ máng đến cổng được chọn ở mức 70 nm để tối ưu hóa dòng

xuyên hầm. Và như thế để nghiên cứu sự ảnh hưởng của khoảng cách máng-

nguồn đến hiệu suất linh kiện ta sẽ khảo sát đặc tính dòng-thế của TFET pha

tạp đối xứng khi khoảng cách máng-nguồn thay đổi theo phương ngang thể

hiện trong hình 3.11(a). Vì TFET có cấu trúc pha tạp đối xứng nên trong

TFET sẽ hình thành hai khoảng cách máng- nguồn giống nhau nằm đối xứng

nhau. Xét chiều dài cấu trúc linh kiện theo phương ngang ta có: Lg=2xLh+Wd

(trong đó: Lg là chiều dài cổng và được lấy bằng Lg=120 nm, Wd là chiều rộng

chuyển tiếp cực máng, Lh là khoảng cách máng-nguồn theo phương ngang).

Vì chiều dài cổng cố định nên khoảng cách máng-nguồn được điều chỉnh

bằng cách thay đổi chiều rộng chuyển tiếp cực máng. Từ công thức trên, nếu

thay đổi chiều rộng chuyển tiếp cực máng Wd từ 40 nm đến 120 nm thì giá trị

của khoảng cách máng-nguồn theo phương ngang Lh giảm từ 40 xuống đến 0

nm. Sở dĩ chiều rộng chuyển tiếp cực máng thấp nhất được giới hạn ở mức 40

nm để tránh hiệu ứng chuyển tiếp cực máng hẹp có thể gây ra những khó

khăn trong việc xem xét ảnh hưởng của khoảng cách máng-nguồn theo

phương ngang đến hiệu suất của linh kiện. Quan sát hình 3.11 (a), khi khoảng

cách máng-nguồn theo phương ngang Lh giảm dần, dòng rò lưỡng cực tăng

nhẹ. Đồng thời trong hình 3.11(b) cho thấy, khi khoảng cách máng-nguồn

theo phương ngang Lh giảm dần, độ dốc dưới ngưỡng tăng đột ngột. Như vậy,

với cùng khoảng cách máng-nguồn theo phương ngang thì dòng lưỡng cực và

độ dốc dưới ngưỡng ở khoảng cách này thay đổi khác nhau vì dòng lưỡng cực

tạo ra bởi xuyên hầm tại chuyển tiếp máng-kênh, trong khi đó độ dốc dưới

ngưỡng được xác định theo dòng dưới ngưỡng mà dòng dưới ngưỡng phụ

thuộc vào xuyên hầm tại chuyển tiếp nguồn-kênh. Để diễn tả đặc tính dòng

dưới ngưỡng, hình 3.12 vẽ giản đồ năng lượng ở trạng thái dưới ngưỡng dọc

theo đường ngắn nhất từ nguồn đến máng và cách xa cổng nhất của TFET đối

xứng với Lh khác nhau.

Điện áp giữa máng và nguồn là không đổi, quan sát hình 3.12 ta có kết

quả là, giản đồ năng lượng trong TFET có Lh=5 nm có độ dốc lớn hơn so với

TFET có Lh=40 nm nên bề rộng xuyên hầm trong TFET có Lh=5 nm nhỏ hơn

57

so với TFET có Lh=40 nm và do đó dòng dưới ngưỡng trong TFET có Lh=5

nm cao hơn so với TFET có Lh=40 nm. Khi cực máng gần nguồn hơn, biên

dạng thế năng tại chuyển tiếp nguồn-kênh được tạo ra mạnh hơn bởi điện

trường tại vùng máng- kênh. Vì thế, chức năng điều khiển của điện áp cổng

yếu hơn. Do đó, độ dốc dưới ngưỡng cao hơn.

3.5. HIỆU ỨNG CỰC CỔNG NGẮN

Ngoài việc tăng dòng mở, việc thu nhỏ kích thước của TFET cũng rất

quan trọng để áp dụng chúng trong các mạch tích hợp thu nhỏ. Trong TFET

p-i-n pha tạp không đối xứng, electron xuyên hầm di chuyển từ nguồn đến

máng thông qua kênh phía bên dưới cổng và có biên dạng thế năng trong

vùng chuyển tiếp được điều khiển bởi điện áp cổng. Ảnh hưởng của chiều dài

cổng và kênh bởi các hiệu ứng kênh ngắn/cổng ngắn đến hiệu suất của TFET

này đã được nghiên cứu trước đây. Khác với TFET p-i-n pha tạp không đối

xứng, trong cấu trúc pha tạp đối xứng mới này dòng dẫn không di chuyển

trong đường ngay bên dưới cổng oxit mà di chuyển trong đường xiên cách xa

-40 -20 0 20 40 60 80 100-2.0

-1.6

-1.2

-0.8

-0.4

0.0

0.4

0.8

1.2

Ele

ctr

on

En

erg

y (

eV

)

Distance to Source (nm)

Vgs = 0 V

Drain

(a)

Symmetric TFETs

Source

Tunnel Widths

: Lh = 40 nm

: Lh = 5 nm

Hình 3.12. Giản đồ năng lượng ở trạng thái dưới ngưỡng dọc theo đường

ngắn nhất từ nguồn đến máng và cách xa cổng nhất của TFET đối xứng với

Lh khác nhau.

58

lớp oxit cổng. Trong phần này ta sẽ nghiên cứu sự ảnh hưởng của hiệu ứng

cổng ngắn trong TFET đối xứng có ảnh hưởng đến hiệu suất của linh kiện này

hay không và nếu có thì sự ảnh hưởng này có giống với sự ảnh hưởng trong

TFET p-i-n bất đối xứng không. Để làm rõ vấn đề này, chúng ta sẽ khảo sát

đặc tính dòng-thế của TFET pha tạp đối xứng khi chiều dài cổng khác nhau

được thể hiện trong hình 3.13.

Để quan sát sự ảnh hưởng của hiệu ứng cổng ngắn đến hiệu suất điện, các

đặc tính dòng-thế của TFET đối xứng với các chiều dài cổng khác nhau được

hiển thị trong hình 3.13(a). Chiều rộng chuyển tiếp cực máng được chọn là 20

nm để nghiên cứu đưa ra chiều dài cổng tối đa để không bị ảnh hưởng bởi

hiệu ứng cổng ngắn. Quan sát hình 3.13(a), việc giảm chiều dài cổng từ 120

xuống đến 40 nm làm cho dòng rò lưỡng cực tăng lên. Bởi vì chiều dài cổng

phụ thuộc vào khoảng cách máng-nguồn theo phương ngang và được xác định

bởi công thức Lg=2xLh+Wd, mà chiều dài cổng giảm từ 120 nm xuống đến 40

nm thì khoảng cách máng-nguồn theo phương ngang sẽ giảm từ 50 nm xuống

đến 10nm, nên dòng rò tăng lên. Ngoài ra hình 3.13(a) cũng cho thấy, dòng

mở bị suy giảm với tốc độ nhanh khi giảm chiều dài cổng xuống dưới 80 nm.

Trong khi đó dòng mở của TFET p-i-n thông thường hầu như không thay đổi

khi thay đổi chiều dài cổng [42]. Vậy, dòng mở của TFET pha tạp đối xứng

và TFET pha tạp không đối xứng khi chiều dài cổng thay đổi có xu hướng

ngược nhau, vì về cơ bản cấu trúc linh kiện của chúng là khác nhau.

Để giải thích cho sự tăng của dòng rò khi chiều dài cổng giảm hình

3.13(b) hiển thị giản đồ năng lượng ở trạng thái mở của TFET đối xứng với

chiều dài cổng bằng 120 và 40 nm. Trong hình 3.13(b) TFET có cổng dài

Lg=120 nm, điện áp cổng điều khiển hai vùng chuyển tiếp nguồn riêng biệt

nên điện trường trong vùng chuyển tiếp xuyên hầm tách biệt nhau. Đối với

TFET pha tạp đối xứng có chiều dài cực cổng ngắn hơn (Lg=40 nm), hai vùng

chuyển tiếp nguồn-kênh được hợp nhất một phần. Ở vùng này, các điện

trường có hướng ngược nhau triệt tiêu lẫn nhau, làm giảm điện trường tại

vùng chuyển tiếp xuyên hầm. Tức là, biên dạng thế năng gần lớp oxit cổng

không chỉ được điều khiển bởi điện áp cổng mà còn bị hạn chế bởi điện

59

trường tại vùng chuyển tiếp. Do đó, cửa sổ xuyên hầm trong TFET có chiều

dài cổng 40 nm nhỏ hơn nhiều so với TFET có chiều dài cổng 120 nm nên

dòng mở giảm càng nhanh khi chiều dài cổng càng giảm. Bên cạnh đó hình

3.13 cũng cho thấy, dòng mở bị suy giảm nghiêm trọng nhưng độ dốc dưới

ngưỡng hầu như vẫn giữ không đổi ở mức 56 mV/decade. Do ảnh hưởng của

-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 0.8 1.0 1.210

-14

10-13

10-12

10-11

10-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

Dra

in C

urr

en

t (A

/m

)

Gate-to-Source Voltage (V)

Symmetric TFETs

Scaling Gate Length :

Lg = 120, 80, 60, 40 nm

(a)

-40 0 40 80 120 160-1.6

-1.2

-0.8

-0.4

0.0

0.4

0.8

1.2

Ele

ctr

on

En

erg

y (

eV)

Distance to Left Source (nm)

Tunneling

Windows

Symmetric TFETs

On-State

Sou

rce

(b)

Sou

rce

: Lg = 120 nm

: Lg = 40 nm

Hình 3.13. Đặc tính (a) dòng-thế và (b) giản đồ năng lượng của TFET đối

xứng với các chiều dài cổng khác nhau.

60

trường tại vùng chuyển tiếp đến biên dạng thế năng là không đáng kể vì điện

trường tại vùng chuyển tiếp ở trạng thái dưới ngưỡng nhỏ; đồng thời cũng do

không có hiệu ứng làm mỏng hàng rào xuyên hầm gây ra tại cực máng (Drain

Induced Barrier Lowering (DIBT)). Vì chiều dài cổng và chiều dài kênh trong

TFET đối xứng là khác nhau cho nên việc giảm chiều dài cổng không dẫn đến

chiều dài kênh bị thu hẹp [44]. Do đó, hiệu ứng cổng ngắn của TFET đối

xứng không liên quan đến hiệu ứng DIBT.

3.6. CẤU TRÚC CHỮ Y

Mặc dù TFET được nghiên cứu với cấu hình pha tạp đối xứng có thể cải

thiện dòng mở và dòng rò cho cả vật liệu có vùng cấm cao và cả vật liệu có

vùng cấm thấp, nhưng vẫn còn tồn tại hạn chế trong việc thu nhỏ kích thước

linh kiện do hiệu ứng cổng ngắn gây ra. Như đã phân tích ở trên, nguồn gốc

của hiệu ứng cổng ngắn ảnh hưởng đến dòng mở là do sự hợp nhất của hai

điện trường có xu hướng ngược nhau tại vùng chuyển tiếp. Từ vấn đề này, ý

tưởng thiết kế TFET dựa trên nguyên tắc làm sao cho điện trường không bị

triệt tiêu nhau trong vùng chuyển tiếp, nghĩa là làm sao loại bỏ được hiệu ứng

cổng ngắn. Để khắc phục vấn đề trên, TFET thu nhỏ với cấu trúc chữ Y như

hình 3.14(a) được đề xuất.

Trong TFET chữ Y, cấu hình pha tạp vẫn là đối xứng và cũng dựa trên cơ

chế xuyên hầm điểm. Các thông số về cấu trúc linh kiện được thu nhỏ này vẫn

tương đồng với các thông số của TFET có cấu trúc thông thường như trong

hình 3.1(b). Độ dày thân của TFET chữ Y là 20 nm; độ dày lớp oxit cổng

HfO2 là 3 nm; nồng độ pha tạp nguồn bằng 1020 cm-3 và nồng độ pha tạp

máng là 5x1019 cm-3. Độ dày cổng là 20 nm trong khi chiều dài cổng được

thay đổi để xem xét hiệu ứng cổng ngắn.

Để phân tích vật lý và thiết kế linh kiện, ta khảo sát đặc tính dòng-thế của

TFET chữ Y với chiều dài cổng khác nhau được biểu diễn trong hình 3.14(b).

Đồng thời đặc tính dòng-thế của TFET đối xứng thông thường với chiều dài

cổng 40nm cũng được vẽ lại trên hình 4.24(b) để dễ so sánh. Quan

61

sát hình 3.14(b) ta thấy, dòng rò lưỡng cực trong TFET chữ Y rất thấp so với

TFET pha tạp đối xứng thông thường. Do khoảng cách từ cực máng đến cực

nguồn của TFET chữ Y dài hơn 90 nm. Bên cạnh đó, chuyển tiếp máng-

nguồn ở bên trái và bên phải trong cấu trúc chữ Y song song nhau thay vì ở vị

Source

p

i

Gate

Y-Shaped TFET

Source

n

Drain

Oxide Oxide

p

(a)

-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 0.8 1.0 1.210

-14

10-13

10-12

10-11

10-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

Dra

in C

urr

en

t (A

/m

)

Gate-to-Source Voltage (V)

Symmetric TFETs

Basic Structure

(Lg = 40 nm)

(b)

Y-shaped Structure

(Lg = 40, 20, 10 nm)

Hình 3.14. (a) Cấu trúc TFET chữ Y và (b) đặc tính dòng-thế trong TFET

chữ Y

62

trí đối diện nhau như trong TFET có cấu trúc thông thường, nên vùng điện

trường cao tại hai vùng chuyển tiếp không hợp nhất với nhau nghĩa là không

có sự triệt tiêu lẫn nhau của các điện trường ngược nhau trong vùng chuyển

tiếp khi giảm chiều dài cực cổng. Không chỉ hiệu ứng cổng ngắn bị triệt tiêu

trong TFET được thu nhỏ với cấu trúc chữ Y, mà chiều dài cổng cũng được

giảm xuống đến 10nm. Đặc biệt là, cả dòng mở và dòng rò lưỡng cực của

TFET chữ Y cổng ngắn đều giống với TFET đối xứng cổng dài. Bên cạnh

Hard mask

Substrate

Substrate

n

Substrate

n

Substrate

n

p p

Substrate

n

p p

Substrate

Ge

(a) (b)

(c) (d)

(e) (f)

Hình 3.15. Quy trình chế tạo TFET chữ Y.

63

diện tích mặt phẳng được thu hẹp, chiều dài cực cổng được rút ngắn lại, điện

dung cực cổng của TFET cũng được giảm [45] để bù cho sự gia tăng của nó

do sử dụng cấu trúc chữ Y.

Quy trình chế tạo TFET chữ Y cũng giống như quy trình chế tạo TFET

thông thường. Quá trình chế tạo TFET dựa trên kiến trúc dọc [46] có thể được

áp dụng để chế tạo TFET chữ Y với các sửa đổi phù hợp được thể hiện trong

hình 3.15. Vật liệu ban đầu là một wafer được pha tạp nhẹ và được phát triển

một lớp epitaxy Ge mỏng, trên lớp epitaxy Ge phủ một lớp cách điện oxit như

hình 3.15(a). Tiếp theo, dùng phương pháp quang khắc khử lớp oxit ở trung

tâm wafer để hình thành cột máng như được mô phỏng trong hình 3.15(b).

Sau khi hình thành cột, khu vực máng được xác định bằng cách cấy vào cột

máng chất bán dẫn loại n được thể hiện trong hình 3.15(c). Hình 3.15(d) mô

tả vùng kênh được phát triển đối xứng ở cả hai bên của cực máng thông qua

lớp epitaxy Ge bằng phương pháp quang khắc. Đồng thời, hai cột nguồn cũng

được hình thành bằng phương pháp quang trắc như hình 3.15(e), hai nguồn

được xác định bằng cách cấy vào cột nguồn chất bán dẫn loại p. Bước cuối

cùng là kim loại hóa, điện cực cổng được hình thành bằng cách lắng đọng oxit

được thể hiện trong hình 3.15(f).

64

KẾT LUẬN VÀ KIẾN NGHỊ

Luận văn đã nghiên cứu cấu trúc linh kiện và cơ chế hoạt động của TFET

có cấu trúc pha tạp đối xứng. Bên cạnh đó, đề tài cũng khảo sát các hiệu ứng

mới chỉ có trong cấu trúc TFET pha tạp đối xứng được đề xuất như hiệu ứng

cực cổng ngắn và hiệu ứng chuyển tiếp cực máng hẹp. Đồng thời, ảnh hưởng

của các thông số như nồng độ pha tạp máng, khoảng cách từ cực máng đến

cực cổng và khoảng cách máng-nguồn đến hiệu suất của linh kiện cũng đã

được nghiên cứu.

Luận văn sử dụng phương pháp mô phỏng linh kiện hai chiều thực hiện

dựa trên phần mềm MEDICI để đưa ra các đặc tính điện và giản đồ năng

lượng ở các trạng thái tắt-mở của các TFET. Với mỗi nghiên cứu, đề tài đã so

sánh các đặc tính điện của TFET đối xứng và bất đối xứng hay của TFET có

thông số linh kiện khác nhau để từ đó đề xuất thiết kế tối ưu cho các tham số

cấu trúc linh kiện áp dụng cơ chế xuyên hầm điểm cho TFET pha tạp đối

xứng. Kết quả cho thấy, TFET pha tạp đối xứng giúp nâng cao dòng mở và

giảm dòng rò lưỡng cực tốt hơn so với TFET pha tạp bất đối xứng. Mặt khác,

đề tài cũng chứng minh được tính khả thi của TFET pha tạp đối xứng cho cả

vật liệu bán dẫn có vùng cấm lớn (Si) và vật liệu vùng cấm nhỏ (Ge). Bên

cạnh đó, các nghiên cứu về sự ảnh hưởng của các thông số linh kiện đến hiệu

suất của TFET cũng đã thu được một số kết quả như dòng lưỡng cực được

triệt tiêu hiệu quả khi khoảng cách máng-cổng là 70 nm và khoảng cách

máng-nguồn càng lớn. Ngoài ra, luận văn cũng khẳng định để tránh sự suy

giảm của dòng mở và sự gia tăng bất lợi của dòng rò lưỡng cực thì chiều rộng

của chuyển tiếp cực máng trong TFET phải ít nhất 20 nm và chiều dài cổng

phải trên 80 nm. Từ kết quả trên, TFET chữ Y đã được đề xuất hoàn toàn phù

hợp với ứng dụng trong các mạch điện tử công suất thấp. Ngoài ra, thiết kế tối

ưu cho các tham số cấu trúc linh kiện trên có thể mở rộng sang áp dụng cơ

chế xuyên hầm đường cho TFET pha tạp đối xứng.

65

CÔNG TRÌNH ĐÃ CÔNG BỐ LIÊN QUAN ĐẾN LUẬN VĂN

Nguyen Dang Chien, Tran Thi Kim Anh, Yu-Hsuan Chen, Chun-Hsing

Shih, Device physics and design of symmetrically doped tunnel field-effect

transistors, Microelectronic Engineering, vol. 216, p. 111061, 2019. (ISI)

66

TÀI LIỆU THAM KHẢO

[1] Kang D., 1976, A historical perspective on the development of MOS

transistors and related devices, IEEE Trans. Electron Devices ED, vol.

23, pp. 655-657.

[2] Đinh Sỹ Hiền, 2007, Linh kiện bán dẫn, NXB Đại học Quốc Gia TP Hồ

Chí Minh.

[3] Sze S. M., 1981, Physics of Semiconductor Devices 2nd edition, Wiley,

New York.

[4] Chan B. S., Mohd Z. H. and Ismail S., 2012, Low power high

performances analysis of impact ionization MOSFET (IMOS) device,

Proceeding of the 10th Seminar of Science & Technology 1(2), pp. 71-

77.

[5] Baba T., 1992, Proposal for Surface Tunnel Transistors, Jpn. J.

Appl.Phys. 31(4B), L455-L457.

[6] Koswatta S. O., Lundstrom M.S. and Nikonov D.E., 2009, Performance

comparison between p-i-n tunneling transistors and conventional

MOSFETs, IEEE Trans. Electron Devices, vol. 56, pp. 456–465.

[7] Zhang Q., Zhao W. and Seabaugh A., 2006, Low-Subthreshold-Swing

Tunnel Transistors, IEEE Electron Device Letters, vol. 27, pp. 297-300.

[8] Choi W. Y., Park B. G., Lee J. D. and Liu T. J. K., 2007, Tunneling

field-effect transistors (TFETs) with subthreshold swing (SS) less than

60 mV/dec, IEEE Electron Device Lett., vol. 28, pp. 743–745.

[9] Nayfeh O. M., Hoyt J. L. and Antoniadis D. A., 2009, Strained-Si1-

xGex/Si band-to-band tunneling transistors: impact of tunnel junction

germanium composition and doping concentration on switching

behavior, IEEE Trans. Electron Devices, vol. 56, pp. 2264–2269.

[10] Han R., Zhang H. and Wang D., 2018, Inverted π-shaped Si/Ge

Tunneling Field Effect Transistor, 978-1-5386-4441 IEEE.

67

[11] Nam H., Cho M. H. and Shin C., 2015, Symmetric tunnel field-effect

transistor (S-TFET), Curr.Appl. Phys., vol. 15, pp. 71–77.

[12] Ramaswamy S. and Kumar M. J., Double gate symmetric tunnel FET:

investigation and analysis, IET Circuits, Devices & Systems, vol. 11, pp.

365-370.

[13] Chen S., Wang S., Liu H., Li W., Wang Q. and Wang X., 2017,

Symmetric U-Shaped Gate Tunnel Field-Effect Transistor, IEEE

Transactions On Electron Devices, vol. 64, pp. 1343-1349.

[14] Kim S. W., Choi W. Y., Sun M. C., Kim H.W. and Park B. G, 2012,

Design Guideline of Si-Based L-Shaped Tunneling Field-Effect

Transistors, Japanese Journal of Applied Physics, 51, 06FE09.

[15] Wang W., Wang P.-F., Zhang C.-M., Lin X., Liu X.-Y., Sun Q.-Q., Zhou

P. and Zhang D.W., 2014, Design of U-shape channel tunnel FETs with

SiGe source regions, IEEE Trans. Electron Devices, vol. 61, pp. 193–

197.

[16] Bagga A., Kumar A., Dasgupta S., 2017, Demonstration of a novel two

source region tunnel FET, IEEE Trans. Electron Devices, vol. 64, pp.

5256–5262.

[17] Jiang Z., Zhuang Y., Li C. and Wang P., 2016, Dual Sources U-shape

Gate Tunnel FETs with High On-current and Steep SS, 978-1-4673-9965

IEEE.

[18] Dubey P.K., and Kaushik B.K., T-Shaped III-V Heterojunction

Tunneling Field-Effect Transistor, IEEE Transactions On Electron

Devices, vol. 64, pp. 3120-3125.

[19] Chinni V. K., Zaknoune M., Coinon C., Morgenroth L., Troadec D.,

Wallart X. and Desplanque L., 2017, V-Shaped InAs/Al0.5Ga0.5Sb

Vertical Tunnel FET on GaAs(001) Substrate With ION =433 µA.µm−1 at

VDS =0.5 V, Journal Of The Electron Society, vol. 5, pp. 53-58.

68

[20] Kao K.-H., Verhulst A.S., Vandenberghe W. G., Soree B., Groeseneken

G. and Meyer K.D., 2012, Direct and indirect band-to-band tunneling in

germanium-based TFETs, IEEE Trans. Electron Devices, vol. 59, pp.

292–301.

[21] Shih C.-H. and Chien N. D., 2014, Design and Modeling of Line-

Tunneling Field-Effect Transistors Using Low-Bandgap

Semiconductors, IEEE Transactions On Electron Devices, vol. 61, pp.

1907-1913.

[22] Ford A. C., Yeung C. W., Chuang S., Kim H. S., Plis E., Krishna S., Hu

C. and Javey A., 2011, Ultrathin body InAs tunneling field-effect

transistors on Si substrates, Appl. Phys. Lett., 98(11), pp. 113105.

[23] Verhulst A. S., Vandenberghe W. G., Maex K. and Groeseneken G.,

2007, Tunnel fieldeffect transistor without gate-drain overlap, Appl.

Phys. Lett., 91(5), pp. 053-102.

[24] Chattopadhyay A. and Mallik A., 2011, Impact of a spacer dielectric and

a gate overlap/underlap on the device performance of a tunnel field-

effect transistor, IEEE Trans. Electron Devices, vol. 58, pp. 677-683.

[25] Shih C.-H. and Kien N. V., 2014, Sub-10-nm asymmetric junctionless

tunnel field-effect transistors, IEEE J. Electron Devices Soc., 2, pp. 128–

132.

[26] Ghosh B. and Akram M. W., 2013, Junctionless tunnel field effect

transistor, IEEE Electron Device Lett., 34, pp. 584–586.

[27] Tajally M. B. and Karami M. A., 2017, Hetero – gate – dielectric

symmetric U-shaped gate tunnel FET, Superlattices and Microtructures,

110, pp. 139-145.

[28] Kane E. O., 1961, Theory of tunneling, J. Appl. Phys., 31, pp. 83–91.

[29] Fischetti M. V. and Laux S. E., 1996, Band structure, deformation

potentials, and carrier mobility in strained Si, Ge, and SiGe alloys, J.

Appl. Phys., 80, pp. 2234–2252.

69

[30] Kim D., Krishnamohan T., Smith L., Philip Wong H.-S.and Saraswat

K.C., 2007, Band to band tunneling study in high mobility materials: III-

V, Si, Ge and strained SiGe, Device Res. Conf., pp. 57–58.

[31] Tyagi M.S., 1968, Zener and avalanche breakdown in silicon alloyed p-

n junctions – I: analysis of reverse characteristics, Solid State Electron.,

11, pp. 99–115.

[32] Hurkx G.A.M., 1989, On the modelling of tunnelling currents in reverse-

biased p-n junctions, Solid State Electron., 32, pp. 665–668.

[33] Butcher P. N., Hulme K. F. and Morgan J. R., 1962, Dependence of peak

current density on acceptor concentration in germanium tunnel diodes,

Solid State Electron., 5, pp. 358–360.

[34] Tyagi M. S., 1973, Determination of effective mass and the pair

production energy for electrons in germanium from Zener diode

characteristics, Japanese Journal of Applied Physics, 12, pp. 106–108.

[35] Synopsys Inc., 2010, Synopsys MEDICI User's Manual, California.

[36] Chaturvedi P. and Goyal N., 2012, Effect of gate dielectric thickness on

gate leakage in tunnel field effect transistor, Proc. Inter. Carib. Conf.

Devices Circuts Syst., pp. 1–4.

[37] Boucart K. and Ionescu A.M., 2007, Double-gate tunnel FET with high-

κ gate dielectric, IEEE Trans. Electron Devices, vol. 54, pp. 1725–1733.

[38] Toh E.-H., Wang G. H., Chan L., Samudra G. and Yeo Y.-C., 2007,

Device physics and design of double-gate tunneling field-effect transistor

by silicon film thickness optimization, Appl. Phys. Lett., 90, pp. 263-507.

[39] Chien N. D., Shih C.-H., Vinh L. T. and Kien N. V., 2013, Quantum

confinement effect in strained-Si1-xGex double-gate tunnel field-effect

transistors, Proc. Int. Conf. IC Design Tech., pp. 73–76.

[40] Chien N. D., Shih C.-H., Chen Y.-H. and Thu N. T., 2016, Increasing

drain voltage of lowbandgap tunnel field-effect transistors by drain

engineering, Proc. Int. Conf. Electron. Inf. Commun., pp. 1–4.

70

[41] Garg S. and Saurabh S., 2017, Suppression of ambipolar current in

tunnel FETs using drainpocket: proposal and analysis, Superlattice.

Microst., 113, pp. 261–270.

[42] Chien N. D. and Shih C.-H., 2015, Short-channel effect and device

design of extremely scaled tunnel field-effect transistors, Microelectron.

Reliab., 55, pp. 31–37.

[43] Terada K., Nishiyama K. and Hatanaka K.-I., 2001, Comparison of

MOSFET-threshold-voltage extraction methods, Solid State Electron.,

45, pp. 35–40.

[44] Liu L., Mohata D. and Datta S., 2012, Scaling length theory of double-

gate interband tunnel field-effect transistors, IEEE Trans. Electron

Devices, vol. 59, pp. 902–908.

[45] Yang Y., Tong X., Yang L.-T., Guo P.-F., Fan L. and Yeo Y.-C., 2010,

Tunneling field-effect transistor: capacitance components and modeling,

IEEE Electron Device Lett., 31, pp. 752–754.

[46] Vandooren A., Leonelli D., Rooyackers R., Arstila K., Groeseneken G.

and Huyghebaert C., 2012, Impact of process and geometrical

parameters on characteristics of vertical nanowire silicon n-TFETs, Solid

State Electron., 72, pp. 82–87.