한국기술교육대학교장영조

한국기술교육대학교 전기전자통신공학부 2

본 슬라이드의 내용은 http://www.altera.com을 참조하였습니다.

1. FPGA 개념2. FPGA 구조3. FPGA 컨피겨레이션4. FPGA 메모리 설계

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} FPGA (Field Programmable Gate Array) ?§ 사용자가 현장에서 직접 프로그램 가능한 소자§ 기본적인 논리게이트, 플립플롭, 메모리 등을 구현 가능§ 수십개~수백만개의 소자를 포함하는 규모§ 개발기간이 짧고 회로동작을 바로 검증할 수 있어 개발 초기에 사용하

거나 소규모 다품종 제품에 사용

} FPGA 구조§ 논리블록§ 연결자원(interconnection resource)§ 입출력 회로§ 프로그래밍 스위치 : 전기적인 Fuse§ 게이트수, 입출력수, 핀수, 동작속도 등에

따라 성능 및 가격 차이

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Types 회 사 계 열 게이트수 (1,000) 사용자 입출력핀수

EEPROMAltera

MAX 7000MAX 9000

0.6-56-12

36-164159-216

LatticeispLSI 8000MACH 5

25-455-20

148-312 68-256

EPROM AlteraMAX 5000Classic EPLD

0.6-3.7 0.3-0.9

16-6722-64

FlashXilinx XC9500/XL/XV 0.8-64 34-192

Cypress Delta 39k 30-200 32-264

Anti-fuseActel ACT 3 1.5-10 70-228

QuickLogic pASIC 3 8-38 70-316

SRAM

XilinxXC 4000EVirtex-5Spartan-3

2-8530-33050-5000

64-448400-1200124-784

Altera

FLEX 10K (ACEX1K)

APEX 20KCyclone IIIStratix III

10-25030-150050-12050-340

59-470128-80894-535

288-1104

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} 프로그래밍 : 전기적 fuse인 연결스위치에 회로정보(configuration 정보)를 기억하는 과정§ 칩의 면적, 지연시간, 성능, 집적도, 표준공정 사용, 가격등에 영향§ 프로그래밍 정보의 불휘발성(non-volatile), 소자의 재프로그래밍, ISP

(In System Programmability) à PCB 기판 설계에 영향

} SRAM 프로그래밍 방식§ SRAM (Static RAM)에 정보 저장§ 휘발성(volatile) § 초기화를 위한 정보 저장 매체가 따로 필요§ 재프로그래밍및 ISP 가능, 표준 CMOS공정 사용,§ 전원소모가 크다, § 초기제품개발, 교육용으로 사용

routing wire

RAMcell

routing wire

pass transistor

RAMcell

routing wire

routing wire

transmission gate

routing wires

multiplexer

to logic cell input

RAMcell

RAMcell

MUX

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} Anti-fuse 방식§ 3개층으로 구성

ü n+ 확산층 : 반도체ü 유전체층 : 절연체ü Poly-Si 층 : 도체

§ 18V-5mA 전류로 유전체에 열을 가하여 전기적 fuse를 녹여서 프로그래밍

§ anti-fuse를 위한 별도의 마스크 제조공정 필요§ 불휘발성§ 재프로그래밍 불가§ 성능 우수§ 최종제품 용도

Actel 사의 안티퓨즈 프로그래밍 구조

단면층 평면층(마스크)

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} EPROM (EEPROM)/Flash 방식§ select gate와 floating gate로 구성§ 프로그래밍된 상태 : floating 게이트가 전하를 포획하여 select 게이트

가 NMOSFET로 동작하는 것을 불가하게 함 – 연결이 끊어짐§ 비 표준공정 – 가격 상승, 소규모 소자§ 불휘발성§ EPROM : 자외선 조사로 재프로그래밍 가능, ISP 불가§ EEPROM : 전기적 재프로그래밍 가능, ISP 가능§ 컨피겨레이션 ROM으로 많이 사용

단면층 회로연결

n+ n+

field oxide

gate oxide1st level poly Si(floating gate)

2nd level poly Si(select gate)

p-substrate

VS +VD

+VG

select gate

floating gate

bit line

word line

pull-upresistor

EPROMtransistor

gnd

+5V

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} 설계 입력§ HDL, EDIF, Schematic

} 논리최적화§ 일반적인 논리합성과 최적화 과정

} Technology 매핑§ FPGA의 논리 구조에 적합한 회로 생성, FPGA

소자 회사의 CAD 툴 사용} 배치및배선 (P&R)

§ FPGA 칩 내부의 특정 위치에 회로를 배치하고연결

§ P&R결과는 회로의 전기적특성에 영향을 미침} 설계검증

§ 타이밍 시뮬레이터를 통한 동작 검증} 프로그래밍(컨피겨레이션)

§ 전기적 프로그래밍 파일 (JEDEC) 형태로 저장§ 다운로드 케이블을 통하여 FPGA를 직접 프로그

래밍하거나 EPROM writer로 프로그래밍

Design database

Initial design Entry

Logic optimization

Technologymapping

Placement &Routing

Design verification

Configuration &Downloading

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} ACEX 1K 계열§ Altera 사의 SRAM 방식 FPGA § 논리블록, 메모리, 입출력블록 포함§ EAB (Embedded Array Block) : 내부 전용 메모리, megafunction 구현

ü RAM 비트 : 12,288 ~ 49,152 § Logic array : look-up table 논리블록, 논리회로, glue logic 구현

ü 게이트 개수 : 10,000 ~ 100,000ü LE (Logic Element) 개수 : 576 ~ 4,992

§ 최대 사용자 입출력 핀 수 : 136 ~ 333 § 동작 전원

ü 입출력 다중 전압 지원 : 5.0V, 3.3.V, 2.5V ü 내부회로 2.5V 동작

§ ICR (In Circuit Reconfigurability) ü 외부 EPROM, 마이크로프로세서ü JTAG (Joint Test Action Group) port

§ 설계 툴ü Quartus IIü 설계 입력 형태 : EDIF, Verilog HDL, VHDL,ü 스키매틱, 그외 EDA와의 인터페이스 지원

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Feature EP1K10 EP1K30 EP1K50 EP1K100

Typical gates(logic and RAM) 10,000 30,000 50,000 100,000

Max. system gates 56,000 119,000 199,000 257,000

Logic Elements (LEs) 576 1,728 2,880 4,992

Logic Array Blocks(LABs) 72 218 360 624

Embedded Array Bocks (EABs) 3 6 10 12

Total RAM bits 12,288 24,576 40,960 49,152

Max. user I/O pins 136 171 249 333

1 LAB = 8 LEs1 EAB = 4,096 bits RAM

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Device100-Pin

TQFP

144-Pin

TQFP

208-Pin

PQFP

256-Pin

FineLine BGA

484-Pin

FIneLine BGA

EPF1K10 66 92 120 136 136

EP1K30 102 147 171 171

EP1K50 102 147 186 249

EP1K100 147 186 333

패키지 형태 이름

L

T

Q

R

G

B

F

PLCC (plastic J-lead chip carrier)

TQFP (plastic thin quad flat pack)

PQFP (plastic quad flat pack)

RQFP (power quad flat pack)

PGA (ceramic pin grid array)

BGA (ball grid array)

FineLine BGA

동작온도

CI

Commercial (0oC - 70oC)Industrial (-40oC - 85oC)

Speed Grade

-1, -2, -3, ...

소자이름 예 : EP1K100QC208-3

ACEX1K 계열, 100,000 게이트 수, 208핀의 PQFP패키지동작온도 0oC - 70oC, speed grade -3

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응용회로

사용자원량 성능

LEs EABs속도등급

단위-1 -2 -3

16 bit loadable counter 16 0 285 232 185 MHz

16 bit accumulator 16 0 285 232 185 MHz

16-to-1 multiplexer 10 0 3.5 4.5 6.6 ns

16 bit multiplier with 3 stage pipeline 592 0 156 131 93 MHz

256x16 RAM read cycle speed 0 1 278 196 143 MHz

256x16 RAM write cycle speed 0 1 185 143 111 MHz

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§ LAB (Logic Array Block) : 행과 열의 형태로 배열 배치§ EAB (Embedded Array Bock) : 행 단위마다 1개씩 중앙 열에 배치§ IOE (I/O Element) : 칩 바깥 쪽에 배치§ Row/Column Interconnect : LAB, EAB, IOE의 연결

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v 1EAB = 4,096 bits memoryv 내부 입출력 레지스터 포함v 입출력 비트 수 가변v 주소선 가변v 메모리 구현 : RAM, ROM, FIFO, dual

port RAM v 조합/순차회로구현 : 곱셈기, vector

scalar, 디지털 필터, micro-controller등

v 쿼터스 툴에서 MegaWizard 함수를 호출하여 각 파라미터 설정으로 메모리 배열을 설계

메모리 배열 구조 예

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v 1 LAB은 약 96개 정도의 사용 가능한 게이트에 해당 :§ 8 비트 카운터, 가감산기, 디코더, 상태머신 등의 논리 구현에 적합

v 8개 LE (Logic Element)v LAB control signal : global 신호 (클럭, 리셋, ..)v carry and cascade chain v LAB 내부(local) 연결 배선v 칩 내 행열 배치

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v 일반적인 논리 구현v 4 입력 LUT (LookUp Table) 구조 :

논리함수구현v 프로그램 가능한 D 플립플롭v carry chain, cascade chainv 내부 및 외부 연결선

v LE 사용모드§ Normal 모드 : 일반적 논리회로, 디코딩 회로§ 연산 모드 : 가산기, 누산기, 비교기§ 업/다운 카운터 모드 : 동기형 로드, 업/다운, 비동기형 클리어§ 클리어 카운터 모드 : 동기형 로드 및 클리어

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v 입력, 출력, 양방향 입출력v 양방향 I/O buffer, registerv 출력 형태 : 핀별 지정가능

§ 저잡음, 고속 slew rate§ 개방 드레인 (open drain) 출력§ 삼상(tri-state) 출력

v 주변 제어신호 버스 : § 글로벌 채널 사용§ 클럭, 클리어, 클럭 인에이블, 출력

인에이블

v 2개의 전용 클럭 입력 : 클럭 와이어지연 감소§ GCLK1, GCLK2

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