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02SMT packaging Special ReportⅡ

SMT 부품관련사항들

PCB설계기본지침서Ⅱ

목 적

SMT 부문

작업 가능 PCB SIZE

작업가능PCB SIZE는장비SPEC에따라

상이하지만다음을기준으로하여PCB를설계

한다.

▶가로 : 최소 100mm 최대330mm를벗

어나지않게설계한다.

▶세로 : 최소 100mm 최대250mm를벗

어나지않게설계한다.

GUIDE HOLE 및FIDUCIAL MARK

GUIDE HOLE (TOOLING HOLE)

1) 자삽 TOOLING HOLES : 가로, 세로

중긴쪽한쪽면상에2EA HOLE을선정.

ICT HOLE 1EA 추가 : PIN 접촉방식

TEST로대각선고정이필요.

2) HOLE은 정공이며 NON-PLATED

THROUGH HOLE (TIN 도금이안된

상태)

3) HOLE CENTER의위치는PCB 모서리

에서5mm×5mm

4) HOLE SIZE : 4mm + 0.05, -0.00

FIDUCIAL MARK

1) FIDUCIAL MARK는 SMD 각공정작

업의 PCB 좌표기준이되므로오차가발생하

여서는안된다.

2) FIDUCIAL MARK 위치 : 대각선모서

리부분의안쪽에배치

3) FIDUCIAL MARK SPEC : 하단에표기.

GUIDE HOLE 및 FIDUCIAL MARK 위치

PCB 설계 시의 Guide Hole 및 Fiducial

Mark 위치를그림1에서보여주고있다.

SMT 작업불가능 역

외각면에서 5mm 이내에들어가는 역은

SMT 작업이불가능함으로부품배치시고려하

여설계한다. 그림2에서이를보여주고있다.

TOMB-STONE 현상 방지를 감안해

PAD를 설계해야 한다. PAD SIZE

가 틀려 열전도 차이가 있는 경우

REFLOW SOLDERING 시 납의

표면장력으로 인해 부품의 한쪽

LEAD가 들려 묘비 형상으로 되는

현상(TOMB-STONE)을 방지해야

한다.

자료제공 : 투런시스템,

전근배 대표

그림 1. Guide Hole 및 Fiducial Mark 위치 모식도

그림 2. 부품 배치 시 고려 사항

PAD DESIGN

GND PATTERN과 연결된 PAD 설계

TOMB-STONE 현상방지를감안해PAD를설계해야한다.

PAD SIZE가 틀려 열전도 차이가 있는 경우 REFLOW

SOLDERING 시납의표면장력으로인해부품의한쪽LEAD

가들려묘비형상으로되는현상(TOMB-STONE)을방지해야

한다. 그림3은TOMB-STONE 방지를위한잘못된설계와올

바른설계를보여주고있다.

☞CHIP PAD 설계는그림2와같이좌, 우측을동일하게한다.

☞PAD가GND COPPER 층으로묶여있을경우에는그림2

의(2)와같이PAD를분리하여설계한다.

CHIP PATTERN 설계

1) NO-SOLDER 방지를위한PATTERN 설계

REFLOW SOLDER 진행시PADDP PTH(VIA HOLE)

이 있는 경우 CREAM SOLDER가 녹으면서 PTH에

SOLDER가빠져NO-SOLDER가발생한다.

2) SHORT 및BONDING 불량방지를위한PATTERN 설계

☞ REFLOW 적용 시 : 부품 MOUNTING 시 CREAM

SOLDER가눌려인접VIA HOLE과SHORT 발생.

☞ FLOW 적용시 : PAD 사이에VIA HOLE이있는경우

도포된BOND가흘러내려BONDING 불량발생.

CHIP PAD 설계

1) REFLOW CHIP PAD 설계. (TOP SIDE)

일반적으로PAD의폭(W)은부품의폭보다10∼20% 더크게

설계한다. 그림6을참조하면된다.

2) FLOW CHIP PAD 설계.(BOTTOM SIDE)

일반적으로 PAD의폭(W)은부품의폭보다 20∼30% 더작

게설계한다. 그림7을참조하면된다.

3) FLOW PAD 설계. (예: REFLOW 설계로잘못적용했을

경우문제점.)

WAVE SOLDERING 진행 시 EXCESS SOLDER 및

SOLDER PEAK 불량발생빈도가높다.

Special ReportⅡ02

70 SMT * PACKAGING Focus

그림 3. TOMB-STONE 방지를 위한 설계

잘못된 설계 올바른 설계

그림 4. No-Solder 방지를 위한 Pattern 설계

잘못된 설계 올바른 설계

그림 5. Short 및 Bonding 방지를 위한 Pattern 설계.

잘못된 설계 올바른 설계

그림 6. Reflow Chip PAD 설계(Top Side)

그림 7. Flow Chip PAD 설계(Bottom Side)

PCB설계 기본 지침서 Ⅱ

DUMMY PAD DESIGN

DUMMY PAD는 SHORT 방지용으로 설계하며, 적용은

SMD FLOW(BOTTOM) PAD 설계에만해당된다. 그림 8에

서이를보여주고있다.

납의표면장력은면적에비례하고, 납은적은쪽에서많은쪽

으로 이동하려는 성질이 있어, WAVE SOLDERING 진행시

DUMMY PAD는마지막 LEAD에묻어있는납을끌어당기는

역할을하므로SHORT 불량발생을방지할수있다.

QFP PAD DESIGN

적용 부품

1) 모든QFP IC류

2) 1.0mm PITCH 이하의SOJ IC류

PAD DESIGN

그림9에서는QFP PAD Design 시의고려사항을보여주고

있다.

PLCC/SOJ PAD DESIGN

1) 적용부품: 1.27mm PITCH PLCC/SOJ

2) PAD DESIGN

SOJ IC (1.27mm PITCH 이상의SOJ IC)

BGA PAD DESIGN

BGA 타입의 IC에서는가장중요하게고려할부분이PCB의

휨에대한대책이다. 따라서앞의지난호의“휨방지를고려한

설계”를충실히지키는것이바람직하다. 또한BGA 타입 IC를

PCB의어떤위치에배치하는가도중요한부분이다. 물론BGA

타입 IC의 경우부품이 PCB에장착시킬때 BGA 타입 IC때

PIN을육안으로확인할수없음으로REWORK를고려하여야

한다. 그림12에서이를설명한다.

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그림 8. Dummy PAD 설계

P : LEAD PITCH L : PAD 길이

진행방향

그림 9. QFP PAD Design

그림 10. PLCC/SOJ PAD DESIGN

부품 PAD

※ THIEVING PAD

1) BOTTOM(FLOW) SIDE 설계시적용하며, SOLDERING 진행방향뒤쪽에

위치하여야함.

2) 적용이안될경우 SHORT 불량으로 REWORK 공수가증가하므로반드

시적용하여야함.

72 SMT * PACKAGING Focus

Special ReportⅡ02

부품 간의 최소 간격

TOP SIDE

QFP, SOJ IC,PLCC 전반

QFP, SOJ IC, PLCC PAD 간및VIA HOLE LAND 간의

간격은1.5∼2.0mm 이상이되어야한다.

CHIP 부품 전반

소형 CHIP 부품간의 간격은 배치 방향에 따라 다르며

0.9mm∼1.3mm 이상이되어야한다.

전해 CAP 등 이형 부품

전해CAP 등의이형부품PAD 간간격은 1.5∼1.3mm이상

되어야한다.

BOTTOM SIDE

SOJ IC 및 소형 CHIP 부품

SOJ IC 및소형CHIP 부품PAD 간및VIA HOLE LAND

와의간격은0.9mm 이상되어야한다.

전해 CAP등의 이형 부품

전해CAP 등의대형CHIP 부품PAD 간및LAND간간격

은1.5mm이상되어야한다.

부품배치

SMD 부품배치

SMD 부품배치는가능한TOP SIDE로배치하는것이생산

성및품질면을고려할때가장이상적이다.

위항목이불가능할경우(BOTTOM FLOW일경우에한함)

1) TOP SIDE : QFP, PLCC, SOJ IC 및SIZE가큰부품

2) BOTTOM SIDE : 일반각CHIP

BOTTOM SIDE 부품배치방향

FLOW SOLDERING 시 SOLDERABILITY를 고려하여

그림13과같이부품방향을설정하여야한다.

VIA HOLE 처리

VIA HOLE의배치

VIA HOLE은 부품 밑에 1.0mm이하의 간격으로 배치 할

경우SHORT 불량이발생할수있으므로설계시고려하여야

한다.

그림 12. PCB상 부품배치상태

잘못된 설계올바른 설계

올바른 배치 잘못된 배치

PCB상 부품배치상태

그림 13. Bottom Side 부품배치 방향

부 품 배치 방향 비 고

각 CHIP

SOIC

QFP

납땜 진행방향과 직교

SOJ IC 긴 쪽이 WAVES/D 방향과 일치되게

SOLDERING 방향과 45°각도

SHORT 및 NO-SOLDER 방지용

SHORT 방지용 THIEVING PAD 제작

SHORT방지<주 의>QFP IC의 경우 BOTTOM SIDE에 배치 시SMD작업이 난이하고, 수삽공정 SHORT 불량 발생으로 수리에 소요되는 시간이 증가함으로 가급적 피하는 것이 좋음.

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PCB설계 기본 지침서 Ⅱ

SHORT 방지

설계의조건상여의치않을경우에는SOLDER MASK 또는

SILKSCREEN으로완전히VIA HOLE를막아야한다.

ICT를 고려한 설계

한종의PCB ASS’Y가매LOT마다100매이상이고연속적

인 생산이 예상되는 UNIT에 대하여는 ICT(IN-CIRCUIT-

TEST)를감안하여설계하여야한다.

TEST POINT

TEST POINT는 PCB와 BOARD TEST 장비의 TEST

PROBE가접촉되는부분을말하며회로상의전NODE에대해

한개이상TEST POINT가있어야한다.

NODE에 DISCRETE 부품이 연결되어있는 경우

DISCRETE 부품의LEAD에TEST POINT를세우므로별

도의TEST POINT가필요없다.

NODE에 SMD TYPE 부품만 연결되어있는 경우

NODE에PTH 또는SOLDER에TEST PAD를별도로만들

어야한다.

☞TEST POINT가없어SMD부품에직접TEST PIN을접

촉시킬 경우 부품의 CRACK 등의 DAMAGE가 유발되므로

PTH 또는DUMMY PAD를설정해주어야한다.

TEST POINT용 PTH 또는 DUMMY PAD의 규격

1) TEST POINT는PCB의한쪽면(통상SOLDER SIDE)에

만만드는것이원칙이다.

부득이한 경우에는 양면에 만드는데 이 경우 TEST

FIXTURE COST가100만원이상더비싸지며, 제작기간도두

그림 14. Via Hole 설계 고려사항 그림 16. Node에 Discrete 부품이 연결되어 있는 경우의 Test Point

그림 17. Node에 SMD 타입 부품만 연결된 경우의 Test Pin

그림 18. Crack 유발 방지의 PTH 또는 Dummy PAD 설계

그림 15. Via Hole 설계 시 Short 방지 고려사항

올바른 경우잘못된 경우

1.0mm

1.0mm

1.0mm

1.0mm 이하

1.0mm 이하

SOLDER MASK 처리

SILKSCREEN 처리

1.0mm 이하

TEST PIN

PTH 또는 DUMMY PADTEST PIN

TEST PIN의 압력으로CRACK 유발

0.5mm이상

PTH 또는 DUMMY PAD

74 SMT * PACKAGING Focus

배이상소요되므로가능한 TEST POINT를설정하지않도록

한다.

2) TEST POINT용PTH 또는DUMMY PAD의SIZE는그

림19에서나타내고있다.

3) TEST POINT의간격은그림20의조건을갖출것

가. TEST POINT는PCB EDGE로부터5mm 이상이격시

켜야 하며 PCB의 큰 구멍(TOOLING HOLE 등)으로부터

5mm 이상이격시켜야한다.

나. TEST POINT용PTH 또는DUMMY PAD의간격을그

림21에서보여주고있다.

☞ TEST PIN 간 0.9mm 이상의 간격을 확보하지 않으면

TEST PIN간SHORT 가능성으로TEST 불가.

다. TEST POINT용PROBE별치수

(1) 100mil PROBE - 2.54mm

(2) 75 mil PROBE - 2.00mm

(3) 50 mil PROBE - 1.30mm

PROBE 치수가클수록PIN 접촉신뢰도가향상되므로가능

한간격이클수록좋다.

라) COMPONENT SIDE에 TEST POINT를설정해야할

경우

TEST POINT와높이가높은인접부품간의거리는5mm 이

상떨어져야한다.

4) TEST POINT와나머지VIA HOLE

TEST POINT로DESIGN 된VIA HOLE은납땜이되게하

여야하고나머지VIA HOLE은납땜이되게하거나SOLDER

RESISTOR를도포하여완전히메워VACUUM의공기가새지

않도록해주어야한다.

5) GUIDE HOLE

그림23에서는GUIDE HOLE을보여주고있다. 그림23에

서보는바와같이대각선방향으로3개이상위치해야하며, 납

땜시납이묻지않도록NON-PLATED THROUGH HOLE

이되어야한다.

그림 19. Test Point용 PTH 또는 Dummy PAD의 사이즈

1.0mm 이상을 기본으로 하되 설계상 문제가 될 경우최소 0.7mm까지 유지되어야 한다.

그림 20. TEST POINT의 간격

그림 21. Test Point용 PTH 또는 Dummy PAD 간격

그림 22. 부품에 Test Point를 설정할 경우

그림 23. Test Point용 Guide hole

02 Special ReportⅡ

5mm이상 TEST POINT

TEST POINT

5mm이상

2.5mm이상

1mm이상

5mm이상 이격

GUIDE HOLE