Systèmes logiques et électronique associée€¦ · Systèmes logiques et électronique associée Michel MATHIEU 22 janvier 2004 Supélec : Michel MATHIEU 1 Systèmes de logique

1

Systèmes logiques et

électronique associée

Michel MATHIEU

122 janvier 2004 Supélec : Michel MATHIEU

Systèmes de logique combinatoire

Systèmes combinatoires et séquentiels complexes

Supélec : Michel MATHIEU 28 février 2003

Décodeurs

Démultiplexeurs

Multiplexeurs

Opérateurs

Systèmes séquentiels complexes

2

Limites des méthodes booléennes

Logique combinatoire

317 février 2003 Supélec : Michel MATHIEU

Méthodes plus empiriques faisant appel à

l’expériencel’imaginationla créativité

Langage de description

Approches de conception

Actions, commandes



OU traduit une alternative entre actions, …les actions peuvent être exclusives ou non

ET traduit un conditionnement, une validation, …une action pourra être conditionnée par un état

Passer d’une description purement binaire à une descriptionde plus haut niveau

3

Aiguillage



Passer d’une description purement binaire à une descriptionde plus haut niveau

Exemple : registre à 4 modes (ou compteur)mémoiredécalage LSBdécalage MSBchargement parallèle ou RAZ

D fonction de 5 variables

( )1011 ,,,, EEQQQfD kkkk +−=Méthode booléenne !!!

Aiguillage



kQ1+kQ1−kQ kD

10 EE

kI,0

4

Aiguillage


78 février 2003

kQ1+kQ1−kQ kD

10 EE

kI,0

Supélec : Michel MATHIEU

Décodeur binaire : 1 parmi 2n



E0

E1

E2

S 7 S 3S 6 S 5 S 4 S 2 S 1 S 0

Activation d’une ligne et d’une seule parmi 2n

pour chaque combinaison binaire des n entrées

5

Décodeur binaire : 1 parmi 2n



E0

E1

S 7 S 3S 6 S 5 S 4 S 2 S 1 S 0

E2

Tous les 2n mintermes sont réalisés. Niveau actif haut

Décodeur binaire - démultipléxeur



E0

E1

S 7 S 3S 6 S 5 S 4 S 2 S 1 S 0

E2 I

Affectation d’une source (I) à une ligne particulière choisie parmi 2n ; (peut servir de validation)

6




E0 E1 E2

I

S7S6S5S4S3S2 S1 S0

Affectation d’une source (I) à une ligne particulière choisie parmi 2n ; (peut servir de validation)




Affectation d’une source (I) à une ligne particulière choisie parmi 2n ; avec validation

E0 E1 E2

I

S7S6S5S4S3S2 S1 S0

V

7

Multiplexeur (Aiguillage) 1/2n



Sélection d’une source particulière choisie parmi 2n

(affectation à une ligne particulière d’une source prise parmi 2n )

E0 E1 E2

S

I7I6I5I4I3I2 I1 I0




E0

E1

E2

I7 I6 I5 I4 I3 I2 I1 I0

S

8

Multiplexeur 1/2n



E0

E1

E2

I7 I6 I5 I4 I3 I2 I1 I0

V

S

avec validation




Sélection d’une source particulière choisie parmi 2n

(affectation à une ligne particulière d’une source prise parmi 2n ) avec validation

E0 E1 E2

S

I7I6I5I4I3I2 I1 I0

V

9

Association de multiplexeurs



1/2

1/4

1/8

E0

E0 E1

E0 E1 E2

81

21.

41

=

Association de multiplexeurs



1/2

1/2

1/2

1/2

1/2

1/2

1/2

E1 E2E0I7

I6

I5

I4

I3

I2

I1

I0

S

81

21.

21.

21

=

arbre binaire

(2n-1) mux. 1/2

10

Multiplexeur : Réalisation de fonction logique



Look-up table (LUT)

Toute fonction de logique combinatoire peut-être réalisée avec des

multiplexeurs




Look-up table (LUT)1

01

01

01

0

1

0

1

0 1

0

A

BC

S

11110110

( )BACS ⊕∨=

11



Supélec : Michel MATHIEU 2115 mai 2003

Look-up table (LUT)1

01

01

01

0

1

0

1

0 1

0

A

BC

S

11110110

( )BACS ⊕∨=

Toute fonction de logique combinatoire peut-être réalisée avec des multiplexeurs

Compteurs & registres



D

H

Q

Q’

D

H

Q

Q’

E0E1

12

Traitements numériques

Systèmes combinatoires complexes


Représentation des nombres (base 2)

Entiers Binaire naturel ∑−

=

=1

02

n

i

iiaA

0a1a1−na 2−na 3−naLSBMSB

∑−

=

=1

0

* 2n

i

iir aA

Objet A Suite binaire représentative Ar

Valeur entière associée

Représentation en complément vrai binaire


Supélec : Michel MATHIEU 24

Complément à 2n

( ) ( ) nrr AA 2mod1

** +=−5 février 2004

∑−

=

=1

0

* 2n

i

iir aA AsA n

Ar += 2*

0100

<=≥=

AsisAsis

A

A

( ) nr

nr AA 2mod2 ** −=−

Pour n bits

13



Supélec : Michel MATHIEU 25

Complément à 28 = 256


** +=−

LSBMSB

0 0 0 1 0 1 0 04 2 132 16 8128 64

1 1 1 0 1 1 0 0

+20

-20

20

236

5 février 2004




0 111 7 70 110 6 60 101 5 50 100 4 40 011 3 30 010 2 20 001 1 10 000 0 01 111 -1 151 110 -2 141 101 -3 131 100 -4 121 011 -5 111 010 -6 101 001 -7 91 000 -8 8


** +=−

nnAr AsA 2mod2* +=

[ ]12,2 11 −− −− nn

14

Opérateurs : additionneur parallèle complet



An

bn-1 bn-2 b1 b0

a n-1 a n-2 a n-3 a 0a 1

n-1Σ

bn-3

n-2Σ n-3Σ 1Σ 0ΣnC

C 0

iCBA ++ N∈BA, { }1,0=iC

Opérateurs : additionneur parallèle complet



A A A A AA

a n-1 a n-2 a n-3bn-1 bn-2 bn-3

a 2b2

a 1b1

a 0b0

Σn-2 Σn-3 Σ2 Σ1 Σ0n-1ΣnC

0C

Diviser pour régner

15

Opérateurs : additionneur élémentaire complet



A B

Σ

C iC o A

iCBA ⊕⊕=Σ ( )BACABACBCABC iiio *∨=∨∨=

{ }⊕∨= ,*




BA

iC

Σ Co

A

B

Ci

iCBA ⊕⊕=Σ ( )BACABACBCABC iiio *∨=∨∨=

{ }⊕∨= ,*

16



Supélec : Michel MATHIEU 3115 mai 2003

A B

Ci

Σ

Co

iCBA ⊕⊕=Σ

( )BACABACBCABC

i

iio

*∨=∨∨=

{ }⊕∨= ,*

A B

Σ

C iC o A

Opérateurs : UAL



BABABABA

ACBA

BA

i

⊕∨∧

±±±

±

,

1

A

S

Bn

n

n

OPcommande opération

Iindicateurs

Ci

17

Mémoire : banc de registres



Adresse d’écriture

Adresse de lecture

décodeur

H

W

021 III mm −−

021 SSS mm −−

Système séquentiel : modèle



Système combinatoire

H

BANC

Entrées Sorties

Variables internes

Ex

18

Système séquentiel : blocs opératif et séquenceur




H

BANC


H

BANC

Entrées Données Sorties

Bloc opératifChemin de données

Bloc séquenceur

commandes

indicateurs

Élévateur au carré



( )

( )121

121

0

2

−

+=∑−

=

AàimpairsentiersAdessomme

iAA

i

A sur n bits, A2 sur 2n bits

19

Élévateur au carré : phase de réflexion




Processus itératif par additions successives : accumulation

Additionneur 2 entiers de 8 bits

Contrôle du nombre d’itérations par compteur

( )121 −+= − iSS ii

Élévateur au carré : phase de réflexion




Choix d’algorithme, d’architecture

20

Élévateur au carré



Séquenceur

commandes

état opérationdépart

état

0 0 0 0

Add8

ACC8

1

compteur

8

8

commandesZ

4

donnée initiale

commandes

Élévateur au carré :

organigramme


Supélec : Michel MATHIEU 401 mars 2003

Départ ?

Chargement A compteurRAZ ACC, OP = 1

COM = 0 ?

(COM) ⇐ (COM)-1

(ACC) ⇐ (ACC) +2(COM)+1

FINOP = 0

non

non

oui

oui

21

Élévateur au carré : Chronogramme



QX= OP

D

H

QY = CHA

Z

Init

Élévateur au carré : séquenceur



J

H

Q

Q’K

J

H

Q

Q’K

D

Z

OP CHA

22

Séquenceur microprogrammé



Microinstruction

Microprogramme

Microprogrammation




Adresse de lecture

RA

Calculateuradresse

états

commandes

Mémoire morte

23

Mémoire morte (ROM Read Only Memory)



Adresse de lecture

H

R

021 SSS mm −−

Mémoire morte (ROM Read Only Memory)



Adresse de lecture

R

021 SSS mm −−

Peut-être vu comme un système combinatoire (décodeur)

24




Adresse de lecture

PC

commandes

Mémoire morte

Z01

D

CHA/COM



Supélec : Michel MATHIEU 481 mars 2003

0

2

3

4

5

1

Adresse saut si vrai

0

condition LoadCOM

LoadACC

DecreCOM

RAZACC Étape

Départ

Initialis

0 0

00

0

0

0 0

1

0

1

1 1

1

1

0 0 0 0

0 0 1 0

0 1 0 0

0

0 0 Com=0?

Décom.

Somme

Fin

OP

0

2

-

5

-

00

11

11

10

01

10

Documents

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