Electronique Numérique par A. OUMNAD I-1
Electronique
Numérique
A. Oumnad
Electronique Numérique par A. OUMNAD I-2
Sommaire I Rappels .......................................................................................................................... I-5
I.1 Diviseur de tension.................................................................................................. I-5
I.2 Diviseur de courant ................................................................................................. I-5
I.3 Cellule RC ................................................................................................................ I-5
I.3.1 RC Passe bas ..................................................................................................... I-5
I.3.2 Réponse à un échelon ....................................................................................... I-5
I.3.3 RC passe haut ................................................................................................... I-6
II Composants en commutation ....................................................................................... II-9
II.1 Caractéristiques d'un commutateur ....................................................................... II-9
II.2 La diode en commutation..................................................................................... II-10
II.2.1 Comportement dynamique d’une diode ........................................................ II-11
II.3 Transistor bipolaire en commutation ................................................................... II-11
II.3.1 Temps de commutation ................................................................................. II-14
II.3.2 Commande dynamique d'un transistor de commutation ............................... II-15
II.3.3 Application : Multivibrateur Astable .............................................................. II-16
II.4 Transistor MOS à enrichissement ......................................................................... II-18
II.4.1 Commutateur analogique (porte analogique) ................................................ II-18
II.5 Amplificateur opérationnel .................................................................................. II-19
II.5.1 Fonctionnement en boucle ouverte, COMPARATEUR .................................... II-19
II.5.2 Fonctionnement en comparateur à seuil unique ............................................ II-20
II.5.3 Fonctionnement en contre réaction positive ................................................. II-20
II.5.4 Application : Multivibrateur astable ............................................................... II-22
II.6 Le Timer 555 ........................................................................................................ II-22
II.6.1 Utilisation en monostable .............................................................................. II-23
II.6.2 Fonctionnement en ASTABLE ......................................................................... II-25
III Les familles des Circuits logiques ............................................................................ III-26
III.1 Notations (abréviations de termes anglo-américains) ...................................... III-26
III.2 Model fonctionnel simplifié d'une porte logique .............................................. III-27
III.3 Nomenclature commerciale des circuits........................................................... III-27
III.4 Famille TTL (Transistor Transistor Logique)...................................................... III-29
III.4.1 Variantes de la famille TTL ......................................................................... III-29
III.4.2 Alimentation et température de fonctionnement : .................................... III-30
III.4.3 Série TTL standard ..................................................................................... III-30
III.4.4 Niveaux logiques de la famille TTL Standard .............................................. III-32
III.4.5 Immunité au bruit : .................................................................................... III-32
III.4.6 Courant d'entrée Ii de la porte standard .................................................... III-33
III.4.7 Courant de sortie Io de la porte standard .................................................. III-33
III.4.8 Sortance (Fan out) ..................................................................................... III-34
III.4.9 Courant de court circuit ............................................................................. III-34
III.4.10 Courant d'alimentation et puissance consommée ..................................... III-34
III.4.11 Temps de propagation ............................................................................... III-35
III.4.12 Portes à sortie collecteur ouvert (OC : Open Collector) .............................. III-35
III.4.13 Porte à sortie 3 états (tri-state) .................................................................. III-35
III.4.14 Porte à entrée Trigger de Schmitt .............................................................. III-36
III.4.15 Variante TTL Schottky ou TTL-S .................................................................. III-38
III.4.16 Variante TTL Low Pwer Schottky ou TTL-LS ................................................ III-38
III.4.17 Variantes TTL avancée AS et ALS ................................................................ III-39
III.4.18 Variante TTL-F ou TTL Fast ......................................................................... III-39
Electronique Numérique par A. OUMNAD I-3
III.4.19 Performances typiques de la technologie bipolaire.................................... III-39
III.4.20 Caractéristiques de sortie de quelque famille TTL ...................................... III-40
III.5 Les Familles CMOS (Complementary MOS) ...................................................... III-41
III.5.1 Série 4000 ................................................................................................. III-41
III.5.2 Porte analogique ....................................................................................... III-43
III.5.3 Série High speed CMOS : HC, HCT, AHC et AHCT ........................................ III-46
III.5.4 Caractéristiques typiques des technologies CMOS et HCMOS .................... III-46
III.5.5 La Technologie BiCMOS : BCT et ABT ......................................................... III-47
III.5.6 Familles Low voltage.................................................................................. III-49
III.5.7 Positions comparées des familles logiques ................................................ III-50
IV Circuits combinatoires usuels ................................................................................. IV-51
IV.1 Les multiplexeurs ............................................................................................. IV-51
IV.1.1 Choix d'une voie (entrée) parmi N ............................................................. IV-51
IV.1.2 Choix d'un mot parmi N ............................................................................ IV-51
IV.1.3 Exemple de multiplexeur du commerce ..................................................... IV-53
IV.2 Les démultiplexeurs ......................................................................................... IV-53
IV.2.1 Démultiplexeur 1 parmi 4 .......................................................................... IV-53
IV.2.2 Les décodeurs ............................................................................................ IV-54
IV.2.3 Exemple de démultiplexeur du commerce ................................................. IV-54
IV.3 Les comparateurs ............................................................................................. IV-55
IV.3.1 Comparateurs du commerce ..................................................................... IV-55
IV.4 Les additionneurs ............................................................................................. IV-57
IV.4.1 Additionneurs à propagation de la retenue ............................................... IV-57
IV.4.2 Additionneur à retenue anticipée. ............................................................. IV-58
IV.4.3 Additionneurs du commerce ..................................................................... IV-58
IV.5 Unité arithmétique et logique (ALU) ................................................................ IV-59
IV.6 Décodeurs BCD-7 segments ............................................................................. IV-59
IV.6.1 Pilotage des afficheurs ............................................................................... IV-61
IV.6.2 Pilotage des afficheurs Anode commune. .................................................. IV-61
IV.6.3 Pilotage des afficheurs Cathode commune. ............................................... IV-62
IV.6.4 Décodeur BCD-7 segments du commerce .................................................. IV-62
V CIRCUITS SEQUENTIELS USUELS .................................................................................. V-64
V.1 Les Bascules ......................................................................................................... V-64
V.1.1 La Bascule RS ................................................................................................. V-64
V.1.2 La Bascule RSH ............................................................................................... V-64
V.1.3 La Bascule JK et JKH ....................................................................................... V-65
V.1.4 La Bascule réagissant sur front d’horloge ....................................................... V-65
V.1.5 Bascule JK réagissant au front descendant ..................................................... V-65
V.1.6 Exemple de détecteur de Front ...................................................................... V-66
V.1.7 Bascule RS Maître Esclave .............................................................................. V-67
V.1.8 Bascule JK Maître Esclave............................................................................... V-67
V.1.9 Bascule D ....................................................................................................... V-67
V.1.10 Les entrés de forçage CLear et Preset ......................................................... V-67
V.2 Les registres ......................................................................................................... V-68
V.2.1 Les registres à réaction sur fronts .................................................................. V-68
V.2.2 Les Registres Latches ..................................................................................... V-70
V.3 Les registres à décalage ........................................................................................ V-70
V.3.1 Registres à décalage entrée parallèle sortie parallèle ..................................... V-71
V.4 les compteurs....................................................................................................... V-72
Electronique Numérique par A. OUMNAD I-4
V.4.1 Les compteurs Asynchrones ........................................................................... V-72
V.4.2 Les Décompteurs Asynchrones ...................................................................... V-73
V.4.3 Les Compteurs/Décompteurs Asynchrones .................................................... V-74
V.4.4 Comptage incomplet...................................................................................... V-74
V.4.5 Mise en cascade des compteurs Asynchrone ................................................. V-75
V.4.6 Les compteurs Synchrones ............................................................................. V-76
VI Les mémoires ......................................................................................................... VI-81
VI.1 Hiérarchie des mémoires dans un ordinateur ................................................... VI-81
VI.2 Classement des mémoires selon l'Utilisation .................................................... VI-81
VI.2.1 Mémoire vive ou RAM ............................................................................... VI-81
VI.2.2 Mémoire Morte ou ROM ........................................................................... VI-82
VI.2.3 Mémoire MORTE PROGRAMMABLE ou PROM ................................................... VI-82
VI.2.4 Mémoire morte reprogrammable ou EPROM ............................................ VI-82
VI.2.5 Mémoire MORTE EFFAÇABLE électriquement ou EEPROM ............................... VI-82
VI.2.6 Mémoire FLASH ......................................................................................... VI-83
VI.2.7 Cellule statique d'une mémoire vive .......................................................... VI-83
VI.2.8 Cellule dynamique d'une mémoire vive ..................................................... VI-85
VI.2.9 Cellule d'une mémoire ROM ...................................................................... VI-86
VI.2.10 Cellule d'une mémoire PROM .................................................................... VI-87
VI.2.11 Cellule d'une mémoire EPROM et EEPROM ............................................... VI-88
VI.3 Organisation par mot ....................................................................................... VI-88
VI.3.1 Capacité d'une mémoire ............................................................................ VI-89
VI.3.2 Entrée de sélection de boîtier .................................................................... VI-90
VI.3.3 Augmentation de capacité mémoire par association de plusieurs boîtiers . VI-90
VI.4 Cycle de lecture................................................................................................ VI-91
VI.4.1 Cycle d'écriture .......................................................................................... VI-92
VI.4.2 Les barrettes SIM et DIM ........................................................................... VI-92
Electronique Numérique par A. OUMNAD I-5
I RAPPELS
I.1 Diviseur de tension
V1
V =
V3
R3R1+ +
R2
V2
+ +R1
1
R2
1
R3
1
V1
V =R1+R2
R2V1 V =
R1+R2
R2V1 +
R1+R2
R1V2
R1
R2
V
V2
V1
R1
R2
V
V2
V1
R1
R2
VV3
R3
I.2 Diviseur de courant
21
21
21
12
21
12
21
21
RRVVI
RRRI
RRVVI
RRRI
I
RRRI
IRR
RI
21
12
21
21
I.3 Cellule RC I.3.1 RC Passe bas I.3.2 Réponse à un échelon
L'équation de toute charge ou décharge d'une capacité peut s'écrire sous la forme suivante.
t
eVVVtV 0)(
Dans notre cas V =E, Vo=0, =RC : Constante de temps.
Vs(t)=E(1-e-t/ )
est le temps que met le signal Vs pour atteindre 63% de sa valeur finale,
en effet : Vs( )=E(1-e- / )=E(1-1/e)=0,63E Ne pas confondre avec le temps de montée Tr (Rising
Time) qui correspond au temps que met le signal pour passer 0,1E à 0,9E. On retiendra la règle suivante :
t=0
Vs
t
E
t=0
Ve
t
E
VsVe
R
C
Fig. I-1 : Réponse à un échelon d'une cellule RC passe bas
I
I2I1
R2R1
V1 V2
I
I2I1
R2R1
Electronique Numérique par A. OUMNAD I-6
Plus RC= faible Plus la réponse est rapide
I.3.2.1 Réponse à un rectangle
t [to,t1[ Charge de la capacité
Vs(t)=E(1-e-t/ ) (to origine du temps)
t > t1 Décharge de la capacité Vs = Vo e-t/
(t1 Origine du temps ) Vo = E(1 - e-T/ ) On retiendra que :
plus = RC est faible plus le signal de sortie ressemble au
signal d'entrée
I.3.3 RC passe haut I.3.3.1 réponse à un échelon
On entendra souvent : La capacité transmet les fronts de tension, qu'est ce que cela voudrait il dire? Pour le savoir, on va faire l'analyse de ce qui se passe après l'instant to sachant les choses suivantes :
Ve = Vc + Vs Au repos (t < to), aucun courant ne circule dans le
circuit RC. Une capacité ne peut pas se charger instantanément.
On peut donc affirmer les résultats suivants :
à t = to - Ve=0, VR = Vs = 0 Vc = 0, (capacité
déchargée).
à t = to + Ve = E, Vc = 0, Vs = Vc - Ve = E
Donc on voit bien que le front de tension apparu à l'entrée du montage se retrouve à la sortie. Il est évident que les choses ne restent pas ainsi, (On a dit que la capacité ne se chargeait pas instantanément, mais on n'a pas dit qu'elle ne se chargera jamais) Donc la capacité se charge avec la constante de temps RC.
Vc(t) = E(1 - e-t/ )
Vs(t) = E - Vc(t) = Ee-t/
to
VsE
to
Ve
t
E
t1
tt1
Vo
T
Fig. I-2 : Réponse à un rectangle d'une cellule
RC passe bas
Fig. I-3 : Réponse à un échelon d'une cellule RC passe haut
Vs
t
E
Ve
t
E
Vc
R
C
to
to
Ve Vs
Vc
Electronique Numérique par A. OUMNAD I-7
On peut essayer d'aborder le phénomène de transmission de fronts de tension sur un aspect différent, en effet, l'Impédance (module) d'une capacité est :
ZcC C f
1 1
2
Donc cette impédance est quasiment nulle pour les hautes fréquences, or justement un front
de tension équivaut à une fréquence très élevée (Variation très rapide) La capacité se comportera donc comme un court-circuit (bout de fil en cuivre) pour les fronts de tension qui lui sont appliqués. C'est l'approche qui consiste à faire l'étude de la réponse harmonique d'un filtre passe haut. le front de tension correspond à un harmonique très élevé donc bien supérieur à la fréquence de coupure du filtre, il est donc transmis avec un gain = 1.
I.3.3.2 Réponse à un rectangle
t [ to , t1[ La capacité transmet le front puis se charge vers E avec la constante de temps RC.
t
C e1EV , V V V EeS e c
t
t = t1 De nouveaux la capacité transmet le font (descendant cette fois) vers la sortie qui
passe de V1 = à V3 . Vc = V2 et T
1 EeV .
1eEEVVT
13 , T
2 e1EV
t > t1 Décharge de la capacité vers zéro. t
2C VV , tT
SCSSCe e1eEVVV0VVV
On peut conclure que :
grand La sortie est quasi rectangulaire .
faible Le montage fonctionne en dérivateur.
Dans le cas ou le signal Ve est un signal carré périodique, le signal de sortie est centré. La
composante continue est arrêtée par la capacité. la forme du signal dépend de = RC :
faible : le montage fonctionne en dérivateur, le signal de sortie est constitué d'aiguilles à la
place des fronts de tension du signal d'entrée.
Fig. I-5 : RC passe haut, réponse à un signal carré (RC faible)
to
Vs
t
E
to
Ve
t
E
t1
V1
V2
VsVc
V3
T
Fig. I-4 : Réponse à un rectangle d'une cellule RC passe haut
Signal d'entrée
Signal de sortie
Electronique Numérique par A. OUMNAD I-8
grand : Le signal de sortie reste carré (il est très légèrement déformé) mais il est débarrassé
de sa composante continue (centré).
Signal d'entrée
Signal de sortie
Fig. I-6 : RC passe haut, réponse à un signal carré (RC grand)
Exercice : Dessiner l'allure de Vs pour les 2 circuits ci-dessous.
Vs
Vr=5V
R2
C
R1
Ve Vs
Vr=5V
R2
C
R1
Ve
Ve
t
E=10V
to
Electronique Numérique par A. OUMNAD II-9
II COMPOSANTS EN COMMUTATION
II.1 Caractéristiques d'un commutateur
Un commutateur est un composant dont la résistance peut prendre deux états extrêmes, elle est très faible si le commutateur est fermé, elle est très grande s'il est ouvert . Le circuit de la figure 2.1 représente une résistance RL en série avec un commutateur idéal. En position ouvert, aucun courant ne circule dans RL, la tension au point A est égale à VCC. En position fermé, la résistance du commutateur est nulle, la tension au point A est nulle, le courant est limité seulement par RL. La charge RL est alimentée.
Un commutateur réel n'a ni une résistance infinie à l'état ouvert, ni une résistance nulle à l'état fermé. La figure 2.2 représente le circuit équivalent d'un commutateur réel, RS est la résistance à l'état fermé (de conduction), elle est d'autant plus faible que le commutateur est de bonne qualité. RP est la résistance à l'état ouvert (de fuite), plus elle grande, meilleure est la qualité du commutateur. A l'état fermé, la tension au point A n'est plus tout à fait nulle, mais reste toutefois très
faible VR
R RVA
S
S L
CC. A l'état ouvert, VA est légèrement inférieure à
Vcc à cause de la chute de tension dans RL due au courant de fuite du
commutateur, VR
R RVA
P
P L
CC .
Contrairement au commutateur idéal, une dissipation de puissance se produit dans le commutateur réel, qu'il soit ouvert ou fermé.
Les résistances à l'état ouvert et fermé (Bloqué et conducteur), caractérisent le comportement statique du commutateur, une autre caractéristique importante du commutateur est son temps de commutation, il dépends du comportement transitoire du commutateur lors du passage d'un état à un autre; on parle de comportement dynamique. La figure 2.3 représente le comportement transitoire dans le cas d'une commande rectangulaire. td : Temps de retard (delay time) tr : Temps de montée (rising time) ts : Temps de stockage (storage) tf : Temps de descente (fall time) ton : Temps de conduction, de déblocage Toff : Temps de blocage La plus haute fréquence avec laquelle le commutateur peut être actionné, doit avoir une durée de période Tmin au mois égale à ton + toff soit
fmax
1
t ton off
Vcc
A
K
R L
Fig. II-1 : Commutateur idéal
Vcc
A
R L
RpRs
Fig. II-2 : Commutateur réel
t
commande
t
I
trt d
t on
t s
t off
tf
10%
90%
Fig. II-3 : Comportement dynamique
Electronique Numérique par A. OUMNAD II-10
II.2 La diode en commutation
La diode est un commutateur qui est commandée par le sens de la tension qui lui est appliquée. Il n'y a pas de séparation entre le circuit de commande est le circuit commandé. C'est la polarité de la tension d'alimentation de la charge qui commande la diode. la figure Fig. II-4 : Diode en commutation montre une diode utilisée en commutateur, alors que la figure Fig. II-5 : Points de fonctionnement d'une diode en commutation montre les points de fonctionnement sur la caractéristique de la diode, le point C correspond à la diode conductrice, alors que le point B correspond à la diode bloquée.
Quand Vc=+E, la diode est conductrice, la majeure partie de Vc se trouve aux borne de R, un courant IF important circule dans le circuit. La résistance de conduction (statique) RF=Vd/IF est faible, elle varie entre quelques milliohms à quelques dizaines d'ohms. Alors que le courant If augmente, la résistance de conduction Rf diminue (voir point de fonctionnement C), il en résulte que la tension Vd = Rf If reste quasiment constante (caractéristique quasi verticale). Par conséquent, dans le cas d'une diode conductrice, le calcul est généralement fait non pas avec la résistance de conduction mais avec la tension Vd qu'on prend généralement égale à 0.7 V pour les diodes au silicium. Pour éviter que la diode soit détruite par échauffement, il faut veiller à ne pas dépasser la puissance maximale qu'elle peut dissiper, soit
IFMAX . VDMAX < PDMAX .
Pour faire conduire une diode il ne suffit pas que la polarité de la tension de commande soit correcte, il faut qu'elle soit supérieure à la tension de seuil , sinon la diode restera bloquée ou très faiblement conductrice..
exemple:
Si on a une diode telle que PDMAX = 500 mW, si on prend VDMAX,=2V et E=12V, il faut calculer R pour que le courant ne dépasse pas IFMAX = 500mW / 2V = 250 mA.
R = (12 - 2)V / 250 mA = 40
Quand Vc = -E, la diode est bloquée, le courant Ir est quasiment nul (dépends beaucoup de la température), la résistance de blocage dépasse le gigaohms pour les diodes au silicium. Pratiquement toute la tension -E se trouve au borne de la diode, afin que la diode ne soit pas détruite par claquage, la tension inverse -E ne doit pas dépasser la tension inverse maximale URMAX
fournie par le constructeur.
R
DVc Vd
(+E,-E)
Fig. II-4 : Diode en commutation
-E
Vd
C
B
Id
If
Ir
Fig. II-5 : Points de fonctionnement d'une diode en commutation
Electronique Numérique par A. OUMNAD II-11
II.2.1 Comportement dynamique d’une diode La figure Fig. II-6 illustre le comportement dynamique d'une diode en commutation. Pendant le temps d'ouverture TON, qui est très court, les porteur de charge sont poussé par la tension directe à travers la région de transition vers la couche à conductivité opposée. Si la tension de commande change de polarité, un courant inverse de même intensité que If circule pendant un court instant, ce courant est du aux porteurs de charge non recombinés qui sont rappelés par la tension inverse. La durée de ce phénomène est dite temps de recouvrement inverse trr (reverse recovery time). Selon la diode et le circuit de commande, il varie de quelques nanosecondes à quelques microsecondes. trr qui correspond au temps de blocage toff de la diode est considérablement plus important que ton . Voici quelques caractéristiques de diodes du commerce : 1N4148 (Diode de commutation)
VRmax = 75V : Tension inverse max IRmax/Vr =20 = 25 nA à 25 °C : Courant inverse max
= 50 µA à 150 °C Cmax = 4 pF Trrmax(If=10mA) = 4ns IDmax = 75 mA.
1N4007 (diode de redressement)
ID0 = 1A : courant nominal VRmax = 1000V : Tension inverse max IRmax(Vrmax,100°C) = 50 µA : Courant inverse max VFmax(Ido) = 1.1 V : tension seuil max
II.3 Transistor bipolaire en commutation Dans un transistor utilisé comme commutateur, la section émetteur collecteur est utilisée
comme contact et la section base émetteur représente le circuit de commande. Le circuit de commutation et le circuit de commande ne sont pas galvaniquement séparés. Le transistor en conduction correspond au commutateur fermé, le transistor bloqué au commutateur ouvert.
t
t
t
Vd
Id
Vc
E
-E
ton
t rr
Fig. II-6 : Temps de réponse d'une diode
Electronique Numérique par A. OUMNAD II-12
Vce
Vcc
Ib
Vbb
Rb
Vrc
Ic
Rc
C
B
E Vce
Ic
Vcc
B
SIbsatVcc/Rc
Icmax
Q
Vcesat
Fig. II-7 : Transistor en commutation Fig. II-8 points de fonctionnement d'un transistor en commutation
On distingue trois cas de fonctionnement : A) Fonctionnement linéaire Le point de fonctionnement Q se trouve entre le point B et le point S, il évolue selon les équations suivantes :
(1) Ic = Ib , loi qui caractérise le transistor (2) E = RC IC + VCE , Loi d'ohm dans la maille de sortie = droite de charge
Si IB , (1) IC , (2) VCE , le point de fonctionnement Q se déplace sur la droite de charge de B vers S. B) Blocage C'est quant le point de fonctionnement Q se trouve au point B: IC = 0 , IB = 0 , VCE = VCC .
Pour bloquer le transistor, il faut annuler IB, ce qui revient à bloquer la jonction base émetteur, pour ce, il suffit d'annuler la tension VBE ou la rendre négative pour renforcer le blocage.
Au blocage presque toute la tension VCC se retrouve au borne du transistor, une très faible
chute de tension se produit dans RC à cause du courant résiduel du collecteur ICER qui dépend du transistor utilisé et des tension VBE et VCE. On ne fait pas une grande erreur en supposant qu'il est de l'ordre du µA . Pour le 2N2222 ICERmax = 10 nA avec VBE = -3V et VCE=60V C) Saturation Le point de fonctionnement Q est au point S.
IB = IBSAT
IC = ICMAX = IBSAT
VBE = VBESAT 0.7 V
VCE = VCESAT 0.2V
C
CESATCCCMAX R
V - V = I
Electronique Numérique par A. OUMNAD II-13
Même si IB augmente au delà de IBSAT , IC reste égal à ICMAX , VBE reste sensiblement égale à
VBESAT et VCE sensiblement égale à VCESAT .
Pour saturer un transistor il faut lui appliquer un courant IB tq:
CMAXBSATB
I = I I
Pour le 2N2222 VCEsat = 0.3V pour Ic=150mA, Ib=15mA = 1V pour Ic=0.5A, Ib=50mA (pendant 300 µs)
Le plus souvent on ne dispose pas du du transistor, on connaît seulement la fourchette
[ MIN , MAX] disponible sur le catalogue du constructeur.
Exemple :
On dispose d'un transistor 2N1711 dont [100, 300] Vcc = 12V VBB = 9V
Rc = 1K
mA121000
2.012RV - V = I
C
CESATCCCMAX
= 100 IBSAT = 12mA/100 = 120 µA 69KA120
-0.7V9VI
VVRBSAT
BESATBBB
= 300 IBSAT = 12mA/300 = 40 µA K207A40
-0.7V9VI
VVRBSAT
BESATBBB
Pour être sur qu'on aura saturation quelque soit le 2N1711 dont on dispose, il faut que IB soit >
120 µA soit RB < 69 K .
La condition de saturation devient alors : CMAXBSATB
I = I I
Quand le transistor est fortement saturé ; IB > IBSAT, on définit le facteur de saturation comme :
Bsat
B
II =
Quand le transistor est saturé, la quasi totalité de la tension VCC se trouve au borne de la résistance de charge du collecteur. De ce fait, même si le courant IC est important, il y a une faible dissipation de puissance au niveau du transistor car VCESAT reste très faible (0.2V à 0.3 V , peut atteindre 1V pour certains transistor si IC est trop important)
Electronique Numérique par A. OUMNAD II-14
II.3.1 Temps de commutation La figure 2.9 montre le profil des courants lors de la saturation et du blocage du transistor.
td : temps de retard (delay) faible tr : temps de montée (rise) ton : temps de déblocage = td+tr ts : temps de stockage (storage) tf : temps de chute (fall) toff : temps de blocage.
Le facteur prépondérant dans le temps de commutation d'un transistor est le temps de stockage tS. Quand le transistor est saturé, et surtout s'il est fortement saturé, un grand nombre de porteurs de charge est accumulé dans la base du transistor. Au moment où VBE devient nulle ou négative, ces porteurs stockés vont donner naissance à un courant IB important dans le sens opposé, et ceci pendant tout le temps nécessaire pour évacuer toutes les charges se trouvant dans la base, cette durée est dite temps de stockage. IL n'y a pas de changement perceptible du courant Ic pendant cette période. Pour réduire tS, il faut choisir un courant de IB juste suffisant pour la saturation. Il ne faut pas qu'il soit beaucoup plus grand que IBSAT afin que le nombre de porteurs stockés dans la base ne soit pas trop important. Pour le 2N2222 : td=10 ns, tr=25ns, ts=225ns Exercice : Soit le montage de la fig. 2.10, donner une relation entre Rb et Rc pour que le transistor soit saturé.
La condition de saturation est Cmax
BSATBI = I I
I = V - V
R
V
RCMAX
CC CESAT
C
CC
C
B
CC
B
BESATCCB
R
V
R
V - V = I
d'où
CMINB R . < R
rtt
t
t
t
Vbe
VBESAT
VBEOFF
IB
IB1
IB2
I
td
on ts tf
toff Fig. II-9 : Temps de commutation d'un transistor
Ib
Rb
Ic
Rc
C
B
E
Vcc
Fig. II-10
Electronique Numérique par A. OUMNAD II-15
II.3.2 Commande dynamique d'un transistor de commutation Au repos, c.à.d. t < to, le transistor est saturé, RB et Rc ont été
choisies t.q. RB < MIN Rc
VB = VBESAT 0.7V , Vc=VCESAT 0.2V La tension au borne du condensateur C est : Vca = VB - Ve = 0.7V - 0V = 0.7V
A l'instant to- on a Ve=0V, Vco=0.7V, VB=0.7V
A l'instant to+ on a Ve=E, Vco=0.7 VB=E+0.7
A l'instant to+, Vco est encore égale à 0.7V car un condensateur ne peut pas se charger instantanément.
A partir de to+ on se trouve avec une tension bien supérieure à 0.7V au borne de la jonction Vbe ce qui provoque une augmentation très importante du courant IB qui provoque une charge très rapide de la capacité C et on se retrouve très vite à l'état statique Ve=E, VB=0.7V . L'état transitoire n'a pas changé l'état du transistor car IB augmentant, n'a fait que renforcer la saturation.
A l'instant t1, Ve repasse à 0, la capacité transmet le front de tension sur la base qui voit sa tension passer à 0.7V-E < 0, le transistor se bloque, La capa se trouve en présence du circuit si dessous,
B
Rb
Vcc
IC
elle se charge vers la tension Vcc selon l'équation suivante : (origine des temps en t1)
t
CCCCB 0.7)e E (V - V (t)V
A l'instant t2, VB commence à devenir supérieure à zéro, la jonction VBE commence à conduire
IB augmente Ic augmente VCE commence à diminuer (doucement) . A l'instant t3, VBE atteint 0.7V, le transistor se sature, VCE "tombe" à 0.2V et VBE se stabilise à 0.7V, tout le courant acheminé par RB passe dans la base du transistor, la capacité s'arrête de ce charger, et on se retrouve à l'état initial.
Si on ne tient pas compte du fléchissement de la courbe de charge dans l'intervalle [t2,t3], la durée T de l'impulsion recueillie sur le collecteur peut être calculée en posant VB(T)=0.7 soit :
7.00.7)eE(V-VCR
T
CCCCB
0.7EV
0.7Ve
CC
CCCRT
B
0.7 V
0.7 E VLn CR T
CC
CCB
Ib
Rb
Ic
Rc
C
BE
Vcc
CVe
Vca
Ve
t
E
to t1 Fig. II-11 : commande dynamique
t tt
E
t tt
VB
Vi
Vcc
t
Vc
Vcc
0.7
0.7-E
2 3
0 1
0.7+E
0.2 Fig. II-12 : Commande dynamique d'un transistor
Electronique Numérique par A. OUMNAD II-16
Si VCC=E et si 0.7V est négligeable devant VCC :
T = RB C Ln 2
II.3.3 Application : Multivibrateur Astable
Il est représenté sur la figure 2.13. RB et RC sont choisies telles que RB < RC. A la mise sous tension, un des deux transistor se sature le premier (on supposera que c'est Q1) car le montage ne peut jamais être parfaitement symétrique, Le front de tension négatif du au passage à 0.2 V de la tension VCE est transmis sur la base de l'autre transistor, la tension VBE de celui ci devient négative provoquant son blocage.
Q1 saturé , Q2 bloqué, C2 se charge à travers RB2 (fig. 2.13), VB2 augmente exponentiellement avec la constante de temps RB2C2, au moment où elle atteint 0.7V, Q2 se sature , VC2 passe de VCC à 0.2V, C1 transmet se front de tension sur B1, VB1 devient négative, Q1 se bloque, C1 se charge à travers RB1, VB1 augmente exponentiellement avec la constante de temps RB1C1, au moment où elle atteint 0.7V, Q1 se sature , VC1 passe de VCC à 0.2V, C2 transmet se front de tension sur B2, VB2 devient négative, Q2 se bloque et le cycle recommence. Comme l'indique la figure 2.13, Le multivibrateur astable est un oscillateur, il délivre deux signaux carrés en opposition de phase sur les collecteurs des transistors.
La période T=T1+T2 de ces signaux peut être calculée ainsi :
Charge de C1 : V(0) = 0.7-Vcc+0.2, V = Vcc, V(T1) = 0.7 (front = Vcc-0.2)
V(t) = Vcc-(Vcc+Vcc-0.9)exp(-t/RB1C1)
Ln2 CR7.0Vcc
0.9-2VccLn CRT 11B11B1 Ln2 CR7.0Vcc
0.9-2VccLn CRT 22B22B2
T = (RB1C1+RB2C2) Ln 2
Si RB1 = RB2 = RB et C1 = C2 = C :
T = 2 RBC Ln 2
Electronique Numérique par A. OUMNAD II-17
t
VB1
t
V B2
VC1
t
VC2
t
T1 T2
Vcc
Rc1 Rc2Rb1 Rb2
C1 C2
Q1 Q2
Rb2
C2Q1
Vcc
~0.2V
Fig. II-13 : Multivibrateur Astable
Electronique Numérique par A. OUMNAD II-18
II.4 Transistor MOS à enrichissement
Si VGB=0, quelque soit la tension drain source, le courant drain - source est nul car il y aura toujours une des deux jonctions drain - substrat ou source - substrat qui sera bloquée. Si on applique une tension VGB positive, les porteur minoritaires qui se trouvent dans le substrat (p) sont attirés par la grille pour former un canal (n) conducteur qui va relier le drain à la source et si VDS est non nul, un courant ID circulera entre le drain et la source. La figure Fig. II-15 illustre les conditions de blocage et de conduction d'un MOS à enrichissement.
D
S
BG
D
S
BG
Canal n Canal p
ID
VGB
VTH
ID
VGBVTH
VGS
VTH< OFF
VGS
VTH>> ON V
GSV
TH<< ON
VGS
VTH> OFF
Fig. II-15 : Caractéristiques d'un MOS
II.4.1 Commutateur analogique (porte analogique) C = 1 (VC = Vdd), = 0 (V =VEE) Q1 et Q2 sont tous
les deux conducteurs, (Q1 : canal n, Q2 : canal p). La sortie analogique Vsa est reliée à l'entrée analogique Vea par une faible résistance ( ½ RDSON ) de quelque
dizaines d' .
C = 0 ( = 1) le deux transistor sont bloqués et la sortie analogique est complètement déconnectée de l'entrée analogique.
Pourquoi deux transistors en parallèle ?
La largeur du canal de conduction dans un transistor MOS ne dépend seulement de la tension Grille-substrat VGB (c'est le cas dans la partie centrale du transistor), elle dépend aussi des tensions Grille-source et grille-drain vers les extrémité du transistor. Prenons par exemple un MOS à enrichissement conducteur (VG = 10 V, VS=0, VB=0 VD=0), le champ électrique dans l'oxyde a la même intensité partout et le canal de conduction est uniforme sur toute sa longueur (fig. 2.18a). Si on augmente la tension du drain, la tension VGD diminue ainsi que le champ dans la région voisine du drain, il en résulte un rétrécissement du canal dans cette région (fig. 2.18b) et donc une augmentation de sa résistance.
n n
DGS
p
Grille metallique
IsolantOxyde de silicium
B
substrat (body)
Fig. II-14 : MOS canal n à enrichissement
VDD
Vsa
Q1
Q2
VeaVSS
C
C
Fig. II-16 : commutateur analogique
Electronique Numérique par A. OUMNAD II-19
Le fait d'utiliser deux transistors complémentaires dans une porte analogique, la variation de la tension d'entrée analogique Vea n'influe pas sur la résistance de conduction du commutateur car, l'augmentation de résistance d'un transistor est compensée par la diminution de celle de l'autre.
GDS
p
nn
B
V > 0g
GDS
p
nn
B
V > 0g V > 0D
(a) (b)
Fig. II-17 : canal d'un transistor MOS polarisé
II.5 Amplificateur opérationnel Bien que l'ampli-op ne soit pas un composant discret de commutation, son fonctionnement non
linéaire justifie qu'on en parle dans ce chapitre.
II.5.1 Fonctionnement en boucle ouverte, COMPARATEUR Pour |Vi| < Vth l'ampli-op fonctionne en linéaire :
Vo = ABO Vi , ABO > 105
Pour |Vi| > Vth l'ampli-op fonctionne en non linéaire (ou en saturation) :
Vi > Vth soit V+ - V- > Vth Vo=VOH
Vi < Vth soit V+ - V- < Vth Vo=VOL Essayons de voir quel est l'ordre de grandeur de Vth. Pour Vi = Vth, Vo = VOH = ABO Vth
L'ampli étant alimenté au maximum entre +15V, -15V, et si on tient compte des tensions de déchet on a VOH de l'ordre de 13V:
VOH ~ 13V
Vth = 13/105 = 0.130 mV Vth étant très faible, on peut idéaliser la caractéristique, fig. 2.20, et dire :
Vi > 0 soit V+ > V- Vo=VOH
Vi < 0 soit V+ < V- Vo=VOL
VVo
Abo
Vo
Vi
VOH
Vth
-Vth
V
Vi= V - V VOL Fig. II-18 : Ampli-op en boucle ouverte
Vi
Vo
OHV
OLV
Vcc
Vee Fig. II-19 : Caractéristique idéalisée
Electronique Numérique par A. OUMNAD II-20
II.5.2 Fonctionnement en comparateur à seuil unique
V+
V-
Vo
Fig. II-20 : Illustration de l'utilisation d'un Ampli op en comparateur
On observe sur la figure que si le signal d'entrée V+ comporte un brouittage indésirable, le signal de sortie en tiendra compte et sera inutilisable dans la majeure partie des cas.
II.5.3 Fonctionnement en contre réaction positive
L'utilisation de l'Ampli-Op avec contre réaction positive, a l'avantage de présenter deux seuils de basculement. Le trigger de Schmitt est la configuration à contre réaction positive la plus courante.
Vi
Vo
Vref
R1R2
Vs1 Vs2Vi
Vo
Vol
Voh
Fig. II-21 : Trigger de Schmitt Fig. II-22 : Réponse d'un trigger de Schmitt
Vref
Vo
Electronique Numérique par A. OUMNAD II-21
Vo = VOH
VR
R RV
R
R RV VOH ref S
2
1 2
1
1 2
1
Vo = VOL
VR
R RV
R
R RV VOL ref S
2
1 2
1
1 2
2
Si Vref=0 et VOL = -VOH : VS1 = -VS2. La courbe de la fig. 2.22b est symétrique par rapport à zéro.
On remarque sur la fig. 2.23 que ce montage est insensible aux signaux parasites. Il est donc bien adapté à la mise en forme d'un signal numérique affaibli et bruité durant une transmission par exemple. Les seuils seront choisis tels que VS1-VS2 soit supérieure à
l'amplitude crête à crête du bruit.
Remarque : Avec la contre réaction positive, il est impossible de faire fonctionner l'Ampli-Op dans la zone
linéaire, le basculement de la tension de sortie est quasi instantané. Prenons un exemple : Données : Vcc = 15V, Vee = -15V, VOH = 15V, VOL = -15V, Vref =0, R1 = R2 ,
Abo = 106 Zone linéaire : [ -15µV , +15 µV ] Etat initial : V- = -7.5V + 16 µV
Vo = VOL = -15V V+ = -7.5V Ve = V+ - V- = -16 µV
Si on augmente Ve de 2 µV pour essayer d'aller dans la zone linéaire
V- = -7.5V + 14 µV Ve = -7.5V +7.5V -14 µV = -14 µV Vo = 106 . -14 µV = -14 V Sans contre réaction positive, tout s'arrête dans cet état, mais "grâce" à la contre réaction, on a :
V+ = Vo / 2 = -7 V Ve = -7V +7.5V -14 µV = 0.5V - 14 µV >> 15 µV Vo = VOH = +15V
Cet état est stable car maintenant V+ = 7.5V Ve = 7.5V +7.5V -14 µV 15V >> 15 µV
V-=-7.5V+14µvVe=-14µVVo=-14VV+=-7VVe 0.5V Vo=+15VV+=+7.5VVe 15V Vo=+15V
15µV 0.5V 15V
-15µV -14µV
15V
-15V -14V
Ve
Vo
-16µV
Fig. II-24 : accélération de la commutation par la contre réaction positive
Vi
t
Vs1
Vs2
t
Vo
VOH
VOL
Seuil de comparaison
Fig. II-23 : Fonctionnement d'un trigger de Schmitt
Electronique Numérique par A. OUMNAD II-22
II.5.4 Application : Multivibrateur astable
Vo
R1
R2
R
Ct
VOH
VOL
VS1
VS2
Vo Vc(V-) Vseuil(V+)
T
t1t2
Fig. II-25 : Multivibrateur Astable
Pour simplifier on considère que VOL = -VOH et Vref=0 d'où :
OH21
22S1S V
RR
RVV
Supposons qu'à la mise sous tension, la capacité est déchargée et Vo = VOH, on a donc V-=0 et V+=VS1. La capacité se charge avec la constante de temps RC. (Il est inutile de rappeler que les impédances d'entrée de l'ampli-op sont supposées infinie). Vc = V- augmente, au moment (t1) où elle dépasse V+=V1S, Vo passe à VOL, V+ passe à VS2, la capacité se décharge vers VOL avec la constante de temps RC, au moment (t2) où elle passe en dessous de V+=VS2, Vo passe à VOH, La capacité commence à se charger vers VOH et le cycle recommence. Si on prend l'origine des temps en t1 on a:
RCt
21
21OL
RCt
1SOLOL eRR
R2R1Ve)VV(VVc
A l'instant t2=T/2 on a :
RC2T
21
21OLOL
21
22S2
T eRR
R2R1VV
RR
RVVc
R R R eT
RC1 1 2
22( )
1
21
R
R2RLn RC2T
Si R1=R2 On a VS1=-VS2=VOH / 2 et :
3Ln RC2T
II.6 Le Timer 555
Le 555 est un petit circuit intégré qui peut être utilisé soit en générateur d’impulsion (monostable) soit en générateur d’horloge (Astable). Son schéma bloc est le suivant.
Electronique Numérique par A. OUMNAD II-23
Seuil
Déclanchement
Décharge
SortieR
S
RAZ
8
14
6
2
3
7
R
R
R
Q
Q T
Vcc
+
+
-
-
Fig. II-26 : Schéma bloc d’un Timer 555
Son fonctionnement peut être résumé dans le tableau suivant
CAS V2 V6 R S Q T
1 < 1/3 Vcc < 2/3 Vcc L H H Bloqué
2 > 1/3 Vcc < 2/3 Vcc L L Qp Inchangé
3 > 1/3 Vcc > 2/3 Vcc H L L ON
4 < 1/3 Vcc > 2/3 Vcc H H Interdit
II.6.1 Utilisation en monostable Si on monte le 555 comme le montre la figure ci dessous et on applique sur son entrée de
déclenchement le signal Ve indiqué, son fonctionnement est le suivant : Au départ, le transistor T est ON, la capacité est déchargée, Vc = V6 = 0 A l'instant t1, V2 passe à une valeur inférieure à 1/3 Vcc, on se trouve dans le cas 1, le
transistor se bloque, la capacité commence à se charger à travers R. A l'instant t2, V2 repasse à Vcc, deux scénarios sont alors possibles :
a) La durée de l'impulsion Ve est supérieure à RC, la tension au bornes de la capacité atteint 2/3 Vcc à l'instant t' < t2 , donc à l'instant t2, on se trouve dans le cas 4, les résultats ne peuvent être prévus, ce cas est prohibé .
b) L a durée de l'impulsion Ve est faible, (inférieure à RC), on se trouve dans le cas 2, ( V2=Vcc > 1/3 Vcc et V6 < 2/3 Vcc), la situation reste inchangée, T reste bloqué et la capacité continue de se charger.
à l'instant t2, la tension au bornes de la capacité devient supérieure à 2/3 Vcc, on se trouve
dans le cas 3, le transistor conduit est la capacité se décharge instantanément , la tension à ses
t1 t2t'
V2
Vc
Electronique Numérique par A. OUMNAD II-24
bornes passe aussitôt en dessous de 2/3 Vcc et on se retrouve à l'état initial ( cas 2) : V2=Vcc,
Vc 0, T conducteur. Si une autre impulsion similaire se présente sur l'entrée 2, le phénomène se répète égal à lui
même et on recueillera une impulsion carré de durée T=t3-t1 sur la sortie.
Ve
Vcc 2
6 7
8 4
1
R
C
Ve
Vcc
3Vs
Fig. II-27 : 555 utilisé en monostable
Calculons la durée de l'impulsion T. L'équation de la charge de la capacité est :
RC
t
ccRC
t
0C e1Ve)VV(V)t(V
RC
T
CCCCC e1VV3
2)T(V
Ln(3) RC T
2/3Vcc
1/3Vcc
2/3Vcc
Vcc
Vcc
Ve
Vs
Vc
t1 t2
t3t1
T
Fig. II-28 : Signaux d'un monostable à base de 555
Electronique Numérique par A. OUMNAD II-25
II.6.2 Fonctionnement en ASTABLE
Condition initiale : C déchargée. V6=0, V2=0, on est dans le cas 1, le transistor est bloqué. La capacité se charge à travers Ra+Rb.
A l'instant t1, on passe dans le cas 2, la situation reste inchangée, la capacité continue de se charger.
A l'instant t2, on passe dans le cas 3, le transistor conduit et se sature à cause de la chute de tension dans Ra, C se décharge alors dans Rb.
A l'instant t3, On passe de nouveau dans le cas 1, le transistor se bloque, la capacité se charge à travers Ra+Rb et le cycle recommence.
Calculons la période du signal de sortie : Charge de la capacité :
C)RR(
t
ccCbae
3
21V)t(V
C)RR(
T
CCCC1Cba
1
e1VV3
2)T(V
Ln(2) )CR+(R T ba1
Décharge de la capacité
cc
CR
T
cc2C
CR
t
ccC V3
1eV
3
2)T(V eV
3
2)t(V b
2
b
Ln(2) C R T b2
Ln(2) )C2R+(R T ba
2
6 7
8 4
1
Ra
C
Vcc
3
Vs
Rb
Fig. II-29 : Astable à 555
Vcc
1/3Vcc
2/3Vcc
t
Vc
Vs T1 T2
t1 t2 t3 t4 Fig. II-30 : Signaux d'un Astable à 555
Electronique Numérique par A. OUMNAD III-26
III LES FAMILLES DES CIRCUITS LOGIQUES
Les circuits intégrés Numériques (logiques) sont classés suivant leur technologie de fabrication. Les familles logiques principales sont :
Les familles bipolaires : Elles sont fabriquées à base de transistors bipolaires. La plus répandues d'entre elles est la famille TTL (Transistor Transistor Logic) qui possède de nombreuses variantes.
Les familles CMOS : Elles sont fabriquées à base de transistor CMOS.
Les familles BiCMOS : Ces familles combinent les avantages des technologies Bipolaires et CMOS.
Les familles Low Voltage : Ce sont des familles CMOS ou BiCMOS fonctionnant avec une faible tension d'alimentation.
Une famille logique est caractérisée par ses paramètres électriques :
La plage des tensions d’alimentation et la tolérance admise sur cette valeur,
La plage des tensions associée à un niveau logique, en entrée ou en sortie,
Les courants pour chaque niveau logique, en entrée ou en sortie,
Les courants maximums que l’on peut extraire ou injecter dans une porte logique en entrée ou en sortie, cette caractéristique sera souvent désignée par driving capability
La puissance maximale consommée qui dépend souvent de la fréquence de fonctionnement.
Les performances dynamiques principales comme le temps de montée (transition bas–haut) et de descente (transition haut–bas) des signaux en sortie d’une porte,
Les temps de propagation d’un signal entre l’entrée et la sortie d’une porte logique. Cette caractéristique ainsi que les temps de montée/descente définissent la vitesse de fonctionnement d'une porte.
La raison de l'existence d'un nombre important de familles logiques, est qu'il est difficile de
concevoir une porte logique qui a, à la fois, de très bonnes performances en consommation, vitesse, driving capability et d'immunité au bruit.
III.1 Notations (abréviations de termes anglo-américains) Tensions :
VCC : tension nominale d’alimentation, VIH : tension d’entrée au niveau logique haut (Input High), VIL : tension d’entrée au niveau logique bas (Input Low), VOH : tension de sorti e au niveau logique haut (Output High), VOL : tension de sortie au niveau logique bas (Output Low).
Courants : (par convention, les courant entrant sont comptés positifs, et les sortant négatifs)
ICC : courant d’alimentation (suivant les conditions d’utilisation de la porte), IIH : courant d’entrée au niveau logique haut, IIL : courant d’entrée au niveau logique bas, IOH : courant de sortie au niveau logique haut, IOL : courant de sortie au niveau logique bas.
Electronique Numérique par A. OUMNAD III-27
IOL
Vcc
VIL
VIH
VOL
I IH
ICC
IOH
VOH
I IHVcc
I IL
I IL
I IL
I IL
Fig. III.1 : Illustration de la nomenclature
III.2 Model fonctionnel simplifié d'une porte logique Quelque soit sa famille logique, une porte logique peut être représentée par le model suivant :
Logique
Vcc
Vo
Vi1
Vi2
Vin
H
L
Fig. III.2 : model fonctionnel d'une porte logique
Selon la fonction logique réalisée par la porte et la configuration des entrées, le bloc logique détermine la commande des deux commutateurs H et L, 3 configurations sont possibles :
L fermé, H ouvert, La sortie est au niveau bas Vo = VOL niveau logique "0"
L ouvert, H fermé, La sortie est au niveau haut Vo = VOH niveau logique "1"
L ouvert, H ouvert, La sortie est isolée Vo = VOZ niveau logique "Z" = haute impédance
L fermé, H fermé, Cet état est interdit car il correspond à un court-circuit entre Vcc et la masse
III.3 Nomenclature commerciale des circuits
Malheureusement, il n'y a pas de nomenclature standard adoptée par tous les constructeurs. La nomenclature suivante est actuellement la plus utilisée, elle comporte 10 champs, mais le plus souvent on n'utilise que 3 ou 4 champs :
Exemple :
SN
1 2 3 4 5 6 7 8 9
74 LVC H 16 2 244 A DGG
1. Standard Prefix
Electronique Numérique par A. OUMNAD III-28
o Exemple : SN – Circuit standard sans spécification particulière o Example: SNJ - Conforms to MIL-PRF-38535 (QML)
2. Plage de température o 54 – Série militaire o 74 – Série Commerciale
3. Famille o ABT - Advanced BiCMOS Technology o ABTE - Advanced BiCMOS Technology/Enhanced Transceiver Logic o AC/ACT - Advanced CMOS Logic o AHC/AHCT - Advanced High-Speed CMOS Logic o ALB - Advanced Low-Voltage BiCMOS o ALS - Advanced Low-Power Schottky Logic o ALVC - Advanced Low-Voltage CMOS Technology o AS - Advanced Schottky Logic o AVC - Advanced Very-low-voltage CMOS o BCT - BiCMOS Bus-Interface Technology o CBT - Crossbar Technology o CBTLV - Low-Voltage Crossbar Technology o F - F Logic o FB - Backplane Transceiver Logic/Futurebus+ o FIFO - First-In First-Out Memories o GTL - Gunning Transceiver Logic o GTLP - Gunning Transceiver Logic Plus o HC/HCT - High-Speed CMOS Logic o HSTL - High-Speed Transceiver Logic o LS - Low-Power Schottky Logic o LV - Low-Voltage CMOS Technology o LVC - Low-Voltage CMOS Technology o LVT - Low-Voltage BiCMOS Technology o S - Schottky Logic o SSTL - Stub Series-Terminated Logic
4. Special Features o Blank = No Special Features o D - Level-Shifting Diode (CBTD) o H - Bus Hold (ALVCH) o R - Damping Resistor on Inputs/Outputs (LVCR) o S - Schottky Clamping Diode (CBTS)
5. Bit Width o Blank = Gates, MSI, and Octals o 1G - Single Gate o 8 - Octal IEEE 1149.1 (JTAG) o 16 - Widebus™(16, 18, and 20 bit) o 18 - Widebus IEEE 1149.1 (JTAG) o 32 - Widebus+™(32 and 36 bit)
6. Options o Blank = No Options o 2 - Series-Damping Resistor on Outputs o 4 - Level Shifter
o 25 - 25- Line Driver
Electronique Numérique par A. OUMNAD III-29
7. Function : c'est le numéro du circuit proprement dit o 00 - Porte Nand o 244 - Noninverting Buffer/Driver o 374 - D-Type Flip-Flop o 573 - D-Type Transparent Latch o 640 - Inverting Transceiver
8. Device Revision o Blank = No Revision o Letter Designator A-Z
9. Packages o D, DW - Small-Outline Integrated Circuit (SOIC) o DB, DL - Shrink Small-Outline Package (SSOP) o DBB, DGV - Thin Very Small-Outline Package (TVSOP) o DBQ - Quarter-Size Outline Package (QSOP) o DBV, DCK - Small-Outline Transistor Package (SOT) o DGG, PW - Thin Shrink Small-Outline Package (TSSOP) o FK - Leadless Ceramic Chip Carrier (LCCC) o FN - Plastic Leaded Chip Carrier (PLCC) o GB - Ceramic Pin Grid Array (CPGA) o GKE, GKF - MicroStar BGA™ Low-Profile Fine-Pitch Ball Grid Array (LFBGA) o HFP, HS, HT, HV - Ceramic Quad Flat Package (CQFP) o J, JT - Ceramic Dual-In-Line Package (CDIP) o N, NP, NT - Plastic Dual-In-Line Package (PDIP) o PAG, PAH, PCA, PCB, PM, PN, PZ - Thin Quad Flat Package (TQFP) o PH, PQ, RC - Quad Flat Package (QFP) o W, WA, WD - Ceramic Flat Package (CFP)
III.4 Famille TTL (Transistor Transistor Logique) Normalement, un designer de systèmes logique n'a nul besoin de connaître de la manière
approfondie la structure interne d’un composant pour pouvoir le mettre en oeuvre de façon efficace, les notices techniques délivrent toutes les informations nécessaires à la meilleure mise en oeuvre. Mais si on désire appréhender le comportement exact d’une porte logique, les paramètres externes fournis par le constructeur ne suffisent plus, il faut entrer au cœur de la structure pour comprendre le fonctionnement exact. Dans ce paragraphe, nous allons étudier en détail le circuit de base de la famille TTL standard, Nous ne pouvons malheureusement pas le faire pour touts les familles logiques.
III.4.1 Variantes de la famille TTL La famille TTL a beaucoup évolué depuis son apparition à la fin des années 60. Elle a donné
naissance à plusieurs sous familles, en voici le champ famille de la nomenclature commerciale : Blanc : TTL Standard, c'est la première série, n'est pratiquement plus utilisée. Consomme 10
mW pour un délai de 10 ns H : TTL série High speed : plus rapide mais consomme plus. N'est plus utilisée de nos jours.
(22 mW pour 6 ns) L : TTL série Low power : Consomme peu mais très lente. Sa structure est identique à celle de
la série standard, amis elle fait appel à des valeurs de résistances plus élevées. N'est plus utilisée de nos jours. (1 mW pour 33 ns)
Electronique Numérique par A. OUMNAD III-30
S : TTL série (Schottky) : Améliore les performances par l'utilisation de diodes et de transistors Schottky. En voie de remplacement par la série AS et la série F. (19 mW pour 3 ns).
LS : TTL série (Low power Schottky) : C'est une variante peu gourmande de la série S. C'est une variante fortement utilisée. En cours de remplacement par la série ALS. (2mW pour 10 ns)
ALS : TTL série (advanced Low power Schottky) : C'est une version améliorée de la série LS. C'est probablement la série des prochaines décennies. Elle améliore dans un rapport de 2 les performances de la série LS (1mW pour 4 ns).
AS : TTL série (Advanced Schottky) : C'est la série la plus rapide de la famille TTL. Son utilisation demande beaucoup de précaution. (8.5 mW pour 1.5 ns).
F : TTL série (Fast) : Plus rapide que la série LS et consomme moins que la série S. A les mêmes règles d'utilisation que la série S.
III.4.2 Alimentation et température de fonctionnement :
Alimentation Température
Famille civile : 74 5 V 5 % [ 4.75 - 5.25 ]
[ 0°C - 70°C ]
Famille militaire : 54 5 V 10 % [ 4.5 - 5.5 ]
[ -55°C - 125°C ]
En logique TTL la tension d'alimentation doit être bien stabilisée, elle doit pouvoir accepter les
appels brusques de courant. Les pointes de courant se produisent quand plusieurs circuits changent d'état en même temps. Pour aider l'alimentation à suivre les variations instantanées de courant, des condensateurs jouant le rôle de réservoirs donc de filtres sont placés le plus près possible des circuits afin de fournir les courants instantanés éliminant ainsi les pointes de tension. Des condensateurs au tantale sont fabriqués spécialement pour cet effet.
III.4.3 Série TTL standard
Fig. III.3 : Porte Nand SN7400
Le schéma électrique de la porte élémentaire de cette série est illustré sur (Fig. III.3a). Cette
porte possède une sortie qui a une structure dite totem-pole formée de R4, Q3, D3, et Q4, on verra par la suite que d'autre structure de sortie existent.
R1 R2 R4
R3
4K 1.6K
D3
1K
Q1 Q2 Vi Vo
Vcc=5V
Q3
Q4
B1
B2 C1
B3
B4
Electronique Numérique par A. OUMNAD III-31
Le transistor Q1 ne fonctionne pas en transistor car les deux jonctions de l'émetteur et du collecteur vont fonctionner en directe. Il est équivalent à des diodes dont on a relié les anodes. III.4.3.1 Fonctionnement de la porte :
Entrée á l’état bas
Si l’entrée est à l'état bas = 0.2V, VB1 = 0.2+0.7=0.9V, Q2 ne peut conduire car il faudrait que
VB1 soit de l'ordre de 2x0.7V pour faire conduire les deux jonctions VBC1 et VBE2 , Q2 bloqué VB4 = 0 donc Q4 bloqué.
Q3 voit le circuit de la figure (Fig. III.4a), donc il conduit, la valeur de la tension de sortie ne
peut être déterminée avec précision car on ne connaît pas le gain du transistor Q3. On peut tout de même en donner une valeur approchée sachant que le courant de sortie est faible, le courant IB3 peut être négligé, le seuil des jonctions (peu conductrices) est entre 0.5V et 0.6V :
Vo = VOH = 5 - 1.6k IB3 - 0.6 - 0.6 3.8V
Entrée á l’état haut
Si Vi = 5V la jonction VBE1 est bloquée car les trois jonctions VBC1, VBE2 et VBE4 conduisent et imposent VB1=2.1V. Q2 et Q4 sont saturés. Q3 et D3 sont bloqués.
Vo = VOL = 0,2V
Caractéristique de transfert Voyons maintenant comment les chose se passent Quant on fait varier la tension d’entrée
entre les 2 valeur précedentes.
Si les tensions d'entrées Vi augmentent à partir de 0. Vers vi= 0.6V, VB1 = 1.2V, Q2
commence à conduire, Q4 ne peut conduire car VB4 0V , Q2 fonctionne en amplificateur de gain -R2/R3=-1.6 et Q3 en émetteur suiveur, la sortie suit VC2 à deux seuils de jonction près (Fig. III.4b). Q2 voit la valeur de la tension d'entrée Vi à son entrée car : VB2 = VB1 - 0.6 = Vi + 0.6 -0.6 = Vi. Si Vi continue de monter, Vo va diminuer 1.6 fois plus vite, quand Vi atteint 1.2V, (Vo est de l'ordre de 2.8V) Q4 commence à conduire mais il n'est pas encore saturé, la jonction BE4 shunte la résistance R3, le gain de l'ampli augmente et devient de l'ordre de 50. Si Vi continue d'augmenter, Vo va diminuer 50 fois plus vite, quand elle atteint 0.2V, Q4 se sature et Vo ne diminue plus, en ce moment on a VC2=0.2+2x0.6=1.4V, si Vi continue à augmenter, VC2 continue à diminuer et Q3 se bloque et dès que VC2 est de l'ordre de 0.7+0.2=0.9, Q2 se sature. La chute de la tension Vo de 2.8V à 0.2 V est quasiment verticale, de ce fait quand elle est de l'ordre de 0.2V Vi est à peine légèrement supérieure à 1.2V et VB1 est de l'ordre de 1.8V, si Vi continue à augmenter, VB1 ne peut continuer à augmenter car elle voie les trois jonction BC1, BE2 et BE4 donc la jonction BE1 se bloque et le courant d'entrée qui était sortant devient entrant (très faible). La courbe de la figure (Fig. III.4c) illustre le fonctionnement détaillé ci-dessus.
Rôle de la diode D3 : Le rôle de la diode D3 est d'assurer que le transistor Q3 soit bloqué quand le transistor Q4 est
saturé. En l'absence de cette diode, quand Q2 et Q4 sont saturés, on a VC2 = VBE4 = 0.7+0.2 = 0.9V, cette tension est largement suffisante pour faire conduire Q3 car on aura VBE3 = 0.9-0.2 = 0.7V, ill en résultera un courant statique permanent traversant Q3 et Q4. Ce courant augmente inutilement la consommation de la porte sans en améliorer les performances.
B1
Electronique Numérique par A. OUMNAD III-32
R2R4
1.6K
D3
Voh
Vcc=5V
Q3
R2
R3
1.6K
D3
1K
Q2Vo
Vcc=5V
Q3
Vi
(a) (b)
1
2
3
43.8
1 2 3 4
Vo
Vi
pente -1.6
pente -50
0.4
2.4
0.8
(c) Fig. III.4 : fonctionnement et caractéristique de transfert d'une porte 7400
III.4.4 Niveaux logiques de la famille TTL Standard De la caractéristique de transfert précédente, on peut déduire les valeurs suivantes :
Entrée Sortie
VILmax = 1.2V VOHmin = 2.8V
VIHmin = 1.3V VOLmax = 0.2V
Les constructeurs nous disent que pour s'assurer d'un bon fonctionnement même dans les
conditions les plus défavorables (Température, alimentation, charge), avec une petite marge de sécurité, il faut adopter les limites suivantes
Entrée Sortie
VILmax = 0.8V VOHmin = 2.4V
VIHmin = 2.0V VOLmax = 0.4V
III.4.5 Immunité au bruit :
Comme la tension d'entrée d'une porte n'est rien d'autre que la tension de sortie de la porte qui la précède, on va définir la marge de bruit qui peut subsister sur la tension VOL sans que cela n'altère le fonctionnement normal. Etat bas : Dans le plus mauvais cas Vo1 est de 0.4 V, on sait que la porte 2 considère Vi2=Vo1 comme un niveau bas tant qu'elle inférieure à 0.8V, donc un signal parasite de 0.4 V qui viendrait s'ajouter à Vo1 n'altérerait pas le fonctionnement normal, ceci est la marge de bruit au niveau bas
1
2
3
Vo1
t
Niveau haut
Niveau bas
Fig. III.5 : marge de bruit d'un signal TTL
1 2
Vo1 Vi2
A respecter Garanties par le constructeur
Electronique Numérique par A. OUMNAD III-33
VNL = 0.8 -0.4 = 0.4 V
Etat haut : Au pire des cas Vo1 = 2.4V, la porte 2 considère Vi2=Vo1 comme un niveau haut tant qu'il est supérieur à 2V, donc là aussi on peut tolérer un parasite de 0.4V sur Vo1 sans altérer le fonctionnement normal.
VNH = 2.4 - 2 = 0.4 V
L'immunité au bruit est donc : VN = 0.4 V
III.4.6 Courant d'entrée Ii de la porte standard III.4.6.1 Courant d'entrée à l'état bas IIL
Le courant d'entrée à l'état bas IIL sur une entrée dépends comme on peut le constater sur la figure ci-contre du nombre d'entrée qui sont reliées au niveau bas. En effet le courant I1 qui circule dans la base du transistor Q1 se partage sur les entrée qui sont reliée à un niveau bas.
IV V
R kmA mACC B
11
1
5 0 2 0 6
41 05
( . . ).
Si n entrées sont reliées au niveau bas, le courant IIL sur une entrée est I1/n. Les constructeurs nous assurent que dans le cas le plus défavorable le courant I IL ne peut dépasser 1.6 mA. (IILmax = - 1.6 mA ; le (-) indique que le courant est sortant)
IILmax = 1.6 mA
III.4.6.2 Courant d'entrée à l'état haut IIH
Si une entrée est reliée à un état haut, la jonction BE luit correspondant est bloquée, donc le courant d'entrée n'est rien d'autre que le courant inverse d'une jonction qui on le sait, très faible mais dépend beaucoup de la température.
Les constructeurs nous assurent que dans le cas le plus défavorable le courant IIH ne peut dépasser 40 µA.
IIHmax = 40 µA
III.4.7 Courant de sortie Io de la porte standard III.4.7.1 Courant de sortie à l'état bas IOL
Le courant de sortie IOL est injecté dans la porte par les autres portes qui lui sont connectées ou par une éventuelle charge résistive reliée à Vcc comme cela est illustré sur la figure 3.5.
Pour les valeurs faibles de IOL, la tension de sortie VOL est de l'ordre de 0.2V. si on augmente IOL, VOL augmente aussi. Sachant que la valeur max tolérée de VOL est 0.4V , il ne faut pas injecter un courant IOL trop important qui fasse dépasser cette valeur.
Les constructeurs nous assurent que dans les conditions les plus défavorables VOL reste inférieure à 0.4V tant que IOL est inférieur à 16 mA.
R1
4K
Q1Vi1
Vcc=5V
Vi2
I1
IIL Fig. III.6 : circuit d'entrée
Vol
Q4
IOL
IIL
IIL
IIL
IIL
Fig. III.7 : courant de sortie à l'état bas
Electronique Numérique par A. OUMNAD III-34
IOLmax = 16 mA
III.4.7.2 Courant de sortie à l'état haut IOH
Quand la sortie est au nivaux haut, la porte fournit le courant de sortie IOH aux circuits qui lui sont connectés et à une charge résistive éventuelle reliée à la masse.
Dans le cas d'un fonctionnement normal où la charge n'est constituée que de portes logiques de la même famille, le courant IOH reste très faible et la tension VOH reste bien supérieure à VOHmin. Les constructeurs recommandent la valeur :
IOHmax = 0.4 mA
ce qui garantit que les conditions, VOH reste > VOHmin tant que
IOH 0.4 mA. Dans le cas d'une charge résistive, il faut faire attention car quand IOH augmente, VOH diminue et
peut descendre en dessous de VOHmin et de ce fait ne sera plus utilisable d'un point de vue LOGIQUE.
Si on observe la courbe A2 (du constructeur) qui illustre la variation de VOH en fonction de IOH, on s'aperçoit que la valeur de 0.4mA est vraiment trop confortable alors qu'on peut demander à la
porte un courant bien plus important ( 8 mA) avant que la tension VOH ne descende en dessous du seuil autorisé (2.4 V) .
III.4.8 Sortance (Fan out) La sortance est le nombre maximum de portes de la même famille que l'on peut connecter à la
sortie d'une porte sans que les débits de courant n'altèrent les valeurs de la tension de sortie, VOH doit rester supérieure à VOHmin = 2.4V et VOL doit rester inférieure à VOLmax = 0.4V.
C'est surtout l'état bas de la sortie qui va limiter la sortance, IOLmax = 16 mA, chaque porte connectée apporte IILmax = 1.6 mA (voir Fig. 3.5) ce qui donne une sortance de 10. Quand la sortie est à l'état haut, le courant de sortie maximum sera IOH = 10 x IIHmax = 10 x 40 µA = 0.4 mA, c'est la valeur recommandée par les constructeurs mais on est loin du courant de sortie critique (8 mA) tel que le montre la courbe A2.
III.4.9 Courant de court circuit C'est le courant IOS (Short circuit Output Curent) qui est fournie par une sortie normalement à
l'état haut et qui à été court-circuitée à la masse. Ce courant peut être important et peut détruire le circuit si on n'y prend pas garde. Les constructeur recommandent de ne pas mettre plus d'une sortie en court-circuit par boîtier et pour certaines séries comme la série LS, le court-circuit ne doit pas durer plus d'une seconde.
III.4.10 Courant d'alimentation et puissance consommée Le courant que fournit l'alimentation à un boîtier est noté Icc, il permet de calculer la puissance
consommée par ce circuit. Ci le boîtier contient plusieurs portes et on s'intéresse au courant consommé par une seule porte, il faut diviser par le nombre de portes contenues dans le boîtier. Pour le boîtier 7400, la valeur typique de ICCH (sortie à l'état haut) est 4 mA ce qui fait 1mA par porte, et la valeur typique de ICCL (sortie à l'état bas) est 12 mA soit 3 mA par porte. La puissance moyenne dissipée par une porte est donc :
R2R4
1.6K
D3Voh
Vcc=5V
Q3
IIH
IIH
IIH
IIH
IOH
Fig. III.8 : courant de sortie à l'état haut
Electronique Numérique par A. OUMNAD III-35
10mW5V23mA1mAP
Il faut remarquer que le courant consommé présente des pics pendant les transitions de la
sortie, ceci est dû au fait que les transistors Q3 et Q4 vont conduire tous les deux pendant un très court instant, il en résulte une circulation de courant dans le totem-pole, elle est heureusement limitée par la résistance R4. La conséquence de ces pics de courant est une légère augmentation de la consommation avec l'augmentation de la fréquence des transitions. Ce phénomène est comme on va le voir beaucoup plus marqué chez la famille CMOS.
III.4.11 Temps de propagation
tPHLtyp = 8ns tPHLmax = 15 ns tPLHtyp = 12ns tPLHmax = 22 ns le temps de propagation moyen est :
tp = 10 ns
MHznsTT
FPHLPLH
max 5020
11
III.4.12 Portes à sortie collecteur ouvert (OC : Open Collector) La figure Fig. III.10 montre une porte à sortie collecteur
ouvert, l'étage de sortie se réduit au transistor Q4, la partie supérieure du totem-pole a été supprimée.
Pour assurer un niveau logique 1 en sortie, il faut compléter la polarisation de Q4 par une résistance de tirage à VCC (pull up resistor)
Ces portes ont l'avantage de pouvoir piloter des charges externes quand la tension et le courant de sortie d'une porte normale ne suffisent plus pour le faire. Sur Fig. III.11, la tension d'alimentation de la charge VL peut être supérieure à 5V et le courant IL peut être plus important que le courant de sortie maximum d'une porte TTL à sortie totem-pole.
Une deuxième application de ces portes est la possibilité de réaliser ce qu'on appelle un ET câblé sans recours à l'utilisation d'une porte ET supplémentaire. Cette structure (Fig. III.11) ne présente aucun risque de circulation de courant d'une porte vers l'autre car une porte OC ne peut que recevoir du courant en sortie. On vérifie facilement que cette structure réalise la fonction S= A . B car on ne peut avoir un niveau haut en S que si les deux transistors de sortie sont bloqués soit un niveau haut sur les deux sorties A et B.
III.4.13 Porte à sortie 3 états (tri-state)
t PHL t PLH
Entrée
Sortie
Fig. III.9 : Temps de propagation
R1 R2
R3
4K 1.6K
1K
Q1 Q2Vi1 Vo
Vcc=5V
Vi2
Q4
D1 D2
Fig. III.10 : Porte Nand à sortie collecteur ouvert
Vcc
RL
A
B
S
VL
IL
RL
Fig. III.11 : pullup resistor Fig. III.12 : ET cablé
Electronique Numérique par A. OUMNAD III-36
Ces portes présentent en plus des deux niveaux logiques
classiques dits à basse impédance, un 3ème état où la sortie est à haute impédance "HZ", les deux transistors du totem-pole sont bloqués. Une porte trois états possède en plus des entrées logiques classiques une entrée supplémentaire (Fig. III.13) qui permet de mettre la sortie en HZ.
Le schéma de la figure Fig. III.14 montre le principe d'une porte Tri-state : Si Vc = "L", Q5 bloqué, la porte fonctionne en
porte NAND classique. Si Vc = "H", Q5 saturé, VC2 = 0.2V, La jonction
base collecteur de Q2 conduit, VB2=0.7+0.2=0.9, la jonction base émetteur conduit aussi, Q2 ne fonctionne pas en transistor, les deux jonctions conduisent dans le sens direct, il en résulte : - VB3 = 0.2 V Q3 bloqués, - VB4 = 0.2V Q3 bloqués La sortie est donc isolée, = haute impédance..
III.4.14 Porte à entrée Trigger de Schmitt
Ces portes présentent deux seuils de basculement comme le montre Fig. Fig. III.15. Grâce à une structure de contre réaction positive les basculements sont quasiment instantanés. Les portes trigger de Schmitt trouvent de nombreuses applications comme la mise en forme des signaux, retardateur d'impulsions, élargisseur d'impulsions, oscillateurs...
III.4.14.1 Retardateur d'impulsion
"L" HZ "H" HZ Fig. III.13 : Portes 3 états
R1R2
R4
R3
4K1.6K
D3
1K
Q1 Q2Vi1Vo
Vcc=5V
Q3
Vi2
Q4
D1 D2
Q5
Vc
Fig. III.14 : Porte Nand Avec sortie 3 états
1
2
3
4
0.4 0.8 1.2 1.6 2
Vi
Vo
Fig. III.15 : courbe de transfert d'un trigger de schmitt TTL
Electronique Numérique par A. OUMNAD III-37
R=100k
C=100n
F
Ve Vs
0.8
1.6
Calculer la durée introduite par le retardateur
Fig. III.16 : retardateur d'impulsion
Electronique Numérique par A. OUMNAD III-38
III.4.15 Variante TTL Schottky ou TTL-S
La diode Schottky est une diode à jonction métal semi-conducteur, elle a un seuil de conduction de 0.3V et un temps de commutation très faible. Elle possède la propriété de limiter l’accumulation des porteurs de charges au voisinage de la jonction PN. Les temps de changement d’état (passant-bloqué et bloqué-passant) s’en trouvent donc fortement diminués.
Son utilisation comme diode de désaturation des transistors améliore nettement les performances temporelles. Un transistor Schottky est un transistor sur lequel on a rajouté une diode Schottky en // sur la jonction base collecteur.
Quand le transistor tend vers la saturation, VBE=0.7V et VCE diminue vers 0.2V, dès qu'elle atteint 0.4V, la diode Schottky conduit et freine la saturation par un effet de contre réaction négative car, si la saturation continue, VCE diminue, donc VBE=VCE+VD diminue aussi, ce qui diminue la conduction du transistor. VCE reste voisin de 0.4V, on empêche ainsi le transistor de se saturer, cela évite le stockage des charges dans la base et de ce fait, on diminue le temps de commutation.
L'emploi des diodes et des transistors Schottky a donné naissance à la série TTL-S dont la porte élémentaire est illustrée sur la figure. Elle a un temps de propagation de seulement 3 ns, mais l'utilisation de résistances de faibles valeurs porte la consommation à 23 mW.
La structure (R3, R4,Q5) dite LSD (Limited Saturation device) limite le courant de base de Q6 pour en accélérer la commutation. En effet le courant qui arrive de Q2 se partage entre Q5 et Q6,
en effet si IB6 VB6 IB5 IC5 IB6 C'est une sorte de contre réaction négative.
III.4.16 Variante TTL Low Pwer Schottky ou TTL-LS Pour régler le problème de consommation
de la technologie TTL S, on effectue un mixage avec le principe de la basse consommation des TTL L. Le résultat est la technologie TTL LS qui joue "sur les deux tableaux" de la consommation et de la vitesse. La structure correspondante est illustrée sur la figure Fig. III.18. On remarquera une complexité accrue de la structure. Cette technologie restait cependant jusqu’à il y a encore peu de temps la TTL la plus utilisée.
Notons que des versions de cette porte avec un transistor Schottky multiémetteur à l'entrée existent.
Cette série améliore considérablement les caractéristiques de la série TTL-Standard, pour un même temps de propagation (10 ns), elle
R1
R2 R6
2.8K
Vi1
Vo
Vcc=5V
Vi2
D2
Q4
Q5
Q1 Q2
Q3
D1
R4
R53.5k
R3
Q6
Fig. III.17 : Porte Schottky 74S00
R1 R2 R3
R4
20K 8K
1.5k
Vi1
Vo
Vcc=5V
Vi2
D1
D2
D4
Q4
Q5
Q1
Q2
Q3
D3
R6
3k
12k
R7 4k
R5
Fig. III.18 : Porte Nand 74LS00
Electronique Numérique par A. OUMNAD III-39
ne consomme que 2mW. La caractéristique de transfert est illustrée sur la figures D1 et D2 (du constructeur) et la
variation de la tension de sortie en fonction du courant de sortie est illustrée sur les figures D3 et D5.
Voici les valeurs typiques des courant de la famille TTL LS :
IILmax = 0.4 mA IOLmax = 8 mA Sortance = 20 IIHmax = 20 µA ICCHtyp = 0.8mA ICCLtyp = 2.4 mA
Remarque : IOHmax n'est en général pas précisé, d'après la courbe D5 du constructeur, On peut
adopter une valeur de 25 mA pour IOHmax
III.4.17 Variantes TTL avancée AS et ALS Dérivées des technologies présentées précédemment, les technologies avancées Advanced
Schottky et Advanced low power Schottky (A pour advanced) mettent en oeuvre les progrès récent (fin des années 80) en matière de circuits intégrés bipolaires.
III.4.18 Variante TTL-F ou TTL Fast Dans le souci toujours plus marqué de favoriser la rapidité des composants (toujours plus vite
!), la technologie F (F pour fast) apporte sa contribution par l’emploi de transistors bipolaires plus rapides que la série S avec une consommation 5 fois plus faible environ.
III.4.19 Performances typiques de la technologie bipolaire
74 74LS 74S 74AS 74ALS 74F 74H 74L
Tp (ns) 10 9.5 3 1.5 4 3.7 6 33
Pd (mW) 10 2 19 8.5 1 5.5 22 1
IOLmax (mA) 16 8 20 8 8 20 20 3.6
IIHmax (µA) 40 20 50 20 20 20 50 10
IILmax (mA) 1.6 0.4 2 0.5 0.2 0.6 2 0.18
Icch(typ, mA) 1 0.2 2.5 0.125 0.5 1.9 2.5 0.11
Iccl(typ, mA) 3 0.8 5 0.375 1.5 6.8 6.5 0.29
Fmax (Mhz) 35 40 125 200 70 125 50 3
Electronique Numérique par A. OUMNAD III-40
III.4.20 Caractéristiques de sortie de quelque famille TTL
Fig. III.19 : Tension de sortie VOH en fonction du courant de sortie IOH
Fig. III.20 : Tension de sortie VOL en fonction du courant de sortie IOL
LS
0 50 100 150 IOL(mA)
STD
S
ALS
AS 1
2
3
4
VOL(V)
0
LS
S
ALS
5 10 15
1 STD
AS
IOH(mA)
2
3
VOH(V)
4
Electronique Numérique par A. OUMNAD III-41
III.5 Les Familles CMOS (Complementary MOS) La famille CMOS présente la caractéristique que chaque étage est constitué d'un MOSFET canal
n et d'un MOSFET canal p. Cette famille aussi est constituée de plusieurs séries : Serie 4000 ou série C : CMOS standard (l'ancètre)
AC : advanced CMOS
ACT : advanced CMOS compatible TTL
HC : High-Speed CMOS Logic
HCT : High-Speed CMOS Logic compatible TTL
AHC : Advanced High-Speed CMOS Logic
AHCT : Advances High-Speed CMOS Logic compatible TTL
BCT : BiCMOS technology
ABT : Advanced BiCMOS
LV : Low Voltage HCMOS Technology LVC : Low Voltage CMOS ALVC : Advanced Low Voltage CMOS LVT : Low Voltage Technology ALVT : Advanced Low Voltage Technology ALB : Advanced Low voltage BiCMOS CBTLV : Low Voltage Bus Switches (Crossbar technology)
III.5.1 Série 4000 Nous allons commencer par étudier la série 4000, c'est la série qui est apparue la première. A
titre d'exemple le circuit CD4011B est la référence du boîtier contenant 4 portes Nand à deux entrées. Le suffixe B indique que les portes comportent un buffer en sortie, nous y reviendrons plus tard dans ce document.
La figure Fig. III.21 rappelle les conditions de conduction et de blocage des MOS-FET à
enrichissement utilisés.
Fig. III.21 : Caractéristiques d'un MOS à enrichissement
III.5.1.1 Alimentation Les circuits de la famille CMOS ne sont pas forcément alimentés entre une tension positive fixe
et la masse comme c'est le cas de la famille TTL, ils peuvent être alimentés entre une tension VDD et VSS quelconques en respectant les limites suivantes 3V < VDD-VSS < 18V. Les niveaux logiques
haut et bas seront définis ultérieurement avec plus de précision mais on peut déjà dire que VOH
VDD et VOL VSS.
III.5.1.2 Température de fonctionnement La plage de température de fonctionnement est :
D
S
B G
D
S
B G
Canal n
Canal p
I D
V GB
I D
V GB V
TH
V TH
V GS V
TH < OF
F V GS V T
H >>
ON
V GS V
TH > OF
F V GS V
TH <
< ON
=1V
= -1V
Electronique Numérique par A. OUMNAD III-42
[-40 , 85]°C pour la série commerciale [-55,125]°C pour la série militaire.
III.5.1.3 Porte élémentaire de la famille CMOS C'est l'inverseur représenté sur la figure Fig. III.22
Vi = "L" = Vss
VGS1 = - (VDD-VSS) < -3V Q1 Conducteur
VGS2 0 Q2 Bloqué
Vo = VOH =VDD
Vi = "H" = VDD
VGS1 0 Q1 Bloqué
VGS2 = (VDD-VSS) > 3V Q2 Conducteur
Vo = VOL = VSS
III.5.1.4 Caractéristique de transfert
La tension de transition des circuits CMOS est de l'ordre
de 2
SSDDT
VVV . Le circuit CMOS que nous venons de
voir ne possède pas un gain très élevé, par conséquent, la caractéristique de transfert n'est pas très raide dans la région de transition (Erreur ! Source du renvoi introuvable.). Des versions "bufferisées" sont disponibles, sur ces circuits, on a rajouté un amplificateur (buffer) à deux étage à la sortie (Fig. III.23), l'amplification dans la
région de transition passe de 15 (sans buffer) à 2500 (avec buffer).
Si les portes sans buffer ont une caractéristique de
transfert non idéale ce qui diminue leur immunité au bruit, elles ont l'avantage d'avoir un meilleur temps de propagation puisque constituées d'un seul étage. Un autre avantage de ces portes, est que si on les utilise en linéaire pour réaliser des amplificateurs ou des oscillateurs, la faiblesse du gain se manifeste par une stabilité accrue et des signaux de sortie plus "propres." III.5.1.5 Portes NAND et NOR
On obtient les deux portes de base NAND et NOR en connectant les transistors MOS-FET soit en série soit en parallèle. Pour la porte NAND (fig. 3.19a), il suffit qu'une entrée soit "L" pour que la sortie soit "H" car
Q1 et Q2 en // 'OU'. Pour que la sortie soit "L" il faut
VDD
VSS
V i V o
Q1
Q2
Fig. III.22 : Inverseur CMOS
VDD
VSS
Vi Vo
Q1
Q2
Buffer
Fig. III.23 : Inverseur CMOS avec Buffer
Vdd
Vss
Vo
Vi
sans buffer
avec buffer
VT
Electronique Numérique par A. OUMNAD III-43
que les deux entrées soient "H" car Q3 et Q4 en série 'ET'. Pour la porte NOR (fig. 3.19b), il suffit qu'une entrée soit "H" pour que la sortie soit "L" et il faut que les deux entrées soit "L" pour que la sortie soit "H".
VSS
Vi1
Vo
Vi2
Vi1
VDD
VDD
VSS
Vo
Q1 Q2
Q3
Q4
Q1
Q2
Q3 Q4
Vi2
Fig. III.24 : Porte NAND CMOS Fig. III.25 : Porte NOR CMOS
III.5.2 Porte analogique
VDD
Vsa
Q1
Q2
VeaVSS
C
VDD
VSS
14 13 12 811 10 9
1 2 3 74 5 6
Vss
Vdd
Fig. III.26 : Porte analogique Fig. III.27 : Boîtier 4016
Cet interrupteur analogique commandé par un signal logique n'est pas réellement un circuit
logique, Je l'ai quand même cité dans ce chapitre car je n'aurai pas l'occasion de le faire dans un autre cours.
III.5.2.1 Niveaux logiques à l'entrée
On a vu sur la caractéristique de transfert que le seuil de basculement se situe vers la moitié de la tension d'alimentation, cette valeur n'est pas tout à fait exacte et le basculement peut se faire un peut avant ou un peut après selon les portes et selon la température de fonctionnement. Pour la porte NAND par exemple le seuil de basculement peut ne pas être le même si les deux entrées sont reliées ou si une entrée est à l'état haut et on considère l'autre entrée.
On va définir une zone de basculement (sécurité) autour de cette tension de basculement idéale, ce qui définit les valeurs limites des tensions d'entrée VIL et VIH. On
VTV
ILmax VIHmin
VDD
Vi
Vo
VSS
VDD
VSS
VI V
I Fig. III.28 : Zone de basculement d'une porte CMOS
Electronique Numérique par A. OUMNAD III-44
garantit alors que les conditions de fonctionnement,
Vi < VILmax Vo = VOH
Vi > VIHmin Vo = VOL Les plages constituant le niveau bas et le niveau haut sont données par :
Porte sans buffer : VI = 20% de Us
Porte avec buffer: VI = 30% de Us
exercice : On dispose d'une porte bufferisée alimentée entre VDD=+10V et VSS=–5V, donner les valeur de VT , VILmax et VIHmin . Même chose pour VDD=+7V et VSS=–7V
III.5.2.2 Niveaux logiques à la sortie Pour ce qui concerne la tension de sortie, elle varie beaucoup avec la charge comme on peut le
voir sur les courbes de la figure Fig. III.29.
Dans le cas où ¦Io¦ est inférieur à 1µA (charge=porte CMOS), on a les conditions : VOLmax = VSS + 0.05V VOHmin = VDD-0.05V
Dans la suite de ce cours, nous prendrons :
VOL = VSS VOH = VDD
Dans le cas de charges donnant lieu à des courants Io plus important, il faut se référer aux courbes de sorties (Fig. III.29).
Vdd=5v Vss=masse
1
2
3
4
1 2 543
VOL
IOL
5
mA
25° -55°125°
1
2
3
4
1 2 543
VOH
5
IOHmA
6 7 8
-55°
25°125°
Fig. III.29 : Caractéristique de sortie d'une porte CMOS
Electronique Numérique par A. OUMNAD III-45
III.5.2.3 Immunité au bruit
L'immunité au bruit est : Vn = VILmax - VOLmax = VI - VO Dans les conditions de charge normales (utilisation de circuits de la même famille), l'immunité
au bruit est bien meilleure que celle de la TTL. On a vu que dans ces conditions, la tension de sortie est voisine de la tension d'alimentation (déviation de 0.05V) et la tension de basculement de l'ordre de US/2, ce qui donne une immunité au bruit à peine plus faible que US/2. On peut donc garantir sans problème une immunité au bruit de :
Porte sans buffer : VN = 20% de Us
Porte avec buffer: VN = 30% de Us La différence par rapport à la TTL est que ici, on
peut améliorer l'immunité au bruit on augmentant la valeur de la tension d'alimentation.
III.5.2.4 Temps de propagation
Le temps de propagation tp en CMOS dépend fortement de la tension d'alimentation et de la capacité de charge CL et de la température, comme le montre la figure Fig. III.30.
III.5.2.5 Consommation
La puissance statique consommée est quasiment nulle, car, que la porte soit à l'état haut ou à l'état bas, un des deux transistors constituant un étage est bloqué, il n'y a donc pas de courant absorbé par la porte. (IDD < 4µA).
Quand la tension d'entrée est voisine de la moitié de la tension d'alimentation, on est dans la zone de transition, les deux transistors sont conducteurs, (un est entrain de se bloquer, l'autre de se débloquer) un courant circule alors et on dit que les circuits CMOS consomment pendant les transitions ou ont une consommation dynamique. La figure Fig. III.31 montre la variation du courant consommé lors d'une transition et la variation de la consommation avec la fréquence d'un boîtier contenant 4 portes NAND . Notons que la consommation dynamique d'une porte CMOS varie fortement avec la capacité de charge CL puisque celle ci est chargée ou déchargée à chaque transition.
III.5.2.6 Sortance
Si des sorties CMOS sont connectées à des entrées CMOS, il n'y a alors pratiquement aucune charge de sortie en courant continue, la sortance n'est donc pas limitée par cet aspect mais surtout par la capacité de charge qui ne doit pas dépasser 1 nF. Puisque chaque entrée a une capacité max. de 7.5 pF, on obtient une sortance de 133. Mais sachant que la capacité de charge agit fortement sur le temps de propagation et sur la consommation dynamique, il est conseillé de ne pas dépasser une sortance de 50.
100
t p(ns)
CL(pF)
200
100 200
T=25°C
5V
10V
15V
Fig. III.30 : Variation du temp de propagation
Us2
Vi
Idd
Vo
1k 10k 100k 1M
0.5
1
1.5
f(Hz)
P(mw)
Fig. III.31 : Consommation dynamique d'une porte CMOS
Electronique Numérique par A. OUMNAD III-46
III.5.3 Série High speed CMOS : HC, HCT, AHC et AHCT Les circuits sont les même que ceux de la CMOS sauf que les transistors sont à grille silicium et
la technologie de fabrication plus avancée (autoalignement de source et de drain, implantation ionique) permet d'obtenir une longueur de canal et une capacité de grille plus faibles d'où une augmentation de la vitesse de commutation.
On obtient ainsi des circuits ayant les caractéristique dynamique de la TTL-LS et les avantages de la CMOS en terme de consommation et d'immunité au bruit.
Ceci dit, au voisinage de la fréquence maximum, (Fig. III.32) la consommation devient comparable à celle de la TTL-LS. Cependant dans un système numérique, seulement une fraction des portes fonctionnent à la fréquence d'horloge, donc un gain significatif en consommation peut être réalisé.
L'immunité au bruit est meilleure que celle de la TTL-LS, elle est de l'ordre de 0.4V pour cette dernière alors qu'elle est de l'ordre de 1V pour la HC alimentée sous 5V.
Pour la sortance, elle n'est limitée que par la capacité de charge qui s'accumule et peut détériorer les performances dynamiques. Notons qu'une sortie HC normale peut piloter jusqu'à 10 portes TTL-LS. Si on observe les courbes de la figure Fig. III.33, on remarque qu'on peut même piloter jusqu'à 10 entrées TTL standard ou 20 entrés TTL-LS.
La famille CMOS rapide est constituée de la série HC dont l'alimentation peut aller de 2V à 6V et la série HCT qui est compatible TTL. Les série avancées AHC et AHCT ont des performances accrues.
La référence commerciale des circuits HCMOS est similaire à celle de la famille TTL avec laquelle les circuits sont interchangeables pin par pin. Le circuit 74HC00 ainsi que le circuit 74HCT00 ont exactement le même brochage que le circuit 74LS00.
III.5.4 Caractéristiques typiques des technologies CMOS et HCMOS SERIE Vcc (V) VILMAX VIHMin VT Tp ns
4000B 3 - 15 Vss+30%Vcc Vdd-30%Vcc Vcc/2 40 (1)
2 0.3 1.5 1.4 45
HC 4.6 0.9 3.15 2.25 9
6 1.2 4.2 3 8
AHC 8/5.2(3.3/5V)
HCT 4.5 .. 5.5 0.8 2 1.4 11(4.5V)
AHCT 5.5(5V)
3 0.9 2.1 1.5 6.25(3.3V)
AC 4.5 1.35 3.15 3.25 5.25(5V)
5.5 1.65 3.85 2.75
f
P
TTL-LS
HC
Fig. III.32 : Consommation de la TTL-LS et de la
HC
1
2
3
4
10 20 504030
VOH
IOH
5
1
2
3
4
VOL
IOL
5Vdd=5v
Vss=masse
mA mA
T=25°C
10 20 504030 Fig. III.33 : Tension de sortie en fonction de la charge d'une porte HCMOS
Electronique Numérique par A. OUMNAD III-47
ACT 4.5 .. 5.5 0.8 2 1.4 4.75
(1) CL = 100pF, Vcc=15V
III.5.5 La Technologie BiCMOS : BCT et ABT La technologie BCT (BiCMOS technology) combine les avantages de la technologie bipolaire et
de la technologie CMOS. L'étage d'entrée est constitué essentiellement de transistor MOS et l'étage de sortie de transistors bipolaires.
Grâce à ses performances accrues, la technologie ABT (Advanced BiCMOS) remplace la famille BCT.
Vi
Vcc
n
p
D1
Q1
inverseurd'entrée
chute detension
contre réaction
Vo
Vcc
D1
R2
Q2
Q3
R1
M1
Fig. III.34 : étage d'entrée BiCMOS simplifié Fig. III.35 : étage de sortie BiCMOS simplifié
La technologie BiCMOS regroupe les avantages de faible consommation et de fort taux
d'intégration de la technologie CMOS et de vitesse et de "driving" élevés de la technologie bipolaire. Les performances typiques sont :
tp 2-3 ns ICCmax/100MHz 35 mA IOL 64 mA IOH 32 mA
III.5.5.1 Considérations sur la consommation Il y a deux aspects de base à considérer pour le calcul de la puissance consommée par un circuit
logique, la puissance statique et la puissance dynamique. La puissance statique est calculée en utilisant la valeur du courant Icc fourni dans la fiche
technique qui correspond au courant consommé par le circuit non chargé La puissance dynamique est due à la charge et à la
décharge des capacités internes et des capacités de charge externes. C'est cette puissance dynamique qui représente la majeure partie de la puissance consommée. La figure Fig. III.36 illustre la variation de cette puissance en fonction de la fréquence pour les trois technologies.
L'utilisation des transistors bipolaires dans l'étage
de sortie présente un double avantage. Premièrement, la dynamique de la tension de sortie U=VOH - VOL est plus faible que celle de la CMOS ce qui réduit la consommation dynamique due à la capacité de charge
Wdyn = CL U2 f
I CC
f (MHz)
(mA)180
160
140
120
20
40
60
80
100
20 40 60 80 100
advanced Bipolar
advanced CMOS
advanced BiCMOC
Fig. III.36 : Icc en fonction de la fréquence
Electronique Numérique par A. OUMNAD III-48
Deuxièmement, le transistor bipolaire a la propriété de passer à l'état bloqué d'une façon plus efficace que le transistor MOS, ceci réduit le courant de fuite qui passe de Vcc à la masse pendant le basculement. La combinaison de ces deux propriétés réduit la consommation de puissance en haute fréquence. III.5.5.2 Caractéristique d'entrée
Les circuits de la famille ABT sont conçus pour être compatibles avec la famille TTL. Le seuil de basculement en entrée se situe entre 0.8V et 2 V, il est typiquement de 1.5V. L'étage d'entrée est constitué d'un inverseur CMOS (Fig. III.34) pour réduire le courant et la capacité d'entrée afin de minimiser la charge globale du Bus qui distribue les signaux à tout les circuit d'un système numérique. Avec cet étage d'entrée CMOS, la tension de basculement serait de Vcc/2=2.5V, pour la ramener à 1.5V, on utilise un circuit de chute de tension (D1 et Q1) pour abaisser la tension d'alimentation de l'étage d'entrée.
III.5.5.3 Caractéristique de sortie
La figure Fig. III.34 montre un schéma simplifié de l'étage de sortie de la famille ABT. Son fonctionnement et très similaire à celui de la famille TTL.
Si le transistor M1 est conducteur, le courant à travers R1 et M1 fait conduire Q4 et engendre un niveau bas à la sortie. En même temps, la tension sur la base de Q2 est suffisamment faible pour que le Darlington soit bloqué.
Si M1 est bloqué, Q4 l'est aussi. Le Darlington conduit à l'aide du courant de R1 et engendre un niveau haut en sortie. La résistance R2 limite le courant de sortie IOH .
La diode D1 évite le retour du courant vers Vcc dans le cas d'applications avec mise hors tension
partielle de sous-ensemble de circuits.
En plus de la réduction de l'excursion de la tension de sortie ce qui diminue la consommation dynamique, l'utilisation de transistors bipolaires dans l'étage de sortie augmente le "driving capability" des circuits qui peuvent ainsi fournir un courant de sortie important sans une dégradation notable de la tension de sortie. La figure Fig. III.37 donne les caractéristiques de sortie pour l'état bas et l'état haut.
I OL(mA)806040200 100
VOL (V)
120 140
0.2
0.4
0.6
0.8
I OH (mA)
-80 -60 -40 -20 0-100
VOH (V)
1
2
3
4
5
6
Fig. III.37 : caractéristiques de sortie typiques de la famille ABT
Les valeurs typiques de IOL est de 64 mA et celle IOH est de 32 mA. Cependant d'après les
courbes de la figure Fig. III.37, on voit que la technologie ABT peut fournir jusqu'à 80 mA pour les deux courants.
Electronique Numérique par A. OUMNAD III-49
III.5.6 Familles Low voltage LV : Low Voltage HCMOS Technology LVC : Low Voltage CMOS ALVC : Advanced Low Voltage CMOS LVT : Low Voltage Technology ALVT : Advanced Low Voltage Technology ALB : Advanced Low voltage BiCMOS CBTLV : Low Voltage Bus Switches (Crossbar technology) La tension de 5 V a longtemps été adoptée comme standard d'alimentation des circuits
logiques. Ceci a été dicté par le fait que les transistors multiémetteurs utilisés sur les familles bipolaires avaient une tension d'avalanche de 5.5 V. Depuis, plusieurs raisons font que la demande pour une alimentation plus faible ne cesse d'augmenter :
Pour diminuer les temps de propagation internes des circuits, les dimensions des transistors on été très fortement réduite grâce aux nouvelles techniques de fabrication des circuits intégrés. La tension d'alimentation de 5V produit des champs assez forts, qui à la longue, fatigue les composants et augmente le risque de claquage des oxydes dans les transistor MOS.
L'utilisation des CI dans la fabrication d'équipements portables alimentés sur pile nécessite l'utilisation de circuits à faible consommation, celle ci peut être réduite en diminuant la valeur de la tension d'alimentation. La consommation en puissance dépend linéairement de la fréquence et de la capacité de charge, et varie comme le carré de la tension d'alimentation
(Wdyn CL Vcc2 f).
Une faible tension d'alimentation diminue la chaleur dissipée par le circuits ce qui facilite la conception de circuits et de systèmes à forte densité de composants tout en améliorant leur sécurité et leur durée de vie.
Les familles HC, AHC, et AC permettaient déjà l'utilisation d'une tension d'alimentation
inférieure à 5V (jusqu'à 2V pour HC et AHC et 3 V pour AC). Mais la diminution de Vcc diminue la vitesse de ces circuit et leur driving capability . Le tableau ci-dessous illustre cette constatation.
HC245 AHC245 AC245
Vcc=4.5V Vcc=2V Vcc=4.5V Vcc=3.3 V Vcc=4.5V Vcc=3.3 V
TPLH type 15 ns 40 ns 5.5 ns 8.3 ns 3.5 ns 5 ns
TPHL type 26 ns 130 ns 8.5 ns 13.5 ns 7 ns 9 ns
IOH max -6 mA -20 µA -8 mA -4 mA -24 mA -12 mA
IOL max 6 mA 20 µA 8 mA 24 mA 12 mA
(TPLH type VOH spécifiée jusqu'à) Il était donc nécessaire de développer de nouvelles familles logiques offrant de meilleures
performances en dépit d'une faible tension d'alimentation.
Electronique Numérique par A. OUMNAD III-50
III.5.6.1 Caractéristiques typiques Les circuits des familles LV, LVC, ALVC, LVT et ALB ont été développé pour une tension
d'alimentation typique de 3.3 V. Ce sont des améliorations des familles HC, AC et ABT, elles ont donc une structure interne très voisine.
LV LVC ALVC LVT ALB
Famille (5V) correspondante
HC AC AC BCT & ABT -
Procédé CMOS 2.0 µm
CMOS 0.8 µm
CMOS 0.6 µm
BiCMOS 0.8µm
BiCMOS 0.6µm
Vcc min 2 V 2.7 V 2.3 V 2.7 V 3.0 V
Input TTL-compatible
Input accepte TTL 5V
Output TTL-compatible
Vcc 2.7V .. 5.5V 2.7V .. 3.6V 2.3V .. 3.6V 2.3V .. 3.6V 3.0V .. 3.6V
Input threshold voltage
Vcc/2 Typ. = 1.65V
Vcc/2 Typ. = 1.65V
Vcc/2 Typ. = 1.65V
1.4V None
Output VOH Vcc Vcc Vcc Vcc Vi-0.2V
Voltage VOL 0V 0V 0V 0V Vi+0.2V
Output IOH -8 mA -24 mA -24 mA -32 mA -25 mA
Curent IOL 8 mA 24 mA 24 mA 64 mA 25 mA
Maximum ICCH 20 µA 20 µA 40 µA 190 µA 5.6mA/buffer
Static ICCL 20µA 20 µA 40 µA 5 mA 5.6mA/buffer
Curent ICCZ 20 µA 20 µA 40 µA 190 µA 0.8 mA
Propagat. Typ. 9.0 ns 4.0 ns 2.2 ns 2.4 ns
Delay Max 14.0 ns 6.5 ns 4.0 ns 3.9 ns
Pour plus d'information voir : "Design Considerations for logic products SDYAE01" de Texas.
III.5.7 Positions comparées des familles logiques
5 10 15 20 25nsCBT
ALB
8
16
24
32
40
48
56
64
ALVC LVC AC/ACT
ACAHC
AHCTLV
AHCHC/HCT
ALVTABTLVT BCT
74F
5V3.3V
Electronique Numérique par A. OUMNAD IV-51
IV CIRCUITS COMBINATOIRES USUELS
IV.1 Les multiplexeurs IV.1.1 Choix d'une voie (entrée) parmi N
Pour choisir une voie parmi N, il faut n entrées d'adressage avec la
relation 2n N . A chaque instant la sortie S est égale (connectée) à l'entrée E "pointée" par le mot adresse An-1 ... A1A0. 1 MXR 1/4 a 4 entrées + 2 entrées d'adresse 1 MXR 1/8 a 8 entrées + 3 entrées d'adresse 1 MXR 1/10 a 10 entrées + 4 entrées d'adresse 1 MXR 1/16 a 16 entrées + 4 entrées d'adresse
Exemple : Multiplexeur 1 parmi 4 (1/4) Faisons la synthèse d'un multiplexeur à 4 entrées E0, E1, E2 et E3. et 2 entrées adresse A0 et A1 . L'expression logique de la sortie est :
100 AAEAAEAAEAAES 312101100 (Fig. IV.2a)
Pour réaliser des multiplexeurs qui ont un grand nombre d'entrées, on peut utiliser de "petits" multiplexeurs montés en pyramide. (Fig. IV.2b)
E0
E1
E2
E3
S
A0A1 A1A0
E 0
E 1
E 2
E 3
E 4
E 5
E 6
E 7
E 8
E 9
E 10
E 11
E 12
E 13
E 14
E 15
A2 A3
S
1/4
1/4
1/4
1/4
1/4
Fig. IV.2 (a) : Multiplexeur 1 parmi 4 (b) : Multiplexeur 1 parmi 16
IV.1.2 Choix d'un mot parmi N Il s'agit d'un multiplexeur plus élaboré qu'on appelle sélecteur de donné, qui permet de choisir
un mot de n bits parmi N mots tous de la même taille (n bits). Là aussi on va utiliser des multiplexeurs classiques montés de façon adéquate.
La figure Fig. IV.3 montre un sélecteur qui permet de choisir un mot parmi 4 mots de 8 bits, et la figure Fig. IV.4 montre un sélecteur qui permet de choisir un mot parmi 8 mots de 4 bits.
A1 An-1A0
E 0
E 1
E N-1
S
Fig. IV.1 : Multiplexeur 1 parmi N (1/N)
Electronique Numérique par A. OUMNAD IV-52
D'une manière générale, pour choisir un mot de M bits parmi N mots, il faut M multiplexeurs
permettant de choisir une entrée parmi N. Chaque multiplexeur a n bits d'adresse tels que 2n N.
A 0
A 1
S 4
S 5
S 6
S 7
S 0
S 1
S 2
S 3
A 3
A 4
D
B
B
A6
B
C
D
C
D
B
A
A 7
C
C
D
A 3
A 0
D 0
B 0
B 2
A2
1B
C 2
D 2
C 3
D 3
3B
A 1
A 3
C 0
C 1
D 1
5
4
5
6
7
4
4
5
5
6
6
7
7
MXR 1/4
0
12
3
45
6
7
Fig. IV.3 : Sélecteur de données, 1 mot de 8 bits parmi 4 mots
A 0
A 1
S 0
S 1
S 2
S 3
A 3
A 0
D 0
B 0
B 2
A2
1B
C 2
D 2
C 3
D 3
3B
A 1
A 3
C 0
C 1
D 1
A 3
E 0
H 0
F0
F2
E 2
1F
G 2
H 2
G 3
H 3
3F
E 1
E 3
G 0
G 1
H 1
A 2
MXR 1/8
0
1
2
3
Fig. IV.4 : Sélecteur de données, 1 mot de 4 bits parmi 8 mots
Electronique Numérique par A. OUMNAD IV-53
IV.1.3 Exemple de multiplexeur du commerce
Le 74 LS 151 est un multiplexeur en technologie TTL-LS. Il permet de choisir une entrés parmi 8. Il a deux sorties, une sortie normale plus une sortie inversée. Il dispose aussi d'une entrée de Validation E,
E="0" multiplexeur normal,
E="1" sortie ="0" l'état des entrées et des adresses
IV.2 Les démultiplexeurs Le démultiplexeur est le circuit complémentaire du multiplexeur. Il a une entrée et plusieurs sorties ainsi qu'un certain nombre d'entrées d'adresse. La sortie "pointée" par l'adresse est connectée à l'entrée. Les autres sorties peuvent être soit à l'état bas soit à l'état haut.
IV.2.1 Démultiplexeur 1 parmi 4 On se propose de réaliser un démultiplexeur à 4 sortie S3, S2, S1, S0 , une entre E et deux bits
d'adresse A0, A1. Les sorties non sélectionnées sont à l'état bas.
S EA A0 1 0
S EA A1 1 0
S EA A2 1 0 S EA A3 1 0
S0
S1
S2
S3
A0A1
ES0
S1
S2
S3
A0A1
E
G
S0
S1
S2
S3
A0A1
E
(a) : démultiplexeur 1/4 (b) : démultiplexeur 1/ 4 avec entrée de
validation G (c) : démultiplexeur 1/4 avec entrées non
sélectionnées = "H" Fig. IV.8 : variantes de démuliplexeur
Le schéma de Fig. IV.8b montre un démultiplexeur avec entrée de validation, G=0 toutes les
sortie sont "L' l'état de E et des adresses. G=1 Le circuit fonctionne en démultiplexeur
E
E
E
E
E
E
E
E
15
14
13
12
11
10
9
8
S74LS151
E
E
E
E
E
E
E
E
0
1
2
3
4
5
6
7
S
A0A1A2
E
E
A3
S
Fig. IV.5 : Multiplexeur 1/16 utilisant deux 74LS151
E
E
E
E
E
E
E
E
S
S
0
1
2
3
4
5
6
7
A0A1A2E
74LS151
Fig. IV.6 : MXR 1/8 du
commerce
S0
S1
SN
A 0A1A n
E
Fig. IV.7 : Démultiplexeur
A1 A0 S3 S2 S1 S0
0 0 0 0 0 E
0 1 0 0 E 0
1 0 0 E 0 0
1 1 E 0 0 0
Electronique Numérique par A. OUMNAD IV-54
normal. Etudions maintenant un DMXR 1/4 dont les sorties non sélectionnées sont à l'état haut. Si on rajoute des inverseurs à la sortie du DMXR de Fig. IV.8a (ce qui revient à remplacer les AND par des NAND), les sorties sont sélectionnées sont "H" mais la sortie sélectionnée est égale au complément de E, il faut donc inverser l'entrée aussi. On obtient le DMXR de la figure Fig. IV.8c
IV.2.2 Les décodeurs Les décodeurs sont des démultiplexeurs particulier. La sortie sélectionnée est à l'état bas, les
autres sont à l'état haut. On peut utiliser le circuit de Fig. IV.8a et on relie E à la masse ce qui revient à supprimer cette entrée et on obtient le schéma de Fig. IV.9b
S0
S1
S2
S3
A0A1
S0
S1
S2
S3
A0A1 (a) (b)
Fig. IV.9 : Décodeur
IV.2.3 Exemple de démultiplexeur du commerce
Le 74LS139 est un décodeur démultiplexeur 1 parmi 4. Son schéma est le même que celui de Fig. IV.8c. Il peut être utilisé en décodeur ou en démultiplexeur. En décodeur l'entrée E est
considérée comme une entrée de validation, E=0 fonctionnement en décodeur. E = 1 circuit inhibé, toutes les sorties sont "H".
Le 74154 est décodeur / démultiplexeur 1/16 avec 4 bits d'adresse et deux entrées qui servent de validation ou d'entrée logique dans le cas d'utilisation en démultiplexeur. Le fonctionne en décodeur est obtenu pour G0=G1= "L". Le fonctionnement en démultiplexeur est obtenu en prenant une des deux entrées G comme entrée logique, l'autre entrée étant à la masse. Dans le cas G0 = G1 = "H", toutes les sorties sont "H".
S 0S 1S 2S 3S 4S 5S 6S 7S 8S 9S 10S 11S 12S 13S 14S 15
A0 A1A2A3
G0
G1
74154
Fig. IV.10 : Décodeur/démultiplexeur 1/16
Electronique Numérique par A. OUMNAD IV-55
IV.3 Les comparateurs
Les comparateurs Logiques dits aussi circuits d'identification
permettent de tester l'égalité de deux nombres. A = B S=1, A B S=0. Deux nombre A = an...a1a0 et B = bn ... b1b0 sont égaux si tous les bits du même poids sont égaux. Etudions un circuit de comparaison entre deux bits :
ai = bi si=1, ai bi si=0.
aibi
0 1
0
1
1
10
0
Si = ai bi + ai bi
= ai
a i
b i
S i+ bi
Fig. IV.12 : coparateur 2 bits
L'expression logique de la sortie d'un comparateur de deux mots A et B est donc :
S a b . a b ... a b0 0 1 1 n n
Son schéma est représenté sur Fig. IV.13
IV.3.1 Comparateurs du commerce Le 74LS85 (Fig. IV.14) est un comparateur de deux
mots de 4 bits A et B. il peut tester si A=B ou si A<B ou si A>B.
Son fonctionnement est illustré dans le tableau ci-dessus : A > B OA>B = 1, OA<B = 0, OA=B = 0
A < B OA<B = 1, OA>B = 0, OA=B = 0
a 0
a 1
Sa n
b 0
b 1
b n
Fig. IV.11 : Comparateur
a 1
a 0
a n
b 0
b 1
b n
S
So
S1
Sn
Fig. IV.13 : comparateur 2 mots de n+1 bits
A0
A1
A2
A3
B0
B1
B2
B3
A<B
A=B
A>B
A<B
A=B
A>B
74LS85
Fig. IV.14 : Comparateur 4 bits
Electronique Numérique par A. OUMNAD IV-56
A = B OA=B est connectée à IA=B , pour les autres voir tableau
Les E/S de cascadage permettent de réaliser des comparateurs de mots de longueur quelconques sans l'utilisation de circuits supplémentaires (Fig. IV.15).
Le comparateur de poids faible doit avoir IA=B=1, IA>B=0, IA<B=0, Pour les autres, les entrées de cascadage sont reliées au sorties du comparateur précèdent
Fig. IV.15 : Comparaison de deux mots de plus de 4 bits chacun
Le schéma ci-dessous illustre la technique de cascadage parallèle qui permet de réduire le
temps de comparaison. L’exemple montre la comparaison de 2 mots de 24 bits. Le cascadage classique aurait produit un temps de comparaison de 6 fois le délai d’un comparateur, avec la méthode parallèle on réduit ce temps à seulement 2 délais.
Fig. IV.16 : Cascadage parallèle
A0
A1
A2
A3
B0
B1
B2
B3
74LS85
OA=B
OA>B
OA<B
A4
A5
A6
A7
B4
B5
B6
B7
74LS85
An-4
An-3
An-2
An-174LS85
OA=B
OA>B
OA<B
OA=B
OA>B
OA<B
IA=B
IA>B
IA<B
IA=B
IA>B
IA<B
IA=B
IA>B
IA<B
0
1
Bn-4
Bn-3
Bn-2
Bn-1
Electronique Numérique par A. OUMNAD IV-57
IV.4 Les additionneurs IV.4.1 Additionneurs à propagation de la retenue
Quand on additionne "manuellement" deux mots n bits A et B, on refait n fois l'addition des bit du même poids en faisant attention de ne pas oublier d'inclure dans cette addition le reste de l'addition précédente. Donc la réalisation d'un additionneur de deux mots revient à cascader des additionneurs 3 bits. Faisons l'étude d'un additionneur
élémentaire de 3 bits.
r i-1b i a i
s ir i
r 00 01
0
1
1
1 0
0
biai
i-1 11 10
1 0
1 0
r 00 01
0
1 10
0
biai
i-1 11 10
1
0 1 0
1
s i r i
Fig. IV.17 : Additionneur élémentaire
r b a s
ba r + ba rs
babarbabars
1iiii
ii1iii1ii
iiii1iiiii1ii
ii1iiii
1iii1iiiiii
barbar
rbarbabar
Pour l'expression de ri, on a fait exprès de ne pas choisir la
fonction la plus simple sur la table de Karnaugh afin d'avoir le
terme ai bi en commun avec l'expression de si ce qui permettra une réalisation plus économique (Fig. IV.18). La figure Fig. IV.19 montre un additionneur 4 bits. Sur une machine qui a des registres de 4 bits, si le bit r3 est égal à 1, il est perdu, il y a dépassement de capacité (overflow). Ce genre d'additionneur est dit à propagation de la retenue, car chaque étage doit "attendre" que l'étage précédent "termine" son calcul pour lui fournir le reste. Plus le nombre de bits est grand plus le délai de calcul est important, pour cette raison ce genre de circuit n'est guerre utilisé dans des applications professionnelles.
b 3 a 3
s 3r3
b 2 a 2
s 2
r2
b 1 a 1
s 1
r1
b 0 a 0
s 0
r0
re
Fig. IV.19 : additionneur de 2 mots de 4 bits
a oa 1a 2a n-1
b ob 1b 2b n-1 +
s os 1s 2s n-1
r or 1r n-2
r n-1
r i-1a ib i
r is i
Fig. IV.18 : Additionneur élémentaire
Electronique Numérique par A. OUMNAD IV-58
IV.4.2 Additionneur à retenue anticipée. Pour augmenter les
performances de l'additionneur, on calcule à chaque étage la retenue ri en fonction des ai bi de tous les étages précédents. Ceci évite d'attendre que ri-1 qui lui même n'est élaboré qu'après ri-2 etc... On dit que la retenue est anticipée (look-ahead carry). On a ainsi un calcul parallèle de toutes les retenues qui sont calculées toutes en même temps. La figure Fig. IV.20 montre le schéma symbolique correspondant. Revenons à la table de Karnaugh, l'expression la plus simple de ri est : ri = ai bi +(ai +bi).ri-1 Si on note Gi = ai bi
Pi = ai +bi on a : ri = Gi + Pi .ri-1 Gi est appelé terme de génération de retenue car si ai = bi = 1, Gi = 1 et on a une retenue indépendamment de ce qui ce passe sur les étages précédents. Pi est appelé terme de propagation de la retenue, car s'il est égal à 1 (ai =1 ou bi=1), la retenue de l'étage précèdent est propagée.
On détermine aisément l'expression de ri au nivaux de chaque étage en partant du premier étage. La première retenue (retenue entrante) injectée dans l'additionneur par un autre additionneur éventuel est notée re. ro = Go + Po re r1 = G1 + P1 ro = G1 + P1G0 + P1P0 re r2 = G2 + P2 r1 = G2 + P2G1 + P2P1G0 + P2P1P0 re r3 = G3 + P3 r1 = G3 + P3G2 + P3P2G1 + P3P2P1G0 + P3P2P1P0 re
Le calcul d'une retenue ri quel que soit son rang nécessite toujours trois étages logiques
IV.4.3 Additionneurs du commerce Le 7482 (Fig. IV.22) est un additionneur à retenue série de deux
mots de 2 bits. Les sommes est les retenues sont calculées d'une façon assez originale pour en améliorer les performances. re est la retenue entrante, r0 n'est pas accessible, r1 = retenue de la somme de a1 et b1 est la retenue sortante, elle sert éventuellement à propager la retenue vers un autre additionneur. Le 74LS83A est un additionneur à retenue anticipée de deux mots de 4 bits. Il correspond au schéma de la figure Fig. IV.20.
calcul
r 0
calcul
r 1
calcul
r 2
calcul
r 3
a oboa 1a 2 b1b2b3 a 3
s os 1s 2s 3r 3
re
Fig. IV.20 : Schéma de principe d'un additionneur à retenue anticipée
Fig. IV.21 : structure du calcul de retenue
re
aoa1bob1
s os1r
1
7482
Fig. IV.22 : additionneur 2 mots de 2
bits
Electronique Numérique par A. OUMNAD IV-59
IV.5 Unité arithmétique et logique (ALU)
Le schéma de la figure Fig. IV.23 montre un exemple (74LS382) d'ALU. Les nombres A et B constituent les deux opérandes. Le nombre C constitue le code de la fonction à réaliser. Le nombre S est le résultat de l'opération. Re et Rs sont les retenues entrante et sortante. OVR indique qu'il y a un dépassement. Le tableau ci-dessous résume le fonctionnement de cette ALU.
C2 C1 C0 Opération réalisée
0 0 0 S = 0000
0 0 1 0 1 0 0 1 1
S = B moins A S = A moins B S = A plus B
Opérations
Arithmétiques
1 0 0 1 0 1 1 1 0
S = A + B
S = A B S = A . B
Opérations
Logiques
1 1 1 S = 1111
IV.6 Décodeurs BCD-7 segments Les afficheurs les plus couramment utilisés pour l'affichage numérique sont les afficheurs sept segments qui ne sont rien d'autre qu'une association de 7 LEDs disposées comme le montre la figure Fig. IV.24a. On distingue deux types d'afficheurs, les Anodes communes et les cathodes communes.
a
b
c
d
e
f
g
a b c d e f g
a b c d e f gCC
AC
(a) (b) (c) (a) : Dispositions des LEDs, (b) : cathode commune, (c) : anode commune
Fig. IV.24 : Afficheur sept segments
Les afficheurs cathode commune se commandent par niveau haut et ceux à anode commune se commandent par niveau bas. Les nombres à afficher sont codés en BCD, chaque digit est codé en binaire sur 4 bits. Le rôle du décodeur BCD-7segment et de générer à partir du code binaire DCBA d'un chiffre, la configuration adéquate des entrée a, b, c, d, e, f et g de l'afficheur afin d'allumer les LEDs qui forment le chiffre considéré. Faisons l'étude d'un décodeur pour afficheurs cathode commune
A2 A0A1A3 B2 B0B1B3 Re
C0
C1
C2 S2 S0S1S3 OVR Rs
A B
C
S Fig. IV.23 : Unité arithmétique et logique
Electronique Numérique par A. OUMNAD IV-60
D C B A Dec a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 1 0 1 1 0 0 0 0
0 0 1 0 2 1 1 0 1 1 0 1
0 0 1 1 3 1 1 1 1 0 0 1
0 1 0 0 4 0 1 1 0 0 1 1
0 1 0 1 5 1 0 1 1 0 1 1
0 1 1 0 6 1 0 1 1 1 1 1
0 1 1 1 7 1 1 1 0 0 0 0
1 0 0 0 8 1 1 1 1 1 1 1
1 0 0 1 9 1 1 1 1 0 1 1
1 0 1 0 10 x x x x x x x
1 0 1 1 11 x x x x x x x
1 1 0 0 12 x x x x x x x
1 1 0 1 13 x x x x x x x
1 1 1 0 14 x x x x x x x
1 1 1 1 15 x x x x x x x Tableau IV-1 : table de vérité d'une décodeur BCD 7 segment CC
On obtient les expressions suivantes pour les différents segments ce qui donne le décodeur représenté sur la figure Fig. IV.25.
DCBCBBAg
BCBAACDf
CABAe
CBACACBBADd
CABc
ABBACb
CAACDBa
Les chiffres générés par ce décodeur sont :
. Il parait évident que ce décodeur ne doit être utilisé que pour des nombres d'entrées < 9. On peut étendre l'utilisation de ce genre de décodeur en affectant des symboles (caractères) aux combinaisons d'entrée 10,11,12,13,14 et 15. On peut par exemple étudier un
A
B
C
D
a
b
c
d
e
f
g
Fig. IV.25 : Décodeur BCD-7segments pour afficheurs CC
Electronique Numérique par A. OUMNAD IV-61
décodeur BCH-7segment (Hexadécimal codé en binaires), ce décodeur générera les fontes
suivantes : . Le tableau ci-dessous fournit l'état des segments d'un afficheur AA pour les différentes combinaisons d'entrée.
D C D A Dec a b c d e f g
0 0 0 0 0 0 0 0 0 0 0 1
0 0 0 1 1 1 0 0 1 1 1 1
0 0 1 0 2 0 0 1 0 0 1 0
0 0 1 1 3 0 0 0 0 1 1 0
0 1 0 0 4 1 0 0 1 1 0 0
0 1 0 1 5 0 1 0 0 1 0 0
0 1 1 0 6 0 1 0 0 0 0 0
0 1 1 1 7 0 0 0 1 1 1 1
1 0 0 0 8 0 0 0 0 0 0 0
1 0 0 1 9 0 0 0 0 1 0 0
1 0 1 0 A 0 0 0 1 0 0 0
1 0 1 1 B 1 1 0 0 0 0 0
1 1 0 0 C 0 1 1 0 0 0 1
1 1 0 1 D 1 0 0 0 0 1 0
1 1 1 0 E 0 1 1 0 0 0 0
1 1 1 1 F 0 1 1 1 0 0 0 Tableau IV-2 : table de vérité d'un décodeur BCH-7 segment AA
DABCDCBCDBAg
DABDCBCDBADCAf
DACBADCBe
ABCDCBADCBADCBAd
BCDCDADCBAc
ABDDCBACDABCAb
DCABCDBADCBADCBAa
IV.6.1 Pilotage des afficheurs Les LEDs on en général un seuil de conduction VD compris entre 1V et 1.5 V. Les courants
nécessaires pour produire un éclairement correct dépendent des afficheurs. Des précautions doivent être prises lors du pilotage d'un afficheur 7 segments pour éviter de détruire les LEDs ou le décodeur et pour garantir un éclairement correct.
IV.6.2 Pilotage des afficheurs Anode commune. Les afficheurs anodes communes se commandent par niveau bas. La configuration de branchement est celle de la figure Fig. IV.26 que ce soit avec des décodeurs à sortie deux états ou à collecteur ouvert. Dans certains cas, les décodeurs sont conçus pour que Vcd puisse être > à la tension d'alimentation Vcc du décodeur et que les sorties a, b, c, d, e, f et g puissent "encaisser" des courant IOL plus important que IOLmax prévus pour la famille dont fait partie le décodeur. Si Idn
est le courant nominal de chaque LED et VOLn ( 0.2V) est la tension de sortie du décodeur correspondant à Idn .
R R R
Vcd
Décodeur
a
b
g
a b g
Fig. IV.26 : Pilotage d'un afficheur AC
Electronique Numérique par A. OUMNAD IV-62
on a dn
OLnDcd
I
VVVR
IV.6.3 Pilotage des afficheurs Cathode commune. Les afficheurs cathode commune se commandent par niveau haut. La façon de piloter ce afficheurs diffère selon que le décodeur a des sortie 2 états ou des sorties collecteur ouvert. Dans le premier cas c'est le schéma de la figure Fig. IV.27 qui est utilisé, dans le deuxième, c'est celui de la figure Fig. IV.27. Pour la commandes avec des sorties 2 états, si Idn est le courant nominal de chaque LED et VOHn est la tension de sortie "H" du décodeur correspondant à Idn ,
on a RV V
I
OHn D
dn
, dans la majorité des cas, cette solution ne permet pas d'avoir le courant
suffisant pour obtenir un éclairement correcte, on est souvent amené à supprimer les résistances R (R=0), dans tous les cas il faut faire attention à ce que la puissance consommée par le décodeur ou les circuits qui le constituent ne dépasse pas la puissance maximum autorisée.
Pour le cas de la commande par des sortie OC, RV V
I
cd D
dn
, là aussi il faut faire attention à la
puissance, car quand les LED sont éteintes, les transistors de sortie des circuits de commande
"encaissent" les courants RV V
R
cd OL (VOL 0.2V). Avec ce type de configuration, on consomme
plus quand les afficheurs sont éteints que lorsqu'ils sont allumés.
R
Décodeur
a
b
g
abg
R R
R
Vcd
Décodeur
a
b
g
abg
R R
Fig. IV.27 : Pilotage d'un afficheur CC Fig. IV.28 : Pilotage d'un afficheur CC avec décodeur à sortie OC
IV.6.4 Décodeur BCD-7 segments du commerce A
B
C
D
a
b
c
d
e
f
gLT
BI/RBO
RBI
N
A
B
C
D
a
b
c
d
e
f
gBI
N
7446/47/48 7449 Fig. IV.29 : décodeur BCD-7segments 7446/47/48
Electronique Numérique par A. OUMNAD IV-63
7446, 7447 pour anode commune
Ce sont des décodeurs sortie collecteur ouvert à commande par niveau bas, la tension Vcd d'alimentation des LED peut être supérieure à la tension d'alimentation Vcc=5v du décodeur. Le brochage est représenté sur la figure Fig. IV.29 .
7448 pour cathode commune C'est un décodeur à sortie 2 états à commande par niveau haut. Il est
conçu pour attaquer directement les LEDs de l'afficheur sans résistances extérieures supplémentaires. L'étage de sortie (Fig. IV.30) est doté d'une résistance de 2K. Ceci en fait un décodeur facile à utiliser mais le courant de sortie de l'ordre de 2 mA reste assez faible et l'éclairement obtenu sur la majorité des afficheurs est insuffisant. Le brochage est le même que celui du 7446/47 (Fig. IV.29). Les broche LT, RBI et BI/RBO fonctionnent de la même façon sur les décodeur 7446,7447 et 7448 :
L'entrée LT permet de tester les LEDs de l'afficheur en les allumant tous.
L'entrée RBI permet d'éteindre l'afficheur quand son contenu est égal à zéro, ceci dans le but
de ne pas afficher les zéros de gauche d'un nombre à plusieurs digits. 00012458 12458
RBI 0 N 0 , il est affiché et RBO = 1 N = 0, l'afficheur est éteint et RBO passe à 0
1 Le nombre d'entrée est affiché, y compris le zéro, RBO = 1.
La broche BI/RBO peut fonctionner soit en entrée BI (Blanking input) soit en sortie RBO
Le schéma de la figure Fig. IV.31 montre comment connecter les décodeurs pour que les zéros de gauche ne soient pas affichés.
ABCD
abcdefg
LT
RBORBI
ABCD
abcdefg
LT
RBORBI
ABCD
abcdefg
LT
RBORBI
ABCD
abcdefg
LT
RBORBI
Fig. IV.31 : Configuration permettant d'effacer les zéros de gauche avec les décodeur 7446/47/48
7449 C'est un décodeur (14 broches) sortie collecteur ouvert à commande par niveau haut. L'alimentation Vcd des lampes doit être égale à l'alimentation Vcc du décodeur. L'entrée BI permet quand elle est "L" d'éteindre
l'afficheur l'état des entrées. IOLmax = 8 mA (trop faible)
TYPE
7446A
74L46
7447A
74L47
Vcd
74LS47
30V
30V
15V
15V
15V
320 mW
133 mW
320 mW
133mW
35 mW
Pd
sortie
Vcc
2K
Fig. IV.30 : étage de sortie d'un
7448
A
B
C
D
a
b
c
d
e
f
gBI
N
Fig. IV.32 : SN7449
Electronique Numérique par A. OUMNAD V-64
V CIRCUITS SEQUENTIELS USUELS
V.1 Les Bascules V.1.1 La Bascule RS
Avec cette version de base, on remarque sur la table de vérité que les entrées Set Reset sont actifs au niveau bas ; la sortie Q est activée par un niveau bas de l’entre Set. On peut changer cette situation juste en intervertissant les entrées S et R. On obtient comme indiqué sur le figure ci-dessous une bascule RS dont la sortie Q est positionné par un niveau haut sur l’entrée Set et Remise à zéro par un niveau haut sur l’entrée Reset
V.1.2 La Bascule RSH
H = 1, Bascule fonctionne normalement, les sorties suivent les entrées (selon la table de vérité).
Nous dirons que la bascule est transparente ou qu’elle a les yeux ouverts
S R Q
0 0 Sans intérêt
0 1 1
1 0 0
1 1 mémoire
S R Q
0 0 Sans intérêt
0 1 0
1 0 1
1 1 mémoire
R
S
Q
/Q S
R Q
/Q
R
S Q
/Q
S
R
Q
/Q
Electronique Numérique par A. OUMNAD V-65
H = 0, la bascule passe en état mémoire. Les sorties restent bloquées dans le même état et ne
suivent pas les entrées, on dit qu’elles sont latchés. Nous dirons aussi que la bascule est opaque ou
qu’elle a les yeux fermés
V.1.3 La Bascule JK et JKH
En injectant les sorties à l’entrée, on lève l’indétermination pour l’état 00
V.1.4 La Bascule réagissant sur front d’horloge Ces bascules sont fortement utilisées en électronique, essentiellement pour le réaliser des
compteurs, des registres à décalage et autres. Pour les réaliser, deux technique :
Utilisation de détecteur de front sur l’entrée Horloge
Utilisation de la structure maître esclave
V.1.5 Bascule JK réagissant au front descendant
J K Q
0 0 mémoire
0 1 0
1 0 1
1 1 basculement
Q
/Q
H’ Détecteur De front
J
K
H
H
H’
Electronique Numérique par A. OUMNAD V-66
J
Clk
K
Q
Q
H J K Q
0 0
0 1
1 0
1 1
Qp
0
1
Qp
Mémoire
Sortiesuit J
Alternance
Observation
Remarque : Notez la convention de dessin pour l’entrée Horloge
V.1.6 Exemple de détecteur de Front
On exploite le retard élémentaire des portes logiques
Bascule réagissant sur front descendant de H
Bascule réagissant sur niveau haut de H (latch)
Bascule réagissant sur front montant de H
J
K
Q
Q
H
J
K
Q
Q
H
J
K
Q
Q
H
Bascule réagissant sur niveau bas de H (latch)
J
K
Q
Q
Electronique Numérique par A. OUMNAD V-67
V.1.7 Bascule RS Maître Esclave
En analysant cette structure, on constate que les entrées ne sont répercutées sur les sorties que pendant le front descendant de l’horloge
V.1.8 Bascule JK Maître Esclave
V.1.9 Bascule D
D
Clk
Q
Q
H D Q
0
1
0
1Sortiesuit D
Observation J/S
Clk
Q
QK/R
D
V.1.10 Les entrés de forçage CLear et Preset Les entrées de forçage force la sortie de la bascule à 0 ou à 1 quelque soit l’état de ses entrées.
Le forçage est immédiat et ne dépend pas de l’horloge, on parle de forçage asynchrone.
Maître transparent Esclave Opaque
Esclave transparent Maître Opaque
Transfert des sorties du maître vers la sortie
Electronique Numérique par A. OUMNAD V-68
Les entrées de forçage interviennent en général sur le dernier étage de la bascule
On remarquera que cet exemple correspond à des entrées de forçage actifs au niveau bas :
Pr I C II Q III
IV 0 V 0 VI Interdit VII Forçage simultané à 0 et à 1
VIII O IX 1 X 1 XI Sortie forcée à 1
XII 1 XIII 0 XIV 0 XV Sortie forcée à 0
XVI 1 XVII 1 XVIII libre XIX Bascule fonctionne normalement
V.2 Les registres Les registres, dits aussi registres tampons ou registres de mémorisation sont en général une
association de plusieurs bascules
V.2.1 Les registres à réaction sur fronts Un exemple de ces registres est représenté sur la
figure Fig. V.1. Au coup d'horloge l'information présente en A3A2A1A0 passe en Q3Q2Q1Q0 et y
restera jusqu'au coup d'horloge suivant. Les changements du mot d'entrée ne sont répercutés sur la sortie qu'aux coups d'horloge.
D Clk
Q
D Clk
Q
D Clk
Q
D Clk
Q
A 0 A 1 A 2 A 3
Q 0 Q 1 Q 2 Q 3
Clk
Fig. V.1 : Registre à réaction sur front
J
K
Q
Q
H
C
Pr
Electronique Numérique par A. OUMNAD V-69
Exemple du commerce :
Electronique Numérique par A. OUMNAD V-70
V.2.2 Les Registres Latches
Un exemple de ces registres est représenté sur la figure Fig. V.2. Tant que l'entrée de validation G="H", la sortie Q3Q2Q1Q0 recopie l'entrée A3A2A1A0. Quand
G passe à "L", l'état de la sortie restera inchangé (mémorisé, latché) jusqu'au moment où G repasse à "H".
V.3 Les registres à décalage
J/
S Clk
K/R
Q
Q
Clk
Q
Q
Clk
Q
Q
Clk
Q
Q
ES
Clk
A B C D
(SS)
J/
S J/
S
J/
S
K/R K/R K/R
Fig. V.3 : Registre à décalage à bascules JK ou RS, 4 bits entrée série sortie parallèle / série
D
Clk
Q D
Clk
Q D
Clk
Q D
Clk
Q ES
Clk
A B C D
(SS)
Fig. V.4 : Registre à décalage à bascules D ,4 bits entrée série sortie parallèle / série
Un registre à décalage est obtenu comme le montre la figure Fig. V.3 par la connexion de
plusieurs bascules J-K ou R-S, ou comme le montre la figure Fig. V.4 par l'association de plusieurs bascule D. A chaque coup d'horloge (en général front montant), la sortie de chaque bascule prend la valeur de la sortie de la bascule qui la précède. ES est l'entrée série. Le mot ABCD constitue la sortie parallèle et SS est la sortie série. Différents genres de registres à décalage existe :
Décalage à droite Décalage à gauche Décalage à droite / gauche Entrée série sortie série Entrée série sortie parallèle / série Entrée parallèle sortie série entrée parallèle sortie parallèle ...
D
Q
D
Q
D
Q
D G
Q
A 0 A 1 A 2 A 3
Q 0 Q 1 Q 2 Q 3
G
G G G
Fig. V.2 : registre Latche à 4 bits
Electronique Numérique par A. OUMNAD V-71
V.3.1 Registres à décalage entrée parallèle sortie parallèle
ES
H
D Q D Q
D Q D Q
S/L
A B C D
A Q B Q C Q D Q
H H H H
Fig. V.5 : Registre à décalage 4 bits entrée parallèle sortie parallèle
L'entrée D de chaque bascule est précédée d'un multiplexeur 1 parmi 2. Si l'entrée S/L (Shift /
Load) est "H", on Di = Qi-1, au coup d'horloge, il y a décalage à droite. Si S/L est "L", Di = bit de
poids i du nombre d'entrée ABCD, au coup d'horloge, Le nombre ABCD est chargé dans QAQBQCQD.
Parmi les application de ce genre de registre on trouve la conversion série-parallèle ou parallèle série. Dans le premier cas, le registre est placé en mode décalage (S/L=1), on charger le registre en série (4 coups d'horloge sont nécessaires), et on vient lire le nombre de sortie QAQBQCQD. Dans
le deuxième cas, on commence par charger le nombre d'entré ABCD dans le registre (S/L=0 suivi d'un coup d'horloge), puis on repasse en mode décalage (S/L=1) et on envoie une suite de 4 coups d'horloges, à chaque coup d'horloge, un bit est disponible sur la sortie série = QD.
Le mode de chargement parallèle décrit ci-dessus est dit chargement synchrone, car le chargement se fait au front d'horloge qui suit le passage de S/L à "L". Le chargement est synchrone avec l'horloge. Il arrive que certaines applications nécessitent que le chargement parallèle se fait au moment ou S/L passe à "L" sans attendre le front d'horloge, on parle alors d'un chargement asynchrone.
D Q D Q D Q D Q ES
H
A B C D
P
c
P P P
c c c
Q A Q B Q C Q D
S/L
H H H H
Fig. V.6 : Registre à décalage à chargement // asynchrone
ChargementAsynchrone
ChargementSynchrone
Clk
S/L
Electronique Numérique par A. OUMNAD V-72
V.4 les compteurs V.4.1 Les compteurs Asynchrones
J
K
Q
Q
Q
Q
Q
Q
Q
Q
A B C D
J J J
K K K
1
1
1
1
1
1
1
1
H H H H H
Fig. V.7 : Compteur asynchrone 4 bits
Les compteurs asynchrones son obtenu par association de bascule J-K comme le montre la
figure Fig. V.7 Toutes les bascules ont leurs entrées J et K forcées à 1, il en résulte qu'à chaque coup d'horloge, leurs sortie changent d'état. Pour ce qui concerne l'horloge, la "première" bascule, celle dont la sortie constitue le LSB, reçoit l'horloge externe. Les autres bascules, reçoivent chacune sur son entrée horloge, la sortie de la bascule (précédente) de poids juste inférieur. Le chronogramme de la figure Fig. V.8 montre l'évolution du compteur en fonction du temps (de l'horloge).
0
1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
1 0 0 0 0 0 0
0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0
0 0
0
0
1 1 1 1 1 1 1
1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 1
1
0
0
0
H
A
B
C
D
Décima
l
Fig. V.8 : Chronogramme d'un compteur asynchrone 4 bits (modulo 16)
Les compteurs ainsi construits sont dits asynchrones car, à
chaque coup d'horloge les bascules réagissent l'une après l'autre. Chacune doit attendre que la bascule précédente lui délivre l'information horloge. Les bascules ne sont pas synchronisées sur l'horloge qui d'une certaine façon constitue la commande du système.
Le fait que toutes les bascules ne changent pas d'état simultanément, il apparaît des états transitoires fugitifs chaque fois qu'on passe d'un état à un autre. Si on note Tp le temps de propagation de chaque bascule, examinons en détail ce qui se produit quand on passe de l'état 7 à l'état 8. (Fig. V.9). Quand A passe à 0, B en fait de même mais seulement après un retard Tp, il en résulte un état 0110=6 qui va exister pendant Tp. De la même façon, quand B passe à 0, C en fait de même mais après un retard Tp, il en résulte l'état transitoire 0100=4. Quand C passe à 0, D passe à 1 mais après Tp, il en résulte l'état transitoire 0000=0.
On remarque donc que pendant le changement d'état 7 8, le système en réalité passe par la
séquence suivante : 7 6 4 0 8 .
A
B
C
D
7 8 6 4 0
T p T p T p
états
transitoires
Fig. V.9 : états transitoires
Electronique Numérique par A. OUMNAD V-73
En général, ceci n'est pas très gênant car les états transitoires durent très peut de temps. Mais dans certains cas, on est obligé d'utiliser d'autres compteurs qui ne présentent pas cet inconvénient.
V.4.2 Les Décompteurs Asynchrones Il existe deux façons d'obtenir un décompteur asynchrone. la première consiste à connecter
l'horloge de chaque bascule à la sortie inversée de la bascule précédente. (Fig. V.10). la figure Fig. V.11 montre l'évolution des états du système.
J
K
Q
Q
Q
Q
Q
Q
Q
Q
A B C D
J J J
K K K
1
1
1
1
1
1
1
1
H H H H H
Fig. V.10 : Décompteur Asynchrone 4 bits
0
1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
1 0 0 0 0 0 0
0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0
0 0
0
0
1 1 1 1 1 1 1
1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0
H
A
B
C
D
Décimal Fig. V.11 : Chronogramme d'un décompteur asynchrone 4 bits (modulo 16)
Une deuxième méthode consiste à prendre les sorties du compteur sur les sorties inversées des
bascules (Fig. V.12 et Fig. V.13)
J
K
Q
Q
Q
Q
Q
Q
Q
Q
A B C D
J J J
K K K
1
1
1
1
1
1
1
1
H H H H H
Fig. V.12 : Décompteur asynchrone 4 bits
Electronique Numérique par A. OUMNAD V-74
D C B A D C B A
0 0 0 0 0 1 1 1 1 15
1 0 0 0 1 1 1 1 0 14
2 0 0 1 0 1 1 0 1 13
3 0 0 1 1 1 1 0 0 12
4 0 1 0 0 1 0 1 1 11
5 0 1 0 1 1 0 1 0 10
6 0 1 1 0 1 0 0 1 9
7 0 1 1 1 1 0 0 0 8
8 1 0 0 0 0 1 1 1 7
9 1 0 0 1 0 1 1 0 6
10 1 0 1 0 0 1 0 1 5
11 1 0 1 1 0 1 0 0 4
12 1 1 0 0 0 0 1 1 3
13 1 1 0 1 0 0 1 0 2
14 1 1 1 0 0 0 0 1 1
15 1 1 1 1 0 0 0 0 0 Fig. V.13 : Séquence de comptage et de décomptage.
V.4.3 Les Compteurs/Décompteurs Asynchrones Un exemple est illustré sur la figure Fig. V.14. L'horloge de chaque bascule est prélevée soit sur la
sortie Q soit sur la sortie Q de la bascule précédente selon si l'on désire fonctionner en compteur ou
en décompteur. Ceci est réalisé grâce à 3 "petits'" multiplexeurs 1 parmi 2. L'entrée de contrôle U/d
permet de choisir le sens de comptage. U/D=1 comptage ascendant (compteur). U/D =0 comptage
descendant (décompteur)
U/D
A B C D
Q j
k Q
Q j
k Q
Q j
k Q
H Q j
k Q
1
1
1
1
1
1
1
1
Fig. V.14 : Compteur / décompteur 4 bits
V.4.4 Comptage incomplet Jusqu'ici nous avons étudié des compteurs qui parcourent toutes les valeurs possibles de 0 à
2n-1 (nombre de bascules). Il arrive qu'on ait besoin de compteurs à cycle incomplet, c.a.d. des
compteurs modulo N avec N 2n, qui comptent de 0 jusqu'à N-1 et recommence à 0.
Pour le cas des compteur asynchrones, pour construire un compteur [N], (modulo N) avec N 2n, on détecte l'état N, et on s'en sert pour remettre le compteur à 0 d'une façon asynchrone : Le compteur est remis à 0 au moment où l'état N essaye d'apparaître, donc celui ci est remplacé par 0. la figure Fig. V.15 montre un compteur modulo 5 et un compteur modulo 6.
Electronique Numérique par A. OUMNAD V-75
A B C
Compteur [5]
D
H
C
A B C
Compteur [6]
D
H
C
Fig. V.15 : Compteurs modulo 5 et 6
Pour ce qui concerne les compteurs synchrones, le problème ne se pose pas, car la séquence de
comptage est prise en considération lors de la synthèse des compteurs.
V.4.5 Mise en cascade des compteurs Asynchrone Un boîtier compteur contient généralement 4 étages. Pour constituer un compteur de plus
grande taille, il faut associer plusieurs boîtiers en cascade. Pour le cascadage des compteurs asynchrones, il suffit de relier la sortie MSB (significative) de chaque boîtier à l'entrée horloge du compteur de rang supérieur.
La figure Fig. V.16 montre deux exemples de compteurs. Un compteur 8 bits construit avec deux compteurs 4 bits et un compteur BCD modulo 100 construit avec deux décades.
A B C
Compteur
[16]
D
H
A B C
Compteur [16]
D
H
compteur [256]
A B C
Compteur [10]
D
H
A B C
Compteur [10]
D
H
compteur BCD
[100]
Fig. V.16 : Compteur modulo 256 et compteur BCD modulo 100
A B C
Compteur [10]
D
H
A B C
Compteur [6]
D
H
compteur BCD
[60]
A B C
Compteur [10]
D
H
A B C
Compteur [6]
D
H
compteur BCD
[60]
Fig. V.17 : Compteur des secondes (à gauche) suivi du compteur des minutes
Electronique Numérique par A. OUMNAD V-76
V.4.6 Les compteurs Synchrones
Les compteurs synchrones sont aussi réalisés à l'aide de bascule J-K. Mais à la différence des compteurs asynchrones, ici toutes les bascules reçoivent la même horloge. Il en résulte qu'a chaque coup d'horloge toutes les sorties changent en même temps, il n y a donc pas d'états transitoires.
Pour la synthèse des compteurs synchrones, on va présenter la table de vérité de la bascule J-K d'une façon un peut différentes (Fig. V.18). Pour différentier "un peut" des compteurs asynchrones, on va prendre des bascules réagissant sur front montant.
V.4.6.1 Synthèse d'un compteur synchrone 4 bits
D C B A JA KA JB KB JC KC JD KD
0 0 0 0 0 1 x 0 x 0 x 0 x
1 0 0 0 1 x 1 1 x 0 x 0 x
2 0 0 1 0 1 x x 0 0 x 0 x
3 0 0 1 1 x 1 x 1 1 x 0 x
4 0 1 0 0 1 x 0 x x 0 0 x
5 0 1 0 1 x 1 1 x x 0 0 x
6 0 1 1 0 1 x x 0 x 0 0 x
7 0 1 1 1 x 1 x 1 x 1 1 x
8 1 0 0 0 1 x 0 x 0 x x 0
9 1 0 0 1 x 1 1 x 0 x x 0
10 1 0 1 0 1 x x 0 0 x x 0
11 1 0 1 1 x 1 x 1 1 x x 0
12 1 1 0 0 1 x 0 x x 0 x 0
13 1 1 0 1 x 1 1 x x 0 x 0
14 1 1 1 0 1 x x 0 x 0 x 0
15 1 1 1 1 x 1 x 1 x 1 x 1
00 01 11BA
DC 10
00
01
11
10
00 01 11BA
DC 10
00
01
11
10
00 01 11BA
DC 10
00
01
11
10
00 01 11BA
DC 10
00
01
11
10
JA JB JCJD
1 x x
xx
1
1
1
1
0 x x
110 x x
x xxx x xxx
01 x x
0
xx00
0
0 0 1 0
x xxx 0
0 0 0 0
J = 1A J = ABJ = ABC
J = ABCD
1 x x
xx1
1
1
10 x x
10 x x
J
H
K
Q
Q
H J K
0 0
0 1
1 0
1 1
Q n Qn+1 J K
0 00 11 11 01 10 10 01 0
0 x
x
x
x
1
1
0
Fig. V.18 : Table des transitions d'une bascule J-K
Electronique Numérique par A. OUMNAD V-77
00 01 11BA
DC 10
00
01
11
10
00 01 11BA
DC 10
00
01
11
10
00 01 11BA
DC 10
00
01
11
10
00 01 11BA
DC 10
00
01
11
10
KA KB KC KD
x
x
x
x
1
1
1
1 x x
1
0
x xxx 0 010
00
xx
xx
0
1 0 1 0
x xxx
0 0
0
x xxx
xx
K = 1AK = AB K = ABC K = ABCD
x
x
x
x
1
1
1
1
1xx
xx
0
1 0 1 00 0
J
K
Q
Q
J
K
Q
Q
J
K
Q
Q
J
K
Q
Q
1
1
H
A B C B
H H H H
Fig. V.19 : Compteur synchrone 4 bits
V.4.6.2 Généralisation
Compteur synchrone : Ja = Ka = 1 Jb = Kb = A
Jc = Kc = AB
Jd = Kd = ABC
Jn = Kn = Q0Q1Q2 …Qn-1
Décompteur synchrone : ja = ka = 1
jb = kb = A jc = kc = A B jd = kd = A B C
jn = kn = Q0Q1Q2 …Qn-1
Figure V.1 : Décompteur Synchrone 4 bits
J
K
Q
Q
J
K
Q
Q
J
K
Q
Q
J
K
Q
Q
1
1
H
A B C D
H H H H
Electronique Numérique par A. OUMNAD V-78
Figure V.2 : Compteur Décompteur Synchrone
Figure V.3 : Comteur Décompteur Synchrone avec chargement parallèle et RAZ
V.4.6.3 Synthèse d'une décade synchrone
D C B A JA KA JB KB JC KC JD KD
0 0 0 0 0 1 x 0 x 0 x 0 x
1 0 0 0 1 x 1 1 x 0 x 0 x
2 0 0 1 0 1 x x 0 0 x 0 x
3 0 0 1 1 x 1 x 1 1 x 0 x
4 0 1 0 0 1 x 0 x x 0 0 x
5 0 1 0 1 x 1 1 x x 0 0 x
6 0 1 1 0 1 x x 0 x 0 0 x
7 0 1 1 1 x 1 x 1 x 1 1 x
8 1 0 0 0 1 x 0 x 0 x x 0
9 1 0 0 1 x 1 0 x 0 x x 1
J
K
Q
Q
A
H
J
K
Q
Q
B
H
J
K
Q
Q
C
H
J
K
Q
Q
D
HMM M1
H
DIR
QA QB QC QD
C P C P C P C P
LL
CLRCLR
J
K
Q
Q
A
H
J
K
Q
Q
B
H
J
K
Q
Q
C
H
J
K
Q
Q
H M M M 1
H
DI
R
CL
R
D
Electronique Numérique par A. OUMNAD V-79
00 01 11BA
DC 10
00
01
11
10
00 01 11BA
DC 10
00
01
11
10
00 01 11BA
DC 10
00
01
11
10
00 01 11BA
DC 10
00
01
11
10
JA JB JCJD
1 x x
xx
xx
x x
x
1
1
1
1
x
x
1
0
0 0
x x
110 x x
x xxx x xxx x xxx
xx x xxx
0
xx00
0
0 0 1 0
x xxx 0
0 0 0 0
J = 1A J = ADBJ = ABC
J = ABCD
00 01 11BA
DC 10
00
01
11
10
00 01 11BA
DC 10
00
01
11
10
00 01 11BA
DC 10
00
01
11
10
00 01 11BA
DC 10
00
01
11
10
KA KB KC KD
x
x
x
x
x
x
x
x
1
x
x
1
1
x
1
1 x x
1
1
x xxx x xxx x xxx
xxxxxx
xx
xx
0
1 0
xx
1 0
x xxx
0 0
x0 0
x xxx
xx
K = 1AK = AB K = ABC K = AD
J
H
K
Q
Q
J
K
Q
Q
J
K
Q
Q
J
K
Q
Q
1
1
H
A B C D
H H H
Fig. V.20 : Décade synchrone
V.4.6.4 Mise en cascade de compteur synchrones
La mise en cascade doit être SYNCHRONES, tous les compteurs doivent recevoir la même
horloge. Le problème est que de cette façon ils vont compter en parallèle et on aura pas le comptage désiré.
Il faut qu’un compteur ne s’incrémente que lors du débordement du compteur précédent. On
A B C
CTR0
D
H
A B C
CTR1
D
H
A B C
CTR2
D
H
A B C
CTR3
D
H
H
Electronique Numérique par A. OUMNAD V-80
va rajouter à chaque compteur une entrée de validation V et une sortie de retenue R L’entrée de validation V permettra de le contrôler : V=1 Comptage, V=0 arrêt La sortie de retenue R passe à 1 pour indiquer que le compteur est arrivé en fin de cycle. Compteur 4 bits, N=15 R=1, N≠15 R=0 Compteur par 10, N=9 R=1, N≠9 R=0
Figure V.4 : Compteur Synchrone 4 bits avec E/S de cascadage
Figure V.5 : Cascadage de compteurs syncrones
A B C
CTR0
D
H
A B C
CTR1
D
H
A B C
CTR2
D
H
A B C
CTR3
D
H
R R R V V V V
H
H
A B C D
J
K
Q
Q
H
J
K
Q
Q
H
J
K
Q
Q
H
J
K
Q
Q
H
V
R
Electronique Numérique par A. OUMNAD VI-81
VI LES MEMOIRES Une mémoire est un dispositif capable d'enregistrer, de conserver et de restituer des
informations codées en binaire dans un ordinateur.
VI.1 Hiérarchie des mémoires dans un ordinateur Les mémoires d'un ordinateur se répartissent en plusieurs niveaux
caractérisés par leur temps d'accès et leur capacité. La figure 3.1 illustre cette hiérarchie. Plus on s'éloigne du CPU, plus le temps d'accès aux mémoires augmente ainsi que leur capacité alors que le coût par bit diminue.
Les éléments situés dans l'unité centrale sont les registres, ils sont très rapides et servent principalement au stockage des opérandes et des résultats intermédiaires.
La mémoire cache est une mémoire rapide de faible capacité. La mémoire cache est le plus souvent intégrée au processeur pour qu'elle soit la plus rapide possible. On peut avoir une partie sur le processeur (On chip cache) et une partie hors du processeur.
La mémoire centrale et l'organe principal de rangement des informations utilisées par le CPU. C'est une mémoire à semi-conducteurs, son temps d'accès est beaucoup plus grand que celui des registres et de la mémoire cache.
Les mémoires de masse sont des mémoires périphériques de grande capacité et de coût relativement faible. Elles servent d'éléments de stockage permanent et utilisent pour cela des support magnétique (disques, bandes) et des support optiques (disques optiques).
Registres 1 - 2 ns 32 - 512 octets
On-chip cache 3 - 10 ns 1 - 256 Ko
Off-chip cache (SRAM) 5 - 50 ns 64 - 256 Ko
Mémoire centrale (DRAM) 50 - 250 ns 1 Mo - 1 Go
Mémoire secondaire (disk) 5 - 20 ms 100 Mo - 1 To
Mémoire tertiaire (CD-ROM) 100 - 500 ms 600 Mo - qq Go tab. VI-1 : Quelques ordres de grandeurs
VI.2 Classement des mémoires selon l'Utilisation Il existe de nombreuses variétés de mémoire à semi-conducteurs. Cette diversité vient du fait
que la mémoire idéale à grande capacité, consommant peu d'énergie, de vitesse élevée, gardant son information en cas de coupure d'alimentation, n'existe pas. Les différentes catégories de mémoire que nous rencontrerons sont des compromis sur quelques paramètres indispensables, nous allons les classer en fonction de leurs utilisation.
VI.2.1 Mémoire vive ou RAM La mémoire vive est une mémoire dans laquelle on peut écrire ou lire une information. En
anglais on la désigne sous le sigle RAM (Random Access Memory), mémoire à accès aléatoire, cela signifie qu'après avoir lu ou écrit dans une position mémoire, on peut lire ou écrire dans une autre position quelconque. Ceci par opposition avec le s mémoire à accès séquentiel (série), dans lesquels après avoir lu ou écrit dans une position mémoire, la prochaine opération de
Mémoire cache
registres CPU
Mémoire centrale
Mémoire de masse
disque dur CD-
ROM
Mémoire cache
Fig. VI.1 : hiérarchie des mémoires
Electronique Numérique par A. OUMNAD VI-82
lecture/écriture ne peut porter que sur la position mémoire immédiatement voisine. Remarquons que la nomenclature RWM (read write memory) aurait été plus appropriée.
Le contenu d'une mémoire vive s'efface quand la tension d'alimentation disparaît, d'où la qualification de mémoire volatile. On distingue les RAMs statiques et les RAMs dynamiques :
- Le taux d'intégration des RAM statique est assez faible et leur prix de revient (au Mbits) reste relativement élevé, par contre, leur temps d'accès est faible. Elles sont utilisées dans les mémoires caches (interne et externe)
- Le taux d'intégration des RAM dynamique est élevé et leur prix de revient (au Mbits) est plus faible mais leur temps d'accès est assez élevé. Elles sont utilisées dans la mémoire centrale.
VI.2.2 Mémoire Morte ou ROM L'utilisateur ne peut que lire le contenu de cette mémoire. Elle est inscrite par le constructeur
au moment de la fabrication selon les spécifications du client. On utilise ce genre de mémoire quand l'information qu'on y enregistre est une information figée qui n'est pas susceptible de subir un changement, comme par exemple les valeurs de la fonction sinus pour les angles compris entre 0 et 90°. S'il arrive malgré tout qu'on soit obligé de changer le contenu, il faut commander un autre boîtier au constructeur, ce qui demande beaucoup de temps (plusieurs semaines).
L'utilisation des ROM ne devient intéressante que si le nombre de boîtiers identiques est grand (plusieurs milliers), compte tenu du coût de développement initial (masque du contenu de la mémoire). Le gros avantage des mémoires ROM est de conserver leur contenu après une coupure d'alimentation, elle fait partie des mémoires non volatiles.
VI.2.3 Mémoire MORTE PROGRAMMABLE ou PROM Lorsque l'information que l'on désire enregistrer dans une mémoire non volatile est susceptible
de varier de temps en temps (comme un programme qu'on met au point par exemple), l'utilisation des ROM ne convient plus. On utilise alors des mémoires PROM programmable par l'utilisateur au moyen d'un dispositif adéquat appelé programmateur de PROM. Si après inscription et utilisation, le contenu s'avère inexact, on jette le boîtier et on en reprogramme un autre. L'opération prend quelques minutes.
Comme les mémoires ROM, le contenu des PROM ne s'efface pas après coupure d'alimentation.
VI.2.4 Mémoire morte reprogrammable ou EPROM Avec les PROM, pour changer le contenu, il faut jeter le boîtier est reprogrammer un nouveau.
Cela peut devenir gênant du point de vue financier si les modifications deviennent trop fréquentes. Les mémoires EPROM (Electrically Programmable Read Only Memory) appelées aussi ROM effaçables, constitue une solution à ce problème. Quand on veut changer le contenu d'un boîtier, on n'est pas obligé de le jeter, on peut effacer son contenu en l'exposant aux rayons ultraviolets à travers une fenêtre de quartz placée sur le boîtier, puis enregistrer électriquement les nouvelles informations en appliquant des tensions plus élevées que la tension d'alimentation normale. L'effacement par ultraviolets dure une vingtaine de minutes. Comme pour les mémoires ROM, l'intégrité de l'information est conservée après disparition de l'alimentation.
VI.2.5 Mémoire MORTE EFFAÇABLE électriquement ou EEPROM Ces mémoire non volatiles présentent l'avantage d'être inscriptible électriquement et effaçable
électriquement d'où leur nom EEPROM (Electrically erasable programmable Read Only Memory) . Cela permet de gagner du temps car l'effacement électrique prend beaucoup mois de temps que l'effacement par ultraviolets.
Electronique Numérique par A. OUMNAD VI-83
VI.2.6 Mémoire FLASH Les mémoires flash sont des EEPROM à accès rapide. L'accès en lecture est comparable à celui
des RAMs (<= 100 ns). L'accès en écriture est plus long ( <= 10 µs). On distingue des variantes à accès parallèle et d'autres à accès série. Sur les ordinateurs, elles sont utilisées surtout pour le stockage du bios. Ailleurs, ces mémoires sont utilisées dans beaucoup d'applications et sont promues à un avenir très prometteur. Les cartes à puces en sont fournies et elles remplacent déjà les Disques durs sur certains ordinateurs portables.
VI.2.7 Cellule statique d'une mémoire vive Dans ce cas, l'information est stockée dans une bascule comme une bascule D par exemple.
Comme on le sait une fois la sortie de la bascule est dans un état, elle y restera tant qu'en ne vient pas la changer en mettant le bit à enregistrer sur l'entrée D et en envoyant un coup d'horloge sur son entrée horloge. Les mémoires ainsi construites sont appelées les RAM Statiques (SRAM). Toutes les bascules (D, R-S, J-K) avec ou sans horloge peuvent servir de point de mémorisation, mais pour des raisons d'encombrement, on utilise des bascules bistables constituées de 6 transistors MOS ou de 2 transistors bipolaires. Les MOS sont plus utilisés du fait de leur facilité d'intégration et de leur faible consommation. Même cette solution reste trop encombrante ce qui fait qu'en général les RAM statiques n'ont pas une très grande capacité. la figure Fig. VI.3 illustre le principe de fonctionnement d'une cellule SRAM
T1
Vcc
T2
ligne de sélection
T3 T4
Colones de lecture ecriture
D D
Vcc
ligne de sélection
écriture
de 0
ecriture
de 1ampli de
lecture Fig. VI.2 : cellule de mémorisation d’une RAM statique
T1
Vcc
T2
ligne de sélection
T3 T4
Colonnes de lecture écriture
D D Fig. VI.3 : schéma général d'une cellule SRAM
Electronique Numérique par A. OUMNAD VI-84
Quelque soit le type de mémoire, les cellules son organisées en matrice XY. Une cellule est repérée par son numéro de ligne et son numéro de colonne qui constituent ce qu'on appelle l'adresse de la cellule. L'exemple de Fig. VI.4 illustre l'exemple d'une mémoire 16 bits, organisée en 4 lignes et 4 colonnes. En utilisant des décodeurs, on a besoin de deux bits d'adresse A1A0 Pour sélectionner une ligne, et de deux bits d'adresse A3A2 pour sélectionner une colonne, soit une adresse globale de 4 bits. Donc en général pour une mémoire de capacité N bits, il faut n bits d'adresses tels que N=2 n .
Un décodeur est un circuit numérique qui a n entrées d'adresse et N = 2n sorties. Les entrées
d'adresse permettent de sélectionner une seule sortie. Selon la nature du décodeur utilisé, la sortie sélectionnée passe à l'état logique "1" ou "0", toutes les autres sorties sont dans l'état logique contraire. La figure Fig. VI.5 montre la convention de dessin pour faire la différence entre les deux types de décodeur.
Le schéma de Fig. VI.7 illustre l'exemple d'une RAM
statique 16 bits organisée en matrice 4 x 4. Si on applique une adresse A3A2A1A0 = 0110. A1A0 = 10
La sortie 2 décodeur colonne est mise à "1" ce qui rend T7 et T8 conducteurs, on a accès à
toutes les cellules de la (double) colonne n° 2 (2, 6, 10 et 14). Or,. A3A2 = 01 La ligne 1 est mise à "1", seul le contenu de la cellule 6 est connectée à la double colonne n° 2 qui l'achemine vers la sortie à travers les transistors T7 et T8. L'écriture se fait de la même façon en utilisant les lignes
D et D comme entrées. En fait, en utilise une seule entrée de lecture/ecriture grace au circuit illustré sur Fig. VI.6 qui utilise des circuits à logique 3 états pour contrôler la lecture et l'écriture. Pour écrire, on fait W=1, R=0, les buffers d'écriture sont validés, alors que l'ampli de lecture est déconnecté. Pour la lecture on fait R=1, W=0, les buffers d'écriture son déconnectés, et l'ampli de lecture est validé.
Décodeur colonnes
décodeur
lignes
Ao A1 A2 A3
L0
L1
L2
L3
C0 C1 C2 C3
Fig. VI.4 : structure matricielle
0
1
2
3
A0A1
0
1
2
3
A0A1
sortie sélectionnée = 1 sortie sélectionnée = 0 Fig. VI.5 : convention de dessin pour décodeur
W
R
D
entrée/sortie D
D
+
buffers
d'écriture
ampli
de lecture
Vers
cellule
Fig. VI.6 : circuit de lecture écriture d'une RAM statique
Electronique Numérique par A. OUMNAD VI-85
décodeur
A3 A2
D0 D0 D1 D1 D2 D2 D3 D3
A1 A0
T7 T8
D
Décodeur de colonnes
0
0
1
1
2
2
3
3
Vcc
D
ligne
6 7 6
3 1 2
5 4
8 9 10 11
12 13 14 15
Fig. VI.7 : RAM statique 16 bits organisée en matrice 4 x 4
VI.2.8 Cellule dynamique d'une mémoire vive L'information est stockée dans une capacité de structure qui en fait la capacité parasite grille-
substrat d'un transistor MOS. Le "1" logique correspond à la capacité chargée et le "0" logique correspond à la capacité déchargée. La cellule de mémorisation de base peut alors être réalisée de façon simplifiée par rapport à celle des mémoires statiques comme cela est illustré sure la figure Fig. VI.9. Cependant, si cette structure occupe peut de place, elle n'a par contre pas d'état stable car la capacité à tendance à se décharger dans la résistance de fuite associée a la capacité. Il faut donc constamment rafraîchir la mémoire, pour cela on lit la cellule à intervalle régulier (quelques millisecondes) et on réinscrit son contenu. Pour cette raison, la mémoire est dite dynamique. Les mémoires dynamiques sont environ 4 fois plus denses que les mémoires statiques de même technologies mais plus délicates d'utilisation.
Ecriture : W=1, T1 conduit
Si Din = 0 C est déchargée
Si Din = 1 C est chargée
Lecture : W=0, R=1, T3 conduit
- Si C chargée T2 conduit Dout = 0
- Si C déchargée T2 bloqué Dout = 1 On retrouve donc en sortie l'information d'entrée complémentée.
Din Dout
W
Fig. VI.8 : principe d'une cellule DRAM
Electronique Numérique par A. OUMNAD VI-86
C
rafraichissement Dout Din
lignes de sélection W R
T1
T2
T3
C
sélection ligne
lecture ecriture
Fig. VI.9 : Cellules de mémorisation d’une RAM dynamique
décodeur
lignes
décodeur
colonnes
A0 A1 A2 A3
K1 K2 K3 K4
0
1
2
3
0 1 2 3
W
R
D
Fig. VI.10 : RAM Dynamique organisée en matrice 4 x 4 avec son circuit de lecture écriture
VI.2.9 Cellule d'une mémoire ROM Il s'agit essentiellement de présence ou d'absence d'une connexion entre une ligne et une
colonne. Cette connexion peut être une métallisation (court-circuit), une diode ou un transistor MOS.
Pour lire le contenu cellule (i,j), on met la colonne j à 0 et on lit la sortie D sur la ligne i.
- Si présence de connexion D = 0
- Si absence de connexion D = 1 Vcc
sortie
y1 y2 y3
D
Vcc
Do D1 Fig. VI.11 : Cellule d'une mémoire ROM
En technologie MOS, le point de connexion est un transistor MOS avec ou sans grille selon si on
Electronique Numérique par A. OUMNAD VI-87
désire mémoriser un 0 ou un 1. Pour lire le contenu cellule (i,j), on met la ligne i à 1 et on lit la sortie D sur la colonne j.
- Si MOS avec grille, il conduit Dj = 0
- Si MOS sans grille, il ne conduit pas D = 1
décodeur
ligne
décodeur colonnes
D
A0 A1 A2 A3
K1 K2 K3 K4
0
1
2
3
0 1 2 3
Vcc
décodeur
ligne
décodeur colonnes
D
A0 A1 A2 A3
K1 K2 K3 K4
0
1
2
3
0 1 2 3
Fig. VI.12 : ROM 16 bits (décodeur ligne actif : (a) niveau haut, (b) niveau bas)
VI.2.10 Cellule d'une mémoire PROM La connexion est remplacée par un micro fusible que l'utilisateur peut laisser intacte ou détruire
selon s'il veut mémoriser un 0 ou un 1. Le fusible peut être détruit par le passage d'un courant très supérieur au courant normal de lecture. Dans le cas ou le fusible est constitué qu'une diode, celle ci peut être détruite par claquage en lui appliquant une tension inverse importante. On utilise aussi des transistor bipolaires dont on détruit la jonction B-E ou des MOS dont on détruit l'oxyde.
Vcc
sélection
D
Vcc
D
sélection
Fig. VI.13 : Cellule d'une PROM
Electronique Numérique par A. OUMNAD VI-88
VI.2.11 Cellule d'une mémoire EPROM et EEPROM Le point de connexion est constitué d'un transistor MOS à grille flottante (FAMOS : Floating
avalanche injection MOS.) qui a une grille au silicium polycristallin complètement isolée. L'oxyde est de 1000 Å environ entre le drain et la grille flottante, les électrons peuvent alors
voyager entre le drain et la grille isolée à travers la couche d'oxyde sous l'effet d’un champ électrique issu d'une tension (10 à 30 V) entre le drain est la grille de contrôle. Une fois l'impulsion terminée, les électrons restent piégés grâce à l'isolement de la grille. Si la charge de la grille est supérieure à la tension de seuil, on aura rendu le MOS conducteur et mémoriser un "0". L'effacement de la mémoire est obtenu par rayonnement ultra violet (2537 Å) d'intensité importante provoquant un photo-courant entre le substrat et la grille et déchargeant celle-ci. Après effacement, tous les bits sont à "1".
Les EEPROMs utilisent une technologie semblable à l'EPROM avec la propriété d'être effaçable électriquement. En fait, on peut réécrire dans la mémoire avec une impulsion électrique sans être obligé de l'effacer. Ceci est rendu possible car la zone (tunnel) isolant la grille et le drain a une épaisseur très mince (50 à 200 Å contre 1000 pour l'EEPROM) ce qui rend possible le déplacement des électrons dans les deux sens grâce au mécanisme de Fowler-Nordheim.
Le développement des EEPROMs a ouvert un champ d'utilisation très important car on a enfin des mémoires électroniques non volatiles. Elles ne sont pas aussi rapides que les RAM, mais en tout cas, bien plus rapides et surtout moins encombrantes que les mémoires magnétiques. Les plus rapides sont appelées mémoires flash. Elles remplacent très avantageusement les disquettes et les cartes magnétiques, mais il faut attendre encore un peu pour arriver à la capacité des disques durs.
VI.3 Organisation par mot Dans les mémoires que nous venons de voir, on peut adresser un bit à la fois. Dans la pratique,
on désire adresser des mots de plusieurs bits, comme des octets par exemple. Pour faciliter le dessin, la figure Fig. VI.15 montre une mémoire de 16 mots de 4 bits chacun. Elle est obtenue par association de 4 matrices de 16 bits. Toutes les matrices reçoivent la même adresse ligne et colonne. Quand on écrit un mot, chaque bit est stocké dans une matrice. Les circuits de lecture écriture ne sont pas représentés.
drain
p+
source p+
Substrat n
grille flottante
(Si)
SiO2
D S
grille de contrôle
Fig. VI.14 : transistor FAMOS
Electronique Numérique par A. OUMNAD VI-89
Vcc
D3 D2 D1
Vcc Vcc Vcc
D0
A0
A2
A1
A3 décodeur
lignes
décodeur colonnes
Fig. VI.15 : mémoire de 16 demi-octets
Pour obtenir une mémoire organisée en octets, il suffit de prendre 8 matrices.
D0 D1
D2 D3
R W
D4 D5
D6 D7
A0
A1
A2
A3
A4
A5
A6
A7
Fig. VI.16 : mémoire 256 x 8
VI.3.1 Capacité d'une mémoire Pour éviter toute confusion lors de la détermination de la taille d'une mémoire, se rappeler que
: Le nombre de bits du BUS DE DONNEES détermine la TAILLE DES MOTS que l'on peut mémoriser dans la mémoire.
Le nombre de bits du BUS D'ADRESSE détermine CAPACITE, c'est à dire le NOMBRE DE MOTS que la mémoire peut stocker.
Electronique Numérique par A. OUMNAD VI-90
Ao A1 A2 An . . .
Dk
R
W
capacité
=
2n mots de k bits
D0
D1
D2
Bus d'adresse
Bus de données
Fig. VI.17 : présentation externe d'une mémoire
VI.3.2 Entrée de sélection de boîtier Beaucoup de circuits électroniques sont munis de cette entrée. Quand elle est validée, elle
permet au circuit de fonctionner correctement. Si elle n'est pas validée, le circuit est complètement déconnecté du bus de données. Ceci est très utile quand il s'agit de connecter plusieurs circuits en parallèle sur un même bus. L'adressage doit être fait de telle sorte qu'il n'y a jamais plus d'un circuit sélectionné.
VI.3.3 Augmentation de capacité mémoire par association de plusieurs boîtiers Réalisons une mémoire de 4 Mo à l'aide de 4 boîtiers mémoires de 1 Mo chacun. Une mémoire
de 1 Mo possède 20 entrées adresse (voir tableau ci-contre), A0...A19. Or, pour adresser 4 Mo il faut 22 entrées adresse, A0...A21. Les 20 premiers bits d'adresse (A0...A19) servent d'adresser le même octet au sein des 4 boîtiers. Les deux bits d'adresses restant (A20 et A21) permettent à l'aide d'un décodeur 1 parmi 4 de sélectionner un boîtier.
CS
20 A0
A19
CS
20
CS
20
CS
20
Décodeur (1/4)
A20
A21
0 1 2 3
Boîtier 3 Boîtier 1 Boîtier 2 Boîtier 0
D0
D7
Fig. VI.18 : association de boîtiers mémoire
Position Adresse (Hexa) Adresse (Dec)
1er boîtier 000000 0FFFFF 0 1048575
2ème boîtier 100000 1FFFFF 1048576 2097151
3ème boîtier 200000 2FFFFF 2097152 3145727
4ème boîtier 300000 3FFFFF 3145728 41194304 tab. VI-2 : répartition des adresses entre boîtiers
Nb bits adresse
Capacité
10 1024 1 ko
11 2048 2 ko
12 4096 4 ko
Electronique Numérique par A. OUMNAD VI-91
13 8192 8 ko
14 16384 16 ko
15 32768 32 ko
16 65536 64 ko
17 131072 128 ko
18 262144 256 ko
19 524288 512 ko
20 1048576 1 Mo
21 2097152 2 Mo
22 4194304 4 Mo
23 8388608 8 Mo
24 16777216 16 Mo
25 33554432 32 Mo
26 67108864 64 Mo tab. VI-3 : capacité en fonction du nombre de bits d'adresse
VI.4 Cycle de lecture Les cycles de lecture écriture ne sont pas les même pour toutes les mémoires. Le cycle de lecture représenté sur la figure 3.13 est un cycle général qui représente les opérations à effectuer pour réaliser une opération de lecture. 1) L'UC envoie l'adresse (de la case mémoire que
l'on désire lire) 2) L'UC envoie le signal de sélection de boîtier CS. 3) L'UC envoie le signal RE (Read Enable) pour
informer la mémoire qu'on désire réaliser une lecture.
4) Au bout d'un certain temps que l'on définit comme le temps d'accès, les données se présentent sur le bus de données qui était en mode haute impédance
5) Après lecture des données, L'UC ramène les signaux CS et RE à leur position de repos. Un court instant après, les sorties repassent en haute impédance et le bus d'adresse est libéré pour une éventuelle nouvelle utilisation.
Remarque :
Le positionnement de l'adresse revient à positionner plusieurs bits d'adresse. Pour ne pas alourdir le dessin, on a coutume de représenter deux signaux complémentaires avec un point d'intersection qui matérialise l'instant de changement des signaux. La zone hachurée précise que la valeur de l'adresse n'a aucune importance.
CS
RE
Adresse
Données HI Données en sortie
Temps d'accès
Cycle de lecture
HI
Fig. VI.19 : Cycle de lecture
Electronique Numérique par A. OUMNAD VI-92
VI.4.1 Cycle d'écriture Comme pour le cycle de lecture, l'UC : 1) Envoie l'adresse 2) Envoie CS 3) Place la donnée sur le bus de données 4) Envoie WE 5) Ramène WE à sa position de repos après
une temporisation qui dépend du type de mémoire.
6) Désélectionne le boîtier en ramenant CS à sa position de repos.
VI.4.2 Les barrettes SIM et DIM Les barrettes SIM et DIM sont des petites barrettes enfichables portant des RAMs dynamiques
qu'on utilise au niveau de la mémoire centrale. Ces barrettes on eu beaucoup de succès car elles prennent très peu de place sur la carte mère et sont très facile à placer. Voici un classement selon la chronologie de leurs apparition sur le marché (jusqu'à 1997):
Barrette capacité par barrette temps de cycle
SIM à 30 pins 256k, 1Mo , 4 Mo 60ns - 70 ns
SIM à 72 pins 4Mo, 16 Mo 60 ns - 70 ns
DIM 168 pins 32 Mo, 64 Mo, 128 Mo 10 ns - 70 ns
CS
WE
Adresse
Données
Cycle d'écriture
Données
Fig. VI.20 : Cycle d'écriture
Recommended