Xilinx 設計統合環境操作の覚えISE 12.4 を題材として ver3.0
論理回路設計研修© 渡部謹二 , 小川清
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この資料について 論理回路研修の補助資料です
研修以外の目的での使用はご遠慮ください 最新の情報は Xilinx.com の資料でご確認くださ
い 誤り等を見つけられた場合は名古屋市工業研
究所 小川清までご連絡ください [email protected] http://researchmap.jp/kaizen/STARC RTL 設計
スタイルガイド /
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目次 設計統合環境による「プロジェクト」
管理 ISim による模擬試験 (simulation) PlanAhead によるピン割り当て 設計統合環境による回路生成 iMPACT による回路の実装
(download)
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設計統合環境による「プロジェクト」管理
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はじめに設計統合環境による「プロジェクト」管理
設計統合環境は設計の道具を統合した環境です 「プロジェクト」という纏まりで構成を管理しています。 「プロジェクト」の管理方法について説明します 「プロジェクト」は「フォルダ」と対応しています。 うまく動いた「プロジェクト」の「フォルダ」を複写し
て、基準線 (base line) は手をつけないようにします。 次の作業は、新しく複写したフォルダで始めます。 14.1 版までは ISE, 14.2 版から VIVADO という名称です。
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設計統合環境の起動設計統合環境による「プロジェクト」管理
デスクトップ上の「 Xilinx ISE Design Suite 12.4 」アイコンをダブルクリックする 「スタートボタン」から選択しても起動す
る
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プロジェクト設計統合環境によるプロジェクト管理
プロジェクトで 1 つの開発物の管理をします Verilog HDL( 回路記述、模擬試験
(simulation) 記述 ) UCF (回路配置配線制約記述、時間制約記述) 回路図(回路記述) , 実装用ファイル
プロジェクトの新規作成と既存のプロジェクトの開き方を示します
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「プロジェクト」の新規作成 設計統合環境による「プロジェクト」管理
①File->New Project をクリック
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①Name, プロジェクトの名前Location, プロジェクトの位置Working Directory プロジェクトを保存するフォルダ名を記入
②Next ボタンを押す
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①使用するデバイスの情報を記入する(デバイスのプリントを参考に)
② 使用する言語、ツールの情報を記入する
③Next ボタンを押す
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既存の「プロジェクト」を開く設計統合環境による「プロジェクト」管理
既存のプロジェクトを開く場合、
File->Open Project メニューをクリックする
ダイアログボックスでプロジェクトファイルを指定す
れば読み込みます
古い形式のプロジェクトファイル( .ise )は、新しい形式 (.xise) に変換します
(不可逆)
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VerilogHDL 回路記述ファイルの作成・編集設計統合環境による「プロジェクト」管理
Verilog HDL は回路を記述する用途と、試験台 (test bench) を記述する用途があります 回路記述ファイルの場合を示します 新規にファイルを作成し「プロジェクト」に
追加する手順 既存のファイルを「プロジェクト」に追加す
る手順2013/02/27 (c) watabe kinji, [email protected] 12
VerilogHDL 回路記述ファイルの作成と「プロジェクト」への追加設計統合環境による「プロジェクト」管理
②Design ウインドウで右クリック、 New Source
をクリックする
①View をImplementation
にしておく
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① Source Type を選択する
回路設計を行う場合は Verilog Module を
選択
②ファイル名を記入する
③Add to project にチェックが入っている
ことを確認
Next ボタンを押す2013/02/27 (c) watabe kinji, [email protected] 14
Next ボタンを押す(このステップをパスする)
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既存ファイルの「プロジェクト」への追加設計統合環境による「プロジェクト」管理
Add copy of source は異なるフォルダにあるファイルを使う場合
② ファイル選択ダイアログで「プロジェクト」へ追加するファイルを選択する
③追加されたかどうかをDesign ウインドウの階層
表示で確認する
①Design ウインドウで右クリック
Add Source または Add Copy of Source をクリッ
ク
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VerilogHDL 回路記述ファイルの編集設計統合環境による「プロジェクト」管理
Design ウインドウのファイルをダブルクリックするとエディ
タで編集できる
View の選択:回路設計の場合はImplementation
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試験台 (verilog test fixture) の作成・編集設計統合環境による「プロジェクト」管理
試験台 (verilog test fixture) 記述ファイルの新規作成・編集方法を示します 既存のファイルのプロジェクトへの追加
方法は VerilogHDL 回路記述ファイルと同じです
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①View を Simulation にする
②Design ウインドウで右クリック、
NewSource をクリック
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① Verilog Test Fixtureを選択
② File name ファイル名を入力(命名規則にしたがってください。ここでは tb_ を先頭に付
加)③ Add to Project にチェックがあることを
確認してNext ボタンを押す2013/02/27 (c) watabe kinji, [email protected] 20
ISim による模擬試験(simulation)
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はじめに ISim による模擬試験(simulation)
ISE シミュレータ( ISim )を使った模擬試験 (simulation) について説明します
模擬試験に当たっては回路記述と試験台(verilog test fixture) ファイルを記述します . test bench と言う場合もあります。
以下の道具の使い方を示します 信号を観測する 模擬試験 (simulation) を制御する 中断点 (break point) を設定する
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シミュレータの起動①View の Simulation を選
択
②Design ウインドウの模擬試験する試験台 (test
fixture) を選択
③Simulate Behavioal Model をダブルクリック
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ISim 模擬試験の様子 メニューやアイ
コンで操作 Waveform ウイ
ンドウで波形を観測
Console ウインドウでコマンドを打ち込む、メッセージを確認するなどできる
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信号を観測する①Instance and Process
Name ウインドウで選択する
②Objects ウインドウで見たい信号を Wave ウインドウにドラッグ&ド
ロップ ③信号を追加する信号の変化が観測されない場合は試験
しなおす( Restart )
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信号を観測する 示された波形は以下の View ツールを使って観測す
る View ツールバーを表示
View > Toolbars > View をクリック
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模擬試験 (simulation) の制御
一気に試験をして信号を観察するほかに、段階的に試験を行うことができる
View→Toolbars→ISim をクリックして Isim ツールバーを表示する
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模擬試験 (simulation) の制御
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模擬試験 (simulation) の制御
Run All コマンドを発行すると模擬試験(simulation) が終了しない場合があるので注意 試験台 (test fixture) に $stop などシステムタ
スクをいれる pause,stop コマンドで模擬試験を一時停止す
る
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Source ウインドウの行番号の右側でダブルクリッククリックをすると
中断点を挿入するもう一度押すと削除
模擬試験 (simulation)が中断点 (break point) に達すると一時停止する その後ステップ実行を
つかい 1 行ごとの信号の推移を確認できる
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デバッグの様子一時停止の状態でソースコードのレジスタにカーソルを合わせるとその時点での値を表示する
信号波形観測だけでなくコンソール出力、ファイル出力などを利用して模擬試験を効率化しよう
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PlanAhead によるピン割り当て
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はじめに PlanAhead によるピン割り当て
UCF(user constraints file:利用者制約ファイル ) に回路 I/O のピン割り当て、時間制約、配置配線制約などを記述できます I/O のピン割り当ての方法を示します
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UCF の作成PlanAhead によるピン割り当て
①View をImplementation にする②Design ウインドウでトップモジュールのファイルを選択する
③Process ウインドウで
I/O Pin Plannning (Plan Ahead) – Pre-
Synthesisをダブルクリック
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ピン割り当て PlanAhead によるピン割り当て
①タブを I/O Ports にする
②編集したいポートを選択する
③タブを General にする
④ポートに割りあてたいピンの番号を記入する
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ピン割り当て PlanAhead によるピン割り当て
⑤タブを Configure にしてピンのバッファ設定を行
なうI/O Standard,
Drive Strength,Slew Type,Pull Type
の設定ができる
ファイル保存には File->Save Design メ
ニューを
PlanAhead の終了には File->Exit メニューを
をクリックする2013/02/27 (c) watabe kinji, [email protected] 39
UCF の確認PlanAhead によるピン割り当て
ファイル保存を行なうと最上位モジュールと同じ名前の UCFを「プロジェクト」
に追加
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設計統合環境による回路生成
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はじめに設計統合環境による回路生成
正しく VerilogHDL 回路記述し、制約条件を記述すれば回路合成、実装、ビットファイルの生成を経て FPGA に書き込み可能なデータに変換する 以上の工程を一括して行う方法を示します
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プログラムファイルの生成設計統合環境による回路生成
①Implementation を選択
②コンパイル対象のトップモジュール(階層のトップ)を
選択
③Process ウインドウのGenerate Programming
Fileをダブルクリップ
④Console ウインドウにコンパイルの進捗状況を表示
する成功すればProcess "Generate Programming File" completed successfullyと表示
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iMPACT による回路の書き込み
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はじめにiMPACT による回路の書き込み
ビットファイルを FPGA に書き込み (download) 手順を示します FPGA モード設定 PC と FPGA 基盤の接続 iMPACT の使い方
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FPGA モード設定 FPGA のコンフィグ
レーションモードピンで設定 この基盤では Slave
Serial Mode 固定 通常の基盤であると
モードピンをスイッチで設定するので注意
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PC と基盤の接続 25 ピンパラレルケーブルで PC とFPGA 基盤を接続する
AC アダプタをFPGA 基盤に接続する
接続写真
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iMPACT の使い方① Process ウインドウのGenerate Programming File を展開② Configure Device (iMPACT) をダブルクリック
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エラーによりiMPACT が設計統合環境より起動できない場合スタートメニュー ->すべてのプログラム -
>Xilinx ISE Design
Suite 12.4 -> ISE デザインツール
-> ツール -> iMPACT
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①Boundary Scan をダブルクリック
②右クリックしてInitialize Chain を
クリック
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①数珠繋ぎになっているデバイスを表示する※表示しない場合は電源接続、 JTAG接
続、 JTAG モード設定を確認する
②コンフィグレーションファイル(書き込みファイル)を聞いてくるので Yes
ボタンを押す
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Device Programming Properties Dialog Box
「 Pulse PROGThis instruction is supported in Spartan, Virtex®FPGAs. When you select the Pulse PROG option, a special program instruction is sent to the device that causes the PROG signal to be pulsed to clear the device configuration memory prior to initiating the configuration sequence. 」
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SPI, BPI ROM が関係なければ No
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右クリックして Program を押す
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OK ボタンを押下
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書き込みが成功するとProgram Suceeded
と表示する
FPGA は書き込み成功するとそのまま動作す
る
失敗すると Program Fail と赤く表示する。ケーブルが緩んでいても失敗する。接続を確認して再度実行してみる。
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プログラム書き込み(download) について PROM への書き込みは iMPACT で出来
ます 操作は異なりますので注意してください
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参考事項
回路図設計 ,IP の利用については「 FSM 設計詳細(シリアル) .ppt 」で説明していますので参照ください
参考 FPGA ボードで学ぶVerilog HDL を使用(設計統合環境は xilinx.com から)
Spartan3e データシー ds099-2 ( v1.4)
ボード回路図 SCH_EVSP3E100_rev1p03f.pdf
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履歴 2010/9/1 ISE12.2、 ModelSim
XE III 向けに作成 2011/4/13 ISE12.4向け、 ISE
Simulator 向けに改訂 2011/4/13 2009/3/9 「コンフィグレー
ション方法 .ppt 」ファイルを一本化 2011/4/20 PlanAhead 資料を追加 2013/2/13 全体を見直し
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